KR20130046755A - 발광 소자 - Google Patents
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Abstract
실시 예는 제1 반도체층, 활성층, 및 제2 반도체층을 포함하는 복수의 발광 영역들과 상기 발광 영역들 사이에 위치하는 경계 영역으로 구분되는 발광 구조물, 상기 복수의 발광 영역들 중 어느 하나의 제1 반도체층 상에 배치되는 제1 전극부, 상기 복수의 발광 영역들 중 다른 어느 하나의 제2 반도체층 상에 배치되는 제2 전극부, 인접하는 발광 영역들 중 어느 하나의 제1 반도체층과 나머지 다른 하나의 제2 반도체층을 전기적으로 연결하는 연결 전극, 및 상기 발광 영역들 중 적어도 하나의 제1 반도체층 상에 배치되는 중간 패드를 포함하며, 상기 발광 영역들은 상기 연결 전극에 의하여 직렬 연결된다.
Description
실시 예는 발광 소자, 발광 소자 패키지, 조명 장치, 및 표시 장치에 관한 것이다.
질화갈륨(GaN)의 금속 유기화학기상 증착법 및 분자선 성장법 등의 발달을 바탕으로 고휘도 및 백색광 구현이 가능한 적색, 녹색 및 청색 LED(Light Emitting Diode)가 개발되었다.
이러한 LED은 백열등과 형광등 등의 기존 조명기구에 사용되는 수은(Hg)과 같은 환경 유해물질이 포함되어 있지 않아 우수한 친환경성을 가지며, 긴 수명, 저전력 소비특성 등과 같은 장점이 있기 때문에 기존의 광원들을 대체하고 있다. 이러한 LED 소자의 핵심 경쟁 요소는 고효율ㆍ고출력칩 및 패키징 기술에 의한 고휘도의 구현이다.
고휘도를 구현하기 위해서 광추출 효율을 높이는게 중요하다. 광 추출 효율을 높이기 위하여 플립칩(flip-chip) 구조, 표면 요철 형성(surface texturing), 요철이 형성된 사파이어 기판(patterned sapphire substrate: PSS), 광결정 (photonic crystal) 기술, 및 반사 방지막 (anti-reflection layer) 구조 등을 이용한 다양한 방법들이 연구되고 있다.
일반적으로 발광 소자는 빛을 발생하는 발광 구조물과, 전원이 공급되는 제1 전극과 제2 전극과, 전류 분산을 목적으로 하는 전류 차단층과, 발광 구조물과 오믹 접촉하는 오믹층과, 광추출 효율을 향상시키기 위한 반사층을 포함할 수 있다. 일반적인 발광 소자의 구조에 대해서는 공개번호 10-2011-0041270에 개시되어 있다.
실시 예는 다양한 밝기의 발광을 구현하도록 조절 가능하고, 발광 면적을 향상시킬 수 있는 발광 소자를 제공한다.
실시 예에 따른 발광 소자는 제1 반도체층, 활성층, 및 제2 반도체층을 포함하는 복수의 발광 영역들과 상기 발광 영역들 사이에 위치하는 경계 영역으로 구분되는 발광 구조물, 상기 복수의 발광 영역들 중 어느 하나의 제1 반도체층 상에 배치되는 제1 전극부, 상기 복수의 발광 영역들 중 다른 어느 하나의 제2 반도체층 상에 배치되는 제2 전극부, 인접하는 발광 영역들 중 어느 하나의 제1 반도체층과 나머지 다른 하나의 제2 반도체층을 전기적으로 연결하는 연결 전극, 및 상기 발광 영역들 중 적어도 하나의 제2 반도체층 상에 배치되는 중간 패드를 포함하며, 상기 발광 영역들은 상기 연결 전극에 의하여 직렬 연결된다.
상기 중간 패드는 상기 제1 전극부 및 상기 제2 전극부가 위치하는 발광 영역들을 제외한 나머지 발광 영역들 중 적어도 하나의 발광 영역의 제2 반도체층 상에 배치될 수 있다. 상기 제1 전극부 및 상기 제2 전극부 각각은 전원이 공급되는 패드를 포함할 수 있다. 상기 중간 패드는 동일 발광 영역 내에 위치하는 연결 전극과 전기적으로 연결될 수 있다.
상기 복수의 발광 영역들과 상기 경계 영역 상에 배치되는 절연층을 더 포함하고, 상기 연결 전극은 상기 절연층 상에 배치될 수 있다.
상기 연결 전극은 상기 절연층을 관통하여 상기 인접하는 발광 영역들 중 어느 하나의 제2 반도체층과 접촉하는 제1 부분 및 상기 절연층, 상기 제2 반도체층, 및 상기 활성층을 관통하여 상기 인접하는 발광 영역들 중 나머지 다른 하나의 제1 반도체층과 접촉하는 제2 부분을 포함하며, 상기 절연층은 상기 제2 부분과 상기 제2 반도체층 사이, 및 상기 제2 부분과 상기 활성층 사이에 배치될 수 있다.
상기 연결 전극의 제2 부분의 하면은 상기 활성층의 하면보다 아래에 위치할 수 있다.
상기 발광 소자는 상기 발광 구조물 아래에 배치되는 기판, 및 상기 발광 영역들과 상기 절연층 사이에 배치되는 전도층을 더 포함할 수 있다.
다른 실시 예에 따른 발광 소자는 제1 반도체층, 활성층, 및 제2 반도체층을 포함하는 복수의 발광 영역들과 상기 발광 영역들 사이에 위치하는 경계 영역으로 구분되는 발광 구조물, 상기 발광 영역들 중 어느 하나의 제1 반도체층 상에 배치되는 제1 전극부, 상기 복수의 발광 영역들 각각의 제2 반도체층 아래에 배치되는 금속층들, 상기 복수의 발광 영역들 중 다른 어느 하나의 금속층과 전기적으로 연결되는 제2 전극부, 상기 금속층들 상호 간을 전기적으로 절연시키는 절연층, 인접하는 발광 영역들 중 어느 하나의 제1 반도체층과 나머지 다른 하나의 제2 반도체층을 전기적으로 연결하는 연결 전극, 및 상기 발광 영역들 중 적어도 하나의 제1 반도체층 상에 배치되는 중간 패드를 포함하며, 상기 발광 영역들은 상기 연결 전극에 의하여 직렬 연결된다.
상기 금속층들은 오믹층(ohmic layer) 및 반사층(reflective layer) 중 적어도 하나를 포함할 수 있다.
상기 중간 패드는 상기 제1 전극부가 위치하는 발광 영역과 상기 제2 전극부와 전기적으로 연결되는 발광 영역을 제외한 발광 영역들 중 적어도 하나의 발광 영역의 제1 반도체층 상에 배치될 수 있다.
상기 복수의 발광 영역들 및 상기 경계 영역 상에 배치되는 패시베이션층(passivation)을 더 포함하고, 상기 연결 전극은 상기 패시베이션층 상에 배치될 수 있다.
상기 연결 전극은 상기 패시베이션층, 상기 제1 반도체층, 및 상기 활성층을 관통하여 상기 인접하는 발광 영역들 중 어느 하나의 제2 반도체층과 접촉하는 적어도 하나의 제1 부분 및 상기 패시베이션층을 관통하여 상기 인접하는 발광 영역들 중 나머지 다른 하나의 제1 반도체층과 접촉하는 적어도 하나의 제2 부분을 포함하며, 상기 패시베이션층은 상기 제1 부분과 상기 제1 반도체층 사이, 및 상기 제1 부분과 상기 활성층 사이에 배치될 수 있다.
상기 제2 전극부는 상기 복수의 발광 영역들 중 상기 다른 어느 하나의 금속층과 전기적으로 연결되는 배리어층, 및 상기 배리어층 아래에 배치되는 지지층을 포함할 수 있다.
상기 발광 소자는 상기 연결 전극, 또는 중간 패드와 대응하여 각 발광 영역의 제2 반도체층과 금속층 사이에 배치되며, 수직 방향으로 상기 연결 전극 또는 상기 중간 패드와 적어도 일부가 오버랩되는 전류 차단층을 더 포함할 수 있다.
상기 절연층은 상기 제2 전극부와 전기적으로 연결되는 상기 다른 어느 하나의 금속층을 제외한 금속층들과 상기 제2 전극부 상호 간을 전기적으로 절연시킬 수 있다.
실시 예는 다양한 밝기의 발광을 구현하도록 조절 가능하고, 발광 면적을 향상시킬 수 있다.
도 1은 제1 실시 예에 따른 발광 소자의 평면도를 나타낸다.
도 2는 도 1에 도시된 발광 소자의 AA' 방향의 단면도를 나타낸다.
도 3은 도 1에 도시된 발광 소자의 BB' 방향의 단면도를 나타낸다.
도 4는 도 1에 도시된 발광 소자의 CC'의 방향의 단면도를 나타낸다.
도 5는 도 1에 도시된 발광 소자의 회로도를 나타낸다
도 6은 제2 실시 예에 따른 발광 소자의 평면도를 나타낸다.
도 7는 도 6에 도시된 발광 소자의 DD' 방향의 단면도를 나타낸다.
도 8은 도 6에 도시된 발광 소자의 EE' 방향의 단면도를 나타낸다.
도 9는 도 6에 도시된 발광 소자의 회로도를 나타낸다.
도 10은 제3 실시 예에 따른 발광 소자의 평면도를 나타낸다.
도 11은 도 10에 도시된 발광 소자의 FF' 방향의 단면도를 나타낸다.
도 12는 실시 예에 따른 발광 소자를 포함하는 발광 소자 패키지를 나타낸다.
도 13은 실시 예에 따른 발광 소자 패키지를 포함하는 조명 장치의 분해 사시도이다
도 14는 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치를 나타낸다.
도 2는 도 1에 도시된 발광 소자의 AA' 방향의 단면도를 나타낸다.
도 3은 도 1에 도시된 발광 소자의 BB' 방향의 단면도를 나타낸다.
도 4는 도 1에 도시된 발광 소자의 CC'의 방향의 단면도를 나타낸다.
도 5는 도 1에 도시된 발광 소자의 회로도를 나타낸다
도 6은 제2 실시 예에 따른 발광 소자의 평면도를 나타낸다.
도 7는 도 6에 도시된 발광 소자의 DD' 방향의 단면도를 나타낸다.
도 8은 도 6에 도시된 발광 소자의 EE' 방향의 단면도를 나타낸다.
도 9는 도 6에 도시된 발광 소자의 회로도를 나타낸다.
도 10은 제3 실시 예에 따른 발광 소자의 평면도를 나타낸다.
도 11은 도 10에 도시된 발광 소자의 FF' 방향의 단면도를 나타낸다.
도 12는 실시 예에 따른 발광 소자를 포함하는 발광 소자 패키지를 나타낸다.
도 13은 실시 예에 따른 발광 소자 패키지를 포함하는 조명 장치의 분해 사시도이다
도 14는 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치를 나타낸다.
이하, 실시 예들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다. 또한 동일한 참조번호는 도면의 설명을 통하여 동일한 요소를 나타낸다. 이하, 첨부된 도면을 참조하여 실시 예에 따른 발광 소자, 그 제조 방법, 및 발광 소자 패키지를 설명한다.
도 1은 제1 실시 예에 따른 발광 소자(100)의 평면도를 나타내고, 도 2는 도 1에 도시된 발광 소자(100)의 AA' 방향의 단면도를 나타내고, 도 3은 도 1에 도시된 발광 소자(100)의 BB' 방향의 단면도를 나타내고, 도 4는 도 1에 도시된 발광 소자(100)의 CC'의 방향의 단면도를 나타낸다.
도 1 내지 도 3을 참조하면, 발광 소자(100)는 기판(110)과, 버퍼층(115)과, 복수의 발광 영역들(P1 내지 Pn, n>1인 자연수)로 구분되는 발광 구조물(light emitting structure, 120)과, 전도층(130)과, 절연층(140)과, 제1 전극부(150)와, 연결 전극들(160-1 내지 160-m, m≥1인 자연수)과, 적어도 하나의 중간 패드(182, 184)와, 제2 전극부(170)를 포함한다.
기판(110)은 반도체 물질 성장에 적합한 물질, 캐리어 웨이퍼로 형성될 수 있다. 또한 기판(110)은 열전도성이 뛰어난 물질로 형성될 수 있으며, 전도성 기판 또는 절연성 기판일 수 있다. 예를 들어 기판(110)은 사파이어(Al203), GaN, SiC, ZnO, Si, GaP, InP, Ga203, GaAs 중 적어도 하나를 포함하는 물질일 수 있다. 이러한 기판(110)의 상면에는 요철 패턴이 형성될 수 있다.
버퍼층(115)은 기판(110)과 발광 구조물(120) 사이에 배치되며, 3족-5족 원소의 화합물 반도체를 이용하여 형성될 수 있다. 버퍼층(115)은 기판(110)과 발광 구조물(120) 사이의 격자 상수의 차이를 줄여주는 역할을 한다.
발광 구조물(120)은 빛을 발생하는 반도체층일 수 있으며, 제1 도전형 반도체층(122), 활성층(124), 및 제2 도전형 반도체층(126)을 포함할 수 있다. 발광 구조물(120)은 기판(110) 상에 제1 도전형 반도체층(122), 활성층(124), 및 제2 도전형 반도체층(126)이 순차로 적층된 구조일 수 있다.
제1 도전형 반도체층(122)은 반도체 화합물로 형성될 수 있다. 제1 도전형 반도체층(122)은 3족-5족, 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 제1 도전형 도펀트가 도핑될 수 있다.
예컨대, 제1 도전형 반도체층(122)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 가지는 반도체일 수 있다. 예컨대, 제1 도전형 반도체층(122)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나를 포함할 수 있으며, n형 도펀트(예: Si, Ge, Sn 등)가 도핑될 수 있다.
활성층(124)은 제1 도전형 반도체층(122)과 제2 도전형 반도체층(126) 사이에 배치되며, 제1 도전형 반도체층(122) 및 제2 도전형 반도체층(126)으로부터 제공되는 전자(electron)와 정공(hole)의 재결합(recombination) 과정에서 발생하는 에너지에 의해 광을 생성할 수 있다.
활성층(124)은 반도체 화합물, 예컨대, 3족-5족, 2족-6족의 화합물 반도체일 수 있으며, 이중 접합 구조, 단일 우물 구조, 다중 우물 구조, 양자 선(Quantum-Wire) 구조, 또는 양자 점(Quantum Dot) 구조 등으로 형성될 수 있다.
활성층(124)이 양자우물구조인 경우 예컨데, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 우물층과 InaAlbGa1 -a- bN (0≤a≤1, 0≤b≤1, 0≤a+b≤1)의 조성식을 갖는 장벽층을 갖는 단일 또는 양자우물구조를 가질 수 있다. 우물층은 장벽층의 에너지 밴드 갭보다 낮은 밴드 갭을 갖는 물질일 수 있다.
제2 도전형 반도체층(126)은 반도체 화합물로 형성될 수 있다. 제2 도전형 반도체층(126)은 3족-5족, 2족-6족 등의 화합물 반도체로 구현될 수 있으며, 제2 도전형 도펀트가 도핑될 수 있다.
예컨대, 제2 도전형 반도체층(126)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체일 수 있다. 예를 들어 제2 도전형 반도체층(126)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 어느 하나를 포함할 수 있으며, p형 도펀트(예컨대, Mg, Zn, Ca, Sr, Ba)가 도핑될 수 있다.
발광 구조물(120)는 제1 도전형 반도체층(122) 일부를 노출할 수 있다. 즉 발광 구조물(120)은 제2 도전형 반도체층(126), 활성층(124) 및 제1 도전형 반도체층(122)의 일부가 식각되어 제1 도전형 반도체층(122)의 일부를 노출할 수 있다. 이때 메사 식각(mesa etching)에 의하여 노출되는 제1 도전형 반도체층(122)의 노출면은 활성층(124)의 하면보다 낮게 위치할 수 있다.
활성층(124)과 제1 도전형 반도체층(122) 사이, 또는 활성층(124)과 제2 도전형 반도체층(126) 사이에는 도전형 클래드층(clad layer, 미도시)이 배치될 수도 있으며, 도전형 클래드층은 질화물 반도체(예컨대, AlGaN)로 형성될 수 있다.
발광 구조물(120)은 제2 도전형 반도체층(126) 아래에 제3 도전형 반도체층(미도시)을 더 포함할 수 있으며, 제3 도전형 반도체층은 제2 도전형 반도체층(126)과 반대의 극성을 가질 수 있다. 제1 도전형 반도체층(122)은 n형 반도체층이고, 제2 도전형 반도체층(126)은 p형 반도체층으로 구현될 수 있으며, 이에 따라 발광 구조물(120)은 N-P 접합, P-N 접합, N-P-N 접합, 및 P-N-P 접합 구조 중 적어도 하나를 포함할 수 있다.
발광 구조물(120)은 복수 개의 서로 이격하는 발광 영역들(P1 내지 Pn, n>1인 자연수) 및 경계 영역(S)을 포함할 수 있다. 이때 경계 영역(S)은 발광 영역들(P1 내지 Pn, n>1인 자연수) 사이에 위치하는 영역일 수 있다. 또는 경계 영역(S)은 발광 영역들(P1 내지 Pn, n>1인 자연수) 각각의 둘레에 위치하는 영역일 수 있다. 경계 영역(S)은 발광 구조물(120)을 복수의 발광 영역들(P1 내지 Pn, n>1인 자연수)로 구분하기 위하여 발광 구조물(120)을 메사 식각하여 제1 도전형 반도체층(122)의 일부가 노출되는 영역일 수 있다. 복수의 발광 영역들(P1 내지 Pn, n>1인 자연수) 각각의 면적은 동일할 수 있으나, 이에 한정되는 것은 아니다.
하나의 칩(single chip)의 발광 구조물(120)은 경계 영역(S)에 의하여 복수 개의 발광 영역들(P1 내지 Pn, n>1인 자연수)로 구분될 수 있다.
전도층(130)은 제2 도전형 반도체층(126) 상에 배치된다. 전도층(130)은 전반사를 감소시킬 뿐만 아니라, 투광성이 좋기 때문에 활성층(124)으로부터 제2 도전형 반도체층(126)으로 방출되는 빛의 추출 효율을 증가시킬 수 있다. 전도층(130)은 발광 파장에 대해 투과율이 높은 투명한 산화물계 물질, 예컨대, ITO(Indium Tin Oxide), TO(Tin Oxide), IZO(Indium Zinc Oxide), IZTO(Indium Zinc Tin Oxide), IAZO(Indium Aluminium Zinc Oxide), IGZO(Indium Gallium Zinc Oxide), IGTO(Indium Gallium Tin Oxide), AZO(Aluminium Zinc Oxide), ATO(Aluminium Tin Oxide), GZO(Gallium Zinc Oxide), IrOx, RuOx, RuOx/ITO, Ni, Ag, Ni/IrOx/Au 또는 Ni/IrOx/Au/ITO 중 하나 이상을 이용하여 단층 또는 다층으로 구현할 수 있다.
절연층(140)은 복수의 발광 영역들(P1 내지 Pn, n>1인 자연수) 및 경계 영역(S) 상에 배치된다. 절연층(140)은 투광성 절연 물질, 예컨대, SiO2, SiOx, SiOxNy, Si3N4, 또는 Al2O3 로 형성될 수 있다. 예컨대, 절연층(140)은 복수의 발광 영역들(P1 내지 Pn, n>1인 자연수)의 상면 및 측면을 덮고, 경계 영역(S)을 덮을 수 있다.
제1 전극부(150)는 복수의 발광 영역들(P1 내지 Pn, 예컨대, n=9) 중 어느 하나의 발광 영역(예컨대, P1)의 제1 도전형 반도체층(122) 상에 배치되며, 제1 도전형 반도체층(122)과 접촉할 수 있다. 제1 전극부(150)는 제1 전원을 제공하기 위한 와이어(미도시)가 본딩되는 제1 패드(pad)를 포함할 수 있다. 도 1의 실시 예에서는 제1 전극부(150)가 제1 패드 역할을 할 수 있다.
제2 전극부(170)는 복수의 발광 영역들(P1 내지 Pn, 예컨대, n=9) 중 다른 어느 하나의 발광 영역(예컨대, P9)의 제2 도전형 반도체층(126) 상에 배치된다. 제2 전극부(170)는 제2 도전형 반도체층(126) 또는 전도층(130)과 접촉할 수 있다. 예컨대, 제2 전극부(170)는 직렬 연결되는 발광 영역들 중 마지막 발광 영역(예컨대, P9)의 전도층(130)과 접촉할 수 있다.
제2 전극부(170)는 절연층(140) 상에 배치되는 제2 패드(172) 및 가지 전극(174)을 포함할 수 있다. 제2 패드(172)는 제2 전원을 제공하기 위한 와이어(미도시)가 본딩되고, 가지 전극(174)은 제2 패드(172)로부터 확장되고, 절연층(140)을 관통하여 전도층(130)과 접촉하는 적어도 하나의 부분(175)을 가질 수 있다.
연결 전극들(160-1 내지 160-m, 예컨대, m=8)은 절연층(140) 상에 배치되며, 복수의 발광 영역들(P1 내지 Pn, 예컨대, n=9)을 전기적으로 직렬 연결한다. 예컨대, 연결 전극들(160-1 내지 160-m, 예컨대, m=8)은 제1 전극부(150)가 위치하는 제1 발광 영역(P1)을 시점으로 하고, 제2 전극부(170)가 위치하는 제9 발광 영역(P9)을 종점으로 하여 복수의 발광 영역들(P1 내지 P9)을 직렬 연결할 수 있다.
각 연결 전극(예컨대, 160-1)은 인접하는 발광 영역들(예컨대, P1 및 P2) 중 어느 하나의 발광 영역(예컨대, P1)의 전도층(130)과 나머지 다른 하나의 발광 영역(예컨대, P2)의 제1 도전형 반도체층(122)을 서로 전기적으로 연결할 수 있다.
전도층(130)이 생략되는 다른 실시 예서는 연결 전극(예컨대, 160-1)은 어느 하나의 발광 영역(예컨대, P1)의 제2 도전형 반도체층(126)과 나머지 다른 하나의 발광 영역(예컨대, P2)의 제1 도전형 반도체층(122)을 전기적으로 연결할 수 있다.
발광 소자(100)에 포함되는 서로 직렬 연결되는 복수의 발광 영역들(P1 내지 Pn, n>1인 자연수)을 순서대로 제1 발광 영역 내지 제n 발광 영역이라 한다. 즉 제1 전극부(150)가 위치하는 발광 영역을 제1 발광 영역(P1)이라 하고, 제2 전극부(170)가 위치하는 발광 영역을 제n 발광 영역이라 한다. 여기서 "인접하는 발광 영역들"은 제k 발광 영역과 제k+1 발광 영역일 수 있으며, 제k 연결 전극은 제k 발광 영역과 제k+1 발광 영역을 전기적으로 직렬 연결할 수 있고, 1≤k≤(n-1)일 수 있다.
즉 제k 연결 전극은 제k 발광 영역의 제2 도전형 반도체층(126) 또는 전도층(130)과 제k+1 발광 영역의 제1 도전형 반도체층(122)을 전기적으로 연결할 수 있다.
예컨대, 도 3을 참조하면, 제k 연결 전극(예컨대, k=1)은 제k 발광 영역(예컨대, k=1), 제k+1 발광 영역(예컨대, k=1), 및 그 사이의 경계 영역(S) 상에 위치할 수 있다. 그리고 제k 연결 전극(예컨대, 160-1)은 절연층(140)을 관통하여 제k 발광 영역(예컨대, P1)의 전도층(130)(또는 제2 도전형 반도체층(126))과 접촉하는 적어도 하나의 제1 부분(예컨대, 101)을 가질 수 있다. 도 1에 도시된 실선의 동그라미는 연결 전극들(160-1 내지 160-m, 예컨대, m=8)의 제1 부분(101)을 나타낸다.
절연층(140)은 경계 영역(S)에 위치하는 발광 구조물(120)과 연결 전극(예컨대, 160-1) 사이에 배치될 수 있다.
또한 제k 연결 전극(예컨대, 160-1)은 제k+1 발광 영역(예컨대, P2)의 절연층(140), 전도층(130), 제2 도전형 반도체층(126), 및 활성층(124)을 관통하여 제1 도전형 반도체층(122)과 접촉하는 적어도 하나의 제2 부분(예컨대, 102)을 가질 수 있다. 도 1에 도시된 점선의 동그라미는 연결 전극들(160-1 내지 160-m, 예컨대, m=8)의 제2 부분(102)을 나타낸다.
이때 절연층(140)은 제k 연결 전극(예컨대, 160-1)과 전도층(130) 사이, 연결 전극(예컨대, 160-1)의 제2 부분(102)과 제2 도전형 반도체층(126) 사이, 및 연결 전극(예컨대, 160-1)의 제2 부분(102)과 활성층(124) 사이에 위치할 수 있다.
일반적으로 제1 도전형 반도체층과 연결되는 전극을 형성하기 위해서는 발광 구조물을 식각하여 제1 도전형 반도체층을 노출시키는 메사 식각(mesa etching)을 한다. 그리고 일반적으로 메사 식각된 부분만큼 발광 소자의 발광 영역이 감소한다.
그러나 제k 연결 전극(예컨대, 160-1)의 제2 부분(예컨대, 102)은 홀 또는 홈에 전극 물질이 채워진 형태로 형성될 수 있고 이로 인하여 메사 식각에 의하여 손실되는 발광 영역이 감소하기 때문에, 실시 예는 발광 면적을 증대시킬 수 있다.
절연층(140)은 제k+1 발광 영역(예컨대, P2)의 전도층(130), 제2 도전형 반도체층(126), 및 활성층(124)으로부터 제k 연결 전극(예컨대, 160-1)을 전기적으로 절연시키는 역할을 할 수 있다.
제k 연결 전극(예컨대, 160-1)의 제2 부분(102)의 하면(103)은 활성층(124)의 하면(104)보다 아래에 위치할 수 있다. 제2 부분(102)은 홀(hole), 또는 홈(groove)에 전극 물질이 채워진 형태일 수 있다.
중간 패드(182,184)는 발광 영역들(P1 내지 Pn, n>1인 자연수) 중 적어도 하나의 발광 영역의 절연층(140) 상에 배치되며, 제2 도전형 반도체층(126) 또는 전도층(130)과 전기적으로 연결될 수 있다. 중간 패드(182,184)는 제2 전원을 공급하기 위하여 와이어가 본딩되는 영역일 수 있다.
예컨대, 중간 패드(182, 184)는 제1 전극부(150) 및 제2 전극부(172)가 위치하는 발광 영역들(예컨대, P1 및 P9)을 제외한 발광 영역들(예컨대, P2 내지 P8) 중 적어도 하나의 발광 영역(예컨대, P4, P7)의 절연층(140) 상에 배치될 수 있다.
도 4에 도시된 바와 같이, 중간 패드(182, 184)와 전도층(130) 사이에 절연층(140)이 위치하고, 중간 패드(예컨대, 182)는 동일 발광 영역(예컨대, P4) 내에 위치하는 연결 전극들(예컨대, 160-3, 160-4) 중 어느 하나(예컨대, 160-4)와 연결될 수 있다.
그러나 다른 실시 예에서는 중간 패드의 일부가 절연층을 관통하여 전도층과 직접 연결될 수도 있으며, 이때 동일 발광 영역 내에 위치하는 중간 패드와 연결 전극은 연결되거나, 또는 연결되지 않을 수 있다.
도 5는 도 1에 도시된 발광 소자(100)의 회로도를 나타낸다. 도 1 및 도 5를 참조하면, 발광 소자(100)는 공통된 하나의 (-) 단자, 예컨대, 하나의 제1 패드(150)를 가지며, 2 이상의 (+) 단자, 예컨대, 제2 패드(172)와 적어도 하나의 중간 패드(182,184)를 가질 수 있다.
따라서 실시 예는 복수의 (+) 단자인 패드들(172, 182,184)을 구비함으로써 다양한 구동 전압을 사용할 수 있고, 다양한 밝기의 발광을 구현하도록 조절할 수 있다. 예컨대, 하나의 발광 영역을 구동하는 구동 전압이 3.4V라고 할 때, 만약 발광 소자(100)에 인가되는 구동 전압이 13.6V이면, 제1 중간 패드(182)에 제2 전원을 공급하여, 제1 내지 제4 발광 영역들(P1 내지 P4)을 구동할 수 있다.
또한 발광 소자(100)에 인가되는 구동 전압이 23.8V이면, 제2 중간 패드(184)에 제2 전원을 공급하여, 제1 내지 제7 발광 영역들(P1 내지 P7)을 구동할 수 있다. 그리고 발광 소자(100)에 인가되는 구동 전압이 30.6V이면, 제2 패드(172)에 제2 전원을 공급하여, 제1 내지 제9 발광 영역들(P1 내지 P9)을 구동할 수 있다.
이와 같이 실시 예는 인가되는 구동 전압에 따라, 중간 패드(182,184)와 제2 패드(172) 중 어느 하나에 제2 전원을 공급하여, 발광 영역들 중 일부 또는 전부를 구동하도록 설계될 수 있다.
또한 실시 예는 연결 전극들(160-1 내지 160-m, m≥인 자연수)이 전도층(130) 또는 제1 도전형 반도체층(122)과 점 접촉(point contact)하기 때문에, 발광 면적을 증대시키고, 전류를 분산시켜 발광 효율을 향상시킬 수 있다.
도 6은 제2 실시 예에 따른 발광 소자(200)의 평면도를 나타내고, 도 7는 도 6에 도시된 발광 소자(200)의 DD' 방향의 단면도를 나타내고, 도 8은 도 6에 도시된 발광 소자(200)의 EE' 방향의 단면도를 나타낸다. 도 1 내지 도 4와 동일한 도면 부호는 동일한 구성을 나타내며, 앞에서 설명한 내용과 중복되는 내용은 생략하거나 간략히 설명한다.
도 6 내지 도 8을 참조하면, 발광 소자(200)는 기판(110)과, 버퍼층(115)과, 복수의 발광 영역들(P1 내지 Pn, n>1인 자연수)로 구분되는 발광 구조물(light emitting structure, 120)과, 전도층(130)과, 절연층(140)과, 제1 전극부(250)와, 연결 전극들(260-1 내지 260-m, m≥1인 자연수)과, 적어도 하나의 중간 패드(252, 254)와, 제2 전극부(272)를 포함한다.
제1 전극부(250)는 복수의 발광 영역들(P1 내지 Pn, 예컨대, n=9) 중 어느 하나의 발광 영역(예컨대, P9)의 제1 도전형 반도체층(122) 상에 배치되며, 제1 도전형 반도체층(122)과 접촉할 수 있다. 제1 전극부(250)는 제1 전원을 제공하기 위한 와이어(미도시)가 본딩되는 제1 패드(pad)를 포함할 수 있다. 도 6의 실시 예에서는 제1 전극부(250)가 제1 패드 역할을 할 수 있다.
제2 전극부(272)는 복수의 발광 영역들(P1 내지 Pn, 예컨대, n=9) 중 다른 어느 하나의 발광 영역(예컨대, P1)의 제2 도전형 반도체층(126) 상에 배치된다. 제2 전극부(272)는 제2 도전형 반도체층(126) 또는 전도층(130)과 접촉할 수 있다.
예컨대, 제2 전극부(272)는 직렬 연결되는 발광 영역들 중 첫 번째 발광 영역(P1)의 전도층(130) 상에 배치되고, 제1 전극부(250)는 마지막 번째 발광 영역(P9)의 제1 도전형 반도체층(122) 상에 배치될 수 있다. 제2 전극부(272)는 제2 전원을 공급하기 위한 와이어가 본딩되는 제2 패드를 포함할 수 있다. 다른 실시 예의 전극부는 제2 패드로부터 확장되는 가지 전극(미도시)을 더 포함할 수 있다.
절연층(140)은 복수의 발광 영역들(P1 내지 Pn, n>1인 자연수) 및 경계 영역(S) 상에 배치될 수 있다. 연결 전극들(260-1 내지 260-m, 예컨대, m=8)은 절연층(140) 상에 배치되며, 복수의 발광 영역들(P1 내지 Pn, 예컨대, n=9)을 전기적으로 직렬 연결할 수 있다.
각 연결 전극(예컨대, 260-1)은 인접하는 발광 영역들(예컨대, P1 및 P2) 중 어느 하나의 발광 영역(P1)의 제1 도전형 반도체층(122)과 나머지 다른 하나의 발광 영역(예컨대, P2)의 제2 도전형 반도체층(126) 또는 전도층(130)을 전기적으로 연결할 수 있다.
즉 연결 전극(260-1 내지 260-m, m≥1인 자연수)은 제k 발광 영역의 제1 도전형 반도체층(122)과 제k+1 발광 영역의 제2 도전형 반도체층(126) 또는 전도층(130)을 전기적으로 연결할 수 있다. 예컨대, 도 6을 참조하면, 제k 연결 전극(260-1 내지 260-m, m≥1인 자연수)은 제k 발광 영역(예컨대, k=1), 제k+1 발광 영역(예컨대, k=1), 및 그 사이의 경계 영역(S) 상에 위치할 수 있다. 그리고 제k 연결 전극(260-1 내지 260-m, m≥1인 자연수)은 절연층(140)을 관통하여 제k+1 발광 영역(예컨대, P2)의 전도층(130) 또는 제2 도전형 반도체층(126)과 접촉하는 적어도 하나의 제1 부분(예컨대, 201)을 가질 수 있다.
절연층(140)은 경계 영역(S)에 위치하는 발광 구조물(120)과 연결 전극(260-1 내지 260-m, m≥1인 자연수) 사이에 배치될 수 있다.
또한 제k 연결 전극(260-1 내지 260-m, m≥1인 자연수)은 제k 발광 영역(예컨대, P1)의 절연층(140), 전도층(130), 제2 도전형 반도체층(126), 및 활성층(124)을 관통하여 제1 도전형 반도체층(122)과 접촉하는 적어도 하나의 제2 부분(예컨대, 202)을 가질 수 있다. 이때 절연층(140)은 제k 연결 전극(260-1 내지 260-m, m≥1인 자연수)과 전도층(130) 사이, 제k 연결 전극(260-1 내지 260-m, m≥1인 자연수)의 제2 부분(202)과 제2 도전형 반도체층(126) 사이, 및 제k 연결 전극(260-1 내지 260-m, m≥1인 자연수)의 제2 부분(202)과 활성층(124) 사이에 위치할 수 있다.
중간 패드(252,254)는 발광 영역들(P1 내지 Pn, n>1인 자연수) 중 적어도 하나의 발광 영역의 제1 도전형 반도체층(122) 상에 배치된다. 중간 패드(252,254)는 제1 전원을 공급하기 위하여 와이어가 본딩될 수 있다.
도 8에 도시된 바와 같이, 발광 영역들(예컨대, P2 내지 P8) 중 적어도 하나의 발광 영역은 메사 식각에 의하여 제1 도전형 반도체층(122)의 일부가 노출되며, 노출되는 제1 도전형 반도체층(122)의 일부 상에 중간 패드(252,254)가 배치될 수 있다.
예컨대, 중간 패드(252, 254)는 제1 전극부(250) 및 제2 전극부(272)가 위치하는 발광 영역들(예컨대, P1 및 P9)을 제외한 발광 영역들(예컨대, P2 내지 P8) 중 적어도 하나의 발광 영역(예컨대, P4, P7)의 제1 도전형 반도체층(122) 상에 배치될 수 있다.
도 9는 도 6에 도시된 발광 소자(200)의 회로도를 나타낸다. 도 6 및 도 9를 참조하면, 발광 소자(200)는 공통된 하나의 (+) 단자, 예컨대, 하나의 제2 패드(272)를 가지며, 2 이상의 (-) 단자, 예컨대, 제1 패드(250)와 적어도 하나의 중간 패드(252,254)를 가질 수 있다.
실시 예는 2 이상의 (-) 단자인 패드들(250, 252,254)을 구비함으로써, 다양한 구동 전압을 사용할 수 있고, 다양한 밝기의 발광을 구현하도록 조절할 수 있다.
도 10은 제3 실시 예에 따른 발광 소자(300)의 평면도를 나타내고, 도 11은 도 10에 도시된 발광 소자(300)의 FF' 방향의 단면도를 나타낸다. 도 10 및 도 11을 참조하면, 발광 소자(300)는 복수의 발광 영역들(P1 내지 Pn, n>1인 자연수)로 구분되는 발광 구조물(10), 보호층(20), 전류 차단층(current blocking layer, 30), 금속층들(40-1 내지 40-n, n>1인 자연수), 절연층(50), 제2 전극부(60), 패시베이션층(passivation layer, 25), 제1 전극부(92), 연결 전극들(360-1 내지 360-m, m≥1인 자연수), 및 적어도 하나의 중간 패드(94,96)를 포함한다.
발광 구조물(10)은 빛을 발생하며, 복수의 3족 내지 5족 원소의 화합물 반도체층을 포함할 수 있다. 도 11에 도시된 바와 같이 발광 구조물(10)은 제1 도전형 반도체층(16), 활성층(14), 및 제2 도전형 반도체층(12)을 포함할 수 있다. 제2 도전형 반도체층(12)은 제1 도전형 반도체층(16) 아래에 위치할 수 있으며, 활성층(14)은 제1 도전형 반도체층(16)과 제2 도전형 반도체층(12) 사이에 위치할 수 있다. 발광 구조물(10)은 복수 개의 서로 이격하는 발광 영역들(P1 내지 Pn, n>1인 자연수) 및 경계 영역(S)을 포함할 수 있다. 제1 도전형 반도체층(16), 활성층(14), 및 제2 도전형 반도체층(12)은 도 1 및 도 2에서 설명한 바와 동일할 수 있다.
보호층(20)은 경계 영역(S) 아래에 배치될 수 있으며, 보호층(20) 또는 경계 영역(S)에 의하여 발광 영역들(P1 내지 Pn, n>1인 자연수)이 정의될 수 있다. 보호층(20)은 발광 구조물(20)을 복수의 발광 영역들(P1 내지 Pn, n>1인 자연수)로 구분하기 위한 아이솔레이션(isolation) 식각시 발광 영역들(P1 내지 Pn, n>1인 자연수)을 보호하여 발광 소자(300)의 신뢰성이 저하되는 것을 방지할 수 있다.
발광 영역들(P1 내지 Pn, 예컨대, n=9) 각각은 제2 도전형 반도체층(12), 활성층(14), 및 제1 도전형 반도체층(16)이 수직 방향으로 적층된 형태일 수 있다. 여기서 수직 방향은 제2 도전형 반도체층(12)으로부터 제1 도전형 반도체층(16)으로 향하는 방향이거나, 또는 지지층(66)과 수직인 방향일 수 있다.
금속층들(40-1 내지 40-n, n>1인 자연수)은 발광 구조물 아래에 배치될 수 있다. 금속층들(40-1 내지 40-n, n>1인 자연수)은 복수의 발광 영역들(P1 내지 Pn, n>1인 자연수) 중 대응하는 어느 하나의 제2 도전형 반도체층(12) 아래에 서로 이격하여 배치될 수 있다. 도 11에는 발광 영역들(P7, P8, P9) 각각에 대응하는 금속층(40-7, 40-8, 40-9)만을 도시하였고, 나머지 발광 영역들(P1 내지 P6)에 대응하는 금속층들(40-1 내지 40-6)은 도시되지 않았다. 금속층들(40-1 내지 40-n, 예컨대, n=9) 각각은 오믹층(ohmic layer, 42) 및 반사층(reflective layer, 44) 중 적어도 하나를 포함할 수 있다.
이때 오믹층(42)은 발광 영역들(P1 내지 Pn, 예컨대, n=9) 각각의 아래에 배치되며, 제2 도전형 반도체층(12)과 오믹 접촉할 수 있다. 예컨대, 오믹층(42)은 In, Zn, Ag, Sn, Ni, 및 Pt 중 적어도 하나를 포함할 수 있다.
반사층(44)은 발광 영역들(P1 내지 Pn, 예컨대, n=9) 각각의 오믹층(42) 아래에 배치될 수 있으며, 발광 구조물(10)로부터 입사되는 광을 반사시켜 발광 소자(300)의 광 추출 효율을 향상시킬 수 있다. 반사층(44)은 오믹층(42)의 최외각 측면과 접하고, 오믹층(42)의 둘레를 감쌀 수 있다.
반사층(44)은 반사 금속 또는 이들의 합금, 예컨대, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 중 적어도 하나를 포함할 수 있다. 또한 반사층(44)은 투광성 전도성 산화물, 예컨대, IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide) 등을 이용하여 단층 또는 다층으로 형성할 수 있다. 또한 반사층(44)은 IZO/Ni, AZO/Ag, IZO/Ag/Ni, AZO/Ag/Ni 등과 같이 금속과 전도성 산화물을 다층으로 하여 형성할 수 있다.
다른 실시 예에서는 오믹층(42)을 따로 형성하지 않고, 반사층(44)으로 사용되는 물질을 제2 도전형 반도체층(12)과 오믹 접촉을 하는 물질로 선택하여 반사층(44)이 제2 도전형 반도체층(12)과 오믹 접촉을 이루도록 할 수 있다.
전류 차단층(30)은 발광 구조물(10)의 제2 도전형 반도체층(12) 아래에 배치될 수 있다. 예컨대, 전류 차단층(30)은 발광 영역들(P1 내지 Pn, 예컨대, n=9) 각각의 제2 도전형 반도체층(12)과 금속층(40-1 내지 40-n, n>1인 자연수) 사이에 배치될 수 있다. 전류 차단층(30)은 발광 영역들(P1 내지 Pn, 예컨대, n=9) 각각의 특정 영역에 전류가 집중되는 현상을 완화하여 발광 소자(300)의 발광 효율을 향상시킬 수 있다.
전류 차단층(30)은 연결 전극들(360-1 내지 360-m, m≥1인 자연수) 제1 전극부(92), 또는 중간 패드들(94, 96)에 대응하여 배치되며, 수직 방향으로 이들(360-1 내지 360-m, 92,94,96)과 적어도 일부가 오버랩(overlap)될 수 있다. 전류 차단층(30)은 연결 전극(360-1 내지 360-m, m≥1인 자연수)의 패턴에 대응하는 패턴 형상을 가질 수 있다. 여기서 수직 방향은 제2 도전형 반도체층(12)으로부터 제1 도전형 반도체층(16)으로 향하는 방향일 수 있다.
전류 차단층(30)은 금속층들(40-1 내지 40-n, n>1인 자연수)보다 전기 전도성이 낮은 물질, 제2 도전형 반도체층(12)과 쇼트키 접촉을 형성하는 물질, 또는 전기 절연성 물질을 이용하여 형성될 수 있다. 예를 들어, 전류 차단층(30)은 ZnO, SiO2, SiON, Si3N4, Al2O3 , TiO2, Ti, Al, Cr 중 적어도 하나를 포함할 수 있다.
제2 전극부(60)는 절연층(50) 아래에 위치하며, 복수의 발광 영역들 중 어느 하나(예컨대, P9)의 제2 도전형 반도체층(12)과 접촉하는 금속층(예컨대, 40-9)과 전기적으로 연결될 수 있다. 제2 전극부(60)는 상기 어느 하나의 발광 영역(예컨대, P9)에 제2 전원을 공급할 수 있다.
제2 전극부(60)는 배리어층(barrier layer, 62), 접합층(bonding layer, 64), 및 지지층(support layer, 66)을 포함할 수 있다.
배리어층(62)은 발광 영역들(P1 내지 Pn, 예컨대,n=9) 각각의 반사층(44) 아래에 배치되며, 지지층(66)의 금속 이온이 반사층(44)과 오믹층(42)을 통과하여 발광 구조물로 전달 또는 확산하는 것을 방지한다. 배리어층(62)은 배리어 금속 물질, 예컨대, Pt, Ti, W, V, Fe, Mo 중 적어도 하나를 포함하며, 단일층(single layer) 또는 다층(multilayer)일 수 있다.
배리어층(62)은 절연층(50) 아래에 위치하며, 복수의 발광 영역들 중 어느 하나(예컨대, P9)의 제2 도전형 반도체층(12)과 접촉하는 금속층(예컨대, 40-9)과 전기적으로 연결될 수 있다.
복수의 발광 영역들(P1 내지 Pn, n>1인 자연수) 중 제9 발광 영역(예컨대, P9)의 제2 도전형 반도체층(12)은 배리어층(62)과 전기적으로 연결되기 때문에, 제2 전원은 배리어층(62)을 통하여 제9 발광 영역(예컨대, P9)에 공급될 수 있다. 이는 배리어층(62)이 후술하는 지지층(66)과 전기적으로 연결되고, 제2 전원은 지지층(66)을 통하여 공급될 수 있기 때문이다.
절연층(50)은 금속층들(40-1 내지 40-n, 예컨대, n=9)의 사이에 배치된다. 절연층(50)은 금속층들(40-1 내지 40-n, 예컨대, n=9) 상호 간, 및 제2 전극부(60)와 연결되는 금속층(예컨대, 40-9)를 제외한 나머지 금속층들(40-1 내지 40-n, 예컨대, n=8)과 제2 전극부(60) 사이에 배치된다.
절연층(50)은 금속층들(40-1 내지 40-n, 예컨대, n=9) 상호 간을 전기적으로 절연하고, 제9 금속층(예컨대, 40-9)을 제외한 나머지 금속층들(40-1 내지 40-n, 예컨대, n=8)과 제2 전극부(60) 상호 간을 서로 전기적으로 절연시킬 수 있다.
절연층(50)은 절연 물질, 예컨대, Al2O3, SiO2,Si3N4, TiO2, AlN 중 적어도 하나로 형성될 수 있으며, 단층 또는 다층일 수 있다.
지지층(66)은 배리어층(62) 아래에 배치되며, 발광 구조물(10)을 지지하고 제1 전극부(50)과 함께 발광 구조물(10)에 전원을 제공한다. 지지층(66)은 전도성 물질이며, 예를 들어, 구리(Cu), 금(Au), 니켈(Ni), 몰리브덴(Mo), 구리-텅스텐(Cu-W)와 같은 금속 물질 또는 Si, Ge, GaAs, ZnO, SiC, 및 SiGe 중 적어도 하나를 포함하는 반도체 물질일 수 있다.
접합층(64)은 배리어층(62)과 지지층(66) 사이에 배치된다. 접합층(64)은 배리어층(62)과 지지층(66) 사이에 삽입되어 양자를 접합할 수 있다. 접합층(64)은 지지층(66)을 본딩 방식으로 접합하기 위해 형성되는 것이기 때문에, 지지층(66)을 도금이나 증착 방법으로 형성하는 경우 또는 지지층(66)이 반도체층일 경우에는 접합층(64)은 생략될 수 있다. 접합층(64)은 접합 금속 물질, 예컨대, Au, Sn, Ni, Nb, In, Cu, Ag 및 Pd 중 적어도 하나를 포함할 수 있다.
제1 전극부(92)는 발광 영역들(P1 내지 Pn, 예컨대, n=9) 중 어느 하나의 발광 영역(예컨대, P1)의 제1 도전형 반도체층(16) 상에 배치된다. 제1 전극부(92)는 제1 전원을 제공하기 위한 와이어(미도시)가 본딩되는 제1 패드(pad)를 포함할 수 있다. 도 10의 실시 예에서는 제1 전극부(92)가 제1 패드 역할을 할 수 있다. 제1 도전형 반도체층(16)의 상면은 광 추출 효율을 증가시키기 위해 거칠기(roughness, 16-1)가 형성될 수 있다.
패시베이션층(25)은 복수의 발광 영역들(P1 내지 Pn, n>1인 자연수) 및 경계 영역(S) 상에 배치될 수 있다. 패시베이션층(25)은 발광 영역들(P1 내지 Pn, 예컨대, n=9) 각각의 측면과 상면 및 경계 영역(S) 상에 배치될 수 있다. 예컨대, 패시베이션층(25)은 발광 영역들(P1 내지 Pn, 예컨대, n=9) 각각에 속하는 제1 도전형 반도체층(16)의 측면, 활성층(14)의 측면, 및 제2 도전형 반도체층(12)의 측면 상에 배치될 수 있으며, 또한 패시베이션층(25)은 발광 영역들(P1 내지 Pn, 예컨대,n=9) 각각의 제1 도전형 반도체층(16)의 상면 상에 배치될 수 있다. 또한 패시베이션층(25)은 경계 영역(S)의 보호층(20) 상에 배치될 수 있다. 제1 전극부(92)는 패시베이션층(25)으로부터 노출될 수 있다.
연결 전극들(360-1 내지 360-m, m≥1인 자연수)은 인접하는 발광 영역들 및 그 사이의 경계 영역에 위치하는 패시베이션층(25) 상에 배치될 수 있다.
각 연결 전극(360-1 내지 360-m, m≥1인 자연수)은 인접하는 발광 영역들 중 어느 하나의 제1 도전형 반도체층(16)과 나머지 다른 하나의 제2 도전형 반도체층(12)을 전기적으로 연결한다. 제k 연결 전극(예컨대, 360-1)은 제k 발광 영역의 제2 도전형 반도체층(12)과 제k+1 발광 영역의 제1 도전형 반도체층(16)을 전기적으로 연결할 수 있다.
연결 전극(360-1 내지 360-m, m≥1인 자연수)은 패시베이션층(25), 제1 도전형 반도체층(16), 및 활성층(14)을 관통하여 인접하는 발광 영역들 중 어느 하나의 제2 도전형 반도체층(12)과 접촉하는 적어도 하나의 제1 부분을 가질 수 있다.
또한 연결 전극(360-1 내지 360-m, m≥1인 자연수)은 패시베이션층(25)을 관통하여 인접하는 발광 영역들 중 나머지 다른 하나의 제1 도전형 반도체층(16)과 접촉하는 적어도 하나의 제2 부분을 가질 수 있다.
도 10을 참조하면, 제k 연결 전극(예컨대, k=1)은 제k 발광 영역(예컨대, k=1), 제k+1 발광 영역(예컨대, k=1), 및 그 사이의 경계 영역(S) 상에 위치할 수 있다.
도 11을 참조하면, 제k 연결 전극(예컨대, k=7)은 패시베이션층(25), 제1 도전형 반도체층(16), 및 활성층(14)을 관통하여 제k 발광 영역(예컨대, k=7)의 제2 도전형 반도체층(12)과 접촉하는 적어도 하나의 제1 부분(예컨대, 301)을 가질 수 있다. 도 10에 도시된 점선의 동그라미는 연결 전극들(360-1 내지 360-m, 예컨대, m=8)의 제1 부분(301)을 나타낸다.
또한 제k 연결 전극(예컨대, k=7)은 제k+1 발광 영역(예컨대, k=7)의 패시베이션층(25)을 관통하여 제1 도전형 반도체층(16)과 접촉하는 적어도 하나의 제2 부분(예컨대, 302)을 가질 수 있다. 도 10에 도시된 실선의 동그라미는 연결 전극들(360-1 내지 360-m, 예컨대, m=8)의 제2 부분(302)을 나타낸다.
이때 패시베이션층(25)은 제k 연결 전극(예컨대, k=7)의 제1 부분(301)과 제1 도전형 반도체층(16) 사이, 및 제k 연결 전극(예컨대, k=7)의 제1 부분(301)과 활성층(14) 사이에 위치할 수 있다. 즉 패시베이션층(25)은 제k 발광 영역(예컨대, P7)의 제1 도전형 반도체층(16), 및 활성층(14)으로부터 제k 연결 전극(예컨대, 360-7)의 제1 부분(301)을 전기적으로 절연시키는 절연층 역할을 할 수 있다.
제k 연결 전극(예컨대, 360-7)의 제1 부분(301)의 하면은 활성층(14)의 하면보다 아래에 위치할 수 있다. 제1 부분(301)은 홀(hole), 또는 홈(groove)에 전극 물질이 채워진 형태일 수 있다.
중간 패드(94,96)는 발광 영역들(P1 내지 Pn, n>1인 자연수) 중 적어도 하나의 발광 영역의 제1 도전형 반도체층(16) 상에 배치되며, 제1 도전형 반도체층(16)과 전기적으로 연결될 수 있다. 중간 패드(94,96)는 제2 전원을 공급하기 위하여 와이어가 본딩될 수 있다.
예컨대, 중간 패드(94, 96)는 제1 전극부(92)가 위치하는 발광 영역(예컨대, P1)과 제2 전극부(60)과 전기적으로 연결되는 금속층(예컨대, 40-9)과 연결되는 발광 영역(예컨대, P9)을 제외한 발광 영역들(예컨대, P2 내지 P8) 중 적어도 하나의 발광 영역(예컨대, P4, P7)의 제1 도전형 반도체층(16) 상에 배치될 수 있다.
도 10에 도시된 바와 같이, 중간 패드(예컨대, 94)는 동일 발광 영역(예컨대, P4) 내에 배치되는 연결 전극(예컨대, 360-3)과 전기적으로 이격 또는 분리될 수 있다. 그러나 다른 실시 예에서 중간 패드(예컨대, 94)는 동일 발광 영역(예컨대, P4) 내에 배치되는 연결 전극(예컨대, 360-3)과 전기적으로 서로 연결될 수 있다.
실시 예는 인가되는 구동 전압에 따라, 제1 전극부(92)와 중간 패드들(94,96) 중 어느 하나에 제1 전원을 공급하여, 발광 영역들(P1 내지 Pn, N>1인 자연수) 중 일부 또는 전부를 구동하도록 설계될 수 있다.
도 12는 실시 예에 따른 발광 소자를 포함하는 발광 소자 패키지를 나타낸다.
도 12를 참조하면, 실시 예에 따른 발광 소자 패키지는 패키지 몸체(510), 제1 리드 프레임(512), 제2 리드 프레임(514), 발광 소자(520), 반사판(525), 와이어(530), 및 수지층(540)을 포함한다.
패키지 몸체(510)는 일측 영역에 캐비티(cavity)가 형성된 구조이다. 이때 캐비티의 측벽은 경사지게 형성될 수 있다. 패키지 몸체(510)는 실리콘 기반의 웨이퍼 레벨 패키지(wafer level package), 실리콘 기판, 실리콘 카바이드(SiC), 질화알루미늄(aluminum nitride, AlN) 등과 같이 절연성 또는 열전도도가 좋은 기판으로 형성될 수 있으며, 복수 개의 기판이 적층되는 구조일 수 있다. 실시 예는 상술한 몸체의 재질, 구조, 및 형상으로 한정되지 않는다.
제1 리드 프레임(512) 및 제2 리드 프레임(514)은 열 배출이나 발광 소자의 장착을 고려하여 서로 전기적으로 분리되도록 패키지 몸체(510)의 표면에 배치될 수 있다. 발광 소자(520)는 제1 리드 프레임(512) 및 제2 리드 프레임(514)과 전기적으로 연결된다. 이때 발광 소자(520)는 실시 예에 따른 발광 소자들(100, 200,300) 중 어느 하나일 수 있다.
예컨대, 도 1에 도시된 발광 소자(100)의 제1 전극부(150)는 제2 와이어(524)에 의하여 제2 리드 프레임(514)에 전기적으로 연결된다. 그리고 제2 전극부(170)의 제2 패드(172)와 중간 패드들(182,184) 중 어느 하나가 제1 와이어(522)에 의하여 제1 리드 프레임(512)에 전기적으로 연결될 수 있다.
또한 예컨대, 도 6에 도시된 발광 소자(200)의 제2 전극부(272)는 제1 와이어(522)에 의하여 제1 리드 프레임(512)과 연결되고, 제1 전극부(250)과 중간 패드들(252,254) 중 어느 하나가 제2 와이어(524)에 의하여 제2 리드 프레임(514)과 연결될 수 있다.
또한 예컨대, 도 10에 도시된 발광 소자(300)의 지지층(66)은 제1 리드 프레임(512)에 본딩되고, 제1 전극부(92)와 중간 패드들(94,96) 중 어느 하나가 제2 리드 프레임(514)과 전기적으로 연결될 수 있다.
반사판(530)은 발광 소자(520)에서 방출된 빛을 소정의 방향으로 지향하도록 패키지 몸체(510)의 캐비티 측벽에 형성된다. 반사판(530)은 광반사 물질로 이루어지며, 예컨대, 금속 코팅이거나 금속 박편일 수 있다.
수지층(540)은 패키지 몸체(510)의 캐비티 내에 위치하는 발광 소자(520)를 포위하여 발광 소자(520)를 외부 환경으로부터 보호한다. 수지층(540)은 에폭시 또는 실리콘과 같은 무색 투명한 고분자 수지 재질로 이루어진다. 수지층(540)은 발광 소자(520)에서 방출된 광의 파장을 변화시킬 수 있도록 형광체가 포함될 수 있다. 발광 소자 패키지는 상기에 개시된 실시 예들의 발광 소자들 중 적어도 하나를 탑재할 수 있으며, 이에 대해 한정하지는 않는다.
실시 예에 따른 발광 소자 패키지는 복수 개가 기판 상에 어레이되며, 발광 소자 패키지의 광 경로 상에 광학 부재인 도광판, 프리즘 시트, 확산 시트 등이 배치될 수 있다. 이러한 발광 소자 패키지, 기판, 광학 부재는 백라이트 유닛으로 기능할 수 있다.
또 다른 실시 예는 상술한 실시 예들에 기재된 발광 소자 또는 발광 소자 패키지를 포함하는 표시 장치, 지시 장치, 조명 시스템으로 구현될 수 있으며, 예를 들어, 조명 시스템은 램프, 가로등을 포함할 수 있다.
도 13은 실시 예에 따른 발광 소자 패키지를 포함하는 조명 장치의 분해 사시도이다. 도 13을 참조하면, 조명 장치는 광을 투사하는 광원(750)과 광원(7500)이 내장되는 하우징(700)과 광원(750)의 열을 방출하는 방열부(740) 및 광원(750)과 방열부(740)를 하우징(700)에 결합하는 홀더(760)를 포함한다.
하우징(700)은 전기 소켓(미도시)에 결합되는 소켓 결합부(710)와, 소켓 결합부(710)와 연결되고 광원(750)이 내장되는 몸체부(730)를 포함한다. 몸체부(730)에는 하나의 공기 유동구(720)가 관통하여 형성될 수 있다.
하우징(700)의 몸체부(730) 상에 복수 개의 공기 유동구(720)가 구비되며, 공기 유동구(720)는 하나이거나, 복수 개일 수 있다. 공기 유동구(720)는 몸체부(730)에 방사상으로 배치되거나 다양한 형태로 배치될 수 있다.
광원(750)은 기판(754) 상에 구비되는 복수 개의 발광 소자 패키지(752)를 포함한다. 기판(754)은 하우징(700)의 개구부에 삽입될 수 있는 형상일 수 있으며, 후술하는 바와 같이 방열부(740)로 열을 전달하기 위하여 열전도율이 높은 물질로 이루어질 수 있다. 복수 개의 발광 소자 패키지는 상술한 실시 예일 수 있다.
광원(750)의 하부에는 홀더(760)가 구비되며, 홀더(760)는 프레임 및 다른 공기 유동구를 포함할 수 있다. 또한, 도시되지는 않았으나 광원(750)의 하부에는 광학 부재가 구비되어 광원(750)의 발광 소자 패키지(752)에서 투사되는 빛을 확산, 산란 또는 수렴시킬 수 있다.
도 14는 실시 예에 따른 발광 소자 패키지를 포함하는 표시 장치를 나타낸다.
도 14를 참조하면, 표시 장치(800)는 바텀 커버(810)와, 바텀 커버(810) 상에 배치되는 반사판(820)과, 광을 방출하는 발광 모듈(830, 835)과, 반사판(820)의 전방에 배치되며 상기 발광 모듈(830,835)에서 발산되는 빛을 표시 장치 전방으로 안내하는 도광판(840)과, 도광판(840)의 전방에 배치되는 프리즘 시트들(850,860)을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널(870)과, 디스플레이 패널(870)과 연결되고 디스플레이 패널(870)에 화상 신호를 공급하는 화상 신호 출력 회로(872)와, 디스플레이 패널(870)의 전방에 배치되는 컬러 필터(880)를 포함할 수 있다. 여기서 바텀 커버(810), 반사판(820), 발광 모듈(830,835), 도광판(840), 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다.
발광 모듈은 기판(830) 상의 발광 소자 패키지(835)를 포함하여 이루어진다. 여기서, 기판(830)은 PCB 등이 사용될 수 있다. 발광 소자 패키지(835)는 실시 예에 따른 발광 소자 패키지일 수 있다.
바텀 커버(810)는 표시 장치(800) 내의 구성 요소들을 수납할 수 있다. 그리고, 반사판(820)은 본 도면처럼 별도의 구성요소로 마련될 수도 있으며, 도광판(840)의 후면이나, 바텀 커버(810)의 전면에 반사도가 높은 물질로 코팅되는 형태로 마련되는 것도 가능하다.
여기서, 반사판(820)은 반사율이 높고 초박형으로 사용 가능한 소재를 사용할 수 있고, 폴리에틸렌 테레프탈레이트(PolyEthylene Terephtalate; PET)를 사용할 수 있다.
그리고, 도광판(830)은 폴리메틸메타크릴레이트(PolyMethylMethAcrylate; PMMA), 폴리카보네이트(PolyCarbonate; PC), 또는 폴리에틸렌(PolyEthylene; PE) 등으로 형성될 수 있다.
그리고, 제1 프리즘 시트(850)는 지지 필름의 일면에, 투광성이면서 탄성을 갖는 중합체 재료로 형성될 수 있으며, 중합체는 복수 개의 입체구조가 반복적으로 형성된 프리즘층을 가질 수 있다. 여기서, 복수 개의 패턴은 도시된 바와 같이 마루와 골이 반복적으로 스트라이프 타입으로 구비될 수 있다.
그리고, 제2 프리즘 시트(860)에서 지지 필름 일면의 마루와 골의 방향은, 제1 프리즘 시트(850) 내의 지지필름 일면의 마루와 골의 방향과 수직할 수 있다. 이는 발광 모듈과 반사 시트로부터 전달된 빛을 디스플레이 패널(1870)의 전면으로 고르게 분산하기 위함이다.
그리고, 도시되지는 않았으나, 도광판(840)과 제1 프리즘 시트(850) 사이에 확산 시트가 배치될 수 있다. 확산 시트는 폴리에스터와 폴리카보네이트 계열의 재료로 이루어질 수 있으며, 백라이트 유닛으로부터 입사된 빛을 굴절과 산란을 통하여 광 투사각을 최대로 넓힐 수 있다. 그리고, 확산 시트는 광확산제를 포함하는 지지층과, 광출사면(제1 프리즘 시트 방향)과 광입사면(반사시트 방향)에 형성되며 광확산제를 포함하지 않는 제1 레이어와 제2 레이어를 포함할 수 있다.
실시 예에서 확산 시트, 제1 프리즘시트(850), 및 제2 프리즘시트(1860)가 광학 시트를 이루는데, 광학 시트는 다른 조합 예를 들어, 마이크로 렌즈 어레이로 이루어지거나 확산 시트와 마이크로 렌즈 어레이의 조합 또는 하나의 프리즘 시트와 마이크로 렌즈 어레이의 조합 등으로 이루어질 수 있다.
디스플레이 패널(870)은 액정 표시 패널(Liquid crystal display)가 배치될 수 있는데, 액정 표시 패널(860) 외에 광원을 필요로 하는 다른 종류의 표시 장치가 구비될 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
20: 보호층 25: 패시베이션층
30: 전류 차단층 40-1 내지 40-n: 금속층 50: 절연층 60: 배리어층
70: 접합층 80: 지지층
110: 기판 115: 버퍼층
120, 10: 발광 구조물 122,16: 제1 도전형 반도체층
124,14: 활성층 126,12: 제2 도전형 반도체층
130: 전도층 140: 절연층
150: 제1 전극부 160-1 내지 160-m: 연결 전극
170: 제2 전극부 182,184: 중간 패드.
30: 전류 차단층 40-1 내지 40-n: 금속층 50: 절연층 60: 배리어층
70: 접합층 80: 지지층
110: 기판 115: 버퍼층
120, 10: 발광 구조물 122,16: 제1 도전형 반도체층
124,14: 활성층 126,12: 제2 도전형 반도체층
130: 전도층 140: 절연층
150: 제1 전극부 160-1 내지 160-m: 연결 전극
170: 제2 전극부 182,184: 중간 패드.
Claims (16)
- 제1 반도체층, 활성층, 및 제2 반도체층을 포함하는 복수의 발광 영역들과 상기 발광 영역들 사이에 위치하는 경계 영역으로 구분되는 발광 구조물;
상기 복수의 발광 영역들 중 어느 하나의 제1 반도체층 상에 배치되는 제1 전극부;
상기 복수의 발광 영역들 중 다른 어느 하나의 제2 반도체층 상에 배치되는 제2 전극부;
인접하는 발광 영역들 중 어느 하나의 제1 반도체층과 나머지 다른 하나의 제2 반도체층을 전기적으로 연결하는 연결 전극; 및
상기 발광 영역들 중 적어도 하나의 제2 반도체층 상에 배치되는 중간 패드를 포함하며,
상기 발광 영역들은 상기 연결 전극에 의하여 직렬 연결되는 발광 소자. - 제1항에 있어서, 상기 중간 패드는,
상기 제1 전극부 및 상기 제2 전극부가 위치하는 발광 영역들을 제외한 나머지 발광 영역들 중 적어도 하나의 발광 영역의 제2 반도체층 상에 배치되는 발광 소자. - 제1항에 있어서,
상기 제1 전극부 및 상기 제2 전극부 각각은 전원이 공급되는 패드를 포함하는 발광 소자. - 제1항에 있어서,
상기 중간 패드는 동일 발광 영역 내에 위치하는 연결 전극과 전기적으로 연결되는 발광 소자. - 제1항에 있어서,
상기 복수의 발광 영역들과 상기 경계 영역 상에 배치되는 절연층을 더 포함하고, 상기 연결 전극은 상기 절연층 상에 배치되는 발광 소자. - 제5항에 있어서, 상기 연결 전극은,
상기 절연층을 관통하여 상기 인접하는 발광 영역들 중 어느 하나의 제2 반도체층과 접촉하는 제1 부분; 및
상기 절연층, 상기 제2 반도체층, 및 상기 활성층을 관통하여 상기 인접하는 발광 영역들 중 나머지 다른 하나의 제1 반도체층과 접촉하는 제2 부분을 포함하며,
상기 절연층은 상기 제2 부분과 상기 제2 반도체층 사이, 및 상기 제2 부분과 상기 활성층 사이에 배치되는 발광 소자. - 제6항에 있어서,
상기 연결 전극의 제2 부분의 하면은 상기 활성층의 하면보다 아래에 위치하는 발광 소자. - 제1항에 있어서,
상기 발광 구조물 아래에 배치되는 기판; 및
상기 발광 영역들과 상기 절연층 사이에 배치되는 전도층을 더 포함하는 발광 소자. - 제1 반도체층, 활성층, 및 제2 반도체층을 포함하는 복수의 발광 영역들과 상기 발광 영역들 사이에 위치하는 경계 영역으로 구분되는 발광 구조물;
상기 발광 영역들 중 어느 하나의 제1 반도체층 상에 배치되는 제1 전극부;
상기 복수의 발광 영역들 각각의 제2 반도체층 아래에 배치되는 금속층들;
상기 복수의 발광 영역들 중 다른 어느 하나의 금속층과 전기적으로 연결되는 제2 전극부;
상기 금속층들 상호 간을 전기적으로 절연시키는 절연층;
인접하는 발광 영역들 중 어느 하나의 제1 반도체층과 나머지 다른 하나의 제2 반도체층을 전기적으로 연결하는 연결 전극; 및
상기 발광 영역들 중 적어도 하나의 제1 반도체층 상에 배치되는 중간 패드를 포함하며,
상기 발광 영역들은 상기 연결 전극에 의하여 직렬 연결되는 발광 소자. - 제9항에 있어서, 상기 금속층들은,
오믹층(ohmic layer) 및 반사층(reflective layer) 중 적어도 하나를 포함하는 발광 소자. - 제9항에 있어서, 상기 중간 패드는,
상기 제1 전극부가 위치하는 발광 영역과 상기 제2 전극부와 전기적으로 연결되는 발광 영역을 제외한 발광 영역들 중 적어도 하나의 발광 영역의 제1 반도체층 상에 배치되는 발광 소자. - 제10항에 있어서,
상기 복수의 발광 영역들 및 상기 경계 영역 상에 배치되는 패시베이션층(passivation)을 더 포함하고, 상기 연결 전극은 상기 패시베이션층 상에 배치되는 발광 소자. - 제10항에 있어서, 상기 연결 전극은,
상기 패시베이션층, 상기 제1 반도체층, 및 상기 활성층을 관통하여 상기 인접하는 발광 영역들 중 어느 하나의 제2 반도체층과 접촉하는 적어도 하나의 제1 부분; 및
상기 패시베이션층을 관통하여 상기 인접하는 발광 영역들 중 나머지 다른 하나의 제1 반도체층과 접촉하는 적어도 하나의 제2 부분을 포함하며,
상기 패시베이션층은 상기 제1 부분과 상기 제1 반도체층 사이, 및 상기 제1 부분과 상기 활성층 사이에 배치되는 발광 소자. - 제9항에 있어서, 상기 제2 전극부는,
상기 복수의 발광 영역들 중 상기 다른 어느 하나의 금속층과 전기적으로 연결되는 배리어층(barrier layer); 및
상기 배리어층 아래에 배치되는 지지층을 포함하는 발광 소자. - 제9항에 있어서,
상기 연결 전극, 또는 중간 패드와 대응하여 각 발광 영역의 제2 반도체층과 금속층 사이에 배치되며, 수직 방향으로 상기 연결 전극 또는 상기 중간 패드와 적어도 일부가 오버랩되는 전류 차단층을 더 포함하는 발광 소자. - 제9항에 있어서, 상기 절연층은,
상기 제2 전극부와 전기적으로 연결되는 상기 다른 어느 하나의 금속층을 제외한 금속층들과 상기 제2 전극부 상호 간을 전기적으로 절연시키는 발광 소자.
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