KR20130036321A - 발광 다이오드, 발광 다이오드 램프 및 조명 장치 - Google Patents

발광 다이오드, 발광 다이오드 램프 및 조명 장치 Download PDF

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노리유키 아이하라
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쇼와 덴코 가부시키가이샤
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Abstract

본 발명에 따른 발광 다이오드는, 조성식 (AlX1Ga1-X1)As(0≤X1≤1)의 화합물 반도체를 포함하는 웰층 및 배리어층을 교대로 적층한 양자 웰 구조의 활성층과, 상기 활성층을 사이에 두는 제1 클래드층과 제2 클래드층을 갖는 발광부와, 상기 발광부 상에 형성된 전류 확산층과, 상기 전류 확산층에 접합된 기능성 기판을 구비하고, 상기 제1 및 제2 클래드층이 조성식 (AlX2Ga1-X2)Y1In1-Y1P(0≤X2≤1, 0<Y1≤1)의 화합물 반도체를 포함하고, 상기 웰층 및 배리어층의 페어 수가 5 이하인 것을 특징으로 한다.

Description

발광 다이오드, 발광 다이오드 램프 및 조명 장치{LIGHT-EMITTING DIODE, LIGHT-EMITTING DIODE LAMP, AND ILLUMINATION DEVICE}
본 발명은, 발광 다이오드, 발광 다이오드 램프 및 조명 장치에 관한 것이고, 특히 고속 응답성과 고출력성을 구비한 적색광 또는 적외광을 발광하는 발광 다이오드, 발광 다이오드 램프 및 조명 장치에 관한 것이다.
적색광 또는 적외광을 발광하는 발광 다이오드는, 통신, 각종 센서, 야간 조명, 식물 공장용의 광원 등 용도가 확대되고 있다.
이에 따라서, 적색광 또는 적외광을 발광하는 발광 다이오드에 대한 요구는, 주로 고출력성을 중시하는 것, 혹은, 주로 고속 응답성을 중시하는 것으로부터, 이들 양자를 중시하는 것으로 변화하고 있다. 특히, 통신용의 발광 다이오드에서는, 대용량의 광 공간 전송을 행하기 위해서, 고속 응답성과 고출력성이 필수이다.
적색광 및 적외광을 발광하는 발광 다이오드로서, GaAs 기판에 AlGaAs 활성층을 포함하는 화합물 반도체층을 액상 에피택셜법에 의해 성장시킨 발광 다이오드가 알려져 있다(예를 들면, 특허문헌 1 내지 4).
특허문헌 4에 있어서, 액상 에피택셜법을 사용하여 GaAs 기판에 AlGaAs 활성층을 포함하는 화합물 반도체층을 성장시키고, 그 후, 성장 기판으로서 사용한 GaAs 기판을 제거하는, 소위 기판 제거형의 발광 다이오드가 개시되어 있다. 특허문헌 4에 있어서 개시된 발광 다이오드에서는, 응답 속도(기동 시간)가 40 내지 55nsec 정도에 있어서는 출력이 4㎽ 이하이다. 또한, 응답 속도가 20nsec 정도에 있어서는 출력이 5㎽를 약간 초과한 정도이며, 액상 에피택셜법을 사용하여 제작한 발광 다이오드로서는 현재 가장 높은 응답 속도이며 고출력의 것이라고 생각된다.
일본 특허 공개 평6-21507호 공보 일본 특허 공개 제2001-274454호 공보 일본 특허 공개 평7-38148호 공보 일본 특허 공개 제2006-190792호 공보
그러나, 상기의 출력으로는 통신용의 발광 다이오드로서는 충분하지 않다.
발광 다이오드는 반도체 레이저와 달리, 자연 방출광을 이용하고 있기 때문에, 고속 응답성과 고출력성은 트레이드오프의 관계에 있다. 따라서, 예를 들면 단순히 발광층의 층 두께를 얇게 하여 캐리어의 가둠 효과를 증대하여 전자와 정공의 발광 재결합 확률을 높여, 고속 응답화를 도모해도, 발광 출력은 저하되어 버린다고 하는 문제가 있다. 또한, 캐리어의 가둠 효과란, 발광층 즉 활성층과 클래드층의 경계에 생기는 포텐셜 장벽에 의해, 캐리어를 활성층 영역에 가두는 것을 말한다.
본 발명은, 상기 사정을 감안하여 이루어진 것이며, 고속 응답성과 고출력성을 겸비한 적색광 및/또는 적외광을 발광하는 발광 다이오드, 발광 다이오드 램프 및 조명 장치를 제공하는 것을 목적으로 한다.
본 발명자는, 상기 과제를 해결하기 위해서 예의 연구를 거듭한 결과, AlGaAs 웰층과 AlGaAs 또는 4원 혼정의 AlGaInP를 포함하는 배리어층을 교대로 5페어 이하 적층한 양자 웰 구조를 활성층으로 하고, 이 활성층을 사이에 두는 클래드층을 4원 혼정의 AlGaInP를 포함하는 것으로 하고, 활성층 및 클래드층을 포함하는 화합물 반도체층을 성장 기판에 에피택셜 성장시킨 후, 그 성장 기판을 제거하고, 화합물 반도체층을 투명 기판에 다시 부착하는(접합하는) 구성으로 함으로써, 고속 응답성을 유지하면서, 고출력으로 적색광 및/또는 적외광을 발광하는 발광 다이오드를 완성시켰다.
이때, 본 발명자는, 우선, 높은 캐리어의 가둠 효과를 갖고, 고속 응답에 적합한 양자 웰 구조를 활성층에 채용함과 함께, 높은 주입 캐리어 밀도를 확보하기 위해서 웰층 및 배리어층의 페어 수를 5 이하로 하였다. 이 구성에 의해, 액상 에피택셜법을 사용하여 제작된 발광 다이오드의 상기의 가장 고속의 응답 속도와 동일 정도이거나 혹은 그 이상의 응답 속도를 실현하였다.
또한, 3원 혼정의 양자 웰 구조 또는 3원 혼정의 웰층과 4원 혼정의 배리어층을 포함하는 양자 웰 구조를 사이에 두는 클래드층에, 밴드 갭이 커서 발광 파장에 대하여 투명하고, 또한, 결함을 만들기 쉬운 As를 포함하지 않으므로 결정성이 좋은 4원 혼정의 AlGaInP를 채용하였다.
또한, 종래, AlGaAs계의 활성층을 사용하는 발광 다이오드에 있어서는, 이 활성층을 포함하는 화합물 반도체층을 투명 기판에 부착하는(접합하는) 타입은 없고, 화합물 반도체층을 성장시킨 GaAs 기판을 그대로 사용하고 있었다. 그러나, GaAs 기판은 AlGaAs계 활성층에 대하여 불투명하여 광의 흡수를 피할 수 없기 때문에, 화합물 반도체층을 성장시킨 후에 성장 기판인 GaAs 기판을 제거함으로써, 광의 흡수를 피할 수 있고, 고출력에의 기여를 기대할 수 있는 투명 기판에 부착하는(접합하는) 타입을 채용하였다.
이상과 같이, 본 발명자는, 5페어 이하의 양자 웰 구조를 활성층으로 하는 구성을 채용하여 고속 응답성을 확보하고, 이 구성에 있어서, 3원 혼정의 양자 웰 구조를 사이에 두는 클래드층에 4원 혼정을 사용한다고 하는 획기적인 조합을 채용함과 함께, 화합물 반도체층의 성장에 사용한 성장 기판을 제거하여 광 흡수가 없는 기판에 다시 화합물 반도체층을 부착한 구성을 채용함으로써, 고출력화를 도모하는 것에 성공한 것이다.
본 발명은, 이하의 수단을 제공한다.
(1) 조성식 (AlX1Ga1-X1)As(0≤X1≤1)의 화합물 반도체를 포함하는 웰층 및 배리어층을 교대로 적층한 양자 웰 구조의 활성층과, 상기 활성층을 사이에 두는 제1 클래드층과 제2 클래드층을 갖는 발광부와,
상기 발광부 상에 형성된 전류 확산층과,
상기 전류 확산층에 접합된 기능성 기판을 구비하고,
상기 제1 및 제2 클래드층이 조성식 (AlX2Ga1-X2)Y1In1-Y1P(0≤X2≤1, 0<Y1≤1)의 화합물 반도체를 포함하고,
상기 웰층 및 배리어층의 페어 수가 5 이하인 것을 특징으로 하는 발광 다이오드.
(2) 조성식 (AlX1Ga1-X1)As(0≤X1≤1)의 화합물 반도체를 포함하는 웰층과, 조성식 (AlX3Ga1-X3)Y2In1-Y2P(0≤X3≤1, 0<Y2≤1)의 화합물 반도체를 포함하는 배리어층을 교대로 적층한 양자 웰 구조의 활성층과, 상기 활성층을 사이에 두는 제1 클래드층과 제2 클래드층을 갖는 발광부와,
상기 발광부 상에 형성된 전류 확산층과,
상기 전류 확산층에 접합된 기능성 기판을 구비하고,
상기 제1 및 제2 클래드층이 조성식 (AlX2Ga1-X2)Y1In1-Y1P(0≤X2≤1, 0<Y1≤1)의 화합물 반도체를 포함하고,
상기 웰층 및 배리어층의 페어 수가 5 이하인 것을 특징으로 하는 발광 다이오드.
(3) 상기 활성층과 상기 클래드층의 접합 면적이 20000 내지 90000㎛2인 것을 특징으로 하는 상기 (1) 또는 (2) 중 어느 한 항에 기재된 발광 다이오드.
또한, 「상기 활성층과 상기 클래드층의 접합 면적」이란, 가이드층 등의 층을 개재하여 활성층과 클래드층이 접합되어 있는 경우에는, 그들의 층과 활성층 혹은 클래드층 사이의 접합 면적을 포함한다.
(4) 상기 웰층의 Al 조성 X1을 0.20≤X1≤0.36으로 하고, 상기 웰층의 두께를 3 내지 30㎚로 하고, 발광 파장이 660 내지 720㎚로 설정되어 이루어지는 것을 특징으로 하는 상기 1 내지 3 중 어느 한 항에 기재된 발광 다이오드.
(5) 상기 웰층의 Al 조성 X1을 0≤X1≤0.2로 하고, 상기 웰층의 두께를 3 내지 30㎚로 하고, 발광 파장이 720 내지 850㎚로 설정되어 이루어지는 것을 특징으로 하는 상기 1 내지 3 중 어느 한 항에 기재된 발광 다이오드.
(6) 상기 기능성 기판은 발광 파장에 대하여 투명한 것을 특징으로 하는 상기 1 내지 5 중 어느 한 항에 기재된 발광 다이오드.
(7) 상기 기능성 기판은 GaP, 사파이어 또는 SiC를 포함하는 것을 특징으로 하는 상기 1 내지 6 중 어느 한 항에 기재된 발광 다이오드.
(8) 조성식 (AlX1Ga1-X1)As(0≤X1≤1)의 화합물 반도체를 포함하는 웰층 및 배리어층을 교대로 적층한 양자 웰 구조의 활성층과, 상기 활성층을 사이에 두는 제1 클래드층과 제2 클래드층을 갖는 발광부와,
상기 발광부 상에 형성된 전류 확산층과,
상기 발광부에 대향하여 배치하여 발광 파장에 대하여 90％ 이상의 반사율을 갖는 반사층을 포함하고, 상기 전류 확산층에 접합된 기능성 기판을 구비하고,
상기 제1 및 제2 클래드층이 조성식 (AlX2Ga1-X2)Y1In1-Y1P(0≤X2≤1, 0<Y1≤1)의 화합물 반도체를 포함하고,
상기 웰층 및 배리어층의 페어 수가 5 이하인 것을 특징으로 하는 발광 다이오드.
(9) 조성식 (AlX1Ga1-X1)As(0≤X1≤1)의 화합물 반도체를 포함하는 웰층과, 조성식 (AlX3Ga1-X3)Y2In1-Y2P(0≤X3≤1, 0<Y2≤1)의 화합물 반도체를 포함하는 배리어층을 교대로 적층한 양자 웰 구조의 활성층과, 상기 활성층을 사이에 두는 제1 클래드층과 제2 클래드층을 갖는 발광부와,
상기 발광부 상에 형성된 전류 확산층과,
상기 발광부에 대향하여 배치하여 발광 파장에 대하여 90％ 이상의 반사율을 갖는 반사층을 포함하고, 상기 전류 확산층에 접합된 기능성 기판을 구비하고,
상기 제1 및 제2 클래드층이 조성식 (AlX2Ga1-X2)Y1In1-Y1P(0≤X2≤1, 0<Y1≤1)의 화합물 반도체를 포함하고,
상기 웰층 및 배리어층의 페어 수가 5 이하인 것을 특징으로 하는 발광 다이오드.
(10) 상기 활성층과 상기 클래드층의 접합 면적이 20,000 내지 90,000㎛2인 것을 특징으로 하는 상기 8 또는 9 중 어느 한 항에 기재된 발광 다이오드.
(11) 상기 웰층의 Al 조성 X1을 0.20≤X1≤0.36으로 하고, 상기 웰층의 두께를 3 내지 30㎚로 하고, 발광 파장이 660 내지 720㎚로 설정되어 이루어지는 것을 특징으로 하는 상기 8 내지 10 중 어느 한 항에 기재된 발광 다이오드.
(12) 상기 웰층의 Al 조성 X1을 0≤X1≤0.2로 하고, 상기 웰층의 두께를 3 내지 30㎚로 하고, 발광 파장이 720 내지 850㎚로 설정되어 이루어지는 것을 특징으로 하는 상기 8 내지 10 중 어느 한 항에 기재된 발광 다이오드.
(13) 상기 기능성 기판은 실리콘 또는 게르마늄을 포함하는 층을 포함하는 것을 특징으로 하는 상기 8 내지 12 중 어느 한 항에 기재된 발광 다이오드.
(14) 상기 기능성 기판은 금속 기판을 포함하는 것을 특징으로 하는 상기 8 내지 12 중 어느 한 항에 기재된 발광 다이오드.
(15) 상기 금속 기판은 2매 이상의 금속층을 포함하는 것을 특징으로 하는 상기 14에 기재된 발광 다이오드.
(16) 상기 전류 확산층은 GaP를 포함하는 것을 특징으로 하는 상기 1 내지 15 중 어느 한 항에 기재된 발광 다이오드.
(17) 상기 전류 확산층의 두께는 0.5 내지 20㎛의 범위인 것을 특징으로 하는 상기 1 내지 16 중 어느 한 항에 기재된 발광 다이오드.
(18) 상기 기능성 기판의 측면은, 상기 발광부에 가까운 측에 있어서는 주된 광 취출면에 대하여 대략 수직인 수직면을 갖고, 상기 발광부에 먼 측에 있어서는 상기 주된 광 취출면에 대하여 내측으로 경사진 경사면을 갖는 것을 특징으로 하는 상기 1 내지 17 중 어느 한 항에 기재된 발광 다이오드.
(19) 상기 경사면은 거친 면을 포함하는 것을 특징으로 하는 상기 18에 기재된 발광 다이오드.
(20) 제1 전극 및 제2 전극이 발광 다이오드의 상기 주된 광 취출면측에 형성되어 있는 것을 특징으로 하는 상기 18 또는 19 중 어느 한 항에 기재된 발광 다이오드.
(21) 상기 제1 전극 및 상기 제2 전극이 오믹 전극인 것을 특징으로 하는 상기 20에 기재된 발광 다이오드.
(22) 상기 기능성 기판의, 상기 주된 광 취출면측의 반대측의 면에, 제3 전극을 더 구비하는 것을 특징으로 하는 상기 20 또는 21 중 어느 한 항에 기재된 발광 다이오드.
(23) 상기 1 내지 22 중 어느 한 항에 기재된 발광 다이오드를 구비하는 것을 특징으로 하는 발광 다이오드 램프.
(24) 상기 22에 기재된 발광 다이오드를 구비하고, 상기 제1 전극 또는 제2 전극과, 상기 제3 전극이 대략 동전위로 접속되어 있는 것을 특징으로 하는 발광 다이오드 램프.
(25) 상기 1 내지 22 중 어느 한 항에 기재된 발광 다이오드를 2개 이상 탑재한 조명 장치.
본 발명에 있어서, 「기능성 기판」이란, 성장 기판에 화합물 반도체층을 성장시킨 후에 그 성장 기판을 제거하고, 전류 확산층을 개재하여 화합물 반도체층에 접합하여 화합물 반도체층을 지지하는 기판을 말한다. 또한, 전류 확산층에 소정의 층을 형성한 후에, 그 소정의 층 상에 소정의 기판을 접합하는 구성의 경우에는, 그 소정의 층을 포함하여 「기능성 기판」이라 한다.
본 발명의 발광 다이오드에 의하면, AlGaAs를 포함하는 웰층 및 배리어층을 교대로 적층한 양자 웰 구조의 활성층, 또는, AlGaAs를 포함하는 웰층과 AlGaInP를 포함하는 배리어층을 교대로 적층한 양자 웰 구조의 활성층을 채용하고, 주입 캐리어의 가둠 효과가 큰 양자 웰을 사용하는 구성으로 하였다. 그 때문에, 웰층 내에 충분한 주입 캐리어가 갇힘으로써, 웰층 내의 캐리어 밀도가 높아지고, 그 결과, 발광 재결합 확률이 증대되어, 응답 속도가 향상되었다.
또한, 양자 웰 구조 내에 주입된 캐리어는 그 파동성 때문에 터널 효과에 의해 양자 웰 구조 내의 웰층간 전체에 확산되게 된다. 그러나, 양자 웰 구조의 웰층 및 배리어층의 페어 수를 5 이하로 하는 구성을 채용하였으므로, 그 확산에 의한 주입 캐리어의 가둠 효과의 저하를 최대한 피하여, 고속 응답성이 담보되어 있다. 양자 웰 구조의 웰층 및 배리어층의 페어 수는, 보다 바람직하게는 3 이하, 더욱 바람직하게는 1이다.
또한, 양자 웰 구조의 활성층으로부터 발광하는 구성이므로 단색성이 높다.
또한, 활성층을 사이에 두는 제1 클래드층 및 제2 클래드층으로서, 발광 파장에 대하여 투명함과 함께, 결함을 만들기 쉬운 As를 포함하지 않기 때문에 결정성이 높은 AlGaInP를 포함하는 구성이 채용되었다. 그 때문에, 결함을 통한 전자와 정공의 비발광 재결합 확률이 저하되어, 발광 출력이 향상되었다.
또한, 활성층을 사이에 두는 제1 클래드층 및 제2 클래드층으로서, 4원 혼정의 AlGaInP를 포함하는 구성을 채용하였으므로, 클래드층이 3원 혼정을 포함하는 발광 다이오드에 비해 Al 농도가 낮아, 내습성이 향상되었다.
또한, 화합물 반도체층의 성장 기판을 제거하고, 전류 확산층에 기능성 기판을 접합한 구성을 채용하였으므로, 성장 기판에 의한 광의 흡수가 방지되어, 발광 출력이 향상되었다. 즉, 화합물 반도체층의 성장 기판으로서 통상 사용되는 GaAs 기판은 밴드 갭이 활성층의 밴드 갭보다도 좁기 때문에, 활성층으로부터의 광이 GaAs 기판에 흡수되어, 광 취출 효율이 저하되지만, 이 GaAs 기판을 제거함으로써, 발광 출력이 향상되었다.
본 발명의 발광 다이오드에 의하면, 활성층과 클래드층의 접합 면적은 20000 내지 90000㎛2인 것이 바람직하다. 그 접합 면적을 90000㎛2 이하로 함으로써 전류 밀도가 높아져, 고출력을 담보하면서, 발광 재결합 확률이 증대되어 응답 속도가 향상된다. 한편, 20000㎛2 이상으로 함으로써 통전 전류에 대한 발광 출력의 포화를 억제함으로써, 발광 출력의 큰 저하가 없어, 고출력이 담보된다. 활성층과 클래드층의 접합 면적은, 보다 바람직하게는 20000 내지 53000㎛2이다.
본 발명의 발광 다이오드에 의하면, 웰층의 Al 조성 X1을 0.20≤X1≤0.36으로 하고, 웰층의 두께를 3 내지 30㎚로 하고, 발광 파장이 660 내지 720㎚로 설정되어 이루어지는 것이 바람직하다. 이에 의해, 종래의 660 내지 720㎚의 적색 발광 다이오드에 비해 응답 속도가 높고 또한 고출력이 실현된다.
본 발명의 발광 다이오드에 의하면, 웰층의 Al 조성 X1을 0≤X1≤0.2로 하고, 웰층의 두께를 3 내지 30㎚로 하고, 발광 파장이 720 내지 850㎚로 설정되어 이루어지는 것이 바람직하다. 이에 의해, 종래의 720 내지 850㎚의 적외 발광 다이오드에 비해 응답 속도가 높고 또한 고출력이 실현된다.
본 발명의 발광 다이오드에 의하면, 기능성 기판은 발광 파장에 대하여 투명한 구성을 채용함으로써, 흡수가 있는 기판을 사용한 발광 다이오드에 비해 고출력이 실현된다.
본 발명의 발광 다이오드에 의하면, 기능성 기판은 GaP, 사파이어 또는 SiC를 포함하는 구성을 채용함으로써, 부식되기 어려운 재질이기 때문에, 내습성이 향상된다.
본 발명의 발광 다이오드에 의하면, 기능성 기판과 전류 확산층을 모두 GaP를 포함하는 구성을 채용함으로써, 그들 사이의 접합 강도를 크게 할 수 있다.
도 1은 본 발명의 일 실시 형태인 발광 다이오드를 사용한 발광 다이오드 램프의 평면도이다.
도 2는 본 발명의 일 실시 형태인 발광 다이오드를 사용한 발광 다이오드 램프의, 도 1 중에 도시한 A-A'선을 따른 단면 모식도이다.
도 3은 본 발명의 일 실시 형태인 발광 다이오드의 평면도이다.
도 4는 본 발명의 일 실시 형태인 발광 다이오드의, 도 3 중에 도시한 B-B'선을 따른 단면 모식도이다.
도 5는 본 발명의 일 실시 형태인 발광 다이오드를 구성하는 활성층을 설명하기 위한 도면이다.
도 6은 본 발명의 일 실시 형태인 발광 다이오드에 사용하는 에피택셜 웨이퍼의 단면 모식도이다.
도 7은 본 발명의 일 실시 형태인 발광 다이오드에 사용하는 접합 웨이퍼의 단면 모식도이다.
도 8a는 본 발명의 다른 실시 형태인 발광 다이오드의 평면도이다.
도 8b는 도 8a 중에 도시한 C-C'선을 따른 단면 모식도이다.
도 9는 본 발명의 일 실시 형태인 발광 다이오드의 페어 수와 출력 및 응답 속도의 관계를 나타내는 그래프이다(활성층과 클래드층의 접합 면적이 123000㎛2인 경우).
도 10은 본 발명의 일 실시 형태인 발광 다이오드의 페어 수와 출력 및 응답 속도의 관계를 나타내는 그래프이다(활성층과 클래드층의 접합 면적이 53000㎛2인 경우).
도 11은 본 발명의 다른 실시 형태인 발광 다이오드의 단면 모식도이다.
이하, 본 발명을 적용한 일 실시 형태인 발광 다이오드 및 이것을 사용한 발광 다이오드 램프에 대하여 도면을 사용하여 상세하게 설명한다. 또한, 이하의 설명에서 사용하는 도면에 있어서, 동일 부재에는 동일 부호를 붙이거나 혹은 부호를 생략한다. 또한, 이하의 설명에서 사용하는 도면은 모식적이며, 길이, 폭 및 두께의 비율 등은 현실의 것과는 상이한 경우가 있다.
<발광 다이오드 램프>
도 1 및 도 2는 본 발명을 적용한 일 실시 형태인 발광 다이오드를 사용한 발광 다이오드 램프를 설명하기 위한 도면이며, 도 1은 평면도, 도 2는 도 1 중에 도시한 A-A'선을 따른 단면도이다.
도 1 및 도 2에 도시한 바와 같이, 본 실시 형태의 발광 다이오드(1)를 사용한 발광 다이오드 램프(41)는, 마운트 기판(42)의 표면에 1 이상의 발광 다이오드(1)가 실장되어 있다.
보다 구체적으로는, 마운트 기판(42)의 표면에는, n전극 단자(43)와 p전극 단자(44)가 설치되어 있다. 또한, 발광 다이오드(1)의 제1 전극인 n형 오믹 전극(4)과 마운트 기판(42)의 n전극 단자(43)가 금선(45)을 사용하여 접속되어 있다(와이어 본딩). 한편, 발광 다이오드(1)의 제2 전극인 p형 오믹 전극(5)과 마운트 기판(42)의 p전극 단자(44)가 금선(46)을 사용하여 접속되어 있다. 또한, 도 2에 도시한 바와 같이, 발광 다이오드(1)의 n형 및 p형 오믹 전극(4, 5)이 형성된 면과 반대측의 면에는, 제3 전극(6)이 형성되어 있고, 이 제3 전극(6)에 의해 발광 다이오드(1)가 n전극 단자(43) 상에 접속되어 마운트 기판(42)에 고정되어 있다. 여기서, n형 오믹 전극(4)과 제3 전극(6)은, n전극 단자(43)에 의해 등전위 또는 대략 등전위로 되도록 전기적으로 접속되어 있다. 제3 전극에 의해, 과대한 역전압에 대하여, 활성층에는 과전류가 흐르지 않고, 제3 전극과 p형 전극간에 전류가 흘러, 활성층의 파손을 방지할 수 있다. 제3 전극과 기판 계면측에, 반사 구조를 부가하여, 고출력할 수도 있다. 또한, 제3 전극의 표면측에, 공정 금속, 땜납 등을 부가함으로써, 공정 다이본드 등, 보다 간편한 조립 기술을 이용 가능하게 한다. 마운트 기판(42)의 발광 다이오드(1)가 실장된 표면은, 실리콘 수지나 에폭시 수지 등의 일반적인 밀봉 수지(47)에 의해 밀봉되어 있다.
<발광 다이오드(제1 실시 형태)>
도 3 및 도 4는 본 발명을 적용한 제1 실시 형태에 관한 발광 다이오드를 설명하기 위한 도면이며, 도 3은 평면도, 도 4는 도 3 중에 도시한 B-B'선을 따른 단면도이다. 또한, 도 5는 적층 구조의 단면도이다.
제1 실시 형태에 관한 발광 다이오드는, 조성식 (AlX1Ga1-X1)As(0≤X1≤1)의 화합물 반도체를 포함하는 웰층(17) 및 배리어층(18)을 교대로 적층한 양자 웰 구조의 활성층(11)과, 상기 활성층(11)을 사이에 두는 제1 클래드층(9)과 제2 클래드층(13)을 갖는 발광부(7)와, 발광부(7) 상에 형성된 전류 확산층(8)과, 전류 확산층(8)에 접합된 기능성 기판(3)을 구비하고, 제1 및 제2 클래드층(9, 13)을 조성식 (AlX2Ga1-X2)Y1In1-Y1P(0≤X2≤1, 0<Y1≤1)의 화합물 반도체를 포함하고, 웰층(17) 및 배리어층(18)의 페어 수가 5 이하인 것을 특징으로 한다.
또한, 본 실시 형태에 있어서의 주된 광 취출면이란, 화합물 반도체층(2)에 있어서, 기능성 기판(3)을 부착한 면의 반대측의 면이다.
화합물 반도체층(에피택셜 성장층이라고도 함)(2)은, 도 4에 도시한 바와 같이, pn 접합형의 발광부(7)와 전류 확산층(8)이 순차적으로 적층된 구조를 갖고 있다. 이 화합물 반도체층(2)의 구조에는, 공지의 기능층을 적시에 부가할 수 있다. 예를 들면, 오믹(Ohmic) 전극의 접촉 저항을 내리기 위한 콘택트층, 소자 구동 전류를 발광부의 전반에 평면적으로 확산시키기 위한 전류 확산층, 반대로 소자 구동 전류의 통류하는 영역을 제한하기 위한 전류 저지층이나 전류 협착층 등 공지의 층 구조를 형성할 수 있다. 또한, 화합물 반도체층(2)은, GaAs 기판 상에 에피택셜 성장시켜 형성되어 있는 것이 바람직하다.
발광부(7)는, 도 4에 도시한 바와 같이, 전류 확산층(8) 상에 적어도 p형의 하부 클래드층(제1 클래드층)(9), 하부 가이드층(10), 활성층(11), 상부 가이드층(12), n형의 상부 클래드층(제2 클래드층)(13)이 순차적으로 적층되어 구성되어 있다. 즉, 발광부(7)는, 방사 재결합을 가져오는 캐리어(담체; carrier) 및 발광을 활성층(11)에 「가두기」 위해서, 활성층(11)의 하측 및 상측에 대치하여 배치한 하부 클래드층(9), 하부 가이드(guide)층(10) 및 상부 가이드층(12), 상부 클래드층(13)을 포함하는, 소위, 더블 헤테로(영문 약칭 : DH) 구조로 하는 것이 고강도의 발광을 얻는 데에 바람직하다.
활성층(11)은, 도 5에 도시한 바와 같이, 발광 다이오드(LED)의 발광 파장을 제어하기 위해서, 양자 웰 구조를 구성한다. 즉, 활성층(11)은, 배리어층(장벽층이라고도 함)(18)을 양단에 갖는 웰층(17)과 배리어층(18)의 다층 구조(적층 구조)이다. 따라서, 예를 들면 5쌍의 페어 수의 양자 웰 구조는, 5층의 웰층(17)과 6층의 배리어층(18)을 포함한다.
활성층(11)의 층 두께는, 0.02 내지 2㎛의 범위인 것이 바람직하다. 또한, 활성층(11)의 전도형은 특별히 한정되는 것은 아니고, 언도프, p형 및 n형 모두 선택할 수 있다. 발광 효율을 높이기 위해서는, 결정성이 양호한 언도프 또는 3×1017㎝-3 미만의 캐리어 농도로 하는 것이 바람직하다. 결정성을 향상시켜 결함을 적게 하면, 광의 흡수가 억제되어, 발광 출력의 향상을 도모할 수 있다.
웰층(17)은, 조성식 (AlX1Ga1-X1)As(0≤X1≤1)의 화합물 반도체를 포함한다.
Al 조성 X1은 0≤X1≤0.36인 것이 바람직하다. Al 조성 X1을 이 범위로 함으로써, 660㎚ 내지 850㎚의 범위에서 원하는 발광 파장을 갖는 것으로 할 수 있다.
표 1에, 웰층(17)의 층 두께가 7㎚일 때, Al 조성 X1과 발광 파장의 관계를 나타낸다.
Al 조성 X1이 낮아질수록, 발광 파장이 길어져 있는 것을 알 수 있다. 또한, 그 변화의 경향으로부터, 표에 게재되어 있지 않은 발광 파장에 대응하는 Al 조성을 추정할 수 있다.
Figure pct00001
웰층(17)의 층 두께는 3 내지 30㎚의 범위가 적합하다. 보다 바람직하게는 3 내지 10㎚의 범위이다.
표 2에, 웰층(17)의 Al 조성 X1=0.23일 때, 웰층(17)의 층 두께와 발광 파장의 관계를 나타낸다. 표 3에, 웰층(17)의 Al 조성 X1=0.17일 때, 웰층(17)의 층 두께와 발광 파장의 관계를 나타낸다. 표 4에, 웰층(17)의 Al 조성 X1=0.02일 때, 웰층(17)의 층 두께와 발광 파장의 관계를 나타낸다. 층 두께가 얇아지면 양자 효과에 의해 파장이 짧아진다. 두꺼운 경우에는, 발광 파장은 조성에 의해 정해진다. 또한, 그 변화의 경향으로부터, 표에 게재되어 있지 않은 발광 파장에 대응하는 층 두께를 추정할 수 있다.
Figure pct00002
Figure pct00003
Figure pct00004
이상의 발광 파장과, 웰층(17)의 Al 조성 X1 및 층 두께의 관계에 기초하여, 660㎚ 내지 850㎚의 범위 내의 원하는 발광 파장이 얻어지도록, 웰층(17)의 Al 조성 X1과 층 두께를 정할 수 있다.
예를 들면, 웰층(17)의 Al 조성 X1을 0.20≤X1≤0.36으로 하고, 웰층(17)의 두께를 3 내지 30㎚로 함으로써, 발광 파장이 660 내지 760㎚의 발광 다이오드를 제작할 수 있다.
또한, 웰층(17)의 Al 조성 X1을 0≤X1≤0.2로 하고, 웰층(17)의 두께를 3 내지 30㎚로 함으로써, 발광 파장이 760 내지 850㎚의 발광 다이오드를 제작할 수 있다.
배리어층(18)은, 조성식 (AlXGa1-X)As(0<X≤1)의 화합물 반도체를 포함한다. X는 배리어층(18)에서의 흡수를 방지하여 발광 효율을 높이기 위해서, 웰층(17)보다도 밴드 갭이 커지는 조성으로 하는 것이 바람직하다. 또한, 결정성의 관점에서 Al 농도는 낮은 것이 바람직하다. 따라서, X는 0.1 내지 0.4의 범위가 보다 바람직하다. 최적의 X의 조성은 웰층의 조성과의 관계에 의해 정해진다. 결정성을 향상시켜 결함을 적게 하면, 광의 흡수가 억제되고, 그 결과, 발광 출력의 향상을 도모할 수 있다.
배리어층(18)의 층 두께는, 웰층(17)의 층 두께와 동등하거나 또는 웰층(17)의 층 두께보다 두꺼운 것이 바람직하다. 터널 효과가 발생하는 층 두께 범위에서 충분히 두껍게 함으로써, 터널 효과에 의한 웰층간으로의 확산이 억제되어 캐리어의 가둠 효과가 증대되어, 전자와 정공의 발광 재결합 확률이 커져, 발광 출력의 향상을 도모할 수 있다.
본 발명의 발광 다이오드에 있어서, 활성층(11)을 이루는 양자 웰 구조의 웰층(17)과 배리어층(18)을 교대로 적층하는 쌍의 수는 5 이하이고, 1쌍이어도 상관없다.
이 구성에 의해, 캐리어의 가둠 효과를 증대시켜, 전자와 정공의 발광 재결합 확률을 크게 하여, 25nsec 이하의 고속 응답 속도(기동 시간)를 확보하였다.
후술하는 실시예에서 나타내는 바와 같이, 웰층(17) 및 배리어층(18)의 페어 수를 5쌍으로부터 1쌍으로 적게 할수록, 응답 속도는 고속으로 되었다. 실시예에서 나타낸 조건에서는 페어 수가 1쌍일 때에 최고속 17nsec를 실현하였다.
양자 웰층의 수가 적을수록, 전자와 정공이 갇히는 영역이 좁아지기 때문에, 발광 재결합 확률이 높아지고, 그 결과, 응답 속도가 고속화된다.
또한, 웰층(17)과 배리어층(18)의 수를 저감시키면 PN 접합의 접합 용량(캐패시턴스)은 커진다. 이것은 웰층(17)과 배리어층(18)은 언도프, 또는 낮은 캐리어 농도로 되므로 pn 접합에 있어서 공핍층으로서 기능하고, 공핍층이 얇을수록 캐패시턴스가 커지는 것에 기인한다.
일반적으로 응답 속도를 빠르게 하기 위해서는 캐패시턴스가 작은 쪽이 바람직하지만, 본 발명의 구조에서는, 웰층(17)과 배리어층(18)의 수를 적게 함으로써, 캐패시턴스가 커짐에도 불구하고 응답 속도가 빨라지는 효과가 발견되었다.
이것은, 웰층(17)과 배리어층(18)의 수를 적게 하는 것에 의한 주입 캐리어의 재결합 속도가 빨라지는 효과가 보다 크기 때문이라고 추정된다.
활성층(11)과 하부 클래드층(9) 또는 상부 클래드층(13)의 접합 면적은 20000 내지 90000㎛2인 것이 바람직하다.
활성층(11)과 하부 클래드층(9) 또는 상부 클래드층(13)의 접합 면적을 90000㎛2 이하로 함으로써, 전류 밀도가 높아져, 발광 재결합 확률이 증대되어 응답 속도가 향상된다.
예를 들면, 후술하는 실시예에서 나타내는 바와 같이, 활성층(11)과 하부 클래드층(9) 또는 상부 클래드층(13)의 접합 면적을 123000㎛2(350㎛×350㎛)로 한 경우와 그것보다 좁게 53000㎛2(230㎛×230㎛)로 한 경우에서는, 후자쪽이, 웰층(17) 및 배리어층(18)의 페어 수가 5페어일 때로 10％ 정도 응답 속도가 향상되고, 또한, 페어 수가 1페어일 때는 20％ 응답 속도가 향상되었다.
한편, 활성층(11)과 하부 클래드층(9) 또는 상부 클래드층(13)의 접합 면적을 20000㎛2 이상으로 함으로써, 발광 출력의 큰 저하가 없어, 고출력이 담보된다.
예를 들면, 후술하는 실시예에서 나타내는 바와 같이, 활성층(11)과 하부 클래드층(9) 또는 상부 클래드층(13)의 접합 면적을 53000㎛2로 한 경우에, 웰층(17) 및 배리어층(18)의 페어 수가 5페어일 때에 발광 출력 9.6㎽(응답 속도 22nsec)이고, 1페어일 때라도 발광 출력 9㎽(응답 속도 15nsec)라고 하는 높은 발광 출력을 유지할 수 있었다.
하부 가이드층(10) 및 상부 가이드층(12)은, 도 4에 도시한 바와 같이, 활성층(11)의 하면 및 상면에 각각 형성되어 있다. 구체적으로는, 활성층(11)의 하면에 하부 가이드층(10)이 형성되고, 활성층(11)의 상면에 상부 가이드층(12)이 형성되어 있다.
하부 가이드층(10) 및 상부 가이드층(12)은, (AlXGa1-X)As(0<X≤1)의 조성을 갖고 있다. Al 조성 X는 배리어층(18)보다도 밴드 갭이 동등하거나 또는 커지는 조성으로 하는 것이 바람직하고, 0.2 내지 0.6의 범위가 보다 바람직하다. 결정성의 관점에서 최적의 X의 조성은 웰층의 조성과의 관계에 의해 정해진다. 결정성을 향상시켜 결함을 적게 하면, 광의 흡수가 억제되고, 그 결과, 발광 출력의 향상을 도모할 수 있다.
표 5에, 웰층(17)의 층 두께 7㎚일 때의 발광 파장의 발광 출력을 최대로 하는 배리어층(18)과 가이드층의 Al 조성 X를 나타낸다. 배리어층 및 가이드층은 웰층보다도 밴드 갭이 커지는 조성으로 하는 것이 바람직하지만, 결정성을 높여 발광 출력을 향상시키기 위해서 웰층의 조성과의 관계에 의해 최적의 조성이 정해진다. 결정성을 향상시켜 결함을 적게 하면, 광의 흡수가 억제되고, 그 결과, 발광 출력의 향상을 도모할 수 있다.
Figure pct00005
하부 가이드층(10) 및 상부 가이드층(12)은 각각, 하부 클래드층(9) 및 상부 클래드층(13)과 활성층(11)의 결함의 전반을 저감하기 위해서 형성되어 있다. 즉 하부 가이드층(10), 상부 가이드층(12) 및 활성층(11)의 V족 구성 원소는 비소(As)인 것에 반해, 본 발명에서는 하부 클래드층(9) 및 상부 클래드층(13)의 V족 구성 원소는 인(P)으로 하기 때문에, 계면에 있어서 결함이 발생하기 쉽다. 활성층(11)으로의 결함의 전파는 발광 다이오드의 성능 저하의 원인으로 된다. 이 때문에 하부 가이드층(10) 및 상부 가이드층(12)의 층 두께는 10㎚ 이상이 바람직하고, 20㎚ 내지 100㎚가 보다 바람직하다.
하부 가이드층(10) 및 상부 가이드층(12)의 전도형은 특별히 한정되는 것은 아니고, 언도프, p형 및 n형 모두 선택할 수 있다. 발광 효율을 높이기 위해서는, 결정성이 양호한 언도프 또는 3×1017㎝-3 미만의 캐리어 농도로 하는 것이 바람직하다.
하부 클래드층(9) 및 상부 클래드층(13)은, 도 4에 도시한 바와 같이, 하부 가이드층(10)의 하면 및 상부 가이드층(12)의 상면에 각각 형성되어 있다.
하부 클래드층(9) 및 상부 클래드층(13)은, (AlX2Ga1-X2)Y1In1-Y1P(0≤X2≤1, 0<Y1≤1)의 화합물 반도체를 포함하고, 배리어층(18)보다도 밴드 갭이 큰 재질이 바람직하고, 하부 가이드층(10) 및 상부 가이드층(12)보다도 밴드 갭이 큰 재질이 보다 바람직하다. 상기 재질로서는, (AlX2Ga1-X2)Y1In1-Y1P(0≤X2≤1, 0<Y1≤1)의 Al 조성 X2가, 0.3 내지 0.7인 조성을 갖는 것이 바람직하다. 또한, Y1은 0.4 내지 0.6으로 하는 것이 바람직하다.
하부 클래드층(9)과 상부 클래드층(13)은 극성이 상이하도록 구성되어 있다. 또한, 하부 클래드층(9) 및 상부 클래드층(13)의 캐리어 농도 및 두께는, 공지의 적합한 범위를 사용할 수 있고, 활성층(11)의 발광 효율이 높아지도록 조건을 최적화하는 것이 바람직하다. 또한, 하부 클래드층(9) 및 상부 클래드층(13)의 조성을 제어함으로써, 화합물 반도체층(2)의 휨을 저감시킬 수 있다.
구체적으로는, 하부 클래드층(9)으로서는, 예를 들면 Mg를 도프한 p형의 (AlX2Ga1-X2)Y1In1-Y1P(0.3≤X2≤0.7, 0.4≤Y1≤0.6)를 포함하는 반도체 재료를 사용하는 것이 바람직하다. 또한, 캐리어 농도는 2×1017 내지 2×1018㎝-3의 범위가 바람직하고, 층 두께는 0.1 내지 1㎛의 범위가 바람직하다.
한편, 상부 클래드층(13)으로서는, 예를 들면 Si를 도프한 n형의 (AlX2Ga1-X2)Y1In1-Y1P(0.3≤X2≤0.7, 0.4≤Y1≤0.6)를 포함하는 반도체 재료를 사용하는 것이 바람직하다. 또한, 캐리어 농도는 1×1017 내지1×1018㎝-3의 범위가 바람직하고, 층 두께는 0.1 내지 1㎛의 범위가 바람직하다. 또한, 하부 클래드층(9) 및 상부 클래드층(13)의 극성은, 화합물 반도체층(2)의 소자 구조를 고려하여 선택할 수 있다.
또한, 발광부(7)의 구성층의 상방에는, 오믹(Ohmic) 전극의 접촉 저항을 내리기 위한 콘택트층, 소자 구동 전류를 발광부의 전반에 평면적으로 확산시키기 위한 전류 확산층, 반대로 소자 구동 전류의 통류하는 영역을 제한하기 위한 전류 저지층이나 전류 협착층 등 공지의 층 구조를 형성할 수 있다.
전류 확산층(8)은, 도 4에 도시한 바와 같이, 발광부(7)의 하방에 형성되어 있다. 이 전류 확산층(8)은, GaAs 기판 상에 화합물 반도체층(2)을 에피택셜 성장시킬 때에, 활성층(11)에 의해 발생한 왜곡을 완화시킨다.
또한, 전류 확산층(8)은, 발광부(7)(활성층(11))로부터의 발광 파장에 대하여 투명한 재료, 예를 들면 GaP를 적용할 수 있다. 전류 확산층(8)에 GaP를 적용하는 경우, 기능성 기판(3)을 GaP 기판으로 함으로써, 접합을 용이하게 하여, 높은 접합 강도를 얻을 수 있다.
또한, 전류 확산층(8)의 두께는 0.5 내지 20㎛의 범위인 것이 바람직하다. 0.5㎛ 이하이면 전류 확산이 불충분하고, 20㎛ 이상이면 그 두께까지 결정 성장시키기 위한 비용이 증대되기 때문이다. 전류 확산층(8)의 두께는, 보다 바람직하게는 5 내지 15㎛의 범위이다.
기능성 기판(3)은, 화합물 반도체층(2)의 주된 광 취출면과 반대측의 면에 접합되어 있다. 즉, 기능성 기판(3)은, 도 4에 도시한 바와 같이, 화합물 반도체층(2)을 구성하는 전류 확산층(8)측에 접합된다. 이 기능성 기판(3)은, 발광부(7)를 기계적으로 지지하는 데에 충분한 강도를 갖고, 또한, 발광부(7)로부터 출사되는 발광을 투과할 수 있어, 활성층(11)으로부터의 발광 파장에 대하여 광학적으로 투명한 재료로 구성한다. 또한, 내습성이 우수한 화학적으로 안정된 재질이 바람직하다. 예를 들면, 부식되기 쉬운 Al 등을 함유하지 않는 재질이다.
기능성 기판(3)은 GaP, 사파이어 또는 SiC를 포함하는 것이 바람직하다. 또한, 기능성 기판(3)은, 발광부(7)를 기계적으로 충분한 강도로 지지하기 위해서, 예를 들면 약 50㎛ 이상의 두께로 하는 것이 바람직하다. 또한, 화합물 반도체층(2)에 접합한 후에 기능성 기판(3)에의 기계적인 가공을 실시하기 쉽게 하기 위해서, 약 300㎛의 두께를 초과하지 않는 것으로 하는 것이 바람직하다.
즉, 기능성 기판(3)은, 약 50㎛ 이상 약 300㎛ 이하의 두께를 갖는 투명도, 비용면에서 n형 GaP 기판으로 구성하는 것이 가장 바람직하다.
또한, 도 4에 도시한 바와 같이, 기능성 기판(3)의 측면은, 화합물 반도체층(2)에 가까운 측에 있어서 주된 광 취출면에 대하여 대략 수직인 수직면(3a)으로 되어 있고, 화합물 반도체층(2)에 먼 측에 있어서 주된 광 취출면에 대하여 내측으로 경사진 경사면(3b)으로 되어 있다. 이에 의해, 활성층(11)으로부터 기능성 기판(3)측으로 방출된 광을 효율적으로 외부로 취출할 수 있다. 또한, 활성층(11)으로부터 기능성 기판(3)측으로 방출된 광 중, 일부는 수직면(3a)에서 반사되어 경사면(3b)에서 취출할 수 있다. 한편, 경사면(3b)에서 반사된 광은 수직면(3a)에서 취출할 수 있다. 이와 같이, 수직면(3a)과 경사면(3b)의 상승 효과에 의해, 광의 취출 효율을 높일 수 있다.
또한, 본 실시 형태에서는, 도 4에 도시한 바와 같이, 경사면(3b)과 발광면에 평행한 면이 이루는 각도 α를, 55도 내지 80도의 범위 내로 하는 것이 바람직하다. 이와 같은 범위로 함으로써, 기능성 기판(3)의 저부에서 반사된 광을 효율적으로 외부로 취출할 수 있다.
또한, 수직면(3a)의 폭(두께 방향)을, 30㎛ 내지 100㎛의 범위 내로 하는 것이 바람직하다. 수직면(3a)의 폭을 상기 범위 내로 함으로써, 기능성 기판(3)의 저부에서 반사된 광을 수직면(3a)에 있어서 효율적으로 발광면으로 복귀시킬 수 있고, 또한, 주된 광 취출면으로부터 방출시키는 것이 가능하게 된다. 이 때문에, 발광 다이오드(1)의 발광 효율을 높일 수 있다.
또한, 기능성 기판(3)의 경사면(3b)은 조면화되어 있는 것이 바람직하다. 경사면(3b)이 조면화되어 있음으로써, 이 경사면(3b)에서의 광 취출 효율을 올리는 효과가 얻어진다. 즉, 경사면(3b)을 조면화함으로써, 경사면(3b)에서의 전반사를 억제하여, 광 취출 효율을 올릴 수 있다. 또한, 조면화란, 화학적 처리 등에 의해, 표면에 미소한 요철을 형성하는 것을 말한다.
화합물 반도체층(2)과 기능성 기판(3)의 접합 계면은, 고저항층으로 되어 있는 경우가 있다.
즉, 화합물 반도체층(2)과 기능성 기판(3) 사이에는, 도시하지 않은 고저항층이 형성되어 있는 경우가 있다. 이 고저항층은, 기능성 기판(3)보다도 높은 저항값을 나타내고, 고저항층이 형성되어 있는 경우에는 화합물 반도체층(2)의 전류 확산층(8)측으로부터 기능성 기판(3)측으로의 역방향의 전류를 저감하는 기능을 갖고 있다. 또한, 기능성 기판(3)측으로부터 전류 확산층(8)측으로 부주의하게 인가되는 역방향의 전압에 대하여 내전압성을 발휘하는 접합 구조를 구성하고 있지만, 그 항복 전압은, pn 접합형의 발광부(7)의 역방향 전압보다 낮은 값으로 되도록 구성하는 것이 바람직하다.
n형 오믹 전극(제1 전극)(4) 및 p형 오믹 전극(제2 전극)(5)은 발광 다이오드(1)의 주된 광 취출면에 형성된 저저항의 오믹 접촉 전극이다.
여기서, n형 오믹 전극(4)은, 상부 클래드층(13)의 상방에 형성되어 있고, 예를 들면 AuGe, Ni 합금/Au을 포함하는 합금을 사용할 수 있다. 한편, p형 오믹 전극(5)은, 도 4에 도시한 바와 같이, 노출시킨 전류 확산층(8)의 표면에 AuBe/Au 또는 AuZn/Au를 포함하는 합금을 사용할 수 있다.
본 실시 형태의 발광 다이오드(1)에서는, 제2 전극으로서 p형 오믹 전극(5)을, 전류 확산층(8) 상에 형성하는 것이 바람직하다. 이와 같은 구성으로 함으로써, 작동 전압을 내리는 효과가 얻어진다. 또한, p형 오믹 전극(5)을 p형 GaP를 포함하는 전류 확산층(8) 상에 형성함으로써, 양호한 오믹 콘택트가 얻어지기 때문에, 작동 전압을 내릴 수 있다.
또한, 본 실시 형태에서는, 제1 전극의 극성을 n형으로 하고, 제2 전극의 극성을 p형으로 하는 것이 바람직하다. 이와 같은 구성으로 함으로써, 발광 다이오드(1)의 고휘도화를 달성할 수 있다. 한편, 제1 전극을 p형으로 하면, 전류 확산이 나빠져, 휘도의 저하를 초래한다. 이에 대하여, 제1 전극을 n형으로 함으로써, 전류 확산이 좋아져, 발광 다이오드(1)의 고휘도화를 달성할 수 있다.
본 실시 형태의 발광 다이오드(1)에서는, 도 3에 도시한 바와 같이, n형 오믹 전극(4)과 p형 오믹 전극(5)이 대각의 위치로 되도록 배치하는 것이 바람직하다. 또한, p형 오믹 전극(5)의 주위를, 화합물 반도체층(2)으로 둘러싼 구성으로 하는 것이 가장 바람직하다. 이와 같은 구성으로 함으로써, 작동 전압을 내리는 효과가 얻어진다. 또한, p형 오믹 전극(5)의 사방을 n형 오믹 전극(4)으로 둘러쌈으로써, 전류가 사방으로 흐르기 쉬워지고, 그 결과 작동 전압이 저하된다.
또한, 본 실시 형태의 발광 다이오드(1)에서는, 도 3에 도시한 바와 같이, n형 오믹 전극(4)을, 하니컴, 격자 형상 등 그물코로 하는 것이 바람직하다. 이와 같은 구성으로 함으로써, 신뢰성을 향상시키는 효과가 얻어진다. 또한, 격자 형상으로 함으로써, 활성층(11)에 균일하게 전류를 주입할 수 있고, 그 결과, 신뢰성을 향상시키는 효과가 얻어진다. 또한, 본 실시 형태의 발광 다이오드(1)에서는, n형 오믹 전극(4)을, 패드 형상의 전극(패드 전극)과 폭 10㎛ 이하의 선 형상의 전극(선 형상 전극)으로 구성하는 것이 바람직하다. 이와 같은 구성으로 함으로써, 고휘도화를 도모할 수 있다. 또한, 선 현상 전극의 폭을 좁게 함으로써, 광 취출면의 개구 면적을 올릴 수 있어, 고휘도화를 달성할 수 있다.
<발광 다이오드의 제조 방법>
이어서, 본 실시 형태의 발광 다이오드(1)의 제조 방법에 대하여 설명한다. 도 6은 본 실시 형태의 발광 다이오드(1)에 사용하는 에피택셜 웨이퍼의 단면도이다. 또한, 도 7은 본 실시 형태의 발광 다이오드(1)에 사용하는 접합 웨이퍼의 단면도이다.
(화합물 반도체층의 형성 공정)
우선, 도 6에 도시한 바와 같이, 화합물 반도체층(2)을 제작한다. 화합물 반도체층(2)은, GaAs 기판(14) 상에 GaAs를 포함하는 완충층(15), 선택 에칭에 이용하기 위해서 형성된 에칭 스톱층(도시 생략), Si를 도프한 n형의 AlGaAs를 포함하는 콘택트층(16), n형의 상부 클래드층(13), 상부 가이드층(12), 활성층(11), 하부 가이드층(10), p형의 하부 클래드층(9), Mg를 도프한 p형 GaP를 포함하는 전류 확산층(8)을 순차적으로 적층하여 제작한다.
GaAs 기판(14)은, 공지의 제조 방법에 의해 제작된 시판품의 단결정 기판을 사용할 수 있다. GaAs 기판(14)의 에피택셜 성장시키는 표면은, 평활한 것이 바람직하다. GaAs 기판(14)의 표면의 면방위는, 에피택셜 성장하기 쉽고, 양산되어 있는 (100)면 및 (100)으로부터, ±20° 이내로 오프한 기판이, 품질의 안정성의 면에서 바람직하다. 또한, GaAs 기판(14)의 면방위의 범위가, (100) 방향으로부터 (0-1-1) 방향으로 15° 오프 ±5°인 것이 보다 바람직하다.
GaAs 기판(14)의 전위 밀도는, 화합물 반도체층(2)의 결정성을 양호하게 하기 위해서 낮은 쪽이 바람직하다. 구체적으로는, 예를 들면 10,000개㎝-2 이하, 바람직하게는, 1,000개㎝-2 이하인 것이 적합하다.
GaAs 기판(14)은, n형이어도 p형이어도 된다. GaAs 기판(14)의 캐리어 농도는, 원하는 전기 전도도와 소자 구조로부터 적절히 선택할 수 있다. 예를 들면, GaAs 기판(14)이 실리콘 도프의 n형인 경우에는, 캐리어 농도가 1×1017 내지 5×1018㎝-3의 범위인 것이 바람직하다. 이에 대하여, GaAs 기판(14)이 아연을 도프한 p형의 경우에는, 캐리어 농도 2×1018 내지 5×1019㎝-3의 범위인 것이 바람직하다.
GaAs 기판(14)의 두께는, 기판의 크기에 따라서 적절한 범위가 있다. GaAs 기판(14)의 두께가 적절한 범위보다도 얇으면, 화합물 반도체층(2)의 제조 프로세스 중에 깨져 버릴 우려가 있다. 한편, GaAs 기판(14)의 두께가 적절한 범위보다도 두꺼우면 재료 비용이 증가하게 된다. 이 때문에, GaAs 기판(14)의 기판 크기가 큰 경우, 예를 들면 직경 75㎜의 경우는, 핸들링 시의 깨짐을 방지하기 위해서 250 내지 500㎛의 두께가 바람직하다. 마찬가지로, 직경 50㎜의 경우는, 200 내지 400㎛의 두께가 바람직하고, 직경 100㎜의 경우는, 350 내지 600㎛의 두께가 바람직하다.
이와 같이, GaAs 기판(14)의 기판 크기에 따라서 기판의 두께를 두껍게 함으로써, 활성층(11)에 기인하는 화합물 반도체층(2)의 휨을 저감할 수 있다. 이에 의해, 에피택셜 성장 중의 온도 분포가 균일해지기 때문에, 활성층(11)의 면 내의 파장 분포를 작게 할 수 있다. 또한, GaAs 기판(14)의 형상은, 특히 원형에 한정되지 않고, 직사각형 등이어도 문제없다.
완충층(buffer)(15)은, GaAs 기판(14)과 발광부(7)의 구성층의 결함의 전반을 저감하기 위해서 형성되어 있다. 이 때문에, 기판의 품질이나 에피택셜 성장 조건을 선택하면, 완충층(15)은 반드시 필요하지는 않다. 또한, 완충층(15)의 재질은 에피택셜 성장시키는 기판과 동일한 재질로 하는 것이 바람직하다. 따라서, 본 실시 형태에서는, 완충층(15)에는, GaAs 기판(14)과 동일하게 GaAs를 사용하는 것이 바람직하다. 또한, 완충층(15)에는, 결함의 전반을 저감하기 위해서 GaAs 기판(14)과 상이한 재질을 포함하는 다층막을 사용할 수도 있다. 완충층(15)의 두께는, 0.1㎛ 이상으로 하는 것이 바람직하고, 0.2㎛ 이상으로 하는 것이 보다 바람직하다.
콘택트층(16)은 전극과의 접촉 저항을 저하시키기 위해서 형성되어 있다. 콘택트층(16)의 재질은 활성층(11)보다 밴드 갭이 큰 재질인 것이 바람직하고, AlXGa1-XAs, (AlXGa1-X)YIn1-YP(0≤X≤1, 0<Y≤1)가 적합하다. 또한, 콘택트층(16)의 캐리어 농도의 하한값은, 전극과의 접촉 저항을 저하시키기 위해서 5×1017㎝-3 이상인 것이 바람직하고, 1×1018㎝-3 이상이 보다 바람직하다. 캐리어 농도의 상한값은, 결정성의 저하가 일어나기 쉬워지는 2×1019㎝-3 이하가 바람직하다. 콘택트층(16)의 두께는, 0.5㎛ 이상이 바람직하고, 1㎛ 이상이 최적이다. 콘택트층(16)의 두께의 상한값은 특별히 한정되어 있지는 않지만, 에피택셜 성장에 관련되는 비용을 적정 범위로 하기 위해서, 5㎛ 이하로 하는 것이 바람직하다.
본 실시 형태에서는, 분자선 에피택셜법(MBE)이나 감압 유기 금속 화학 기상 퇴적법(MOCVD법) 등의 공지의 성장 방법을 적용할 수 있다. 그 중에서도, 양산성이 우수한 MOCVD법을 적용하는 것이 가장 바람직하다. 구체적으로는, 화합물 반도체층(2)의 에피택셜 성장에 사용하는 GaAs 기판(14)은, 성장 전에 세정 공정이나 열처리 등의 전처리를 실시하여, 표면의 오염이나 자연 산화막을 제거하는 것이 바람직하다. 상기 화합물 반도체층(2)을 구성하는 각 층은 직경 50 내지 150㎜의 GaAs 기판(14)을 MOCVD 장치 내에 세트하고, 동시에 에피택셜 성장시켜 적층할 수 있다. 또한, MOCVD 장치로서는, 자공전형, 고속 회전형 등의 시판되는 대형 장치를 적용할 수 있다.
상기 화합물 반도체층(2)의 각 층을 에피택셜 성장할 때, Ⅲ족 구성 원소의 원료로서는, 예를 들면 트리메틸알루미늄((CH3)3Al), 트리메틸갈륨((CH3)3Ga) 및 트리메틸인듐((CH3)3In)을 사용할 수 있다. 또한, Mg의 도핑 원료로서는, 예를 들면 비스시클로펜타디에닐마그네슘(bis-(C5H5)2Mg) 등을 사용할 수 있다. 또한, Si의 도핑 원료로서는, 예를 들면 디실란(Si2H6) 등을 사용할 수 있다. 또한, V족 구성 원소의 원료로서는, 포스핀(PH3), 아르신(AsH3) 등을 사용할 수 있다. 또한, 각 층의 성장 온도로서는, 전류 확산층(8)으로서 p형 GaP를 사용하는 경우는, 720 내지 770℃를 적용할 수 있고, 그 밖의 각 층에서는 600 내지 700℃를 적용할 수 있다. 또한, 각 층의 캐리어 농도 및 층 두께, 온도 조건은, 적절히 선택할 수 있다.
이와 같이 하여 제조한 화합물 반도체층(2)은, 발광부(7)를 가짐에도 불구하고 결정 결함이 적은 양호한 표면 상태가 얻어진다. 또한, 화합물 반도체층(2)은, 소자 구조에 대응하여 연마 등의 표면 가공을 실시해도 된다.
(기능성 기판의 접합 공정)
이어서, 화합물 반도체층(2)과 기능성 기판(3)을 접합한다. 화합물 반도체층(2)과 기능성 기판(3)의 접합은, 우선, 화합물 반도체층(2)을 구성하는 전류 확산층(8)의 표면을 연마하여, 경면 가공한다. 이어서, 이 전류 확산층(8)의 경면 연마한 표면에 부착하는 기능성 기판(3)을 준비한다. 또한, 이 기능성 기판(3)의 표면은, 전류 확산층(8)에 접합시키기 이전에 경면으로 연마한다. 이어서, 일반의 반도체 재료 부착 장치에, 화합물 반도체층(2)과 기능성 기판(3)을 반입하고, 진공 중에서 경면 연마한 양쪽의 표면에 전자를 충돌시켜 중성(뉴트럴)화한 Ar 빔을 조사한다. 그 후, 진공을 유지한 부착 장치 내에서 양쪽의 표면을 중첩하여 하중을 가함으로써, 실온에서 접합할 수 있다(도 7 참조). 접합에 관해서는, 접합 조건의 안정성으로부터, 접합면이 동일한 재질이 보다 바람직하다.
접합(부착)은 이와 같은 진공 하에서의 상온 접합이 최적이지만, 공정 금속, 접착제를 사용하여 접합할 수도 있다.
(제1 및 제2 전극의 형성 공정)
이어서, 제1 전극인 n형 오믹 전극(4) 및 제2 전극인 p형 오믹 전극(5)을 형성한다. n형 오믹 전극(4) 및 p형 오믹 전극(5)의 형성은, 우선, 기능성 기판(3)과 접합한 화합물 반도체층(2)으로부터, GaAs 기판(14) 및 완충층(15)을 암모니아계 에천트에 의해 선택적으로 제거한다. 이어서, 노출된 콘택트층(16)의 표면에 n형 오믹 전극(4)을 형성한다. 구체적으로는, 예를 들면 AuGe, Ni 합금/Pt/Au를 임의의 두께로 되도록 진공 증착법에 의해 적층한 후, 일반적인 포토리소그래피 수단을 이용하여 패터닝을 행하여 n형 오믹 전극(4)의 형상을 형성한다.
이어서, 콘택트층(16), 상부 클래드층(13), 상부 가이드층(12), 활성층(11), 하부 가이드층(10), p형의 하부 클래드층(9)을 선택적으로 제거하여 전류 확산층(8)을 노출시키고, 이 노출된 전류 확산층(8)의 표면에 p형 오믹 전극(5)을 형성한다. 구체적으로는, 예를 들면 AuBe/Au를 임의의 두께로 되도록 진공 증착법에 의해 적층한 후, 일반적인 포토리소그래피 수단을 이용하여 패터닝을 행하여 p형 오믹 전극(5)의 형상을 형성한다. 그 후, 예를 들면 400 내지 500℃, 5 내지 20분간의 조건에서 열처리를 행하여 합금화함으로써, 저저항의 n형 오믹 전극(4) 및 p형 오믹 전극(5)을 형성할 수 있다.
(기능성 기판의 가공 공정)
이어서, 기능성 기판(3)의 형상을 가공한다. 기능성 기판(3)의 가공은, 우선, 제3 전극(6)을 형성하고 있지 않은 표면에 V자 형상의 홈 형성을 행한다. 이때, V자 형상의 홈의 제3 전극(6)측의 내측면이 발광면에 평행한 면과의 이루는 각도 α를 갖는 경사면(3b)으로 된다. 이어서, 화합물 반도체층(2)측으로부터 소정의 간격으로 다이싱을 행하여 칩화한다. 또한, 칩화 시의 다이싱에 의해 기능성 기판(3)의 수직면(3a)이 형성된다.
경사면(3b)의 형성 방법은, 특별히 한정되는 것은 아니고, 웨트 에칭, 드라이 에칭, 스크라이브법, 레이저 가공 등의 종래부터의 방법을 조합하여 사용할 수 있지만, 형상의 제어성 및 생산성이 높은 다이싱법을 적용하는 것이 가장 바람직하다. 다이싱법을 적용함으로써, 제조 수율을 향상시킬 수 있다.
또한, 수직면(3a)의 형성 방법은, 특별히 한정되는 것은 아니지만, 레이저 가공, 스크라이브ㆍ브레이크법 또는 다이싱법에 의해 형성하는 것이 바람직하다. 레이저 가공, 스크라이브ㆍ브레이크법을 채용함으로써, 제조 비용을 저하시킬 수 있다. 즉, 칩 분리 시에 절삭 여유를 형성할 필요가 없어, 수많은 발광 다이오드를 제조할 수 있기 때문에 제조 비용을 내릴 수 있다. 한편, 다이싱법은, 절단의 안정성이 우수하다.
마지막으로, 파쇄층 및 오염을 필요에 따라서 황산ㆍ과산화수소 혼합액 등에 의해 에칭 제거한다. 이와 같이 하여 발광 다이오드(1)를 제조한다.
<발광 다이오드 램프의 제조 방법>
이어서, 상기 발광 다이오드(1)를 사용한 발광 다이오드 램프(41)의 제조 방법, 즉, 발광 다이오드(1)의 실장 방법에 대하여 설명한다.
도 1 및 도 2에 도시한 바와 같이, 마운트 기판(42)의 표면에 소정 수량의 발광 다이오드(1)를 실장한다. 발광 다이오드(1)의 실장은, 우선, 마운트 기판(42)과 발광 다이오드(1)의 위치 정렬을 행하고, 마운트 기판(42)의 표면의 소정의 위치에 발광 다이오드(1)를 배치한다. 이어서, Ag 페이스트로 다이본드하여, 발광 다이오드(1)가 마운트 기판(42)의 표면에 고정된다. 이어서, 발광 다이오드(1)의 n형 오믹 전극(4)과 마운트 기판(42)의 n전극 단자(43)를 금선(45)을 사용하여 접속한다(와이어 본딩). 이어서, 발광 다이오드(1)의 p형 오믹 전극(5)과 마운트 기판(42)의 p전극 단자(44)를 금선(46)을 사용하여 접속한다. 마지막으로, 마운트 기판(42)의 발광 다이오드(1)가 실장된 표면을, 실리콘 수지나 에폭시 수지 등의 일반적인 밀봉 수지(47)에 의해 밀봉한다. 이와 같이 하여, 발광 다이오드(1)를 사용한 발광 다이오드 램프(41)를 제조한다.
또한, 발광 다이오드 램프(41)의 발광 스펙트럼은, 활성층(11)의 조성이 조정되어 있기 때문에, 피크 발광 파장이 660 내지 850㎚의 범위로 된다. 또한, 전류 확산층(8)에 의해 웰층(17) 및 배리어층(18)의 활성층(11) 내의 변동이 억제되어 있기 때문에, 발광 스펙트럼의 반값폭이, 10 내지 40㎚의 범위로 된다.
이상 설명한 바와 같이, 본 실시 형태의 발광 다이오드(1)에 의하면, (AlX1Ga1-X1)As(0≤X1≤1)를 포함하는 웰층(17)을 갖는 발광부(7)를 포함하는 화합물 반도체층(2)을 구비하고 있다.
또한, 본 실시 형태의 발광 다이오드(1)에는, 발광부(7) 상에 전류 확산층(8)이 형성되어 있다. 이 전류 확산층(8)은, 발광 파장에 대하여 투명하기 때문에, 발광부(7)로부터의 발광을 흡수하지 않아 고출력ㆍ고효율의 발광 다이오드(1)로 할 수 있다. 기능성 기판은, 재질적으로 안정되고, 부식의 걱정이 없어 내습성이 우수하다.
따라서, 본 실시 형태의 발광 다이오드(1)에 의하면, 활성층의 조건을 조정하면 660 내지 850㎚의 발광 파장을 가져, 단색성이 우수함과 함께, 고출력ㆍ고효율이며 내습성의 발광 다이오드(1)를 제공할 수 있다. 또한, 본 실시 형태의 발광 다이오드(1)에 의하면, 종래의 액상 에피택셜법에 의해 제작한 GaAs 기판을 제거한 투명 기판형 AlGaAs계의 발광 다이오드와 비교하여, 적어도 1.5배 이상의 발광 출력을 갖는 고출력 적외 발광 다이오드(1)를 제공할 수 있다.
또한, 본 실시 형태의 발광 다이오드 램프(41)에 의하면, 단색성이 우수함과 함께, 고출력ㆍ고효율이며 내습성의 상기 발광 다이오드(1)를 구비하고 있다. 이 때문에, 적외선 조명, 센서에 적합한 발광 다이오드 램프(41)를 제공할 수 있다.
<발광 다이오드(제2 실시 형태)>
본 발명을 적용한 제2 실시 형태에 관한 발광 다이오드는, 제1 실시 형태에 관한 발광 다이오드에 있어서의 AlGaAs 배리어층(18)을, 조성식 (AlX3Ga1-X3)Y2In1-Y2P(0≤X3≤1, 0<Y2≤1)의 화합물 반도체를 포함하는 배리어층으로 한 점이 상이하다.
배리어층은, 조성식 (AlX3Ga1-X3)Y2In1-Y2P(0≤X3≤1, 0<Y2≤1)의 화합물 반도체를 포함한다.
Al 조성 X3은, 웰층보다도 밴드 갭이 커지는 조성으로 하는 것이 바람직하고, 구체적으로는 0 내지 0.2의 범위가 바람직하다.
또한, Y2는, 기판과의 격자 부정에 의한 왜곡의 발생을 방지하기 위해서 0.4 내지 0.6으로 하는 것이 바람직하고, 0.45 내지 0.55의 범위가 보다 바람직하다.
배리어층의 층 두께는, 웰층의 층 두께와 동등하거나 또는 웰층의 층 두께보다 두꺼운 것이 바람직하다.
터널 효과가 발생하는 층 두께 범위에서 충분히 두껍게 함으로써, 터널 효과에 의한 웰층간으로의 확산이 억제되어 캐리어의 가둠 효과가 증대되어, 전자와 정공의 발광 재결합 확률이 커져, 발광 출력의 향상을 도모할 수 있다.
<발광 다이오드(제3 실시 형태)>
도 8a 및 도 8b는 본 발명을 적용한 제3 실시 형태에 관한 발광 다이오드를 설명하기 위한 도면이고, 도 8a는 평면도, 도 8b는 도 8a 중에 도시한 C-C'선을 따른 단면도이다.
제3 실시 형태에 관한 발광 다이오드(20)는, 조성식 (AlX1Ga1-X1)As(0≤X1≤1)의 화합물 반도체를 포함하는 웰층 및 배리어층을 교대로 적층한 양자 웰 구조의 활성층(11)과, 상기 활성층(11)을 사이에 두는 제1 클래드층(9)과 제2 클래드층(13)을 갖는 발광부와, 발광부 상에 형성된 전류 확산층(8)과, 발광부에 대향하여 배치하여 발광 파장에 대하여 90％ 이상의 반사율을 갖는 반사층(23)을 포함하고, 전류 확산층(8)에 접합된 기능성 기판(31)을 구비하고, 제1 및 제2 클래드층이 조성식 (AlX2Ga1-X2)Y1In1-Y1P(0≤X2≤1, 0<Y1≤1)의 화합물 반도체를 포함하고, 웰층 및 배리어층의 페어 수가 5 이하인 것을 특징으로 한다.
제3 실시 형태에 관한 발광 다이오드(20)에서는, 발광 파장에 대하여 90％ 이상의 반사율을 갖고, 발광부에 대향하여 배치하는 반사층(23)을 구비한 기능성 기판(31)을 가지므로, 주된 광 취출면으로부터 효율적으로 광을 취출할 수 있다.
도 8b에 도시한 예에서는, 기능성 기판(31)은, 전류 확산층(8)의 하측의 면(8b)에, 제2 전극(21)을 구비하고, 또한 그 제2 전극(21)을 덮도록 투명 도전막(22)과 반사층(23)이 적층되어 이루어지는 반사 구조체와, 실리콘 또는 게르마늄을 포함하는 층(기판)(30)을 구비하고 있다. 또한, 제2 클래드층(13)의 상측에 형성된 콘택트층(16) 상에 제1 전극(25)을 구비하고 있다.
제3 실시 형태에 관한 발광 다이오드에 있어서는, 기능성 기판(31)은 실리콘 또는 게르마늄을 포함하는 층을 포함하는 것이 바람직하다. 부식되기 어려운 재질이므로, 내습성이 향상되기 때문이다.
반사층(23)은 예를 들면, 은(Ag), 알루미늄(Al), 금(Au) 또는 이들 합금 등에 의해 구성된다. 이들 재료는 광 반사율이 높아, 반사층(23)으로부터의 광 반사율을 90％ 이상으로 할 수 있다.
기능성 기판(31)은, 이 반사층(23)에, AuIn, AuGe, AuSn 등의 공정 금속으로, 실리콘, 게르마늄 등의 염가의 기판(층)을 접합하는 조합을 사용할 수 있다. 특히 AuIn은, 접합 온도가 낮고, 열팽창 계수가 발광부와 차가 있지만, 가장 염가의 실리콘 기판(실리콘층)을 접합하기 위해서는 최적의 조합이다.
기능성 기판(31)은 또한, 전류 확산층, 반사층 금속 및 공정 금속이 상호 확산하지 않도록, 예를 들면 티타늄(Ti), 텅스텐(W), 백금(Pt) 등의 고융점 금속을 포함하는 층이 삽입된 구성으로 하는 것도 품질의 안정성에서 바람직하다.
<발광 다이오드(제4 실시 형태)>
도 11은 본 발명을 적용한 제4 실시 형태에 관한 발광 다이오드를 설명하기 위한 도면이다.
본 발명을 적용한 제4 실시 형태에 관한 발광 다이오드는, 조성식 (AlX1Ga1-X1)As(0≤X1≤1)의 화합물 반도체를 포함하는 웰층 및 배리어층을 교대로 적층한 양자 웰 구조의 활성층(11)과, 상기 활성층을 사이에 두는 제1 클래드층(9)과 제2 클래드층(13)을 갖는 발광부와, 발광부 상에 형성된 전류 확산층(8)과, 발광부에 대향하여 배치하여 발광 파장에 대하여 90％ 이상의 반사율을 갖는 반사층(53)과 금속 기판(50)을 포함하고, 전류 확산층(8)에 접합된 기능성 기판(51)을 구비하고, 제1 및 제2 클래드층(9, 13)은 조성식 (AlX2Ga1-X2)Y1In1-Y1P(0≤X2≤1, 0<Y1≤1)의 화합물 반도체를 포함하고, 웰층 및 배리어층의 페어 수가 5 이하인 것을 특징으로 한다.
제4 실시 형태에 관한 발광 다이오드에서는, 기능성 기판이 금속 기판을 포함하는 점이 제3 실시 형태에 관한 발광 다이오드에 대하여 특징적인 구성이다.
금속 기판은 방열성이 높아, 발광 다이오드를 고휘도로 발광하는 데에 기여함과 함께, 발광 다이오드의 수명을 장기 수명화할 수 있다.
방열성의 관점에서는, 금속 기판은 열전도율이 130W/mㆍK 이상의 금속을 포함하는 것이 특히 바람직하다. 열전도율이 130W/mㆍK 이상의 금속으로서는, 예를 들면 몰리브덴(138W/mㆍK)이나 텅스텐(174W/mㆍK)이 있다.
도 11에 도시한 바와 같이, 화합물 반도체층(2)은, 활성층(11)과, 가이드층(도시 생략)을 개재하여 그 활성층(11)을 사이에 두는 제1 클래드층(하부 클래드)(9) 및 제2 클래드층(상부 클래드)(13)과, 제1 클래드층(하부 클래드)(9)의 하측에 전류 확산층(8)과, 제2 클래드층(상부 클래드)(13)의 상측에 제1 전극(55)과 평면에서 보아 거의 동일한 크기의 콘택트층(56)을 갖는다. 또한, 콘택트층(56)은 도 8b에 도시한 바와 같이, 제2 클래드층(상부 클래드)(13) 전체면에 형성된 것이어도 상관없다.
기능성 기판(51)은, 전류 확산층(8)의 하측의 면(8b)에, 제2 전극(57)을 구비하고, 또한 그 제2 전극(57)을 덮도록 투명 도전막(52)과 반사층(53)이 적층되어 이루어지는 반사 구조체와, 금속 기판(50)을 포함하고, 반사 구조체를 구성하는 반사층(53)의 화합물 반도체층(2)과 반대측의 면(53b)에, 금속 기판(50)의 접합면(50a)이 접합되어 있다.
반사층(53)은 예를 들면, 구리, 은, 금, 알루미늄 등의 금속 또는 이들 합금 등에 의해 구성된다. 이들 재료는 광 반사율이 높아, 반사 구조체로부터의 광 반사율을 90％ 이상으로 할 수 있다. 반사층(53)을 형성함으로써, 활성층(11)으로부터의 광을 반사층(53)에서 정면 방향 f로 반사시켜, 정면 방향 f에서의 광 취출 효율을 향상시킬 수 있다. 이에 의해, 발광 다이오드를 보다 고휘도화할 수 있다.
반사층(53)은, 투명 도전막(52)측으로부터 Ag, Ni/Ti 배리어층, Au계의 공정 금속(접속용 금속)을 포함하는 적층 구조가 바람직하다.
상기 접속용 금속은, 전기 저항이 낮고, 저온에서 용융하는 금속이다. 상기 접속용 금속을 사용함으로써, 화합물 반도체층(2)에 열 스트레스를 주지 않고, 금속 기판을 접속할 수 있다.
접속용 금속으로서는, 화학적으로 안정되고, 융점이 낮은 Au계의 공정 금속 등이 사용된다. 상기 Au계의 공정 금속으로서는, 예를 들면 AuSn, AuGe, AuSi 등의 합금의 공정 조성(Au계의 공정 금속)을 들 수 있다.
또한, 접속용 금속에는, 티타늄, 크롬, 텅스텐 등의 금속을 첨가하는 것이 바람직하다. 이에 의해, 티타늄, 크롬, 텅스텐 등의 금속이 배리어 금속으로서 기능하여, 금속 기판에 포함되는 불순물 등이 반사층(53)측으로 확산되어, 반응하는 것을 억제할 수 있다.
투명 도전막(52)은, ITO막, IZO막 등에 의해 구성되어 있다. 또한, 반사 구조체는 반사층(53)만으로 구성해도 된다.
또한, 투명 도전막(52) 대신에, 또는, 투명 도전막(52)과 함께, 투명한 재료의 굴절률차를 이용한 소위 콜드 미러, 예를 들면 산화티타늄막, 산화규소막의 다층막이나 백색의 알루미나, AlN을 사용하여, 반사층(53)에 조합해도 된다.
금속 기판(50)은 복수의 금속층을 포함하는 것을 사용할 수 있다.
금속 기판은 2종류의 금속층이 교대로 적층되어 이루어지는 것이 바람직하다.
특히, 이 2종류의 금속층의 층 수는 합하여 홀수로 하는 것이 바람직하다.
이 경우, 금속 기판의 휨이나 깨짐의 관점에서, 제2 금속층(50B)으로서 화합물 반도체층(2)보다 열팽창 계수가 작은 재료를 사용할 때는, 제1 금속층(50A, 50A)을 화합물 반도체층(2)보다 열팽창 계수가 큰 재료를 포함하는 것을 사용하는 것이 바람직하다. 금속 기판 전체로서의 열팽창 계수가 화합물 반도체층의 열팽창 계수에 가까운 것으로 되기 때문에, 화합물 반도체층과 금속 기판을 접합할 때의 금속 기판의 휨이나 깨짐을 억제할 수 있어, 발광 다이오드의 제조 수율을 향상시킬 수 있기 때문이다. 마찬가지로, 제2 금속층(50B)으로서 화합물 반도체층(2)보다 열팽창 계수가 큰 재료를 사용할 때는, 제1 금속층(50A, 50A)을 화합물 반도체층(2)보다 열팽창 계수가 작은 재료를 포함하는 것을 사용하는 것이 바람직하다. 금속 기판 전체로서의 열팽창 계수가 화합물 반도체층의 열팽창 계수에 가까운 것으로 되기 때문에, 화합물 반도체층과 금속 기판을 접합할 때의 금속 기판의 휨이나 깨짐을 억제할 수 있어, 발광 다이오드의 제조 수율을 향상시킬 수 있기 때문이다.
이상의 관점에서는, 2종류의 금속층은 어느 것이 제1 금속층이어도 제2 금속층이어도 상관없다.
2종류의 금속층으로서는, 예를 들면 은(열팽창 계수=18.9ppm/K), 구리(열팽창 계수=16.5ppm/K), 금(열팽창 계수=14.2ppm/K), 알루미늄(열팽창 계수=23.1ppm/K), 니켈(열팽창 계수=13.4ppm/K) 및 이들 합금 중 어느 하나를 포함하는 금속층과, 몰리브덴(열팽창 계수=5.1ppm/K), 텅스텐(열팽창 계수=4.3ppm/K), 크롬(열팽창 계수=4.9ppm/K) 및 이들 합금 중 어느 하나를 포함하는 금속층의 조합을 사용할 수 있다.
적합한 예로서는, Cu/Mo/Cu의 3층을 포함하는 금속 기판을 들 수 있다. 상기의 관점에서는 Mo/Cu/Mo의 3층을 포함하는 금속 기판에서도 마찬가지의 효과가 얻어지지만, Cu/Mo/Cu의 3층을 포함하는 금속 기판은, 기계적 강도가 높은 Mo를 가공하기 쉬운 Cu 사이에 끼운 구성이므로, Mo/Cu/Mo의 3층을 포함하는 금속 기판보다도 절단 등의 가공이 용이하다고 하는 이점이 있다.
금속 기판 전체로서의 열팽창 계수는 예를 들면, Cu(30㎛)/Mo(25㎛)/Cu(30㎛)의 3층을 포함하는 금속 기판에서는 6.1ppm/K이고, Mo(25㎛)/Cu(70㎛)/Mo(25㎛)의 3층을 포함하는 금속 기판에서는 5.7ppm/K로 된다.
또한, 방열의 관점에서는, 금속 기판을 구성하는 금속층은 열전도율이 높은 재료를 포함하는 것이 바람직하다. 이에 의해, 금속 기판의 방열성을 높게 하여, 발광 다이오드를 고휘도로 발광시킬 수 있음과 함께, 발광 다이오드의 수명을 장기 수명화할 수 있기 때문이다.
예를 들면, 은(열전도율=420W/mㆍK), 구리(열전도율=398W/mㆍK), 금(열전도율=320W/mㆍK), 알루미늄(열전도율=236W/mㆍK), 몰리브덴(열전도율=138W/mㆍK), 텅스텐(열전도율=174W/mㆍK) 및 이들 합금 등을 사용하는 것이 바람직하다.
그들 금속층의 열팽창 계수가 화합물 반도체층의 열팽창 계수와 대략 동등한 재료를 포함하는 것이 더욱 바람직하다. 특히, 금속층의 재료가, 화합물 반도체층의 열팽창 계수의 ±1.5ppm/K 이내인 열팽창 계수를 갖는 재료인 것이 바람직하다. 이에 의해, 금속 기판과 화합물 반도체층의 접합 시의 발광부에의 열에 의한 스트레스를 작게 할 수 있어, 금속 기판을 화합물 반도체층과 접속시켰을 때의 열에 의한 금속 기판의 깨짐을 억제할 수 있어, 발광 다이오드의 제조 수율을 향상시킬 수 있다.
금속 기판 전체로서의 열전도율은 예를 들면, Cu(30㎛)/Mo(25㎛)/Cu(30㎛)의 3층을 포함하는 금속 기판에서는 250W/mㆍK로 되고, Mo(25㎛)/Cu(70㎛)/Mo(25㎛)의 3층을 포함하는 금속 기판에서는 220W/mㆍK로 된다.
<발광 다이오드(제5 실시 형태)>
본 발명을 적용한 제5 실시 형태에 관한 발광 다이오드는, 조성식 (AlX1Ga1-X1)As(0≤X1≤1)의 화합물 반도체를 포함하는 웰층과, 조성식 (AlX3Ga1-X3)Y2In1-Y2P(0≤X3≤1, 0<Y2≤1)의 화합물 반도체를 포함하는 배리어층을 교대로 적층한 양자 웰 구조의 활성층과, 활성층을 사이에 두는 제1 클래드층과 제2 클래드층을 갖는 발광부와, 발광부 상에 형성된 전류 확산층과, 발광부에 대향하여 배치하여 발광 파장에 대하여 90％ 이상의 반사율을 갖는 반사층을 포함하고, 전류 확산층에 접합된 기능성 기판을 구비하고, 제1 및 제2 클래드층은 조성식 (AlX2Ga1-X2)Y1In1-Y1P(0≤X2≤1, 0<Y1≤1)의 화합물 반도체를 포함하고, 웰층 및 배리어층의 페어 수가 5 이하인 것을 특징으로 한다.
제5 실시 형태에 관한 발광 다이오드는, 제3 실시 형태에 관한 발광 다이오드에 있어서 AlGaAs 배리어층을, 조성식 (AlX3Ga1-X3)Y2In1-Y2P(0≤X3≤1, 0<Y2≤1)의 화합물 반도체를 포함하는 배리어층으로 한 구성이다.
배리어층은, 조성식 (AlX3Ga1-X3)Y2In1-Y2P(0≤X3≤1, 0<Y2≤1)의 화합물 반도체를 포함한다.
Al 조성 X3은, 웰층보다도 밴드 갭이 커지는 조성으로 하는 것이 바람직하고, 구체적으로는 0 내지 0.2의 범위가 바람직하다.
또한, Y2는 기판과의 격자 부정에 의한 왜곡의 발생을 방지하기 위해서 0.4 내지 0.6으로 하는 것이 바람직하고, 0.45 내지 0.55의 범위가 보다 바람직하다.
배리어층의 층 두께는, 웰층의 층 두께와 동등하거나 또는 웰층의 층 두께보다 두꺼운 것이 바람직하다.
터널 효과가 발생하는 층 두께 범위에서 충분히 두껍게 함으로써, 터널 효과에 의한 웰층간으로의 확산이 억제되어 캐리어의 가둠 효과가 증대되어, 전자와 정공의 발광 재결합 확률이 커져, 발광 출력의 향상을 도모할 수 있다.
본 실시 형태에 관한 발광 다이오드도 제3 실시 형태와 마찬가지로, 발광 파장에 대하여 90％ 이상의 반사율을 갖고, 발광부에 대향하여 배치하는 반사층을 구비한 기능성 기판을 가지므로, 주된 광 취출면으로부터 효율적으로 광을 취출할 수 있다.
또한, 본 실시 형태에 있어서도, 기능성 기판으로서, 제3 실시 형태에서 예시한 것을 사용할 수 있다.
<발광 다이오드(제6 실시 형태)>
본 발명을 적용한 제6 실시 형태에 관한 발광 다이오드는, 조성식 (AlX1Ga1-X1)As(0≤X1≤1)의 화합물 반도체를 포함하는 웰층과, 조성식 (AlX3Ga1-X3)Y2In1-Y2P(0≤X3≤1, 0<Y2≤1)의 화합물 반도체를 포함하는 배리어층을 교대로 적층한 양자 웰 구조의 활성층과, 활성층을 사이에 두는 제1 클래드층과 제2 클래드층을 갖는 발광부와, 발광부 상에 형성된 전류 확산층과, 발광부에 대향하여 배치하여 발광 파장에 대하여 90％ 이상의 반사율을 갖는 반사층과 금속 기판을 포함하고, 전류 확산층에 접합된 기능성 기판을 구비하고, 제1 및 제2 클래드층은 조성식 (AlX2Ga1-X2)Y1In1-Y1P(0≤X2≤1, 0<Y1≤1)의 화합물 반도체를 포함하고, 웰층 및 배리어층의 페어 수가 5 이하인 것을 특징으로 한다.
제6 실시 형태에 관한 발광 다이오드는, 제4 실시 형태에 관한 발광 다이오드에 있어서 AlGaAs 배리어층을, 조성식 (AlX3Ga1-X3)Y2In1-Y2P(0≤X3≤1, 0<Y2≤1)의 화합물 반도체를 포함하는 배리어층으로 한 구성이다.
본 실시 형태에 관한 발광 다이오드도 제3 실시 형태와 마찬가지로, 발광 파장에 대하여 90％ 이상의 반사율을 갖고, 발광부에 대향하여 배치하는 반사층을 구비한 기능성 기판을 가지므로, 주된 광 취출면으로부터 효율적으로 광을 취출할 수 있다.
또한, 본 실시 형태에 있어서도, 기능성 기판으로서, 제4 실시 형태에서 예시한 것을 사용할 수 있다.
[실시예]
이하, 본 발명의 효과를, 실시예를 사용하여 구체적으로 설명한다. 또한, 본 발명은 이들 실시예에 한정되는 것은 아니다. 본 발명의 취지를 일탈하지 않는 범위에서, 구성의 부가, 생략, 치환 및 그 밖의 변경이 가능하다.
본 실시예에서는, 화합물 반도체층과 기능성 기판을 접합시켜 발광 다이오드를 제작하고, 특성 평가를 위해서 발광 다이오드 램프를 제작하고, 특성 평가를 행하였다.
[실시예 1]
실시예 1의 발광 다이오드는 제1 실시 형태의 실시예이며, 활성층과 클래드층의 접합 면적은 123000㎛2(350㎛×350㎛)이었다.
우선, Si를 도프한 n형의 GaAs 단결정을 포함하는 GaAs 기판 상에, 화합물 반도체층을 순차적으로 적층하여 발광 파장 730㎚의 에피택셜 웨이퍼를 제작하였다. GaAs 기판은, (100)면으로부터 (0-1-1) 방향으로 15° 기울인 면을 성장면으로 하고, 캐리어 농도를 2×1018㎝-3로 하였다. 또한, GaAs 기판의 층 두께는 약 0.5㎛로 하였다. 화합물 반도체층으로서는, Si를 도프한 GaAs를 포함하는 n형의 완충층, Si를 도프한 (Al0.7Ga0.3)0.5In0.5P를 포함하는 n형의 콘택트층, Si를 도프한 (Al0.7Ga0.3)0.5In0.5P를 포함하는 n형의 상부 클래드층, Al0.4Ga0.6As를 포함하는 상부 가이드층, Al0.17Ga0.83As/Al0.3Ga0.7As의 쌍을 포함하는 웰층/배리어층, Al0.4Ga0.6As를 포함하는 하부 가이드층, Mg를 도프한 (Al0.7Ga0.3)0.5In0.5P를 포함하는 p형의 하부 클래드층, (Al0.5Ga0.5)0.5In0.5P를 포함하는 박막의 중간층, Mg를 도프한 p형 GaP를 포함하는 전류 확산층이다.
본 실시예에서는, 감압 유기 금속 화학 기상 퇴적 장치법(MOCVD 장치)을 사용하여, 직경 76㎜, 두께 350㎛의 GaAs 기판에 화합물 반도체층을 에피택셜 성장시켜, 에피택셜 웨이퍼를 형성하였다. 에피택셜 성장층을 성장시킬 때, Ⅲ족 구성 원소의 원료로서는, 트리메틸알루미늄((CH3)3Al), 트리메틸갈륨((CH3)3Ga) 및 트리메틸인듐((CH3)3In)을 사용하였다. 또한, Mg의 도핑 원료로서는, 비스시클로펜타디에닐마그네슘(bis-(C5H5)2Mg)을 사용하였다. 또한, Si의 도핑 원료로서는, 디실란(Si2H6)을 사용하였다. 또한, V족 구성 원소의 원료로서는, 포스핀(PH3), 아르신(AsH3)을 사용하였다. 또한, 각 층의 성장 온도로서는, p형 GaP를 포함하는 전류 확산층은, 750℃에서 성장시켰다. 그 밖의 각 층에서는 700℃에서 성장시켰다.
GaAs를 포함하는 완충층은, 캐리어 농도를 약 2×1018㎝-3, 층 두께를 약 0.5㎛로 하였다. 콘택트층은, 캐리어 농도를 약 2×1018㎝-3, 층 두께를 약 3.5㎛로 하였다. 상부 클래드층은, 캐리어 농도를 약 1×1018㎝-3, 층 두께를 약 0.5㎛로 하였다. 상부 가이드층은, 언도프이며 층 두께를 약 50㎚로 하였다. 웰층은, 언도프이며 층 두께가 약 7㎚의 Al0.17Ga0.83As로 하고, 배리어층은 언도프이며 층 두께가 약 19㎚의 Al0.3Ga0.7As로 하였다. 또한, 웰층 및 배리어층의 페어 수를 1쌍으로 하였다. 하부 가이드층은, 언도프이며 층 두께를 약 50㎚로 하였다. 하부 클래드층은, 캐리어 농도를 약 8×1017㎝-3, 층 두께를 약 0.5㎛로 하였다. 중간층은, 캐리어 농도를 약 8×1017㎝-3, 층 두께를 약 0.05㎛로 하였다. GaP를 포함하는 전류 확산층은, 캐리어 농도를 약 3×1018㎝-3, 층 두께를 약 9㎛로 하였다.
이어서, 전류 확산층을 표면으로부터 약 1㎛의 깊이에 이르는 영역까지 연마하여, 경면 가공하였다.
이 경면 가공에 의해, 전류 확산층의 표면의 거칠기를 0.18㎚로 하였다. 한편, 상기의 전류 확산층의 경면 연마한 표면에 부착하는 n형 GaP를 포함하는 기능성 기판을 준비하였다. 이 부착용의 기능성 기판에는, 캐리어 농도가 약 2×1017㎝-3으로 되도록 Si를 첨가하고, 면방위를 (111)로 한 단결정을 사용하였다. 또한, 기능성 기판의 직경은 76㎜이고, 두께는 250㎛이었다. 이 기능성 기판의 표면은, 전류 확산층에 접합시키기 이전에 경면으로 연마하고, 제곱 평균 평방근(rms)으로 하여 0.12㎚로 마무리해 두었다.
이어서, 일반의 반도체 재료 부착 장치에, 상기의 기능성 기판 및 에피택셜 웨이퍼를 반입하고, 3×10-5㎩로 될 때까지 장치 내를 진공으로 배기하였다.
이어서, 기능성 기판 및 전류 확산층의 양쪽의 표면에, 전자를 충돌시켜 중성(뉴트럴)화한 Ar 빔을 3분간에 걸쳐 조사하였다. 그 후, 진공으로 유지한 부착 장치 내에서, 기능성 기판 및 전류 확산층의 표면을 중첩하여, 각각의 표면에서의 압력이 50g/㎠로 되도록 하중을 가하고, 양쪽을 실온에서 접합하였다. 이와 같이 하여 접합 웨이퍼를 형성하였다.
이어서, 상기 접합 웨이퍼로부터, GaAs 기판 및 GaAs 완충층을 암모니아계 에천트에 의해 선택적으로 제거하였다. 이어서, 콘택트층의 표면에 제1 전극으로서, AuGe, Ni 합금을 두께가 0.5㎛, Pt를 0.2㎛, Au를 1㎛로 되도록 진공 증착법에 의해 성막하였다. 그 후, 일반적인 포토리소그래피 수단을 이용하여 패터닝을 실시하여, 제1 전극으로서 n형 오믹 전극을 형성하였다. 이어서, GaAs 기판을 제거한 면인 광 취출면의 표면에 조면화 처리를 실시하였다.
이어서, 제2 전극으로서 p형 오믹 전극을 형성하는 영역의 에피택셜층을 선택적으로 제거하여, 전류 확산층을 노출시켰다. 이 노출된 전류 확산층의 표면에, AuBe를 0.2㎛, Au를 1㎛로 되도록 진공 증착법에 의해 p형 오믹 전극을 형성하였다. 그 후, 450℃에서 10분간 열처리를 행하여 합금화하여, 저저항의 p형 및 n형 오믹 전극을 형성하였다.
이어서, 두께 0.2㎛의 Au를 포함하는 230㎛×230㎛의 제3 전극을 기능성 기판에 형성하였다.
이어서, 다이싱 소어를 사용하여, 기능성 기판의 이면으로부터, 제3 전극을 형성하고 있지 않은 영역을 경사면의 각도 α가 70°로 됨과 함께 수직면의 두께가 130㎛로 되도록 V자 형상의 홈 형성을 행하였다. 이어서, 화합물 반도체층측으로부터 다이싱 소어를 사용하여 350㎛ 간격으로 절단하여, 칩화하였다. 다이싱에 의한 파쇄층 및 오염을 황산ㆍ과산화수소 혼합액에 의해 에칭 제거하여, 실시예 1의 발광 다이오드를 제작하였다.
상기한 바와 같이 하여 제작한 실시예 1의 발광 다이오드 칩을, 마운트 기판 상에 실장한 발광 다이오드 램프를 100개 조립하였다. 이 발광 다이오드 램프는, 마운트는, 다이본더로 지지(마운트)하고, 발광 다이오드의 n형 오믹 전극과 마운트 기판의 표면에 설치한 n전극 단자를 금선으로 와이어 본딩하고, p형 오믹 전극과 p전극 단자를 금선으로 와이어 본딩한 후, 일반적인 에폭시 수지로 밀봉하여 제작하였다.
발광 다이오드(발광 다이오드 램프)의 특성을 평가한 결과를 표 6 및 도 9, 도 10에 도시한다. 도 9는 활성층과 클래드층의 접합 면적이 123000㎛2의 경우의 발광 다이오드의 페어 수와 출력 및 응답 속도의 관계를 나타내는 그래프이다. 또한, 도 10은 활성층과 클래드층의 접합 면적이 53000㎛2의 경우의 발광 다이오드의 페어 수와 출력 및 응답 속도의 관계를 나타내는 그래프이다.
표 6에 나타내는 바와 같이, 제1 실시예에서는, n형 및 p형 오믹 전극간에 전류를 흘린 바, 피크 발광 파장 730㎚로 하는 적색광이 출사되었다. 순방향으로 20밀리암페어(mA)의 전류를 통류하였을 때의 순방향 전압(VF)은, 화합물 반도체층을 구성하는 전류 확산층과 기능성 기판의 접합 계면에서의 저항의 낮음 및 각 오믹 전극의 양호한 오믹 특성을 반영하여, 2.0볼트로 되었다. 순방향 전류를 20㎃로 하였을 때의 응답 속도(기동 시간)(tr) 및 발광 출력(P0)은 각각 18nsec, 8.8㎽이었다.
Figure pct00006
[실시예 2]
실시예 2의 발광 다이오드는 제1 실시 형태의 실시예이며, 웰층 및 배리어층의 페어 수를 3쌍으로 한 것 이외는, 실시예 1과 동일한 조건에서 제작하고, 마찬가지의 평가를 행하였다.
응답 속도(tr), 발광 출력(P0) 및 순방향 전압(VF)은 각각 20nsec, 9.1㎽, 2.0V이었다.
[실시예 3]
실시예 3의 발광 다이오드는 제1 실시 형태의 실시예이며, 웰층 및 배리어층의 페어 수를 5쌍으로 한 것 이외는, 실시예 1과 동일한 조건에서 제작하고, 마찬가지의 평가를 행하였다.
응답 속도(tr), 발광 출력(P0) 및 순방향 전압(VF)은 각각, 24nsec, 9.3㎽, 2.0V이었다.
실시예 4 내지 6의 발광 다이오드도 제1 실시 형태의 실시예이지만, 활성층과 클래드층의 접합 면적을 53000㎛2(230㎛×230㎛)로 한 실시예이다.
[실시예 4]
실시예 6의 발광 다이오드는 활성층과 클래드층의 접합 면적 이외의 조건은, 실시예 1과 동일한 조건에서 제작하고, 마찬가지의 평가를 행하였다.
응답 속도(tr), 발광 출력(P0) 및 순방향 전압(VF)은 각각, 15nsec, 9.0㎽, 2.0V이었다.
[실시예 5]
실시예 7의 발광 다이오드는, 웰층 및 배리어층의 페어 수를 3쌍으로 한 것 이외는, 실시예 6과 동일한 조건에서 제작하고, 마찬가지의 평가를 행하였다.
응답 속도(tr), 발광 출력(P0) 및 순방향 전압(VF)은 각각, 18nsec, 9.3㎽, 2.0V이었다.
[실시예 6]
실시예 8의 발광 다이오드는, 웰층 및 배리어층의 페어 수를 5쌍으로 한 것 이외는, 실시예 6과 동일한 조건에서 제작하고, 마찬가지의 평가를 행하였다.
응답 속도(tr), 발광 출력(P0) 및 순방향 전압(VF)은 각각, 22nsec, 9.6㎽, 2.0V이었다.
[실시예 7]
실시예 7의 발광 다이오드도 제1 실시 형태의 실시예이지만, 활성층과 클래드층의 접합 면적을 20000㎛2(200㎛×100㎛)로 한 실시예이다.
실시예 7의 발광 다이오드는 활성층과 클래드층의 접합 면적 이외의 조건은, 실시예 1과 동일한 조건에서 제작하고, 마찬가지의 평가를 행하였다.
응답 속도(tr), 발광 출력(P0) 및 순방향 전압(VF)은 각각, 17nsec, 9.6㎽, 2.1V이었다.
[실시예 8]
실시예 8의 발광 다이오드도 제1 실시 형태의 실시예이지만, 활성층과 클래드층의 접합 면적을 90000㎛2(300㎛×300㎛)로 한 실시예이다.
실시예 8의 발광 다이오드는 활성층과 클래드층의 접합 면적 이외의 조건은, 실시예 1과 동일한 조건에서 제작하고, 마찬가지의 평가를 행하였다.
응답 속도(tr), 발광 출력(P0) 및 순방향 전압(VF)은 각각, 23nsec, 9.4㎽, 2.0V이었다.
실시예 9 및 10의 발광 다이오드는 제2 실시 형태의 실시예이다.
[실시예 9]
실시예 9의 발광 다이오드는, 활성층과 클래드층의 접합 면적을 123000㎛2(350㎛×350㎛)로 한 실시예이다.
실시예 9의 발광 다이오드의 층 구성은 이하와 같다.
Si를 도프한 n형의 GaAs 단결정을 포함하는 GaAs 기판 상은, (100)면으로부터 (0-1-1) 방향으로 15° 기울인 면을 성장면으로 하고, 캐리어 농도를 2×1018㎝-3으로 하였다. 화합물 반도체층으로서는, Si를 도프한 GaAs를 포함하는 n형의 완충층, Si를 도프한 (Al0.7Ga0.3)0.5In0.5P를 포함하는 n형의 콘택트층, Si를 도프한 (Al0.7Ga0.3)0.5In0.5P를 포함하는 n형의 상부 클래드층, (Al0.3Ga0.7)0.5In0.5P를 포함하는 상부 가이드층, Al0.17Ga0.83As/(Al0.1Ga0.9)0.5In0.5P의 쌍을 포함하는 웰층/배리어층, (Al0.3Ga0.7)0.5In0.5P를 포함하는 하부 가이드층, Mg를 도프한 (Al0.7Ga0.3)0.5In0.5P를 포함하는 p형의 하부 클래드층, (Al0.5Ga0.5)0.5In0.5P를 포함하는 박막의 중간층, Mg를 도프한 p형 GaP를 포함하는 전류 확산층을 사용하였다.
GaAs를 포함하는 완충층은, 캐리어 농도를 약 2×1018㎝-3, 층 두께를 약 0.5㎛로 하였다. 콘택트층은, 캐리어 농도를 약 2×1018㎝-3, 층 두께를 약 3.5㎛로 하였다. 상부 클래드층은, 캐리어 농도를 약 1×1018㎝-3, 층 두께를 약 0.5㎛로 하였다. 상부 가이드층은, 언도프이며 층 두께를 약 50㎚로 하였다. 웰층은, 언도프이며 층 두께가 약 7㎚의 Al0.17Ga0.83As로 하고, 배리어층은 언도프이며 층 두께가 약 19㎚의 (Al0.1Ga0.9)0.5In0.5P로 하였다. 또한, 웰층 및 배리어층의 페어 수를 5쌍으로 하였다. 하부 가이드층은, 언도프이며 층 두께를 약 50㎚로 하였다. 하부 클래드층은, 캐리어 농도를 약 8×1017㎝-3, 층 두께를 약 0.5㎛로 하였다. 중간층은, 캐리어 농도를 약 8×1017㎝-3, 층 두께를 약 0.05㎛로 하였다. GaP를 포함하는 전류 확산층은, 캐리어 농도를 약 3×1018㎝-3, 층 두께를 약 9㎛로 하였다.
응답 속도(tr), 발광 출력(P0) 및 순방향 전압(VF)은 각각, 24nsec, 9.0㎽, 2.1V이었다.
[실시예 10]
실시예 10의 발광 다이오드는 활성층과 클래드층의 접합 면적을 53000㎛2(230㎛×230㎛)로 하고, 웰층 및 배리어층의 페어 수를 3쌍으로 한 것 이외는, 실시예 9와 동일한 조건에서 제작하고, 마찬가지의 평가를 행하였다.
응답 속도(tr), 발광 출력(P0) 및 순방향 전압(VF)은 각각, 19nsec, 9.0㎽, 2.1V이었다.
실시예 11 내지 14는, 실시예 1 내지 10과 마찬가지로 화합물 반도체층을 제작하고, 그 후, 반사층을 포함하는 기능성 기판을 전류 확산층에 접합한 구성이며, 기능성 기판이 실리콘을 포함하는 층을 포함하는 실시예이다. 실시예 11 및 12의 발광 다이오드는 제3 실시 형태의 실시예이며, 실시예 13 및 14의 발광 다이오드는 제5 실시 형태의 실시예이다.
[실시예 11]
실시예 11의 발광 다이오드는, 활성층과 클래드층의 접합 면적을 123000㎛2(350㎛×350㎛)로 한 실시예이다. 웰층 및 배리어층의 페어 수는 5쌍으로 하였다.
실시예 11의 발광 다이오드의 제작 방법을, 도 8b를 참조하여 설명한다.
전류 확산층(8)의 표면에, AuBe/Au 합금을 두께 0.2㎛이고 20㎛φ의 도트로 이루어지는 전극(21)을, 광 취출면의 단부로부터 50㎛로 되도록 등간격으로 8개 배치하였다.
이어서, 투명 도전막인 ITO막(22)을 0.4㎛의 두께로 스퍼터법에 의해 형성하였다. 또한, 은 합금/Ti/Au로 이루어지는 층(23)을 0.2㎛/0.1㎛/1㎛의 두께로 형성하여, 반사층(23)으로 하였다.
한편, 실리콘 기판(실리콘을 포함하는 층)(30)의 표면에, Ti/Au/In으로 이루어지는 층(32)을 0.1㎛/0.5㎛/0.3㎛의 두께로 형성하였다. 실리콘 기판(30)의 이면에, Ti/Au로 이루어지는 층(33)을 0.1㎛/0.5㎛의 두께로 형성하였다. 상기 발광 다이오드 웨이퍼측의 Au와 실리콘 기판측의 In 표면을 중첩하고, 320℃에서 가열ㆍ500g/㎠로 가압하여, 기능성 기판을 발광 다이오드 웨이퍼에 접합하였다.
GaAs 기판을 제거하고, 콘택트층(16)의 표면에, AuGe/Au로 이루어지는 직경 100㎛이며 두께 3㎛의 오믹 전극(25)을 형성하고, 420℃에서, 5분간 열처리하여, p, n 오믹 전극을 합금화 처리하였다.
이어서, 콘택트층(16)의 표면을 조면화 처리하였다.
칩으로 분리하기 위한 절단 예정 부분의 반도체층과 반사층, 공정 금속을 제거하고, 실리콘 기판을 다이싱 소어로, 350㎛ 피치로 정사각형으로 절단하였다.
이 발광 다이오드(발광 다이오드 램프)의 특성을 평가한 결과는 표 6에 나타낸 바와 같이, 응답 속도(tr), 발광 출력(P0) 및 순방향 전압(VF)은 각각, 25nsec, 8.6㎽, 2.0V이었다.
[실시예 12]
실시예 12의 발광 다이오드는 활성층과 클래드층의 접합 면적을 53000㎛2(230㎛×230㎛)로 하고, 웰층 및 배리어층의 페어 수를 3쌍으로 한 것 이외는, 실시예 11과 동일한 조건에서 제작하고, 마찬가지의 평가를 행하였다.
이 발광 다이오드(발광 다이오드 램프)의 특성을 평가한 결과는 표 6에 나타낸 바와 같이, 응답 속도(tr), 발광 출력(P0) 및 순방향 전압(VF)은 각각, 18nsec, 8.5㎽, 2.0V이었다.
[실시예 13]
실시예 13의 발광 다이오드는 활성층과 클래드층의 접합 면적을 123000㎛2(350㎛×350㎛)로 하고, 웰층 및 배리어층의 페어 수는 5쌍으로 하였다. 실시예 9와 마찬가지의 수순으로 화합물 반도체층을 제작한 후, 실시예 11과 마찬가지의 수순으로, 전류 확산층에 반사층을 구비한 기능성 기판을 접합한 구성이다. 이 발광 다이오드(발광 다이오드 램프)의 특성을 평가한 결과는 표 6에 나타낸 바와 같이, 응답 속도(tr), 발광 출력(P0) 및 순방향 전압(VF)은 각각, 25nsec, 8.0㎽, 2.1V이었다.
[실시예 14]
[0141]
실시예 14의 발광 다이오드는 활성층과 클래드층의 접합 면적을 53000㎛2(230㎛×230㎛)로 하고, 웰층 및 배리어층의 페어 수를 3쌍으로 한 것 이외는, 실시예 13과 동일한 조건에서 제작하고, 마찬가지의 평가를 행하였다.
응답 속도(tr), 발광 출력(P0) 및 순방향 전압(VF)은 각각, 19nsec, 8.0㎽, 2.1V이었다.
실시예 15 및 16은 각각, 제4 실시 형태의 실시예, 제6 실시 형태의 실시예이며, 실시예 1 내지 10과 마찬가지로 화합물 반도체층을 제작하고, 그 후, 반사층과 금속 기판을 포함하는 기능성 기판을 전류 확산층에 접합한 구성이다.
[실시예 15]
실시예 15의 발광 다이오드는 활성층과 클래드층의 접합 면적을 123000㎛2(350㎛×350㎛)로 하고, 웰층 및 배리어층의 페어 수는 5쌍으로 하였다.
실시예 15의 발광 다이오드의 제작 방법을, 도 11을 참조하여 설명한다. 또한, 콘택트층 및 오믹 전극(제1 전극)에 대해서는 도 8b에 도시한 것과 마찬가지의 구성으로 하였으므로, 콘택트층(16) 및 오믹 전극(25)의 부호는 도 8b에 도시한 부호에 대응한다.
전류 확산층(8)의 표면에, AuBe/Au 합금을 두께 0.2㎛이며 20㎛φ의 도트로 이루어지는 전극(57)을, 광 취출면의 단부로부터 50㎛로 되도록 등간격으로 8개 배치하였다.
이어서, 투명 도전막인 ITO막(52)을 0.4㎛의 두께로 스퍼터법에 의해 형성하였다. 또한, 은 합금/Ti/Au로 이루어지는 층(53)을 0.2㎛/0.1㎛/1㎛의 두께로 형성하여, 반사층(53)으로 하였다.
이어서, 열팽창 계수가 화합물 반도체층(2)의 재료보다 큰 제1 금속판과, 열팽창 계수가 화합물 반도체층(2)의 재료보다 작은 제2 금속판을 채용하여, 핫 프레스하여 금속 기판(50)을 형성한다.
예를 들면, 제1 금속판(50A)으로서는 두께 10㎛의 Cu, 제2 금속판(50B)으로서는 두께 75㎛의 Mo를 사용하고, 도 11에 도시한 바와 같이, 2매의 상기 제1 금속판(50A)의 사이에 상기 제2 금속판(50B)을 삽입하여 이들을 겹쳐서 소정의 가압 장치에 있어서 고온 하에서 하중을 가함으로써, Cu(10㎛)/Mo(75㎛)/Cu(10㎛)의 3층을 포함하는 금속 기판(50)을 형성한다.
이어서, 상기 발광 다이오드의 상기 반사층(53)의 표면과 상기 금속 기판(50)을 중첩하고, 400℃에서 가열ㆍ500g/㎠로 가압하여, 기능성 기판을 발광 다이오드 웨이퍼에 접합하였다.
GaAs 기판을 제거하고, 콘택트층(16)(도 8b 참조)의 표면에, AuGe/Au로 이루어지는 직경 100㎛이며 두께 3㎛의 오믹 전극(25)(도 8b 참조)을 형성하고, 420℃에서, 5분간 열처리하여, p, n 오믹 전극을 합금화 처리하였다.
이어서, 콘택트층(16)(도 8b 참조)의 표면을 조면화 처리하였다.
칩으로 분리하기 위한 절단 예정 부분의 반도체층과 반사층, 공정 금속을 제거하고, 실리콘 기판을 다이싱 소어로, 350㎛ 피치로 정사각형으로 절단하였다.
이 발광 다이오드(발광 다이오드 램프)의 특성을 평가한 결과는 표 6에 나타내는 바와 같이, 응답 속도(tr), 발광 출력(P0) 및 순방향 전압(VF)은 각각, 25nsec, 8.6㎽, 2.0V이었다.
[실시예 16]
실시예 16의 발광 다이오드는 실시예 15의 발광 다이오드에 있어서의 AlGaAs 배리어층을, 조성식 (AlX3Ga1-X3)Y2In1-Y2P(0≤X3≤1, 0<Y2≤1)의 화합물 반도체를 포함하는 배리어층으로 한 점이 상이하다.
이 발광 다이오드(발광 다이오드 램프)의 특성을 평가한 결과는 표 6에 나타낸 바와 같이, 응답 속도(tr), 발광 출력(P0) 및 순방향 전압(VF)은 각각, 25nsec, 8.0㎽, 2.1V이었다.
참고예 1 내지 4는, 웰층 및 배리어층의 페어 수를 10쌍 및 20쌍으로 한 예이며, 본 발명의 3원 혼정의 양자 웰 구조 또는 3원 혼정의 웰층과 4원 혼정의 배리어층을 포함하는 양자 웰 구조를 4원 클래드층 사이에 끼우는 구성이 높은 발광 출력에 적합한 구성인 것을 나타내고 있다.
[참고예 1]
참고예 1의 발광 다이오드는, 웰층 및 배리어층의 페어 수를 10쌍으로 한 것 이외는 실시예 1의 발광 다이오드와 동일한 조건에서 제작하고, 마찬가지의 평가를 행하였다.
이 발광 다이오드(발광 다이오드 램프)의 특성을 평가한 결과는 표 6에 나타낸 바와 같이, 응답 속도(tr), 발광 출력(P0) 및 순방향 전압(VF)은 각각, 30nsec, 9.8㎽, 2.0V이었다.
[참고예 2]
참고예 2의 발광 다이오드는, 웰층 및 배리어층의 페어 수를 20쌍으로 한 것 이외는 실시예 1의 발광 다이오드와 동일한 조건에서 제작하고, 마찬가지의 평가를 행하였다.
이 발광 다이오드(발광 다이오드 램프)의 특성을 평가한 결과는 표 6에 나타낸 바와 같이, 응답 속도(tr), 발광 출력(P0) 및 순방향 전압(VF)은 각각, 42nsec, 10㎽, 2.0V이었다.
[참고예 3]
참고예 3의 발광 다이오드는, 웰층 및 배리어층의 페어 수를 10쌍으로 한 것 이외는 실시예 4의 발광 다이오드와 동일한 조건에서 제작하고, 마찬가지의 평가를 행하였다.
이 발광 다이오드(발광 다이오드 램프)의 특성을 평가한 결과는 표 6에 나타낸 바와 같이, 응답 속도(tr), 발광 출력(P0) 및 순방향 전압(VF)은 각각, 28nsec, 10㎽, 2.0V이었다.
[참고예 4]
참고예 4의 발광 다이오드는, 웰층 및 배리어층의 페어 수를 20쌍으로 한 것 이외는 실시예 1의 발광 다이오드와 동일한 조건에서 제작하고, 마찬가지의 평가를 행하였다.
이 발광 다이오드(발광 다이오드 램프)의 특성을 평가한 결과는 표 6에 나타낸 바와 같이, 응답 속도(tr), 발광 출력(P0) 및 순방향 전압(VF)은 각각, 38nsec, 10.5㎽, 2.0V이었다.
[비교예 1]
액상 에피택셜법에 의해, 후막 성장하고, 기판 제거한 구조의 발광 파장 730㎚의 발광 다이오드의 예를 나타낸다.
GaAs 기판에, 슬라이드 보트형 성장 장치를 사용하여 AlGaAs층을 성장하였다.
슬라이드 보트형 성장 장치의 기판 수납 홈에 p형 GaAs 기판을 세트하고, 각 층의 성장용으로 준비한 도가니에 Ga 메탈, GaAs 다결정, 금속 Al 및 도펀트를 넣었다.
성장하는 층은, 투명 후막층(제1 p형층), 하부 클래드층(p형 클래드층), 활성층, 상부 클래드층(n형 클래드층)의 4층 구조로 하고, 이 순서로 적층하였다.
이들 원료를 세트한 슬라이드 보트형 성장 장치를, 석영 반응관 내에 세트하고, 수소 기류 중에서 950℃까지 가온하여, 원료를 용해하였다. 그 후, 분위기 온도를 910℃까지 강온하고, 슬라이더를 우측으로 눌러 원료 용액(멜트)에 접촉시키고, 0.5℃/분의 속도로 강온하여, 소정 온도에 도달하였다. 또한 슬라이더를 눌러서 순차적으로 각 원료 용액에 접촉시키고, 고온시키는 동작을 반복하여, 최종적으로는 멜트와 접촉시켰다. 분위기 온도를 703℃까지 강온하여 n 클래드층을 성장시켰다. 그 후, 슬라이더를 눌러 원료 용액과 웨이퍼를 분리하여 에피택셜 성장을 종료시켰다.
얻어진 에피택셜층의 구조는, 제1 p형층은, Al 조성 X1=0.3 내지 0.4, 층 두께 64㎛, 캐리어 농도 3×1017㎝-3, p형 클래드층은, Al 조성 X2=0.4 내지 0.5, 층 두께 79㎛, 캐리어 농도 5×1017㎝-3, p형 활성층은, 발광 파장이 760㎚의 조성에서, 층 두께 1㎛, 캐리어 농도 1×1018㎝-3, n형 클래드층은, Al 조성 X4=0.4 내지 0.5, 층 두께 25㎛, 캐리어 농도 5×1017㎝-3이었다.
에피택셜 성장 종료 후, 에피택셜 기판을 취출하고, n형 GaAlAs 클래드층 표면을 보호하여, 암모니아-과산화수소계 에천트로 p형 GaAs 기판을 선택적으로 제거하였다. 그 후, 에피택셜 웨이퍼 양면에 금 전극을 형성하고, 긴 변이 350㎛인 전극 마스크를 사용하여, 직경 100㎛의 와이어 본딩용 패드를 중앙에 배치한 표면 전극을 형성하였다. 이면 전극에는, 직경 20㎛의 오믹 전극을 80㎛ 간격으로 형성하였다. 그 후, 다이싱으로 분리, 에칭함으로써, n형 GaAlAs층이 표면측으로 되도록 한 각 변 350㎛의 발광 다이오드를 제작하였다.
비교예 1의 발광 다이오드를 실장하고, 발광 다이오드 램프의 특성을 평가한 결과를 표 6에 나타낸다.
표 6에 나타낸 바와 같이, n형 및 p형 오믹 전극간에 전류를 흘린 바, 피크 파장을 760㎚으로 하는 적외광이 출사되었다. 또한, 순방향으로 20밀리암페어(㎃)의 전류를 통류하였을 때의 순방향 전압(VF)은, 1.9볼트(V)로 되었다.
순방향 전류를 20㎃로 하였을 때의 응답 속도(tr) 및 발광 출력(P0)은 각각, 25nsec, 3.0㎽이었다.
비교예 1의 어느 샘플에 대해서도, 본 발명의 실시예 1 내지 16에 비해 응답 속도는 동등하거나 느리고, 또한 발광 출력은 낮았다.
본 발명의 발광 다이오드, 발광 다이오드 램프 및 조명 장치는, 고속 응답성과 고출력성을 겸비한 적색광 및/또는 적외광을 발광하는 발광 다이오드, 발광 다이오드 램프 및 조명 장치로서 이용할 수 있다.
1 : 발광 다이오드
2 : 화합물 반도체층
3 : 기능성 기판
3a : 수직면
3b : 경사면
4 : n형 오믹 전극(제1 전극)
5 : p형 오믹 전극(제2 전극)
6 : 제3 전극
7 : 발광부
8 : 전류 확산층
9 : 하부 클래드층
10 : 하부 가이드층
11 : 발광(활성)층
12 : 상부 가이드층
13 : 상부 클래드층
14 : GaAs 기판
15 : 완충층
16 : 콘택트층
17 : 웰층
18 : 배리어층
20 : 발광 다이오드
21 : 전극
22 : 투명 도전막
23 : 반사층
25 : 본딩 전극
30 : 실리콘 기판
31 : 기능성 기판
41 : 발광 다이오드 램프
42 : 마운트 기판
43 : n전극 단자
44 : p전극 단자
45, 46 : 금선
47 : 에폭시 수지
α : 경사면과 발광면에 평행한 면이 이루는 각도
50 : 금속 기판
51 : 기능성 기판
52 : 투명 도전막
53 : 반사층
55 : 제1 전극
56 : 콘택트층
57 : 제2 전극

Claims (25)

  1. 조성식 (AlX1Ga1 - X1)As(0≤X1≤1)의 화합물 반도체를 포함하는 웰층 및 배리어층을 교대로 적층한 양자 웰 구조의 활성층과, 상기 활성층을 사이에 두는 제1 클래드층과 제2 클래드층을 갖는 발광부와,
    상기 발광부 상에 형성된 전류 확산층과,
    상기 전류 확산층에 접합된 기능성 기판을 구비하고,
    상기 제1 및 제2 클래드층은 조성식 (AlX2Ga1-X2)Y1In1-Y1P(0≤X2≤1, 0<Y1≤1)의 화합물 반도체를 포함하고,
    상기 웰층 및 배리어층의 페어 수가 5 이하인 것을 특징으로 하는 발광 다이오드.
  2. 조성식 (AlX1Ga1 - X1)As(0≤X1≤1)의 화합물 반도체를 포함하는 웰층과, 조성식 (AlX3Ga1-X3)Y2In1-Y2P(0≤X3≤1, 0<Y2≤1)의 화합물 반도체를 포함하는 배리어층을 교대로 적층한 양자 웰 구조의 활성층과, 상기 활성층을 사이에 두는 제1 클래드층과 제2 클래드층을 갖는 발광부와,
    상기 발광부 상에 형성된 전류 확산층과,
    상기 전류 확산층에 접합된 기능성 기판을 구비하고,
    상기 제1 및 제2 클래드층은 조성식 (AlX2Ga1-X2)Y1In1-Y1P(0≤X2≤1, 0<Y1≤1)의 화합물 반도체를 포함하고,
    상기 웰층 및 배리어층의 페어 수가 5 이하인 것을 특징으로 하는 발광 다이오드.
  3. 제1항 또는 제2항에 있어서,
    상기 활성층과 상기 클래드층의 접합 면적이 20000 내지 90000㎛2인 것을 특징으로 하는 발광 다이오드.
  4. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 웰층의 Al 조성 X1을 0.20≤X1≤0.36으로 하고, 상기 웰층의 두께를 3 내지 30㎚로 하고, 발광 파장이 660 내지 720㎚로 설정되어 이루어지는 것을 특징으로 하는 발광 다이오드.
  5. 제1항 내지 제3항 중 어느 한 항에 있어서,
    상기 웰층의 Al 조성 X1을 0≤X1≤0.2로 하고, 상기 웰층의 두께를 3 내지 30㎚로 하고, 발광 파장이 720 내지 850㎚로 설정되어 이루어지는 것을 특징으로 하는 발광 다이오드.
  6. 제1항 내지 제5항 중 어느 한 항에 있어서,
    상기 기능성 기판은 발광 파장에 대하여 투명한 것을 특징으로 하는 발광 다이오드.
  7. 제1항 내지 제6항 중 어느 한 항에 있어서,
    상기 기능성 기판은 GaP, 사파이어 또는 SiC를 포함하는 것을 특징으로 하는 발광 다이오드.
  8. 조성식 (AlX1Ga1-X1)As(0≤X1≤1)의 화합물 반도체를 포함하는 웰층 및 배리어층을 교대로 적층한 양자 웰 구조의 활성층과, 상기 활성층을 사이에 두는 제1 클래드층과 제2 클래드층을 갖는 발광부와,
    상기 발광부 상에 형성된 전류 확산층과,
    상기 발광부에 대향하여 배치하여 발광 파장에 대하여 90％ 이상의 반사율을 갖는 반사층을 포함하고, 상기 전류 확산층에 접합된 기능성 기판을 구비하고,
    상기 제1 및 제2 클래드층은 조성식 (AlX2Ga1-X2)Y1In1-Y1P(0≤X2≤1, 0<Y1≤1)의 화합물 반도체를 포함하고,
    상기 웰층 및 배리어층의 페어 수가 5 이하인 것을 특징으로 하는 발광 다이오드.
  9. 조성식 (AlX1Ga1-X1)As(0≤X1≤1)의 화합물 반도체를 포함하는 웰층과, 조성식 (AlX3Ga1-X3)Y2In1-Y2P(0≤X3≤1, 0<Y2≤1)의 화합물 반도체를 포함하는 배리어층을 교대로 적층한 양자 웰 구조의 활성층과, 상기 활성층을 사이에 두는 제1 클래드층과 제2 클래드층을 갖는 발광부와,
    상기 발광부 상에 형성된 전류 확산층과,
    상기 발광부에 대향하여 배치하여 발광 파장에 대하여 90％ 이상의 반사율을 갖는 반사층을 포함하고, 상기 전류 확산층에 접합된 기능성 기판을 구비하고,
    상기 제1 및 제2 클래드층은 조성식 (AlX2Ga1-X2)Y1In1-Y1P(0≤X2≤1, 0<Y1≤1)의 화합물 반도체를 포함하고,
    상기 웰층 및 배리어층의 페어 수가 5 이하인 것을 특징으로 하는 발광 다이오드.
  10. 제8항 또는 제9항에 있어서,
    상기 활성층과 상기 클래드층의 접합 면적이 20000 내지 90000㎛2인 것을 특징으로 하는 발광 다이오드.
  11. 제8항 내지 제10항 중 어느 한 항 있어서,
    상기 웰층의 Al 조성 X1을 0.20≤X1≤0.36으로 하고, 상기 웰층의 두께를 3 내지 30㎚로 하고, 발광 파장이 660 내지 720㎚로 설정되어 이루어지는 것을 특징으로 하는 발광 다이오드.
  12. 제8항 내지 제10항 중 어느 한 항에 있어서,
    상기 웰층의 Al 조성 X1을 0≤X1≤0.2로 하고, 상기 웰층의 두께를 3 내지 30㎚로 하고, 발광 파장이 720 내지 850㎚로 설정되어 이루어지는 것을 특징으로 하는 발광 다이오드.
  13. 제8항 내지 제12항 중 어느 한 항에 있어서,
    상기 기능성 기판은 실리콘 또는 게르마늄을 포함하는 층을 포함하는 것을 특징으로 하는 발광 다이오드.
  14. 제8항 내지 제12항 중 어느 한 항에 있어서,
    상기 기능성 기판은 금속 기판을 포함하는 것을 특징으로 하는 발광 다이오드.
  15. 제14항에 있어서,
    상기 금속 기판은 2매 이상의 금속층을 포함하는 것을 특징으로 하는 발광 다이오드.
  16. 제1항 내지 제15항 중 어느 한 항에 있어서,
    상기 전류 확산층은 GaP를 포함하는 것을 특징으로 하는 발광 다이오드.
  17. 제1항 내지 제16항 중 어느 한 항에 있어서,
    상기 전류 확산층의 두께는 0.5 내지 20㎛의 범위인 것을 특징으로 하는 발광 다이오드.
  18. 제1항 내지 제17항 중 어느 한 항에 있어서,
    상기 기능성 기판의 측면은, 상기 발광부에 가까운 측에 있어서는 주된 광 취출면에 대하여 대략 수직인 수직면을 갖고, 상기 발광부에 먼 측에 있어서는 상기 주된 광 취출면에 대하여 내측으로 경사진 경사면을 갖는 것을 특징으로 하는 발광 다이오드.
  19. 제18항에 있어서,
    상기 경사면은 거친 면을 포함하는 것을 특징으로 하는 발광 다이오드.
  20. 제18항 또는 제19항에 있어서,
    제1 전극 및 제2 전극이 발광 다이오드의 상기 주된 광 취출면측에 형성되어 있는 것을 특징으로 하는 발광 다이오드.
  21. 제20항에 있어서,
    상기 제1 전극 및 상기 제2 전극이 오믹 전극인 것을 특징으로 하는 발광 다이오드.
  22. 제20항 또는 제21항에 있어서,
    상기 기능성 기판의, 상기 주된 광 취출면측의 반대측의 면에, 제3 전극을 더 구비하는 것을 특징으로 하는 발광 다이오드.
  23. 제1항 내지 제22항 중 어느 한 항에 기재된 발광 다이오드를 구비하는 것을 특징으로 하는 발광 다이오드 램프.
  24. 제22항에 기재된 발광 다이오드를 구비하고, 상기 제1 전극 또는 제2 전극과, 상기 제3 전극이 대략 동전위로 접속되어 있는 것을 특징으로 하는 발광 다이오드 램프.
  25. 제1항 내지 제22항 중 어느 한 항에 기재된 발광 다이오드를 2개 이상 탑재한 조명 장치.
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Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2012119585A (ja) 2010-12-02 2012-06-21 Showa Denko Kk 発光ダイオード、発光ダイオードランプ及び照明装置
CN105098037A (zh) * 2015-08-10 2015-11-25 南京邮电大学 一种通信、照明复用led灯
EP3414783B1 (en) 2016-02-09 2021-08-18 Lumeova, Inc Ultra-wideband, wireless optical high speed communication devices and systems
CN113594313B (zh) * 2021-07-26 2023-06-02 扬州乾照光电有限公司 一种led芯片及其制备方法
CN114038960A (zh) * 2021-09-09 2022-02-11 重庆康佳光电技术研究院有限公司 微发光二极管磊晶结构及其制造方法、微发光二极管

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5297158A (en) * 1991-04-22 1994-03-22 Matsushita Electric Industrial Co., Ltd. Semiconductor laser device including a gallium-aluminum arsenic compound
BE1007251A3 (nl) * 1993-06-28 1995-05-02 Philips Electronics Nv Straling-emitterende halfgeleiderdiode en werkwijze ter vervaardiging daarvan.
JP3587699B2 (ja) * 1998-09-28 2004-11-10 シャープ株式会社 半導体発光素子
TW577178B (en) * 2002-03-04 2004-02-21 United Epitaxy Co Ltd High efficient reflective metal layer of light emitting diode
JP2004207508A (ja) * 2002-12-25 2004-07-22 Shin Etsu Handotai Co Ltd 発光素子及びその製造方法
DE10346605B4 (de) * 2003-08-29 2022-02-24 OSRAM Opto Semiconductors Gesellschaft mit beschränkter Haftung Strahlungemittierendes Halbleiterbauelement
WO2005050748A1 (ja) * 2003-11-19 2005-06-02 Nichia Corporation 半導体素子及びその製造方法
JP2006066518A (ja) * 2004-08-25 2006-03-09 Sharp Corp 半導体発光素子および半導体発光素子の製造方法
US7932111B2 (en) * 2005-02-23 2011-04-26 Cree, Inc. Substrate removal process for high light extraction LEDs
KR101351396B1 (ko) * 2005-06-01 2014-02-07 재팬 사이언스 앤드 테크놀로지 에이젼시 반극성 (Ｇａ,Ａｌ,Ｉｎ,Ｂ)Ｎ 박막들, 헤테로구조들, 및소자들의 성장 및 제조에 대한 기술
JP5021213B2 (ja) * 2006-01-23 2012-09-05 昭和電工株式会社 発光ダイオード及びその製造方法
JP2007201300A (ja) * 2006-01-30 2007-08-09 Matsushita Electric Ind Co Ltd 半導体レーザ装置及び半導体レーザ装置の製造方法
US8916890B2 (en) * 2008-03-19 2014-12-23 Cree, Inc. Light emitting diodes with light filters
JP5198972B2 (ja) * 2008-08-11 2013-05-15 スタンレー電気株式会社 半導体発光装置及びその製造方法
JP5276959B2 (ja) * 2008-11-19 2013-08-28 昭和電工株式会社 発光ダイオード及びその製造方法、並びにランプ
CN101540359B (zh) * 2009-04-29 2010-12-29 山东华光光电子有限公司 蓝宝石衬底的AlGaInP发光二极管外延片及其制备方法

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