KR20130036284A - 미정질 흡수층 및 패시베이션층을 가지는 박막 태양전지 및 그 제조방법 - Google Patents

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Abstract

광전지(60)는 기판(31), 투명 전도성 산화물의 전면 또는 제1 전극(42), 미정질 실리콘을 포함하는 적어도 하나의 p-i-n 접속(43)을 포함하며, 상기 p-i-n 접속(43)은 n-도프된 제1 실리콘 서브-층(44)과, p-도프된 제2 실리콘 서브-층(46)과, 본질적인 진성 미정질 제3 실리콘 서브-층(45)을 구비한다. 본질적인 진성 비정질 실리콘을 포함하는 패시베이션 층(55)이 a)미정질 진성 서브-층 및 n-도프된 실리콘 서브-층 사이에 배치되거나, 또는 b)미정질 진성 서브-층 내에 끼워진 층으로 배치되거나, 또는 c)이 둘 모두의 형태로 배치된다. 광전 박막 실리콘 태양전지를 제조하는 방법은, 그 위에 투명 전도성 전면 전극(42)을 가지는 투명 기판(31)을 제공하는 단계, p-도프된 Si 층(44), 미정질 실리콘 진성 층(45), 본질적인 진성 비정질 실리콘의 패시베이션 층(55), n-도프된 Si 층(46) 및 배면 전극 층(48)을 증착하는 단계를 포함한다.

Description

미정질 흡수층 및 패시베이션층을 가지는 박막 태양전지 및 그 제조방법{THIN FILM SOLAR CELL WITH MICROCRYSTALLINE ABSORBER LAYER AND PASSIVATION LAYER AND METHOD FOR MANUFACTURING SUCH A CELL}
본 발명은 광전 변환 장치, 태양전에 관한 것으로, 특히 장치의 광활성 미정질 부분에 패시베이션 층(들)을 결합시킴으로서 향상된 성능을 가지는 박막 실리콘 광전 변환 장치에 관한 것이다.
도 4A는 당업계에서 공지된 탠덤-접속(tandem-junction) 실리콘 박막 태양전지를 도시한다. 이러한 박막 태양전지(50)는 일반적으로 제1 또는 전면 전극(42), 하나 또는 그 이상의 반도체 박막 p-i-n 접속들(junctions, 52-54, 51, 44-46, 43) 및 제2 또는 후면 전극(47)을 포함하며, 이들은 기판(41) 위에 연속적으로 적층되어 있다. 각각의 p-i-n 접속(51, 43) 또는 박막 광전변환 유닛은 p-형 층(52, 44) 및 n-형 층(54, 46) 사이에 끼워진 i-형 층(53, 45)을 포함한다(p-형 = 양으로 도프됨, n-형 = 음으로 도프됨). 실질적으로 진성(intrinsic) 반도체 층인 i-형 층(53, 45)은 박막 p-i-n 접속의 두께 대부분을 차지한다. 본 개시에서 실질적으로 진성이란 "근본적으로 어떠한 도핑 결과도 나타내지 않는"이라고 이해된다. 광전변환은 주로 이러한 i-층에서 발생하며, 따라서 이는 흡수층이라고도 불리운다,
i-형 층(53, 45)의 결정체 분율(crystalline fraction, 결정도(crystallinity))에 따라서 인접하는 p-층 및 n-층의 결정도와는 관계없이 태양전지 또는 광전변환 장치는 비정질(amorphous, a-Si, 53) 또는 미정질(microcrystalline, μc-Si, 45) 태양전지로 특징지어진다. 미정질층들이란, 당업계에서 통상적으로, 비정질 매트릭스 내에 매우 많은 분율의 결정질 실리콘-소위 미정질-을 포함하는 층들이라고 이해된다.
p-i-n 접속들의 적층은 탠덤 또는 트리플 접속 광전지라고 불리운다. 도 4A에 도시된 바와 같은 비정질 및 미정질 p-i-n 접속의 조합은 또한 미세형태(micromorph) 탠덤 전지라고 불리운다.
광활성(진성) i-층으로 미정질 실리콘을 포함하는 단일-접속 또는 다중 접속 태양전지들에 있어서, μc-i-층의 두 가지 핵심적인 물리적 파라미터는 1)결정도 및 2)전자적 특질(electronic quality) 즉, 결함 빈도(defect density)이다. 장치의 최적 성능을 위하여, 광활성층의 결정도는 한편으로는 그것을 고려하여 선정되어야 하며(표준 PECVD-증착 조건), 미정질 실리콘층들은 장치의 높은 개방-회로 전압(Voc)을 가져오는 비정질-미정질 실리콘 트랜지션(transition)에 인접하여 증착될 때 양호한 전자적 질(낮은 결함 빈도)을 갖는다. 다른 한편으로, 높은 전류 밀도(Jsc)는 결정도를 비정질-미정질 트랜지션보다 훨씬 높게 증가시킴으로써 얻어진다. 따라서 최적의 장치를 위하여 높은 Voc와 높은 Jsc 사이의 절충이 있어야 한다. 최적은 "중간(medium)" i-층 결정도에서 일반적으로 찾아진다. 최근 공지의 PECVD 공정들은 i-μc-Si:H 층의 최적의 결정도 및 최고의 전자적 질을 얻기 위하여 미정질 i-층 증착 동안에 증착 파라미터들(실란 농도 프로파일 및/또는 전력 프로파일 등과 같은)의 단계적 또는 연속적 테일러링(tailoring)을 사용한다. i-μc-Si:H 층에서의 결함 빈도는 결정도에만 관련이 있는 것은 아니다. 추가적인 결함들은 전면 전극(front electrode, "front TCO")으로 라프한(rough) 전면 TCO(front Transparent Conductive Oxide) 층들을 사용할 때 도입된다. 이러한 TCO들은 장치 내에서 빛의 광경로의 증가를 통하여 박막 실리콘 태양전지의 Jsc를 증가시키기 위하여 주로 사용된다. 그러나 라프한 전면 TCO들의 사용은 통상적으로 Voc 및 충전율(FF, fill factor)의 감소를 가져온다. 이러한 효과는 FF 및 Voc의 감소를 초래하는 추가적인 형태학-관련 결함들(morphology-related defects)(다공성 i-μc-Si:H 영역들)의 존재에 기인한다.
종래 기술의 문제점
일반적으로 i-μc-Si:H 층의 선택된 장치 결정도는 높은 Jsc를 위한 높은 결정도 및 높은 Voc를 위한 중간 결정도 사이의 절충의 결과이다. 업계 표준의 PECVD 증착 장비들 및 공정들은 μc-Si:H i-층의 형성을 위하여 높은 결정도(높은 Jsc) 및 낮은 결함 빈도(높은 Voc)를 가지는 이상적인 μc-Si:H 물질을 허용하지 않는다. 그러나 결함 패시베이션 층에 의해 전형적인 표준 PECVD-증착 파라미터들로 높은 결정도(높은 Jsc) 및 우수한 Voc가 가능하다.
도 4B에 도시된 바와 같이, 본 발명은 광전지(PV cell, 60, 미세형태 탠덤 쎌의 바텀 쎌(bottom cell in a Micromorph tandem cell))의 미정질 i-층(45) 내에 또는 인접하여 결함-패시베이션 층(defect-passivation layer, 55)을 도입하는 것을 포함한다. 이러한 추가적인 패시베이션 층(55)은 입사되는 빛(즉, 탑(top)+ p-i μc-Si:H 서브 쎌을 관통한 후 도달하는 빛)에 대하여 광학적으로 투명한 a-Si:H i-층을 포함한다. i-μc-Si:H 층 상부에 적층되는 이러한 추가적인 a-Si:H i-층은 미세형태 장치의 전기적 성능들(Voc, FF 및 Jsc, EQE(total External Quantum Efficiency))을 향상시킨다.
도 1은 상이한 패시베이션 a-Si:H i-층들을 가지는 미세형태 탑-리미티드 쎌들(Micromorph top-limited cells)의 I(V) 특성 곡선이다(실험 두께 : 10, 50, 150 nm, 라프한 LPCVD-ZnO 기판). 기준 쎌들은 1347 mV의 평균 Voc, 12.2 mA/㎠의 평균 Jsc 및 70.2%의 평균 FF를 가진다. 10 nm i-a:Si:H로 패시베이션된 쎌들은 평균 Voc 1356 mV, 평균 Jsc 12.4 mA/㎠ 및 평균 FF 72.4%의 높은 전기적 성능을 가진다.
도 2A 및 2B는 상이한 두께의 a-Si:H 패시베이션 층의 도입에 따른 MM 쎌들의 Voc 및 FF에 대한 절대값의 효과를 도시한다.
도 3은 패시베이션 층이 없는 기준 쎌에 대한 10 nm 패시베이션 층을 가지는 미세형태 탠덤 쎌의 총 EQE(total External Quantum Efficiency)의 그래프이다.
도 4A는 종래 기술에 따른 탠덤 접속 박막 실리콘 광전지를 도시한 도면이다(두께는 스케일되지 않음).
도 4B는 본 발명의 일 구현예에 따른 패시베이션 층을 가지는 광전지를 도시한 도면이다(두께는 스케일되지 않음).
이하의 예시적 구현예에서, 성장된 라프한 TCO(LPCVD-ZnO) 상에 탑 리미티드 미세형태 쎌들이 준비되었다. 비교를 위한 참고 장치들(50)이 250 nm 두께의 i-층(53)을 구비하는 탑 pin a-Si:H 쎌(51) 및 중간 결정도(780 nm 레이저로 측정된 벌크 라만 결정도 : 50~55 %)의 2000 nm 광활성 i-층(45)을 구비하는 바텀 μc-Si:H 쎌(43)을 제공한다. 본 발명에 따르면, 패시베이션된 장치들(60)은 μc-Si:H i-층의 증착에 이어서 가변 두께의 완전한 비정질 i-층(55)(패시베이션 층)이 증착되는 점을 제외하고는 탑 및 바텀 쎌들에 대하여 동일한 i-층 두께를 가진다. 패시베이션된 장치들(60)은 향상된 전기적 성능을 보인다(도 1 참조). 이는 아래쪽(underlying) 미정질 실리콘층의 결함들(defects) 일부의 해로운 효과가 완화되었다는 표시이다. 특히 불포화 결합들(dangling bonds)과 같은 재결합 센터들이 a-Si:H에 의해 효과적으로 패시베이션될 수 있으며, 광 캐리어들의 상응하는 감소된 재결합은, 예시된 구현예에서 관찰된 바와 같이 Voc, FF 및 총(탑 + 바텀 쎌들) Jsc(EQE에 의해 측정된)의 증가를 가져온다. 형태학-유래 결함들(morphology-induced defects) 즉 성장-관련(growth-related) 결함들의 해로운 효과는 i-μc-Si:H 층 성장의 말단에 패시베이션 층을 도입함으로써 역시 감소된다.
본 예시적 구현예에서 사용된 것과 같은 바텀 쎌에서, 미정질 i-층의 말단에 비정질 패시베이션 층을 도입함으로써 얻어지는 효율의 상대적인 이득은 약 5%이다. 패시베이션 층의 적절한 두께는, 도 1에 묘사된 바와 같이 쎌의 Voc 및 FF에 대한 영향을 고려하여 결정되어야 한다. 상기 도면은 동시에 증가하는 FF 및 Voc의 수치를 위하여 패시베이션 층의 일정한 두께가 필요하다는 것을 나타낸다. 그러나 패시베이션 층의 두께가 너무 두꺼우면, 장치 성능을 현저하게 떨어뜨리는 I(V) 커브에서의 더블 다이오드 거동(double diode behavior)이 나타난다. 도 2는 이득(gain) 대 층 두께의 한계를 도시한다.
본 예시적 구현예에서, μc-Si:H i-층 말단에서의 추가적인 층 증착으로 인하여 증가된 바텀 쎌 광전류 뿐만 아니라 감소된 결함 밀도가 나타난다(도 3 참조, 약 + 0.5 mA/㎠ in Jsc_total = Jsc_탑_쎌 + Jsc_바텀_쎌). 미세형태 쎌이 탑 리미티드이기 때문에 이러한 증가는 I(V) 커브에서는 보이지 않는다.
순수한 a-Si:H 보다 a-SiC:H, a-Si:O:H 또는 a-SiN:H 등과 같은 합금의 실리콘-베이스 패시베이션 층 역시 사용될 수 있다. 이들의 최적 두께는 650nm-1100nm 파장 범위에서 그들의 전도도 및 광 투명도에 따른 각 TCO 거칠기(roughness)에 대하여 결정되어야 한다. 패시베이션 a-Si:H i-층들은 높은 결정도(즉 보다 결함적인(defective))를 가지는 μc-Si:H i-층들에 적용될 때에 보다 효과적일 것이라는 점이 예상된다. 따라서, 이들 층들의 낮은 전자 그레이드(lower electronic grade)로 인하여 통상적으로 관찰되는 Voc 손실이 추가적인 완전한 비정형 패시베이션 층에 의해 적어도 부분적으로 보상될 것을 기대한다. 마지막으로, 이 패시베이션 층을 진성 미정질 층 증착의 마지막에 적용하는 것이 필수적인 것은 아니다. 이 층은, 만일 이어지는 결정질 층이 적절한 결정도를 가지고 있다면, 진성 미정질 층의 성장 동안에 다양한 지점들에 적용될 수 있다. 미정질 i-층의 성장 동안에 하나 이상의 패시베이션 층(들)을 도입하는 것도 도한 가능하다.
실시예
본 발명에 따른 패시베이션 층이 다음과 같이 구비될 수 있다. 당업계에서 공지된 PECVD 공정 챔버(즉 Oerlikon Solar 사의 KAI-M)에서 다음의 공정 파라미터가 사용되었다. 기판 사이즈는 약 500 x 400 ㎟ 이었다. 압력 0.1-2 mbar 바람직하게는 0.2-0.5 mbar, 전력 5-500 W( 2.5 mW/㎠ - 250 mW/㎠ 기판 사이즈) 바람직하게는 30-100 W(( 15 mW/㎠ - 50 mW/㎠ 기판 사이즈), 수소와 실란의 비율 1:1 의 조건에서 고 품질의 a-Si:H 패시베이션 층을 얻을 수 있었다. 공정 온도는 100℃-250℃ 사이, 바람직하게는 200℃ 부근에서 선정되었다. 가스 흐름은 50-2000 sccm 사이, 바람직하게는 50-500 sccm 사이에서 적용되었으나, 사용되는 기판 사이즈 및 공정 장비에 따라 다를 것이다. 선택적으로, 공정 압력 1-5 mbar, 전력 100-600 W 및 수소와 실란의 비율 10:1 내지 200:1이 적용될 수도 있다. 증착 속도는 사용되는 공정 장비에 의존하며, 따라서 공정 기간은 본 발명에 따른 층 두께가 5 nm - 50 nm 사이에 이를 때까지 변화할 것이다.
요 약
광전지(60)는 기판(31), 투명 전도성 산화물의 전면 또는 제1 전극(42) 및 미정질 실리콘을 포함하는 적어도 하나의 p-i-n 접속(43)을 포함하며, 상기 p-i-n 접속(43)은 실리콘 및 n-도펀트를 포함하는 제1 서브-층(44), 실리콘 및 p-도펀트를 포함하는 제2 서브-층(46) 및 본질적인(essentially) 진성 미정질 실리콘을 포함하는 제3 서브-층(45)을 포함하며, 여기에서 본질적인 진성 비정질 실리콘을 포함하는 적어도 하나의 패시베이션 층(55)이 a)미정질 진성 서브-층(45) 및 n-도프된 실리콘 층(46) 사이에 배치되거나, 또는 b)미정질 진성 서브-층(45) 내에 끼워진 층으로 배치되거나, 또는 c)이 둘 모두의 형태로 배치된다.
다른 구현예들에서, 다수의 끼워진 층들이 존재할 수 있다. 패시베이션 층(55)은 5 nm - 200 nm, 바람직하게는 10-50 nm의 두께를 가진다. 패시베이션 층(55)은 본질적인 진성 실리콘 또는 a-SiC:H, a-Si:O:H 또는 a-SiN:H 등과 같은 실리콘 화합물/합금에 의해 구현될 수 있다.
광전 박막 태양전지에 패시베이션 층(55)을 증착하기 위한 공정은, 처리될 기판이 진열된 PECVD 공정 챔버 내에 실란 및 수소를 포함하는 가스 혼합물에 도입하고, 공정 압력을 0.1-2 mbar 사이, 바람직하게는 0.2-0.5 mbar 사이, RF 전력(40 MHz 또는 그 이상)을 5-500 W 사이, 바람직하게는 30-100 W 사이 및 수소와 실란의 비율을 1:1 로 형성하고,
또는 공정 압력을 1-5 mbar, RF 전력(40 MHz 또는 그 이상)을 100-600 W 및 수소와 실란의 비율 10:1 내지 200:1 로 형성하며,
기판을 100℃-250℃ 사이, 바람직하게는 160℃에서 유지하며, 두께 5 nm - 100 nm, 바람직하게는 20-40 nm의 비정질 진성 실리콘을 포함하는 층을 형성하는 것을 포함한다.
광전 박막 실리콘 태양전지를 제조하는 방법은,
그 위에 투명 전도성 전면 전극을 가지는 투명 기판을 제공하는 단계; 및 p-도프된 Si 층, 미정질 실리콘 진성 층, 본질적인 진성 비정질 실리콘을 포함하는 패시베이션 층, n-도프된 Si 층 및 배면 전극 층을 증착하는 단계를 포함한다.

Claims (7)

  1. 기판;
    투명 전도성 산화물의 전면 또는 제1 전극;
    미정질 실리콘을 포함하는 적어도 하나의 p-i-n 접속을 포함하는 광전지로서, 상기 p-i-n 접속은 n-도프된 제1 실리콘 서브-층과, p-도프된 제2 실리콘 서브-층과, 상기 제1 및 제2 서브-층들 사이에 배치되는 본질적인 진성 미정질 제3 실리콘 서브-층을 구비하며,
    본질적인 진성 비정질 실리콘을 포함하는 적어도 하나의 패시베이션 층이 a)미정질 진성 서브-층 및 n-도프된 실리콘 서브-층 사이에 배치되거나, 또는 b)미정질 진성 서브-층 내에 끼워진 층으로 배치되거나, 또는 c)이 둘 모두의 형태로 배치되는 광전지.
  2. 제1항에 있어서, 상기 패시베이션 층은 5 nm - 200 nm, 바람직하게는 10-50 nm의 두께를 가지는 광전지.
  3. 제1항 또는 제2항에 있어서, 상기 패시베이션 층은 본질적인 진성 실리콘 또는 a-SiC:H, a-Si:O:H 또는 a-SiN:H 등과 같은 실리콘 화합물/합금을 포함하는 광전지.
  4. 그 위에 투명 전도성 전면 전극을 가지는 투명 기판을 제공하는 단계;
    p-도프된 Si 층을 증착하는 단계;
    미정질 실리콘 진성 층을 증착하는 단계;
    본질적인 진성 비정질 실리콘의 패시베이션 층을 증착하는 단계;
    n-도프된 Si 층 및 배면 전극 층을 증착하는 단계를 포함하는 광전 박막 실리콘 태양전지의 제조방법.
  5. 제 4항에 있어서, 상기 패시베이션 층을 증착하는 단계는
    기판이 진열된 PECVD 공정 챔버 내로 실란 및 수소 가스 혼합물을 도입하는 단계;
    기판을 100℃-250℃ 사이, 바람직하게는 160℃에서 유지하는 단계;
    5 nm - 100 nm, 바람직하게는 20-40 nm 두께의 비정질 진성 실리콘을 포함하는 층을 증착하는 단계를 포함하는 광전 박막 실리콘 태양전지의 제조방법..
  6. 제 4항 또는 제5항에 있어서, 상기 패시베이션 층을 증착하는 단계는
    공정 압력을 0.1-2 mbar, 바람직하게는 0.2-0.5 mbar ;
    RF 전력을 40 MHz 또는 그 이상에서 기판 사이즈 ㎠ 당 2.5 mW - 250 mW, 바람직하게는 15 mW - 50 mW;
    수소와 실란의 비율을 1:1 로 형성하는 것을 포함하는 광전 박막 실리콘 태양전지의 제조방법..
  7. 제 4항 또는 제5항에 있어서, 상기 패시베이션 층을 증착하는 단계는
    공정 압력을 1-5 mbar;
    RF 전력을 40 MHz 또는 그 이상에서 기판 사이즈 ㎠ 당 50 mW - 3000 mW;
    수소와 실란의 비율을 10:1 내지 200:1로 형성하는 것을 포함하는 광전 박막 실리콘 태양전지의 제조방법..
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