KR20130036067A - 가열된 기판과 냉각된 전해질을 사용하여 실리콘 관통 전극(ｔｓｖ)에 구리 칩 대 칩, 칩 대 웨이퍼, 및 웨이퍼 대 웨이퍼 상호연결을 전기증착하는 방법 - Google Patents

가열된 기판과 냉각된 전해질을 사용하여 실리콘 관통 전극(ｔｓｖ)에 구리 칩 대 칩, 칩 대 웨이퍼, 및 웨이퍼 대 웨이퍼 상호연결을 전기증착하는 방법 Download PDF

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Abstract

본 발명은, 실리콘 기판을 유지하고 실리콘 기판을 제 1 온도로 가열하도록 조절된 척(chuck)과, 전해조의 온도를 제 2 온도로 유지하기 위한 온도 제어 장치{상기 제 1 온도는 약 30℃ 내지 약 60℃의 범위에서 유지되고, 상기 제 2 온도는 (a) 제 1 온도보다 적어도 5℃ 낮고, (b) 약 15℃ 내지 약 35℃의 범위인 온도에서 유지됨}를 포함하는 전해 금속 도금 시스템에서, 산화환원 매개체(redox mediator)를 포함하는 전해조(electrolytic bath)를 사용하여, 실리콘 관통 전극(through-silicon vias)(TSV)을 형성하기 위해 실리콘 기판에서 높은 종횡비(aspect ratio)의 바이어(via)에 금속을 전기증착(electrodepositing)하는 방법에 관한 것이다.

Description

가열된 기판과 냉각된 전해질을 사용하여 실리콘 관통 전극(ＴＳＶ)에 구리 칩 대 칩, 칩 대 웨이퍼, 및 웨이퍼 대 웨이퍼 상호연결을 전기증착하는 방법{PROCESS FOR ELECTRODEPOSITION OF COPPER CHIP TO CHIP, CHIP TO WAFER AND WAFER TO WAFER INTERCONNECTS IN THROUGH-SILICON VIAS(TSV) WITH HEATED SUBSTRATE AND COOLED ELECTROLYTE}
본 발명은, 고순도 구리로부터 전도체 구조를 전해에 의해 형성하는 방법에 관한 것이고, 보다 구체적으로는, MEMS 또는 반도체 디바이스와 같은 디바이스 제조시 실리콘 관통 전극(through-silicon vias)(TSVs)에서 고순도 구리로부터 전도체 구조를 전해에 의해 형성하는 방법에 관한 것이다. 이러한 TSV는, 예를 들어, TSV가 디바이스의 각 층 사이에 전기적 연결을 제공하는 적층된 또는 3D 배열의 직접 회로에 유용하고, TSV는 비교적 큰 직경, 비교적 상당한 깊이, 및 높은 종횡비(aspect ratio)를 갖는다. 전도체 구조의 전해 형성은, 전해조를 저온으로 유지하면서, 기판에 열을 가하여 향상되고 개선된다.
보다 나은 성능과 증가된 기능성을 제공하는, 더 저렴하고 더 작으며 더 경량의 전자 제품을 제조하기 위한 요구가 계속해서 증가하고 있다. 단일 칩 상에서 전자 디바이스의 개수는 또한 빠르게 증가하고, 이러한 요구를 수용하기 위한 2D 레이아웃의 능력은 초과되고 있다. 산업 로드맵에 따라, 집적 회로(IC) 칩 크기는 2010년까지 약 30nm 정도일 것이다. 이러한 작은 칩은 1억개 이상의 트랜지스터를 실어야 하고, 이는 다음 레벨의 패키징을 위해 100,000 I/Os 이상을 필요로 할 것이다. 따라서, 칩과 MEMS 디자이너는, 3차원(3-D) 스태킹(stacking)이라 불리는 멀티레벨 상호연결(multilevel interconnection)로 전환했다. 3-D 웨이퍼 스태킹은 웨이퍼 레벨 패키징 기술을 나타내고, 이 기술에서, 로직, 메모리, 센서, A/D 변환기, 제어기 등과 같은 특정 구성요소는 개별 웨이퍼 플랫폼 상에서 조립된 다음, 실리콘 관통 전극(TSVs)을 사용하여 단일 웨이퍼 스케일 또는 칩 스케일 패키지로 통합되어 3-D 스택의 요소(element) 사이에 전기적인 상호연결을 제공한다. 이러한 디바이스는 수직 축에서 상호 연결되기 때문에, 구성요소 사이의 전기적인 신호 경로는 더 짧아지고, 이는, 더 낮은 기생 손실(parasitic loss), 더 낮은 전력 소모, 및 더 나은 시스템 성능을 가져온다. 전기증착(electrodeposition) 및 이와 다른 기술에 의한 TSV의 조립이 보고되었다. 금, 폴리실리콘(polysilicon), 주석, 및 주석-납(Sn-Pb) 땜납과 같은 여러 전도성 재료가 상호연결 재료(interconnect material)로 사용되었지만, 구리가 더 높은 전기 전도성과 전기이동 저항(electromigration resistance) 때문에 최상의 가장 바람직한 선택이다. 깊은 관통 구멍, 예를 들어, TSV에 금속을 증착하기 위해, 전기도금(electroplating)이 가장 널리 사용되는 공정이다.
TSV는, MEMS 및 반도체 디바이스와 같은 디바이스에서 적층되거나 3D 배열의 각 층 사이에 전기적 연결을 형성하기 위해 사용되었지만, 적어도 부분적으로, 고순도 구리를 TSV에서 매우 크고 높은 종횡비 전극으로 전기도금할 때의 어려움으로부터 일어나는 여러 결함을 겪었다. 예를 들어, 전형적인 TSV는 내부 직경이 약 1 내지 약 10 미크론이고(더 큰 직경의 TSV도 사용될 수 있지만), 깊이가 약 5 미크론 내지 약 450 미크론 또는 그 이상이다 (일부 용도에서는 5 내지 25 미크론, 또는 100 미크론의 깊이가 더 일반적이지만). 미래의 내부 직경은, 예를 들어, 약 1 미크론일 것으로 예상된다. 전형적인 TSV의 종횡비(깊이/너비)는 3:1보다 크고, 일반적으로 약 5:1 이상이다. 현재, 일부 TSV에서, 종횡비는 약 10:1일 수 있고, 종횡비는 50:1 정도로 높을 수 있다. 앞으로의 종횡비는 일반적으로 약 10:1 내지 약 20:1일 것으로 예상되고, MEMS 구조에 대해서는, 결국 100:1 또는 그 이상 정도로 높을 것으로 예상된다. 고순도 구리를 이러한 높은 종횡비 TSV로 전기도금하려는 시도는 부분적으로 성공적이었지만, (a) 후속 가열시 웨이퍼 굽힘(wafer bending) 또는 변형(deformation)을 일으킬 수 있는 구리 증착물(copper deposit)의 내부 응력, (b) 불균일 증착(즉, 그레인 경계, 결정 구조 결함 등), (c) 웨이퍼 굽힘을 일으킬 수 있는, 전기증착 구리의 본체 안에 기체{공극(void)} 및/또는 전기도금조 액체(electroplating bath liquid)의 함유, 및 (d) TSV 관통 구멍의 입구와 출구에서 과도한 금속 증착으로부터 일어나는 문제가 있었다.
이러한 문제 중에서, 내부 응력 문제(a)는 가장 문제가 될 수 있는데, 이는, 이러한 결함이 TSV가 형성되는 실리콘 기판의 굽힘과 변형을 일으키고, 전체 3D 배열의 파손을 일으킬 수 있기 때문이다. 이러한 파손은, 전체 디바이스가 조립된 후, 파손된 실리콘 기판뿐만 아니라, 파손시, 실리콘 기판이 통합되는 전체 디바이스의 손실을 일으킬 때까지 발생할 수 있다.
반도체 제조에서 무엇보다 중요하고 오랜 문제는, 최신의 반도체 디바이스를 생산하는데 필요한 여러 공정 단계를 실행하는데 필요한 시간으로, 이 시간은, 과도하면, 디바이스 제조의 전반적인 경제에 불리한 영향을 미칠 수 있다. 전기증착으로 TSV를 형성하는 종래 공정에서, 고순도 및 내부 응력이 없는 TSV 충전재(fill material)를 위한 요건 때문에, 전기증착의 속도는 상당히 느렸다. 5 내지 50 미크론 두께의 금속 증착물(deposit)이 1일 수 천장의 웨이퍼에 전기증착되도록 요구되면, 1분당 1미크론 미만의 증착 속도는 허용할 수 없을 정도로 느릴 수 있다. 증가하는 전기증착조 온도가 증착 속도를 높일 수 있지만, 이는 또한 상기 전기증착조에 가해진 유기 화합물의 증착 속도도 증가시킨다. 따라서, TSV 충전을 위해 이러한 금속의 전기증착 속도를 향상시키고 유기조 성분(organic bath component)의 분해 속도를 감소시킬 필요가 있다.
그 여러 실시예에서, 본 발명은 알려진 공정의 단점을 피하고, 보다 구체적으로는, 고순도 구리와 같은 금속으로 TSV의 금속 충전물을 전기증착하는 속도를 최대화하고, 이와 동시에 본 발명은 응력을 최소화하며, 함유물 및 공극과 같은 결함과, 종래 기술의 TSV에서 발견되는 이와 다른 결함을 피하고, 유기조 성분의 과도한 분해를 피한다. 그래서, 본 발명은, 유기조 성분의 분해 속도를 감소시키면서 TSV 충전을 위한 금속의 전기증착 속도를 향상시키는 문제를 다룬다.
일부 실시예에서 본 발명은, 실리콘 관통 전극(TSVs)에서 고순도 구리로부터 재분배 배선(redistribution wiring)의 TSV 연결을 포함하는 전도체 구조와, 예를 들어, 반도체 디바이스와 MEMS 디바이스에 사용된 실리콘 웨이퍼와 같은 실리콘 기판에 형성된 MEMS 구조를 전해에 의해 형성하는 방법에 관한 것이다. 이러한 것은 다소 다른 구조라는 점을 인지하지만, 이러한 전도체 구조는 편의상 길어지는 것을 피하기 위해 집합적으로 TSV라고 불린다. 본 발명의 일 실시예에 따른 방법은 다음과 같이 요약될 수 있다.
실리콘 관통 전극(TSV)을 형성하기 위해 실리콘 기판에서 바이어(via)에 금속을 전기증착하는 방법에 있어서,
적어도 하나의 바이어(via)를 포함하는 실리콘 기판을 제공하는 단계로서, 상기 바이어는 약 1 미크론 내지 약 30 미크론 이상의 내부 너비 치수와, 약 5 미크론 내지 약 450 미크론의 깊이와, 적어도 3:1의 깊이/너비 종횡비를 갖는 내부 표면을 포함하고, 상기 바이어는 금속의 후속 전기증착을 위한 충분한 컨덕턴스(conductance)를 얻기 위해 기본 금속(basic metal)의 충분한 두께를 갖는 내부 표면의 기본 금속 층 피복(basic metal layer covering)을 더 포함하는, 상기 실리콘 기판 제공 단계와,
전해 금속 도금 시스템의 전해조에, 캐소드로 연결된 기본 금속 층을 제공하는 단계로서, 상기 시스템은,
실리콘 기판을 유지하고 실리콘 기판을 제 1 온도로 균일하게 가열하도록 조절된 척(chuck)과,
전해조의 온도를 제 2 온도로 유지하기 위한 온도 제어 장치와,
불용성(비활성) 치수 안정성 애노드와 금속의 금속성 공급원으로서, 상기 전해조는 산, 금속의 이온 공급원, 제 1 철(ferrous) 및/또는 제 2 철(ferric) 이온 공급원, 및 증착된 금속의 물리-기계 특성을 조절하기 위한 적어도 하나의 첨가제를 포함하는, 상기 불용성(비활성) 치수 안정성 애노드와 금속의 금속성 공급원을
포함하는, 상기 기본 금속 층 제공 단계와,
상기 불용성 치수 안정성 애노드와 상기 기본 금속 층 사이에 전기 전압을 인가하여, 상기 기본 금속 층 상에 금속을 전기증착하는데 충분한 시간 동안 상기 전해조를 통해 전류가 상기 애노드와 상기 기본 금속 층 사이에 흘러서 TSV를 형성하는 단계로서, Fe+2/Fe+3 산화환원 시스템은, 상기 금속 공급원으로부터 금속 이온의 이온을 용해시켜 전기증착될 금속의 추가 이온을 제공하도록 상기 전해조에 확립되고, 상기 제 1 온도는 약 30℃ 내지 약 60℃의 범위에 유지되고, 상기 제 2 온도는, (a) 상기 제 1 온도보다 적어도 5℃ 낮고, (b) 약 15℃ 내지 약 35℃ 범위의 온도에 유지되는, 상기 전기 전압을 인가하는 단계를
포함한다. 일 실시예에서, 제 2 온도는 20℃±2℃이다. 일 실시예에서, 제 1 온도는 약 35℃ 내지 약 55℃이다. 일 실시예에서, 제 2 온도는 20℃±2℃인 반면, 제 1 온도는 약 35℃ 내지 약 55℃이다.
일 실시예에서, 전기증착 금속은 구리이고, 일 실시예에서는, 고순도 구리이다.
일 실시예에서, 적어도 하나의 첨가제 중 하나 이상은 제 1 온도에서 전해조에서 실질적인 분해를 거치지만, 제 2 온도에서는 실질적으로 분해하지 않는다. 일 실시예에서, 제 2 온도는, 상기 적어도 하나의 첨가제 중 하나 이상의 분해가 전해조에서 실질적으로 되는 온도를 기준으로 선택된다.
일 실시예에서, 제 1 온도에서 전기도금의 속도(rate)는 제 2 온도에서의 속도보다 실질적으로 더 크다.
일 실시예에서, 내부 표면은 장벽 층(barrier layer)으로 덮이고, 장벽 층은 기본 금속 층으로 덮인다. 라이너 층(liner layer)은 장벽 층과 기본 금속 층 사이에 있어서, 이러한 층들의 융화성(compatibility)을 향상시킬 수 있다. 장벽 층이 질화탄탈일 때 탄탈을 포함하는 여러 재료가 이러한 라이너 층에 적합하다. 일 실시예에서, 내부 표면은 질화탄탈과 같은 재료의 장벽 층으로 덮이고, 상기 장벽 층은 다시 탄탈의 라이너 층으로 덮이고 상기 라이너 층은 기본 금속 층으로 덮인다. 일 실시예에서, 내부 표면은 질화탄탈의 층으로 덮이고, 탄탈 층은 장벽 층으로 질화탄탈의 층에 의해 덮이며, 기본 금속 층은 구리이고 장벽 층을 덮는다.
일 실시예에서, 내부 표면은 유전성 재료(dielectric material)의 층으로 덮이고 기본 금속 층은 유전성 재료의 층을 덮는다. 일 실시예에서, 내부 표면은 유전성 재료의 층으로 덮이고, 상기 유전성 재료의 층은 장벽 층으로 덮이며, 상기 장벽 층은 기본 금속 층으로 덮인다. 상기 실시예에서와 같이, 라이너 층은 장벽 층과 기본 금속 층 사이에 있을 수 있다. 일 실시예에서, 내부 표면은 이산화규소와 같은 유전체로 덮이고, 유전 층은 질화탄탈의 층으로 덮이며, 질화탄탈 층은 탄탈의 층으로 덮이고, 탄탈은 기본 금속 층으로 덮이며, 기본 금속 층은 구리를 포함한다. 기본 금속 층은, 예를 들어, 루테늄과 같은 다른 금속일 수 있다. 일 실시예에서, 기본 금속 층으로 루테늄이 사용되고, 장벽 층이 질화탄탈이면, 라이너 층을 포함할 필요가 없다.
일 실시예에서, 유전 층은 이산화규소를 포함하고, 다른 실시예에서는, 알려진 다른 낮은-K 재료를 포함할 수 있다. 알려진 낮은-K 재료는, 예를 들어, 플루오르 도핑된 이산화규소, 탄소 도핑된 이산화규소, 다공성 이산화규소, 다공성 탄소 도핑된 이산화규소, 스핀-온 유기 중합성 유전체(SiLK, 폴리이미드, 폴리노르보넨, 벤조시클로부텐, PTFE, 다공성 SiLK와 같은), 및 스핀-온 실리콘계 중합성 유전체를 포함한다.
일 실시예에서, 장벽 층은 탄탈을 포함하고, 일 실시예에서는, 질화탄탈 상에서 탄탈 조합물을 포함한다. 일 실시예에서, 유전 층은 이산화규소를 포함하고, 장벽 층은 질화탄탈을 포함한다. 일 실시예에서, 유전 층은 이산화규소를 포함하고 장벽 층은 질화탄탈 상에서 탄탈의 조합물을 포함한다. TiN, TiN/Ti, Ta, TaNx, WNx, TiSixNy, WSixNy, WBxNy와 같은 다른 장벽 재료가 사용될 수 있고, 이들 각각은 유전 층으로 이산화규소 또는 이와 다른 알려진 낮은-K 재료와 결합될 수 있다.
일 실시예에서, 기본 금속 층은, 물리 증착 공정, 화학 증기 증착 공정, 또는 플라즈마-강화 화학 증기 증착 공정 중 하나 이상에 의해 장벽 층 상에 형성된다.
일 실시예에서, 바이어(via)를 완전 충전하기 위해 금속을 전기증착하는데 도포가 효과적이다. 일 실시예에서, 바이어를 완전 충전하기 위해 금속, 예를 들어, 고순도 구리를 전기증착하는데 도포가 효과적이고, 완성된 디바이스에서 그 기능을 방해하는 공극과 결함이 없다.
일 실시예에서, 증착된 금속, 예를 들어, 고순도 구리는 실질적으로 내부 응력이 없거나 후속 처리시 실리콘 기판의 굽힘을 일으키지 않는 정도의 내부 응력을 포함한다.
일 실시예에서, 증착된 금속, 예를 들어, 고순도 구리는 공극과 비금속, 예를 들어, 구리가 아닌, 함유물을 실질적으로 갖지 않는다.
두께는 당업자에 의해 적절한 것으로 결정될 수 있지만, 일 실시예에서, 기본 금속 층은 약 0.02㎛ 내지 약 0.5㎛의 두께를 갖는다.
일 실시예에서, 기본 금속 층은 구리를 포함한다.
일 실시예에서, 기본 층은, 장벽 층으로 작용하는 것 외에, 또한 유전체인 재료이다. 일 실시예에서, 이 재료는 질화탄탈(TaN)이다.
일 실시예에서, 전해조에서, 산은 약 50 내지 약 350 g/l 범위의 농도인 황산이고, 금속의 이온 공급원은 약 20 내지 약 250 g/l 범위의 농도인 황산구리 5수화물(copper sulfate pentahydrate)이며, 제 1 철 및/또는 제 2 철 이온의 공급원은 약 1 내지 약 120 g/l 범위의 농도인 황산 제 1 철 5수화물 및/또는 황산 제 2 철 9수화물이고, 적어도 하나의 첨가제는 중합체 산소 함유 화합물, 유기 황 화합물, 티오요소(thiourea) 화합물, 및 중합체 페나조늄(phenazonium) 화합물 중 하나 이상을 포함한다.
일 실시예에서, 펄스 전류 또는 퍼릇 전압으로 전기 전압이 인가된다. 일 실시예에서, 램핑된 DC 전압으로 전기 전압이 인가된다.
일 실시예에서, 양극성 펄스를 갖는 역 펄스 형태로 전기 전압이 인가된다.
앞에서 요약 설명되고 앞에서 상세히 설명된 바와 같이, 그 여러 실시예에서, 본 발명은, 알려진 공정의 불리한 점을 피하고, 보다 구체적으로는, 고순도 구리와 같은 금속으로 TSV의 금속 충전물을 전기증착하는 속도를 최대화하고, 이와 동시에 본 발명은 응력을 최소화하며, 함유물 및 공극과 같은 결함과, 종래 기술의 TSV에서 발견되는 이와 다른 결함을 피한다. 따라서, 본 발명은, TSV 충전을 위한 금속의 전기증착 속도를 향상시키면서, 이와 동시에, 배쓰 첨가제(bath additive)로 사용된 유기 화합물의 열적 안정성을 손상시키지 않는 문제에 대한 해결책을 제공한다.
상승된 온도는 구리 이온의 이동성(mobility)을 향상시켜서 증착 속도가 증가하고, 이와 동시에, 동일하거나 더 나은 품질의 증착된 구리와 상기 증착된 구리의 동일하거나 더 나은 성능을 얻으며, 보다 낮은 온도에서 전해조를 유지하는 것은 증착의 품질을 향상시키는 유기 첨가제의 강화된 열적 분해를 방지하고, 이러한 분해는 그렇지 않으면 상기 전해조의 결과적으로 상승된 온도 때문에 일어날 것이다.
본 발명은, MEMS 또는 반도체 디바이스와 같은 디바이스 제조시 실리콘 관통 전극(through-silicon vias)(TSVs)에서 고순도 구리로부터 전도체 구조를 전해에 의해 형성하는 방법을 제공하는 효과를 갖는다.
도 1은, 종래의 칩 구조(chip architecture)의 개략적인 평면도.
도 2는, 본 발명의 실시예에 따른 공정을 포함하는 제조 공정에 의해 얻어질 수 있는, TSV 가능 적층 칩 구조의 개략적인 단면도.
도 3은, 본 발명의 실시예에 따라 사용하기 위한 전기도금 장치의 개략적인 단면도.
도 4 내지 7은, 본 발명의 실시예와 본 발명 이외의 실시예에 따라 TSV를 충전하기 위한 구리 도금에 대한 폴라로그래프 곡선(polarographic curve).
도 8은, 본 발명의 일 실시예에 따른 공정에 의해 전기증착된 구리 충전 TSV를 포함하는 두 개의 웨이퍼가 위에 장착된 기판을 포함하는 3D 디바이스의 개략 단면도.
도 9 내지 16은, 본 발명의 실시예에 따른 도 2와 8에 도시된 것과 같은 3D 디바이스의 부분을 형성하기 위해 웨이퍼에 TSV를 형성하고 상기 웨이퍼를 기판 위에 장착하는 공정에서 단계들의 개략적인 단면도.
예시의 단순함과 명료함을 위해, 도면에 도시된 요소는 반드시 일정한 비례로 작성되지는 않았음이 인식되어야 한다. 예를 들어, 일부 요소의 크기는 명료함을 위해 서로 과장될 수 있다. 또한, 적절한 경우, 참조 번호는 대응하는 요소를 나타내기 위해 도면 중에서 반복되었다.
또한, 아래 기술된 공정 단계와 구조는 본 명세서에 기술된 패스너(fastener)와 같은 부품을 제조하기 위한 완전한 공정 흐름을 형성하지 않는다. 본 발명은 이 기술 분야에서 현재 사용되는 제조 기술과 함께 실행될 수 있고, 일반적으로 실행된 공정 단계의 이러한 많은 부분만이 본 발명을 알기 위해 필요한 것으로 포함된다.
본 명세서에 사용된 바와 같이, "고순도 구리(high purity copper)"라는 용어는, 본 발명에 따라 전기증착된 구리에 관하여, 표준 화학/기기 분석 방법으로 측정된, 적어도 99%의 순도를 갖는 구리를 가리킨다. 일 실시예에서, ICP-MS(유도 결합 플라즈마 매스 분광분석법)는 구리 원료를 분석하기 위해서 사용된다. 이해될 바와 같이, 구리 증착물의 순도는, 본 명세서에 기재된 공정과 시스템 외에, 구리 원료의 순도에 의해 주로 결정된다.
본 명세서에 사용된 바와 같이, "물리-기계적 특성(physical-mechanical property)"이라는 용어는, 본 발명에 따른 전기증착 금속 층에 적용시, 휘도(brightness), 연성(ductility), 입자 크기(grain size), 경도(hardness), 고유저항(resistivity), 접촉 저항, 및 신뢰성 성능(reliability performance) 중 한 가지 이상을 가리킨다.
일 실시예에서, 본 발명의 전체 공정은, 기판에 바이어를 형성하는 단계(예를 들어, RIE에 의해), 질화탄탈을 스퍼터링하여 바이어의 측벽에 장벽 층을 형성하는 단계, 질화탄탈 위에 탄탈을 스퍼터링하여 라이너를 형성하는 단계, 라이너 층 위에 구리 시드 층을 스퍼터링하는 단계, 구리를 전기증착하여 바이어를 충전하고 이에 의해 TSV를 형성하는 단계(상기 전기증착 단계에서, 본 명세서에 기술된 바와 같이 가열된 척과 냉각된 전해조가 사용), 및 전기증착된 구리를 어닐링하는 단계를 포함한다. 용이하게 인식되는 바와 같이, 상기 내용은, 중요 단계를 반영하지만, 전체 공정에서, 몇 가지 단계만을 반영하지는 않는다.
도 1은 종래의 칩 구조의 개략적인 평면도이다. 도 1에 도시된 바와 같이, 종래의 칩 구조에는, 여러 구성요소가 실질적으로 평면 배열로 정렬되고, 예시적인 USB 카드, RAM, 그래픽 카드, 및 캐시와 같은 구성요소가 실질적으로 동일 평면에서 CPU 칩 둘레에 배열되어 있다. 예를 들어, 디바이스와 구성요소의 추가 소형화(miniaturization), 지속적으로 증가하는 트랜지스터의 수, 및 지속적으로 짧아지는 신호 전송 시간에 대한 필요성의 결과로, 이러한 종래 칩 구조는, 지속적으로 작아지는 디바이스에서 이용 가능한 제한 영역에서 단순히 너무 많은 공간을 차지하고 구성요소 사이의 거리는 디바이스의 전체 속도를 제한하게 될 수 있다는 점에서, 문제가 되었다.
도 2는, 본 발명의 실시예에 따른 공정을 포함하는 제조 공정으로 얻어질 수 있는, TSV 가능 적층 칩 구조의 개략적인 단면도이다. 적층 칩 구조에서, 구성요소는 3D 배열로 수직 적층되고, TSV에 의해 상호연결된다. TSV가 없으면, 디바이스를 도 2의 예시적인 배열과 같이 3차원으로 세우는 것이 어렵거나 불가능할 것이다. 적층 칩 구조는 상당히 더 작은 면적을 차지하고 상기 구성요소를 훨씬 더 인접하게 이동시켜, 더 작은 디바이스와 더 짧은 신호 전송 시간을 허용한다. 도 2에 도시된 것과 같이, 본 발명의 실시예의 사용을 포함하는 공정으로 얻어진 TSV로는, 감소하는 크기와 증가하는 신호 속도의 문제가 처리될 수 있다.
도 10, 11d, 11e에 도시된 것과 같이, 다른 실시예에서는, TSV(120a~120c)의 형성에 이어서, 본 발명의 실시예에 따른 공정의 다음 단계에서, 유전 층이 형성되지 않고, 장벽 층(124)이 각 TSV(120)의 측벽의 안쪽 표면에 직접 형성된다 {도 11의 (d)에 도시되고, 다음에 기술된 바와 같이, 개별 형성된 유전 층이 없다는 것을 제외하면}. 이러한 경우, 도 11의 기판(104)은 층(122)을 구비하지 않은 TSV(120)를 가질 것이고, 다른 층(장벽, 기본 금속, 및 전기증착 금속)은 아래 기술된 바와 같지만, 층 아래에서 TSV 벽 위에 유전 층을 갖지 않고 형성될 것이다.
TSV 의 형성
실리콘 기판에서 매끄러운 측벽을 갖는 바이어의 형성은 TSV를 사용하는 3D 디바이스의 제조에서 중요한 단계이다. 본 발명에 따라, 바이어를 형성하는 임의의 알려진 방법이 사용될 수 있고, 바이어는 제조 공정 동안 임의의 적절한 시간에 형성될 수 있다. 형성에 사용된 공정과, 바이어의 크기는 본 발명에서 제한되지 않는다.
전기증착에 의한 TSV 충전
고순도 구리와 같은 금속을 이용한 TSV의 완전하고, 공극이 없으며, 함유물이 없는 충전은, TSV를 통합한 디바이스의 제조에서 매우 중요한 단계이다. 불완전한 금속 충전, 예를 들어, TSV에, 공극이나 함유물을 포함하는 충전은 단락(short-circuiting) 또는 불량한 전도를 일으키고, 전체 디바이스의 전기적인 성능에 영향을 미칠 것이다. 증착된 구리의 입자 크기는 매우 중요한데, 이는, 입자 조도(grain roughness)가 전기 저항률, 전기이동 저항, 및 TSV에서 내부 응력과 같은 전기적 특성에 직접 영향을 미칠 수 있기 때문이다. 본 명세서에 기재된 바와 같이, TSV에서 내부 응력은, TSV가 위치한 웨이퍼 또는 실리콘 기판의 굽힘이나 변형을 일으키면 상당한 문제를 일으킬 수 있다. 상기 응력은, 예를 들어, 거친 입자 또는 이와 다른 결함으로부터 생길 수 있고, 결과적인 변형 또는 굽힘은 전체 디바이스의 기계적인 고장을 일으킬 수 있다. 그래서, 높은 종횡비의 TSV에서 매끄럽고, 공극이 없으며, 함유물을 갖지 않는 미세한 미세 금속의 증착은 필수적이다. 본 발명은 고순도 구리의 이러한 증착을 제공한다.
그래서, 본 발명에 따라, 예를 들어, 반도체 기판(웨이퍼)을 통해 형성된 실리콘 관통 전극(TSVs)에서 고순도 구리 충전을 생성하는 공정이 제공되고, 반도체 디바이스 제조의 종래 알려진 공정으로 실행될 수 있다.
증가된 전기증착 속도(electrodeposition rate)를 얻기 위해, 전기도금될 캐소드 바이어 벽(cathodic via wall)을 포함하는 기판은 증착 속도를 높이기 위해 가열될 수 있다. 그러나, 기판을 가열하는 것은 전기도금조 조성물의 온도 증가를 가져올 것이고, 이러한 온도 증가는 배쓰 첨가제(들)의 빠른 분해를 초래할 수 있다. 배쓰 첨가제(들)는 TSV에서 최적의 품질의 전기증착을 얻기 위해 필요하고, 임의의 손실이 문제가 될 수 있다. 만일 첨가제 손실이 보상되지 않으면, TSV에서 전기증착의 품질은 나빠질 것이다. 만일 손실이 보상될 수 있지만 너무 광범위하다면, 공정의 비용이 증가하고 경제성이 없어질 수 있다.
전기증착 품질과 속도(rate)의 크게 향상된 조합을 얻기 위해서는, 본 발명에 따라, 기판이 가열되고 전기도금조 조성물은 냉각되거나 그렇지 않으면 공정 동안 기판이 가열되는 온도 미만의 온도에서 유지된다. 상기 전기도금조가 더 낮은 온도에서 유지되기 때문에, 전기도금조 조성물에서 첨가제(들)는 안정화되고, 기판에 인접한 전기도금조 조성물의 부분만이 가열되며, 가열된 부분의 온도는 가열된 기판과의 접촉에 이어 비교적 신속하게 감소한다. 가열의 결과, TSV를 형성하기 위한 바이어에서 전기증착의 속도는 실질적으로 증가하는 반면, 전기증착의 품질은 첨가제(들)의 존재 때문에 그대로 유지된다. 본 발명에 따라, 온도에 의해 유발된 첨가제 분해의 단점은 피하면서 이러한 이점이 얻어진다.
본 발명자는, 기판 온도가 약 30℃ 내지 약 60℃에서 유지되면, 일 실시예에서 약 40℃ 내지 약 60℃에서 유지되면, 최상의 결과가 얻어짐을 발견하였다. 온도가 높을수록, 전기증착은 더 빨리 일어날 것이기 때문에, 기판 온도를 가능한 한 많이 증가시키고자 한다. 따라서, 본 발명자는, 배쓰 온도가, (a) 기판 온도보다 적어도 5℃ 낮고, (b) 약 15℃ 내지 약 35℃의 범위, 및 일 실시예에서 약 15℃ 내지 약 30℃, 및 일 실시예에서, 약 20℃의 온도에서 유지될 때, 뛰어난 결과가 얻어질 수 있음을 결정하였다. 배쓰 온도가 낮을수록, 첨가제의 더 적은 열화(degradation)가 관찰된다. 그러나, 이는 전기증착 속도에 앞에서 기재한 부정적인 영향을 가질 수 있다. 따라서, 이러한 온도 사이에 균형이 존재한다. 이해될 바와 같이, 증착될 금속의 아이덴티티(예를 들어, 고순도 구리), 첨가제의 성질, 기판의 성질, 선택적인 유전체 및/또는 장벽 층의 존재, 및 주어진 용도에 필요한 전기증착 금속 품질의 고려를 포함하여, 각 시스템에 특정한 인자가 고려되어야만 한다.
이러한 인자의 일부 또는 전부는 주어진 경우에서 중요성이 더 크거나 더 작을 수 있지만, 일반적으로 모두 고려될 필요가 있다. 이렇게 하면, 본 발명자는 앞에 기재한 온도가, 본 명세서에 기술한 바와 같이 사용하면, 본 발명의 목적을 얻는데 적절하다고 생각한다. 기재한 바와 같이, TSV의 기능을 위해 전기도금이 TSV를 위해 가능한 최상의 충전재를 증착하는 것이 매우 중요하고, 본 발명은 이러한 목적에 예상치 못하게 효율적인 수단을 제공한다.
본 발명의 일 실시예에 따른 공정은, 다음 단계 (1)~(6){단계 (2)와 (3)은 상술한 바와 같이 선택적임}을 포함하여, 실리콘 관통 전극(TSV)을 형성하기 위해 실리콘 기판에서 바이어에 고순도 구리를 증착하는 것을 제공한다.
(1) 적어도 하나의 바이어를 포함하는 실리콘 기판을 제공하는 단계로서, 상기 바이어는 내부 너비 치수가 약 1 미크론 내지 약 30 미크론 이상이고, 깊이가 약 5 미크론 내지 약 450 미크론이며, 깊이:너비 종횡비가 적어도 3:1인 내부 표면을 포함하고, 상기 바이어는 후속하는 금속의 전기증착을 위한 충분한 컨덕턴스를 얻기 위해 기본 금속의 두께를 갖는 내부 표면의 기본 금속 층 피복을 더 포함하는, 상기 실리콘 기판을 제공하는 단계와,
(2) 선택적으로, 바이어의 내부 표면에 유전 층을 형성하는 단계와,
(3) 선택적으로, 유전 층(존재할 경우) 또는 바이어의 내부 표면 위에 장벽 층을 형성하는 단계로서, 상기 장벽 층은, 구리가 실리콘 기판으로 확산하는 것을 방지하는 재료이거나 재료를 포함하고, 필요시, 이후 형성된 기본 금속 층과의 융화성을 향상시키기 위해 이전 층(들) 위에 라이너 층을 형성하는 단계를 포함하는, 상기 장벽 층 형성 단계와,
(4) 임의의 이전 층(들) 상에서, TSV의 내부 표면 위에 기본 금속 층을 형성하는 단계와,
(5) 전해 금속 도금 시스템의 전해조에, 캐소드로 연결된 기본 금속 층을 제공하는 단계로서,
상기 시스템은,
실리콘 기판을 유지하고 실리콘 기판을 제 1 온도로 균일하게 가열하도록 조절된 척(chuck)과,
전해조의 온도를 제 2 온도로 유지하기 위한 온도 제어 장치와,
불용성 치수 안정성 애노드와 금속의 금속성 공급원으로서, 상기 전해조는 산, 금속의 이온 공급원, 제 1 철(ferrous) 및/또는 제 2 철(ferric) 이온 공급원, 및 증착된 금속의 물리-기계 특성을 조절하기 위한 적어도 하나의 첨가제를 포함하는, 상기 불용성 치수 안정성 애노드와 금속의 금속성 공급원을
포함하는, 상기 기본 금속 층 제공 단계와,
(6) 상기 불용성 치수 안정성 애노드와 상기 기본 금속 층 사이에 전기 전압을 인가하여, 상기 기본 금속 층 상에 금속을 전기증착하는데 충분한 시간 동안 상기 전해조를 통해 전류가 상기 애노드와 상기 기본 금속 층 사이에 흘러서 TSV를 형성하는 단계로서, Fe+2/Fe+3 산화환원 시스템{때로 매개체(mediator)로 불림}은, 상기 금속 공급원으로부터 금속의 이온을 용해시켜 전기증착될 금속의 추가 이온을 제공하도록 상기 전해조에 확립되고, 제 1 온도는 약 30℃ 내지 약 60℃의 범위에 유지되고, 제 2 온도는, (a) 상기 제 1 온도보다 적어도 5℃ 낮고, (b) 약 15℃ 내지 약 35℃ 범위의 온도에 유지되는, 상기 전기 전압을 인가하는 단계. 일 실시예에서, 제 2 온도는 20℃±2℃이다. 일 실시예에서, 제 1 온도는 약 35℃ 내지 약 55℃이다. 일 실시예에서, 제 1 온도가 약 35℃ 내지 약 55℃이면, 제 2 온도는 20℃±2이다. 일 실시예에서, 제 1 온도가 약 40℃ 내지 약 45℃이면, 제 2 온도는 20℃±2이다. 이 공정이 실행되면, 특히 금속으로 구리를 사용하여 실행되면, 매우 우수한 특징을 갖는 TSV가 얻어지고, 공정은 최소한의 첨가제(들) 손실로 효율적으로 작동한다.
도 3은 본 발명의 상술한 공정의 실시예에 따라 사용하기 위한 전기도금 장치(300)의 개략적인 단면도이다. 장치(300)의 개략적인 도시는 상술한 방법을 실행하는데 적합한 장치의 구성요소의 예시적인 배열을 포함한다. 인식되는 바와 같이, 이러한 장치의 다른 배열이 구성될 수 있고, 본 명세서에 기술된 것과 실질적으로 동일한 방식으로 작용할 것으로 예상된다. 그래서, 본 발명은 본 명세서에 기술된 장치에 제한되지 않지만, 특정 온도 제어와, 본 발명의 다른 특징을 허용하는 한, 이 기술 분야에 알려져 있는 임의의 적절한 장치에서 공정이 실행될 수 있다.
도 3은, 당업자에 의해 추가 변형되고 도 3의 특정한 전기도금 장치(300)에 제한되지 않는 전기도금 장치(300)의 일 실시예를 도시한다. 상기 전기도금 장치(300)는, 도금 탱크(plating tank)(302), 하나 이상의 불용성이고, 치수적으로 안정한 애노드(304), 전해질(306), 반도체 기판(310)을 유지하기 위한 기판 척(308), 전해질 입구(312), 냉각 유닛(314), 순환 펌프(316), 및 금속 공급원(318)을 포함한다. 척(308)은, 기판(310)을 유지하고 기판(310)을 전해질(306)의 온도보다 높은 제 1의 선택된 온도로 균일하게 가열하도록 조절된다. 척(308)은 척의 하부 표면 위에 기판(310)을 고정(griping), 유지(holding), 및 지지(supporting)하기 위해 이 기술 분야에 알려져 있는 적절한 그립 메커니즘이 갖추어져 있다. 척(308)은 가열 요소(308a)를 더 포함한다. 기판(310)은 바이어(310a)와 기본 금속 층(310a)을 포함한다 (일정 비례가 아님). 냉각 유닛(314)과 순환 펌프(316)는 전해질 저장소(electrolyte reservoir)(320)에 사용하기 편리하게 포함되거나, 외부에 위치하고 적절한 배관(piping)을 통해 장치(300)에 작동 가능하게 연결될 수 있다. 저장소(320)의 전해질(306)은 펌프(316)에 의해 올려져서, 냉각 유닛(314)과 금속 공급원(318)을 통해 펌핑된다. 전해질(306)이 펌핑, 냉각, 및 금속 공급원과 접촉되는 순서는, 전해질(306)의 실제 온도, Fe+3/Fe+2 산화환원 시스템과 금속의 상대적인 반응성, 및 전해질에서 금속 이온의 용해도와 같은 인자를 고려하여, 당업자에 의해 알려진 바와 같이, 임의의 순서로 수정될 수 있다. 금속 공급원(318)은 전기증착될 금속의 펠릿(pellet), 볼(ball), 비드(bead), 바(bar) 등과 같은 입자를 포함할 수 있고, 전해질(306)을 위한 보충 금속 이온의 공급원이다. 본 명세서에서 논의된 바와 같이, 본 발명의 Fe+3/Fe+2 산화환원 시스템에서, 금속은 순환 전해질에서 Fe+3 이온에 의해 입자로부터 전해질(306)로 분해된다. Fe+3 이온은, 금속이 산화되는 동안, 예를 들어, Cu0가 Cu+2 이온으로 산화되는 동안, Fe+2로 환원된다. 전해질(306)은, 전해질 입구(312)로부터 도금 탱크(plating tank)(302)로, 기판(310) 상에서 위를 향해 바이어(310a)로 유동하고, 금속은 기판(310) 상의 기본 금속 층(310)의 위에 바이어(310a)에서 전기도금된다. 과도한 전해질(312)은 위어(weir)(322)에서 넘쳐, 도 3에 도시된 바와 같이, 상기 전해질이 전해질 저장소(320)로 복귀하는 트로프(trough) 및/또는 냉각 유닛(314)과 재순환 펌프(316)에 대한 적절한 배관으로 유동한다. 추가 또는 보충 화학약품과 용액 메이크업(solution make-up)은 시스템 안으로 도입될 수 있고, 예를 들어, 메이크업 저장소(make-up reservoir)(326)로부터 적절한 배관(328)을 통해 전해질 저장소(320)로 도입될 수 있다. 도 3에는 단일 메이크업 저장소(326)와 배관(328)으로 도시되어 있지만, 이해될 바와 같이, 다수의 이러한 장치가 필요시 사용될 수 있다.
반도체 기판(310)이 도금 탱크(302)의 상부 부분에 있으면, 반도체 기판(310)은 도금 탱크(302) 안과 밖으로 쉽게 이동할 수 있다. 척(308)은 척 위에 배치되거나(도시) 척 안에 포함된(미도시) 가열 요소(308a)를 포함하여, 열을 발생하거나 기판(310)에 열을 전도한다. 가열 요소는, 열 교환을 수행할 수 있는 열 오일(thermal oil)을 함유하는 열 교환 파이프, 또는 전기열 코일(electrothermal coil)과 같은 임의의 다른 적합한 가열 요소일 수 있다. 일 실시예에서, 척(308)은 기판(310)을 가열 및 냉각 모두를 수행할 수 있다. 일 실시예에서, 척(308)은 기판(310)을 가열만 할 수 있고, 냉각은 할 수 없다. 화살표로 표시된 바와 같이, 장치(300)는 또한 전해질(306)에서 기판(310)을 회전하기 위한 전기 모터(미도시)와 같은 장치를 포함할 수 있다. 직접 전기 모터(direct electric motor), 기어 또는 벨트 구동 모터, 유체 구동 장치(fluid-driven device), 및 알려진 이러한 회전 장치의 동등물과 같은, 임의의 적절한 장치가 회전을 위해 사용될 수 있다.
도 3에 도시된 바와 같이, 온도 센서와 제어기(330)가 제공된다. 온도 센서와 제어기(330)는, 기판(310)의 온도를 결정하기 위한 하나 이상의 온도 센서(330a)와, 적절한 미리 선택된 제 1 온도로 기판(310)을 가열할 때 가열 요소(308a)의 작동을 제어하기 위한 온도 제어기(330b)를 포함한다.
냉각 유닛(314)은 순환 전해질(306)의 온도를 조절하고 감소시키기 위해 이 기술 분야에 알려진 임의의 적절한 장치일 수 있다. 장치(300)는, 순환 전해질(306)의 온도를, 온도 감지기(332a)를 통해 감지하고, 온도 제어기(332b)를 통해 제어하기 위한 온도 제어 장치(332)를 포함한다. 이러한 시스템을 사용하여, 장치(300)는 전해질의 온도를 미리 결정된 온도로 유지할 수 있고, 상기 온도는, 본 발명에 따라, 상술한 바와 같이 기판(310)이 가열되는 온도보다 낮다.
도시되지는 않았지만, 이해될 바와 같이, 상술된 배쓰와 기판 온도 제어 장치 외에, 예를 들어, 전해질용 유동 센서와 기판용 제어기, 척, 전해질 등, 전기증착을 위한 전기 연결과 전류 제어기, 척을 회전시키기 위한 속도 제어기, 기체와 버블 센서 등과 같이, 모두 이 기술 분야에서 알려진 것으로 사용될 수 있는 다른 적절한 제어 장치가 시스템(300)에 포함된다. 또한, 도 3에는, 기판이 아래쪽으로 배향되고 전해질이 위쪽으로 유동하는 것으로 도시되어 있지만, 이는 뒤집히거나, 기울어지거나, 또는 이와 달리 재배향될 수 있고, 본 발명은, 실험이 그렇게 지시하거나 제안할 수 있는 경우를 제외하고, 임의의 특별한 배향의 작업에 제한되지 않는다.
공정의 결과, 금속은 반도체 기판(310) 위의 기본 금속 층(310b) 위에 증착되고, 특히 기판(310)에서 바이어(310a)에 증착되며, 바이어는 완전하고 균일하게 금속, 예를 들어, 고순도 구리로 충전된다.
본 발명의 일 실시예에서, 공정의 단계(1)에서, 실리콘 기판은 미리 형성된 바이어를 구비한다. 대안적으로, 공정은, 본 발명에 따라 공정을 실행하기 위해 사용된 전기도금 장치를 포함하는 도구(tool) 또는 장치로 기판을 운반하기 전에, 바이어를 형성하는 단계를 포함할 수 있다. 앞에 기재된 바와 같이, 바이어는 임의의 적절한 방법으로 형성될 수 있고, 가장 흔히 반응성 이온 에칭으로 형성된다. 실리콘 기판이 제공되는 공정의 지점에는, 수백 또는 심지어 수천 개의 미리 형성된 바이어가 존재할 수 있다. 이는 물론, 공정에서 바이어의 어떤 지점이 충전되어야 하는지와, 기판의 종류, 기판이 사용될 용도 등과 같이 쉽게 인지될 다른 인자에 의존한다.
일반적으로, 바이어의 내부 표면은 실리콘 기판의 실리콘으로 형성되거나, 반응성 이온 에칭으로부터 생긴 반응 생성물로 형성될 수 있다. 그래서, 예를 들어, 반응성 이온 에칭이 플루오르화물(fluoride)과 같이, 존재하는 할로겐을 사용하여 실행된 경우, 바이어의 내부 표면은 주로 또는 필수적으로 실리콘 헥사플루어라이드(silicon hexafluoride)와 같은 실리콘 할라이드를 함유하거나 이것으로 구성될 수 있다. 이와 유사하게, 반응성 이온 에칭이, 존재하는 산소를 사용하여 실행된 경우, 양(amount)의 내부 표면은 이산화규소를 주로 포함하거나 이산화규소로 필수 구성된다. 그래서, 이러한 실시예에서, 공정의 후속 단계를 진행하기 전에 유전 층을 형성하거나 증착하는 단계를 포함하는 것이 필요하지 않을 것이다. 요구된 경우, 물론, 유전성 재료의 개별 또는 추가 층은 임의의 적절한 알려진 방법으로 형성될 수 있다. 앞에 기재된 바와 같이 유전 층은 본 발명에 필요하지 않지만, 당업자에 의해 결정된 바와 같이, 필요시 사용될 수 있다.
TSV는 본 발명에 따라 고순도의 구리로 충전될 것이기 때문에, TSV에 인접하게 위치한 실리콘 기판에 대한 구리 원자의 확산을 방지하기 위해 적절한 조치가 취해져야 한다. 그래서, 일 실시예에서, TSV가 형성된 기판의 실리콘으로 나중에 증착된 구리(later-deposited copper)가 확산하는 것에 대한 장벽을 제공하기 위해, TSV의 내부 측벽에 장벽 층이 형성된다. 일 실시예에서, 장벽 층은 이를 통한 구리의 확산을 감소 및/또는 제거할 수 있는 탄탈 함유 재료이다. 일 실시예에서, 장벽 층은 질화탄탈이다. 기재된 바와 같이, 라이너 층은 장벽 층 위에 형성될 수 있다. 라이너 층은, 장벽 층이 질화탄탈일 때, 탄탈로 형성될 수 있다. 장벽 층과 라이너 층은, 존재하면, 예를 들어, 스퍼터링 공정으로 형성될 수 있다. 이러한 장벽 재료의 층을 형성하기 위한 적절한 방법이 기술 분야에 알려져 있고, 필요시 당업자에 의해 선택될 수 있다.
장벽 층의 표면에 구리가 전해에 의해 증착될 수 있도록 하기 위해, 장벽 층은, 장벽 층 위에 적절한 기본 금속 층을 증착하여 전기 전도성 층으로 덮일 수 있다. 일 실시예에서, 기본 금속 층이 이후 도포되고, 이는 다음의 전해 금속화를 위한 전기 전도성 베이스를 형성한다. 일 실시예에서, 두께가 약 0.02㎛ 내지 약 0.3㎛인 전체 표면 층이 기본 금속 층으로 도포된다. 일 실시예에서, 기본 금속 층은 물리 금속 증착 공정 및/또는 CVD 공정 및/또는 PECVD 공정에 의해 도포된다. 이 외에 또는 대안적으로, 도금 공정, 예를 들어, 무전해 금속 증착 공정이 또한 사용될 수 있다. 예를 들어, 구리로 형성된 기본 금속 층이 증착될 수 있다. 다른 전도성 층, 일반적으로 금속 층이 또한 적합할 수 있다. 이러한 전도성 층은, 예를 들어, 텅스텐, 은, 금, 백금, 아연, 주석, 또는 임의의 다른 금속과 같은 금속, 또는 비전도성 기판에 구리를 전기증착하기 위한 시드 층으로 사용하기 위해 알려진 실리사이드(silicide)를 포함할 수 있다.
일 실시예에서, 장벽 층이 포함될 때, 장벽 층은, 상술한 장벽과 유전체 모두로 작용하는 질화규소 및 질화탄탈과 같은 재료로 형성된다. 이 경우, 개별 유전 층은 생략될 수 있고, 상기 단계(2)가 생략될 수 있다. 물론, 장벽 층이 유전체로 작용하는 경우에도, 개별 유전 층을 형성하는 것이 바람직할 수 있다. 앞에 기재된 바와 같이, 일부 실시예에서, 바이어가 형성되는 방법에 의존하여, 바이어는 적절한 위치의 유전 층과 형성될 수 있고, 유전 층은 선택적이다. 앞에서 또한 기재된 바와 같이, 다른 층에 관계없이, 바이어가 형성되는 기판에 의존하여, 유전 층은 선택적이다. 다른 재료의 성질은 이 점에 관해서 또한 고려될 수 있다.
일 실시예에서, 기본 금속 층은, 무전해 도금 공정, 물리 증착 공정, 화학 증기 증착 공정, 또는 플라즈마 화학 증기 증착 공정 중 하나 이상의 공정으로 형성된다. 기본 금속 층은 고순도 구리의 전기증착을 위한 적절한 전도성 표면을 제공하기 위해 바이어의 표면에 도포된다. 그래서, 기본 금속 층은, 바이어의 내부 표면을 완전히 덮는 방식으로 도포되는 것이 매우 바람직할 것이다.
기본 금속 층은, 구리가 후속 단계에서 증착될 수 있는 전도성 표면을 제공할 정도로 충분히 두꺼울 필요만 있다. 이 두께는, 예를 들어, 약 1nm 내지 약 10nm의 수 나노미터 정도로 작을 수 있다. 그러나, 충분한 커버리지가 얻어졌음을 보장하기 위해 기본 금속의 다소 더 두꺼운 층을 도포하는 것이 바라직할 수 있다. 그래서, 일 실시예에서, 기본 금속 층은 약 0.01 미크론 내지 약 0.5 미크론(즉, 약 10nm 내지 약 500nm) 범위의 두께를 갖는다. 다른 실시예에서, 기본 금속 층은 약 0.02 미크론 내지 약 0.25 미크론 범위의 두께를 갖고, 다른 실시예에서, 기본 금속 층은 약 0.05 미크론 내지 약 0.2 미크론 범위의 두께를 갖는다.
일 실시예에서, 기본 금속 층은 구리를 포함한다. 다른 실시예에서, 기본 금속 층은 고순도 구리를 포함하고, 상기 구리는 바이어를 충전하기 위해 사용된 나중에 증착된 구리와 실질적으로 동일한 순도를 갖는다. 기본 금속 층은, 바이어의 내부 벽에 충분한 커버리지를 제공하고, 부착할 전기증착 구리에 대해 충분한 전도성을 제공한다는 조건으로, 구리와 다른 금속을 포함할 수 있다. 그래서, 예를 들어, 여러 실시예에서, 구리와 다른 금속은, 금, 은, 백금, 팔라듐, 알루미늄, 또는 전이 금속 중 임의의 금속을 포함할 수 있다. 그러나, 당업자에게 즉시 분명할 이유 때문에, 구리는 보통 기본 금속 층에 사용할 가장 바람직한 금속일 것이다.
앞에 기재된 바와 같이, 장벽 층은 바이어에 형성될 수 있다. 장벽 층은, TSV가 위치한 기판으로 TSV의 구리가 확산하는 것을 방지하기 위해 필요할 수 있다. 장벽 층은 기판으로 구리가 확산하는 것에 대한 충분한 장벽을 제공하는 임의의 재료로 만들어질 수 있다. 장벽 층은 기판에 대한 구리 원자의 확산을 방지하거나, 또는 장벽 층이 전체적으로 이러한 확산을 금지할 수 있도록 하는 임의의 적절한 재료로 이루어질 수 있다. 예를 들어, 장벽 층은, 질화탄탈, 질화티타늄과 같은 재료 및/또는 다른 적절한 재료를 포함하는 하나 이상의 층으로 이루어질 수 있다. 그래서, 장벽 층은, TSV가 형성된 기판에 구리가 확산하는 것을 방지하는 재료이거나 이 재료를 포함하고, 또는 장벽 층은 이러한 구리의 확산을 금지하는 재료 또는 하위 층(sub-layer)을 포함한다. 일 실시예에서, 장벽 층은 질화탄탈을 포함한다. 일 실시예에서, 장벽 층은 질화탄탈을 포함하고, 탄탈의 라이너 층으로 덮인다. 탄탈은 장벽 층에 대한 기본 금속 층의 향상된 부착을 제공한다. 바이어가, 예를 들어, RIE로 형성되면, 바이어의 측벽은 거칠고 "손상"될 수 있으며, 질화탄탈과 탄탈은 측벽에 대한 장벽 기능과 부착 모두를 제공한다.
일 실시예에서, 장벽 층은 질화규소 또는 탄화규소 또는 질화탄화규소(silicon carbide nitride)와 같은 재료로 형성될 수 있다. 전형적으로, 장벽 층은, 장치와 공정 요건에 따라, 진보된 잘 확립된 스퍼터 증착 기술 또는 원자 층 증착(ALD)에 의해 형성될 수 있다.
일 실시예에서, 유전 층이 존재하고 이산화규소를 포함한다. 일 실시예에서, 유전 층이 존재하고 질화규소를 포함한다. 이 실시예에서, 질화규소는, 구리 이동에 대한 장벽과 전류 누출을 방지하기 위한 유전 층 모두를 형성하여, 이중 임무를 제공할 수 있다. 이러한 경우에는, 기재된 바와 같이, 장벽 층은 장벽으로 작용하고 전기 절연을 제공하기 위한 유전체로 작용할 수 있을 뿐만 아니라, 구리(또는 바이어를 충전하기 위해 사용된 다른 금속)의 이동에 대한 장벽으로 작용할 수 있다.
일 실시예에서, 유전 층은, 초기 바이어를 형성하기 위한 에칭 단계 동안 또는 상기 에칭 단계에 이어서, 바이어의 내부 표면에 형성된다. 실리콘의 산화는 이산화규소를 형성되도록 하고, 이러한 유전성 재료는 주변 실리콘 기판, 팁, 또는 웨이퍼로부터 TSV의 전기적인 절연을 제공하도록 사용될 수 있다. 유전 층은 임의의 적절한 공정에 의해 형성될 수 있다. 다른 실시예에서, 이산화규소 층은, 예를 들어, TEOS 공정에 의해 형성되거나, 또는 바이어의 실리콘 측벽의 산화에 의해 형성된다. 이러한 유전성 재료의 층을 형성하기 위해 적합한 재료는 이 기술 분야에 알려져 있고 필요시 당업자에 의해 선택될 수 있다.
일 실시예에서, 도포 단계는 바이어를 완전히 충전하기 위해 고순도 구리를 전기증착하는데 효과적이다. 그래서, 상기 실시예에서, 불용성인 치수 안정성 애노드와 기본 금속 층 사이에 전기 전압을 인가하여, 전류가 이 사이로 흐르는 단계는, 바이어를 완전히 충전하고 내부 구멍(inner cavity)이 없는 TSV를 형성하기 위해 고순도 구리를 전기증착하는데 충분한 시간 동안 실행된다.
일 실시예에서, 증착된 고순도 구리는, 실질적으로 내부 응력이 없거나, 또는 후속 가공처리시 실리콘 기판의 굽힘을 일으키지 않는 매우 낮은 수준의 내부 응력을 포함한다. 증착된 고순도 구리에서 내부 응력의 존재는 후속 공정 단계 동안 가열시 기판의 굽힘 또는 변형을 일으킬 수 있다. 일반적으로, 고순도 구리 증착물은 실질적으로 내부 응력이 없는 것이 바람직하다. 모든 내부 응력의 존재를 완전히 피하는 것이 가능하지 않을 수 있기 때문에, 내부 응력의 수준이 후속 가공처리 동안 기판의 굽힘 또는 변형이 없는 정도로 매우 낮은 한, 응력의 수준은 허용 가능하다.
일 실시예에서, 증착된 구리는 공극 및 구리가 아닌 함유물을 실질적으로 갖지 않는다. 증착된 고순도 구리는 공극 및 구리가 아닌 함유물을 갖지 않는 것이 매우 바람직하다. 만일 공극이 존재하면, 후속 가열시, 공극은 기판의 변형을 일으킬 수 있다. 이러한 변형은 만족스럽지 않은 생성물을 생성할 것이다. 존재할 수 있는 임의의 구리가 아닌 함유물은 구리의 전도성에 변화를 가져올 것이고, 이에 따라, TSV의 기능을 방해할 것이다. 이러한 이유 때문에, 고순도 구리 증착물은 임의의 실질적인 양의 구리가 아닌 함유물을 포함하지 않아야 한다.
전해조( electrolytic bath )
적어도 하나의 구리 이온 공급원, 바람직하게는 무기 또는 유기 음이온을 갖는 구리 염(copper salt), 예를 들어, 황산구리, 설폰산 구리 메탄(copper methane sulfonate), 파이로인산구리, 플루오로붕산구리, 또는 설파민산구리(copper sulfamate)를 함유하는 외에, 구리 증착에 사용된 전해조는 상기 전해조의 전기 전도성을 증가시키기 위한 적어도 하나의 물질, 예를 들어, 황산, 메탄 설폰산, 파이로인산, 플루오로붕산, 또는 아미도황산을 더 함유한다.
일 실시예에서, 상기 전해조에서,
산은, 약 50 내지 약 350 g/ℓ, 또는 약 180 내지 약 280 g/ℓ, 또는 약 100 내지 약 250 g/ℓ, 또는 약 50 내지 약 90 g/ℓ 범위의 배쓰 농도인 농축 황산이고,
금속 이온의 공급원은, 약 20 내지 약 250 g/ℓ, 또는 약 80 내지 약 140 g/ℓ, 또는 약 180 내지 약 220 g/ℓ 범위의 공급원 화합물(source compound)의 배쓰 농도인 황산구리 5수화물(CuSO4ㆍ5H2O)이며,
제 1 철 및/또는 제 2 철 이온의 공급원은, 약 1 내지 약 120 g/ℓ, 또는 약 1 내지 약 20 g/ℓ 범위의 공급원 화합물의 배쓰 농도인 황산 제 1 철 7수화물 및/또는 황산 제 2 철 9수화물이고,
적어도 하나의 첨가제는, 중합체 산소 함유 화합물, 유기 황 화합물, 티오요소 화합물, 또는 중합체 페나조늄 화합물 중 하나 이상을 포함한다.
배쓰와 공정에 관한 추가 상세는 다음과 같이 제공된다.
본 발명에 따른 전기도금조는 구리 증착물의 물리-기계적 특성을 제어하기 위한 적어도 하나의 첨가제 화합물을 함유한다. 적절한 첨가제 화합물은, 예를 들어, 중합체 산소 함유 화합물, 유기 황 화합물, 티오요소 화합물, 중합체 페나조늄 화합물, 및 중합체 질소 화합물, 및 이러한 임의 첨가제 화합물 중 임의의 두 개 이상의 혼합물 또는 조합이다.
적절한 예시적인 중합체 산소 함유 화합물은, 다음 중 하나 이상을 포함한다.
카르복시메틸 셀룰로오스,
노닐페놀-폴리글리콜 에테르,
옥탄디올-비스-(폴리알킬렌글리콜 에테르),
옥탄올폴리알킬렌글리콜 에테르,
올레산 폴리글리콜 에스테르,
폴리에틸렌-프로필렌글리콜 공중합체,
폴리에틸렌글리콜(PEG),
폴리에틸렌글리콜-디메틸에테르,
폴리옥시프로필렌글리콜,
폴리프로필렌글리콜,
폴리비닐 알코올,
스테아린산 폴리글리콜 에스테르,
스테아릴 알코올 폴리글리콜 에테르,
β-나프톨 폴리글리콜 에테르.
중합체 산소 함유 화합물 첨가제 화합물은, 약 0.005 g/ℓ 내지 약 20 g/ℓ과, 일 실시예에서, 약 0.01 g/ℓ 내지 약 5 g/ℓ 범위의 농도로 전기증착조에 포함될 수 있다.
수용성을 제공하기 위한 적절한 작용기를 갖는 적절한 예시적인 황 화합물은, 다음 중 하나 이상을 포함한다.
3-(벤조티아졸일-2-티오)-프로필설폰산, 나트륨 염,
3-머캅토프로판-1-설폰산, 나트륨 염,
에틸렌디티오디프로필설폰산, 나트륨 염,
비스-(p-설포페닐)-2황화물, 2나트륨 염,
비스-(ω-설포부틸)-2황화물, 2나트륨 염,
비스-(ω-설포히드록시프로필)-2황화물, 2나트륨 염,
비스-(ω-설포프로필)-2황화물, 2나트륨 염(SPS),
비스-(ω-설포프로필)-황화물, 2나트륨 염,
메틸-(ω-설포프로필)-2황화물, 2나트륨 염,
메틸-(ω-설포프로필)-3황화물, 2나트륨 염,
0-에틸-2티오카르복시산-S-(ω-설포프로필)-에스테르, 칼륨 염,
티오글리콜산(thioglycolic acid),
티오인산-O-에틸-비스-(ω-설포프로필)-에스테르, 2나트륨 염,
티오인산-트리스-(ω-설포프로필)-에스테르, 3나트륨 염.
상기 수용성 황 함유 화합물 외에, 미국 특허 제 7,220,347호에 기재된 것과 같은 황 함유 화합물이 사용될 수 있다. US 7,220,347호의 기재내용은 추가 관련 정보를 위해 참조될 수 있고, US 7,220,347호의 기재내용은 본 명세서에 참조로 포함된다. 수용성 유기 황 첨가제 화합물은, 약 0.0005 g/ℓ 내지 약 0.4 g/ℓ과, 일 실시예에서, 약 0.001 g/ℓ 내지 약 0.15 g/ℓ 범위의 농도로 전기증착조에 포함될 수 있다.
적절한 예시적인 티오요소 종류의 화합물은, 다음 중 하나 이상을 포함한다.
티오요소,
N-아세틸티오요소,
N-트리플루오로아세틸티오요소,
N-에틸티오요소,
N-시아노아세틸티오요소,
N-알릴티오요소,
o-톨일티오요소(toylthiourea),
N,N'-부틸렌 티오요소,
티아졸리딘 티올(thiazolidine thiol),
4-티아졸린 티올,
이미다졸리딘 티올(N,N'-에틸렌 티오요소),
4-메틸-2-피리미딘 티올,
2-티오우라실(2-thiouracil).
적절한 예시적인 페나조늄 화합물은 다음 중 하나 이상을 포함한다.
폴리(6-메틸-7-디메틸아미노-5-페닐 황산 페나조늄),
폴리(2-메틸-7-디에틸아미노-5-페닐 염화 페나조늄),
폴리(2-메틸-7-디메틸아미노-5-페닐 황산 페나조늄),
폴리(5-메틸-7-디메틸아미노 아세트산 페나조늄),
폴리(2-메틸-7-아닐리노-5-페닐 황산 페나조늄),
폴리(2-메틸-7-디메틸아미노 황산 페나조늄),
폴리(7-메틸아미노-5-페닐 아세트산 페나조늄),
폴리(7-에틸아미노-2,5-디페닐 염화 페나조늄),
폴리(2,8-디메틸-7-디에틸아미노-5-p-톨일 염화 페나조늄),
폴리(2,5,8-트리메틸-7-디메틸아미노 황산 페나조늄),
폴리(2,8-디메틸-7-아미노-5-페닐 황산 페나조늄),
폴리(7-디메틸아미노-5-페닐 염화 페나조늄).
적절한 예시적인 중합체 질소 함유 화합물은 다음 중 하나 이상을 포함한다.
폴리에틸렌이민,
폴리에틸렌이미드,
폴리아크릴산 아미드,
폴리프로필렌이민,
폴리부틸렌이민,
N-메틸폴리에틸렌이민,
N-아세틸폴리에틸렌이민,
N-부틸폴리에틸렌이민,
폴리(디알킬아미노에틸 아크릴레이트),
폴리(디알릴 디메틸 암모늄),
폴리비닐 피리딘,
폴리비닐 아미딘,
폴리알릴아민,
폴리아민설폰산.
첨가제 화합물로, 티오요소 유형의 화합물, 중합체 페나조늄 화합물, 및 중합체 질소 함유 화합물은 약 0.0001 g/ℓ 내지 약 0.50 g/ℓ, 및 일 실시예에서, 약 0.0005 g/ℓ 내지 약 0.04 g/ℓ 범위의 농도로 사용될 수 있다.
일 실시예에서, 전기도금조는 4차 질소 함유 화합물을 레벨러(leveler)로 포함한다. 4차 질소를 포함하는 상기 중합체 질소 함유 화합물 외에, 미국 특허 제 7,220,347호에 기재된 것과 같은 4차 화합물이 명세서에 기술된 바와 같이 첨가될 수 있다. US 7,220,347호의 기재내용은 추가 관련 정보를 위해 참조될 수 있고, US 7,220,347호의 기재내용은 본 명세서에 참조로 포함된다.
앞에 기재된 바와 같이, 효과를 이루기 위해서는, 본 발명에 따라, 청구된 공정 사용시, Fe(II) 및/또는 Fe(III) 화합물이 배쓰에 포함된다. 적절한 철 염은 철(II)-황산염-7수화물과 철(III)-황산염-9수화물로, 이 중 하나 또는 모두로부터 효과적인 Fe+2/Fe+3 {Fe()II/Fe(III)} 산화환원 시스템이 짧은 작동 시간 후 형성된다. 이러한 염은 수성, 산성 구리 배쓰에 주로 적합하다. 다른 수용성 철 염, 예를 들어, 철 퍼클로레이트(iron perchlorate)가 또한 사용될 수 있다. (하드) 컴플렉스 포머(former)를 함유하지 않는 염이 유리하다. 이러한 컴플렉스 포머는 생물학적으로 분해가 되지 않을 수 있거나, 약간 어렵게 분해가 될 수 있어서, 이러한 염은 헹굼수(rinse water)(예를 들어, 철 암모늄 명반) 처리시 문제를 일으킬 수 있다. 예를 들어, 염화물 또는 질산염과 같이, 구리 증착 용액의 경우에 바람직하지 않은 2차 반응을 일으키는 음이온을 갖는 철 화합물은 가능하면 사용되지 않아야 한다. 결과적으로, 아세트산염, 프로피온산염, 및 벤조산염과 같은 철 이온의 카르복시산염뿐만 아니라, 헥사플루오로규산염이 또한 유리하다. Fe+2/Fe+3 산화환원 시스템을 사용하는 적합한 시스템은, 예를 들어, 미국 특허 제 5,976,341호와 제 6,099,711호에 기재되어 있고, 상기 특허는 이 시스템에 대한 추가 상세를 위해 참조될 수 있다. Fe+2/Fe+3 산화환원 시스템을 사용하는 것에 관한 이러한 양쪽 미국 특허의 기재내용은 본 명세서에 참조로 포함된다.
철 이온 물질(들)의 농도는 다음과 같을 수 있다. 일 실시예에서, 철 이온은 약 1 g/ℓ 내지 약 120 g/ℓ, 및 일 실시예에서, 약 20 g/ℓ 내지 약 80 g/ℓ 범위의 농도로 철(II)-황산염(FeSO4ㆍ7H2O)으로 첨가된다. 일 실시예에서, 배쓰는 초기에 약 1 g/ℓ 내지 약 30 g/ℓ의 제 1 철 이온(예를 들어, 황산 제 1 철 7수화물로 첨가된 실제 Fe+2 함량 기준)과 약 1 g/ℓ 내지 약 30 g/ℓ의 제 2 철 이온, 일 실시예에서, 약 2 g/ℓ 내지 약 10 g/ℓ, 다른 실시예에서, 약 3 g/ℓ 내지 약 5 g/ℓ의 제 2 철 이온(예를 들어, 황산 제 2 철 9수화물로 첨가된 실제 Fe+3 함량 기준)을 함유하도록 제조된다. 일 실시예에서, 배쓰는 초기에 약 2 g/ℓ 내지 약 20 g/ℓ의 제 1 철 이온(예를 들어, 황산 제 1 철 7수화물로 첨가된 실제 Fe+2 함량 기준)과 약 4 g/ℓ 내지 약 20 g/ℓ의 제 2 철 이온(예를 들어, 황산 제 2 철 9수화물로 첨가된 실제 Fe+3 함량 기준)을 함유하도록 제조된다. 일 실시예에서, 배쓰는 초기에 약 3 g/ℓ 내지 약 10 g/ℓ의 제 1 철 이온(예를 들어, 황산 제 1 철 7수화물로 첨가된 실제 Fe+2 함량 기준)과 약 5 g/ℓ 내지 약 20 g/ℓ의 제 2 철 이온(예를 들어, 황산 제 2 철 9수화물로 첨가된 실제 Fe+3 함량 기준)을 함유하도록 제조된다. 인지될 바와 같이, 산화환원 시스템에는 제 1 철 이온과 제 2 철 이온의 연속적인 순환이 있기 때문에, 양쪽 이온의 실제 농도는 초기 농도에서 달라지기 쉽다.
증착 동안 증착 용액으로부터 소비된 구리 이온은 불용성 애노드 사용시 용해에 의하여 애노드에 의해 직접 공급될 수 없기 때문에, 이러한 구리 이온은 해당 구리 부분 또는 구리를 함유하는 성형체(shaped body)를 화학적으로 용해시켜 보충된다. 산화환원 시스템에서, 구리 이온은 증착 용액에 함유되어 있는 Fe(III) 화합물의 산화 효과에 의해 산화환원 반응에서 구리 부분 또는 성형체로부터 형성되고, Fe(III) 이온은, 상술한 바와 같이, 전해조에서 Cu(II) 이온을 형성하기 위해 산화되는 구리 금속에 의해 Fe(II) 이온으로 환원된다. 구리 이온의 이러한 형성에 의해, 증착 용액에 함유된 구리 이온의 전체 농도는 비교적 일정하게 유지될 수 있고, 이들은 불용성이기 때문에, 애노드는 동일한 균일 크기를 유지한다. 증착 용액은 구리 이온 발생기로부터 웨이퍼 및 애노드와 접하여 있는 전해질 챔버 안으로 다시 통과한다. 인지될 바와 같이, 다음 반응이 일어난다. 즉,
애노드에서,
Fe2 + → Fe3 + + e-
구리 공급원(copper source)에서,
Cu0 + 2Fe3 + → Cu2 + + 2Fe2 +
캐소드에서(예를 들어, 반도체 기판에서),
Cu2 + + 2e- → Cu0 (주 반응)
Fe3 + + e- → Fe2 + (부 반응)
그래서, 이 시스템은, 공정이 진행되면서 산화환원 반응이 이러한 이온을 상호변환시키기 때문에, 제 1 철 이온의 공급원 또는 제 2 철 이온의 공급원 중 하나 또는 이 모두로 초기화될 수 있다. 일 실시예에서, 이 시스템은 제 1 철 이온의 공급원과 제 2 철 이온의 공급원 모두로 초기화된다. 이러한 공정의 결과, 증착 용액에서 구리 이온의 농도는 매우 용이하게 일정하게 유지될 수 있고, 이는 구리 증착물의 균일성을 유지하는데 도움을 준다.
일 실시예에서, 전기증착조는, 예를 들어, 염화나트륨 또는 염산과 같이 첨가된 염화물을 실질적으로 함유하지 않는다. 염화물은 유사한 전기도금조에서 사용되었지만, 본 발명의 이 실시예에 따라, 염화물은 생략되었다. 본 명세서에 사용된 바와 같이, 가능한 배쓰 성분이 배쓰에서 생략되거나, 배쓰가 성분을 "함유하지 않는" 것으로 불리면, 어떠한 성분도 상기 배쓰에 의도적으로 첨가되지 않았음을 의미한다. 적은 양의 이러한 성분이 불순물로 존재할 수 있지만, 의도적으로 첨가되지는 않는다.
일 실시예에서, 염화물 이온은 약 20 ppm 이하의 농도로 존재하고, 다른 실시예에서, 염화물 이온은 약 50 ppm 이하의 농도로 존재하며, 다른 실시예에서, 염화물 이온은 약 100 ppm 이하의 농도로 존재한다.
본 발명의 전해 구리 증착을 위해, 반도체 기판과 애노드 사이에 전압이 인가되고, 0.05 암페어/d㎡(A/d㎡) 내지 20 A/d㎡, 일 실시예에서, 0.2 A/d㎡ 내지 10 A/d㎡ 및, 다른 실시예에서, 0.5 A/d㎡ 내지 5 A/d㎡의 전기 전류가 되도록 전압이 선택되며, 전류 흐름은, 도금이 기판의 전체 표면에 가해지는 것으로 가정하면, 예를 들어, 반도체 기판 표면의 1 d㎡당 암페어로 표시된다.
일 실시예에서, 펄스 전류 또는 펄스 전압 방법이 사용된다. 펄스 전류 방법에서, 캐소드와 애노드로 극성이 제공된 작업편(workpiece) 사이의 전류는 정전류적으로(galvanostatically) 설정되고 적합한 수단에 의해 단위 시간당 조정된다.
펄스 전압 방법에서, 캐소드인 웨이퍼와 애노드인 카운터 전극 사이에서 전압이 정전위적으로(potentiostatically) 설정되고, 전압은, 단위 시간당 가변적인 전류가 설정되도록 단위 시간당 조정된다.
역 펄스 방법(reverse pulse method)으로 알려진 방법은, 일 실시예에서, 양극 펄스(bipolar pulse)와 사용된다. 양극 펄스가, 20 밀리초부터 100 밀리초까지 지속하는 일련의 캐소드 펄스와, 0.3 밀리초부터 10 밀리초까지 지속하는 애노드 펄스를 포함하는, 이러한 방법이 특히 적합하다. 일 실시예에서, 애노드 펄스의 피크 전류는 캐소드 펄스의 피크 전류와 적어도 동일한 값으로 설정된다. 일 실시예에서, 애노드 펄스의 피크 전류는 캐소드 펄스의 피크 전류의 2배 내지 3배로 설정된다.
일 실시예에서, 전기 전압은 펄스 전류 또는 펄스 전압으로 인가된다. 일 실시예에서, 전기 전압은 양극 펄스를 갖는 역 펄스 형태로 인가된다. 이러한 공정은 이 기술 분야에 잘 알려져 있고, 본 발명의 일부 실시예와 사용하기 위한 자세한 파라미터는 다음에서 보다 상세히 기술된다.
일 실시예에서, 전기 전압은 순방향 전류 펄스와 역방향 전류 펄스를 포함하는 양극 펄스를 갖는 역 펄스 형태로 인가된다. 일 실시예에서, 역방향 전류 펄스의 기간은 약 1 내지 약 20 밀리초로 조절되고, 다른 실시예에서, 역방향 전류 펄스의 기간은 약 2 내지 약 10 밀리초로 조절된다. 일 실시예에서, 순방향 전류 펄스의 기간은 약 10 내지 약 200 밀리초로 조절되고, 다른 실시예에서, 순방향 전류 펄스의 기간은 약 20 내지 약 100 밀리초로 조절된다.
일 실시예에서, 작업편 표면에서 순방향 전류 펄스의 피크 전류 밀도는 평방 데시미터당 약 15 암페어(A/d㎡)의 최대값으로 조절되고, 다른 실시예에서, 작업편 표면에서 순방향 전류 펄스의 피크 전류 밀도는 약 1.5 내지 약 8 A/d㎡의 최대값으로 조절된다. 일 실시예에서, 작업편 표면에서 역방향 전류 펄스의 피크 전류 밀도는 약 60 A/d㎡의 최대값으로 조절되고, 다른 실시예에서, 작업편 표면에서 역방향 전류 펄스의 피크 전류 밀도는 약 30 내지 약 50 A/d㎡의 최대값으로 조절된다.
일 실시예에서, 제 1 전류 펄스는 제 2 전류 펄스에 대하여 약 180° 이동한다. 적절한 기간의 중지(pause)가 제 1 전류 펄스와 제 2 전류 펄스 사이에 포함될 수 있다. 적절한 기간은, 예를 들어, 약 1 밀리초 내지 약 5 밀리초이고, 일 실시예에서, 약 2 밀리초 내지 약 4 밀리초이며, 일 실시예에서, 약 4 밀리초일 수 있다.
일 실시예에서, 본 발명의 산화환원 시스템이 사용되지 않거나 존재하지 않는 구리 전기증착 시스템과 비교하면, 본 발명에 따른 산화환원 시스템은 유기 첨가제의 감소된 소모를 나타낸다. 이러한 예상치 못한 이득은 애노드에서 유기 첨가제의 감소된 산화에서 나온 것으로 생각된다. 일 실시예에서, 산화환원 시스템이 사용되지 않거나 존재하지 않는 구리 전기증착 시스템과 비교하면, 본 발명에 따른 산화환원 시스템은 비산화환원 시스템에 의해 소비되는 유기 첨가제의 약 30%만을 소비한다. 이러한 이득은 게다가 본 발명에 따라 배쓰 온도가 가열 기판의 온도보다 더 낮게 유지되면 향상된 첨가제 안정성의 이득이다.
일 실시예에서, 구리로 만들어진 용해성 애노드가 애노드로 사용되지 않고, 오히려, 치수 안정성 불용성 비활성 애노드가 사용된다. 치수 안정성 불용성 (비활성) 애노드를 사용하여, 일정한 간격이 애노드와 웨이퍼 사이에 설정될 수 있다. 애노드는 그 기하학적 형상에 관해서 웨이퍼에 용이하게 적응 가능하고, 용해성 애노드와 달리, 기하학적인 외부 치수를 실질적으로 바꾸지 않는다. 결과적으로, 웨이퍼의 표면 상에서 층 두께의 분포에 영향을 미칠 수 있는 애노드와 웨이퍼 사이의 간격은 일정하게 유지된다. 이러한 일정한 간격이 없으면, 층 두께와 품질의 변화가 일어날 수 있어서, 불균일한 구리 증착물을 생성한다.
일 실시예에서, 웨이퍼는 구리 증착을 위해 수평 배향으로 가공처리된다. 수평으로 또한 유지되어 있는 증착조의 애노드는 직접 웨이퍼 맞은편에 배치된다. 다른 실시예에서, 애노드는, 웨이퍼가 가공처리된 임의의 배향에서, 기판의 표면에 평행하고 일정한 간격으로 유지된다. 치수 안정성 불용성 전극이 사용되기 때문에, 웨이퍼 또는 반도체 장치의 캐소드 부분과 애노드 사이의 거리는 실질적으로 일정하게 유지된다.
본 발명에 따른 공정은, 예를 들어, 반도체 장치, 실리콘 웨이퍼, 및 MEMS 장치에서, 실리콘 기판에 TSV를 형성하기 위해 바이어를 충전하는데 특히 적합하다.
일 실시예에서, TSV가 형성된 기판의 실리콘으로 나중에 증착된 구리가 확산하는 것에 대한 장벽을 제공하기 위해, TSV의 내부 측벽에 장벽 층이 형성된다.
기본 금속 층이 상술한 바와 같이 장벽 층 위에 형성되어, TSV에 대한 후속의 고순도 구리 충전물이 증착될 전도성 표면을 제공한다.
기본 금속 층이 형성된 후, TSV에 대한 구리 충전물은 상술한 공정에 따라 전해 증착된다.
일 실시예에서, 본 발명의 공정은 반도체 제조 공정으로 통합되고, 다음 순서로 다음을 포함한다.
에치 공정을 위한 리쏘그래피(lithography)와 마스킹(masking),
TSV를 생성하기 위한 DRIE 또는 레이저 에칭,
선택적으로, 산화에 의한 유전성 절연 층의 형성,
바이어의 내부 표면 또는 (존재시) 유전 층 상에서, 물리적인 증기 증착, 열 및/또는 CVD에 의한 장벽 층의 형성,
구리 무전해 공정 또는 스퍼터링과 같은 적절한 방법에 의한 기본 금속 또는 시드 층의 형성,
본 명세서에 상세히 기술된 TSV의 구리 전기증착 충전,
충전된 TSV의 형성을 완료하기 위한, CMP와 세척과 같은 적절한 처리.
웨이퍼 또는 반도체 장치는 다음으로 CMOS와 같은 표준 기술을 사용하여 가공처리되고, 이후, 박판화(thinning), 리쏘그래피, 땜납 범프(solder bump), 다이싱(dicing)과 같은 공정을 거친 다음, 알려진 여러 방법에 의해 다이 대 다이(die-to-die), 다이 대 웨이퍼(die-to-wafer), 웨이퍼 대 웨이퍼(wafer-to-wafer), 또는 이와 다른 적절한 3D 구성을 거칠 수 있다. 일반적으로, TSV에 관한 제조 양상은, 바이어 형성(via formation), 금속화, 웨이퍼 박판화, 정렬(alignment), 및 결합(bonding)을 포함할 수 있다.
다음의 비제한적인 예는 본 발명의 실시예를 예시하고 본 발명의 이해를 용이하게 하기 위해 제공되지만, 본 명세서에 첨부된 청구항에 의해 한정된 본 발명의 범위를 제한하도록 의도되지는 않는다.
예 1
고순도 구리 증착물로 충전된 TSV를 제조하기 위해, 웨이퍼는 약 10 미크론의 직경과 약 50 미크론의 깊이를 갖는 바이어를 구비한다. 바이어의 내부 측벽은 스퍼터링에 의해 도포된 질화탄탈로 형성된 확산 장벽 층으로 코팅되어 있다. 질화탄탈 층은 스퍼터링에 의해 도포된 탄탈의 라이너 층으로 덮여 있다. 다음으로, 라이너 층은 스퍼터링에 의해 구리 기본 금속 층으로 코팅되고, 상기 구리 기본 금속 층은 약 0.1 미크론의 두께를 갖는다. 다음으로, 웨이퍼는 아래 기술된 구리 증착조에 잠기고, 웨이퍼는 캐소드로 연결되어, 약 40℃로 가열되고, 불용성 애노드는 장치에 포함되며, 증착조는 실온으로 유지된다. 바이어는 다음 성분을 갖는 배쓰로부터 전기증착에 의해 고순도 구리로 충전되어, 본 발명에 따른 TSV를 형성한다.
H2SO4 98 중량% 130 g/ℓ,
CuSO4ㆍ5H2O 70 g/ℓ,
FeSO4ㆍ7H2O 15 g/ℓ,
수중 폴리에틸렌 글리콜 8 g/ℓ.
고순도 구리는 다음 조건에서 전기증착된다.
캐소드 전류 밀도 4 A/d㎡,
배쓰의 순환 5 ℓ/분,
실온에서 유지되도록 냉각된 배쓰 (20℃±2℃),
40℃로 가열된 기판(웨이퍼)(설정점, 실제 웨이퍼 온도는 약간 더 낮을 수 있음),
펄스 전류는 아래 표에 도시된 파라미터를 갖고 인가된다.
예 2
웨이퍼 기판을 가열하고 배쓰를 보다 낮은 온도에서 유지하는 단계를 포함하는 본 발명에 따른 예 1의 배쓰를 사용하고, 제 1 비교예에서, Fe2 +/Fe3 + 이온이 첨가되지 않고 웨이퍼 기판을 가열하지 않으면서 유사한 배쓰와 용해성 구리 애노드를 사용하며, 제 2 비교예에서, 상기 모든 성분을 포함하지만 웨이퍼 기판을 가열하지 않고 펄스 전류는 아래 표에 나타난 파라미터를 갖고 인가되는 유사한 배쓰를 사용하는, 서로 다른 도금 방법에 의해 증착된 TSV에서 구리 응력.
예 I순방향/I역방향
(A/d㎡)		 펄스(밀리초)
순방향/역방향 펄스		 펄스-갭(밀리초) 위상 변화(도)
1과 2 6/40 72/4 4 180
전기증착법 응력 Cu 레이트
비가열 웨이퍼, 용해성 구리 애노드 (종래 기술) 163.2±34.3 MPa < 1 μ/분
비가열 웨이퍼 w/ Cu/Cu2 +/Fe2 +/Fe3 + 산화환원(종래 기술) 113.4±40.1 MPa ≒ 1 μ/분
가열 웨이퍼 w/ Cu/Cu2 +/Fe2 +/Fe3 + 산화환원(본 발명) 66.9±9.8 MPa ≒ 2 μ/분
내부 응력은, 후 어닐링(post-annealing) 단계 없이 증착될 때 측정된다. 측정은, 웨이퍼 워페이지(wafer warpage)와 바우(bow)를 통해 이루어진다 (LASER 측정). 사용된 장비는 KLA-TENCOR FLX-2320 박막 응력 측정 시스템으로, 구리 막 두께는 1 미크론이고, 웨이퍼 두께는 850 미크론이다.
예 2로부터 데이터에 의해 분명하게 도시된 바와 같이, TSV가 본 발명에 따라 충전되면, 상당히 더 낮고 상당히 더 일정한 응력 수준이 TSV에서 얻어지고, 도금 속도는 두드러지게 더 빠르다.
추가 예
다음 예는, 본 발명의 일부 실시예에 따라, 실온에서 유지되는 전해질에 비해서 높은 온도에서 기판을 유지하는 것의 영향을 보여준다. 일반적으로, 도 4~8의 분극 곡선(polarization curve)은, 일부를 제외하고, 온도가 증가하면 도금 속도가 빨라지는 것을 보여준다. 이론으로 제한되지는 않지만, 관찰의 복잡성은 유기 첨가제의 온도 의존성 사이에서 작용의 차이(예를 들어, 온도에 따른 흡착과 탈착 변화)에 관하여 시험적으로 해석된다.
실험
시험은 마이크로유체 전기화학 셀(microfludic electrochemical cell)에서 편리하게 실행될 수 있다. 상업용 피드백 제어기(feedback controller)는 기판의 온도 제어를 위해 사용되고, 열은 실험실 가열 패드로부터 가해진다. 실제 기판 온도는 보고된 제어기 값(도 4~8에 도시된 값)보다 약 3℃ 낮은 것으로 예측된다. 마이크로유체 채널 안의 전해질의 체류 시간(residence time)이 매우 짧기 때문에, 전해질 부피는 가열되지 않은 상태로 유지된다 (가열된 기판에 인접한 작은 확산 층에서는 예외임). 인가된 전위는 10 mV/s에서 100 mV부터 -275 mV까지 지나가고, 다시 돌아간다. 분명함을 위해, 이러한 역방향으로 지나는 것(backward sweep)이 도 4~8에 도시되어 있다.
전해질 조성
50 g/ℓ Cu,
100 g/ℓ H2SO4,
50 ppm 염화물 이온,
2 ppm SPS, 및
Fe+2/Fe+3(mediator), 존재시, Fe으로, 12 g/ℓ.
결과
"매개체 없음(no mediator)"이라는 라벨이 붙은 도 4는, 곡선이 교차하지만, 온도에 따라 증착 속도가 증가하는 경향을 도시하고, 모든 인가된 전위에서는 증가가 보이지 않음을 암시한다.
"매개체 있음(with mediator)"이라는 라벨이 붙은 도 5에 도시된 바와 같이, 매개체 존재시 곡선은 보다 용이하게 구별될 수 있다. 그러나, 분극 곡선으로부터 예측되는 바와 같이 50℃에서 도금 속도는, 적어도 일부 인가된 전위에서, 60℃에서 예측된 것보다 더 크다는 점에 유의한다. 이는, 기판 온도에 따른 도금 속도의 예측된 증가가 항상 관찰되지는 않고, 첨가제 조성 또는 보다 높은 온도에서 첨가제 중 하나 이상의 활성의 변화와 같은 다른 인자가 관여될 수 있음을 암시한다. 반복된 측정은 이러한 놀라운 결과를 입증한다.
도 4와 5에 도시된 분극 곡선은, 보다 높은 온도에서 더 높은 전류 밀도가 존재하지만, 매개체가 존재하면, 매개체가 없을 때보다 더 낮은 전류가 존재함을 보여준다. 이는, Fe+2 → Fe+3의 애노드 반응과, 보다 낮은 전류 밀도를 필요로 하는 후속 반응인 Cu0 + 2Fe3 + → Cu2 + + 2Fe2 + 때문인 것으로 생각된다.
도 4와 5에 도시된 분극 곡선은, 인가된 전위에 대한 증착 속도의 의존성의 빠른 개관을 제공하는데 가치가 있다. 그러나, TSV 사용을 위해서는, 증착 시간이 길 수 있고, 인가된 전위(또는 전류)를 안정되게 유지하는 도금 속도(또는 전극 분극)의 장기간 거동을 이해하는 것이 적합하다.
도 6은 서로 다른 기판 온도에 대한 시간의 함수로 매체체 함유 전해질에 대한 분극을 도시한다. 각각의 경우에 대해서, 전류 밀도는 10 mA cm-2에 설정된다. 보다 높은 온도에서, 전극은 덜 분극된다(보다 양인). 도 6은 보다 높은 온도에서 전극의 분극소거(depolarization)를 도시한다. 분극은 전극 표면에 흡착된 첨가제의 영향으로서, 더 많은 첨가제가 존재할수록, 분극은 더 커진다. 온도가 증가함에 따라, 첨가제 흡착의 열역학은 상황을 변화시켜 효과적으로 더욱 소량의 첨가제가 표면에 흡착되고, 이에 따라 더 적은 분극이 관찰된다. 또한, 전해질은 온도가 증가함에 따라 전도성이 커지게 된다. 보통, 온도에 따른 전도성의 변화가 설명되고 효과는 제외된다. 분극은 일정한 전류 밀도를 인가하고 두 개의 전극 사이에서 전위를 측정하여(이는 기준 전극 전위에 대해 y축 상에 작성됨) 측정된다.
도 7은, 유기 첨가제를 함유하지만 매개체를 갖지 않는 전해질에 대해서 -250 mV의 일정한 전위에서 전극을 유지하는 것에 대한 전류 밀도 반응을 나타낸다. 상기 도면에서, 도금 속도의 최대값은, 예상된 50℃ 대신, 40℃에서 관찰된다. 다시 한번, 이론으로 제한되지는 않지만, 이것은 첨가제의 열 의존성 흡착 및 탈착 동역학에 관련되어 있는 것으로 해석된다. 도 7은, t = 0 전에는 전위를 인가하지 않으면서, t = 0에서 시작하는 일정 전위를 인가하는 효과를 나타낸다. 과도현상(transient)은 새로운 평형(equilibrium)을 이루는 효과이다. 온도가 증가하는 것으로부터, 다음 두 가지 결과를 예상할 것이다.
1) 보다 높은 온도에 대해서 더 빠른 과도현상,
2) 더 높은 온도에서 더 적은 양의 흡착 첨가제와, 더 높은 온도에서 전해질의 더 높은 전도성으로 인한, 더 큰 최종 전류 밀도(도 7의 y-축에서 더 음극인 전류 밀도). 도 7에는, 40℃ 샘플과 분명한 이상(anomaly)이 있다.
도 8은, 구리가 충전된 TSV(108a, 108b, 108c, 110a, 110b, 및 110c)를 포함하고, 상기 TSV는 본 발명의 일 실시예에 따른 공정으로 전기증착된, 두 개의 웨이퍼(104와 106)가 위에 장착되어 있는 기판(102)을 포함하는 3D 장치(100)의 개략적인 단면도이다. 기판(102)은, 칩, 웨이퍼와 같은 임의의 적절한 기판이거나, 또는 하나 이상의 칩 또는 웨이퍼가 위에 부착되어 도 8에 도시된 3D 장치(100)와 같은 3D 장치를 형성하는 일부 다른 기판일 수 있다. 도 8에 도시된 바와 같이, 3D 장치(100)는, 땜납 범프(112a, 112b, 112c, 114a, 114b, 및 114c)를 더 포함하고, 상기 땜납 범프에 의해 각각의 충전 TSV(108a, 108b, 108c, 110a, 110b, 및 110c)는 전기적으로 서로 상호연결되고 기판(102)의 전기 배선(electrical wiring)(116)에 전기적으로 상호연결된다. 마지막으로, 도 8에 도시된 바와 같이, 3D 장치(100)는 웨이퍼(104)와 기판(102) 사이와 웨이퍼(104)와 웨이퍼(106) 사이에 하부 충전 재료(under fill material)(118)를 더 포함한다. 도 8은 3D 장치의 매우 개략적인 도면으로서, 명확함과 간단한 설명을 위해 3D 장치의 여러 요소에 존재하는 여러 기능적인 요소를 생략하여, 본 발명의 여러 실시예를 포함하는 공정에 의해 형성될 수 있는 3D 장치의 중요 요소를 보다 분명하게 도시한다는 점에 유의한다.
도 9~16은, 웨이퍼에 TSV를 형성하고, 웨이퍼를 기판에 장착하여 본 발명의 일 실시예에 따라 도 8에 도시된 3D 장치(100)와 같은 3D 장치의 부분을 형성하는 공정에서 단계의 개략적인 단면도이다. 도 9~16에 도시된 공정은 개략적으로 제공되고, 이해될 바와 같이, "바이어 최초(via first)" 또는 "바이어 최후(via last)", FEOL 전 또는 후, 및 결합 전 또는 후에 관하여, 상술한 바와 같이 적절한 선택 순서로 실행될 수 있다.
도 9는, 웨이퍼, 칩과 같은 실리콘 기판을 도시하거나, 예를 들어, TSV가 형성될 반도체 장치에서 사용될 수 있는 이와 다른 실리콘 기판을 도시한다.
본 발명의 일 실시예에 따른 공정의 다음 단계에서, TSV는 실리콘 기판(104)에 형성된다. 앞에서 기재된 바와 같이, TSV를 형성하는 임의의 적절한 방법이 사용될 수 있고, 일 실시예에서, 방법은 DRIE이다. 이 형성은 도 9에서 도 10으로 향하는 화살표로 표시된다.
도 10은, TSV(120a, 120b, 및 120c)가 실리콘 기판(104)의 대부분의 두께를 통해 형성된 후, 도 9의 실리콘 기판을 도시한다. 단순함을 위해, 오직 세 개의 TSV(120a~120c)만이 도 8~15에 도시되지만, 앞에 기재된 바와 같이, 제공된 웨이퍼 또는 반도체 장치가 수백 또는 수천의 이러한 TSV를 포함할 수 있다는 점에 유의한다. 단순함을 위해, 도 10과, 도 8 및 도 10~16 모두에서, TSV(120a~120c)는 수직의 평행한 측벽을 갖는 것으로 도시되어 있고, 이러한 도시는 예시의 용이함을 위한 것으로, 필요한 상황을 도시하도록 의도되지 않았다는 점에 또한 유의한다. 알려진 바와 같이, 측벽은 수직이거나 또는 실질적으로 수직일 수 있지만, 일부 실시예에서, TSV의 측벽은 윗면(top)에서 바닥(bottom)까지, 즉, 바이어의 개구부터 바이어의 바닥까지 일반적으로 약간 점점 가늘어져서, 바닥에서의 직경은 바이어의 상부 개구 또는 입구에서의 직경보다 약간 더 작다.
TSV(120a~120c)의 형성에 이어, 본 발명의 일 실시예에 따른 공정의 다음 단계에서, 각 TSV(120)의 측벽의 전체 내부 표면 위에, 도 11과 도 11의 (a)에 도시된 바와 같이, 유전 층(122)이 선택적으로 증착될 수 있다. 도 11의 스케일 때문에, TSV(120c)의 일 부분의 확대도와 이후 도포된 층이 도 11의 (a), (b), (c), (d), 및 (e)에 도시된다. 상술한 바와 같이, 유전 층(122)은 TSV의 이후 형성된 전도성 충전재와 인접한 실리콘 기판(104) 사이에서 전기 절연층으로 선택적으로 제공될 수 있다. 이러한 실시예에서, 각 TSV(120a~120c)의 전체 내부 표면은 유전 층(122)으로 덮인다. 이해될 바와 같이, 층과 기판(104)의 상대적인 비율은 일정 비율로 도시되지 않는다. 앞에 기재된 바와 같이, 유전 층은 선택적이고, 적절한 실시예에서, 도 11의 (a)에 예시된 유전 층(122)을 형성하기 위한 개별 단계는, 예를 들어, 추후 형성된 장벽 층이 유전체로 또한 작용하거나, 또는 유전 층(122)이 바이어 형성 에칭 단계로 생성되면, 생략될 수 있다.
다음으로, 일 실시예에서, 장벽 층(124)은 도 11의 (b)에 도시된 바와 같이 유전 층(122) 위에 증착되거나 형성된다.
장벽 층은, 예를 들어, 질화탄탈(TaN), 또는 상술한 바와 같이 탄탈(Ta)로 덮인 TaN의 조합물, 또는 구리 이동에 대한 장벽으로 작용하는 것으로 알려진 다른 재료와 같은 재료로 형성될 수 있다. 장벽 층(124)은 실리콘 기판(104)으로 나중에 증착된 구리가 이동하는 것을 방지하기 위해 제공된다. 장벽 층은 이러한 층의 증착을 위해 기술 분야에 알려져 있는 임의의 적절한 방법에 의해 증착될 수 있다.
대안적으로, 도 10에 도시된 바와 같이, 장벽 층을 형성하는 단계는, 예를 들어, 유전 층(122)이 도 11의 (a)부터 (c)까지 직접 화살표로 표시된 바와 같이 구리의 이동을 방지하는 충분한 장벽으로 작용할 때, 생략될 수 있다.
장벽 층(124)의 형성에 이어서, 도 11의 (c)에 도시된 바와 같이, 본 발명의 실시예에 따른 공정의 다음 단계에서, 전도성 기본 금속 또는 시드 층(126)은 장벽 층(124)의 표면에 증착되어 TSV(120a~120c)를 라이닝(lining)한다. 상기 대안 실시예에서, 개별 장벽 층이 형성되지 않으면, 도 11의 (a)부터 (c)까지 화살표로 도시된 바와 같이, 전도성 기본 금속 층(126)은 유전 층(122) 위에 직접 형성될 수 있다.
다른 실시예에서, 도 10, 11d, 11e에 도시된 바와 같이, TSV(120a~120c)의 형성에 이어, 본 발명의 실시예에 따른 공정의 다음 단계에서, 유전 층이 형성되지 않고, 도 11의 (d)에 도시되고, 다음에 기술된 바와 같이, 개별 형성된 유전 층이 없다는 점을 제외하면, 장벽 층(124)은 각 TSV(120)의 측벽의 내부 표면에 직접 형성된다. 이러한 경우, 도 11의 기판(104)은 층(122)을 갖지 않고 TSV(120)를 가질 것이고, 다른 층(장벽, 기본 금속, 및 전기증착 금속)은 아래 기술된 바와 같지만, 층 아래에서 TSV 벽 위에 유전 층을 갖지 않고 형성될 것이다.
유전 층이 형성되지 않는 대안적인 실시예에서, 도 10에 도시된 바이어는, 도 11의 (d)에 예시된 바와 같이, 바이어(120a~120c)의 내부 표면에 직접 형성된 장벽 층(124)을 갖는다. 상기 실시예에서, 기본 금속 층(126)은 장벽 층(124)에 형성되고, 도 11의 (e)에 도시되며, 다음으로, 금속은 바이어를 충전하도록 기본 금속 층(126) 위에 전기도금되어, 도 12의 (a)에 유전 층(122)이 존재하지 않는다는 점을 제외하면, 도 12와 도 12의 (a)에 도시된 바와 같이 생성물을 형성한다.
상술된 바와 같이, 기본 금속 층(126)은 임의의 적절한 전도성 금속 층일 수 있고, 일 실시예에서는 구리이며, 다른 실시예에서는, 고순도 구리이다. 기본 금속 층(126)은 이러한 층의 증착을 위해 기술 분야에서 알려진 임의의 적절한 방법에 의해 증착될 수 있다. 기본 금속 층(126)은 TSV 충전 금속의 전기증착이 일어날 수 있는 전도성 표면을 제공한다.
본 발명의 실시예에 따른 공정의 다음 단계에서, TSV(120a~120c) 각각은 상술한 바와 같이 전기증착 공정에 의해 고순도 구리로 충전되어, 도 12와 도 12의 (a)에 도시된 바와 같이, 충전된 TSV(108a~108c)를 형성한다. 고순도 구리는 상술한 산화환원 시스템을 사용하여 전기증착되어, 구리는 기본 금속 층(126) 위에 증착되고, 고순도 구리는, 본 발명의 실시예에 따라, 공극이나 함유물을 기본적으로 갖지 않으면서, TSV를 완전하게 충전한다.
도 8과 도 12~16에서, 유전 층(122), 장벽 층(124), 및 기본 금속 층(126)은 도면의 스케일 때문에 분명하게 도시되지는 않았지만, 상술한 바와 같이 형성되어 존재하는 것으로 간주되고, 도 11의 (a), (b), (c), (d), 및 (e)에 도시되는 점에 유의한다. 상기 도면에 도시되지는 않았지만, 상술된 라이너 층은 필요시, 예를 들어, 장벽 층(124)에 기본 금속 층(126)의 부착을 향상시키기 위해 장벽 층에 형성될 수 있다는 점에 또한 유의한다.
도 13~16은, 충전 TSV(108a~108c)를 함유하는 실리콘 기판(104)을 기판(102)에 부착하는 공정의 특정 단계를 개략적으로 도시한다. 또한, 이때, 웨이퍼의 다른 표면으로부터 다양하게 증착된 층의 임의의 필요한 제거가 실행될 수 있다. 예를 들어, 구리 전기증착은 웨이퍼의 전체 상부 표면을 덮을 수 있고, 예를 들어, 화학 기계 연마(CMP)에 의해 제거될 수 있다. 본 명세서에 기술된 공정을 실행하는 경로에서 증착된 과도한 재료를 제거하는 적절한 방법은 당업자에 의해 필요한 대로 선택될 수 있다. 이러한 층과 이를 제거하는 단계는 도면에 도시되지 않지만, 당업자에 의해 용이하게 이해되고 평가될 것이다.
도 13에서, 새로 형성된 TSV(108a~108c)를 함유하는 웨이퍼는 박판화되어, 후속 단계에서 TSV(108a~108c)의 전기적인 연결을 가능하게 하도록 TSV(108a~108c)의 하부 또는 바닥 단부를 노출한다. 이러한 박판화(thinning)는 반도체 웨이퍼, 칩 등을 박판화하기 위한 임의의 알려진 방법으로 실행될 수 있지만, 대부분 CMP에 의해 실행된다.
도 14에서, 충전된 TSV(108a~108c)를 함유하는 실리콘 기판(104)은 기판(102) 위 또는 기판에 인접하게 위치한다. 도시된 바와 같이, 기판(102)은 도 8에 도시된 것과 유사한 전기 배선(116)을 포함한다. 도시된 바와 같이, 도 14에서, 땜납 비드(solder bead) 또는 볼(112a, 112b, 및 112c)은 전기 배선(116)의 노출 부분과 접할 것이다. 땜납 비드(112a~112c)는 주석-납 땜납 또는 이러한 부착을 하는데 사용된 이와 다른 임의의 알려진 땜납 재료와 같은 임의의 적절한 재료로 형성될 수 있고, 임의의 알려진 방법에 따라 증착될 수 있다.
도 15에 도시된 바와 같이, 다음 단계는 각각의 TSV(108a~108c)를 땜납 비드(112a~112c)에 접촉시키는 단계로, 이는 다시 기판(102)의 전기 배선(116)과 접하게 되어, 각각의 TSV(108a~108c) 사이에서 각각의 땜납 비드(112a~112c)를 통해 전기 배선(116)에 대한 전기적인 연결을 형성한다. 상기 접촉 단계는 임의의 알려진 방법에 의해 이루어질 수 있다.
도 16에 도시된 바와 같이, 언더필 재료(underfill material)(118a)는 실리콘 기판(104)과 기판(102) 사이에 남아있는 공간 또는 임의의 공간을 충전하기 위해 첨가될 수 있다. 일 실시예에서, 언더필 재료는 TSV를 땜납 비드에 접촉시키는 단계 뒤에 위치하고, 다른 실시예에서, 언더필 재료(118a)는 접촉 전에 기판에 도포된다. 이해될 바와 같이, 언더필 재료(118a)는 땜납 비드 전 또는 다음에 도포될 수 있다.
"바이어 최후" 접근방식으로 결합 후 TSV가 형성되는 일 실시예에서, 에칭 단계는 실리콘 기판(미도시)의 전체 두께를 관통하는 TSV를 형성할 수 있다는 점에 유의한다. 일부 이러한 경우에, 웨이퍼가 이미 결합된 하부 층(lower layer)은 에칭 중단 층(etch stop layer)으로 작용할 수 있다.
상세한 설명과 청구항을 통해, 기재된 범위와 비율의 수치 한계가 결합될 수 있고, 사이에 있는 모든 값(intervening value)을 포함하는 것으로 간주된다. 그래서, 예를 들어, 1~100과 10~50 범위가 구체적으로 기재되어 있으면, 1~10, 1~50, 10~100, 및 50~100 범위는, 사이에 있는 정수 값인 것으로, 본 명세서의 범위 내에 있는 것으로 간주된다. 또한, 모든 수치 값은 "약"이라는 용어가 구체적으로 기재되거나 기재되지 않아도, "약"이라는 수식어구가 선행될 수 있는 것으로 간주된다. 마지막으로, 기재된 요소와 성분의 모든 가능한 조합은 구체적으로 언급되거나 언급되지 않아도, 본 명세서의 범위 내에 있는 것으로 간주된다. 즉, "일 실시예에서"라는 용어는, 이러한 실시예가 본 명세서에 기재된 임의의 실시예 및 이와 다른 모든 실시예와 결합될 수 있음을 당업자에게 분명하게 나타내는 것으로 간주된다.
본 발명의 원리는 특정한 특별 실시예에 관하여 설명되고, 예시의 목적으로 제공되었지만, 그 여러 변형예는 상세한 설명을 읽으면 당업자에게 분명하게 될 것이라는 점이 이해되어야 한다. 따라서, 본 명세서에 기재된 본 발명은 첨부된 청구항의 범위 내에 속하는 이러한 변형예를 포함하도록 의도된다는 점이 이해되어야 한다. 본 발명의 범위는 첨부된 청구항의 범위에 의해서만 제한된다.

Claims (20)

  1. 실리콘 관통 전극(through-silicon vias)(TSV)을 형성하기 위해 실리콘 기판에서 바이어(via)에 금속을 전기증착(electrodepositing)하는 방법에 있어서,
    적어도 하나의 바이어를 포함하는 실리콘 기판을 제공하는 단계로서, 상기 바이어는, 약 1 미크론 내지 약 30 미크론 범위의 내부 너비 치수와, 약 5 미크론 내지 약 450 미크론의 깊이와, 적어도 3:1의 깊이/너비 종횡비(aspect ratio)를 갖는 내부 표면을 포함하고, 상기 바이어는 금속의 후속 전기증착을 위한 충분한 컨덕턴스(conductance)를 얻기 위해 기본 금속(basic metal)의 두께를 갖는 상기 내부 표면의 기본 금속 층 피복(basic metal layer covering)을 더 포함하는, 상기 실리콘 기판 제공 단계와,
    전해 금속 도금 시스템의 전해조에, 캐소드(cathode)로 연결된 기본 금속 층을 제공하는 단계로서, 상기 시스템은,
    상기 실리콘 기판을 유지하고 상기 실리콘 기판을 제 1 온도로 균일하게 가열하도록 조절된 척(chuck)과,
    상기 전해조의 온도를 제 2 온도로 유지하기 위한 온도 제어 장치와,
    불용성 치수 안정성 애노드(anode)와 금속의 금속성 공급원으로서, 상기 전해조는 산, 금속의 이온 공급원, 제 1 철(ferrous) 및/또는 제 2 철(ferric) 이온 공급원, 및 증착된 금속의 물리-기계 특성을 조절하기 위한 적어도 하나의 첨가제를 포함하는, 상기 불용성 치수 안정성 애노드와 금속의 금속성 공급원을
    포함하는, 상기 기본 금속 층 제공 단계와,
    상기 불용성 치수 안정성 애노드와 상기 기본 금속 층 사이에 전기 전압을 인가하여, 상기 기본 금속 층 상에 금속을 전기증착하는데 충분한 시간 동안 상기 전해조를 통해 전류가 상기 애노드와 상기 기본 금속 층 사이에 흘러서 TSV를 형성하는 단계로서, Fe+2/Fe+3 산화환원 시스템은, 상기 금속 공급원으로부터 금속의 이온을 용해시켜 전기증착될 금속의 추가 이온을 제공하도록 상기 전해조에 확립되고, 제 1 온도는 약 30℃ 내지 약 60℃의 범위에 유지되고, 제 2 온도는, (a) 상기 제 1 온도보다 적어도 5℃ 낮고, (b) 약 15℃ 내지 약 35℃ 범위의 온도에 유지되는, 상기 전기 전압을 인가하는 단계를
    포함하는, 전기증착 방법.
  2. 제 1항에 있어서, 상기 금속은 구리인, 전기증착 방법.
  3. 제 1항 또는 제 2항에 있어서, 상기 제 2 온도는, 상기 적어도 하나의 첨가제 중 하나 이상의 분해가 상기 전해조에서 실질적으로 되는 온도를 기준으로 선택되는, 전기증착 방법.
  4. 제 1항 내지 제 3항 중 어느 한 항에 있어서, 상기 내부 표면은 유전성 재료 층으로 덮이고, 상기 기본 금속 층은 상기 유전성 재료 층을 덮는, 전기증착 방법.
  5. 제 1항 내지 제 4항 중 어느 한 항에 있어서, 상기 내부 표면은 유전성 재료 층으로 덮이고, 상기 유전성 재료 층은 장벽 층(barrier layer)으로 덮이며, 상기 기본 금속 층은 상기 장벽 층을 덮는, 전기증착 방법.
  6. 제 4항 또는 제 5항에 있어서, 상기 유전 층은 이산화규소를 포함하는, 전기증착 방법.
  7. 제 1항에 있어서, 장벽 층은 상기 내부 표면에 형성되는, 전기증착 방법.
  8. 제 5항 또는 제 7항에 있어서, 상기 기본 금속 층은, 무전해 도금 공정, 물리 증착 공정, 화학 증기 증착 공정, 또는 플라즈마-강화 화학 증기 증착 공정 중 하나 이상에 의해 상기 장벽 층 상에 형성되는, 전기증착 방법.
  9. 제 7항에 있어서, 상기 장벽 층은 질화탄탈을 포함하는, 전기증착 방법.
  10. 제 9항에 있어서, 상기 장벽 층은 탄탈을 포함하는 라이너 층(liner layer)으로 덮인, 전기증착 방법.
  11. 제 1항 내지 제 10항 중 어느 한 항에 있어서, 상기 인가 단계는, 상기 바이어(via)를 완전히 충전하기 위해 상기 금속을 전기증착하는데 효과적인, 전기증착 방법.
  12. 제 1항 내지 제 10항 중 어느 한 항에 있어서, 상기 인가 단계는, TSV로 작용할 수 있도록 충분한 두께의 금속 라이닝(metal lining)을 상기 바이어에 형성하기 위해 상기 금속을 전기증착하는데 효과적인, 전기증착 방법.
  13. 제 1항 내지 제 12항 중 어느 한 항에 있어서, 상기 증착 금속은 실질적으로 내부 응력(internal stress)이 없거나 후속 가공처리시 상기 실리콘 기판의 굽힘(bending)을 일으키지 않는 수준의 내부 응력을 포함하는, 전기증착 방법.
  14. 제 1항 내지 제 13항 중 어느 한 항에 있어서, 상기 증착 금속은 실질적으로 공극(void) 및 비금속 함유물(inclusion)이 없는, 전기증착 방법.
  15. 제 1항 내지 제 14항 중 어느 한 항에 있어서, 상기 기본 금속 층은 약 0.02 ㎛ 내지 약 0.5 ㎛ 범위의 두께를 갖는, 전기증착 방법.
  16. 제 1항 내지 제 15항 중 어느 한 항에 있어서, 상기 기본 금속 층은 구리를 포함하는, 전기증착 방법.
  17. 제 1항 내지 제 16항 중 어느 한 항에 있어서, 상기 전해조에서,
    산은 약 50 내지 약 350 g/l 범위의 농도인 황산이고,
    상기 금속의 이온 공급원은 약 20 내지 약 250 g/l 범위의 농도인 황산구리 5수화물(copper sulfate pentahydrate)이며,
    제 1 철 및/또는 제 2 철 이온의 공급원은 약 1 내지 약 120 g/l 범위의 농도인 황산 제 1 철 5수화물 및/또는 황산 제 2 철 9수화물이고,
    적어도 하나의 첨가제는, 중합체 산소 함유 화합물, 유기 황 화합물, 티오요소(thiourea) 화합물, 및 중합체 페나조늄(phenazonium) 화합물 중 하나 이상을 포함하는, 전기증착 방법.
  18. 제 1항 내지 제 17항 중 어느 한 항에 있어서, 상기 전기 전압은 펄스 전류 또는 펄스 전압으로 인가되는, 전기증착 방법.
  19. 제 18항에 있어서, 상기 전기 전압은, 양극성 펄스(bipolar pulse)를 갖는 역 펄스 형태(reverse pulse form)로 인가되는, 전기증착 방법.
  20. 제 1항 내지 제 19항 중 어느 한 항에 있어서, 상기 적어도 하나의 첨가제 중 하나 이상은 상기 제 1 온도에서 상기 전해조에서 실질적인 분해를 거치지만, 상기 제 2 온도에서는 실질적으로 분해되지 않는, 전기증착 방법.
KR1020137003718A 2010-07-29 2011-07-08 가열된 기판과 냉각된 전해질을 사용하여 실리콘 관통 전극(ｔｓｖ)에 구리 칩 대 칩, 칩 대 웨이퍼, 및 웨이퍼 대 웨이퍼 상호연결을 전기증착하는 방법 KR101509488B1 (ko)

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