KR20130035803A

KR20130035803A - 반도체 패키지 및 그의 제조 방법

Info

Publication number: KR20130035803A
Application number: KR1020110100358A
Authority: KR
Inventors: 김영준
Original assignee: 에스티에스반도체통신 주식회사
Priority date: 2011-09-30
Filing date: 2011-09-30
Publication date: 2013-04-09
Also published as: KR101264339B1

Abstract

반도체 패키지 및 그의 제조 방법이 개시된다. 본 발명의 실시예에 따른 반도체 패키지는, 일 면에 복수의 도전성 패드를 구비하는 반도체 칩, 상기 도전성 패드와 대향되는 일 면에 소정의 깊이를 갖는 접속용 홈을 구비하는 복수의 리드, 서로 대응하는 상기 도전성 패드와 상기 접속용 홈 사이에 배치되어, 상기 도전성 패드와 상기 접속용 홈을 전기적으로 연결시키는 복수의 연결부재, 및 상기 접속용 홈이 구비되는 상기 리드의 일 면과 반대되는 면을 노출시키고, 상기 접속용 홈이 구비되는 상기 리드의 일 면, 반도체 칩 및 상기 연결부재를 감싸도록 형성되는 봉지재를 포함한다.

Description

반도체 패키지 및 그의 제조 방법{A semiconductor package and method of manufacturing the same}

본 발명은 반도체 패키지 및 그의 제조 방법에 관한 것으로서, 특히 연결부재를 통해 반도체 칩과 리드가 전기적으로 연결되는 반도체 패키지 및 그의 제조 방법에 관한 것이다.

최근 휴대 가능한 전자 제품의 수요가 급격이 증가하면서, 반도체 패키지의 형태 역시 박형화, 소형화 요구로 인해 CSP(Chip Scale Package), QFN(Quad Flat No-leads) 패키지와 같이 얇고 작은 크기를 갖는 반도체 패키지의 사용이 현저하게 증가되고 있는 추세이다. 또한, 전자 제품의 기능이 복함화됨에 따라 하나의 기판에 다양한 기능을 갖는 많은 수의 반도체 칩이 집적될 것이 요구되고 있다. 이로 인해, 반도체 칩들 사이, 반도체 칩들과 기판 사이를 전기적으로 연결시키기 위한 배선의 어려움과 배선 자원의 소모가 큰 문제점이 발생되고 있다.

본 발명이 이루고자 하는 기술적 과제는 반도체 패키지를 박형화 및 단소화하고, 배선의 곤란을 극복하며 배선 자원의 소모를 줄이는 반도체 패키지 및 그의 제조 방법을 제공하는 것을 목적으로 한다.

상기와 같은 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따르는 반도체 패키지는, 일 면에 복수의 도전성 패드를 구비하는 반도체 칩과, 상기 도전성 패드와 대향되는 일 면에 접속용 홈을 구비하는 복수의 리드와, 서로 대응하는 상기 도전성 패드와 상기 접속용 홈 사이에 배치되어, 상기 도전성 패드와 상기 접속용 홈을 전기적으로 연결시키는 복수의 연결부재, 및 상기 접속용 홈이 구비되는 상기 리드의 일 면과 반대되는 면을 노출시키고, 상기 접속용 홈이 구비되는 상기 리드의 일 면, 반도체 칩 및 상기 연결부재를 감싸도록 형성되는 봉지재를 포함한다.

바람직하게는, 상기 연결부재는, 상기 접속용 홈에 충진된 도전성 페이스트와 접합되어 상기 도전성 패드와 상기 접속용 홈을 전기적으로 연결시킬 수 있다.

바람직하게는, 상기 연결부재는, 상기 접속용 홈에 일부가 삽입될 수 있다.

바람직하게는, 상기 접속용 홈은, 상기 도전성 패드와 대향되는 일 면에 사각형 또는 원형으로 형성될 수 있다.

바람직하게는, 상기 접속용 홈의 폭은, 상기 연결 부재의 폭보다 클 수 있다.

상기와 같은 기술적 과제를 달성하기 위한 본 발명의 다른 태양에 따르는 반도체 패키지의 제조 방법은, 일 면에 복수의 도전성 패드를 구비하는 반도체 칩, 및 상기 도전성 패드와 대향되는 일 면에 접속용 홈이 구비되는 복수의 리드를 가지는 리드 프레임을 준비하는 단계와, 연결부재 및 도전성 페이스트를 통해, 상기 도전성 패드와 상기 접속용 홈을 전기적으로 연결시키는 단계, 및 상기 접속용 홈이 구비되는 상기 리드의 일 면과 반대되는 면은 노출시키고, 상기 접속용 홈이 구비되는 상기 리드의 일 면, 상기 반도체 칩 및 상기 연결부재는 밀봉되도록 봉지재로 몰딩하는 단계를 포함한다.

바람직하게는, 상기 반도체 칩과 상기 리드 프레임을 준비하는 단계는, 상기 도전성 패드에 상기 연결부재를 형성시키는 단계, 및 상기 접속용 홈에 상기 도전성 페이스트를 충진시키는 단계를 구비할 수 있다.

바람직하게는, 상기 도전성 패드와 상기 접속용 홈의 연결단계는, 상기 연결부재의 일부를 상기 접속용 홈에 삽입하는 단계, 및 상기 연결부재와 상기 도전성 페이스트가 접합되도록 리플로우하는 단계를 구비할 수 있다.

바람직하게는, 상기 도전성 페이스트는, 스크린 프린팅 또는 도팅 방식을 통해 상기 접속용 홈에 충진될 수 있다.

바람직하게는, 상기 접속용 홈은, 하프 에칭을 통해 상기 도전성 패드와 대향되는 일면에서 사각형 또는 원형으로 형성될 수 있다.

본 발명의 기술적 사상에 따르면, 반도체 패키지를 반도체 칩 사이즈로 제조할 수 있어 경박 단소화가 가능하다.

본 발명의 기술적 사상에 따르면, 반도체 칩과 리드를 와이어 본딩하지 않고 전기적으로 연결할 수 있어 반도체 칩과 리드 사이의 배선이 용이하다.

또한, 본 발명의 기술적 사상에 따르면, 반도체 칩과 리드를 전기적으로 연결하기 위한 배선 자원의 소모를 줄일 수 있어 반도체 패키지 제조단계에서의 원가를 절감시킬 수 있는 장점이 있다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.
도 1은 본 발명의 일실시예에 따른 반도체 패키지의 단면을 나타내는 단면도이다.
도 2 내지 도 8은 공정 상태 별로 도 1의 반도체 패키지를 설명하기 위한 도면이다.
도 9는 본 발명의 일실시예에 따른 반도체 패키지 제조 방법을 나타내는 공정흐름도이다.
도 10은 본 발명의 다른 실시예에 따른 반도체 패키지의 단면을 나타내는 단면도이다.
도 11 내지 도 13은 본 발명의 다른 실시예에 따른 반도체 패키지를 설명하기 위한 도면이다.
도 14는 본 발명의 또 다른 실시예에 따른 반도체 패키지의 단면을 나타내는 단면도이다.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.

본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려 이들 실시예들은 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이다.

명세서 전체에 걸쳐서, 막, 영역 또는 기판 등과 같은 하나의 구성요소가 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 위치한다고 언급할 때는, 상기 하나의 구성요소가 직접적으로 다른 구성요소 "상에", "연결되어", 또는 "커플링되어" 접촉하거나, 그 사이에 개재되는 또 다른 구성요소들이 존재할 수 있다고 해석될 수 있다. 반면에, 하나의 구성요소가 다른 구성요소 "직접적으로 상에", "직접 연결되어", 또는 "직접 커플링되어" 위치한다고 언급할 때는, 그 사이에 개재되는 다른 구성요소들이 존재하지 않는다고 해석된다. 동일한 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.

본 명세서에서 제1, 제2등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.

또한, "상의" 또는 "위의" 및 "하의" 또는 "아래의"와 같은 상대적인 용어들은 도면들에서 도해되는 것처럼 다른 요소들에 대한 어떤 요소들의 관계를 기술하기 위해 여기에서 사용될 수 있다. 상대적 용어들은 도면들에서 묘사되는 방향에 추가하여 소자의 다른 방향들을 포함하는 것을 의도한다고 이해될 수 있다. 예를 들어, 도면들에서 소자가 뒤집어 진다면(turned over), 다른 요소들의 상부의 면 상에 존재하는 것으로 묘사되는 요소들은 상기 다른 요소들의 하부의 면 상에 방향을 가지게 된다. 그러므로, 예로써 든 "상의"라는 용어는, 도면의 특정한 방향에 의존하여 "하의" 및 "상의" 방향 모두를 포함할 수 있다. 소자가 다른 방향으로 향한다면(다른 방향에 대하여 90도 회전), 본 명세서에 사용되는 상대적인 설명들은 이에 따라 해석될 수 있다.

본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 "포함한다(comprise)" 및/또는 "포함하는(comprising)"은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다.

이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명 사상의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.

도 1은 본 발명의 일실시예에 따른 반도체 패키지(1000)의 단면을 나타내는 단면도이다.

도 1을 참조하면, 반도체 패키지(1000)는 반도체 칩(110), 리드(120), 연결부재(130), 도전성 페이스트(140), 다이 패들(150), 및 봉지재(160)를 포함한다.

반도체 칩(110)은 DRAM, SRAM, 플래쉬 메모리 등의 고집적회로 반도체 메모리 소자, CPU(Central Processor Unit), DSP(Digital Signal Processor), CPU와 DSP가 조합된 프로세서, ASIC(Application Specific Integrated Circuit), MEMS(Micro Electro Mechanical System) 소자, 광전자(Photoelectronic) 소자 등을 이루는 개별 반도체 소자일 수 있고, 개별 반도체 소자들이 조합된 반도체 소자일 수 있다. 반도체 칩(110)은 반도체 기판(미도시) 상에 트랜지스터, 저항, 캐패시터 또는 도전성 배선 등을 포함하는 개별 반도체 소자를 형성하고, 상기 반도체 기판을 백그라인딩(backgrinding 또는 back lap) 한 후 다이싱(dicing) 공정으로 분리하여 형성할 수 있다. 상기 반도체 기판은, 예를 들면 실리콘 기판과 같은 통상의 평탄한 상면을 가지는 반도체 기판으로 이루어질 수 있다. 또는 상기 반도체 기판은, 예를 들면 SOI(Silicon On Insulator) 실리콘-게르마늄 기판, 실리콘 카바이드 기판, 또는 갈륨-비소 기판과 같은 화합물 반도체 기판 등으로 이루어질 수 있다.

반도체 칩(110)은 제1 면(110a) 및 제1 면(110a)에 반대되는 제2 면(110b)을 가질 수 있다. 제1 면(111a)은 반도체 소자 형성 층(112)이 있는 곳으로, 활성면이라고도 호칭될 수 있다.

반도체 칩(110)의 제1 면(110a)에는 보호층(114) 및 도전성 패드(116)가 형성될 수 있다. 보호층(114)은 예를 들면, 실리콘 질화물을 포함할 수 있다. 보호층(114)의 하부 또는 내부에는 도전성 패드(116)와 반도체 칩(110)에 포함된 개별 반도체 소자와의 전기적인 연결을 위한 배선 또는 재배선이 형성될 수 있다.

도전성 패드(116)는 보호층(114)에 의하여 노출될 수 있다. 도전성 패드(116)의 노출면은 보호층(114)의 노출면보다 낮을 수 있다. 도전성 패드(116)는 알루미늄(Al), 구리(Cu), 은(Ag), 금(Au), 또는 팔라듐(Pd) 등의 금속으로 형성될 수 있다. 도 1에서는 설명의 편의를 위해 두 개의 도전성 패드(116)만이 제1 면(110a)에 형성되는 것으로 도시되고 있으나 이에 한정되는 것은 아니고, 복수개의 도전성 패드들이 반도체 칩(110)의 제1 면(110a)에 형성될 수 있다. 또한 상기 복수개의 도전성 패드들은 반도체 칩(110)의 반도체 소자 형성층(112)에 형성된 개별 반도체 소자들의 데이터 경로 등을 고려하여 센터 로우 방식 또는 에지 로우 방식 등으로 배치될 수 있다. 상기 센터 로우 방식은 상기 복수개의 도전성 패드들이 반도체 칩(110)의 중앙에서 열을 이루며 배치되는 방식일 수 있고, 상기 에지 로우 방식은 상기 복수개의 도전성 패드들이 반도체 칩(110)의 가장자리에서 열을 이루며 배치되는 방식일 수 있다.

다이 패들(150) 및 다이 패들(150)과 소정의 간격으로 이격되어 배치되는 복수개의 리드(120)는 도전성 금속판에 선도금(pre-plating)이 진행된 하나의 리드 프레임으로부터 포밍(forming) 과정을 통하여 형성될 수 있다. 상기 도전성 금속판은 예를 들면, 구리 동판일 수 있다. 상기 선도금은 니켈(Ni), 금(Au), 은(Ag)으로 이루어진 금속군에서 선택된 하나를 포함하는 단일층 혹은 다층 구조로 이루어질 수 있다. 다이 패들(150) 및 복수개의 리드(120)는 반도체 칩의 도전성 패드(116)들의 배치 방식에 따라 각각의 크기, 길이가 조절될 수 있고, 서로 간에 이격된 간격도 조절될 수 있다. 또한, 다이 패들(150) 및 복수개의 리드(120)는 높이를 달리하여 형성될 수도 있다. 한편, 본 발명의 일실시예에 따른 반도체 패키지(1000)는 외부로 돌출되는 리드가 없기 때문에, QFN(Quad Flat No-leads) 방식의 패키지일 수 있다. 후술되는 반도체 패키지들 또한 마찬가지이다.

다이 패들(150)은 반도체 칩(110)을 지지할 수 있다. 예를 들면, 다이 패들(150)이 리드(120)와 동일 평면을 기준으로 더 높게 배치되는 경우, 다이 패들(150)은 반도체 칩(110)의 제1 면(110a)에 대향되는 다이 패들(150)의 상면을 통해 반도체 칩의 제1 면(110a)에 부착되어 반도체 칩(110)을 지지할 수 있다. 도시되지 않았으나, 다이 패들(150)의 상면과 반도체 칩(110)의 제1 면(110a)은 접착 수단을 통해 부착될 수 있다. 상기 접착 수단은 접착제(adhesive)일 수 있다. 상기 접착제로는 솔더 합금 또는 에폭시(epoxy) 수지 등이 사용될 수 있다. 또한, 상기 접착 수단은 접착성 테이프일 수 있다. 다이 패들(150)의 상면과 반도체 칩(110)의 제1 면(110a) 사이에는 연결용 인터포저(interposer) 층이 형성될 수도 있다. 상기 연결용 인터포저 층이 형성되는 경우, 다이 패들(150)과 리드(120)는 동일 평면을 기준으로 동일한 높이로 배치될 수 있다. 다이 패들(150)은 반도체 칩(110)의 그라운드 노드로 제공될 수 있다.

리드(120)는 다이 패들(150)과 전기적으로 절연되도록 다이 패들(150)의 각 측면으로부터 소정의 간격으로 이격되어 배치될 수 있다. 리드(120)는 다이 패들(150)의 각 측면 방향마다 동일한 개수로 배치될 수 있고, 각 측면 방향마다 상이한 개수로 배치될 수도 있다.

리드(120)는 반도체 칩(110)의 제1 면(110a)에 대향되는 일면에 접속용 홈(122)을 구비할 수 있다. 접속용 홈(122)은 리드(120)의 일면에서 하프 에칭(half etching)을 통해 형성될 수 있다. 구체적으로, 접속용 홈(122)은 리드(120)를 구성하는 소재의 두께의 일부분이 에칭되어 형성될 수 있다. 접속용 홈(122)은 사각형 또는 원형 등으로 형성될 수 있는데, 이에 대해서는 후술한다. 그리고 접속용 홈(122)의 폭(W2)는 연결부재(130)의 폭(W1)보다 클 수 있다. 그러나 이에 한정되는 것은 아니고 접속용 홈(122)의 폭(W2)는 연결부재(130)의 폭(W1)보다 작을 수 있고, 같을 수도 있다. 접속용 홈(122)이 형성되는 일 면과 반대되는 면(124)은 반도체 패키지(1000)를 외부 장치와 접속시켜 반도체 패키지(1000)에 신호, 전원 등이 공급되도록 한다. 접속용 홈(122)이 형성되는 일 면과 반대되는 면(124)이 반도체 패키지(1000)의 외부로 연장되는 경우 또한 반도체 패키지(1000)를 외부 장치와 전기적으로 연결되도록 할 수 있다. 이하에서는 접속용 홈(122)이 형성되는 일 면과 반대되는 면(124) 및 상기 반대되는 면(124)이 연장되는 경우는 연장되는 면을 포함하여 외부 단자부로 호칭한다.

연결부재(130)는 예를 들어, 도전성 범프일 수 있다. 연결부재(130)는 반도체 칩의 도전성 패드(116) 상에 형성될 수 있다. 연결부재(130)는 도전성 재질 예컨대, 금(Au), 솔더(solder), 알루미늄(Al), 니켈(Ni), 구리(Cu) 등으로 형성될 수 있다. 그러나 연결부재(130)의 재질이 이에 한정되는 것은 아니다. 연결부재(130)는 진공 증착 방식, 전해 도금 방식, 및 솔더 제팅(solder jetting) 방식 등 당양한 방식을 통해 형성될 수 있다. 예를 들어 연결부재(130)가 금(Au) 재질의 도전성 범프인 경우, 연결부재(130)는 웨이퍼 전해도금 방식이나 와이어 본딩 방식을 통해 형성될 수 있다. 예를 들어, 연결부재(130)가 솔더 재질의 도전성 범프인 경우, 전해도금 방식, 솔더 제팅 방식, 또는 스텐실(stencil) 스크린 프린팅 방식을 통해 형성될 수 있다. 특히 전해도금 방식으로 솔더 범프를 형성하는 경우에는, 솔더 범프 형성 후에 플럭스(flux)를 도포하고 리플로우(reflow) 처리하여 솔더 범프가 균일한 조성과 구형의 형상을 가지도록 할 수 있다. 연결부재(130)가 알루미늄(Al)이나 니켈(Ni) 등의 재질인 도전성 범프인 경우, 전해도금 방식으로 형성될 수 있고, 니켈(Ni) 재질인 경우에는 무전해 도금방식으로도 형성될 수 있다.

연결부재(130)는 도전성 범프 및 범프 패드(미도시)로 구성될 수도 있다. 이 경우, 상기 도전성 범프는 상기 범프 패드 상에 형성될 수 있다. 상기 범프 패드는 도전성 패드(116) 상에 도전성 물질로 형성될 수 있으며, 반도체 칩(110)의 반도체 소자 형성층(112) 내의 개별 반도체 소자들과 전기적으로 연결될 수 있다. 상기 범프 패드는 UBM(Under Bump Metal, 미도시)일 수 있다. 상기 범프 패드는 알루미늄(Al)이나 구리(Cu) 등으로 형성될 수 있고, 펄스 도금이나 직류 도금 방법을 통해 형성될 수 있다. 그러나 상기 범프 패드가 상기 재질에 한정되는 것은 아니며, 상기 방법에 한정되어 형성되는 것도 아니다.

연결부재(130)는 도전성 페이스트(140)와 접합되어 반도체 칩(110)의 도전성 패드(116)와 리드(120)의 접속용 홈(122)을 전기적으로 연결시킬 수 있다. 도전성 페이스트(140)는 도전성 재질의 분말, 플럭스, 바인더 등으로 구성될 수 있다. 도전성 페이스트(140)는 리드(120)의 접속용 홈(122)에 스크린 프린팅(screen printing) 방식 또는 도팅(dotting) 방식을 통해 충진될 수 있다. 리드(120)의 접속용 홈(122)에 충진된 도전성 페이스트(140)에 연결부재(130)가 접촉되어 리플로우 처리되면, 도전성 페이스트(140)는 연결부재(130)에 접합되고 도전성 패드(116)와 접속용 홈(122)이 전기적으로 연결된다. 즉, 도전성 페이스트(140)는 연결부재(130)와 함께, 반도체 칩(110)과 리드(120)를 전기적으로 연결시킬 수 있다.

봉지재(160)는 접속용 홈(122)가 구비되는 리드(120)의 외부 단자부(124)가 노출되도록 리드(120)의 다른 면들을 감싸고, 반도체 칩(110) 및 연결부재(130)를 밀봉하여 고정시킬 수 있다. 도 1에서는, 설명의 편의를 위해 연결부재(130)와 도전성 페이스트(140)가 구분되어 도시되고 있으나, 연결부재(130)에 도전성 페이스트(140)가 접합되어 있는 것으로 볼 수 있다. 봉지재(160)는 에폭시 수지, 경화제, 유기/무기 충전재 등을 포함하는 각종 합성 수지류 재질로 제작되어 몰드(mold: 금형) 내부에서 사출 성형될 수 있다. 봉지재(160)는 레진과 같은 폴리머로 형성될 수 있다. 예컨대, 봉지재(160)는 에폭시 몰딩 화합물(epoxy molding compound)로 형성될 수 있다. 한편, 봉지재(160)의 하면에서 노출되는 리드(120)의 외부 단자부(124)의 면적이 최소화되는 경우, 반도체 패키지(1000)를 칩 사이즈 스케일로 할 수 있다. 따라서 반도체 패키지(1000)는 경박 단소화될 수 있다.

도 2 내지 도 8는 공정 상태 별로 도 1의 반도체 패키지(1000)를 설명하기 위한 도면이고, 도 9는 도 1의 반도체 패키지(1000)의 제조 방법을 나타내는 공정 흐름도이다. 이하에서는 도 2 내지 도 9를 참조하여 도 1의 반도체 패키지(1000)를 제조하는 방법에 대해 설명한다.

도 2 내지 도 4는 반도체 칩(110) 및 접속용 홈(122)이 구비되는 리드(120)를 가지는 리드 프레임을 준비하는 단계(S100)를 설명하기 위한 도면이다.

도 2는 반도체 칩(110)의 단면도이고, 도 3은 반도체 칩(110)의 하면도이다.

도 2를 참조하면, 전술된 바와 같이 반도체 칩(110)은 반도체 소자 형성층(112)을 포함하고, 반도체 칩(110)의 제1 면(110a)에는 보호층(114)와 복수의 도전성 패드(116)들이 포함한다. 도 3을 참조하면, 도전성 패드(116)들이 반도체 칩(110)의 제1 면(110a)에서 각각의 에지 영역에 배치될 수 있다. 도 3에서는 도전성 패드(116)들이 각 에지 영역에서 동일한 수로 하나의 열을 이루며 배치되는 것이 도시되고 있으나 이에 한정되는 것은 아니다. 예를 들어, 도전성 패드(116)들은 각 에지 영역별로 상이한 수로 배치될 수 있고, 복수의 열을 이루며 배치될 수도 있으며, 소정의 에지 영역에만 도전성 패드(116)들이 배치될 수도 있다.

도 4는 리드(120) 및 다이패들(150)로 구성되는 리드 프레임의 단면도이다.

도 4를 참조하면, 사각형 홈으로 형성된 접속용 홈(122)을 구비하는 리드(120) 및 다이패들(160)이 준비될 수 있다. 접속용 홈(122)은 하프 에칭을 통해 리드(120)의 일 면, 특히 반도체 칩의 제1 면(110a)에 대향되는 면상에서 각각 도전성 패드(116)의 배치에 대응되도록 형성될 수 있다. 접속용 홈(122)은 소정의 깊이를 가질 수 있다. 예를 들어, 반도체 칩(110)의 도전성 패드(116) 상에 형성되는 연결부재(130)의 폭에 대응되는 깊이를 가질 수 있다. 접속용 홈(122)이 형성되는 리드(120)의 반대면(124)은 외부 단자부(124)로 기능할 수 있음은 전술된 바와 같다.

도 5는 반도체 칩(110)의 도전성 패드(116)에 연결부재(130)를 형성하는 단계(S200)를 설명하기 위한 도면이다.

도 5를 참조하면, 반도체 칩(110)의 도전성 패드(116) 상에 연결부재(130)가 볼타입으로 형성될 수 있다. 연결부재(130)는 금(Au) 재질의 범프일 수 있다. 그러나, 연결부재(130)의 형태 및 재질이 그에 한정되는 것은 아니다.

도 6은 리드의 접속용 홈(122)에 도전성 페이스트(140)를 충진하는 단계(S300)를 설명하기 위한 도면이다.

도 6을 참조하면, 도전성 페이스트(140)는 접속용 홈(122)에 스크린 프린팅 방식 또는 도팅 방식을 통해 충진될 수 있다.

도 7은 연결부재(130)와 도전성 페이스트(140)가 접합되도록 리플로우 처리하는 단계(S400)를 설명하기 위한 도면이다.

상세하게는, 우선 연결부재(130)는 리드(120)의 접속용 홈(122)에 충진된 도전성 페이스트(140)와 접촉될 수 있다. 그리고, 도전성 연결부재(130)와 도전성 페이스트(140)는, 예컨대 IR(infra-red) 가열 및/또는 열풍(hot air) 방식 등에 따르는 리플로우 처리를 통해 접합될 수 있다. 이를 통해, 반도체 칩(110)의 도전성 패드(116)와 리드(120)의 접속용 홈(122)이 전기적으로 연결될 수 있다.

도 8은 접속용 홈(122)이 구비되는 리드(120)의 일 면과 반대되는 면(124)은 노출되도록 하고, 접속용 홈(122)이 구비되는 리드(120)의 일 면, 반도체 칩(110) 및 연결부재(130)는 밀봉되도록 봉지재(160)로 몰딩하는 단계(S500)를 설명하기 위한 도면이다.

도 8을 참조하면, 봉지재(160)는 리드(120)의 외부 단자부(124)만이 봉지재(160)의 하면 측에서 노출되도록 형성될 수 있다. 리드(120)의 외부 단자부(124)는 다이 패들(150)의 노출면과 동일한 평면상에 있을 수 있다.

전술된 바와 같이 본원 발명의 일실시예에 따르는 반도체 패키지(1000)는 반도체 칩(110)과 리드(120)가 연결부재(130)를 통해 전기적으로 연결될 수 있다. 즉, 본원 발명의 일실시예에 따르는 반도체 패키지(1000)는 반도체 칩(110)과 리드(120)를 와이어 본딩 하지 않고 전기적으로 연결할 수 있기 때문에 배선이 용이하고, 배선 자원의 소모를 줄일 수 있어서 제조 단계에서의 원가를 절감할 수 있도록 한다. 또한, 본원 발명의 일실시예에 따르는 반도체 패키지(1000)는 리드(120)의 외부 단자부(124)의 노출 면적을 최소화하여 제조될 수 있다. 이를 통해, 반도체 패키지(1000)는 반도체 칩(110)의 크기에 가깝도록 제조될 수 있어 경박 단소화가 가능하다.

도 10 내지 도 14는 본원 발명의 다른 실시예에 따른 반도체 패키지(2000, 3000. 4000)를 설명하기 위한 도면이다. 이하에서는, 설명의 편의를 위해 도 1의 설명 부분에서 기술한 부분과 중복되는 부분은 생략하거나 간략히 기술한다.

도 10은 반도체 패키지(2000)의 단면을 나타내는 단면도이다.

반도체 패키지(2000)의 단면을 나타내는 도 4a를 참조하면, 반도체 패키지(2000)는 반도체 칩(210), 리드(220), 연결부재(230), 도전성 페이스트(240), 다이 패들(250), 및 봉지재(260)를 포함할 수 있다.

반도체 패키지(2000)에서 리드(220)는 원형으로 형성된 접속용 홈(222)을 구비할 수 있다. 즉, 접속용 홈(222)은 도전성 패드(230)가 형성되는 반도체 칩(210)의 제1 면(210a)에 대향되는 리드(420)의 일면에서, 리드(420)를 구성하는 소재의 두께의 일부분이 원형으로 에칭되어 형성될 수 있다.

도 11 내지 도 13은 반도체 패키지(3000)를 설명하기 위한 도면이다.

반도체 패키지(3000)의 단면을 나타내는 도 11을 참조하면, 반도체 패키지(3000)는 반도체 칩(310), 리드(320), 연결부재(330), 도전성 페이스트(340), 및 봉지재(360)를 포함할 수 있다.

반도체 칩의 제1 면(310a)에 형성되는 복수의 도전성 패드(316)들은 도 12와 같이 센터 로우 방식으로 형성될 수 있다. 이 경우, 연결부재(330)를 통해 도전성 패드(316)와 리드(320)의 접속용 홈(322)을 전기적으로 연결하기 위해서, 반도체 패키지(3000)에서는 도 1의 리드 프레임과 다른 도 13과 같은 리드 프레임이 사용될 수 있다. 즉, 반도체 칩(310)을 지지하기 위한 다이 패들을 구비함이 없이 길이가 연장된 리드(320)를 가지는 리드 프레임이 사용될 수 있다. 그리고, 반도체 칩의 제1 면(310a)에 대향되는 상기 길이가 연장된 리드(320)의 일 면 상에 접속용 홈(322)을 형성함으로써, 상기 리드(320)와 도전성 패드(316)가 연결부재(330)를 통해서 전기적으로 연결될 수 있다. 따라서, 반도체 칩에 형성되는 도전성 패드들의 배치가 제한적인 경우에도, 상기 반도체 패키지(3000)와 같이 리드 프레임의 구조를 변경하여 연결부재를 통해 직접 반도체 칩과 리드를 연결함으로써, 와이어 본딩으로 인한 배선 자원의 소모를 줄일 수 있다.

도 14는 반도체 패키지(4000)의 단면을 나타내는 단면도이다.

반도체 패키지(4000)는 도 1, 도 10 및 도 11에서와 같이 각각 반도체 패키지들(1000, 2000, 3000)이 하나의 반도체 칩(110, 210, 310)을 포함하는 것과 달리 반도체 칩들(410, 490)을 포함한다.

반도체 칩(410)과 반도체 칩(490)은 동종의 제품일 수도 있고, 이종의 제품일 수도 있다. 예를 들어, 반도체 칩(410)은 메모리 칩일 수 있고, 반도체 칩(490)은 비메모리 칩일 수 있다. 또한, 반도체 칩(410)과 반도체 칩(490) 각각의 일부는 메모리 칩일 수 있고, 다른 일부는 비메모리 칩일 수도 있다.

반도체 칩(410)과 반도체 칩(490)은 관통전극(470)을 통해 전기적으로 연결된다. 여기에서, 전기적으로 연결된다는 의미는 각각의 반도체 칩 내에 형성된 개별 반도체 소자들이 전기적으로 연결된다는 것을 의미한다. 관통전극(470)은 반도체 칩(410)을 관통하도록 형성될 수 있다. 관통전극(470)은 반도체 칩(410)의 제1 면(410a)에 형성된 도전성 패드(416)와 연결되며, 반도체 칩(410)의 제2 면(410b)으로부터 일부 돌출될 수 있다. 관통전극(470)은 Ag, Au, Cu, Al 또는 In을 포함할 수 있다. 관통전극(470)의 둘레에는 절연물질층(미도시)이 형성되어, 관통전극(470)과 접하는 반도체 칩(410)의 부분들과 관통전극(470)을 전기적으로 절연시킬 수 있다. 상기 절연물질층은 예를 들면, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 금속 실리케이트 또는 유기 실리케이트를 포함할 수 있다. 또한, 관통전극(470)과 상기 절연물질층 사이에는 배리어층(barrier layer, 미도시) alc/Ehsms 시드층(seed layer, 미도시)를 더 포함할 수 있다. 상기 배리어층은 예를 들면 Ti, TiN, Ru, Co, Mn, WN, Ni, NiB, TaN을 포함할 수 있다. 관통전극(470)은 통상적으로 관통 실리콘 비아(TSV, Through Silicon Via)라 호칭될 수 있다. 관통 실리콘 비아라는 명칭은, 반도체 칩이 일반적으로 실리콘으로 이루어진 경우가 많기 때문일 뿐이며, 반드시 실리콘 기판을 관통한다는 것으로 한정하지는 않는다. 따라서, 실리콘 이외의 다른 물질로 이루어진 반도체 칩을 관통하는 경우에도, 관통 실리콘 비아라 호칭될 수 있다.

반도체 칩(490)은 반도체 칩(490)의 제1 면(490a)에 구비된 도전성 패드(496) 상에 형성된 연결부재(500)를 통해서, 관통전극(470)과 접촉되어 반도체 칩(410)과 전기적으로 연결된다. 또한, 반도체 칩(410)과 반도체 칩(490) 사이에는 충전물질층(480)이 형성될 수 있다. 충전물질층(480)은 전술된 봉지재(460)와 동일한 물질로 함께 형성될 수 있다. 이와 같이 충전물질층(480)이 봉지재(460)와 함께 형성되는 경우, 충전물질층(480)은 봉지재(460)의 일부일 수 있다.

이와 같이, 반도체 패키지(4000)는 적층된 복수개의 반도체 칩을 포함할 수 있어 다수의 기능을 갖는 반도체 칩들의 고집적화가 가능하며, 적층된 복수개의 반도체 칩들의 배선이 용이하다. 또한, 반도체 패키지(4000)는 배선자원의 소모도 줄일 수 있다. 이상에서는 도 1, 도 10 및 도 11의 설명 부분에서 기술한 부분과 중복되는 부분은 생략되었음을 알려둔다. 그리고, 도 14에서는 두 개의 반도체 칩이 적층되는 것으로 도시되고 있으나, 관통 실리콘 비아를 통해 더 많은 수의 반도체 칩들 또한 적층될 수 있다.

이상에서와 같이 도면과 명세서에서 최적 실시예가 개시되었다. 여기서 특정한 용어들이었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미 한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

1000, 2000, 3000, 4000: 반도체 패키지
110, 210, 310, 410, 490: 반도체 칩
112, 212, 312, 412, 492: 반도체 소자 형성층
114, 214, 314, 414, 494: 보호층
116, 216, 316, 416, 496: 도전성 패드
120, 220, 320, 420: 리드 122, 222, 322, 422: 접속용 홈
124, 224, 324, 424: 외부 단자부 130, 230, 330, 430, 500: 연결부재
140, 240, 340, 440: 도전성 페이스트
150, 250, 350, 450: 다이 패들 160, 260, 360, 460: 봉지재
470: 관통전극 480: 충전물질층

Claims

일 면에 복수의 도전성 패드를 구비하는 반도체 칩;
상기 도전성 패드와 대향되는 일 면에 접속용 홈을 구비하는 복수의 리드;
서로 대응하는 상기 도전성 패드와 상기 접속용 홈 사이에 배치되어, 상기 도전성 패드와 상기 접속용 홈을 전기적으로 연결시키는 복수의 연결부재; 및
상기 접속용 홈이 구비되는 상기 리드의 일 면과 반대되는 면을 노출시키고, 상기 접속용 홈이 구비되는 상기 리드의 일 면, 반도체 칩 및 상기 연결부재를 감싸도록 형성되는 봉지재;
를 포함하는 반도체 패키지.
제1 항에 있어서, 상기 연결부재는,
상기 접속용 홈에 충진된 도전성 페이스트와 접합되어 상기 도전성 패드와 상기 접속용 홈을 전기적으로 연결시키는 것을 특징으로 하는 반도체 패키지.
제1 항에 있어서, 상기 연결부재는,
상기 접속용 홈에 일부가 삽입되는 것을 특징으로 하는 반도체 패키지.
제1 항에 있어서, 상기 접속용 홈은,
상기 도전성 패드와 대향되는 일 면에 사각형 또는 원형으로 형성되는 것을 특징으로 하는 반도체 패키지.
제1 항에 있어서, 상기 접속용 홈의 폭은,
상기 연결 부재의 폭보다 큰 것을 특징으로 하는 반도체 패키지.
일 면에 복수의 도전성 패드를 구비하는 반도체 칩, 및 상기 도전성 패드와 대향되는 일 면에 접속용 홈이 구비되는 복수의 리드를 가지는 리드 프레임을 준비하는 단계;
연결부재 및 도전성 페이스트를 통해, 상기 도전성 패드와 상기 접속용 홈을 전기적으로 연결시키는 단계; 및
상기 접속용 홈이 구비되는 상기 리드의 일 면과 반대되는 면은 노출시키고, 상기 접속용 홈이 구비되는 상기 리드의 일 면, 상기 반도체 칩 및 상기 연결부재는 밀봉되도록 봉지재로 몰딩하는 단계;
를 포함하는 반도체 패키지 제조 방법.
제6 항에 있어서, 상기 반도체 칩과 상기 리드 프레임을 준비하는 단계는,
상기 도전성 패드에 상기 연결부재를 형성시키는 단계; 및
상기 접속용 홈에 상기 도전성 페이스트를 충진시키는 단계;
를 구비하는 것을 특징으로 하는 반도체 패키지 제조 방법.
제6 항에 있어서, 상기 도전성 패드와 상기 접속용 홈의 연결단계는,
상기 연결부재의 일부를 상기 접속용 홈에 삽입하는 단계; 및
상기 연결부재와 상기 도전성 페이스트가 접합되도록 리플로우하는 단계;
를 구비하는 것을 특징으로 하는 반도체 패키지 제조 방법.
제6 항에 있어서, 상기 도전성 페이스트는,
스크린 프린팅 또는 도팅 방식을 통해 상기 접속용 홈에 충진되는 것을 특징으로 하는 반도체 패키지 제조 방법.
제6 항에 있어서, 상기 접속용 홈은,
하프 에칭을 통해 상기 도전성 패드와 대향되는 일면에서 사각형 또는 원형으로 형성되는 것을 특징으로 하는 반도체 패키지 제조 방법.