KR20130026375A - Liquid crystal display device and method for manufacturing the same - Google Patents

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Abstract

PURPOSE: A liquid crystal display device and a manufacturing method thereof are provided to increase an opening area of a pixel area by overlapping a common line with a gate line and a data line. CONSTITUTION: A common line(500) is overlapped with either a gate line(200) or a data line(300) or both of them. A pixel electrode(600) is electrically connected with a drain electrode(340) of a TFT(Thin Film Transistor). A common electrode(510) is electrically connected with the common line. The common electrode forms an electric field for liquid crystal operation with the pixel electrode.

Description

액정표시장치 및 그 제조방법{Liquid crystal display device and Method for manufacturing the same}Liquid crystal display device and method for manufacturing the same

본 발명은 액정표시장치 및 그 제조방법에 관한 것이다.The present invention relates to a liquid crystal display device and a manufacturing method thereof.

액정표시장치는 동작 전압이 낮아 소비 전력이 적고 휴대용으로 쓰일 수 있는 등의 이점으로 노트북 컴퓨터, 모니터, 우주선, 항공기 등에 이르기까지 응용분야가 넓고 다양하다.Liquid crystal display devices have a wide variety of applications ranging from notebook computers, monitors, spacecrafts and aircraft to the advantages of low power consumption and low power consumption and being portable.

액정표시장치는 하부기판, 상부기판, 및 상기 양 기판 사이에 형성된 액정층을 포함하여 구성되며, 전계 인가 유무에 따라 액정층의 배열이 조절되고 그에 따라 광의 투과도가 조절되어 화상이 표시되는 장치이다. The liquid crystal display device includes a lower substrate, an upper substrate, and a liquid crystal layer formed between the two substrates. The arrangement of the liquid crystal layers is adjusted according to whether an electric field is applied or not, .

이와 같은 액정표시장치는 액정층의 배열을 조절하는 방식에 따라 TN(Twisted Nematic) 모드, VA(Vertical Alignment) 모드, IPS(In Plane Switching) 모드, FFS(Fringe Field Switching) 모드 등 다양하게 개발되어 있다. Such a liquid crystal display device has been developed in various ways such as TN (Twisted Nematic) mode, VA (Vertical Alignment) mode, IPS (In Plane Switching) mode and FFS (Fringe Field Switching) mode according to a method of controlling the arrangement of liquid crystal layers have.

그 중에서, 상기 IPS 모드와 상기 FFS 모드는 하부 기판 상에 화소 전극과 공통 전극을 배치하여 상기 화소 전극과 공통 전극 사이의 전계에 의해 액정층의 배열을 조절하는 방식이다. 특히, 상기 IPS 모드는 상기 화소 전극과 공통 전극을 평행하게 교대로 배열함으로써 양 전극 사이에서 횡전계를 일으켜 액정층의 배열을 조절하는 방식인데, 이와 같은 IPS 모드는 상기 화소 전극과 상기 공통 전극 상측 부분에서 액정층의 배열이 조절되지 않아 그 영역에서 광의 투과도가 저하되는 단점이 있다. In the IPS mode and the FFS mode, a pixel electrode and a common electrode are disposed on a lower substrate, and the alignment of the liquid crystal layer is adjusted by an electric field between the pixel electrode and the common electrode. In particular, the IPS mode is a method of controlling the arrangement of the liquid crystal layer by generating a transverse electric field between both electrodes by alternately arranging the pixel electrode and the common electrode in parallel. Since the arrangement of the liquid crystal layer is not controlled at the portion, there is a disadvantage in that light transmittance is reduced in the region.

이와 같은 IPS 모드의 단점을 해결하기 위해 고안된 것이 상기 FFS 모드이다. 상기 FFS 모드는 상기 화소 전극과 상기 공통 전극을 절연층을 사이에 두고 이격 형성시키되 하나의 전극은 판(plate) 형상으로 구성하고 다른 하나의 전극은 핑거(finger) 형상으로 구성하여 양 전극 사이에서 발생되는 프린지 필드(Fringe Field)를 통해 액정층의 배열을 조절하는 방식이다. The FFS mode is designed to overcome the shortcomings of the IPS mode. In the FFS mode, the pixel electrode and the common electrode are spaced apart from each other with an insulating layer interposed therebetween, one electrode having a plate shape and the other electrode having a finger shape. The arrangement of the liquid crystal layer is controlled through a generated fringe field.

이하, 도면을 참조로 종래의 FFS 모드 액정표시장치에 대해서 설명하기로 한다. Hereinafter, a conventional FFS mode liquid crystal display device will be described with reference to the drawings.

도 1은 종래의 FFS 모드 액정표시장치의 하부 기판의 개략적인 평면도이다. 1 is a schematic plan view of a lower substrate of a conventional FFS mode liquid crystal display.

도 1에서 알 수 있듯이, 종래의 FFS 모드 액정표시장치의 하부 기판(1)은, 게이트 라인(10), 공통 라인(13), 데이터 라인(20), 박막 트랜지스터(T), 공통 전극(30) 및 화소 전극(40)을 포함하여 이루어진다. As shown in FIG. 1, the lower substrate 1 of the conventional FFS mode liquid crystal display device includes a gate line 10, a common line 13, a data line 20, a thin film transistor T, and a common electrode 30. ) And the pixel electrode 40.

상기 게이트 라인(10)은 가로 방향으로 배열되어 있고, 상기 공통 라인(13)은 상기 게이트 라인(10)에 근접하여 상기 게이트 라인(10)과 평행하게 구성되어 있으며, 상기 데이터 라인(20)은 상기 게이트 라인(10) 및 상기 공통 라인(13)과 교차하며 세로 방향으로 배열되어 있으며, 특히 상기 게이트 라인(10)과 상기 데이터 라인(20)이 교차되도록 배열되어 화소 영역이 정의된다. The gate line 10 is arranged in a horizontal direction, the common line 13 is configured to be parallel to the gate line 10 in proximity to the gate line 10, and the data line 20 is The gate line 10 and the common line 13 intersect and are arranged in a vertical direction. In particular, the gate line 10 and the data line 20 are arranged to intersect to define a pixel area.

상기 박막 트랜지스터(T)는 상기 게이트 라인(10)과 상기 데이터 라인(20)이 교차하는 영역에 형성되며, 게이트 전극(12), 반도체층(15), 소스 전극(22) 및 드레인 전극(24)을 포함하여 이루어진다. The thin film transistor T is formed in an area where the gate line 10 and the data line 20 cross each other, and the gate electrode 12, the semiconductor layer 15, the source electrode 22, and the drain electrode 24 are formed. )

상기 게이트 전극(12)은 상기 게이트 라인(10)에서 연장 형성되어 있고, 상기 반도체층(15)은 상기 게이트 전극(12)의 상부 및 상기 소스/드레인 전극(22, 24)의 하부에 형성된다. 상기 소스 전극(22)은 상기 데이터 라인(20)에서 연장 형성되어 있고, 상기 드레인 전극(24)은 상기 소스 전극(22)과 소정 간격으로 이격되어 서로 마주하고 있다. The gate electrode 12 extends from the gate line 10, and the semiconductor layer 15 is formed above the gate electrode 12 and below the source / drain electrodes 22 and 24. . The source electrode 22 extends from the data line 20, and the drain electrode 24 is spaced apart from the source electrode 22 at predetermined intervals to face each other.

상기 공통 전극(30)은 하부 기판의 전면(全面)에 판(plate) 형상으로 형성되어 있다. The common electrode 30 is formed in a plate shape on the entire surface of the lower substrate.

상기 화소 전극(40)은 상기 화소 영역 내에 형성되며, 상기 박막 트랜지스터(T)의 드레인 전극(24)과 드레인 콘택홀(50)을 통해 전기적으로 연결되어 있다. 상기 화소 전극(40)은 상기 화소 영역 내에서 적어도 하나의 슬릿(45)을 구비하여 핑거(finger) 형상으로 형성되어 있다. The pixel electrode 40 is formed in the pixel area and is electrically connected to the drain electrode 24 of the thin film transistor T through the drain contact hole 50. The pixel electrode 40 has at least one slit 45 in the pixel area and is formed in a finger shape.

이와 같은 하부기판을 구비한 종래의 FFS 모드 액정표시장치는 판 형상으로 형성된 상기 공통 전극(30)과 상기 슬릿(45)를 구비하여 핑거 형상으로 형성된 상기 화소 전극(40) 간에 생성되는 프린지 필드(Fringe Field)에 의해 액정의 배열상태를 조절하여 화상을 표시하게 된다. In the conventional FFS mode LCD having the lower substrate as described above, a fringe field generated between the common electrode 30 formed in a plate shape and the pixel electrode 40 formed in a finger shape having the slit 45 ( Fringe Field) adjusts the arrangement of liquid crystals to display an image.

그러나, 이와 같은 종래의 FFS 모드 액정표시장치는 상기 공통 라인(13)을 상기 게이트 라인(10)과 동일한 층에 이격된 상태로 형성하기 때문에 상기 공통 라인(13)의 폭(A 영역)에 해당하는 만큼 화소 영역을 가리게 됨으로써 개구율이 저하되는 문제가 발생하고 있다.However, in the conventional FFS mode liquid crystal display, since the common line 13 is formed to be spaced apart from the same layer as the gate line 10, it corresponds to the width (region A) of the common line 13. As a result, the aperture ratio is lowered by covering the pixel region as much as possible.

또한, 동일한 층에 형성되어 있는 상기 게이트 라인(10)과 상기 공통 라인(13)은 소정의 간격(B 영역) 만큼 이격되어야 하며, 이로 인해 추가적으로 화소 영역의 개구부 영역이 감소된다는 문제점이 있다. In addition, the gate line 10 and the common line 13 formed on the same layer should be spaced apart by a predetermined distance (B area), which causes a problem that the opening area of the pixel area is additionally reduced.

이에 대해서 보다 구체적으로 설명하면 다음과 같다. This will be described in more detail as follows.

도 1을 참조하면, 공통 전극(30)을 형성하는 투명 전도성 물질은 불투명 금속과 대비하여 저항이 높기 때문에 이에 인가되는 공통 전압이 불안정화될 수 있어 안정적인 공통 전압의 공급을 위해 저항이 낮은 불투명 금속으로 형성된 상기 공통 라인(13)을 상기 게이트 라인(10)이 형성된 게이트 층에 추가시키고 있으며, 이로 인해 상기 공통 라인(13) 자체의 폭(A 영역) 만큼 화소 영역 내에서 개구율이 감소되고 있다. Referring to FIG. 1, since the transparent conductive material forming the common electrode 30 has a higher resistance than the opaque metal, the common voltage applied thereto may be unstable, so that the transparent conductive material may be made of an opaque metal having low resistance to supply a stable common voltage. The formed common line 13 is added to the gate layer on which the gate line 10 is formed. As a result, the aperture ratio is reduced in the pixel area by the width A region of the common line 13 itself.

또한, 상기 게이트 라인(10)과 상기 공통 라인(13) 사이에서 전기적 쇼트를 피하기 위해 일정한 간격(B 영역) 만큼 이격시킬 필요가 있어, 추가적으로 개구부 영역의 감소가 발생할 수 밖에 없게 된다. In addition, in order to avoid an electrical short between the gate line 10 and the common line 13, it is necessary to be spaced apart by a predetermined interval (B area), so that the reduction of the opening area is inevitably caused.

이와 같이, 종래의 경우 상기 공통 라인(13) 자체의 폭(A 영역) 및 상기 공통 라인(13)과 상기 게이트 라인(10) 사이의 간격(B 영역) 만큼 개구부 영역의 감소가 발생하여 개구율이 저하되는 문제점이 있다. As described above, in the related art, the opening area decreases by the width A area of the common line 13 itself and the distance B area between the common line 13 and the gate line 10, thereby increasing the aperture ratio. There is a problem of deterioration.

본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 공통 라인을 게이트 라인 및 데이터 라인과 중첩되도록 형성함으로써 개구율을 향상시킨 액정표시장치 및 그 제조방법을 제공하는 것을 목적으로 한다. SUMMARY OF THE INVENTION The present invention has been devised to solve the above-described conventional problems, and an object of the present invention is to provide a liquid crystal display device and a method of manufacturing the same having improved aperture ratio by forming common lines overlapping with gate lines and data lines.

또한, 본 발명은 공통 라인을 불투명한 금속으로 형성하여 인접 화소에서 측면 방향으로 입사하는 빛을 차단하는 액정표시장치 및 그 제조방법을 제공하는 것을 목적으로 한다.In addition, an object of the present invention is to provide a liquid crystal display device and a method of manufacturing the same by forming a common line of an opaque metal to block light incident in the lateral direction from adjacent pixels.

본 발명은 상기 목적을 달성하기 위해서, 기판 상에 서로 교차하도록 배열되어 화소 영역을 정의하는 게이트 라인 및 데이터 라인; 상기 게이트 라인 및 데이터 라인이 교차하는 영역에 형성되며, 게이트 전극, 반도체층, 소스 전극 및 드레인 전극을 포함하여 이루어진 박막 트랜지스터; 상기 게이트 라인 및 데이터 라인 상에서 상기 게이트 라인 및 데이터 라인 중 적어도 하나와 중첩하는 공통 라인; 상기 화소 영역 내에 형성되며, 상기 박막 트랜지스터의 드레인 전극과 전기적으로 연결되는 화소 전극; 및 상기 공통 라인과 전기적으로 연결되어 상기 화소 전극과 함께 액정구동을 위한 전계를 형성하는 공통 전극을 포함하여 이루어진 것을 특징으로 하는 액정표시장치를 제공한다.In order to achieve the above object, the present invention includes a gate line and a data line arranged to cross each other on a substrate to define a pixel region; A thin film transistor formed at an area where the gate line and the data line cross each other and including a gate electrode, a semiconductor layer, a source electrode, and a drain electrode; A common line overlapping at least one of the gate line and the data line on the gate line and the data line; A pixel electrode formed in the pixel region and electrically connected to a drain electrode of the thin film transistor; And a common electrode electrically connected to the common line to form an electric field for driving the liquid crystal together with the pixel electrode.

본 발명은 또한, 기판 상에 게이트 전극 및 게이트 라인을 형성하는 공정; 상기 게이트 전극 및 게이트 라인을 포함한 기판 전면에 게이트 절연막을 형성하는 공정; 상기 게이트 절연막 상에 반도체층을 형성하고, 상기 반도체층 상에 소스 전극 및 드레인 전극을 형성하며, 상기 소스 전극과 연결되고 상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인을 형성하는 공정; 상기 데이터 라인과 상기 소스 전극 및 상기 드레인 전극 위에 보호층을 형성하는 공정; 상기 보호층 상에 상기 게이트 라인 및 상기 데이터 라인 중 적어도 하나와 중첩하는 공통 라인과 상기 공통 라인에 전기적으로 연결되는 공통 전극을 형성하는 공정; 상기 공통 라인 및 상기 공통 전극 상부에 층간절연막을 형성하고, 상기 드레인 전극이 노출되도록 상기 보호층 및 층간절연막의 소정 영역에 드레인 콘택홀을 형성하는 공정; 및 상기 층간절연막 상에 상기 드레인 콘택홀을 통해서 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 형성하는 공정을 포함하여 이루어진 것을 특징으로 하는 액정표시장치의 제조방법을 제공한다.The present invention also provides a process for forming a gate electrode and a gate line on a substrate; Forming a gate insulating film on an entire surface of the substrate including the gate electrode and the gate line; Forming a semiconductor layer on the gate insulating film, forming a source electrode and a drain electrode on the semiconductor layer, and forming a data line connected to the source electrode and crossing the gate line to define a pixel region; Forming a protective layer over the data line, the source electrode and the drain electrode; Forming a common line overlapping at least one of the gate line and the data line on the passivation layer and a common electrode electrically connected to the common line; Forming an interlayer insulating film on the common line and the common electrode, and forming a drain contact hole in a predetermined region of the protective layer and the interlayer insulating film to expose the drain electrode; And forming a pixel electrode electrically connected to the drain electrode through the drain contact hole on the interlayer insulating layer.

이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다.According to the present invention as described above, the following effects can be obtained.

본 발명에 따르면, 공통 전극에 공통 전압을 인가하는 공통 라인이 종래와 같이 게이트 라인과 동일한 층에 소정의 간격만큼 이격되어 형성되는 것이 아니고, 게이트 라인 및 데이터 라인과 중첩하여 형성되기 때문에 화소 영역의 개구부 영역이 증가되어 개구율이 향상된다.According to the present invention, the common line for applying the common voltage to the common electrode is not formed at a predetermined interval on the same layer as the gate line, but is formed overlapping with the gate line and the data line. The opening area is increased to improve the opening rate.

또한, 본 발명에 따르면, 공통 라인을 불투명한 금속으로 형성하여 인접 화소에서 측면 방향으로 입사하는 빛을 차단하기 때문에 인접 화소의 빛이 혼색되어 발생하는 불량(Wash Out)을 감소시킨다.In addition, according to the present invention, since the common line is formed of an opaque metal to block light incident from the adjacent pixels in the lateral direction, the wash out caused by mixing of the light of the adjacent pixels is reduced.

또한, 본 발명에 따르면, 공통 라인을 저항이 낮은 금속으로 형성하여 공통 전극의 저항을 감소시킬 수 있다.In addition, according to the present invention, the common line may be formed of a metal having low resistance to reduce the resistance of the common electrode.

도 1은 종래의 FFS 모드 액정표시장치의 하부 기판의 개략적인 평면도이다.
도 2a는 본 발명의 일 실시예에 따른 액정표시장치용 기판의 개략적인 평면도이고, 도 2b는 도 2a의 I-I라인의 단면도이다.
도 3a는 본 발명의 다른 실시예에 따른 액정표시장치용 기판의 개략적인 평면도이고, 도 3b는 도 3a의 I-I라인의 단면도이다.
도 4a는 본 발명의 또 다른 실시예에 따른 액정표시장치용 기판의 개략적인 평면도이고, 도 4b는 도 4a의 I-I라인의 단면도이다.
도 5a 내지 도 5g는 본 발명의 일 실시예에 따른 액정표시장치의 제조방법을 도시한 개략적인 공정 단면도이다.
도 6a 내지 도 6g는 본 발명의 다른 실시예에 따른 액정표시장치의 제조방법을 도시한 개략적인 공정 단면도이다.
도 7a 내지 도 7h는 본 발명의 또 다른 실시예에 따른 액정표시장치의 제조방법을 도시한 개략적인 공정 단면도이다.
도 8a는 본 발명의 또 다른 실시예에 따른 액정표시장치용 기판의 개략적인 평면도이고, 도 8b는 도 8a의 I-I라인의 단면도이다.
도 9a는 본 발명의 또 다른 실시예에 따른 액정표시장치용 기판의 개략적인 평면도이고, 도 9b는 도 9a의 I-I라인의 단면도이다.
도 10a 내지 도 10g는 본 발명의 또 다른 실시예에 따른 액정표시장치의 제조방법을 도시한 개략적인 공정 단면도이다.
도 11a 내지 도 11g는 본 발명의 또 다른 실시예에 따른 액정표시장치의 제조방법을 도시한 개략적인 공정 단면도이다.1 is a schematic plan view of a lower substrate of a conventional FFS mode liquid crystal display.
FIG. 2A is a schematic plan view of a substrate for a liquid crystal display according to an exemplary embodiment of the present invention, and FIG. 2B is a cross-sectional view of line II of FIG. 2A.
3A is a schematic plan view of a substrate for a liquid crystal display according to another exemplary embodiment of the present invention, and FIG. 3B is a cross-sectional view of the II line of FIG. 3A.
4A is a schematic plan view of a substrate for a liquid crystal display according to another exemplary embodiment of the present invention, and FIG. 4B is a cross-sectional view taken along the line II of FIG. 4A.
5A to 5G are schematic cross-sectional views illustrating a method of manufacturing a liquid crystal display device according to an exemplary embodiment of the present invention.
6A through 6G are schematic cross-sectional views illustrating a method of manufacturing a liquid crystal display device according to another exemplary embodiment of the present invention.
7A to 7H are schematic cross-sectional views illustrating a method of manufacturing a liquid crystal display device according to still another embodiment of the present invention.
FIG. 8A is a schematic plan view of a substrate for a liquid crystal display according to another exemplary embodiment of the present invention, and FIG. 8B is a cross-sectional view of line II of FIG. 8A.
FIG. 9A is a schematic plan view of a substrate for a liquid crystal display according to another exemplary embodiment of the present invention, and FIG. 9B is a cross-sectional view taken along line II of FIG. 9A.
10A to 10G are schematic process cross-sectional views illustrating a method of manufacturing a liquid crystal display device according to still another embodiment of the present invention.
11A through 11G are schematic cross-sectional views illustrating a method of manufacturing a liquid crystal display device according to still another embodiment of the present invention.

이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings.

<액정표시장치><LCD display device>

도 2a는 본 발명의 일 실시예에 따른 액정표시장치용 기판의 개략적인 평면도이고, 도 2b는 도 2a의 I-I라인의 단면도이다.2A is a schematic plan view of a substrate for a liquid crystal display according to an exemplary embodiment of the present invention, and FIG. 2B is a cross-sectional view of the I-I line of FIG. 2A.

도 2a에서 알 수 있듯이, 본 발명의 일 실시예에 따른 액정표시장치는, 기판(100), 게이트 라인(200), 데이터 라인(300), 박막 트랜지스터(T), 공통 라인(500), 공통 전극(510) 및 화소 전극(600)을 포함하여 이루어진다. As shown in FIG. 2A, the liquid crystal display according to the exemplary embodiment of the present invention may include a substrate 100, a gate line 200, a data line 300, a thin film transistor T, a common line 500, and common. And an electrode 510 and a pixel electrode 600.

상기 게이트 라인(200)은 가로 방향으로 배열되어 있고, 상기 데이터 라인(300)은 세로 방향으로 배열되어 있다. 이와 같이 상기 게이트 라인(200)과 상기 데이터 라인(300)이 서로 교차되도록 배열되어 하나의 화소 영역이 정의된다. The gate line 200 is arranged in the horizontal direction, and the data line 300 is arranged in the vertical direction. As such, the gate line 200 and the data line 300 are arranged to cross each other to define one pixel area.

상기 박막 트랜지스터(T)는 상기 게이트 라인(200)과 상기 데이터 라인(300)이 교차하는 영역에 형성된다. 상기 박막 트랜지스터(T)는 게이트 전극(210), 반도체층(250), 소스 전극(320) 및 드레인 전극(340)을 포함하여 이루어진다. The thin film transistor T is formed in an area where the gate line 200 and the data line 300 cross each other. The thin film transistor T includes a gate electrode 210, a semiconductor layer 250, a source electrode 320, and a drain electrode 340.

상기 게이트 전극(210)은 상기 게이트 라인(200)에서 연장 형성되어 있다. The gate electrode 210 extends from the gate line 200.

상기 반도체층(250)은 상기 게이트 전극(210)과 상기 소스/드레인 전극(320, 340) 사이의 중간층에 형성되어 박막 트랜지스터가 동작할 때 전자가 이동하는 채널 역할을 한다. The semiconductor layer 250 is formed in an intermediate layer between the gate electrode 210 and the source / drain electrodes 320 and 340 to serve as a channel through which electrons move when the thin film transistor operates.

상기 소스 전극(320)은 상기 데이터 라인(300)에서 연장 형성되어 있고, 상기 드레인 전극(340)은 상기 소스 전극(320)과 소정 간격으로 이격되어 서로 마주하고 있다. The source electrode 320 extends from the data line 300, and the drain electrode 340 is spaced apart from the source electrode 320 at predetermined intervals to face each other.

이와 같은 박막 트랜지스터(T)는 도시된 바와 같은 구조로 한정되는 것은 아니고, 예로서 상기 소스 전극(320)이 U자 형태로 구성되는 구조 등과 같이 당업계에 공지된 다양한 형태로 변경 형성될 수 있다. The thin film transistor T is not limited to the structure as shown, and may be changed to various forms known in the art, such as a structure in which the source electrode 320 is formed in a U shape. .

상기 공통 라인(500)은 상기 게이트 라인(200) 및 상기 데이터 라인(300) 중 적어도 하나와 중첩하도록 형성되어 있다. 상기 공통 라인(500)이 상기 게이트 라인(200)과 동일한 층에 동시에 형성되던 종래의 경우에는 상기 공통 라인(500)과 상기 게이트 라인(200) 사이에 전기적 쇼트(short)의 발생을 방지하기 위하여 소정의 간격을 두어야 하였으나, 본 발명에 따르면 상기 공통 라인(500)은 상기 게이트 라인(200)과 중첩되도록 형성되기 때문에 종래에 비하여 개구부 영역이 증가될 수 있다. The common line 500 is formed to overlap at least one of the gate line 200 and the data line 300. In the conventional case in which the common line 500 is simultaneously formed on the same layer as the gate line 200, in order to prevent occurrence of an electrical short between the common line 500 and the gate line 200. According to the present invention, since the common line 500 is formed to overlap the gate line 200, the opening area may be increased as compared with the related art.

이를 상세하게 설명하면, 도시하진 않았지만 일 실시예에 있어서 상기 공통 라인(500)은 게이트 라인(200) 상에 평행하게 중첩되어 형성될 수 있다. In detail, although not shown, the common line 500 may be formed to overlap the gate line 200 in parallel.

도시하진 않았지만, 다른 실시예에 있어서 상기 공통 라인(500)은 데이터 라인(300) 상에 평행하게 중첩되어 형성될 수 있다. Although not shown, the common line 500 may be formed to overlap the data line 300 in parallel.

다른 실시예에 있어서 상기 공통 라인(500)은 게이트 라인(200) 및 데이터 라인(300) 상에 평행하게 중첩되어 형성될 수 있다. 즉, 도 2a에서 알 수 있듯이, 상기 공통 라인(500)은 인접하는 화소 영역으로 연결되어 각 화소 영역을 그물눈으로 둘러싸며 상기 기판(100) 전면에서 그물망의 형태로 구성될 수 있다.In another embodiment, the common line 500 may be formed to overlap the gate line 200 and the data line 300 in parallel. That is, as shown in FIG. 2A, the common line 500 may be connected to adjacent pixel regions to surround each pixel region with a mesh, and may be configured in the form of a mesh in front of the substrate 100.

일 실시예에 있어서, 상기 공통 라인(500)의 폭은 상기 게이트 라인(200) 및 데이터 라인(300) 각각의 폭과 대비하여 동일하거나 더 좁게 형성될 수 있다. 그 이유는 상기 공통 라인(500)에 의해 화소 영역의 개구부 영역이 줄어드는 것을 방지할 수 있기 때문이다. In an embodiment, the width of the common line 500 may be the same or narrower than the width of each of the gate line 200 and the data line 300. This is because the opening area of the pixel area can be prevented from being reduced by the common line 500.

다른 실시예에 있어서, 상기 공통 라인(500)의 폭은 상기 게이트 라인(200) 및 데이터 라인(300) 각각의 폭과 대비하여 동일하거나 더 넓게 형성될 수 있다. 상기 공통 라인(500)의 폭이 넓게 형성될 수록 인접한 화소에서 측면 방향으로 입사하는 빛을 차단할 수 있어, 인접 화소의 빛이 혼색되어 나타나는 Wash Out 불량을 감소시킬 수 있기 때문이다.In another embodiment, the width of the common line 500 may be the same or wider than the width of each of the gate line 200 and the data line 300. This is because as the width of the common line 500 is wider, light incident to the lateral direction from the adjacent pixels can be blocked, thereby reducing the wash out defect due to the mixed light of the adjacent pixels.

따라서, 상기 공통 라인(500)의 폭은 개구율, Wash Out 불량의 정도 등을 고려하여 적응적으로 변화할 수 있다.Therefore, the width of the common line 500 may be adaptively changed in consideration of the opening ratio, the degree of washout failure, and the like.

상기 공통 전극(510)은 상기 화소 영역을 포함하여 기판(100)의 전면(全面)에서 형성되며, 상기 공통 라인(500)에 직접 전기적으로 연결되어 있다. The common electrode 510 is formed on the entire surface of the substrate 100 including the pixel area, and is directly electrically connected to the common line 500.

상기 화소 전극(600)은 상기 화소 영역 내에 형성되며, 상기 박막 트랜지스터(T)의 드레인 전극(340)과 드레인 전극 콘택홀(610)을 통하여 전기적으로 연결되어 있다. The pixel electrode 600 is formed in the pixel area and is electrically connected to the drain electrode 340 and the drain electrode contact hole 610 of the thin film transistor T.

상기 화소 전극(600)은 상기 공통 전극(510)과 함께 프린지 필드(Fringe Field)를 형성하기 위해서, 그 내부에 적어도 하나의 슬릿(620)을 구비하고 있다.The pixel electrode 600 includes at least one slit 620 therein to form a fringe field together with the common electrode 510.

이하에서는, 도 2b를 참조하여 본 발명의 일 실시예에 따른 액정표시장치의 단면 구조에 대해서 보다 상세히 설명하기로 한다. Hereinafter, the cross-sectional structure of the liquid crystal display according to the exemplary embodiment of the present invention will be described in detail with reference to FIG. 2B.

도 2b에서 알 수 있듯이, 기판(100) 상에 게이트 전극(210) 및 게이트 라인(200)이 형성되어 있고, 상기 게이트 전극(210) 및 상기 게이트 라인(200) 위에는 게이트 절연막(220)이 형성되어 있다. As shown in FIG. 2B, a gate electrode 210 and a gate line 200 are formed on the substrate 100, and a gate insulating layer 220 is formed on the gate electrode 210 and the gate line 200. It is.

상기 게이트 절연막(220) 상에는 반도체층(250)이 형성되어 있고, 상기 반도체층(250) 상에는 데이터 라인(300)에서 연장된 소스 전극(320) 및 상기 소스 전극(320)과 마주하면서 소정 간격으로 이격되는 드레인 전극(340)이 형성되어 있다. A semiconductor layer 250 is formed on the gate insulating layer 220, and the source electrode 320 and the source electrode 320 extending from the data line 300 are disposed on the semiconductor layer 250 at predetermined intervals. Drain electrodes 340 are formed to be spaced apart.

상기 반도체층(250)은 전자가 이동하는 채널을 구성하는 액티브층 및 상기 액티브층과 상기 소스/드레인 전극(320, 340) 사이에 형성되어 전자의 이동장벽을 낮추는 역할을 하는 오믹콘택층을 포함하여 이루어질 수 있다.The semiconductor layer 250 includes an active layer constituting a channel through which electrons move, and an ohmic contact layer formed between the active layer and the source / drain electrodes 320 and 340 to lower the moving barrier of the electrons. It can be done by.

상기 데이터 라인(300) 및 소스/드레인 전극(320, 340) 위에는 보호층(460)이 형성되어 있다. 상기 보호층(460)은 제1보호층(420) 및 상기 제1보호층(420) 상에 형성되는 제2보호층(450)을 포함할 수 있다. The passivation layer 460 is formed on the data line 300 and the source / drain electrodes 320 and 340. The protective layer 460 may include a first protective layer 420 and a second protective layer 450 formed on the first protective layer 420.

상기 보호층(460) 상에는 공통 라인(500)이 형성되어 있는데, 상기 공통 라인(500)은 상기 게이트 라인(200) 및 상기 데이터 라인(300)과 중첩하여 구성되어 있다. 이 때, 상기 공통 라인(500)의 폭을 상기 게이트 라인(200) 및 데이터 라인(300)의 폭 대비 동일하거나 더 좁게 하여 개구율을 보다 향상시킬 수 있다. The common line 500 is formed on the passivation layer 460, and the common line 500 overlaps the gate line 200 and the data line 300. In this case, the opening ratio may be further improved by making the width of the common line 500 the same or narrower than the width of the gate line 200 and the data line 300.

상기 공통 라인(500) 상에는 공통 전극(510)이 형성되며, 상기 공통 전극(510)은 화소 전극(600)과 전계를 형성할 수 있도록 상기 공통 라인(500)으로부터 공통 전압을 인가받게 된다. 이를 위해서, 상기 공통 전극(510)은 상기 공통 라인(500)에 전기적으로 연결되며, 특히 상기 공통 전극(510)은 별도의 콘택홀을 통하지 않고 상기 공통 라인(500)과 직접 연결되어 있다. The common electrode 510 is formed on the common line 500, and the common electrode 510 receives a common voltage from the common line 500 to form an electric field with the pixel electrode 600. To this end, the common electrode 510 is electrically connected to the common line 500, and in particular, the common electrode 510 is directly connected to the common line 500 without a separate contact hole.

상기 공통 전극(510) 상에는 층간절연막(520)이 형성되어 상기 공통 전극(510)과 화소 전극(600) 사이를 전기적으로 절연시키고 있다. An interlayer insulating film 520 is formed on the common electrode 510 to electrically insulate the common electrode 510 from the pixel electrode 600.

상기 층간절연막(520) 상에는 화소 전극(600)이 형성되어 있는데, 상기 화소 전극(600)은 드레인 콘택홀(610)을 통하여 상기 드레인 전극(340)과 전기적으로 연결되어 있다. 상기 화소 전극(600)은 적어도 하나의 슬릿(620)이 형성되어 있어, 상기 공통 전극(510)과 더불어 프린지 필드(Fringe Field)를 형성하게 된다. The pixel electrode 600 is formed on the interlayer insulating layer 520, and the pixel electrode 600 is electrically connected to the drain electrode 340 through the drain contact hole 610. At least one slit 620 is formed in the pixel electrode 600 to form a fringe field along with the common electrode 510.

한편, 상기 드레인 콘택홀(610) 영역에는 상기 공통 전극(510)이 형성되지 않아서, 상기 공통 전극(510)과 상기 화소 전극(600) 사이의 전기적 쇼트(short)가 방지된다. On the other hand, the common electrode 510 is not formed in the drain contact hole 610, so that an electrical short between the common electrode 510 and the pixel electrode 600 is prevented.

도 3a는 본 발명의 다른 실시예에 따른 액정표시장치용 기판의 개략적인 평면도이고, 도 3b는 도 3a의 I-I라인의 단면도이다. 3A is a schematic plan view of a substrate for a liquid crystal display according to another exemplary embodiment of the present invention, and FIG. 3B is a cross-sectional view of the I-I line of FIG. 3A.

본 발명의 다른 실시예에 따른 액정표시장치용 기판은 공통 라인(500) 및 공통 전극(510)의 구성을 제외하고 전술한 본 발명의 일 실시예에 따른 액정표시장치용 기판과 유사하므로 동일한 구성에 대해서는 동일한 도면부호를 부여하였고 동일한 구성에 대한 반복 설명은 생략하기로 한다. The liquid crystal display substrate according to another embodiment of the present invention is similar to the liquid crystal display substrate according to the exemplary embodiment of the present invention except for the configuration of the common line 500 and the common electrode 510. The same reference numerals are used for the description of the same elements, and repeated descriptions of the same components will be omitted.

도 3a에서 알 수 있듯이, 본 발명의 다른 실시예에 따른 액정표시장치는, 기판(100), 게이트 라인(200), 데이터 라인(300), 박막 트랜지스터(T), 공통 라인(500), 공통 전극(510) 및 화소 전극(600)을 포함하여 이루어진다.As can be seen in FIG. 3A, the liquid crystal display according to another exemplary embodiment of the present invention includes a substrate 100, a gate line 200, a data line 300, a thin film transistor T, a common line 500, and common. And an electrode 510 and a pixel electrode 600.

상기 게이트 라인(200)은 가로 방향으로 배열되어 있고, 상기 데이터 라인(300)은 세로 방향으로 배열되어 있다. The gate line 200 is arranged in the horizontal direction, and the data line 300 is arranged in the vertical direction.

상기 박막 트랜지스터(T)는 상기 게이트 라인(200)과 상기 데이터 라인(300)이 교차하는 영역에 형성되며, 게이트 전극(210), 반도체층(250), 소스 전극(320) 및 드레인 전극(340)을 포함하여 이루어진다. The thin film transistor T is formed in an area where the gate line 200 and the data line 300 cross each other, and the gate electrode 210, the semiconductor layer 250, the source electrode 320, and the drain electrode 340 are formed. )

상기 공통 전극(510)은 상기 화소 영역을 포함하여 기판(100)의 전면(全面)에 형성되며, 상기 데이터 라인(300) 및 소스/드레인 전극(320, 340) 상부에 형성되어 있다. The common electrode 510 is formed on the entire surface of the substrate 100 including the pixel area, and is formed on the data line 300 and the source / drain electrodes 320 and 340.

상기 공통 라인(500)은 상기 게이트 라인(200) 및 상기 데이터 라인(300)과 중첩하도록 형성되며, 상기 공통 전극(500)과 직접 전기적으로 연결되어 있다. The common line 500 is formed to overlap the gate line 200 and the data line 300, and is directly electrically connected to the common electrode 500.

상기 화소 전극(600)은 상기 화소 영역 내에 형성되며, 상기 박막 트랜지스터(T)의 드레인 전극(340)과 드레인 전극 콘택홀(610)을 통하여 전기적으로 연결되어 있으며, 상기 화소 전극(600)은 상기 공통 전극(510)과 함께 프린지 필드(Fringe Field)를 형성하기 위해서, 그 내부에 적어도 하나의 슬릿(620)을 구비하고 있다.The pixel electrode 600 is formed in the pixel area, and is electrically connected to the drain electrode 340 and the drain electrode contact hole 610 of the thin film transistor T, and the pixel electrode 600 is connected to the pixel electrode 600. In order to form a fringe field together with the common electrode 510, at least one slit 620 is provided therein.

이하에서는, 도 3b를 참조로 하여 본 발명은 다른 실시예에 따른 액정표시장치의 단면 구조에 대해서 보다 상세히 설명하기로 한다. Hereinafter, the cross-sectional structure of a liquid crystal display according to another exemplary embodiment of the present invention will be described in detail with reference to FIG. 3B.

도 3b에서 알 수 있듯이, 기판(100) 상에는 게이트 전극(210) 및 게이트 라인(200)이 형성되어 있고, 상기 게이트 전극(210) 및 상기 게이트 라인(200) 상에는 게이트 절연막(220)이 형성되어 있다. As shown in FIG. 3B, a gate electrode 210 and a gate line 200 are formed on the substrate 100, and a gate insulating layer 220 is formed on the gate electrode 210 and the gate line 200. have.

상기 게이트 절연막(220) 상에는 반도체층(250)이 형성되어 있고, 상기 반도체층(250) 상에는 데이터 라인(300)에서 연장된 소스 전극(320) 및 상기 소스 전극(320)과 마주하면서 소정 간격으로 이격되는 드레인 전극(340)이 형성되어 있다. A semiconductor layer 250 is formed on the gate insulating layer 220, and the source electrode 320 and the source electrode 320 extending from the data line 300 are disposed on the semiconductor layer 250 at predetermined intervals. Drain electrodes 340 are formed to be spaced apart.

상기 데이터 라인(300) 및 소스/드레인 전극(320, 340) 위에는 보호층(460)이 형성되어 있다. The passivation layer 460 is formed on the data line 300 and the source / drain electrodes 320 and 340.

상기 보호층(460) 상에는 공통 전극(510)이 형성되어 있다. The common electrode 510 is formed on the protective layer 460.

상기 공통 전극(510) 상에는 공통 라인(500)이 형성되어 있는데, 상기 공통 라인(500)은 상기 게이트 라인(200) 및 상기 데이터 라인(300)과 중첩하여 구성되어 있다. The common line 500 is formed on the common electrode 510, and the common line 500 overlaps the gate line 200 and the data line 300.

상기 공통 전극(510) 및 상기 공통 라인(500) 상에는 층간절연막(520)이 형성되어 상기 공통 전극(510) 및 상기 공통 라인(500)과 화소 전극(600) 사이를 전기적으로 절연시키고 있다. An interlayer insulating film 520 is formed on the common electrode 510 and the common line 500 to electrically insulate the common electrode 510 and the common line 500 from the pixel electrode 600.

상기 층간절연막(520) 상에는 화소 전극(600)이 형성되어 상기 공통 전극(510)과 더불어 프린지 필드(Fringe Field)를 형성하게 된다. The pixel electrode 600 is formed on the interlayer insulating layer 520 to form a fringe field along with the common electrode 510.

도 4a는 본 발명의 또 다른 실시예에 따른 액정표시장치용 기판의 개략적인 평면도이고, 도 4b는 도 4a의 I-I라인의 단면도이다. 4A is a schematic plan view of a substrate for a liquid crystal display according to another exemplary embodiment of the present invention, and FIG. 4B is a cross-sectional view of the I-I line of FIG. 4A.

본 발명의 또 다른 실시예에 따른 액정표시장치용 기판은 제1보호층(420), 제2보호층(450), 공통 라인(500) 및 공통 전극(510)의 구성을 제외하고 전술한 본 발명의 일 실시예에 따른 액정표시장치용 기판과 유사하며, 따라서 동일한 구성에 대해서는 동일한 도면부호를 부여하였고 동일한 구성에 대한 반복 설명은 생략하기로 한다. According to another exemplary embodiment of the present invention, the substrate for a liquid crystal display device may include the first protective layer 420, the second protective layer 450, the common line 500, and the common electrode 510. Similar to the substrate for a liquid crystal display according to the exemplary embodiment of the present invention, the same reference numerals are assigned to the same components, and repeated descriptions of the same components will be omitted.

도 4a에서 알 수 있듯이, 본 발명의 또 다른 실시예에 따른 액정표시장치는, 기판(100), 게이트 라인(200), 데이터 라인(300), 박막 트랜지스터(T), 공통 라인(500), 공통 전극(510) 및 화소 전극(600)을 포함하여 이루어진다.As shown in FIG. 4A, the liquid crystal display according to the exemplary embodiment of the present invention may include a substrate 100, a gate line 200, a data line 300, a thin film transistor T, a common line 500, The common electrode 510 and the pixel electrode 600 are included.

상기 게이트 라인(200)은 가로 방향으로 배열되어 있고, 상기 데이터 라인(300)은 세로 방향으로 배열되어 있다. The gate line 200 is arranged in the horizontal direction, and the data line 300 is arranged in the vertical direction.

상기 박막 트랜지스터(T)는 상기 게이트 라인(200)과 상기 데이터 라인(300)이 교차하는 영역에 형성되며, 게이트 전극(210), 반도체층(250), 소스 전극(320) 및 드레인 전극(340)을 포함하여 이루어진다. The thin film transistor T is formed in an area where the gate line 200 and the data line 300 cross each other, and the gate electrode 210, the semiconductor layer 250, the source electrode 320, and the drain electrode 340 are formed. )

상기 공통 라인(500)은 상기 게이트 라인(200) 및 상기 데이터 라인(300)과 중첩하도록 형성되어 있다. The common line 500 is formed to overlap the gate line 200 and the data line 300.

상기 공통 전극(510)은 상기 화소 영역을 포함하여 기판(100)의 전면(全面)에 형성되어 있으며, 공통 라인 콘택홀(515)을 통하여 상기 공통 라인(500)에 전기적으로 연결되어 있다. The common electrode 510 is formed on the entire surface of the substrate 100 including the pixel area, and is electrically connected to the common line 500 through the common line contact hole 515.

상기 화소 전극(600)은 상기 화소 영역 내에 형성되며, 상기 박막 트랜지스터(T)의 드레인 전극(340)과 드레인 전극 콘택홀(610)을 통하여 전기적으로 연결되어 있으며, 상기 화소 전극(600)은 상기 공통 전극(510)과 함께 프린지 필드(Fringe Field)를 형성하기 위해서, 그 내부에 적어도 하나의 슬릿(620)을 구비하고 있다.The pixel electrode 600 is formed in the pixel area, and is electrically connected to the drain electrode 340 and the drain electrode contact hole 610 of the thin film transistor T, and the pixel electrode 600 is connected to the pixel electrode 600. In order to form a fringe field together with the common electrode 510, at least one slit 620 is provided therein.

이하에서는, 도 4b를 참조로 하여 본 발명의 또 다른 실시예에 따른 액정표시장치의 단면 구조에 대해서 보다 상세히 설명하기로 한다. Hereinafter, a cross-sectional structure of a liquid crystal display according to still another embodiment of the present invention will be described in detail with reference to FIG. 4B.

도 4b에서 알 수 있듯이, 기판(100) 상에는 게이트 라인(200) 및 게이트 전극(210)이 형성되어 있고, 상기 게이트 라인(200) 및 상기 게이트 전극(210) 상에는 게이트 절연막(220)이 형성되어 있다. As shown in FIG. 4B, a gate line 200 and a gate electrode 210 are formed on the substrate 100, and a gate insulating layer 220 is formed on the gate line 200 and the gate electrode 210. have.

상기 게이트 절연막(220) 상에는 반도체층(250)이 형성되어 있고, 상기 반도체층(250) 상에는 데이터 라인(300)에서 연장된 소스 전극(320) 및 상기 소스 전극(320)과 마주하면서 소정 간격으로 이격되는 드레인 전극(340)이 형성되어 있다. A semiconductor layer 250 is formed on the gate insulating layer 220, and the source electrode 320 and the source electrode 320 extending from the data line 300 are disposed on the semiconductor layer 250 at predetermined intervals. Drain electrodes 340 are formed to be spaced apart.

상기 데이터 라인(300) 및 소스/드레인 전극(320, 340) 위에는 제1보호층(420)이 형성되어 있다. A first passivation layer 420 is formed on the data line 300 and the source / drain electrodes 320 and 340.

상기 제1보호층(420) 상에는 상기 게이트 라인(200) 및 상기 데이터 라인(300)과 중첩하여 공통 라인(500)이 형성되어 있다. The common line 500 is formed on the first passivation layer 420 to overlap the gate line 200 and the data line 300.

상기 공통 라인(500) 상에는 제2보호층(450)이 형성되어 있다.The second passivation layer 450 is formed on the common line 500.

상기 제2보호층(450) 상에는 공통 전극(510)이 형성되어 있으며, 상기 공통 전극(510)은 공통 라인 콘택홀(515)을 통하여 상기 공통 라인(500)에 전기적으로 연결되어 있다.The common electrode 510 is formed on the second protective layer 450, and the common electrode 510 is electrically connected to the common line 500 through the common line contact hole 515.

상기 공통 전극(510)상에는 층간절연막(520)이 형성되어 있으며, 상기 층간절연막(520)은 상기 공통 전극(510)과 화소 전극(600) 사이를 전기적으로 절연시키고 있다. An interlayer insulating film 520 is formed on the common electrode 510, and the interlayer insulating film 520 electrically insulates the common electrode 510 from the pixel electrode 600.

상기 층간절연막(520) 상에는 화소 전극(600)이 형성되어 있으며, 상기 화소 전극(600)은 상기 공통 전극(510)과 더불어 프린지 필드(Fringe Field)를 형성하게 된다. The pixel electrode 600 is formed on the interlayer insulating layer 520, and the pixel electrode 600 forms a fringe field together with the common electrode 510.

이상 설명한 각각의 구성들은 당업계에 공지된 다양한 재료를 이용하여 형성할 수 있다. 이하에서는 각각의 구성들의 재료에 대한 예를 설명하지만, 반드시 그에 한정되는 것은 아니다. Each of the structures described above can be formed using various materials known in the art. Hereinafter, examples of the materials of the respective structures will be described, but the present invention is not limited thereto.

상기 게이트 라인(200), 상기 게이트 전극(210), 상기 데이터 라인(300), 상기 소스 전극(320), 상기 드레인 전극(340) 및 상기 공통 라인(500)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다. The gate line 200, the gate electrode 210, the data line 300, the source electrode 320, the drain electrode 340, and the common line 500 are molybdenum (Mo) and aluminum (Al). ), Chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodium (Nd), copper (Cu), or alloys thereof, and a single layer or two of said metals or alloys It may consist of multiple layers or more.

상기 공통 라인(500)은 불투명하고, 공통 전극(510) 보다 낮은 저항을 갖는 금속으로 형성된다. 일 실시예에 있어서, 상기 공통 라인(500)은 구리(Cu)로 형성될 수 있다.The common line 500 is opaque and is formed of a metal having a lower resistance than the common electrode 510. In one embodiment, the common line 500 may be formed of copper (Cu).

상기 게이트 절연막(220), 보호층(460), 층간절연막(520)은 실리콘 산화막(SiOx)과 실리콘 질화막(SiNx) 등과 같은 무기계 물질, 또는 벤조사이클로부텐(BCB)과 포토아크릴(photo acryl) 등과 같은 유기계 물질로 이루어질 수 있다. 상기 제1보호층(420)은 상기 무기계 물질로 이루어지고, 상기 제2보호층(450)은 상기 유기계 물질로 형성될 수 있다.The gate insulating layer 220, the protective layer 460, and the interlayer insulating layer 520 may be formed of an inorganic material such as silicon oxide (SiOx) and silicon nitride (SiNx), or benzocyclobutene (BCB) and photo acryl. It may be made of the same organic material. The first protective layer 420 may be formed of the inorganic material, and the second protective layer 450 may be formed of the organic material.

상기 반도체층(250)은 비정질 실리콘 또는 결정질 실리콘을 포함하여 이루어질 수 있다. The semiconductor layer 250 may include amorphous silicon or crystalline silicon.

상기 공통 전극(510) 및 화소 전극(600)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명 도전물로 이루어질 수 있다. The common electrode 510 and the pixel electrode 600 may be formed of a transparent conductive material such as indium tin oxide (ITO), indium zinc oxide (IZO), and zinc oxide (ZnO).

이상은, 본 발명에 따른 액정표시장치의 일 기판, 즉, 박막 트랜지스터가 형성되는 어레이 기판에 대해서 상세히 설명하였다. 본 발명에 따른 액정표시장치는 상기 어레이 기판과 더불어 컬러 필터 기판 및 양 기판 사이에 형성되는 액정층을 포함하여 이루어진다. The foregoing has described in detail one substrate of the liquid crystal display according to the present invention, that is, an array substrate on which a thin film transistor is formed. The liquid crystal display according to the present invention includes a liquid crystal layer formed between the color filter substrate and both substrates together with the array substrate.

상기 컬러 필터 기판은, 기판 상에 형성되어 화소 영역 이외의 영역으로 광이 누설되는 것을 차단하기 위한 차광층, 상기 차광층 사이에 형성된 적색(R), 녹색(G) 및 청색(B)의 컬러필터층, 상기 컬러필터층 상에 형성된 오버코트층을 포함하여 이루어진다. The color filter substrate may include a light blocking layer formed on the substrate to block light leakage from an area other than the pixel region, and a color of red (R), green (G), and blue (B) formed between the light blocking layers. It comprises a filter layer, an overcoat layer formed on the color filter layer.

<액정표시장치의 제조방법><Manufacturing Method of Liquid Crystal Display Device>

도 5a 내지 도 5g는 본 발명의 일 실시예에 따른 액정표시장치의 제조방법을 도시한 개략적인 공정 단면도로서, 이는 전술한 도 2a 및 도 2b에 도시한 액정표시장치의 제조공정에 관한 것이다. 5A through 5G are schematic process cross-sectional views illustrating a method of manufacturing a liquid crystal display device according to an exemplary embodiment of the present invention, which relates to the manufacturing process of the liquid crystal display device shown in FIGS. 2A and 2B.

우선, 도 5a에서 알 수 있듯이, 기판(100) 상에 게이트 전극(210) 및 게이트 라인(200)을 형성한다. First, as shown in FIG. 5A, the gate electrode 210 and the gate line 200 are formed on the substrate 100.

상기 게이트 전극(210) 및 상기 게이트 라인(200)은 상기 기판(100) 상에 소정의 금속물질을 적층하고, 소정의 금속물질 상에 포토 레지스트를 적층한 후, 마스크를 이용하여 노광, 현상 및 식각 공정을 차례로 수행하는 소위 마스크 공정을 이용하여 패턴 형성할 수 있으며, 이하에서 설명하는 각각의 구성에 대한 패턴 형성도 상기와 같은 마스크 공정을 이용하여 수행할 수 있다. The gate electrode 210 and the gate line 200 may deposit a predetermined metal material on the substrate 100, and a photoresist on the predetermined metal material, and then may be exposed, developed, and exposed using a mask. Pattern formation may be performed using a so-called mask process that sequentially performs an etching process, and pattern formation for each component described below may also be performed using the mask process as described above.

다음, 도 5b에서 알 수 있듯이, 상기 게이트 전극(210) 및 상기 게이트 라인(200) 위에 게이트 절연막(220)을 형성한다. Next, as shown in FIG. 5B, a gate insulating layer 220 is formed on the gate electrode 210 and the gate line 200.

상기 게이트 절연막(220)은 플라즈마 강화 화학 기상증착법(Plasma Enhanced Chemical Vapor Deposition: PECVD)을 이용하여 형성할 수 있다. The gate insulating layer 220 may be formed using plasma enhanced chemical vapor deposition (PECVD).

다음, 도 5c에서 알 수 있듯이, 상기 게이트 절연막(220) 상에 반도체층(250)을 형성하고, 상기 반도체층(250) 상에 데이터 라인(300)에서 연장되는 소스 전극(320) 및 상기 소스 전극(320)과 마주하는 드레인 전극(340)을 형성한다.Next, as shown in FIG. 5C, the semiconductor layer 250 is formed on the gate insulating layer 220, and the source electrode 320 and the source extending from the data line 300 on the semiconductor layer 250. A drain electrode 340 facing the electrode 320 is formed.

상기 반도체층(250)을 마스크 공정을 이용하여 형성한 후, 이어서 상기 소스 전극(320) 및 드레인 전극(340)을 마스크 공정을 이용하여 형성할 수 있다. 다만, 반드시 그에 한정되는 것은 아니고, 하프톤 마스크를 이용하여 한 번의 마스크 공정을 이용하여 상기 반도체층(250)과 상기 소스/드레인 전극(320, 340)을 동시에 형성할 수도 있으며, 이 경우에는 상기 반도체층(250)과 상기 소스/드레인 전극(320, 340)의 패턴모습이 서로 유사하게 형성된다. After forming the semiconductor layer 250 using a mask process, the source electrode 320 and the drain electrode 340 may be formed using a mask process. However, the present invention is not necessarily limited thereto, and the semiconductor layer 250 and the source / drain electrodes 320 and 340 may be simultaneously formed using a single mask process using a halftone mask. The pattern of the semiconductor layer 250 and the source / drain electrodes 320 and 340 are formed to be similar to each other.

다음, 도 5d에서 알 수 있듯이, 상기 데이터 라인(300) 및 소스/드레인 전극(320, 340) 위에 보호층(460)을 형성한다. 상기 보호층은 제1보호층(420) 및 상기 제1보호층(420) 상에 형성되는 제2보호층(450)을 포함할 수 있다. 상기 보호층(460)은 플라즈마 강화 화학 기상증착법(Plasma Enhanced Chemical Vapor Deposition: PECVD)을 이용하여 형성할 수 있다. Next, as shown in FIG. 5D, a protective layer 460 is formed on the data line 300 and the source / drain electrodes 320 and 340. The protective layer may include a first protective layer 420 and a second protective layer 450 formed on the first protective layer 420. The protective layer 460 may be formed using plasma enhanced chemical vapor deposition (PECVD).

다음, 도 5e에서 알 수 있듯이, 상기 보호층(460) 상에 상기 게이트 라인(200) 및 데이터 라인(300)과 중첩하도록 공통 라인(500)을 형성한 후, 상기 공통 라인(500)을 포함한 기판 전면에 공통 전극(510)을 형성한다. 상기 공통 전극(510)은 추후 공정의 드레인 콘택홀(610) 영역에는 형성되지 않는다. Next, as shown in FIG. 5E, the common line 500 is formed on the passivation layer 460 to overlap the gate line 200 and the data line 300, and then includes the common line 500. The common electrode 510 is formed on the front of the substrate. The common electrode 510 is not formed in the drain contact hole 610 in a later process.

다음, 도 5f에서 알 수 있듯이, 상기 공통 전극(510) 상에 층간절연막(520)을 형성한 후, 드레인 콘택홀(610)을 형성한다. 상기 층간절연막(520)은 플라즈마 강화 화학 기상증착법(Plasma Enhanced Chemical Vapor Deposition: PECVD)을 이용하여 형성할 수 있으며, 상기 드레인 콘택홀(610)은 상기 드레인 전극(340)이 노출되도록 상기 보호층(460) 및 층간절연막(520)의 소정 영역에 형성한다. 상기 드레인 콘택홀(610)은 마스크 공정을 통해 형성한다. Next, as shown in FIG. 5F, after forming the interlayer insulating layer 520 on the common electrode 510, the drain contact hole 610 is formed. The interlayer insulating layer 520 may be formed using plasma enhanced chemical vapor deposition (PECVD), and the drain contact hole 610 may be formed to expose the drain electrode 340. 460 and the interlayer insulating film 520. The drain contact hole 610 is formed through a mask process.

다음, 도 5g에서 알 수 있듯이, 상기 층간절연막(520) 상에 화소 전극(600)을 형성한다.Next, as shown in FIG. 5G, the pixel electrode 600 is formed on the interlayer insulating film 520.

상기 화소 전극(600)은 상기 드레인 콘택홀(610)을 통해 상기 드레인 전극(340)과 연결되며 소정 영역에 적어도 하나의 슬릿(620)이 구비되도록 패턴 형성한다. 상기 슬릿(620)은 마스크 공정을 통해 형성한다. The pixel electrode 600 is connected to the drain electrode 340 through the drain contact hole 610 and is patterned so that at least one slit 620 is provided in a predetermined region. The slit 620 is formed through a mask process.

도 6a 내지 도 6g는 본 발명의 다른 실시예에 따른 액정표시장치의 제조방법을 도시한 개략적인 공정 단면도로서, 이는 전술한 도 3a 및 도 3b에 도시한 액정표시장치의 제조공정에 관한 것이다. 이하, 전술한 본 발명의 일 실시예와 동일한 구성에 대한 반복 설명은 생략하기로 한다. 6A to 6G are schematic cross-sectional views illustrating a method of manufacturing a liquid crystal display according to another exemplary embodiment of the present invention, which relates to the process of manufacturing the liquid crystal display shown in FIGS. 3A and 3B. Hereinafter, repeated description of the same configuration as the embodiment of the present invention described above will be omitted.

우선, 도 6a에서 알 수 있듯이, 기판(100) 상에 게이트 전극(210) 및 게이트 라인(200)을 형성한다. First, as shown in FIG. 6A, the gate electrode 210 and the gate line 200 are formed on the substrate 100.

다음, 도 6b에서 알 수 있듯이, 상기 게이트 전극(210) 및 게이트 라인(200) 위에 게이트 절연막(220)을 형성한다. Next, as shown in FIG. 6B, a gate insulating layer 220 is formed on the gate electrode 210 and the gate line 200.

다음, 도 6c에서 알 수 있듯이, 상기 게이트 절연막(220) 상에 반도체층(250)을 형성하고, 상기 반도체층(250) 상에 데이터 라인(300)에서 연장되는 소스 전극(320) 및 상기 소스 전극(320)과 마주하는 드레인 전극(340)을 형성한다.Next, as shown in FIG. 6C, the semiconductor layer 250 is formed on the gate insulating layer 220, and the source electrode 320 and the source extending from the data line 300 on the semiconductor layer 250. A drain electrode 340 facing the electrode 320 is formed.

다음, 도 6d에서 알 수 있듯이, 상기 데이터 라인(300) 및 소스/드레인 전극(320, 340) 위에 보호층(460)을 형성한다. Next, as shown in FIG. 6D, a protective layer 460 is formed on the data line 300 and the source / drain electrodes 320 and 340.

다음, 도 6e에서 알 수 있듯이, 상기 보호층(460) 상에 공통 전극(510)을 형성한 후, 상기 공통 전극(510) 상에 상기 게이트 라인(200) 및 데이터 라인(300)과 중첩하도록 공통 라인(500)을 형성한다.Next, as shown in FIG. 6E, after forming the common electrode 510 on the protective layer 460, the gate electrode 200 and the data line 300 overlap the common electrode 510. The common line 500 is formed.

다음, 도 6f에서 알 수 있듯이, 상기 공통 전극(510) 및 공통 라인(500) 상에 층간절연막(520)을 형성한 후, 드레인 콘택홀(610)을 형성한다. Next, as shown in FIG. 6F, an interlayer insulating layer 520 is formed on the common electrode 510 and the common line 500, and then a drain contact hole 610 is formed.

다음, 도 6g에서 알 수 있듯이, 상기 층간절연막(520) 상에 화소 전극(600)을 형성한다.Next, as shown in FIG. 6G, the pixel electrode 600 is formed on the interlayer insulating layer 520.

도 7a 내지 도 7h는 본 발명의 또 다른 실시예에 따른 액정표시장치의 제조방법을 도시한 개략적인 공정 단면도로서, 이는 전술한 도 4a 및 도 4b에 도시한 액정표시장치의 제조공정에 관한 것이다. 이하, 전술한 본 발명의 일 실시예와 동일한 구성에 대한 반복 설명은 생략하기로 한다. 7A to 7H are schematic cross-sectional views illustrating a method of manufacturing a liquid crystal display device according to still another embodiment of the present invention, which relates to the manufacturing process of the liquid crystal display device shown in FIGS. 4A and 4B. . Hereinafter, repeated description of the same configuration as the embodiment of the present invention described above will be omitted.

우선, 도 7a에서 알 수 있듯이, 기판(100) 상에 게이트 라인(200) 및 게이트 전극(210)을 형성한다. First, as shown in FIG. 7A, the gate line 200 and the gate electrode 210 are formed on the substrate 100.

다음, 도 7b에서 알 수 있듯이, 상기 게이트 라인(200) 및 상기 게이트 전극(210) 위에 게이트 절연막(220)을 형성한다. Next, as shown in FIG. 7B, a gate insulating layer 220 is formed on the gate line 200 and the gate electrode 210.

다음, 도 7c에서 알 수 있듯이, 상기 게이트 절연막(220) 상에 반도체층(250)을 형성하고, 상기 반도체층(250) 상에 데이터 라인(300)에서 연장되는 소스 전극(320) 및 상기 소스 전극(320)과 마주하는 드레인 전극(340)을 형성한다.Next, as shown in FIG. 7C, the semiconductor layer 250 is formed on the gate insulating layer 220, and the source electrode 320 and the source extending from the data line 300 on the semiconductor layer 250. A drain electrode 340 facing the electrode 320 is formed.

다음, 도 7d에서 알 수 있듯이, 상기 데이터 라인(300) 및 상기 소스/드레인 전극(320, 340) 위에 제1보호층(420)을 형성한 후, 상기 제1보호층(420) 상에 상기 게이트 라인(200) 및 데이터 라인(300)과 중첩하도록 공통 라인(500)을 형성한다.Next, as shown in FIG. 7D, after the first protective layer 420 is formed on the data line 300 and the source / drain electrodes 320 and 340, the first protective layer 420 may be disposed on the first protective layer 420. The common line 500 is formed to overlap the gate line 200 and the data line 300.

다음, 도 7e에서 알 수 있듯이, 상기 공통 라인(500) 위에 제2보호층(450)을 형성한 후, 공통 라인 콘택홀(515)을 형성한다.Next, as shown in FIG. 7E, after forming the second protective layer 450 on the common line 500, the common line contact hole 515 is formed.

다음, 도 7f에서 알 수 있듯이, 상기 제2보호층(450) 상에 공통 전극(510)이 기판의 전면에 형성되어 있으며, 공통 라인 콘택홀(515)을 통하여 상기 공통 라인(500)에 전기적으로 연결되어 있다.Next, as shown in FIG. 7F, a common electrode 510 is formed on the front surface of the substrate on the second protective layer 450, and is electrically connected to the common line 500 through the common line contact hole 515. Is connected.

다음, 도 7g에서 알 수 있듯이, 상기 공통 전극(510) 상에 층간절연막(520)을 형성한 후, 드레인 콘택홀(610)을 형성한다. Next, as shown in FIG. 7G, after forming the interlayer insulating layer 520 on the common electrode 510, the drain contact hole 610 is formed.

다음, 도 7h에서 알 수 있듯이, 상기 층간절연막(520) 상에 화소 전극(600)을 형성한다.Next, as shown in FIG. 7H, the pixel electrode 600 is formed on the interlayer insulating film 520.

한편, 본 발명에 따른 액정표시장치는 상술한 도 5a 내지 도 5g에 따른 어레이 기판, 도 6a 내지 도 6g에 따른 어레이 기판 또는 도 7a 내지 도 7h에 따른 어레이 기판을 형성하는 공정과 더불어, 기판 상에 차광층, 컬러필터층 및 오버코트층을 차례로 형성하여 컬러필터 기판을 형성하는 공정, 및 상기 양 기판 사이에 액정층을 형성하는 공정을 통해 그 제조가 완성된다.On the other hand, the liquid crystal display according to the present invention, in addition to the process of forming the array substrate according to Figs. 5A to 5G, the array substrate according to Figs. 6A to 6G or the array substrate according to Figs. The manufacturing is completed by forming a light shielding layer, a color filter layer, and an overcoat layer in order to form a color filter substrate, and forming a liquid crystal layer between both substrates.

도 8a는 본 발명의 또 다른 실시예에 따른 액정표시장치용 기판의 개략적인 평면도이고, 도 8b는 도 8a의 I-I라인의 단면도이다.FIG. 8A is a schematic plan view of a substrate for a liquid crystal display according to another exemplary embodiment of the present invention, and FIG. 8B is a cross-sectional view of the I-I line of FIG. 8A.

본 발명의 다른 실시예에 따른 액정표시장치용 기판은 공통 라인(500) 및 공통 전극(510)의 구성을 제외하고 전술한 본 발명의 일 실시예에 따른 액정표시장치용 기판과 유사하므로 동일한 구성에 대해서는 동일한 도면부호를 부여하였고 동일한 구성에 대한 반복 설명은 생략하기로 한다. The liquid crystal display substrate according to another embodiment of the present invention is similar to the liquid crystal display substrate according to the exemplary embodiment of the present invention except for the configuration of the common line 500 and the common electrode 510. The same reference numerals are used for the description of the same elements, and repeated descriptions of the same components will be omitted.

도 8a에서 알 수 있듯이, 본 발명의 일 실시예에 따른 액정표시장치는, 기판(100), 게이트 라인(200), 데이터 라인(300), 박막 트랜지스터(T), 공통 라인(500), 공통 전극(510) 및 화소 전극(600)을 포함하여 이루어진다. As can be seen in FIG. 8A, the liquid crystal display according to the exemplary embodiment of the present invention includes a substrate 100, a gate line 200, a data line 300, a thin film transistor T, a common line 500, and common. And an electrode 510 and a pixel electrode 600.

상기 공통 라인(500)은 상기 게이트 라인(200) 및 상기 데이터 라인(300) 중 적어도 하나와 중첩하도록 형성될 수 있는데, 도시하진 않았지만 일 실시예에 있어서 상기 공통 라인(500)은 게이트 라인(200) 상에 평행하게 중첩되어 형성될 수 있다. 또한, 도시하진 않았지만, 다른 실시예에 있어서 상기 공통 라인(500)은 데이터 라인(300) 상에 평행하게 중첩되어 형성될 수 있다. 또한, 다른 실시예에 있어서 상기 공통 라인(500)은 게이트 라인(200) 및 데이터 라인(300) 상에 평행하게 중첩되어 형성될 수 있다. 즉, 도 8a에서 알 수 있듯이, 상기 공통 라인(500)은 인접하는 화소 영역으로 연결되어 각 화소 영역을 그물눈으로 둘러싸며 상기 기판(100) 전면에서 그물망의 형태로 구성될 수 있다.The common line 500 may be formed to overlap at least one of the gate line 200 and the data line 300. Although not illustrated, the common line 500 may be the gate line 200. It may be formed to overlap on the parallel to). In addition, although not shown, in another embodiment, the common line 500 may be formed to overlap the data line 300 in parallel. In addition, in another embodiment, the common line 500 may be formed to overlap the gate line 200 and the data line 300 in parallel. That is, as shown in FIG. 8A, the common line 500 may be connected to adjacent pixel regions to surround each pixel region with a mesh, and may be configured in the form of a mesh in front of the substrate 100.

상기 공통 라인(500)의 폭(D,F)은 상기 게이트 라인(200) 및 데이터 라인(300) 각각의 폭(E,C)과 대비하여 동일하거나 더 넓게 형성될 수 있다. 상기 공통 라인(500)의 폭이 넓게 형성될 수록 인접한 화소에서 측면 방향으로 입사하는 빛을 차단할 수 있어, 인접 화소의 빛이 혼색되어 나타나는 Wash Out 불량을 감소시킬 수 있기 때문이다.The widths D and F of the common line 500 may be the same or wider than the widths E and C of the gate line 200 and the data line 300, respectively. This is because as the width of the common line 500 is wider, light incident to the lateral direction from the adjacent pixels can be blocked, thereby reducing the wash out defect due to the mixed light of the adjacent pixels.

따라서, 상기 공통 라인(500)의 폭은 개구율, Wash Out 불량의 정도 등을 고려하여 적응적으로 변화할 수 있다.Therefore, the width of the common line 500 may be adaptively changed in consideration of the opening ratio, the degree of washout failure, and the like.

상기 공통 전극(510)은 상기 화소 영역을 포함하여 기판(100)의 전면(全面)에서 형성되며, 상기 공통 라인(500)에 직접 전기적으로 연결되어 있다. The common electrode 510 is formed on the entire surface of the substrate 100 including the pixel area, and is directly electrically connected to the common line 500.

이하에서는, 도 8b를 참조하여 본 발명의 일 실시예에 따른 액정표시장치의 단면 구조에 대해서 보다 상세히 설명하기로 한다. Hereinafter, the cross-sectional structure of the liquid crystal display according to the exemplary embodiment of the present invention will be described in detail with reference to FIG. 8B.

도 8b에서 알 수 있듯이, 기판(100) 상에 게이트 전극(210) 및 게이트 라인(200)이 형성되어 있고, 상기 게이트 전극(210) 및 상기 게이트 라인(200) 위에는 게이트 절연막(220)이 형성되어 있다. As shown in FIG. 8B, a gate electrode 210 and a gate line 200 are formed on the substrate 100, and a gate insulating layer 220 is formed on the gate electrode 210 and the gate line 200. It is.

상기 게이트 절연막(220) 상에는 반도체층(250)이 형성되어 있고, 상기 반도체층(250) 상에는 데이터 라인(300)에서 연장된 소스 전극(320) 및 상기 소스 전극(320)과 마주하면서 소정 간격으로 이격되는 드레인 전극(340)이 형성되어 있다. A semiconductor layer 250 is formed on the gate insulating layer 220, and the source electrode 320 and the source electrode 320 extending from the data line 300 are disposed on the semiconductor layer 250 at predetermined intervals. Drain electrodes 340 are formed to be spaced apart.

상기 반도체층(250)은 전자가 이동하는 채널을 구성하는 액티브층 및 상기 액티브층과 상기 소스/드레인 전극(320, 340) 사이에 형성되어 전자의 이동장벽을 낮추는 역할을 하는 오믹콘택층을 포함하여 이루어질 수 있다.The semiconductor layer 250 includes an active layer constituting a channel through which electrons move, and an ohmic contact layer formed between the active layer and the source / drain electrodes 320 and 340 to lower the moving barrier of the electrons. It can be done by.

상기 데이터 라인(300) 및 소스/드레인 전극(320, 340) 위에는 보호층(460)이 형성되어 있다. 상기 보호층(460)은 제1보호층(420) 및 상기 제1보호층(420) 상에 형성되는 제2보호층(450)을 포함할 수 있다. The passivation layer 460 is formed on the data line 300 and the source / drain electrodes 320 and 340. The protective layer 460 may include a first protective layer 420 and a second protective layer 450 formed on the first protective layer 420.

상기 보호층(460) 상에는 공통 라인(500)이 형성되어 있는데, 상기 공통 라인(500)은 상기 게이트 라인(200) 및 상기 데이터 라인(300)과 중첩하여 구성되어 있다. The common line 500 is formed on the passivation layer 460, and the common line 500 overlaps the gate line 200 and the data line 300.

이 때, 상기 공통 라인(500)의 폭(D)은 상기 데이터 라인(300)의 폭(C)과 동일하거나 보다 넓게 형성될 수 있다. 또한, 상기 공통 라인(500)의 폭(F)은 게이트 라인(200)의 폭(E)과 동일하거나 보다 넓게 형성될 수 있다. 상기 공통 라인(500)의 폭(D, F)이 넓게 형성될 수록 인접한 화소에서 측면 방향으로 입사하는 빛을 차단할 수 있어, 인접 화소의 빛이 혼색되어 나타나는 Wash Out 불량을 감소시킬 수 있기 때문이다.In this case, the width D of the common line 500 may be equal to or wider than the width C of the data line 300. In addition, the width F of the common line 500 may be equal to or wider than the width E of the gate line 200. This is because as the widths D and F of the common line 500 are wider, light incident from the adjacent pixels in the lateral direction can be blocked, thereby reducing the wash out defect due to the mixed color of the adjacent pixels. .

따라서, 상기 공통 라인(500)의 폭(D, F)은 개구율, Wash Out 불량의 정도 등을 고려하여 적응적으로 변화할 수 있다.Therefore, the widths D and F of the common line 500 may be adaptively changed in consideration of the opening ratio, the degree of washout failure, and the like.

상기 공통 라인(500) 상에는 공통 전극(510)이 형성되며, 상기 공통 전극(510)은 화소 전극(600)과 전계를 형성할 수 있도록 상기 공통 라인(500)으로부터 공통 전압을 인가받게 된다. 이를 위해서, 상기 공통 전극(510)은 상기 공통 라인(500)에 전기적으로 연결되며, 특히 상기 공통 전극(510)은 별도의 콘택홀을 통하지 않고 상기 공통 라인(500)과 직접 연결되어 있다. The common electrode 510 is formed on the common line 500, and the common electrode 510 receives a common voltage from the common line 500 to form an electric field with the pixel electrode 600. To this end, the common electrode 510 is electrically connected to the common line 500, and in particular, the common electrode 510 is directly connected to the common line 500 without a separate contact hole.

상기 공통 전극(510) 상에는 층간절연막(520)이 형성되어 상기 공통 전극(510)과 화소 전극(600) 사이를 전기적으로 절연시키고 있다. An interlayer insulating film 520 is formed on the common electrode 510 to electrically insulate the common electrode 510 from the pixel electrode 600.

상기 층간절연막(520) 상에는 화소 전극(600)이 형성되어 있는데, 상기 화소 전극(600)은 드레인 콘택홀(610)을 통하여 상기 드레인 전극(340)과 전기적으로 연결되어 있다. 상기 화소 전극(600)은 적어도 하나의 슬릿(620)이 형성되어 있어, 상기 공통 전극(510)과 더불어 프린지 필드(Fringe Field)를 형성하게 된다.The pixel electrode 600 is formed on the interlayer insulating layer 520, and the pixel electrode 600 is electrically connected to the drain electrode 340 through the drain contact hole 610. At least one slit 620 is formed in the pixel electrode 600 to form a fringe field along with the common electrode 510.

다만, 도 8b는 화소 전극(600)에 슬릿(620)을 형성하는 화소 전극 탑 구조에 대하여 설명하였지만, 이는 본 발명을 제한하고자 하는 것은 아니고, 공통 전극(510)에 슬릿을 형성하는 공통 전극 탑 구조도 본 발명에 포함될 수 있다.8B, the pixel electrode tower structure in which the slits 620 are formed in the pixel electrode 600 has been described. However, this is not intended to limit the present invention, and the common electrode tower in which the slits are formed in the common electrode 510 is described. Structures may also be included in the present invention.

한편, 상기 드레인 콘택홀(610) 영역에는 상기 공통 전극(510)이 형성되지 않아서, 상기 공통 전극(510)과 상기 화소 전극(600) 사이의 전기적 쇼트(short)가 방지된다.On the other hand, the common electrode 510 is not formed in the drain contact hole 610, so that an electrical short between the common electrode 510 and the pixel electrode 600 is prevented.

도 9a는 본 발명의 또 다른 실시예에 따른 액정표시장치용 기판의 개략적인 평면도이고, 도 9b는 도 9a의 I-I라인의 단면도이다.9A is a schematic plan view of a substrate for a liquid crystal display according to another exemplary embodiment of the present invention, and FIG. 9B is a cross-sectional view of the I-I line of FIG. 9A.

본 발명의 다른 실시예에 따른 액정표시장치용 기판은 공통 라인(500) 및 공통 전극(510)의 구성을 제외하고 전술한 본 발명의 일 실시예에 따른 액정표시장치용 기판과 유사하므로 동일한 구성에 대해서는 동일한 도면부호를 부여하였고 동일한 구성에 대한 반복 설명은 생략하기로 한다. The liquid crystal display substrate according to another embodiment of the present invention is similar to the liquid crystal display substrate according to the exemplary embodiment of the present invention except for the configuration of the common line 500 and the common electrode 510. The same reference numerals are used for the description of the same elements, and repeated descriptions of the same components will be omitted.

도 9a에서 알 수 있듯이, 본 발명의 다른 실시예에 따른 액정표시장치는, 기판(100), 게이트 라인(200), 데이터 라인(300), 박막 트랜지스터(T), 공통 라인(500), 공통 전극(510) 및 화소 전극(600)을 포함하여 이루어진다.As shown in FIG. 9A, a liquid crystal display according to another exemplary embodiment of the present invention may include a substrate 100, a gate line 200, a data line 300, a thin film transistor T, a common line 500, and a common line. And an electrode 510 and a pixel electrode 600.

상기 공통 전극(510)은 상기 화소 영역을 포함하여 기판(100)의 전면(全面)에 형성되며, 상기 데이터 라인(300) 및 소스/드레인 전극(320, 340) 상부에 형성되어 있다. The common electrode 510 is formed on the entire surface of the substrate 100 including the pixel area, and is formed on the data line 300 and the source / drain electrodes 320 and 340.

상기 공통 라인(500)은 상기 게이트 라인(200) 및 상기 데이터 라인(300)과 중첩하도록 형성되며, 상기 공통 전극(500)과 직접 전기적으로 연결되어 있다. The common line 500 is formed to overlap the gate line 200 and the data line 300, and is directly electrically connected to the common electrode 500.

상기 공통 라인(500)은 상기 게이트 라인(200) 및 상기 데이터 라인(300) 중 적어도 하나와 중첩하도록 형성될 수 있는데, 도시하진 않았지만 일 실시예에 있어서 상기 공통 라인(500)은 게이트 라인(200) 상에 평행하게 중첩되어 형성될 수 있다. 또한, 도시하진 않았지만, 다른 실시예에 있어서 상기 공통 라인(500)은 데이터 라인(300) 상에 평행하게 중첩되어 형성될 수 있다. 또한, 다른 실시예에 있어서 상기 공통 라인(500)은 게이트 라인(200) 및 데이터 라인(300) 상에 평행하게 중첩되어 형성될 수 있다. 즉, 도 9a에서 알 수 있듯이, 상기 공통 라인(500)은 인접하는 화소 영역으로 연결되어 각 화소 영역을 그물눈으로 둘러싸며 상기 기판(100) 전면에서 그물망의 형태로 구성될 수 있다.The common line 500 may be formed to overlap at least one of the gate line 200 and the data line 300. Although not illustrated, the common line 500 may be the gate line 200. It may be formed to overlap on the parallel to). In addition, although not shown, in another embodiment, the common line 500 may be formed to overlap the data line 300 in parallel. In addition, in another embodiment, the common line 500 may be formed to overlap the gate line 200 and the data line 300 in parallel. That is, as shown in FIG. 9A, the common line 500 may be connected to adjacent pixel regions to surround each pixel region with a mesh, and may be configured in the form of a mesh in front of the substrate 100.

상기 공통 라인(500)의 폭은 상기 게이트 라인(200) 및 데이터 라인(300) 각각의 폭과 대비하여 동일하거나 더 넓게 형성될 수 있다. 상기 공통 라인(500)의 폭이 넓게 형성될 수록 인접한 화소에서 측면 방향으로 입사하는 빛을 차단할 수 있어, 인접 화소의 빛이 혼색되어 나타나는 Wash Out 불량을 감소시킬 수 있기 때문이다.The width of the common line 500 may be the same or wider than the width of each of the gate line 200 and the data line 300. This is because as the width of the common line 500 is wider, light incident to the lateral direction from the adjacent pixels can be blocked, thereby reducing the wash out defect due to the mixed light of the adjacent pixels.

따라서, 상기 공통 라인(500)의 폭은 개구율, Wash Out 불량의 정도 등을 고려하여 적응적으로 변화할 수 있다.Therefore, the width of the common line 500 may be adaptively changed in consideration of the opening ratio, the degree of washout failure, and the like.

상기 화소 전극(600)은 상기 화소 영역 내에 형성되며, 상기 박막 트랜지스터(T)의 드레인 전극(340)과 드레인 전극 콘택홀(610)을 통하여 전기적으로 연결되어 있으며, 상기 화소 전극(600)은 상기 공통 전극(510)과 함께 프린지 필드(Fringe Field)를 형성하기 위해서, 그 내부에 적어도 하나의 슬릿(620)을 구비하고 있다.The pixel electrode 600 is formed in the pixel area, and is electrically connected to the drain electrode 340 and the drain electrode contact hole 610 of the thin film transistor T, and the pixel electrode 600 is connected to the pixel electrode 600. In order to form a fringe field together with the common electrode 510, at least one slit 620 is provided therein.

이하에서는, 도 9b를 참조로 하여 본 발명은 다른 실시예에 따른 액정표시장치의 단면 구조에 대해서 보다 상세히 설명하기로 한다. Hereinafter, the cross-sectional structure of a liquid crystal display according to another exemplary embodiment of the present invention will be described in detail with reference to FIG. 9B.

도 9b에서 알 수 있듯이, 기판(100) 상에는 게이트 전극(210) 및 게이트 라인(200)이 형성되어 있고, 상기 게이트 전극(210) 및 상기 게이트 라인(200) 상에는 게이트 절연막(220)이 형성되어 있다. As shown in FIG. 9B, a gate electrode 210 and a gate line 200 are formed on the substrate 100, and a gate insulating layer 220 is formed on the gate electrode 210 and the gate line 200. have.

상기 게이트 절연막(220) 상에는 반도체층(250)이 형성되어 있고, 상기 반도체층(250) 상에는 데이터 라인(300)에서 연장된 소스 전극(320) 및 상기 소스 전극(320)과 마주하면서 소정 간격으로 이격되는 드레인 전극(340)이 형성되어 있다. A semiconductor layer 250 is formed on the gate insulating layer 220, and the source electrode 320 and the source electrode 320 extending from the data line 300 are disposed on the semiconductor layer 250 at predetermined intervals. Drain electrodes 340 are formed to be spaced apart.

상기 데이터 라인(300) 및 소스/드레인 전극(320, 340) 위에는 보호층(460)이 형성되어 있다. The passivation layer 460 is formed on the data line 300 and the source / drain electrodes 320 and 340.

상기 보호층(460) 상에는 공통 전극(510)이 형성되어 있다. The common electrode 510 is formed on the protective layer 460.

상기 공통 전극(510) 상에는 공통 라인(500)이 형성되어 있는데, 상기 공통 라인(500)은 상기 게이트 라인(200) 및 상기 데이터 라인(300)과 중첩하여 구성되어 있다. The common line 500 is formed on the common electrode 510, and the common line 500 overlaps the gate line 200 and the data line 300.

이 때, 상기 공통 라인(500)의 폭(D)은 상기 데이터 라인(300)의 폭(C)과 동일하거나 보다 넓게 형성될 수 있다. 또한, 상기 공통 라인(500)의 폭(F)은 게이트 라인(200)의 폭(E)과 동일하거나 보다 넓게 형성될 수 있다. 상기 공통 라인(500)의 폭(D, F)이 넓게 형성될 수록 인접한 화소에서 측면 방향으로 입사하는 빛을 차단할 수 있어, 인접 화소의 빛이 혼색되어 나타나는 Wash Out 불량을 감소시킬 수 있기 때문이다.In this case, the width D of the common line 500 may be equal to or wider than the width C of the data line 300. In addition, the width F of the common line 500 may be equal to or wider than the width E of the gate line 200. This is because as the widths D and F of the common line 500 are wider, light incident from the adjacent pixels in the lateral direction can be blocked, thereby reducing the wash out defect due to the mixed color of the adjacent pixels. .

따라서, 상기 공통 라인(500)의 폭(D, F)은 개구율, Wash Out 불량의 정도 등을 고려하여 적응적으로 변화할 수 있다.Therefore, the widths D and F of the common line 500 may be adaptively changed in consideration of the opening ratio, the degree of washout failure, and the like.

상기 공통 전극(510) 및 상기 공통 라인(500) 상에는 층간절연막(520)이 형성되어 상기 공통 전극(510) 및 상기 공통 라인(500)과 화소 전극(600) 사이를 전기적으로 절연시키고 있다. An interlayer insulating film 520 is formed on the common electrode 510 and the common line 500 to electrically insulate the common electrode 510 and the common line 500 from the pixel electrode 600.

상기 층간절연막(520) 상에는 화소 전극(600)이 형성되어 상기 공통 전극(510)과 더불어 프린지 필드(Fringe Field)를 형성하게 된다. The pixel electrode 600 is formed on the interlayer insulating layer 520 to form a fringe field along with the common electrode 510.

다만, 도 9b는 화소 전극(600)에 슬릿(620)을 형성하는 화소 전극 탑 구조에 대하여 설명하였지만, 이는 본 발명을 제한하고자 하는 것은 아니고, 공통 전극(510)에 슬릿을 형성하는 공통 전극 탑 구조도 본 발명에 포함될 수 있다.9B, the pixel electrode tower structure in which the slits 620 are formed in the pixel electrode 600 has been described. However, this is not intended to limit the present invention, and the common electrode tower in which the slits are formed in the common electrode 510 is illustrated. Structures may also be included in the present invention.

도 10a 내지 도 10g는 본 발명의 또 다른 실시예에 따른 액정표시장치의 제조방법을 도시한 개략적인 공정 단면도로서, 이는 전술한 도 8a 및 도 8b에 도시한 액정표시장치의 제조공정에 관한 것이다. 10A to 10G are schematic cross-sectional views illustrating a method of manufacturing a liquid crystal display device according to still another embodiment of the present invention, which relates to the manufacturing process of the liquid crystal display device shown in FIGS. 8A and 8B. .

우선, 도 10a에서 알 수 있듯이, 기판(100) 상에 게이트 전극(210) 및 게이트 라인(200)을 형성한다. First, as shown in FIG. 10A, the gate electrode 210 and the gate line 200 are formed on the substrate 100.

상기 게이트 전극(210) 및 상기 게이트 라인(200)은 상기 기판(100) 상에 소정의 금속물질을 적층하고, 소정의 금속물질 상에 포토 레지스트를 적층한 후, 마스크를 이용하여 노광, 현상 및 식각 공정을 차례로 수행하는 소위 마스크 공정을 이용하여 패턴 형성할 수 있으며, 이하에서 설명하는 각각의 구성에 대한 패턴 형성도 상기와 같은 마스크 공정을 이용하여 수행할 수 있다. The gate electrode 210 and the gate line 200 may deposit a predetermined metal material on the substrate 100, and a photoresist on the predetermined metal material, and then may be exposed, developed, and exposed using a mask. Pattern formation may be performed using a so-called mask process that sequentially performs an etching process, and pattern formation for each component described below may also be performed using the mask process as described above.

다음, 도 10b에서 알 수 있듯이, 상기 게이트 전극(210) 및 상기 게이트 라인(200) 위에 게이트 절연막(220)을 형성한다. Next, as shown in FIG. 10B, a gate insulating layer 220 is formed on the gate electrode 210 and the gate line 200.

상기 게이트 절연막(220)은 플라즈마 강화 화학 기상증착법(Plasma Enhanced Chemical Vapor Deposition: PECVD)을 이용하여 형성할 수 있다. The gate insulating layer 220 may be formed using plasma enhanced chemical vapor deposition (PECVD).

다음, 도 10c에서 알 수 있듯이, 상기 게이트 절연막(220) 상에 반도체층(250)을 형성하고, 상기 반도체층(250) 상에 데이터 라인(300)에서 연장되는 소스 전극(320) 및 상기 소스 전극(320)과 마주하는 드레인 전극(340)을 형성한다.Next, as can be seen in FIG. 10C, the source electrode 320 and the source are formed on the gate insulating layer 220, and extend from the data line 300 on the semiconductor layer 250. A drain electrode 340 facing the electrode 320 is formed.

상기 반도체층(250)을 마스크 공정을 이용하여 형성한 후, 이어서 상기 소스 전극(320) 및 드레인 전극(340)을 마스크 공정을 이용하여 형성할 수 있다. 다만, 반드시 그에 한정되는 것은 아니고, 하프톤 마스크를 이용하여 한 번의 마스크 공정을 이용하여 상기 반도체층(250)과 상기 소스/드레인 전극(320, 340)을 동시에 형성할 수도 있으며, 이 경우에는 상기 반도체층(250)과 상기 소스/드레인 전극(320, 340)의 패턴모습이 서로 유사하게 형성된다. After forming the semiconductor layer 250 using a mask process, the source electrode 320 and the drain electrode 340 may be formed using a mask process. However, the present invention is not necessarily limited thereto, and the semiconductor layer 250 and the source / drain electrodes 320 and 340 may be simultaneously formed using a single mask process using a halftone mask. The pattern of the semiconductor layer 250 and the source / drain electrodes 320 and 340 are formed to be similar to each other.

다음, 도 10d에서 알 수 있듯이, 상기 데이터 라인(300) 및 소스/드레인 전극(320, 340) 위에 보호층(460)을 형성한다. 상기 보호층은 제1보호층(420) 및 상기 제1보호층(420) 상에 형성되는 제2보호층(450)을 포함할 수 있다. 상기 보호층(460)은 플라즈마 강화 화학 기상증착법(Plasma Enhanced Chemical Vapor Deposition: PECVD)을 이용하여 형성할 수 있다. Next, as shown in FIG. 10D, a protective layer 460 is formed on the data line 300 and the source / drain electrodes 320 and 340. The protective layer may include a first protective layer 420 and a second protective layer 450 formed on the first protective layer 420. The protective layer 460 may be formed using plasma enhanced chemical vapor deposition (PECVD).

다음, 도 10e에서 알 수 있듯이, 상기 보호층(460) 상에 상기 게이트 라인(200) 및 데이터 라인(300)과 중첩하도록 공통 라인(500)을 형성한 후, 상기 공통 라인(500)을 포함한 기판 전면에 공통 전극(510)을 형성한다. 상기 공통 전극(510)은 추후 공정의 드레인 콘택홀(610) 영역에는 형성되지 않는다. Next, as shown in FIG. 10E, the common line 500 is formed on the passivation layer 460 to overlap the gate line 200 and the data line 300, and then includes the common line 500. The common electrode 510 is formed on the front of the substrate. The common electrode 510 is not formed in the drain contact hole 610 in a later process.

상기 공통 라인(500)의 폭은 상기 게이트 라인(200) 및 데이터 라인(300) 각각의 폭과 대비하여 동일하거나 더 넓게 형성될 수 있다. 상기 공통 라인(500)의 폭이 넓게 형성될 수록 인접한 화소에서 측면 방향으로 입사하는 빛을 차단할 수 있어, 인접 화소의 빛이 혼색되어 나타나는 Wash Out 불량을 감소시킬 수 있기 때문이다.The width of the common line 500 may be the same or wider than the width of each of the gate line 200 and the data line 300. This is because as the width of the common line 500 is wider, light incident to the lateral direction from the adjacent pixels can be blocked, thereby reducing the wash out defect due to the mixed light of the adjacent pixels.

따라서, 상기 공통 라인(500)의 폭은 개구율, Wash Out 불량의 정도 등을 고려하여 적응적으로 변화할 수 있다.Therefore, the width of the common line 500 may be adaptively changed in consideration of the opening ratio, the degree of washout failure, and the like.

다음, 도 10f에서 알 수 있듯이, 상기 공통 전극(510) 상에 층간절연막(520)을 형성한 후, 드레인 콘택홀(610)을 형성한다. 상기 층간절연막(520)은 플라즈마 강화 화학 기상증착법(Plasma Enhanced Chemical Vapor Deposition: PECVD)을 이용하여 형성할 수 있으며, 상기 드레인 콘택홀(610)은 상기 드레인 전극(340)이 노출되도록 상기 보호층(460) 및 층간절연막(520)의 소정 영역에 형성한다. 상기 드레인 콘택홀(610)은 마스크 공정을 통해 형성한다. Next, as shown in FIG. 10F, after forming the interlayer insulating layer 520 on the common electrode 510, the drain contact hole 610 is formed. The interlayer insulating layer 520 may be formed using plasma enhanced chemical vapor deposition (PECVD), and the drain contact hole 610 may be formed to expose the drain electrode 340. 460 and the interlayer insulating film 520. The drain contact hole 610 is formed through a mask process.

다음, 도 10g에서 알 수 있듯이, 상기 층간절연막(520) 상에 화소 전극(600)을 형성한다.Next, as shown in FIG. 10G, the pixel electrode 600 is formed on the interlayer insulating layer 520.

상기 화소 전극(600)은 상기 드레인 콘택홀(610)을 통해 상기 드레인 전극(340)과 연결되며 소정 영역에 적어도 하나의 슬릿(620)이 구비되도록 패턴 형성한다. 상기 슬릿(620)은 마스크 공정을 통해 형성한다. The pixel electrode 600 is connected to the drain electrode 340 through the drain contact hole 610 and is patterned so that at least one slit 620 is provided in a predetermined region. The slit 620 is formed through a mask process.

도 11a 내지 도 11g는 본 발명의 또 다른 실시예에 따른 액정표시장치의 제조방법을 도시한 개략적인 공정 단면도로서, 이는 전술한 도 9a 및 도 9b에 도시한 액정표시장치의 제조공정에 관한 것이다. 이하, 전술한 본 발명의 일 실시예와 동일한 구성에 대한 반복 설명은 생략하기로 한다. 11A to 11G are schematic cross-sectional views illustrating a method of manufacturing a liquid crystal display device according to still another embodiment of the present invention, which relates to the manufacturing process of the liquid crystal display device shown in FIGS. 9A and 9B. . Hereinafter, repeated description of the same configuration as the embodiment of the present invention described above will be omitted.

우선, 도 11a에서 알 수 있듯이, 기판(100) 상에 게이트 전극(210) 및 게이트 라인(200)을 형성한다. First, as shown in FIG. 11A, the gate electrode 210 and the gate line 200 are formed on the substrate 100.

다음, 도 11b에서 알 수 있듯이, 상기 게이트 전극(210) 및 게이트 라인(200) 위에 게이트 절연막(220)을 형성한다. Next, as shown in FIG. 11B, a gate insulating layer 220 is formed on the gate electrode 210 and the gate line 200.

다음, 도 11c에서 알 수 있듯이, 상기 게이트 절연막(220) 상에 반도체층(250)을 형성하고, 상기 반도체층(250) 상에 데이터 라인(300)에서 연장되는 소스 전극(320) 및 상기 소스 전극(320)과 마주하는 드레인 전극(340)을 형성한다.Next, as shown in FIG. 11C, the semiconductor layer 250 is formed on the gate insulating layer 220, and the source electrode 320 and the source extending from the data line 300 on the semiconductor layer 250. A drain electrode 340 facing the electrode 320 is formed.

다음, 도 11d에서 알 수 있듯이, 상기 데이터 라인(300) 및 소스/드레인 전극(320, 340) 위에 보호층(460)을 형성한다. Next, as shown in FIG. 11D, a protective layer 460 is formed on the data line 300 and the source / drain electrodes 320 and 340.

다음, 도 11e에서 알 수 있듯이, 상기 보호층(460) 상에 공통 전극(510)을 형성한 후, 상기 공통 전극(510) 상에 상기 게이트 라인(200) 및 데이터 라인(300)과 중첩하도록 공통 라인(500)을 형성한다.Next, as shown in FIG. 11E, after forming the common electrode 510 on the protective layer 460, the common electrode 510 is overlapped with the gate line 200 and the data line 300. The common line 500 is formed.

상기 공통 전극(510)을 마스크 공정을 이용하여 형성한 후, 이어서 상기 공통 라인(500)을 별도의 마스크 공정을 이용하여 형성할 수 있다. 다만, 반드시 그에 한정되는 것은 아니고, 하프톤 마스크를 이용하여 한 번의 마스크 공정을 이용하여 상기 공통 라인(500) 및 공통전극(510)을 동시에 형성할 수도 있다.After the common electrode 510 is formed using a mask process, the common line 500 may be formed using a separate mask process. However, the present invention is not limited thereto, and the common line 500 and the common electrode 510 may be simultaneously formed using a single mask process using a halftone mask.

상기 공통 라인(500)의 폭은 상기 게이트 라인(200) 및 데이터 라인(300) 각각의 폭과 대비하여 동일하거나 더 넓게 형성될 수 있다. 상기 공통 라인(500)의 폭이 넓게 형성될 수록 인접한 화소에서 측면 방향으로 입사하는 빛을 차단할 수 있어, 인접 화소의 빛이 혼색되어 나타나는 Wash Out 불량을 감소시킬 수 있기 때문이다.The width of the common line 500 may be the same or wider than the width of each of the gate line 200 and the data line 300. This is because as the width of the common line 500 is wider, light incident to the lateral direction from the adjacent pixels can be blocked, thereby reducing the wash out defect due to the mixed light of the adjacent pixels.

따라서, 상기 공통 라인(500)의 폭은 개구율, Wash Out 불량의 정도 등을 고려하여 적응적으로 변화할 수 있다.Therefore, the width of the common line 500 may be adaptively changed in consideration of the opening ratio, the degree of washout failure, and the like.

다음, 도 11f에서 알 수 있듯이, 상기 공통 전극(510) 및 공통 라인(500) 상에 층간절연막(520)을 형성한 후, 드레인 콘택홀(610)을 형성한다. Next, as shown in FIG. 11F, after forming the interlayer insulating film 520 on the common electrode 510 and the common line 500, a drain contact hole 610 is formed.

다음, 도 11g에서 알 수 있듯이, 상기 층간절연막(520) 상에 화소 전극(600)을 형성한다.Next, as shown in FIG. 11G, the pixel electrode 600 is formed on the interlayer insulating film 520.

본 발명이 속하는 기술분야의 당업자는 상술한 본 발명이 그 기술적 사상이나 필수적 구성을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.It will be understood by those skilled in the art that the present invention can be embodied in other specific forms without departing from the spirit or essential characteristics thereof.

그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.Therefore, it should be understood that the above-described embodiments are illustrative in all aspects and not restrictive. The scope of the present invention is defined by the appended claims rather than the detailed description and all changes or modifications derived from the meaning and scope of the claims and from the equivalent concept are to be construed as being included in the scope of the present invention .

100: 기판 200: 게이트 라인
210: 게이트 전극 220: 게이트 절연막
250: 반도체층 300: 데이터 라인
320: 소스 전극 340: 드레인 전극
420: 제1보호층 450: 제2보호층
460: 보호층 500: 공통 라인
510: 공통 전극 515: 공통 라인 콘택홀
520: 층간절연막 600: 화소 전극
610: 드레인 콘택홀 620: 슬릿100: substrate 200: gate line
210: gate electrode 220: gate insulating film
250: semiconductor layer 300: data line
320: source electrode 340: drain electrode
420: first protective layer 450: second protective layer
460: protective layer 500: common line
510: common electrode 515: common line contact hole
520: interlayer insulating film 600: pixel electrode
610: drain contact hole 620: slit

Claims (10)

기판 상에 서로 교차하도록 배열되어 화소 영역을 정의하는 게이트 라인 및 데이터 라인;
상기 게이트 라인 및 데이터 라인이 교차하는 영역에 형성되며, 게이트 전극, 반도체층, 소스 전극 및 드레인 전극을 포함하여 이루어진 박막 트랜지스터;
상기 게이트 라인 및 데이터 라인 상에서 상기 게이트 라인 및 데이터 라인 중 적어도 하나와 중첩하는 공통 라인;
상기 화소 영역 내에 형성되며, 상기 박막 트랜지스터의 드레인 전극과 전기적으로 연결되는 화소 전극; 및
상기 공통 라인과 전기적으로 연결되어 상기 화소 전극과 함께 액정구동을 위한 전계를 형성하는 공통 전극을 포함하여 이루어진 것을 특징으로 하는 액정표시장치.A gate line and a data line arranged to cross each other on the substrate to define a pixel region;
A thin film transistor formed at an area where the gate line and the data line cross each other and including a gate electrode, a semiconductor layer, a source electrode, and a drain electrode;
A common line overlapping at least one of the gate line and the data line on the gate line and the data line;
A pixel electrode formed in the pixel region and electrically connected to a drain electrode of the thin film transistor; And
And a common electrode electrically connected to the common line to form an electric field for driving a liquid crystal together with the pixel electrode. 제 1항에 있어서,
상기 공통 전극은 상기 공통 라인 상부에서 상기 공통 라인과 전기적으로 연결되거나, 상기 공통 라인은 상기 공통 전극 상부에서 상기 공통 전극과 전기적으로 연결되는 것을 특징으로 하는 액정표시장치.The method of claim 1,
And the common electrode is electrically connected to the common line on the common line, or the common line is electrically connected to the common electrode on the common electrode. 제 1항에 있어서,
상기 공통 라인은 불투명한 금속으로 형성하고, 상기 공통 전극은 투명한 금속으로 형성하는 것을 특징으로 하는 액정표시장치.The method of claim 1,
And the common line is formed of an opaque metal, and the common electrode is formed of a transparent metal. 제 1항에 있어서,
상기 공통 라인은 상기 게이트 라인 또는 데이터 라인의 폭과 동일하거나 보다 넓게 형성되는 것을 특징으로 하는 액정표시장치.The method of claim 1,
And the common line is formed to be the same as or wider than the width of the gate line or data line. 제 1항에 있어서,
상기 데이터 라인 상부에는 제1보호층이 더욱 형성되며,
상기 제1보호층 상부에는 상기 공통 라인이 형성되며,
상기 공통 라인 상부에는 상기 공통 라인 일부를 노출시키는 공통 라인 콘택홀을 구비한 제2보호층이 더욱 형성되며,
상기 제2보호층 상부에 상기 공통 라인 콘택홀을 통하여 상기 공통 라인에 전기적으로 연결되는 상기 공통 전극이 형성되며,
상기 공통 전극 상부에는 층간절연막이 더욱 형성되며,
상기 층간절연막 상부에 상기 화소 전극이 형성되는 것을 특징으로 하는 액정표시장치.The method of claim 1,
A first passivation layer is further formed on the data line.
The common line is formed on the first passivation layer,
A second protective layer having a common line contact hole for exposing a portion of the common line is further formed on the common line,
The common electrode is formed on the second passivation layer to be electrically connected to the common line through the common line contact hole.
An interlayer insulating film is further formed on the common electrode.
And the pixel electrode is formed on the interlayer insulating layer. 기판 상에 게이트 전극 및 게이트 라인을 형성하는 공정;
상기 게이트 전극 및 게이트 라인을 포함한 기판 전면에 게이트 절연막을 형성하는 공정;
상기 게이트 절연막 상에 반도체층을 형성하고, 상기 반도체층 상에 소스 전극 및 드레인 전극을 형성하며, 상기 소스 전극과 연결되고 상기 게이트 라인과 교차하여 화소 영역을 정의하는 데이터 라인을 형성하는 공정;
상기 데이터 라인과 상기 소스 전극 및 상기 드레인 전극 위에 보호층을 형성하는 공정;
상기 보호층 상에 상기 게이트 라인 및 상기 데이터 라인 중 적어도 하나와 중첩하는 공통 라인과 상기 공통 라인에 전기적으로 연결되는 공통 전극을 형성하는 공정;
상기 공통 라인 및 상기 공통 전극 상부에 층간절연막을 형성하고, 상기 드레인 전극이 노출되도록 상기 보호층 및 층간절연막의 소정 영역에 드레인 콘택홀을 형성하는 공정; 및
상기 층간절연막 상에 상기 드레인 콘택홀을 통해서 상기 드레인 전극과 전기적으로 연결되는 화소 전극을 형성하는 공정을 포함하여 이루어진 것을 특징으로 하는 액정표시장치의 제조방법.Forming a gate electrode and a gate line on the substrate;
Forming a gate insulating film on an entire surface of the substrate including the gate electrode and the gate line;
Forming a semiconductor layer on the gate insulating film, forming a source electrode and a drain electrode on the semiconductor layer, and forming a data line connected to the source electrode and crossing the gate line to define a pixel region;
Forming a protective layer over the data line, the source electrode and the drain electrode;
Forming a common line overlapping at least one of the gate line and the data line on the passivation layer and a common electrode electrically connected to the common line;
Forming an interlayer insulating film on the common line and the common electrode, and forming a drain contact hole in a predetermined region of the protective layer and the interlayer insulating film to expose the drain electrode; And
And forming a pixel electrode electrically connected to the drain electrode through the drain contact hole on the interlayer insulating film. 제 6항에 있어서,
상기 공통 전극은 상기 공통 라인 상부에 형성되어 상기 공통 라인과 직접 전기적으로 연결되는 것을 특징으로 하는 액정표시장치의 제조방법.The method according to claim 6,
And the common electrode is formed on the common line and directly connected to the common line. 제 6항에 있어서,
상기 공통 전극은 상기 공통 라인 하부에 형성되어 상기 공통 라인과 직접 전기적으로 연결되는 것을 특징으로 하는 액정표시장치의 제조방법.The method according to claim 6,
And the common electrode is formed under the common line and is directly connected to the common line. 제 6항에 있어서,
상기 공통 라인은 상기 게이트 라인 또는 데이터 라인의 폭과 동일하거나 보다 넓게 형성되는 것을 특징으로 하는 액정표시장치의 제조방법.The method according to claim 6,
And wherein the common line is equal to or wider than the width of the gate line or the data line. 제 8항에 있어서,
상기 공통 전극 및 공통 라인은 하프톤(Half Tone) 마스크 공정으로 형성하는 것을 특징으로 하는 액정표시장치의 제조방법.The method of claim 8,
The common electrode and the common line may be formed by a half tone mask process.
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