KR101659259B1 - In Plane Switching mode Liquid Crystal Display Device and Method for manufacturing the same - Google Patents

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Abstract

본 발명은, 기판 상에 배열된 게이트 라인, 공통 라인 및 데이터 라인; 상기 게이트 라인과 상기 데이터 라인이 교차하는 영역에 형성된 박막 트랜지스터; 상기 박막 트랜지스터와 전기적으로 연결되어 있는 화소 전극; 및 상기 공통 라인과 전기적으로 연결되어 있으며, 상기 화소 전극과 평행하게 배열된 공통 전극을 포함하여 이루어지고, 상기 화소 전극은 수평구조의 제1 화소 전극 및 경사진 구조의 제2 화소 전극을 포함하여 이루어지고, 상기 공통 전극은 수평구조의 제1 공통 전극 및 경사진 구조의 제2 공통 전극을 포함하여 이루어진 것을 특징으로 하는 횡전계 방식 액정표시장치, 및 그 제조방법에 관한 것으로서, The present invention provides a liquid crystal display comprising: a gate line, a common line and a data line arranged on a substrate; A thin film transistor formed in a region where the gate line and the data line cross each other; A pixel electrode electrically connected to the thin film transistor; And a common electrode electrically connected to the common line and arranged in parallel with the pixel electrode, wherein the pixel electrode includes a first pixel electrode having a horizontal structure and a second pixel electrode having an inclined structure, Wherein the common electrode includes a first common electrode of a horizontal structure and a second common electrode of a tilted structure, and a method of manufacturing the same,

본 발명에 따르면 경사진 구조의 제2 화소 전극과 제2 공통 전극의 폭을 최소화할 수 있기 때문에 구동되지 않는 액정층의 영역을 최소화할 수 있어 종래에 비하여 광투과도가 개선되는 효과가 있다. According to the present invention, since the widths of the second pixel electrode and the second common electrode can be minimized, the area of the liquid crystal layer that is not driven can be minimized, and the light transmittance is improved compared to the related art.

횡전계, 광투과도, 경사진 구조 Transverse electric field, light transmittance, inclined structure

Description

횡전계 방식 액정표시장치 및 그 제조방법{In Plane Switching mode Liquid Crystal Display Device and Method for manufacturing the same}BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a transverse electric field type liquid crystal display device and a manufacturing method thereof,

본 발명은 액정표시장치에 관한 것으로서, 보다 구체적으로는 횡전계 방식 액정표시장치에 관한 것이다. BACKGROUND OF THE INVENTION 1. Field of the Invention [0001] The present invention relates to a liquid crystal display device, and more particularly to a transverse electric field liquid crystal display device.

액정표시장치는 동작 전압이 낮아 소비 전력이 적고 휴대용으로 쓰일 수 있는 등의 이점으로 노트북 컴퓨터, 모니터, 우주선, 항공기 등에 이르기까지 응용분야가 넓고 다양하다.Liquid crystal display devices have a wide variety of applications ranging from notebook computers, monitors, spacecrafts and aircraft to the advantages of low power consumption and low power consumption and being portable.

액정표시장치는 하부기판, 상부기판, 및 상기 양 기판 사이에 형성된 액정층을 포함하여 구성되며, 전계 인가 유무에 따라 액정층의 배열이 조절되고 그에 따라 광의 투과도가 조절되어 화상이 표시되는 장치이다. The liquid crystal display device includes a lower substrate, an upper substrate, and a liquid crystal layer formed between the two substrates. The arrangement of the liquid crystal layers is adjusted according to whether an electric field is applied or not, .

이와 같은 액정표시장치는 액정층의 배열을 조절하는 방식에 따라 TN(Twisted Nematic) 모드, IPS(In Plane Switching) 모드, VA(Vertical Alignment)모드 등 다양하게 개발되어 있다. Such a liquid crystal display device has been developed in various ways such as a TN (Twisted Nematic) mode, an IPS (In Plane Switching) mode and a VA (Vertical Alignment) mode according to a method of adjusting the arrangement of liquid crystal layers.

상기 IPS 모드는 전계를 형성하는 전극들을 동일한 기판 상에 평행하게 배열함으로써 수평방향의 전계를 통해 액정층의 배열을 조절하는 방식으로서, 이와 같 은 IPS 모드의 액정표시장치를 횡전계 방식 액정표시장치라고도 칭한다. In the IPS mode, the alignment of the liquid crystal layer is adjusted through the electric field in the horizontal direction by arranging the electrodes forming the electric field in parallel on the same substrate. The IPS mode liquid crystal display device is referred to as a transverse electric field liquid crystal display Quot;

이하, 도면을 참조로 종래의 횡전계 방식 액정표시장치에 대해서 설명하기로 한다. Hereinafter, a conventional transverse electric field type liquid crystal display device will be described with reference to the drawings.

도 1 및 도 2는 종래의 횡전계 방식 액정표시장치의 개략적인 단면도로서, 도 1은 전계가 인가되지 않은 상태를 도시한 것이고, 도 2는 전계가 인가된 상태를 도시한 것이다. 참고로, 도 1 및 도 2는 수평방향의 전계를 통해 화상을 디스플레이하는 동작 원리와 관련된 최소의 구성만을 도시하였다. 1 and 2 are schematic cross-sectional views of a conventional transverse electric field type liquid crystal display device. FIG. 1 shows a state in which no electric field is applied, and FIG. 2 shows a state in which an electric field is applied. 1 and 2 show only the minimum configuration related to the principle of operation of displaying an image through a horizontal electric field.

도 1 및 도 2에서 알 수 있듯이, 종래의 횡전계 방식 액정표시장치는 하부 기판(10), 상부 기판(20), 및 양 기판(10, 20) 사이에 형성된 액정층(30)을 포함하여 이루어진다. 1 and 2, a conventional transverse electric field type liquid crystal display device includes a lower substrate 10, an upper substrate 20, and a liquid crystal layer 30 formed between both substrates 10 and 20 .

상기 하부 기판(10)의 일면에는 수평방향으로 전계를 형성하기 위해서 공통전극(12) 및 화소 전극(14)이 소정 간격으로 서로 평행하게 배열되어 있다. On one surface of the lower substrate 10, a common electrode 12 and a pixel electrode 14 are arranged parallel to each other at a predetermined interval in order to form an electric field in a horizontal direction.

또한, 상기 하부 기판(10)의 타면 및 상기 상부 기판(20)의 타면에는 하부 편광판(16) 및 상부 편광판(26)이 각각 형성되어 있다. 상기 하부 편광판(16) 및 상부 편광판(26)은 그 광축이 서로 직교하도록 형성되어 있다. A lower polarizer 16 and an upper polarizer 26 are formed on the other surface of the lower substrate 10 and the other surface of the upper substrate 20, respectively. The lower polarizer plate 16 and the upper polarizer plate 26 are formed such that their optical axes are perpendicular to each other.

이와 같은 횡전계 방식 액정표시장치가 동작하는 원리에 대해서 설명하면 하기와 같다. The principle of operation of such a transverse electric field type liquid crystal display device will be described below.

도 1에서 알 수 있듯이, 상기 공통 전극(12)과 상기 화소 전극(14) 사이에 전계가 인가되지 않으면, 상기 액정층(30)은 초기 배열상태를 유지하게 된다. 이때, 아래에서 입사되는 광은 상기 하부 편광판(16)을 투과한 후 상기 액정층(30)을 통과하면서 편광방향의 회전이 이루어지지 않게 되고 그에 따라 상기 하부 편광판(16)과 광축이 직교하는 상기 상부 편광판(26)은 투과하지 못하게 된다. 따라서, 화상은 블랙 상태가 된다. 1, when the electric field is not applied between the common electrode 12 and the pixel electrode 14, the liquid crystal layer 30 maintains the initial alignment state. At this time, the light incident from below passes through the lower polarizer plate 16, passes through the liquid crystal layer 30, is not rotated in the polarization direction, and accordingly, the optical axis of the lower polarizer plate 16 The upper polarizer 26 can not transmit. Thus, the image becomes black.

도 2에서 알 수 있듯이, 상기 공통 전극(12)과 상기 화소 전극(14) 사이에 전계가 인가되면, 상기 액정층(30)은 상기 공통 전극(12)과 상기 화소 전극(14) 사이의 전계방향으로 회전하게 된다. 이때, 아래에서 입사되는 광은 상기 하부 편광판(16)을 투과한 후 상기 액정층(30)을 통과하면서 편광방향의 회전이 이루어지고 그에 따라 상기 하부 편광판(16)과 광축이 직교하는 상기 상부 편광판(26)을 투과하게 된다. 따라서, 화상은 화이트 상태가 된다. 2, when an electric field is applied between the common electrode 12 and the pixel electrode 14, the liquid crystal layer 30 forms an electric field between the common electrode 12 and the pixel electrode 14 Direction. At this time, light incident from below passes through the lower polarizer plate 16 and then passes through the liquid crystal layer 30 and is rotated in the polarization direction. Accordingly, the upper polarizer plate 16, which is orthogonal to the optical axis of the lower polarizer plate 16, (26). Thus, the image is in the white state.

그러나, 이와 같은 종래의 횡전계 방식 액정표시장치는 다음과 같은 문제점이 있다. However, such a conventional transverse electric field type liquid crystal display device has the following problems.

종래의 횡전계 방식 액정표시장치에서, 상기 공통 전극(12)과 상기 화소 전극(14) 사이에서 형성되는 전계는 일반적으로 포물선 형태로 이루어진다. In a conventional transverse electric field type liquid crystal display device, an electric field formed between the common electrode 12 and the pixel electrode 14 is generally in the form of a parabola.

따라서, 도 2에서 알 수 있듯이, 상기 공통 전극(12)과 상기 화소 전극(14) 사이 영역에서는 수평 방향에 가까운 전계가 형성될 수 있어 그 영역의 액정층(30)은 수평방향으로 회전 구동하지만, 상기 공통 전극(12)과 상기 화소 전극(14) 상부 영역에서는 수평 방향의 전계가 형성되지 못하여 그 영역의 액정층(30)은 수평방향으로 회전 구동하지 못하고 초기 배열상태를 유지하게 된다. 2, an electric field close to the horizontal direction can be formed in the region between the common electrode 12 and the pixel electrode 14, and the liquid crystal layer 30 in the region is driven to rotate in the horizontal direction An electric field in the horizontal direction is not formed in the region above the common electrode 12 and the pixel electrode 14 so that the liquid crystal layer 30 in the region can not rotate in the horizontal direction and maintains the initial alignment state.

이와 같이, 종래의 횡전계 방식 액정표시장치는 전계 인가시 상기 공통 전극(12) 및 상기 화소 전극(14) 상부 영역의 액정층(30)이 수평방향으로 회전 구동 하지 못하고 초기 배열상태를 유지하기 때문에 그 영역에서 광투과도가 떨어지게 되는 문제점이 있다.As described above, in the conventional transverse electric field type liquid crystal display device, when the electric field is applied, the liquid crystal layer 30 in the region above the common electrode 12 and the pixel electrode 14 can not be rotated in the horizontal direction, Therefore, there is a problem that light transmittance is reduced in the region.

특히, 종래의 횡전계 방식 액정표시장치에 적용되는 상기 공통 전극(12)과 화소 전극(14)은 그 형태가 평면구조로 이루어져 있기 때문에 전극의 폭을 줄이는데 한계가 있고, 그로 인해서 전계 인가시 회전 구동하지 않고 초기 배열상태를 유지하게 되는 액정층이 상당부 존재할 수 밖에 없어 광투과도를 증진시키는데 한계가 있다. In particular, since the common electrode 12 and the pixel electrode 14, which are applied to the conventional transverse electric field liquid crystal display device, have a planar structure, there is a limit in reducing the width of the electrode, There is a significant portion of the liquid crystal layer which is not driven and maintains the initial arrangement state, and thus there is a limit to increase the light transmittance.

본 발명은 전술한 종래의 문제점을 해결하기 위해 고안된 것으로서, 본 발명은 화소 전극과 공통 전극 사이에 전계를 인가할 때 수평 방향으로 회전구동하지 못하는 액정층을 최소화함으로써 광투과도가 증진될 수 있는 횡전계 방식 액정표시장치 및 그 제조방법을 제공하는 것을 목적으로 한다. SUMMARY OF THE INVENTION It is an object of the present invention to provide a liquid crystal display device capable of minimizing a liquid crystal layer that can not be driven in a horizontal direction when an electric field is applied between a pixel electrode and a common electrode, And an object of the present invention is to provide an electric field type liquid crystal display device and a manufacturing method thereof.

본 발명은 상기 목적을 달성하기 위해서, 기판 상에 배열된 게이트 라인, 공통 라인 및 데이터 라인; 상기 게이트 라인과 상기 데이터 라인이 교차하는 영역에 형성된 박막 트랜지스터; 상기 박막 트랜지스터와 전기적으로 연결되어 있는 화소 전극; 및 상기 공통 라인과 전기적으로 연결되어 있으며, 상기 화소 전극과 평행하게 배열된 공통 전극을 포함하여 이루어지고, 상기 화소 전극은 수평구조의 제1 화소 전극 및 경사진 구조의 제2 화소 전극을 포함하여 이루어지고, 상기 공통 전극은 수평구조의 제1 공통 전극 및 경사진 구조의 제2 공통 전극을 포함하여 이루어진 것을 특징으로 하는 횡전계 방식 액정표시장치를 제공한다. In order to accomplish the above object, the present invention provides a semiconductor device comprising: gate lines, a common line and a data line arranged on a substrate; A thin film transistor formed in a region where the gate line and the data line cross each other; A pixel electrode electrically connected to the thin film transistor; And a common electrode electrically connected to the common line and arranged in parallel with the pixel electrode, wherein the pixel electrode includes a first pixel electrode having a horizontal structure and a second pixel electrode having an inclined structure, And the common electrode includes a first common electrode having a horizontal structure and a second common electrode having a tilted structure.

본 발명은 또한 기판 상에 절연층 및 제1 전극층을 차례로 적층하는 공정; 상기 제1 전극층 상에 소정 패턴의 배리어층을 형성하는 공정; 상기 소정 패턴의 배리어층을 마스크로 하여 상기 제1 전극층 및 절연층을 차례로 식각하여, 경사진 양 측면을 구비한 절연층을 형성함과 더불어 상기 경사진 양 측면을 구비한 절연층 상에 제1 화소 전극과 제1 공통 전극을 각각 형성하는 공정; 및 상기 제1 화소 전 극의 양측으로 상기 경사진 절연층의 측면을 따라 상기 기판 상면까지 연장되는 제2 공통 전극을 형성함과 더불어 상기 제1 공통 전극의 양 측으로 상기 경사진 절연층의 측면을 따라 상기 기판 상면까지 연장되는 제2 화소 전극을 형성하는 공정을 포함하여 이루어진 횡전계 방식 액정표시장치의 제조방법을 제공한다.The present invention also provides a method of manufacturing a semiconductor device, comprising the steps of sequentially laminating an insulating layer and a first electrode layer on a substrate; Forming a barrier layer of a predetermined pattern on the first electrode layer; The first electrode layer and the insulating layer are sequentially etched using the barrier layer of the predetermined pattern as a mask to form an insulating layer having inclined lateral sides, Forming a pixel electrode and a first common electrode; And a second common electrode extending to both sides of the first pixel electrode along a side surface of the inclined insulating layer and extending to the upper surface of the substrate, wherein a side surface of the inclined insulating layer is formed on both sides of the first common electrode And forming a second pixel electrode extending to the upper surface of the substrate. [5] The method of manufacturing a transverse electric field type liquid crystal display device according to claim 1,

본 발명은 또한 기판 상에 게이트 라인 및 공통 라인을 형성하고, 상기 기판 전면에 게이트 절연막을 형성하는 공정; 상기 게이트 절연막 상에 반도체층을 형성하고, 상기 반도체층 상에 소스 전극 및 드레인 전극을 형성함과 더불어 상기 소스 전극과 연결되는 데이터 라인을 형성하는 공정; 상기 기판 전면에 보호막을 형성하는 공정; 상기 게이트 라인, 공통 라인 및 데이터 라인에 의해 구획된 영역 내에 화소 전극과 공통 전극을 형성하는 공정; 상기 드레인 전극이 노출되도록 제1 콘택홀을 형성함과 더불어 상기 공통 라인이 노출되도록 제2 콘택홀을 형성하는 공정; 및 상기 제1 콘택홀을 통해 상기 드레인 전극과 연결됨과 더불어 상기 화소 전극과 직접 연결되는 제1 연결 전극, 및 상기 제2 콘택홀을 통해 상기 공통 라인과 연결됨과 더불어 상기 공통 전극과 직접 연결되는 제2 연결 전극을 형성하는 공정을 포함하여 이루어지며, 이때, 상기 화소 전극과 공통 전극을 형성하는 공정은, 수평구조의 제1 화소 전극의 양측으로 경사진 구조의 제2 공통 전극을 형성하고, 수평구조의 제1 공통 전극의 양측으로 경사진 구조의 제2 화소 전극을 형성하는 공정을 포함하는 것을 특징으로 하는 횡전계 방식 액정표시장치의 제조방법을 제공한다. Forming a gate line and a common line on the substrate and forming a gate insulating film on the entire surface of the substrate; Forming a semiconductor layer on the gate insulating layer, forming a source electrode and a drain electrode on the semiconductor layer, and forming a data line connected to the source electrode; Forming a protective film on the entire surface of the substrate; Forming a pixel electrode and a common electrode in a region partitioned by the gate line, the common line, and the data line; Forming a first contact hole to expose the drain electrode and a second contact hole to expose the common line; A first connection electrode connected to the drain electrode through the first contact hole and directly connected to the pixel electrode, and a second connection electrode connected to the common line via the second contact hole, Forming a second common electrode having a structure inclined to both sides of the first pixel electrode having a horizontal structure; and forming a second common electrode having a horizontal And forming a second pixel electrode having a tilted structure on both sides of the first common electrode in the structure of the liquid crystal display device.

이상과 같은 본 발명에 따르면 다음과 같은 효과가 있다. According to the present invention as described above, the following effects can be obtained.

본 발명에 따르면, 수평 구조의 제1 화소 전극과 경사진 구조의 제2 공통 전극 사이에서 전계가 형성되고, 수평 구조의 제1 공통 전극과 경사진 구조의 제2 화소 전극 사이에서 전계가 형성되며, 또한, 경사진 구조의 제2 화소 전극과 경사진 구조의 제2 공통 전극 사이에서도 전계가 형성되기 때문에, 구동될 수 있는 액정층의 영역이 증가될 수 있어 종래에 비하여 광투과도가 개선되는 효과가 있다. According to the present invention, an electric field is formed between the first pixel electrode of the horizontal structure and the second common electrode of the inclined structure, and an electric field is formed between the first common electrode of the horizontal structure and the second pixel electrode of the inclined structure Further, since an electric field is formed also between the second pixel electrode having the tilted structure and the second common electrode having the tilted structure, the area of the liquid crystal layer that can be driven can be increased and the light transmittance can be improved .

특히, 본 발명에 따르면 경사진 구조의 제2 화소 전극과 제2 공통 전극의 폭을 최소화할 수 있기 때문에 구동되지 않는 액정층의 영역을 최소화할 수 있어 종래에 비하여 광투과도가 개선되는 효과가 있다. In particular, according to the present invention, since the widths of the second pixel electrode and the second common electrode can be minimized, the area of the liquid crystal layer that is not driven can be minimized, thereby improving the light transmittance .

이하, 도면을 참조로 본 발명의 바람직한 실시예에 대해서 상세히 설명하기로 한다. Hereinafter, preferred embodiments of the present invention will be described in detail with reference to the drawings.

횡전계Transverse electric field 방식 액정표시장치 Type liquid crystal display

도 3은 본 발명의 일 실시예에 따른 횡전계 방식 액정표시장치용 하부 기판의 개략적인 평면도이다. 3 is a schematic plan view of a lower substrate for a transverse electric field type liquid crystal display according to an embodiment of the present invention.

도 3에서 알 수 있듯이, 본 발명의 일 실시예에 따른 횡전계 방식 액정표시장치용 하부 기판은, 기판(100), 게이트 라인(110), 공통 라인(115), 데이터 라인(140), 박막 트랜지스터(T), 화소 전극(160a, 160b), 공통 전극(170a, 170b), 제1 연결 전극(180) 및 제2 연결 전극(190)을 포함하여 이루어진다. 3, the lower substrate for a transverse electric field type liquid crystal display according to an exemplary embodiment of the present invention includes a substrate 100, a gate line 110, a common line 115, a data line 140, And includes a transistor T, pixel electrodes 160a and 160b, common electrodes 170a and 170b, a first connection electrode 180 and a second connection electrode 190. [

상기 게이트 라인(110)과 공통 라인(115)은 제1 방향, 예를 들어 가로 방향으로 배열되어 있고, 상기 데이터 라인(140)은 제2 방향, 예를 들어 세로 방향으로 배열되어 있다. The gate lines 110 and the common lines 115 are arranged in a first direction, for example, in a horizontal direction, and the data lines 140 are arranged in a second direction, for example, a vertical direction.

상기 박막 트랜지스터(T)는 상기 게이트 라인(110)과 상기 데이터 라인(140)이 교차하는 영역에 형성되어 있다. 상기 박막 트랜지스터(T)는 게이트 전극(112), 반도체층(130), 소스 전극(142) 및 드레인 전극(144)을 포함하여 이루어진다. The thin film transistor T is formed in a region where the gate line 110 and the data line 140 cross each other. The thin film transistor T includes a gate electrode 112, a semiconductor layer 130, a source electrode 142, and a drain electrode 144.

상기 게이트 전극(112)은 상기 게이트 라인(110)에서 분지되어 있고, 상기 소스 전극(142)은 상기 데이터 라인(140)에서 분지되어 있고, 상기 드레인 전극(144)은 상기 소스 전극(142)과 마주하면서 소정 간격으로 이격되어 있다. 상기 반도체층(130)은 상기 게이트 전극(112)과 상기 소스/드레인 전극(142, 144) 사이의 중간층에 형성되어 전자가 이동하는 채널 역할을 한다. The gate electrode 112 is branched at the gate line 110 and the source electrode 142 is branched at the data line 140. The drain electrode 144 is connected to the source electrode 142, And are spaced apart from each other by a predetermined distance. The semiconductor layer 130 is formed in an intermediate layer between the gate electrode 112 and the source / drain electrodes 142 and 144 to serve as a channel through which electrons move.

상기 화소 전극(160a, 160b)과 상기 공통 전극(170a, 170b)은 상기 게이트 라인(110), 공통 라인(115) 및 데이터 라인(140)에 의해 구획된 화소 영역 내에서 서로 평행을 유지하면서 교대로 배열되어 있다. The pixel electrodes 160a and 160b and the common electrodes 170a and 170b are arranged in parallel to each other in the pixel region defined by the gate line 110, the common line 115, and the data line 140, Respectively.

상기 화소 전극(160a, 160b)은 수평 구조의 제1 화소 전극(160a) 및 경사진 구조의 제2 화소 전극(160b)을 포함하여 이루어지고, 상기 공통 전극(170a, 170b)도 수평 구조의 제1 공통 전극(170a) 및 경사진 구조의 제2 공통 전극(170b)을 포함하여 이루어진다. 참고로, 도면에는 수평 구조의 전극의 폭은 두껍게 도시하였고 경사진 구조의 전극의 폭은 얇게 도시하였다. The pixel electrodes 160a and 160b include a first pixel electrode 160a having a horizontal structure and a second pixel electrode 160b having an inclined structure and the common electrodes 170a and 170b are also formed of a 1 common electrode 170a and an inclined second common electrode 170b. For reference, the width of a horizontal electrode is shown thick and the width of a tilted electrode is shown thin.

이때, 수평 구조의 전극 하나와 경사진 구조의 전극 두 개가 하나의 세트가 되도록 형성된다. 즉, 수평 구조의 제1 화소 전극(160a) 하나와 경사진 구조의 제2 공통 전극(170b) 두 개가 하나의 세트가 되고, 또한, 수평 구조의 제1 공통 전 극(170a) 하나와 경사진 구조의 제2 화소 전극(160b) 두 개가 하나의 세트가 된다. 이와 같은, 화소 전극(160a, 160b) 및 공통 전극(170a, 170b)의 구체적인 구성은 후술하는 단면도 및 제조 공정을 참조하면 용이하게 이해할 수 있을 것이다. At this time, one electrode of the horizontal structure and two electrodes of the tilted structure are formed to be one set. That is, one of the first pixel electrode 160a having a horizontal structure and the second common electrode 170b having an inclined structure is one set, and one of the first common electrode 170a having a horizontal structure and one Two sets of the second pixel electrodes 160b constitute one set. The specific configuration of the pixel electrodes 160a and 160b and the common electrodes 170a and 170b may be easily understood by referring to the cross-sectional views and manufacturing processes to be described later.

상기 화소 전극(160a, 160b)과 상기 공통 전극(170a, 170b)은 도시된 바와 같이 상기 게이트 라인(110) 및 공통 라인(115)과 평행하게 배열될 수 있지만, 반드시 그에 한정되는 것은 아니다. The pixel electrodes 160a and 160b and the common electrodes 170a and 170b may be arranged in parallel with the gate line 110 and the common line 115 as shown in the drawing.

상기 제1 연결 전극(180)은 상기 박막 트랜지스터(T)와 상기 화소 전극(160a, 160b)을 전기적으로 연결시키는 역할을 한다. 구체적으로, 상기 제1 연결 전극(180)은 제1 콘택홀(151)을 통해서 상기 박막 트랜지스터(T)의 드레인 전극(144)과 연결되어 있으며, 또한 상기 제1 연결 전극(180)은 다수의 화소 전극(160a, 160b)들과 직접 연결되어 있다. 따라서, 다수의 화소 전극(160a, 160b)들은 상기 제1 연결 전극(180)을 통해서 상기 박막 트랜지스터(T)로부터의 데이터 신호를 전달받는다. The first connection electrode 180 electrically connects the thin film transistor T and the pixel electrodes 160a and 160b. The first connection electrode 180 is connected to the drain electrode 144 of the thin film transistor T through the first contact hole 151 and the first connection electrode 180 is connected to the drain electrode 144 of the plurality And are directly connected to the pixel electrodes 160a and 160b. Accordingly, the plurality of pixel electrodes 160a and 160b receive the data signal from the thin film transistor T through the first connection electrode 180. [

상기 제2 연결 전극(190)은 상기 공통 라인(115)과 상기 공통 전극(170a, 170b)을 전기적으로 연결시키는 역할을 한다. 구체적으로, 상기 제2 연결 전극(190)은 제2 콘택홀(152)을 통해서 상기 공통 라인(115)과 연결되어 있으며, 또한 상기 제2 연결 전극(190)은 다수의 공통 전극(170a, 170b)들과 직접 연결되어 있다. 따라서, 다수의 공통 전극(170a, 170b)들은 상기 제2 연결 전극(190)을 통해서 상기 공통 라인(115)으로부터의 공통전압 신호를 전달받는다. The second connection electrode 190 electrically connects the common line 115 and the common electrodes 170a and 170b. More specifically, the second connection electrode 190 is connected to the common line 115 through the second contact hole 152, and the second connection electrode 190 is connected to the common electrodes 170a and 170b ). ≪ / RTI > Accordingly, the plurality of common electrodes 170a and 170b receive the common voltage signal from the common line 115 through the second connection electrode 190. [

이하에서는 단면 구조를 통해 본 발명의 일 실시예에 따른 횡전계 방식 액정 표시장치용 하부 기판 구성에 대해서 보다 상세히 설명하기로 한다. Hereinafter, a structure of a lower substrate for a liquid crystal display of a transverse electric field type according to an embodiment of the present invention will be described in detail with reference to a sectional structure.

도 4a 내지 도 4d는 본 발명의 일 실시예에 따른 횡전계 방식 액정표시장치용 하부 기판의 단면도이다. 4A to 4D are sectional views of a lower substrate for a liquid crystal display of a transverse electric field system according to an embodiment of the present invention.

도 4a는 도 3의 A-A라인의 단면도로서, 이는 화소 영역 내에 형성되는 화소 전극(160a, 160b)과 공통 전극(170a, 170b)의 구체적인 구성을 보여주는 도면이다. FIG. 4A is a cross-sectional view taken along line A-A of FIG. 3, and shows a specific configuration of the pixel electrodes 160a and 160b and the common electrodes 170a and 170b formed in the pixel region.

도 4a에서 알 수 있듯이, 기판(100) 상에는 게이트 절연막(120)과 보호막(150)이 차례로 형성되어 있다. 다만, 상기 게이트 절연막(120)과 보호막(150)은 기판(100) 전체 면에 형성되어 있는 것이 아니고, 따라서, 상기 기판(100) 상에는 상기 게이트 절연막(120)과 보호막(150)이 차례로 형성된 영역과 양자 모두 형성되지 않은 영역이 존재한다. 4A, a gate insulating layer 120 and a passivation layer 150 are sequentially formed on the substrate 100. As shown in FIG. The gate insulating layer 120 and the passivation layer 150 are not formed on the entire surface of the substrate 100. The gate insulating layer 120 and the passivation layer 150 are sequentially formed on the substrate 100, And there are regions where both are not formed.

상기 게이트 절연막(120)과 보호막(150)이 형성된 영역에는 화소 전극(160a, 160b) 및 공통 전극(170a, 170b)이 형성되어 있다. Pixel electrodes 160a and 160b and common electrodes 170a and 170b are formed in a region where the gate insulating layer 120 and the passivation layer 150 are formed.

구체적으로, 상기 보호막(150) 상에는 제1 화소 전극(160a)이 형성되어 있고, 상기 제1 화소 전극(160a)의 양측으로 제2 공통 전극(170b)이 형성되어 있다. 상기 제1 화소 전극(160a)은 상기 보호막(150) 상에서 수평 구조로 형성되어 있고, 상기 제2 공통 전극(170b)은 상기 보호막(150) 및 게이트 절연막(120)의 측면을 따라 상기 기판(100) 상면까지 연장되면서 경사진 구조로 형성되어 있다. Specifically, a first pixel electrode 160a is formed on the passivation layer 150, and a second common electrode 170b is formed on both sides of the first pixel electrode 160a. The first pixel electrode 160a is formed on the passivation layer 150 in a horizontal structure and the second common electrode 170b is formed on the substrate 100 along the side surfaces of the passivation layer 150 and the gate insulating layer 120. [ And is formed to have an inclined structure.

또한, 상기 보호막(150) 상에는 제1 공통 전극(170a)이 형성되어 있고, 상기 제1 공통 전극(170a)의 양측으로 제2 화소 전극(160b)이 형성되어 있다. 상기 제1 공통 전극(170a)은 상기 보호막(150) 상에서 수평 구조로 형성되어 있고, 상기 제2 화소 전극(160b)은 상기 보호막(150) 및 게이트 절연막(120)의 측면을 따라 상기 기판(100) 상면까지 연장되면서 경사진 구조로 형성되어 있다. A first common electrode 170a is formed on the passivation layer 150 and a second pixel electrode 160b is formed on both sides of the first common electrode 170a. The first common electrode 170a is formed in a horizontal structure on the passivation layer 150 and the second pixel electrode 160b is formed on the side of the passivation layer 150 and the gate insulating layer 120, And is formed to have an inclined structure.

이상과 같이 수평구조의 제1 화소 전극(160a) 하나를 중심으로 경사진 구조의 제2 공통 전극(170b) 두 개가 양측에 형성되어 있고, 또한, 수평구조의 제1 공통 전극(170a) 하나를 중심으로 경사진 구조의 제2 화소 전극(160b) 두 개가 양측에 형성되어 있다. As described above, two second common electrodes 170b having a structure inclined with respect to the first pixel electrode 160a having a horizontal structure are formed on both sides, and one of the first common electrodes 170a having a horizontal structure Two second pixel electrodes 160b having a structure inclined with respect to the center are formed on both sides.

또한, 경사진 구조의 제2 화소 전극(160b)과 경사진 구조의 제2 공통 전극(170b)이 서로 마주하고 있으며, 제2 화소 전극(160b)과 제2 공통 전극(170b)이 마주하는 양자 사이 영역에는 게이트 절연막(120) 및 보호막(150)이 형성되어 있지 않다. The inclined second pixel electrode 160b and the inclined second common electrode 170b face each other and the second pixel electrode 160b and the second common electrode 170b face each other. The gate insulating film 120 and the protective film 150 are not formed.

이상과 같은 수평 구조의 제1 화소 전극(160a)과 제1 공통 전극(170a), 및 경사진 구조의 제2 화소 전극(160b)과 제2 공통 전극(170b)이 적용됨으로써 얻어지는 효과는 다음과 같다. The effect obtained by applying the first pixel electrode 160a and the first common electrode 170a having a horizontal structure as described above and the second pixel electrode 160b and the second common electrode 170b having an inclined structure is as follows. same.

본 발명에 따르면, 수평 구조의 제1 화소 전극(160a)과 경사진 구조의 제2 공통 전극(170b) 사이에서 전계가 형성되고, 수평 구조의 제1 공통 전극(170a)과 경사진 구조의 제2 화소 전극(160b) 사이에서 전계가 형성되며, 또한, 경사진 구조의 제2 화소 전극(160b)과 경사진 구조의 제2 공통 전극(170b) 사이에서도 전계가 형성되기 때문에, 구동될 수 있는 액정층의 영역이 증가될 수 있어 종래에 비하여 광투과도가 개선되는 효과가 있다. According to the present invention, an electric field is formed between the first pixel electrode 160a having a horizontal structure and the second common electrode 170b having an inclined structure, and the first common electrode 170a having a horizontal structure and the first common electrode 170b having a tilted structure Since the electric field is formed between the second pixel electrode 160b having the tilted structure and the second common electrode 170b having the tilted structure, an electric field is formed between the two pixel electrodes 160b, The area of the liquid crystal layer can be increased and the light transmittance can be improved as compared with the related art.

특히, 본 발명에 따르면 경사진 구조의 제2 화소 전극(160b)과 제2 공통 전 극(170b)의 폭을 최소화할 수 있기 때문에 구동되지 않는 액정층의 영역을 최소화할 수 있어 종래에 비하여 광투과도가 개선되는 효과가 있다. In particular, according to the present invention, since the widths of the second pixel electrode 160b and the second common electrode 170b having an inclined structure can be minimized, the area of the liquid crystal layer that is not driven can be minimized, The permeability is improved.

도 4b는 도 3의 B-B라인의 단면도로서, 이는 박막 트랜지스터(T)의 구성, 및 박막 트랜지스터(T)와 제1 연결 전극(180) 사이의 전기적 연결 모습을 보여주는 도면이다. FIG. 4B is a cross-sectional view taken along the line B-B of FIG. 3, which shows the configuration of the thin film transistor T and the electrical connection between the thin film transistor T and the first connection electrode 180.

도 4b에서 알 수 있듯이, 기판(100) 상에는 게이트 전극(112)이 형성되어 있고, 상기 게이트 전극(112) 상에는 게이트 절연막(120)이 형성되어 있다. 4B, a gate electrode 112 is formed on the substrate 100, and a gate insulating film 120 is formed on the gate electrode 112. As shown in FIG.

상기 게이트 절연막(120) 상에는 반도체층(130)이 형성되어 있고, 상기 반도체층(130) 상에는 소스 전극(142) 및 드레인 전극(144)이 소정 간격으로 이격 형성되어 있다. 상기 반도체층(130)은 상기 게이트 절연막(120) 상에 형성되어 전자가 이동하는 채널역할을 하는 액티브층(130a) 및 상기 액티브층(130a) 상에 형성되어 전자 이동 장벽을 낮추는 역할을 하는 오믹콘택층(130b)을 포함하여 이루어진다. 상기 오믹콘택층(130b)은 상기 소스 전극(142) 및 드레인 전극(144)과 접촉하고 있다. A semiconductor layer 130 is formed on the gate insulating layer 120 and a source electrode 142 and a drain electrode 144 are formed on the semiconductor layer 130 at predetermined intervals. The semiconductor layer 130 includes an active layer 130a formed on the gate insulating layer 120 and serving as a channel through which electrons move and an ohmic contact layer 130b formed on the active layer 130a, And a contact layer 130b. The ohmic contact layer 130b is in contact with the source electrode 142 and the drain electrode 144.

상기 소스/드레인 전극(142, 144) 상에는 보호막(150)이 형성되어 있다. 상기 보호막(150)에는 제1 콘택홀(151)이 형성되어 있어, 상기 제1 콘택홀(151)을 통해 상기 드레인 전극(144)이 노출되게 된다. A protective layer 150 is formed on the source / drain electrodes 142 and 144. A first contact hole 151 is formed in the passivation layer 150 to expose the drain electrode 144 through the first contact hole 151.

상기 보호막(150) 상에는 제1 연결 전극(180)이 형성되어 있는데, 상기 제1 연결 전극(180)은 상기 제1 콘택홀(151)을 통해서 상기 드레인 전극(144)과 연결되어 있다. A first connection electrode 180 is formed on the passivation layer 150 and the first connection electrode 180 is connected to the drain electrode 144 through the first contact hole 151.

도 4c는 도 3의 C-C라인의 단면도로서, 이는 제1 연결 전극(180)과 제1 화소 전극(160a) 사이의 전기적 연결 모습을 보여주는 도면이다. FIG. 4C is a cross-sectional view taken along the line C-C of FIG. 3, illustrating the electrical connection between the first connection electrode 180 and the first pixel electrode 160a.

도 4c에서 알 수 있듯이, 기판(100) 상에는 게이트 절연막(120)과 보호막(150)이 차례로 형성되어 있다. 전술한 바와 같이, 기판(100) 상에는 상기 게이트 절연막(120)과 보호막(150)이 차례로 형성된 영역과 양자 모두 형성되지 않은 영역이 존재한다. 4C, on the substrate 100, a gate insulating layer 120 and a passivation layer 150 are sequentially formed. As described above, on the substrate 100, there are regions where the gate insulating film 120 and the protective film 150 are sequentially formed, and regions where both are not formed.

상기 제1 화소 전극(160a)은 게이트 절연막(120) 위의 보호막(150) 상에 형성되어 있다. The first pixel electrode 160a is formed on the passivation layer 150 on the gate insulating layer 120. [

상기 제1 연결 전극(180)은 상기 게이트 절연막(120)과 보호막(150)이 차례로 형성된 영역과 양자 모두 형성되지 않은 영역 모두에 걸쳐서 형성되어 있다. 특히, 상기 제1 연결 전극(180)의 일단은 상기 제1 화소 전극(160a)과 직접 연결되어 있으며, 구체적으로는 상기 제1 연결 전극(180)의 일단이 상기 제1 화소 전극(160a) 위로 소정 길이 만큼 연장되어 있다. 즉, 상기 제1 연결 전극(180)의 일단과 상기 제1 화소 전극(160a)은 서로 오버랩되어 있다. The first connection electrode 180 is formed over both the region where the gate insulating layer 120 and the protection layer 150 are sequentially formed and the region where both are not formed. More specifically, one end of the first connection electrode 180 is directly connected to the first pixel electrode 160a. More specifically, one end of the first connection electrode 180 is connected to the first pixel electrode 160a And is extended by a predetermined length. That is, one end of the first connection electrode 180 and the first pixel electrode 160a overlap each other.

한편, 구체적으로 도시하지는 않았지만, 상기 제1 연결 전극(180)이 상기 제1 화소 전극(160a)과 연결된 모습과 유사하게, 상기 제1 연결 전극(180)은 상기 제2 화소 전극(160b)과도 직접 연결되어 있다(도 3 참조). Although not shown in detail, the first connection electrode 180 may be connected to the second pixel electrode 160b similarly to the first connection electrode 180 connected to the first pixel electrode 160a, (See Fig. 3).

도 4d는 도 3의 D-D라인의 단면도로서, 이는 제2 연결 전극(190)과 제1 공통 전극(170a) 사이의 전기적 연결 모습 및 제2 연결 전극(190)과 공통 라인(115) 사이의 전기적 연결 모습을 보여주는 도면이다. FIG. 4D is a cross-sectional view of the DD line of FIG. 3, illustrating the electrical connection between the second connection electrode 190 and the first common electrode 170a and the electrical connection between the second connection electrode 190 and the common line 115. FIG. Fig.

도 4d에서 알 수 있듯이, 기판(100) 상에는 공통 라인(115)이 형성되어 있고, 상기 공통 라인(115) 상에는 게이트 절연막(120)과 보호막(150)이 차례로 형성되어 있다. 상기 게이트 절연막(120) 및 보호막(150)의 소정 영역에는 제2 콘택홀(152)이 형성되어 있어 상기 제2 콘택홀(152)에 의해 상기 공통 라인(115)이 노출되게 된다. 4D, a common line 115 is formed on the substrate 100, and a gate insulating layer 120 and a passivation layer 150 are sequentially formed on the common line 115. As shown in FIG. A second contact hole 152 is formed in a predetermined region of the gate insulating layer 120 and the passivation layer 150 to expose the common line 115 by the second contact hole 152.

전술한 도 4c에서와 마찬가지로, 상기 기판(100) 상에는 상기 게이트 절연막(120)과 보호막(150)이 차례로 형성된 영역과 양자 모두 형성되지 않은 영역이 존재한다. 4C, on the substrate 100, there are regions where the gate insulating layer 120 and the protective layer 150 are sequentially formed, and regions where both are not formed.

상기 제2 연결 전극(190)은 상기 게이트 절연막(120)과 보호막(150)이 차례로 형성된 영역과 양자 모두 형성되지 않은 영역 모두에 걸쳐서 형성되어 있으며, 특히, 상기 제2 연결 전극(190)은 상기 제2 콘택홀(152)을 통해 상기 공통 라인(115)과 연결되어 있다. The second connection electrode 190 is formed over both the region where the gate insulation layer 120 and the protection layer 150 are formed in order and the region where both are not formed. And is connected to the common line 115 through a second contact hole 152.

또한, 전술한 제1 연결 전극(180)과 제1 화소 전극(160a) 사이의 연결모습과 유사한 모습으로 제2 연결 전극(190)과 제1 공통 전극(170a)도 직접 연결되어 있다. 즉, 상기 게이트 절연막(120) 위의 보호막(150) 상에는 제1 공통 전극(170a)이 형성되어 있고, 상기 제2 연결 전극(190)의 일단이 상기 제1 공통 전극(170a) 위로 소정 길이만큼 연장되어, 결국 상기 제2 연결 전극(10)의 일단과 상기 제1 공통 전극(170a)이 서로 오버랩되어 있다. The second connection electrode 190 and the first common electrode 170a are also directly connected to each other in a similar manner to the connection between the first connection electrode 180 and the first pixel electrode 160a. That is, a first common electrode 170a is formed on the protective layer 150 on the gate insulating layer 120, and one end of the second connection electrode 190 is formed on the first common electrode 170a by a predetermined length So that one end of the second connection electrode 10 and the first common electrode 170a overlap with each other.

한편, 구체적으로 도시하지는 않았지만, 상기 제2 연결 전극(190)은 상기 제2 공통 전극(170b)과도 직접 연결되어 있다(도 3 참조). Meanwhile, although not shown in detail, the second connection electrode 190 is also directly connected to the second common electrode 170b (see FIG. 3).

이상 설명한 각각의 구성들은 당업계에 공지된 다양한 재료를 이용하여 형성할 수 있다. 이하에서는 각각의 구성들의 재료에 대한 예를 설명하지만, 반드시 그에 한정되는 것은 아니다. Each of the structures described above can be formed using various materials known in the art. Hereinafter, examples of the materials of the respective structures will be described, but the present invention is not limited thereto.

상기 게이트 라인(110), 상기 공통 라인(115), 상기 데이터 라인(140), 상기 게이트 전극(112), 상기 소스 전극(142), 및 상기 드레인 전극(144)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 금(Au), 티타늄(Ti), 니켈(Ni), 네오듐(Nd), 구리(Cu), 또는 그들의 합금으로 이루어질 수 있으며, 상기 금속 또는 합금의 단일층 또는 2층 이상의 다중층으로 이루어질 수 있다. The gate line 110, the common line 115, the data line 140, the gate electrode 112, the source electrode 142, and the drain electrode 144 may be formed of a metal such as molybdenum (Mo), aluminum (Al), chromium (Cr), gold (Au), titanium (Ti), nickel (Ni), neodymium (Nd), copper And may be composed of two or more layers.

상기 게이트 절연막(120) 및 보호막(150)은 실리콘 산화막(SiOx) 또는 실리콘 질화막(SiNx) 등과 같은 무기계 물질, 또는 벤조사이클로부텐(BCB)과 포토아크릴(photo acryl) 등과 같은 유기계 물질로 이루어질 수 있다. The gate insulating layer 120 and the passivation layer 150 may be formed of an inorganic material such as a silicon oxide film (SiO x) or a silicon nitride film (SiN x), or an organic material such as benzocyclobutene (BCB) and photo acryl .

상기 반도체층(130)은 비정질 실리콘 또는 결정질 실리콘과 같은 실리콘계 물질을 포함하여 이루어질 수 있으며, 특히, 상기 반도체층(130)을 구성하는 오믹콘택층(130b)은 상기 실리콘계 물질에 불순물이 도핑되어 이루어질 수 있다. The semiconductor layer 130 may include a silicon-based material such as amorphous silicon or crystalline silicon. Particularly, the ohmic contact layer 130b constituting the semiconductor layer 130 may be formed by doping impurities into the silicon- .

상기 화소 전극(160a, 160b), 상기 공통 전극(170a, 170b), 상기 제1 연결 전극(180), 및 상기 제2 연결 전극(190)은 ITO(Indium Tin Oxide), IZO(Indium Zinc Oxide), ZnO(Zinc Oxide)와 같은 투명 도전물로 이루어질 수 있다. The pixel electrodes 160a and 160b, the common electrodes 170a and 170b, the first connection electrode 180 and the second connection electrode 190 may be formed of indium tin oxide (ITO), indium zinc oxide (IZO) , ZnO (Zinc Oxide), and the like.

이상은 본 발명의 일 실시예에 따른 횡전계 방식 액정표시장치용 하부 기판에 대해서 설명하였는데, 상기 하부 기판 위에는 상부 기판이 형성되고, 상기 하부 기판과 상기 상부 기판 사이에 액정층이 형성된다. The above description has been made with respect to the lower substrate for the transverse electric field type liquid crystal display device according to the embodiment of the present invention. The upper substrate is formed on the lower substrate, and the liquid crystal layer is formed between the lower substrate and the upper substrate.

상기 상부 기판은 도시하지는 않았지만, 화소 영역이 이외의 영역으로 광이 누설되는 것을 차단하기 위한 차광층이 형성되어 있고, 상기 차광층 사이에 적색(R), 녹색(G), 및 청색(B)의 컬러필터층이 형성되고, 상기 컬러필터층 상에 기판 평탄화를 위한 오버코트층이 형성된다. 이와 같은 상부 기판은 당업계에 공지된 다양한 재료를 다양한 형태로 변경형성할 수 있다. (R), green (G), and blue (B) light-emitting layers are formed between the light-shielding layers to prevent leakage of light to regions other than the pixel region, And an overcoat layer for substrate planarization is formed on the color filter layer. Such an upper substrate may be formed by various materials known in the art in various forms.

횡전계Transverse electric field 방식 액정표시장치의 제조방법 Method for manufacturing liquid crystal display device

도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 횡전계 방식 액정표시장치용 하부 기판의 제조 공정을 개략적으로 도시한 평면도이다. 5A to 5D are plan views schematically illustrating a process of manufacturing a lower substrate for a transverse electric field type liquid crystal display according to an embodiment of the present invention.

우선, 도 5a에서 알 수 있듯이, 기판(100) 상에, 게이트 라인(110)과 상기 게이트 라인(110)에서 분지되는 게이트 전극(112), 및 공통 라인(115)을 형성하고, 그 후, 기판 전면에 게이트 절연막(120)을 형성한다. 5A, a gate line 110 and a gate line 112 branched from the gate line 110, and a common line 115 are formed on a substrate 100, A gate insulating film 120 is formed on the entire surface of the substrate.

상기 게이트 라인(110), 게이트 전극(112) 및 공통 라인(115)은 소정의 금속 물질을 스퍼터링(Sputtering) 공정을 통해 증착한 후 포토 레지스트(PR)를 이용하여 노광, 현상 및 식각을 하는 소위 포토리소그라피(Photolithography) 공정을 통해 패턴 형성할 수 있다. The gate line 110, the gate electrode 112, and the common line 115 are formed by depositing a predetermined metal material through a sputtering process, and then performing a so-called " A pattern can be formed through a photolithography process.

상기 게이트 절연막(120)은 플라즈마 강화 화학 기상증착(Plasma Enhanced Chemical Vapor Deposition: PECVD) 공정을 통해 증착할 수 있다. The gate insulating layer 120 may be deposited by a Plasma Enhanced Chemical Vapor Deposition (PECVD) process.

다음, 도 5b에서 알 수 있듯이, 상기 게이트 절연막(120) 상에 반도체층(130)을 형성하고, 상기 반도체층(130) 상에 소스 전극(142) 및 드레인 전극(144)을 형성함과 더불어 상기 소스 전극(142)과 연결되는 데이터 라인(140)을 형성하고, 그 후, 기판 전면에 보호막(150)을 형성한다. 5B, a semiconductor layer 130 is formed on the gate insulating layer 120, a source electrode 142 and a drain electrode 144 are formed on the semiconductor layer 130, A data line 140 connected to the source electrode 142 is formed, and then a passivation layer 150 is formed on the entire surface of the substrate.

상기 반도체층(130)은 PECVD 공정 및 포토리소그라피 공정을 통해 패턴형성할 수 있고, 상기 소스 전극(142), 드레인 전극(144) 및 데이터 라인(140)은 스퍼터링 및 포토리소그라피 공정을 통해 패턴형성할 수 있으며, 상기 보호막(150)은 PECVD공정을 통해 증착할 수 있다. The source electrode 142, the drain electrode 144, and the data line 140 may be patterned through a sputtering process and a photolithography process. The source electrode 142, the drain electrode 144, and the data line 140 may be patterned through a PECVD process and a photolithography process. And the protective layer 150 may be deposited by a PECVD process.

다음, 도 5c에서 알 수 있듯이, 상기 게이트 라인(110), 공통 라인(115), 및 데이터 라인(140)에 의해서 구획된 화소 영역 내에 화소 전극(160a, 160b)과 공통 전극(170a, 170b)을 형성하고, 상기 드레인 전극(144)이 노출되도록 제1 콘택홀(151)을 형성하고, 상기 공통 라인(115)이 노출되도록 제2 콘택홀(152)을 형성한다. Next, as shown in FIG. 5C, the pixel electrodes 160a and 160b and the common electrodes 170a and 170b are formed in the pixel region defined by the gate line 110, the common line 115, and the data line 140, A first contact hole 151 is formed to expose the drain electrode 144 and a second contact hole 152 is formed so that the common line 115 is exposed.

상기 화소 전극(160a, 160b)과 공통 전극(170a, 170b)을 형성하는 구체적인 공정에 대해서는 도 6a 내지 도 6f를 참조하여 후술하기로 한다. A specific process of forming the pixel electrodes 160a and 160b and the common electrodes 170a and 170b will be described later with reference to FIGS. 6A to 6F.

다음, 도 5d에서 알 수 있듯이, 제1 연결 전극(180)을 형성함과 더불어 제2 연결 전극(190)을 형성하여 본 발명의 일 실시예에 따른 횡전계 방식 액정표시장치용 하부 기판의 제조 공정을 완료한다. 5D, a first connection electrode 180 is formed and a second connection electrode 190 is formed to manufacture a lower substrate for a transverse electric field type liquid crystal display according to an exemplary embodiment of the present invention. The process is completed.

상기 제1 연결 전극(180)은 상기 제1 콘택홀(151)을 통해 상기 드레인 전극(144)과 연결됨과 더불어 상기 화소 전극(160a, 160b)과 직접 연결되도록 형성한다. The first connection electrode 180 is connected to the drain electrode 144 through the first contact hole 151 and directly connected to the pixel electrodes 160a and 160b.

상기 제2 연결 전극(190)은 상기 제2 콘택홀(152)을 통해 상기 공통 라인(115)과 연결됨과 더불어 상기 공통 전극(170a, 170b)과 직접 연결되도록 형성한 다. The second connection electrode 190 is connected to the common line 115 through the second contact hole 152 and directly connected to the common electrodes 170a and 170b.

상기 제1 연결 전극(180) 및 제2 연결 전극(190)은 스퍼터링 또는 MOCVD(Metal Organic Chemical Vapor Deposition) 공정을 통해 투명도전층을 적층한 후 포토리소그라피 공정을 통해 패턴형성하는 공정을 통해 얻을 수 있다. The first connection electrode 180 and the second connection electrode 190 may be formed by laminating a transparent conductive layer through a sputtering or MOCVD (Metal Organic Chemical Vapor Deposition) process and then patterning through a photolithography process .

도 6a 내지 도 6f는 본 발명의 일 실시예에 따른 화소 영역 내에 화소 전극과 공통 전극을 형성하는 공정을 도시한 단면도이다. 6A to 6F are cross-sectional views illustrating a process of forming a pixel electrode and a common electrode in a pixel region according to an embodiment of the present invention.

우선, 도 6a에서 알 수 있듯이, 기판(100) 상에 게이트 절연막(120)과 보호막(150)을 차례로 적층한 후, 상기 보호막(150) 상에 제1 전극층(200)을 적층하고, 이어서, 상기 제1 전극층(200) 상에 소정 패턴의 배리어층(210)을 형성한다. 6A, a gate insulating layer 120 and a passivation layer 150 are sequentially stacked on a substrate 100, a first electrode layer 200 is stacked on the passivation layer 150, A barrier layer 210 having a predetermined pattern is formed on the first electrode layer 200.

상기 제1 전극층(200)은 스퍼터링 공정을 통해 적층할 수 있고, 상기 소정 패턴의 배리어층(210)은 스퍼터링 공정 및 포토리소그라피 공정을 통해 패턴형성할 수 있다. The first electrode layer 200 may be laminated through a sputtering process, and the barrier layer 210 of the predetermined pattern may be patterned through a sputtering process and a photolithography process.

다음, 도 6b에서 알 수 있듯이, 상기 소정 패턴의 배리어층(210)을 마스크로 하여 그 하부의 제1 전극층(200), 보호막(150) 및 게이트 절연막(120)을 차례로 식각한다. 6B, the first electrode layer 200, the passivation layer 150, and the gate insulating layer 120 are sequentially etched using the barrier layer 210 of the predetermined pattern as a mask.

상기 제1 전극층(200)은 습식 식각 공정을 이용하여 식각할 수 있으며, 이와 같은 식각 공정에 의해 상기 제1 전극층(200)이 패터닝됨으로써 제1 화소 전극(160a) 및 제1 공통 전극(170a)이 형성되게 된다. The first electrode layer 200 may be etched using a wet etching process and the first electrode layer 200 may be patterned by the etching process to form the first pixel electrode 160a and the first common electrode 170a, .

상기 보호막(150) 및 게이트 절연막(120)은 건식 식각 공정을 이용하여 식각할 수 있으며, 이와 같은 식각 공정을 통해 상기 보호막(150) 및 게이트 절연 막(120)의 양 측면이 경사진 구조가 되도록 한다. The passivation layer 150 and the gate insulating layer 120 may be etched using a dry etching process so that both sides of the passivation layer 150 and the gate insulating layer 120 are inclined do.

한편, 도시된 바와 같이, 상기 소정 패턴의 배리어층(210)을 마스크로 하여 그 하부의 제1 전극층(200), 보호막(150) 및 게이트 절연막(120)을 차례로 식각하게 되면, 상기 배리어층(210)의 양 측단 아래에 언더컷(undercut) 영역(A)이 발생하게 되는데, 특히, 상기 제1 전극층(200)의 식각 공정을 적절히 조절함으로써 그 층에서 과도한 언더컷 영역이 생기도록 할 수 있다. If the first electrode layer 200, the protective layer 150 and the gate insulating layer 120 are sequentially etched using the barrier layer 210 of the predetermined pattern as a mask as shown in the figure, An undercut region A is formed under both side edges of the first electrode layer 210. In particular, by appropriately controlling the etching process of the first electrode layer 200, an excessive undercut region can be formed in the layer.

다음, 도 6c에서 알 수 있듯이, 상기 기판 전면에 제2 전극층(230)을 적층한다. 상기 제2 전극층(230)은 스퍼터링(sputterring) 공정을 통해 증착할 수 있으며, 이때, 상기 제2 전극층(230)은 상기 언더컷 영역에 침투하도록 형성한다.Next, as shown in FIG. 6C, the second electrode layer 230 is laminated on the entire surface of the substrate. The second electrode layer 230 may be deposited through a sputtering process. At this time, the second electrode layer 230 is formed to penetrate the undercut region.

즉, 상기 제2 전극층(230)은 상기 배리어층(210)의 상면 및 상기 기판(100) 상면에 적층됨과 더불어 상기 언더컷 영역(A)에도 침투하여 경사진 게이트 절연막(120) 및 보호막(150)의 양 측면에도 형성된다. 다만, 상기 제2 전극층(230)이 상기 제1 화소 전극(160a) 및 제1 공통 전극(170a)과는 접촉하지 않도록 증착 공정을 조절해야 한다. That is, the second electrode layer 230 is stacked on the upper surface of the barrier layer 210 and the upper surface of the substrate 100. In addition, the second electrode layer 230 penetrates the undercut region A to form the inclined gate insulating layer 120 and the passivation layer 150, As shown in Fig. However, the deposition process must be controlled so that the second electrode layer 230 does not contact the first pixel electrode 160a and the first common electrode 170a.

다음, 도 6d에서 알 수 있듯이, 상기 언더컷 영역 내에 포토레지스트 패턴(240)을 형성한다. Next, as shown in FIG. 6D, a photoresist pattern 240 is formed in the undercut region.

상기 포토레지스트 패턴(240)은 기판 전면에 포토레지스트층을 증착한 후 현상하는 공정을 통해 형성할 수 있다. 즉, 현상 공정을 수행하면 상기 언더컷 영역 내의 포토레지스트층만 잔존하고 나머지 영역의 포토레지스트층은 제거되어 도시된 바와 같은 포토레지스트 패턴(240)을 형성할 수 있다. The photoresist pattern 240 may be formed by depositing a photoresist layer on the entire surface of the substrate and then developing the photoresist pattern. That is, when the developing process is performed, only the photoresist layer in the undercut region remains and the photoresist layer in the remaining region is removed to form the photoresist pattern 240 as shown in FIG.

다음, 도 6e에서 알 수 있듯이, 상기 제2 전극층(230) 및 그 하부의 배리어층(210)을 식각한다. Next, as shown in FIG. 6E, the second electrode layer 230 and the barrier layer 210 under the second electrode layer 230 are etched.

이와 같이 상기 제2 전극층(230) 및 배리어층(210)을 식각하게 되면, 상기 제1 화소 전극(160a) 및 제1 공통 전극(170a) 위에 형성된 배리어층(210)과 제2 전극층(230)은 모두 제거되고, 또한, 상기 포토레지스트 패턴(240)에 의해 가려진 제2 전극층(230)을 제외한 나머지 제2 전극층(230)이 제거된다. When the second electrode layer 230 and the barrier layer 210 are etched as described above, the barrier layer 210 and the second electrode layer 230 formed on the first pixel electrode 160a and the first common electrode 170a, And the remaining second electrode layer 230 except for the second electrode layer 230 covered with the photoresist pattern 240 is removed.

따라서, 도시된 바와 같이, 제1 화소 전극(160a)의 양측에 경사진 구조의 제2 공통 전극(170b)이 형성됨과 더불어 제1 공통 전극(170a)의 양측에 경사진 구조의 제2 화소 전극(160b)이 형성된다. 결국, 상기 제2 전극층(230)이 식각 공정에 의해 패터닝되어 상기 제2 화소 전극(160b)과 상기 제2 공통 전극(170b)이 형성되는 것이다. Therefore, as shown in the drawing, a second common electrode 170b having an inclined structure is formed on both sides of the first pixel electrode 160a, and a second common electrode 170b having an inclined structure on both sides of the first common electrode 170a, (160b) is formed. As a result, the second electrode layer 230 is patterned by an etching process to form the second pixel electrode 160b and the second common electrode 170b.

다음, 도 6f에서 알 수 있듯이, 상기 포토레지스트 패턴(240)을 제거하여, 본 발명의 일 실시예에 따른 화소 전극(160a, 160b)과 공통 전극(170a, 170b)의 형성을 완료한다. 6F, the photoresist pattern 240 is removed to complete the formation of the pixel electrodes 160a and 160b and the common electrodes 170a and 170b according to an embodiment of the present invention.

결국, 보호막(150) 상에 형성된 수평구조의 제1 화소 전극(160a) 하나를 중심으로 하여, 보호막(150) 및 게이트 절연막(120)의 측면을 따라 기판(100) 상면까지 연장되는 경사진 구조의 제2 공통 전극(170b) 두 개가 양측에 형성된다. As a result, the first pixel electrode 160a having a horizontal structure formed on the passivation layer 150 is tilted to the upper surface of the substrate 100 along the side surfaces of the passivation layer 150 and the gate insulating layer 120, Two second common electrodes 170b are formed on both sides.

또한, 보호막(150) 상에 형성된 수평구조의 제1 공통 전극(170a) 하나를 중심으로 하여, 보호막(150) 및 게이트 절연막(120)의 측면을 따라 기판(100) 상면까지 연장되는 경사진 구조의 제2 화소 전극(160b) 두 개가 양측에 형성된다. A first common electrode 170a having a horizontal structure formed on the protective film 150 is formed on the protective film 150 and the gate insulating film 120 along a side surface of the substrate 100 to form a tilted structure Two second pixel electrodes 160b are formed on both sides.

이상은 본 발명의 일 실시예에 따른 횡전계 방식 액정표시장치용 하부 기판의 제조공정에 대해서 설명하였는데, 본 발명의 일 실시예에 따른 횡전계 방식 액정표시장치는 전술한 바와 같이 하부 기판을 제조하고, 차광층, 컬러필터층, 및 오버코트층을 차례로 형성하여 상부 기판을 제조하고, 상기 하부 기판 및 상부 기판 사이에 액정층을 형성하는 공정을 통해 제조할 수 있다. As described above, the manufacturing process of the lower substrate for the transverse electric field type liquid crystal display device according to the embodiment of the present invention has been described. However, the transverse electric field type liquid crystal display device according to the embodiment of the present invention, Forming a light shielding layer, a color filter layer, and an overcoat layer in this order to form an upper substrate, and forming a liquid crystal layer between the lower substrate and the upper substrate.

상기 하부 기판 및 상부 기판 사이에 액정층을 형성하는 공정은 액정주입방식 또는 액정적하방식을 이용하여 수행할 수 있다. The process of forming the liquid crystal layer between the lower substrate and the upper substrate may be performed using a liquid crystal injection method or a liquid drop method.

상기 액정주입방식은 하부기판과 상부기판 중 어느 하나의 기판 상에 소정의 주입구를 구비한 씨일재를 도포하고, 상기 하부기판과 상부기판을 합착한 후 상기 씨일재의 주입구를 통해 액정을 주입하고, 그리고 상기 씨일재의 주입구를 봉인하는 공정을 통해 상기 하부기판과 상부기판 사이에 액정층을 형성하는 방식이다. In the liquid crystal injection method, a sealant having a predetermined injection port is coated on a substrate of either a lower substrate or an upper substrate, the lower substrate and the upper substrate are bonded together, the liquid crystal is injected through the sealant inlet, And a liquid crystal layer is formed between the lower substrate and the upper substrate through a process of sealing the sealant inlet.

상기 액정적하방식은 하부기판과 상부기판 중 어느 하나의 기판 상에 주입구가 없는 폐쇄형의 씨일재를 도포하고, 하부기판과 상부기판 중 어느 하나의 기판 상에 액정을 적하하고, 그리고 상기 하부기판과 상부기판을 합착하는 공정을 통해 상기 하부기판과 상부기판 사이에 액정층을 형성하는 방식이다. In the liquid dropping method, a closed type sealing material having no injection port is coated on one of a lower substrate and an upper substrate, liquid crystal is dropped onto a substrate of either a lower substrate or an upper substrate, And a liquid crystal layer is formed between the lower substrate and the upper substrate through a process of attaching the upper substrate and the upper substrate.

도 1 및 도 2는 종래의 횡전계 방식 액정표시장치의 개략적인 단면도로서, 도 1은 전계가 인가되지 않은 상태를 도시한 것이고, 도 2는 전계가 인가된 상태를 도시한 것이다.1 and 2 are schematic cross-sectional views of a conventional transverse electric field type liquid crystal display device. FIG. 1 shows a state in which no electric field is applied, and FIG. 2 shows a state in which an electric field is applied.

도 3은 본 발명의 일 실시예에 따른 횡전계 방식 액정표시장치용 하부 기판의 개략적인 평면도이다.3 is a schematic plan view of a lower substrate for a transverse electric field type liquid crystal display according to an embodiment of the present invention.

도 4a는 도 3의 A-A라인의 단면도이고, 도 4b는 도 3의 B-B라인의 단면도이고, 도 4c는 도 3의 C-C라인의 단면도이고, 도 4d는 도 3의 D-D라인의 단면도이다. FIG. 4A is a cross-sectional view taken along line A-A of FIG. 3, FIG. 4B is a cross-sectional view taken along line B-B of FIG. 3, FIG. 4C is a cross-sectional view taken along line C-C of FIG. 3 and FIG.

도 5a 내지 도 5d는 본 발명의 일 실시예에 따른 횡전계 방식 액정표시장치용 하부 기판의 제조 공정을 개략적으로 도시한 평면도이다.5A to 5D are plan views schematically illustrating a process of manufacturing a lower substrate for a transverse electric field type liquid crystal display according to an embodiment of the present invention.

도 6a 내지 도 6f는 본 발명의 일 실시예에 따른 화소 영역 내에 화소 전극과 공통 전극을 형성하는 공정을 도시한 단면도이다.6A to 6F are cross-sectional views illustrating a process of forming a pixel electrode and a common electrode in a pixel region according to an embodiment of the present invention.

<도면의 주요부 구성에 대한 부호의 설명>DESCRIPTION OF THE REFERENCE SYMBOLS

110: 게이트 라인 115: 공통 라인110: gate line 115: common line

140: 데이터 라인 160a: 제1 화소 전극140: Data line 160a: First pixel electrode

160b: 제2 화소 전극 170a: 제1 공통 전극160b: second pixel electrode 170a: first common electrode

170b: 제2 공통 전극 180: 제1 연결 전극170b: second common electrode 180: first connection electrode

190: 제2 연결 전극190: second connecting electrode

Claims (10)

기판 상에 배열된 게이트 라인, 공통 라인 및 데이터 라인;A gate line, a common line, and a data line arranged on a substrate; 상기 게이트 라인과 상기 데이터 라인이 교차하는 영역에 배치된 박막 트랜지스터;A thin film transistor arranged in a region where the gate line and the data line cross each other; 상기 박막 트랜지스터와 전기적으로 연결되어 있는 화소 전극; 및A pixel electrode electrically connected to the thin film transistor; And 상기 공통 라인과 전기적으로 연결되어 있으며, 상기 화소 전극과 평행하게 배열된 공통 전극을 포함하고, And a common electrode electrically connected to the common line and arranged in parallel with the pixel electrode, 상기 화소 전극은 수평구조의 제1 화소 전극 및 경사진 구조의 제2 화소 전극을 포함하고, Wherein the pixel electrode includes a first pixel electrode having a horizontal structure and a second pixel electrode having an inclined structure, 상기 공통 전극은 수평구조의 제1 공통 전극 및 경사진 구조의 제2 공통 전극을 포함하며,Wherein the common electrode includes a first common electrode of a horizontal structure and a second common electrode of a tilted structure, 상기 제1 화소 전극의 양측으로 상기 제2 공통 전극이 배치되어 있고, 상기 제1 공통 전극의 양측으로 상기 제2 화소 전극이 배치되어 있으며, 상기 제2 공통 전극과 상기 제2 화소 전극은 서로 마주보도록 배치되고,Wherein the second common electrode is disposed on both sides of the first pixel electrode, the second pixel electrode is disposed on both sides of the first common electrode, and the second common electrode and the second pixel electrode are opposed to each other Lt; / RTI &gt; 상기 제1 화소 전극 아래에는 게이트 절연막 및 보호막이 배치되어 있고, 상기 제2 공통 전극은 상기 게이트 절연막 및 보호막의 측면을 따라 상기 기판 상면까지 연장되어 있고,Wherein a gate insulating film and a protective film are disposed under the first pixel electrode and the second common electrode extends to a top surface of the substrate along a side surface of the gate insulating film and the protective film, 상기 제1 공통 전극 아래에는 게이트 절연막 및 보호막이 형성되어 있고, 상기 제2 화소 전극은 상기 게이트 절연막 및 보호막의 측면을 따라 상기 기판 상면까지 연장되어 있는 횡전계 방식 액정표시장치. Wherein a gate insulating layer and a protective layer are formed under the first common electrode and the second pixel electrode extends to a top surface of the substrate along a side surface of the gate insulating layer and the passivation layer. 삭제delete 삭제delete 제1항에 있어서, The method according to claim 1, 상기 서로 마주보도록 형성된 제2 공통 전극과 제2 화소 전극 사이에는 게이트 절연막 및 보호막이 배치되어 있지 않은 횡전계 방식 액정표시장치.Wherein a gate insulating film and a protective film are not disposed between the second common electrode and the second pixel electrode formed to face each other. 제1항에 있어서, The method according to claim 1, 상기 화소 전극과 상기 박막 트랜지스터를 전기적으로 연결하는 제1 연결 전극, 및 상기 공통 전극과 상기 공통 라인을 전기적으로 연결하는 제2 연결 전극을 추가로 포함하며, A first connection electrode electrically connecting the pixel electrode and the thin film transistor, and a second connection electrode electrically connecting the common electrode and the common line, 상기 제1 연결 전극은 상기 박막 트랜지스터와는 제1 콘택홀을 통해 연결되어 있고 상기 화소 전극과는 직접 연결되어 있으며, The first connection electrode is connected to the thin film transistor through a first contact hole and directly connected to the pixel electrode, 상기 제2 연결 전극은 상기 공통 라인과는 제2 콘택홀을 통해 연결되어 있고 상기 공통 전극과는 직접 연결되어 있는 횡전계 방식 액정표시장치. Wherein the second connection electrode is connected to the common line through a second contact hole and is directly connected to the common electrode. 기판 상에 절연층 및 제1 전극층을 차례로 적층하는 공정;A step of sequentially laminating an insulating layer and a first electrode layer on a substrate; 상기 제1 전극층 상에 소정 패턴의 배리어층을 형성하는 공정;Forming a barrier layer of a predetermined pattern on the first electrode layer; 상기 소정 패턴의 배리어층을 마스크로 하여 상기 제1 전극층 및 절연층을 차례로 식각하여, 경사진 양 측면을 구비한 절연층을 형성함과 더불어 상기 경사진 양 측면을 구비한 절연층 상에 제1 화소 전극과 제1 공통 전극을 각각 형성하는 공정; 및The first electrode layer and the insulating layer are sequentially etched using the barrier layer of the predetermined pattern as a mask to form an insulating layer having inclined lateral sides, Forming a pixel electrode and a first common electrode; And 상기 제1 화소 전극의 양측으로 상기 경사진 절연층의 측면을 따라 상기 기판 상면까지 연장되는 제2 공통 전극을 형성함과 더불어 상기 제1 공통 전극의 양 측으로 상기 경사진 절연층의 측면을 따라 상기 기판 상면까지 연장되는 제2 화소 전극을 형성하는 공정을 포함하는 횡전계 방식 액정표시장치의 제조방법. A second common electrode extending to both sides of the first pixel electrode along a side surface of the inclined insulating layer and extending to the upper surface of the substrate, and a second common electrode extending along both sides of the first common electrode, And forming a second pixel electrode extending to an upper surface of the substrate. 제6항에 있어서, The method according to claim 6, 상기 제2 공통 전극을 형성함과 더불어 상기 제2 화소 전극을 형성하는 공정은, The step of forming the second common electrode and the step of forming the second pixel electrode, 상기 경사진 절연층의 양 측면을 포함한 기판 전면에 제2 전극층을 적층하는 공정;Laminating a second electrode layer on the entire surface of the substrate including both sides of the inclined insulating layer; 상기 경사진 절연층의 양 측면에 적층된 제2 전극층 위에 포토레지스트 패턴을 형성하는 공정;Forming a photoresist pattern on the second electrode layer stacked on both sides of the inclined insulating layer; 상기 포토레지스트 패턴에 의해 가려진 제2 전극층 이외의 제2 전극층 및 상기 배리어층을 제거하는 공정; 및Removing the second electrode layer and the barrier layer other than the second electrode layer covered by the photoresist pattern; And 상기 포토레지스트 패턴을 제거하는 공정을 포함하는 횡전계 방식 액정표시장치의 제조방법. And removing the photoresist pattern. The method of manufacturing a transverse electric field type liquid crystal display device according to claim 1, 제6항에 있어서, The method according to claim 6, 상기 기판 상에 절연층을 적층하는 공정은 상기 기판 상에 게이트 절연막 및 보호막을 차례로 적층하는 공정으로 이루어진 횡전계 방식 액정표시장치의 제조방법. Wherein the step of laminating the insulating layer on the substrate includes a step of sequentially laminating a gate insulating film and a protective film on the substrate. 기판 상에 게이트 라인 및 공통 라인을 형성하고, 상기 기판 전면에 게이트 절연막을 형성하는 공정;Forming a gate line and a common line on the substrate, and forming a gate insulating film on the entire surface of the substrate; 상기 게이트 절연막 상에 반도체층을 형성하고, 상기 반도체층 상에 소스 전극 및 드레인 전극을 형성함과 더불어 상기 소스 전극과 연결되는 데이터 라인을 형성하는 공정;Forming a semiconductor layer on the gate insulating layer, forming a source electrode and a drain electrode on the semiconductor layer, and forming a data line connected to the source electrode; 상기 기판 전면에 보호막을 형성하는 공정;Forming a protective film on the entire surface of the substrate; 상기 게이트 라인, 공통 라인 및 데이터 라인에 의해 구획된 영역 내에 화소 전극과 공통 전극을 형성하는 공정;Forming a pixel electrode and a common electrode in a region partitioned by the gate line, the common line, and the data line; 상기 드레인 전극이 노출되도록 제1 콘택홀을 형성함과 더불어 상기 공통 라인이 노출되도록 제2 콘택홀을 형성하는 공정; 및Forming a first contact hole to expose the drain electrode and a second contact hole to expose the common line; And 상기 제1 콘택홀을 통해 상기 드레인 전극과 연결됨과 더불어 상기 화소 전극과 직접 연결되는 제1 연결 전극, 및 상기 제2 콘택홀을 통해 상기 공통 라인과 연결됨과 더불어 상기 공통 전극과 직접 연결되는 제2 연결 전극을 형성하는 공정을 포함하여 이루어지며, A first connection electrode connected to the drain electrode through the first contact hole and directly connected to the pixel electrode, and a second connection electrode connected to the common line through the second contact hole, And forming a connection electrode, 이때, 상기 화소 전극과 공통 전극을 형성하는 공정은, 수평구조의 제1 화소 전극의 양측으로 경사진 구조의 제2 공통 전극을 형성하고, 수평구조의 제1 공통 전극의 양측으로 경사진 구조의 제2 화소 전극을 형성하는 공정을 포함하며, 상기 제1 화소 전극과 상기 제1 공통 전극은 상기 보호막 상에 형성하는 횡전계 방식 액정표시장치의 제조방법. The step of forming the pixel electrode and the common electrode may include forming a second common electrode having a structure inclined to both sides of the first pixel electrode having a horizontal structure and forming a second common electrode having a structure inclined to both sides of the first common electrode having a horizontal structure Wherein the first pixel electrode and the first common electrode are formed on the passivation layer. 2. The method of claim 1, wherein the first pixel electrode and the first common electrode are formed on the passivation layer. 제9항에 있어서, 10. The method of claim 9, 상기 화소 전극과 공통 전극을 형성하는 공정은,Wherein the step of forming the pixel electrode and the common electrode comprises: 상기 보호막 상에 제1 전극층을 적층하는 공정;Laminating a first electrode layer on the protective film; 상기 제1 전극층 상에 소정 패턴의 배리어층을 형성하는 공정;Forming a barrier layer of a predetermined pattern on the first electrode layer; 상기 소정 패턴의 배리어층을 마스크로 하여 상기 제1 전극층, 보호막 및 게이트 절연막을 차례로 식각하여, 경사진 양 측면을 구비한 게이트 절연막 및 보호막을 형성함과 더불어 상기 경사진 양 측면을 구비한 게이트 절연막 및 보호막 상에 제1 화소 전극과 제1 공통 전극을 각각 형성하는 공정; 및The first electrode layer, the protective film, and the gate insulating film are sequentially etched using the barrier layer of the predetermined pattern as a mask to form a gate insulating film and a protective film having inclined lateral sides, and the gate insulating film And forming a first pixel electrode and a first common electrode on the protective film, respectively; And 상기 제1 화소 전극의 양측으로 상기 경사진 게이트 절연막 및 보호막의 측면을 따라 상기 기판 상면까지 연장되는 제2 공통 전극을 형성함과 더불어 상기 제1 공통 전극의 양측으로 상기 경사진 게이트 절연막 및 보호막의 측면을 따라 상기 기판 상면까지 연장되는 제2 화소 전극을 형성하는 공정을 포함하는 횡전계 방식 액정표시장치의 제조방법. A second common electrode extending to both sides of the first pixel electrode along the side surfaces of the tilted gate insulating film and the protective film and extending to the upper surface of the substrate, And forming a second pixel electrode extending along the side surface to the upper surface of the substrate.
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