KR20130023432A - Lead frame structure for semiconductor packaging, manufacturing method of the same and manufacturing method of semiconductor package by using the same - Google Patents

Lead frame structure for semiconductor packaging, manufacturing method of the same and manufacturing method of semiconductor package by using the same Download PDF

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Abstract

PURPOSE: A lead frame structure for a semiconductor package, a manufacturing method thereof, and a method for manufacturing the semiconductor package using the same are provided to prevent a unit substrate from being separated in a semiconductor package manufacturing process by increasing the surface area of a sawing line formed between unit substrates to maximize adhesion with the filled resins. CONSTITUTION: A unit substrate(101) is composed of a conductive base substrate(102) and includes a die pad part(120), a land part(130), a routing part(140), and a first molding part(150). The die pad part supports a semiconductor chip which is mounted. The routing part electrically connects an input and output pad to the land part on the semiconductor chip. A sawing line(110) is formed between the unit substrates with a preset width and a preset depth. The first molding part is filled between the land parts and between sawing lines.

Description

반도체 패키지용 리드 프레임 구조, 이의 제조방법 및 이를 이용한 반도체 패키지 제조방법{LEAD FRAME STRUCTURE FOR SEMICONDUCTOR PACKAGING, MANUFACTURING METHOD OF THE SAME AND MANUFACTURING METHOD OF SEMICONDUCTOR PACKAGE BY USING THE SAME}LEAD FRAME STRUCTURE FOR SEMICONDUCTOR PACKAGING, MANUFACTURING METHOD OF THE SAME AND MANUFACTURING METHOD OF SEMICONDUCTOR PACKAGE BY USING THE SAME}

본 발명은 반도체 패키지용 리드 프레임 구조, 이의 제조방법 및 이를 이용한 반도체 패키지 제조방법에 관한 것으로, 보다 상세하게는 라우팅 회로가 형성된 QFN(Quad Flat Non-lead)과 같이 리드 프레임에 절연 수지가 충진되는 반도체 패키지 제조 과정에서 매트릭스 형태로 배열된 유닛 기판들로 이루어진 스트립에서 공정 간 유닛 기판의 탈착 현상을 방지할 수 있는 반도체 패키지용 리드 프레임 구조, 이의 제조방법 및 이를 이용한 반도체 패키지 제조방법에 관한 것이다.The present invention relates to a lead frame structure for a semiconductor package, a method for manufacturing the same, and a method for manufacturing the semiconductor package using the same. More particularly, an insulation resin is filled in a lead frame such as a quad flat non-lead (QFN) in which a routing circuit is formed. The present invention relates to a lead frame structure for a semiconductor package capable of preventing desorption of unit substrates between processes in a strip of unit substrates arranged in a matrix form in a semiconductor package manufacturing process, a method of manufacturing the same, and a method of manufacturing the semiconductor package using the same.

최근 개인용 컴퓨터, 셀룰러 폰, 캠코더와 같은 전자제품군은 제품의 크기는 소형화를 추구하면서, 내부에서 수행하는 처리 용량은 대용량화를 추구하고 있다. 이에 따라, 반도체 패키지에 있어서도 빠른 처리속도를 구현하면서 경박단소의 추세에 부합하는 형태의 반도체 패키지가 요구되고 있다.Recently, electronic product groups, such as personal computers, cellular phones, and camcorders, are pursuing miniaturization of the size of the product, while pursuing the internal processing capacity. Accordingly, there is a demand for a semiconductor package in a form that meets the trend of light and thin, while achieving a high processing speed in the semiconductor package.

따라서, 반도체 패키지의 개발 방향은 종래의 DIP(dual in-line) 패키지와 같은 삽입실장형에서 표면실장형인 QFN(quad flat non-lead), TSOP(thin small out-line package), TQFP(thin quad flat package), BGA(ball grid array) 등으로 급속히 전환되고 있다. 그 중 QFN 패키지는 일반적인 반도체 패키지와 같이 리드 프레임을 사용하면서도 반도체 패키지의 크기와 무게를 현저하게 줄일 수 있으며, 우수한 품질과 신뢰도를 얻을 수 있어 주목받고 있으며, 리드 프레임의 강성(stiffness)을 향상시키고, 그 제조 공정을 단순화시킬 수 있는 리드 프레임을 베이스로 하는 반도체 패키지가 개발되고 있다.Therefore, the development direction of the semiconductor package is a quad flat non-lead (QFN), thin small out-line package (TSOP), thin quad (TQFP), which is a surface mount type from an insertion type such as a conventional dual in-line (DIP) package. It is rapidly moving to flat packages and ball grid arrays. Among them, the QFN package is attracting attention as it can significantly reduce the size and weight of the semiconductor package and obtain excellent quality and reliability while using the lead frame like a general semiconductor package, and improve the stiffness of the lead frame. A semiconductor package based on a lead frame that can simplify its manufacturing process has been developed.

이러한 QFN 패키지용 리드 프레임의 경우 고밀도 다중열 구조로 갈수록 실장되는 반도체 칩과 패턴 사이의 거리가 길어져, 와이어 본딩 시 금 사용량도 증가되어 최종 반도체 패키지의 가격이 상승할 수 있다. 이에, 본 발명자들은 공개특허 제2011-21407호에서 리드 프레임용 도전성의 베이스 기판 그 자체로부터 회로 패턴을 형성하되, 리드 프레임의 강성을 위해 베이스 패턴층 일면에 절연성 물질로 지지부 및 거칠기 도금부를 형성하고, 미세 회로의 와이어 본딩 트레이스 구현을 위해 2차 에칭을 실시하는 기술을 개시한 바 있다.In the case of the lead frame for the QFN package, the distance between the semiconductor chip and the pattern is increased as the high density multi-row structure increases, so that the amount of gold used during wire bonding also increases, thereby increasing the price of the final semiconductor package. Accordingly, the inventors of the present invention to form a circuit pattern from the conductive base substrate itself for the lead frame in the Patent Publication No. 2011-21407, to form a support portion and a roughness plating portion on one surface of the base pattern layer for the rigidity of the lead frame In order to realize a wire bonding trace of a microcircuit, a technique of performing secondary etching has been disclosed.

상기 특허의 경우 반도체 패키지의 신뢰성을 향상시키고 미세 회로 구현이 용이한 라우터블 QFN 반도체 패키지를 제공할 수 있다. 다만, 충진되는 지지부와 리드 프레임 간의 접착력 강화를 위해 별도의 거칠기 도금부를 형성하는 방법을 채택하고 있고 미세 회로 구현을 위해 2차 에칭을 실시해야 하는 등 복잡한 공정으로 생산성 저하의 원인이 될 수 있으며, 최종 패키지 두께 감소에 따른 박형화는 기대하기 어렵다.In the case of the patent, it is possible to provide a router QFN semiconductor package that improves the reliability of the semiconductor package and facilitates the implementation of a fine circuit. However, it adopts a method of forming a separate roughness plating part to strengthen the adhesive force between the supporting part and the lead frame to be filled, and may cause a decrease in productivity due to a complicated process such as performing a secondary etching to implement a fine circuit. Thinning with reduced final package thickness is difficult to expect.

한편, 라우터블 QFN 반도체 패키지 제조용 리드 프레임에서 간단한 공정을 통해 리드 프레임의 강성을 향상시키고자 도 1에 도시된 바와 같이 일면 식각 공정시 스트립(10) 상의 유닛 기판(10a)들 사이에 소잉 라인(11)을 형성하여 절연성 수지(15)를 충진하는 시도가 있으나, 소잉 라인(11)의 금속 부분과 수지와의 접착력이 충분하지 못하여, 공정 간 외부의 압력(stress)에 크랙이 쉽게 발생하여 스트립(10) 내에서 유닛 기판(10a)이 탈착되는 현상이 발생하는 문제가 있다.Meanwhile, in order to improve the rigidity of the lead frame through a simple process in the lead frame for manufacturing a reversible QFN semiconductor package, as shown in FIG. 1, a sawing line is formed between the unit substrates 10a on the strip 10 during the one-side etching process. 11) an attempt is made to fill the insulating resin 15, but the adhesive force between the metal portion of the sawing line 11 and the resin is not sufficient, so that cracks are easily generated due to external stresses between processes. There exists a problem that the phenomenon in which the unit board | substrate 10a detach | desorbs in (10) arises.

따라서, 본 발명은 상기 문제를 해결하고자 안출된 것으로, 라우팅 회로가 형성된 QFN과 같이 리드 프레임에 절연 수지가 충진되는 반도체 패키지용 리드 프레임 구조에 있어, 간단한 공정을 통하여 종래보다 강성이 향상되어 스트립 상에서 유닛 기판이 탈착되는 현상을 완벽히 방지할 수 있는 구조를 가지며, 미세 회로 구현이 보다 용이하고 더욱 박형화된 반도체 패키지용 리드 프레임 구조, 이의 제조방법 및 이를 이용한 반도체 패키지 제조방법을 제공하고자 한다.Therefore, the present invention has been made to solve the above problems, in the lead frame structure for a semiconductor package in which an insulating resin is filled in the lead frame, such as QFN in which the routing circuit is formed, the rigidity is improved through a simple process on the strip The present invention provides a lead frame structure for a semiconductor package, a method of manufacturing the same, and a method of manufacturing a semiconductor package using the same.

상기 과제를 해결하기 위하여 본 발명은, 도전성 베이스 기판으로 이루어지고, 반도체 칩을 지지하는 다이패드부, 외부 회로에 접속되는 복수의 랜드부, 반도체 칩 상의 입/출력 패드와 상기 랜드부를 전기적으로 연결시키는 라우팅부 및 상기 복수의 랜드부 사이에 절연 수지로 충진된 제1몰딩부를 포함하여 형성되는 유닛 기판들이 서로 연결되어 매트릭스 형태로 배열되는 반도체 패키지용 리드 프레임 구조에 있어서, 상기 유닛 기판들 사이에 일정 폭 및 깊이의 소잉 라인이 형성되되, 상기 소잉 라인은 상기 제1몰딩부에 의해 충진되고, 상기 제1몰딩부와 접착되는 표면적 증가를 위해 상기 폭 방향으로 1 이상의 돌기부가 형성된 것을 특징으로 하는 반도체 패키지용 리드 프레임 구조를 제공한다.MEANS TO SOLVE THE PROBLEM In order to solve the said subject, this invention consists of a die base part which supports a semiconductor chip, the some land part connected to the external circuit, the input / output pad on a semiconductor chip, and the said land part are electrically connected. A lead frame structure for a semiconductor package in which unit substrates including a routing unit and a first molding unit filled with an insulating resin between the plurality of land units are connected to each other and arranged in a matrix form. A sawing line having a predetermined width and depth is formed, wherein the sawing line is filled by the first molding portion, and at least one protrusion is formed in the width direction to increase the surface area bonded to the first molding portion. Provided is a lead frame structure for a semiconductor package.

또한, 상기 소잉 라인은 상기 돌기부가 일정한 피치로 반복 형성되어 상기 폭 방향의 단면 형상이 파형을 이루는 것을 특징으로 하는 반도체 패키지용 리드 프레임 구조를 제공한다.In addition, the sawing line provides a lead frame structure for a semiconductor package, characterized in that the protrusion is repeatedly formed at a constant pitch so that the cross-sectional shape in the width direction is corrugated.

또한, 상기 파형은 구형파, 삼각파, 사다리꼴파 및 정현파로 이루어진 군에서 선택되는 어느 하나인 것을 특징으로 하는 반도체 패키지용 리드 프레임 구조를 제공한다.In addition, the waveform provides a lead frame structure for a semiconductor package, characterized in that any one selected from the group consisting of square wave, triangle wave, trapezoidal wave and sine wave.

또한, 상기 소잉 라인은 상기 라우팅부를 포함하는 측면의 반대 측면에 형성된 것을 특징으로 하는 반도체 패키지용 리드 프레임 구조를 제공한다.In addition, the sawing line provides a lead frame structure for a semiconductor package, characterized in that formed on the opposite side of the side including the routing portion.

또한, 상기 절연 수지는 에폭시 수지, 폴리이미드 수지, 포토 솔더 레지스트 및 EMC(epoxy mold compound)로 이루어진 군에서 선택되는 1 이상인 것을 특징으로 하는 반도체 패키지용 리드 프레임 구조를 제공한다.In addition, the insulation resin provides a lead frame structure for a semiconductor package, characterized in that at least one selected from the group consisting of epoxy resin, polyimide resin, photo solder resist and EMC (epoxy mold compound).

상기 또 다른 과제 해결을 위하여 본 발명은, 도전성 베이스 기판에서 외부 회로에 접속되는 복수의 랜드부 형성을 위해 제1측면을 식각하여 패턴화하는 제1단계, 상기 복수의 랜드부 사이에 절연 수지로 제1몰딩부를 형성하는 제2단계 및 반도체 칩을 지지하는 다이패드부와 반도체 칩 상의 입/출력 패드와 상기 랜드부를 전기적으로 연결시키는 라우팅부 형성을 위해 제2측면을 식각하여 패턴화하는 제3단계를 포함하여 형성되는 유닛 기판들이 서로 연결되어 매트릭스 형태로 배열되는 반도체 패키지용 리드 프레임 제조방법에 있어서, 상기 제1단계에서 상기 제1측면 식각시 상기 유닛 기판들 사이에 일정 폭 및 깊이의 소잉 라인을 형성하되, 상기 폭 방향으로 일정한 피치로 반복되는 복수의 돌기부가 형성되도록 하여 상기 폭 방향의 단면 형상이 파형을 이루도록 하고, 상기 제2단계에서 상기 소잉 라인에도 상기 제1몰딩부가 형성되도록 하는 것을 특징으로 하는 반도체 패키지용 리드 프레임 제조방법을 제공한다.According to another aspect of the present invention, a first step of etching and patterning a first side surface to form a plurality of land portions connected to an external circuit in a conductive base substrate is performed using insulating resin between the plurality of land portions. A second step of forming the first molding part and a third patterning by etching the second side to form a die part for supporting the semiconductor chip and a routing part for electrically connecting the input / output pad and the land part on the semiconductor chip A method for manufacturing a lead frame for a semiconductor package including unit substrates formed by connecting a plurality of unit substrates, the method comprising: cutting a predetermined width and depth between the unit substrates during the first side etching in the first step; A cross-sectional shape in the width direction is formed by forming a line so that a plurality of protrusions are formed at a constant pitch in the width direction. To achieve, and in the second step of providing a lead frame manufacturing method for a semiconductor package, characterized in that that the first molding part is formed in the sawing line.

또한, 상기 제1단계에서 상기 제1측면의 식각은 하프 에칭으로 수행되는 것을 특징으로 하는 반도체 패키지용 리드 프레임 제조방법을 제공한다.In addition, in the first step, the etching of the first side surface provides a method of manufacturing a lead frame for a semiconductor package, wherein the etching is performed by half etching.

또한, 상기 제3단계의 상기 제2측면 패턴화 이전에 상기 제1몰딩부가 노출되지 않도록 상기 제2측면 전체를 하프 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지용 리드 프레임 제조방법을 제공한다.A method of manufacturing a lead frame for a semiconductor package according to claim 3, further comprising half etching the entire second side such that the first molding part is not exposed before the second side patterning of the third step. .

상기 또 다른 과제 해결을 위하여 본 발명은, 도전성 베이스 기판으로 이루어지고, 반도체 칩을 지지하는 다이패드부, 외부 회로에 접속되는 복수의 랜드부, 반도체 칩 상의 입/출력 패드와 상기 랜드부를 전기적으로 연결시키는 라우팅부 및 상기 복수의 랜드부 사이에 절연 수지로 충진된 제1몰딩부를 포함하여 형성되는 유닛 기판들이 서로 연결되어 매트릭스 형태로 배열되는 반도체 패키지용 리드 프레임을 이용한 반도체 패키지 제조방법에 있어서, (a) 제6항 내지 제8항 중 어느 한 항의 방법으로 상기 리드 프레임을 준비하는 단계; (b) 상기 다이패드부, 상기 랜드부 및 상기 라우팅부를 도금하는 단계; (c) 상기 다이패드부 상에 반도체 칩을 부착하는 단계; (d) 상기 반도체 칩 상의 입/출력 패드와 상기 라우팅부를 전도성 소재의 와이어로 본딩하는 단계; (e) 상기 반도체 칩, 상기 다이패드, 상기 와이어, 상기 랜드부 및 상기 라우팅부를 포함하는 제2측면에 절연 수지로 제2몰딩부를 형성하는 단계; 및 (e) 개별 반도체 패키지가 형성되도록 상기 유닛 기판들 사이를 소잉하는 단계;를 포함하는 반도체 패키지 제조방법을 제공한다.In order to solve the above another problem, the present invention is made of a conductive base substrate, and includes a die pad portion for supporting a semiconductor chip, a plurality of land portions connected to an external circuit, an input / output pad on the semiconductor chip, and the land portion electrically. A method of manufacturing a semiconductor package using a lead frame for a semiconductor package in which unit substrates including a routing part to be connected and a first molding part filled with an insulating resin between the plurality of land parts are connected to each other and arranged in a matrix form, (a) preparing the lead frame by the method of any one of claims 6 to 8; (b) plating the die pad portion, the land portion, and the routing portion; (c) attaching a semiconductor chip on the die pad unit; (d) bonding the input / output pads on the semiconductor chip and the routing unit with wires of a conductive material; (e) forming a second molding part with an insulating resin on a second side surface including the semiconductor chip, the die pad, the wire, the land part, and the routing part; And (e) sawing the unit substrates so that individual semiconductor packages are formed.

본 발명에 따르면, 도전성 베이스 기판의 식각된 일면에 절연성 수지가 충진되어 제조되는 반도체 패키지용 리드 프레임 구조에 있어서, 유닛 기판들 사이에 형성된 소잉 라인의 표면적을 넓혀 충진되는 수지와의 접착력을 극대화시키는 간단한 구조 개선을 통해 반도체 패키지 제조 공정 간 유닛 기판이 탈착되는 현상을 완벽히 방지할 수 있는 반도체 패키지용 리드 프레임 구조를 제공할 수 있다.According to the present invention, in a lead frame structure for a semiconductor package manufactured by filling an insulating resin on an etched surface of a conductive base substrate, the surface area of a sawing line formed between unit substrates is increased to maximize adhesion to the filled resin. The simple structure improvement can provide a lead frame structure for a semiconductor package that can completely prevent the unit substrate from being detached between the semiconductor package manufacturing processes.

또한, 리드 프레임의 구조적 강성 향상으로 도전성 베이스 기판의 두께를 더욱 박형화하여 패턴화함으로써 간단한 공정을 통해 미세 회로 구현이 가능한 반도체 패키지용 리드 프레임을 제조할 수 있도록 한다.In addition, by improving the structural rigidity of the lead frame, the thickness of the conductive base substrate is further thinned and patterned, thereby making it possible to manufacture a lead frame for a semiconductor package capable of implementing a fine circuit through a simple process.

또한, 상기와 같은 간단한 구조 개선으로 리드 프레임의 강성을 향상시키고 및 간단한 공정을 통해 미세 회로를 구현함으로써 반도체 패키지 제조의 생산성을 획기적으로 향상시킬 수 있다.In addition, the improvement of the rigidity of the lead frame by the simple structure improvement as described above and by implementing a fine circuit through a simple process can significantly improve the productivity of semiconductor package manufacturing.

도 1은 종래 QFN 패키지용 리드 프레임에서 유닛 기판이 탈착되는 현상을 설명하는 도면,
도 2 및 도 3은 본 발명의 일실시예에 따른 반도체 패키지용 리드 프레임 구조를 설명하기 위한 유닛 기판의 상면도 및 하면도,
도 4는 도 2 및 도 3의 A-A'선에 대한 단면도,
도 5는 본 발명에서 유닛 기판 사이의 소잉 라인에서 폭 방향의 단면 형태를 예시한 도면,
도 6은 본 발명의 일실시예에 따른 반도체 패키지용 리드 프레임 제조 과정을 나타낸 흐름도,
도 7은 도 6의 제조 과정을 설명하는 단면도 및 소잉 라인의 일부 하면도,
도 8은 본 발명의 일실시예에 따른 반도체 패키지 제조 과정을 나타낸 흐름도,
도 9는 도 8의 제조 과정을 설명하는 단면도,
도 10은 본 발명에서 실험예에 따른 리드 프레임의 유닛 기판 탈착 결과를 나타낸 사진.1 is a view illustrating a phenomenon in which a unit substrate is detached from a lead frame for a conventional QFN package.
2 and 3 are top and bottom views of a unit substrate for explaining a lead frame structure for a semiconductor package according to an embodiment of the present invention;
4 is a cross-sectional view taken along line AA ′ of FIGS. 2 and 3;
5 is a view illustrating a cross-sectional shape in the width direction in the sawing line between the unit substrate in the present invention,
6 is a flowchart illustrating a process of manufacturing a lead frame for a semiconductor package according to an embodiment of the present invention;
7 is a cross-sectional view illustrating a manufacturing process of FIG. 6 and a partial bottom view of the sawing line;
8 is a flowchart illustrating a process of manufacturing a semiconductor package according to an embodiment of the present invention;
9 is a cross-sectional view illustrating a manufacturing process of FIG. 8;
Figure 10 is a photograph showing the unit substrate detachment result of the lead frame according to the experimental example in the present invention.

이하, 첨부된 도면을 참조하여 본 발명에 따른 실시예를 보다 상세하게 설명한다. 도면에서 동일 또는 균등물에 대해서는 동일 또는 유사한 도면부호를 부여하였으며, 방향은 도면을 기준으로 설명하였다. 또한 명세서 전체에서, 어떤 부분이 어떤 구성요소를 "포함"한다고 할 때, 이는 특별히 반대되는 기재가 없는 한, 다른 구성요소를 제외하는 것이 아니라 다른 구성요소를 더 포함할 수 있음을 의미한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. In the drawings, the same or equivalent reference numerals are given to the same or equivalent materials, and the directions are described based on the drawings. Also, throughout the specification, when an element is referred to as "including " an element, it means that it may include other elements, not excluding other elements, unless specifically stated otherwise.

먼저, 본 발명에 따른 반도체 패키지 제조용 리드 프레임 구조에 대하여 상세히 설명한다.
First, a lead frame structure for manufacturing a semiconductor package according to the present invention will be described in detail.

도 2 및 도 3은 본 발명의 일실시예에 따른 반도체 패키지용 리드 프레임 구조를 설명하기 위한 유닛 기판의 상면도 및 하면도이고, 도 4는 도 2 및 도 3의 A-A'선에 대한 단면도이다. 여기서, 도 4는 2개의 유닛 기판이 연결된 모습을 나타내고 있다.2 and 3 are top and bottom views of a unit substrate for explaining a lead frame structure for a semiconductor package according to an embodiment of the present invention, and FIG. 4 is a view taken along line AA ′ of FIGS. 2 and 3. It is a cross section. 4 shows a state in which two unit substrates are connected.

도 2 내지 도 4를 참조하면, 본 발명에 따른 반도체 패키지용 리드 프레임 구조(100)는 도전성 베이스 기판(102)으로 이루어진 다수의 유닛 기판(101)들이 스트립 상에서 연결되어 매트릭스 형태로 배열된 구조로서, 상기 유닛 기판(101)들 사이에는 소잉 라인(110)이 형성되어 있으며, 상기 다수의 유닛 기판(101) 각각은 하나의 반도체 패키지를 이루는 단위로서, 각각에는 다이패드부(120), 랜드부(130), 라우팅부(140) 및 제1몰딩부(150)를 포함한다. 2 to 4, the lead frame structure 100 for a semiconductor package according to the present invention is a structure in which a plurality of unit substrates 101 formed of a conductive base substrate 102 are connected on a strip and arranged in a matrix form. A sawing line 110 is formed between the unit substrates 101, and each of the plurality of unit substrates 101 is a unit forming one semiconductor package, each of which includes a die pad unit 120 and a land unit. 130, the routing unit 140 and the first molding unit 150.

상기 도전성 베이스 기판(102)은 적어도 하나의 반도체 칩을 둘러싸기 위한 반도체 패키지 내에서 전기적 신호들의 경로를 정하는데 사용되는 리드 프레임으로 패턴화될 기판으로, 다양한 도전성 물질, 예를 들어, 구리, 니켈, 알루미늄 등의 소재가 사용될 수 있으며, 바람직하게는 구리 또는 구리계 합금이 사용될 수 있다. 일반적으로 QFN 패키지와 같이 랜드부(130) 사이에 몰딩부(150)를 구비하는 반도체 패키지에 있어서는 상기 도전성 베이스 기판(102)의 두께는 150~250㎛인 것이 사용될 수 있다.The conductive base substrate 102 is a substrate to be patterned into a lead frame used to route electrical signals within a semiconductor package for enclosing at least one semiconductor chip. Various conductive materials, for example, copper and nickel A material such as aluminum may be used, and preferably copper or a copper-based alloy may be used. In general, in the semiconductor package including the molding part 150 between the land parts 130 such as the QFN package, the conductive base substrate 102 may have a thickness of 150 μm to 250 μm.

상기 다이패드부(120)는 실장되는 반도체 칩을 지지하고, 상기 랜드부(130)는 최종 반도체 패키지가 외부 회로에 접속되도록 하고, 상기 라우팅부(140)는 반도체 칩 상의 입/출력 패드와 상기 랜드부(130)를 전기적으로 연결시킨다. 또한, 상기 제1몰딩부(150)는 상기 랜드부(130) 사이에 절연 수지로 충진되는 부분이다. The die pad unit 120 supports the semiconductor chip to be mounted, the land unit 130 allows the final semiconductor package to be connected to an external circuit, and the routing unit 140 is connected to the input / output pads on the semiconductor chip and the The land portion 130 is electrically connected. In addition, the first molding part 150 is a part filled with an insulating resin between the land parts 130.

이러한 본 발명에 따른 리드 프레임(100)은 라우터블 QFN 패키지 제조용으로 적합하고, 각각의 유닛 기판(101)은 소정의 패턴화 과정, 수지 충진 과정 등을 거쳐 제조되며, 자세한 설명은 후술한다.The lead frame 100 according to the present invention is suitable for manufacturing a reversible QFN package, each unit substrate 101 is manufactured through a predetermined patterning process, a resin filling process, and the like will be described later.

도 5는 본 발명에서 유닛 기판 사이의 소잉 라인에서 폭 방향의 단면 형태를 예시한 도면이다. 이하, 도 2 내지 도 5를 참조하여 본 발명의 소잉 라인에 관하여 상세히 설명한다. 5 is a view illustrating a cross-sectional shape in the width direction in the sawing line between the unit substrate in the present invention. Hereinafter, the sawing line of the present invention will be described in detail with reference to FIGS. 2 to 5.

상기 소잉 라인(110)은 유닛 기판들이 서로 연결되는 부위에 형성되며, 최종 패키지 제조 공정에서 소잉되어 제거되는 부위이다. 본 발명에 따르면 상기 소잉 라인(110)은 상기 유닛 기판(101)들 사이에 일정 폭(w) 및 깊이(d)로 형성되며, 상기 제1몰딩부(150)는 상기 랜드부(130) 사이 뿐 아니라 상기 소잉 라인(110)에도 충진된다.The sawing line 110 is formed at a portion where unit substrates are connected to each other, and is a portion that is sawed and removed in a final package manufacturing process. According to the present invention, the sawing line 110 is formed between the unit substrates 101 with a predetermined width w and a depth d, and the first molding part 150 is disposed between the land parts 130. In addition, the sawing line 110 is filled.

라우터블 QFN 패키지용 리드 프레임(100)은 랜드부(130)의 제1측면(반도체 칩이 실장되는 면의 반대면)(103)이 외부 회로를 접속하는데 적용되는 리드가 없는(non-lead) 랜드(130)들이 되도록 랜드부(130) 사이(채널)에 절연 수지를 충진하여 형성된다. 이러한 라우터블 QFN 패키지와 같이 채널에 절연 수지가 충진되어 형성되는 리드 프레임(100)의 경우 랜드부(130)를 포함하는 도전성 소재의 베이스 패턴과 충진되는 수지와의 높은 접착력을 통해 반도체 패키지의 신뢰성을 높이는 것이 중요하다. 전술한 바와 같이, 종래 베이스 패턴과 수지와의 접착력 향상을 위해 거칠기 도금층 형성 등 복잡한 공정을 배제하고자 유닛 기판(10a) 사이에 소잉 라인(11)을 형성하여 소잉 라인(11) 부분에도 수지를 충진하는 간단한 방법으로 리드 프레임(10)의 강성을 향상시키고자 하였다.The lead frame 100 for the reversible QFN package has a non-lead applied to the first side of the land portion 130 (opposite side of the surface on which the semiconductor chip is mounted) 103 to connect an external circuit. It is formed by filling an insulating resin between the land portions 130 (channels) so as to form the lands 130. In the case of the lead frame 100 formed by filling an insulating resin in a channel like the reversible QFN package, the semiconductor package has high reliability through high adhesion between the base pattern of the conductive material including the land portion 130 and the filled resin. It is important to increase it. As described above, the sawing line 11 is formed between the unit substrates 10a so as to exclude complicated processes such as forming a rough plating layer to improve adhesion between the conventional base pattern and the resin, and thus filling the sawing line 11 with the resin. In order to improve the rigidity of the lead frame 10 by a simple method.

본 발명에 따르면, 상기 소잉 라인(110)은 상기 제1몰딩부(150)와 접착되는 표면적 증가를 위해 소잉 라인(110)의 폭 방향으로 소정 형상의 돌기부(111)가 형성된다. 상기 돌기부(111)는 상기 소잉 라인(110) 내에 다수 형성될수록 제1몰딩부(150)에 충진되는 수지와의 접착력이 향상된다. 이러한 소잉 라인(110)의 간단한 구조 변경을 통해 종래와 동등 또는 그 이상의 리드 프레임(100) 강성 향상은 물론 작은 충격으로 스트립(100) 상에서 유닛 기판(101) 사이에 크랙이 발생하여 유닛 기판(101)이 탈착되는 현상이 방지된다.According to the present invention, the sawing line 110 is formed with a protrusion 111 having a predetermined shape in the width direction of the sawing line 110 to increase the surface area bonded to the first molding part 150. The more the protrusion 111 is formed in the sawing line 110, the better the adhesive force with the resin filled in the first molding part 150. Through simple structure changes of the sawing line 110, cracks may be generated between the unit substrate 101 on the strip 100 with a small impact as well as improvement of the rigidity of the lead frame 100, which is equivalent to or more than that of the conventional unit unit 101. ) Is prevented from detaching.

본 발명의 일실시예에 따르면, 상기 소잉 라인(110)은 상기 돌기부(111)가 일정한 피치(p)로 반복 형성되어 상기 폭 방향의 단면이 파형을 이루는 것과 같은 형상으로 형성될 수 있다. 전술한 바와 같이, 상기 돌기부(111)를 다수 형성하기 위해 상기 피치(p)는 작을수록 바람직하나 상기 소잉 라인(110)의 폭(w) 및 깊이(d)를 고려해야 한다. 여기서 상기 파형은 종래 직선 형태에서 벗어나 상기 소잉 라인(110)의 수지와의 접착되는 면적이 증가되는 형태라면 본 발명의 취지에서 벗어나지 아니한다. 즉, 도 2 및 도 3에 도시된 바와 같은 구형파 형태 뿐 아니라, 도 5에 도시된 바와 같은 삼각파(a), 사다리꼴파(b), 정현파(c) 등의 형태 내지는 이들과 유사한 형태로 형성될 수 있다. 그러나, 이에 한정하지 않고 상기 예시된 파형들의 조합일 수도 있고, 규칙적인 모양이 아니어서 정규의 파형을 이루는 것은 아니더라도 후술하는 제1측면(103)의 식각 공정에서의 식각 마스크 형태에 따라 반파 등 다양한 비정규적인 파형을 형성할 수도 있음은 물론이다.According to the exemplary embodiment of the present invention, the sawing line 110 may be formed in a shape such that the protrusion 111 is repeatedly formed at a constant pitch p such that a cross section of the width direction forms a waveform. As described above, in order to form the plurality of protrusions 111, the smaller the pitch p is, the more preferable, but the width w and the depth d of the sawing line 110 should be considered. In this case, the waveform is not departed from the spirit of the present invention as long as the area of the sawing line 110 which is bonded to the resin of the sawing line 110 is increased. That is, not only a square wave shape as shown in FIGS. 2 and 3, but also a triangle wave (a), a trapezoidal wave (b), a sine wave (c), and the like as shown in FIG. 5 or the like may be formed. Can be. However, the present invention is not limited thereto, but may be a combination of the above-described waveforms, and although not a regular waveform, the waveform may be a half wave or the like according to the etching mask shape in the etching process of the first side 103 described later. Of course, it is also possible to form an irregular waveform.

또한, 상기 소잉 라인(110)은 상기 라우팅부(140)를 포함하는 측면(제2측면)(104)의 반대 측면(제1측면)(103)에 형성되는 것이 바람직하다. 이는 후술하는 제1측면(103)의 패턴화 단계에서 상기 랜드부(130) 형성과 함께 상기 소잉 라인(110)이 형성되도록 할 수 있어 그 구조가 보다 간단하기 때문이다.In addition, the sawing line 110 is preferably formed on the side (first side) 103 opposite to the side (second side) 104 including the routing unit 140. This is because the sawing line 110 may be formed together with the land portion 130 in the patterning step of the first side surface 103 to be described later.

상기 제1몰딩부(150)를 구성하는 절연 수지는 예를 들면, 에폭시 수지, 폴리이미드 수지, 포토 솔더 레지스트, EMC 등을 들 수 있으나 이에 한정되는 것은 아니다.The insulating resin constituting the first molding part 150 may be, for example, an epoxy resin, a polyimide resin, a photo solder resist, or an EMC, but is not limited thereto.

이하, 본 발명에 따른 반도체 패키지용 리드 프레임 제조방법에 대하여 상세히 설명한다.
Hereinafter, a method of manufacturing a lead frame for a semiconductor package according to the present invention will be described in detail.

도 6은 본 발명의 일실시예에 따른 반도체 패키지용 리드 프레임 제조 과정을 나타낸 흐름도이고, 도 7은 도 6의 제조 과정을 설명하는 단면도 및 소잉 라인의 일부 하면도((b') 및 (d')이다.6 is a flowchart illustrating a process of manufacturing a lead frame for a semiconductor package according to an exemplary embodiment of the present invention, and FIG. 7 is a cross-sectional view illustrating the manufacturing process of FIG. 6 and partial bottom views (b ') and (d) of the sawing line. ')to be.

도 6 및 도 7을 참조하면, 본 발명에 따른 반도체 패키지용 리드 프레임(100) 제조방법은 도전성 베이스 기판(102, 도 7(a) 참조)을 준비(S100)하여 제1측면(도 7의 하면)(103)을 패턴화하는 단계(S200), 제1몰딩부(150) 형성 단계(S300) 및 제2측면(도 7의 상면)(104) 패턴화 단계(S400)를 포함한다. 여기서, 상기 도전성 베이스 기판(102)은 150~250㎛ 두께의 기판이 사용될 수 있고 이하, 본 발명에서는 약 200㎛ 두께(db)의 구리 기판을 예를 들어 설명한다.6 and 7, in the method of manufacturing a lead frame 100 for a semiconductor package according to the present invention, a conductive base substrate 102 (see FIG. 7A) is prepared (S100) and a first side surface (of FIG. 7). Patterning the lower surface) 103 (S200), forming the first molding part 150 (S300), and patterning the second side surface (the upper surface of FIG. 7) 104 (S400). Here, the conductive base substrate 102 may be a substrate having a thickness of 150 ~ 250㎛ and hereinafter, in the present invention will be described by taking a copper substrate of about 200㎛ thickness (d b ) as an example.

상기 제1측면 패턴화 단계(S200)는 도전성 베이스 기판(102)에서 최종 반도체 패키지로부터 외부 회로에 접속되는 복수의 랜드부(130)를 형성하기 위해 정해진 패턴에 따라 식각(도 7(b) 참조)하는 단계이다. 이때, 패턴은 도전성 베이스 기판(102)에 감광성 레지스트를 도포하고, 노광 및 현상 공정을 거친 다음 에칭을 통해 소정의 패턴을 가지는 리드 프레임을 가공하는 통상의 에칭 방법에 의하여 식각되어 형성될 수 있다. 예를 들면, 베이스 기판의 전처리, 상기 베이스 기판에 감광성 레지스트를 도포하여 레지스트층을 형성, 소정의 패턴 마스크를 이용한 노광 및 현상을 통해 감광성 레지스트층에 소정의 패턴을 형성, 에칭을 실시하여 패턴 부분을 제외한 나머지 부분을 제거 및 상기 감광성 레지스트층을 금속판으로부터 제거하는 과정을 포함할 수 있다. 이하, 본 발명의 식각 공정에서 동일하게 사용될 수 있다.The first side patterning step S200 may be etched according to a predetermined pattern to form a plurality of land portions 130 connected to an external circuit from the final semiconductor package on the conductive base substrate 102 (see FIG. 7B). ) Step. In this case, the pattern may be etched and formed by a conventional etching method of applying a photosensitive resist to the conductive base substrate 102, subjecting it to exposure and development, and then processing a lead frame having a predetermined pattern through etching. For example, a pre-treatment of a base substrate, a photosensitive resist is applied to the base substrate to form a resist layer, and a predetermined pattern is formed and etched on the photosensitive resist layer through exposure and development using a predetermined pattern mask. It may include removing the remaining portion except for and removing the photosensitive resist layer from the metal plate. Hereinafter, the same may be used in the etching process of the present invention.

본 발명에서는 상기 제1측면(103)의 에칭시 정해진 패턴에 따라 하프 에칭이 수행되며, 예를 들면, 에칭 깊이(etch depth)(de1)를 약 150㎛ 정도로 할 수 있다.In the present invention, the first according to a predetermined pattern during the etching of the side 103, and half-etching is performed, for example, the etching depth (etch depth) (d e 1) may be about 150㎛.

본 발명에 따르면, 상기 제1측면(103) 식각시 상기 유닛 기판(101)들 사이에 일정 폭(w)을 갖는 소잉 라인(110)을 형성한다. 따라서, 상기 제1측면(103)의 패턴화를 위한 에칭 깊이(de1)와 같은 깊이로 형성될 수 있다. 상기 소잉 라인(110)의 식각은 상기 제1측면(103)의 패턴화를 위한 식각과 별도로 수행될 수 있으나, 공정 효율상 상기 제1측면(103)의 패턴화를 위한 식각과 동시에 수행되는 것이 바람직하다.According to the present invention, the sawing line 110 having a predetermined width w is formed between the unit substrates 101 when the first side 103 is etched. Therefore, it may be formed to the same depth as the etching depth (d e 1) for patterning the first side surface (103). The etching of the sawing line 110 may be performed separately from the etching for the patterning of the first side 103, but it may be performed simultaneously with the etching for the patterning of the first side 103 for process efficiency. desirable.

또한 본 발명에 따르면, 상기 소잉 라인(110)의 폭 방향으로 일정한 피치로 반복되는 복수의 돌기부(111)가 형성되도록 하여, 상기 폭 방향의 단면 형상이 파형을 이루도록 한다. 이러한 소잉 라인(110)의 파형 형태는 전술한 식각 공정에서 소잉 라인(110) 상의 레지스트층에 소정의 파형 형태를 갖도록 패턴을 형성한 후 에칭을 실시함으로써 구현될 수 있다.In addition, according to the present invention, a plurality of protrusions 111 are repeated at a constant pitch in the width direction of the sawing line 110, so that the cross-sectional shape of the width direction forms a waveform. The waveform shape of the sawing line 110 may be implemented by forming a pattern to have a predetermined waveform shape in the resist layer on the sawing line 110 in the aforementioned etching process, and then performing etching.

상기 제1몰딩부(150) 형성 단계(S300)는 상기 제1측면(103)에 패턴화된 식각부분에 절연 수지(150)로 코팅(도 7(c) 참조)하여 형성될 수 있다. 이때, 절연 수지로는 에폭시 수지, 폴리이미드 수지, 포토 솔더 레지스트, EMC 등이 사용될 수 있다.The forming of the first molding part 150 (S300) may be formed by coating an insulating resin 150 on the patterned etching part on the first side surface 103 (see FIG. 7C). At this time, an epoxy resin, a polyimide resin, a photo solder resist, EMC, or the like may be used as the insulating resin.

여기서, 상기 절연 수지는 빛 또는 자외선에 반응하는 물질이고, 제1몰딩부(150)를 제외한 부분이 빛 또는 자외선에 의하여 제거(도 7(d) 참조)되어 형성될 수 있다.Here, the insulating resin is a material reacting to light or ultraviolet rays, and a portion except for the first molding part 150 may be formed by removing the light or ultraviolet rays (see FIG. 7 (d)).

본 발명에 따르면, 상기 제1몰딩부(150)는 상기 소잉 라인(110)의 식각된 부분에도 상기와 동일하게 절연 수지가 코팅되어 충진된다.According to the present invention, the first molding part 150 is filled with an insulating resin coated on the etched portion of the sawing line 110 as described above.

상기 제2측면(104) 패턴화 단계(S400)는 반도체 칩을 지지하는 다이패드부(120) 및 반도체 칩 상의 입/출력 패드와 랜드부(130)를 전기적으로 연결시키는 라우팅부(140)를 형성하기 위해 정해진 패턴에 따라 식각(도 7(f) 참조)하는 단계이다. 이때, 다이패드부(120)와 라우팅부(140)를 전기적으로 분리시키기 위해 다이패드부(120)와 라우팅부(140)의 사이의 베이스 기판(102)이 제거되고, 전기적으로 연결된 라우팅부(140)와 랜드부(130)의 각각의 조합을 전기적으로 절연시키기 위해 라우팅부(140)들 사이의 베이스 기판(102)이 제거되어 라우터블 와이어 본딩 트레이스에 해당하는 라우팅 회로가 형성된다.The patterning step S400 of the second side 104 may include a die pad unit 120 supporting the semiconductor chip and a routing unit 140 electrically connecting the input / output pads and the land unit 130 on the semiconductor chip. In order to form, etching is performed according to a predetermined pattern (see FIG. 7 (f)). At this time, in order to electrically separate the die pad unit 120 and the routing unit 140, the base substrate 102 between the die pad unit 120 and the routing unit 140 is removed, and an electrically connected routing unit ( The base substrate 102 between the routing portions 140 is removed to electrically insulate each combination of the 140 and land portions 130 to form a routing circuit corresponding to the routeable wire bonding trace.

여기서, 종래 QFN 패키지용 리드 프레임(10)의 경우 랜드 피치가 약 200㎛ 수준인데, 이러한 랜드 피치 사이에 라우터블 회로를 형성시키기 위해서는 최소의 선폭을 구현하여 에칭이 실시되어야 한다. 예를 들어, 3-로우 라우터블 QFN을 제조하기 위해서는 1st 로우의 랜드 피치에 2개의 미세 회로가 구현되어야 하고, 이때 최소 선폭은 40㎛ 수준이다. 그러나, 현재의 에칭 용액 수준으로 해당 미세 회로를 구현하기에는 무리가 있다. 즉, 현재 에칭 용액의 에칭 팩터가 2.4 수준이라면 에칭 실시시 발생하는 언더컷 현상으로미세 회로 폭이 최소 8㎛ 수준으로 구현하기 어렵다. 계산에 의하면 에칭 팩터 4 이상의 에칭 용액이 필요할 것으로 예상되나, 이러한 에칭 용액의 개발이 쉬운 일이 아니다. 이와 같은 현실에서 종래에는 주로 2차 이상의 다단 에칭을 통하여 미세 회로의 와이어 본딩 트레이스를 구현하는 경우가 있다.In the case of the lead frame 10 for the conventional QFN package, the land pitch is about 200 μm, and in order to form a reroutable circuit between the land pitches, a minimum line width must be implemented to perform etching. For example, two microcircuits must be implemented at a land pitch of 1 st row in order to manufacture a 3-row reversible QFN, with a minimum line width of 40 μm. However, it is difficult to implement such a microcircuit at the current etching solution level. That is, if the etching factor of the current etching solution is 2.4 level, the undercut phenomenon generated during etching is difficult to realize the minimum circuit width of 8㎛ level. Calculations are expected to require etching solutions of etch factor 4 or higher, but the development of such etching solutions is not an easy task. In such a reality, the wire bonding trace of the microcircuit may be realized through the second or more multistage etching.

그러나, 본 발명에서는 공정이 복잡한 다단 에칭을 통하지 않고 에칭 팩터, 최소 요구 회로 폭, 제1측면(103)의 하프 에칭 깊이(de1) 등을 고려하여 상기 제1몰딩부(150)가 제2측면(104)으로 노출되지 않을 정도로 제2측면(104)을 이루는 베이스 기판(102) 전체를 먼저 하프 에칭(S310)(도 7(e) 참조)한 후 제2측면(104)을 정해진 패턴에 따라 식각함으로써 간단한 공정을 통해 미세 회로의 와이어 본딩 트레이스를 구현하게 된다. 구체적으로, 상기 예시적으로 설명한 선폭의 구현을 위해 제2측면(104)을 상기 제1식각부 상단(151)으로부터 약 20㎛ 두께(de2)를 남겨 두는 하프 에칭을 수행할 수 있다.However, in the present invention, the first molding part 150 may be formed in consideration of an etching factor, a minimum required circuit width, a half etching depth (d e 1) of the first side 103, and the like, without a complicated multi-step etching process. First, the entire base substrate 102 constituting the second side 104 is half etched (S310) (see FIG. 7E) so that the second side 104 is not exposed to the second side 104. By etching, the wire bonding trace of the microcircuit is realized through a simple process. In detail, in order to implement the line width described above, the half etching may be performed to leave the second side 104 having a thickness d e 2 of about 20 μm from the upper end 151 of the first etching part.

이러한 본 발명에 따른 제2측면(104)의 패턴화(S400) 이전의 하프 에칭(S310)을 통해 보다 박형화된 리드 프레임(100)을 제조할 수 있게 된다. 한편, 박형화에 따라 발생할 수 있는 리드 프레임(100)의 강성 저하 문제는 본 발명의 소잉 라인(110) 형상을 통해 충분히 해결할 수 있다.Through the half etching (S310) before the patterning (S400) of the second side 104 according to the present invention it is possible to manufacture a thinner lead frame 100. On the other hand, the problem of lowering the rigidity of the lead frame 100 may occur due to the thinning can be sufficiently solved through the sawing line 110 shape of the present invention.

이하, 본 발명에 따른 반도체 패키지 제조방법에 대하여 상세히 설명한다.
Hereinafter, a method of manufacturing a semiconductor package according to the present invention will be described in detail.

도 8은 본 발명의 일실시예에 따른 반도체 패키지 제조 과정을 나타낸 흐름도이고, 도 9는 도 8의 제조 과정을 설명하는 단면도이다.8 is a flowchart illustrating a semiconductor package manufacturing process according to an embodiment of the present invention, and FIG. 9 is a cross-sectional view illustrating the manufacturing process of FIG. 8.

도 8 및 도 9를 참조하면, 본 발명에 따른 반도체 패키지(201) 제조방법은 상술한 본 발명의 리드 프레임 제조방법에 따라 제조된 리드 프레임(100)을 준비하는 단계(S500)로부터, 도금층(160) 형성 단계(S600), 반도체 칩(105) 부착 단계(S700), 와이어(106) 본딩 단계(S800), 제2몰딩부(170) 형성 단계(S900) 및 소잉 단계(S1000)를 포함한다.8 and 9, the method of manufacturing a semiconductor package 201 according to the present invention may include preparing a lead frame 100 manufactured according to the method of manufacturing a lead frame of the present invention as described above (S500). 160) forming step (S600), attaching semiconductor chip 105 (S700), wire 106 bonding step (S800), second molding unit 170 forming step (S900), and sawing step (S1000). .

상기 도금층(160) 형성 단계(S600)는 통상 사용되는 방법 즉, 도금 레지스트층 도포 단계, 도금 영역 노출 단계, 도금 단계 및 도금 레지스트 제거 단계로 이루어질 수 있다.The forming of the plating layer 160 (S600) may be performed by a commonly used method, that is, applying a plating resist layer, exposing a plating region, plating, and removing a plating resist.

상기 도금 레지스트층 도포 단계에서는 도금 레지스트층을 상기 제1측면 및 상기 제2측면에 도포하여 수행되고, 상기 도금 영역 노출 단계에서는 노광 및 현상에 의해 도금이 실시될 영역을 노출시켜 수행될 수 있다. 이때, 노출되는 도금 영역은 상기 다이패드부(120), 상기 랜드부(130) 및 상기 라우팅부(140)가 될 수 있다. 이후, 노출된 도금 영역에 도금을 실시하고 도금 레지스트를 박리하여 도금 영역을 제외한 제1몰딩부(150) 영역이 노출되도록 할 수 있다. The plating resist layer coating step may be performed by applying a plating resist layer on the first side surface and the second side surface, and in the plating region exposing step, the plating area may be exposed by exposure and development. In this case, the exposed plating region may be the die pad part 120, the land part 130, and the routing part 140. Thereafter, plating may be performed on the exposed plating region and the plating resist may be peeled off so that the first molding portion 150 except for the plating region is exposed.

이러한 도금층(160) 형성 단계(S600)는 제1측면(103)의 제1도금층(161)과 제2측면(104)의 제2도금층(162)을 하나의 공정으로 형성하여 제조 공정을 단순화할 수 있다.In the forming of the plating layer 160 (S600), the first plating layer 161 of the first side 103 and the second plating layer 162 of the second side 104 may be formed in one process to simplify the manufacturing process. Can be.

상기 반도체 칩(105) 부착 단계(S700)는 반도체 칩(105)을 다이패드부(120)에 탑재하는 단계로, 상기 반도체 칩(105)은 접착물질에 의해 다이패드부(120) 상에 부착시켜 견고하게 고정시킬 수 있다. 다만, 이에 한정되지 않고, 다른 실시예로서 반도체 칩을 플립칩 본딩 방식에 의하여 실장할 수도 있다.Attaching the semiconductor chip 105 (S700) is a step of mounting the semiconductor chip 105 on the die pad part 120, and the semiconductor chip 105 is attached onto the die pad part 120 by an adhesive material. It can be fixed firmly. However, the present invention is not limited thereto and as another example, the semiconductor chip may be mounted by a flip chip bonding method.

상기 와이어 본딩 단계(S800)는 반도체 칩(105) 상에 형성된 입/출력 패드와 상기 라우팅부(140)를 와이어(106)로 본딩하는 단계로서, 반도체 칩(105)과 라우팅부(140)를 전기적으로 연결시키는 단계이다. 구체적으로, 와이어(106) 본딩 단계에서 주로 금(Au) 성분으로 된 접속 부재인 금속 와이어(106)의 일단을 반도체 칩(105)의 상면으로 노출된 입/출력 패드에 접합시킨다. 또한, 반도체 칩(105)의 입/출력 패드로부터 연장되는 접속 부재인 금속 와이어(106)의 타단을 라우팅부(140)의 선단에 접합시킨다. 이에 따라, 반도체 칩(105)과 리드 프레임(100) 간에 전기 신호의 인터커넥션(interconnection)을 형성하게 된다. The wire bonding step (S800) is a step of bonding the input / output pads formed on the semiconductor chip 105 and the routing unit 140 with the wires 106, and the semiconductor chip 105 and the routing unit 140. This is an electrical connection step. Specifically, in the bonding step of the wire 106, one end of the metal wire 106, which is a connection member mainly made of gold (Au), is bonded to the input / output pad exposed to the upper surface of the semiconductor chip 105. In addition, the other end of the metal wire 106, which is a connecting member extending from the input / output pad of the semiconductor chip 105, is joined to the tip of the routing unit 140. Accordingly, an interconnection of the electrical signal is formed between the semiconductor chip 105 and the lead frame 100.

상기 제2몰딩부 형성 단계(S900)는 상기 반도체 칩(105), 상기 본딩 와이어(106), 상기 랜드부(130) 및 상기 라우팅부(140)를 포함하는 제2측면(104)을 몰딩 수지(170)를 이용하여 밀봉하는 단계로서, 상기 반도체 칩(105) 등 상기 제2측면부(104)를 외부 환경으로부터 보호되도록 하는 단계이다. 예를 들면, 상기 반도체 칩(105)이 탑재된 리드 프레임(100)을 수지 성형용 금형 내에 수납시킨 후, EMC(170)를 주입하고 적정 고온에서 경화를 수행하여 리드 프레임(100)의 하면(제1측면)(103)을 제외한 상층 부분 전체를 밀봉하는 성형 수지(170)의 유입으로 반도체 칩(105)은 밀봉되고 반도체 칩(105)과 리드 프레임(100)은 일체화된 반도체 패키지(200)를 이루게 된다.The forming of the second molding part (S900) may be performed by molding a second side 104 including the semiconductor chip 105, the bonding wire 106, the land part 130, and the routing part 140. Sealing by using the 170, the second side portion 104 such as the semiconductor chip 105 to be protected from the external environment. For example, after accommodating the lead frame 100 on which the semiconductor chip 105 is mounted in a mold for molding a resin, the EMC 170 is injected and curing is performed at an appropriate high temperature so as to form a lower surface of the lead frame 100 ( The semiconductor chip 200 is sealed and the semiconductor chip 105 and the lead frame 100 are integrated by the inflow of the molding resin 170 which seals the entire upper portion except for the first side 103. Will be achieved.

상기 소잉 단계(S1000)에서는 상호 연결된 일체화된 반도체 패키지(200)를 소잉 장치를 이용하여 도 9에 도시된 바와 같이 유닛 기판 사이(세로 점선 부분)을 소잉하여 개별 반도체 패키지(201)를 제조하게 된다. 이때, 상기 돌기부(111)를 포함하는 소잉 라인(110)이 전체적으로 제거된다.
In the sawing step (S1000), the individual semiconductor packages 201 are manufactured by sawing unit integrated semiconductor packages 200 between the unit substrates (vertical dotted lines) as shown in FIG. 9 using a sawing device. . At this time, the sawing line 110 including the protrusion 111 is entirely removed.

실시예Example

도전성 베이스 기판으로 약 200㎛ 두께의 구리 원소재를 이용하여 제1측면을 정해진 패턴에 따라 약 150㎛ 깊이로 식각하고, EMC로 제1측면을 코팅한 후 자외선을 조사하여 식각된 부분을 제외한 영역의 EMC를 제거하였다. 이때, 유닛 기판 사이에 동일한 깊이로 소잉 라인을 그 폭 방향의 단면 형상이 물결(정현파) 형상이 되도록 형성하여 EMC가 충진되도록 하였다. 이후, 제2측면 전체를 약 30㎛ 정도 하프 에칭으로 제거하고 정해진 패턴에 따라 식각하여 반도체 패키지용 리드 프레임을 제조하였다.
An area of the conductive base substrate is etched to a depth of about 150㎛ according to a predetermined pattern by using a copper raw material of about 200㎛ thickness, except for the portion etched by irradiation with ultraviolet rays after coating the first side with EMC EMC was removed. At this time, a sawing line was formed at the same depth between the unit substrates so that the cross-sectional shape in the width direction became a wave (sine wave) shape so that EMC was filled. Then, the entire second side was removed by half etching about 30 μm and etched according to a predetermined pattern to manufacture a lead frame for a semiconductor package.

비교예Comparative example

상기 실시예에서 상기 소잉 라인의 폭 방향 단면 형상을 직선형이 되도록 식각한 것을 제외하고는 상기 실시예와 동일한 방법으로 반도체 패키지용 리드 프레임을 제조하였다.
A lead frame for a semiconductor package was manufactured in the same manner as in the above embodiment except that the cross-sectional shape of the sawing line in the width direction was etched to be straight.

실험예Experimental Example

상기 실시예 및 비교예에 따라 제조된 리드 프레임에 대하여 하기의 평가 조건으로 리드 프레임으로부터 유닛 기판이 탈착되는지 여부를 조사하였다.It was investigated whether the unit substrate was detached from the lead frame with the following evaluation conditions with respect to the lead frame manufactured according to the said Example and the comparative example.

평가조건: 통상의 굽힘 시험 방식으로 각 리드 프레임에 동일하게 굽힘강도를 증가시키면서 어느 한 리드 프레임에서 유닛 기판의 탈착 현상이 발생할 때까지 굽힘 시험을 실시하였다. 상기 굽힘 시험을 10회 반복하였다.
Evaluation conditions: The bending test was performed until the detachment phenomenon of the unit board | substrate occurred in either lead frame, increasing the bending strength similarly to each lead frame by the normal bending test system. The bending test was repeated 10 times.

상기 10회의 굽힘 시험 결과, 모두 비교예에 따른 리드 프레임에서 유닛 기판의 탈착 현상이 발생할 때까지도 실시예에 따른 리드 프레임에서는 유닛 기판의 탈착 현상이 전혀 발생하지 않았다.As a result of the 10 bending tests, the detachment of the unit substrate did not occur at all in the lead frame according to the embodiment even until detachment of the unit substrate occurred in the lead frame according to the comparative example.

도 10은 상기 실험예에 따른 리드 프레임의 유닛 기판 탈착 결과를 나타낸 사진이다. 도 10에서 (a) 및 (b)는 비교예에 따라 제조된 리드 프레임 및 일부를 확대한 사진이고, (c) 및 (d)는 실시예에 따라 제조된 리드 프레임 및 일부를 확대한 사진이다.10 is a photograph showing a unit substrate detachment result of the lead frame according to the experimental example. (A) and (b) in FIG. 10 are enlarged photographs of a lead frame and a portion manufactured according to a comparative example, and (c) and (d) are enlarged photographs of a lead frame and a portion manufactured according to an embodiment. .

도 10을 참조하면, 비교예와 같이 소잉 라인을 일자형으로 하프 에칭하여 절연 수지를 충진시킨 경우 다수의 유닛 기판이 탈착되고 있으나, 본 발명에 따라 절연 수지와 리드 프레임의 접착력 향상을 위해 소잉 라인에 일정 파형 형상을 주어 제조된 실시예의 경우 유닛 기판의 탈착 현상이 전혀 발생하지 않았음을 알 수 있다.
Referring to FIG. 10, in the case of filling the insulating resin by half-etching the sawing line in a straight line like the comparative example, a plurality of unit substrates are detached. However, according to the present invention, a plurality of unit substrates are detached from the sawing line in order to improve adhesion between the insulating resin and the lead frame. In the case of the embodiment manufactured by giving a certain waveform shape, it can be seen that the detachment phenomenon of the unit substrate did not occur at all.

이상의 설명은, 본 발명의 구체적인 실시예에 관한 것이다. 본 발명에 따른 상기 실시예는 설명의 목적으로 개시된 사항이나 본 발명의 범위를 제한하는 것으로 이해되지는 않으며, 해당 기술분야에서 통상의 지식을 가진 자라면 본 발명의 본질을 벗어나지 아니하고 다양한 변경 및 수정이 가능한 것으로 이해되어야 한다. 따라서, 이러한 모든 수정과 변경은 특허청구범위에 개시된 발명의 범위 또는 이들의 균등물에 해당하는 것으로 이해될 수 있다.The foregoing is a description of specific embodiments of the present invention. The above embodiments according to the present invention are not to be understood as limiting the scope of the present invention or the matter disclosed for the purpose of description, and those skilled in the art without departing from the spirit of the present invention various changes and modifications It should be understood that this is possible. It is therefore to be understood that all such modifications and alterations are intended to fall within the scope of the invention as disclosed in the following claims or their equivalents.

100: 리드 프레임 구조 101: 유닛 기판
102: 베이스 기판 103: 제1측면
104: 제2측면 105: 반도체 칩
106: 본딩 와이어 110: 소잉 라인
111: 돌기부 120: 다이패드부
130: 랜드부 140: 라우팅부
150: 제1몰딩부 160: 도금층
170: 제2몰딩부 200, 201: 반도체 패키지100: lead frame structure 101: unit substrate
102: base substrate 103: first side
104: second side 105: semiconductor chip
106: bonding wire 110: sawing line
111: protrusion 120: die pad portion
130: land portion 140: routing portion
150: first molding portion 160: plating layer
170: second molding part 200, 201: semiconductor package

Claims (9)

도전성 베이스 기판으로 이루어지고, 반도체 칩을 지지하는 다이패드부, 외부 회로에 접속되는 복수의 랜드부, 반도체 칩 상의 입/출력 패드와 상기 랜드부를 전기적으로 연결시키는 라우팅부 및 상기 복수의 랜드부 사이에 절연 수지로 충진된 제1몰딩부를 포함하여 형성되는 유닛 기판들이 서로 연결되어 매트릭스 형태로 배열되는 반도체 패키지용 리드 프레임 구조에 있어서,
상기 유닛 기판들 사이에 일정 폭 및 깊이의 소잉 라인이 형성되되, 상기 소잉 라인은 상기 제1몰딩부에 의해 충진되고, 상기 제1몰딩부와 접착되는 표면적 증가를 위해 상기 폭 방향으로 1 이상의 돌기부가 형성된 것을 특징으로 하는 반도체 패키지용 리드 프레임 구조.A die pad portion supporting a semiconductor chip, a plurality of land portions connected to an external circuit, a routing portion electrically connecting the input / output pad and the land portion on the semiconductor chip, and the plurality of land portions. In a lead frame structure for a semiconductor package in which unit substrates including a first molding portion filled with an insulating resin are connected to each other and arranged in a matrix form,
A sawing line having a predetermined width and depth is formed between the unit substrates, wherein the sawing line is filled by the first molding portion, and at least one protrusion in the width direction for increasing the surface area bonded to the first molding portion. Lead frame structure for a semiconductor package, characterized in that formed. 제1항에 있어서,
상기 소잉 라인은 상기 돌기부가 일정한 피치로 반복 형성되어 상기 폭 방향의 단면 형상이 파형을 이루는 것을 특징으로 하는 반도체 패키지용 리드 프레임 구조.The method of claim 1,
The sawing line is a lead frame structure for a semiconductor package, characterized in that the projecting portion is formed repeatedly at a constant pitch so that the cross-sectional shape in the width direction has a waveform. 제2항에 있어서,
상기 파형은 구형파, 삼각파, 사다리꼴파 및 정현파로 이루어진 군에서 선택되는 어느 하나인 것을 특징으로 하는 반도체 패키지용 리드 프레임 구조.The method of claim 2,
The waveform is a lead frame structure for a semiconductor package, characterized in that any one selected from the group consisting of square wave, triangle wave, trapezoidal wave and sine wave. 제1항에 있어서,
상기 소잉 라인은 상기 라우팅부를 포함하는 측면의 반대 측면에 형성된 것을 특징으로 하는 반도체 패키지용 리드 프레임 구조. The method of claim 1,
And the sawing line is formed on an opposite side of a side including the routing part. 제1항에 있어서,
상기 절연 수지는 에폭시 수지, 폴리이미드 수지, 포토 솔더 레지스트 및 EMC(epoxy mold compound)로 이루어진 군에서 선택되는 1 이상인 것을 특징으로 하는 반도체 패키지용 리드 프레임 구조.The method of claim 1,
The insulating resin is a lead frame structure for a semiconductor package, characterized in that at least one selected from the group consisting of epoxy resin, polyimide resin, photo solder resist and EMC (epoxy mold compound). 도전성 베이스 기판에서 외부 회로에 접속되는 복수의 랜드부 형성을 위해 제1측면을 식각하여 패턴화하는 제1단계, 상기 복수의 랜드부 사이에 절연 수지로 제1몰딩부를 형성하는 제2단계 및 반도체 칩을 지지하는 다이패드부와 반도체 칩 상의 입/출력 패드와 상기 랜드부를 전기적으로 연결시키는 라우팅부 형성을 위해 제2측면을 식각하여 패턴화하는 제3단계를 포함하여 형성되는 유닛 기판들이 서로 연결되어 매트릭스 형태로 배열되는 반도체 패키지용 리드 프레임 제조방법에 있어서,
상기 제1단계에서 상기 제1측면 식각시 상기 유닛 기판들 사이에 일정 폭 및 깊이의 소잉 라인을 형성하되, 상기 폭 방향으로 일정한 피치로 반복되는 복수의 돌기부가 형성되도록 하여 상기 폭 방향의 단면 형상이 파형을 이루도록 하고, 상기 제2단계에서 상기 소잉 라인에도 상기 제1몰딩부가 형성되도록 하는 것을 특징으로 하는 반도체 패키지용 리드 프레임 제조방법.A first step of etching and patterning a first side surface to form a plurality of land portions connected to an external circuit in a conductive base substrate, a second step of forming a first molding portion with an insulating resin between the plurality of land portions, and a semiconductor The unit substrates formed by the die pad portion supporting the chip and the third step of etching and patterning the second side to form a routing portion electrically connecting the input / output pads on the semiconductor chip and the land portion are connected to each other. In the lead frame manufacturing method for a semiconductor package is arranged in a matrix form,
In the first step, a sawing line having a predetermined width and depth is formed between the unit substrates when the first side is etched, and a plurality of protrusions are formed at a predetermined pitch in the width direction to form a cross-sectional shape in the width direction. And forming the waveform and forming the first molding part on the sawing line in the second step. 제6항에 있어서,
상기 제1단계에서 상기 제1측면의 식각은 하프 에칭으로 수행되는 것을 특징으로 하는 반도체 패키지용 리드 프레임 제조방법.The method according to claim 6,
The etching of the first side surface in the first step is a method for manufacturing a lead frame for a semiconductor package, characterized in that performed by half etching. 제6항에 있어서,
상기 제3단계의 상기 제2측면 패턴화 이전에 상기 제1몰딩부가 노출되지 않도록 상기 제2측면 전체를 하프 에칭하는 단계를 포함하는 것을 특징으로 하는 반도체 패키지용 리드 프레임 제조방법.The method according to claim 6,
And half-etching the entire second side such that the first molding part is not exposed before the second side patterning of the third step. 도전성 베이스 기판으로 이루어지고, 반도체 칩을 지지하는 다이패드부, 외부 회로에 접속되는 복수의 랜드부, 반도체 칩 상의 입/출력 패드와 상기 랜드부를 전기적으로 연결시키는 라우팅부 및 상기 복수의 랜드부 사이에 절연 수지로 충진된 제1몰딩부를 포함하여 형성되는 유닛 기판들이 서로 연결되어 매트릭스 형태로 배열되는 반도체 패키지용 리드 프레임을 이용한 반도체 패키지 제조방법에 있어서,
(a) 제6항 내지 제8항 중 어느 한 항의 방법으로 상기 리드 프레임을 준비하는 단계;
(b) 상기 다이패드부, 상기 랜드부 및 상기 라우팅부를 도금하는 단계;
(c) 상기 다이패드부 상에 반도체 칩을 부착하는 단계;
(d) 상기 반도체 칩 상의 입/출력 패드와 상기 라우팅부를 전도성 소재의 와이어로 본딩하는 단계;
(e) 상기 반도체 칩, 상기 다이패드, 상기 와이어, 상기 랜드부 및 상기 라우팅부를 포함하는 제2측면에 절연 수지로 제2몰딩부를 형성하는 단계; 및
(e) 개별 반도체 패키지가 형성되도록 상기 유닛 기판들 사이를 소잉하는 단계;
를 포함하는 반도체 패키지 제조방법.A die pad portion supporting a semiconductor chip, a plurality of land portions connected to an external circuit, a routing portion electrically connecting the input / output pad and the land portion on the semiconductor chip, and the plurality of land portions. A method of manufacturing a semiconductor package using a lead frame for a semiconductor package in which unit substrates including a first molding part filled with an insulating resin are connected to each other and arranged in a matrix form,
(a) preparing the lead frame by the method of any one of claims 6 to 8;
(b) plating the die pad portion, the land portion, and the routing portion;
(c) attaching a semiconductor chip on the die pad unit;
(d) bonding the input / output pads on the semiconductor chip and the routing unit with wires of a conductive material;
(e) forming a second molding part with an insulating resin on a second side surface including the semiconductor chip, the die pad, the wire, the land part, and the routing part; And
(e) sawing between the unit substrates so that an individual semiconductor package is formed;
Semiconductor package manufacturing method comprising a.
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CN110610919A (en) * 2019-09-23 2019-12-24 日月光半导体(上海)有限公司 Lead frame, manufacturing method and packaging structure
KR20220126100A (en) * 2021-03-08 2022-09-15 해성디에스 주식회사 Semiconductor package substrate, method for manufacturing the same, Semiconductor package and method for manufacturing the same

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