KR20130021771A - Semiconductor device - Google Patents

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Abstract

PURPOSE: A semiconductor device is provided to reduce the on resistance of a device by preventing the diffusion of a depletion layer generated in a pn junction through a depletion diffusion preventing layer on the side of a trench gate. CONSTITUTION: An electric field dispersion layer(61) is formed on the lower side of a trench source(60). The electric field dispersion layer is formed by implanting P-type ions and disperses electric field concentrated on a lower oxidation layer(59). A depletion diffusion preventing layer(62) is formed on the upper side of an N- epitaxial layer(3). The depletion diffusion preventing layer prevents the diffusion of the depletion layer in a pn junction on the lower side of a trench source to affect a current flow. The depletion diffusion preventing layer forms an N+ region by an epitaxial growth method. [Reference numerals] (2) N+ substrate; (3) N- epitaxial layer

Description

반도체 소자{Semiconductor device}Semiconductor device

본 발명은 전력 반도체 소자에 관한 것으로서, 더욱 상세하게는 높은 항복전압과 낮은 온저항을 동시에 충족시킬 수 있는 반도체 소자에 관한 것이다.
The present invention relates to a power semiconductor device, and more particularly, to a semiconductor device capable of satisfying a high breakdown voltage and a low on-resistance simultaneously.

최근 응용기기의 대형화 및 대용량 추세에 따라 높은 항복전압(Breakdown Voltage)과 높은 전류, 고속 스위칭 특성을 갖는 전력용 반도체 소자의 필요성이 대두되고 있다.Recently, the need for power semiconductor devices having high breakdown voltage, high current, and high-speed switching characteristics is increasing due to the trend of larger and larger applications.

이러한 전력 반도체 소자에서는 매우 큰 전류를 흐르게 하면서도 도통 상태에서 전력 손실을 적게 하기 위하여 낮은 온 저항(On-resistance) 또는 낮은 포화전압이 요구된다.In such a power semiconductor device, low on-resistance or low saturation voltage is required in order to allow a very large current to flow while reducing power loss in a conductive state.

또한 오프 상태 또는 스위치가 오프되는 순간에 전력 반도체 소자의 양단에 인가되는 PN 접합의 역방향 고전압에 견딜 수 있는 특성, 즉 높은 항복전압 특성이 기본적으로 요구된다.In addition, a characteristic that can withstand the reverse high voltage of the PN junction applied to both ends of the power semiconductor element at the time of the off state or the switch off, that is, a high breakdown voltage characteristic is basically required.

전력 반도체 소자를 제조함에 있어서 반도체 소자의 정격전압에 따라 사용되는 원자재의 에피 영역 또는 드리프트(Drift) 영역의 농도와 두께가 결정된다.In manufacturing a power semiconductor device, the concentration and thickness of the epi area or the drift area of the raw material used are determined according to the rated voltage of the semiconductor device.

항복전압의 이론에 의해 요구되는 원자재의 농도 및 두께와 함께 원하는 수준의 적합한 항복전압을 얻기 위해서는 PN 접합 구조를 적절히 활용하여 PN 접합의 리버스 바이어스 모드에서의 공핍층 확장에 따라 유기되는 전계를 알맞게 분산시킴으로써 반도체 및 유전체의 경계면에서 표면 전계가 높아지는 것을 최소화해야 하며, 전력 반도체 소자의 항복전압에 있어 원자재가 가지고 있는 고유의 임계 전계까지 충분히 견딜 수 있도록 소자를 설계해야 한다.In order to achieve the desired breakdown voltage at the desired level along with the concentration and thickness of the raw material required by the breakdown voltage theory, the PN junction structure is properly utilized to properly disperse the induced electric field due to the depletion layer expansion in the reverse bias mode of the PN junction. By minimizing the increase in the surface electric field at the interface between the semiconductor and the dielectric, the device must be designed to withstand the inherent critical field of the raw material in the breakdown voltage of the power semiconductor device.

도 1은 종래의 트렌치 MOSFET(Metal Oxide Semiconductor Field Effect Transistor)을 도시한 단면도이다.1 is a cross-sectional view showing a conventional trench MOSFET (Metal Oxide Semiconductor Field Effect Transistor).

도시된 바와 같이, 종래의 트렌치 MOSFET은, 드레인 전극(1)과, 상기 드레인 전극(1) 위에 위치된 N+ 기판(2)과, 상기 N+ 기판(2) 위에 형성된 N- 에피층(3)과, 상기 N- 에피층(3) 위에 형성된 P 베이스층(4)과, 상기 P 베이스층(4) 위에 형성된 N+ 소스 영역(5)과, 상기 소스 영역(5) 및 베이스층(4)을 관통하여 에피층(3)의 일부 영역까지 일정 깊이로 형성된 트렌치(6)와, 상기 트렌치(6)의 내측면에 형성된 게이트 산화막(7)과, 상기 트렌치(6)의 게이트 산화막(7) 위로 충진된 폴리실리콘 게이트(8)와, 상기 소스 영역(5)과 폴리실리콘 게이트(8) 위에 형성된 산화막(9)과, 다수의 소스 영역(5) 및 P 베이스층(4)을 연결하는 소스 전극(10)을 포함하여 구성된다.As shown, a conventional trench MOSFET includes a drain electrode 1, an N + substrate 2 positioned on the drain electrode 1, an N- epi layer 3 formed on the N + substrate 2, and Through the P base layer 4 formed on the N− epi layer 3, the N + source region 5 formed on the P base layer 4, the source region 5 and the base layer 4. To fill a portion of the epitaxial layer 3 to a predetermined depth, the gate oxide film 7 formed on the inner side of the trench 6, and the gate oxide film 7 of the trench 6. A polysilicon gate 8, an oxide film 9 formed on the source region 5 and the polysilicon gate 8, and a source electrode connecting the plurality of source regions 5 and the P base layer 4. 10) including.

이와 같이 트렌치 게이트 구조를 갖는 MOSFET은 구조 특성상 항복전압이 트렌치 게이트 산화막(7) 하단에 집중되는 전계에 의해 결정되기 때문에 평면형 게이트 구조를 가지는 MOSFET에 비해 항복전압이 낮다.As described above, the MOSFET having the trench gate structure has a lower breakdown voltage than the MOSFET having the planar gate structure because the breakdown voltage is determined by the electric field concentrated at the bottom of the trench gate oxide film 7 due to the structure characteristic.

즉, 트렌치 게이트 전력 반도체 소자의 경우 트렌치 게이트 산화막(7) 하단에 전계가 집중되는 전계 밀집(Electric Field Crowding) 효과로 인해 산화막이 파괴되는 항복 현상이 발생하여 원자재가 가지고 있는 고유의 임계전압에 의한 항복전압보다 매우 낮은 항복 전압을 나타내는 것이다.That is, in the case of the trench gate power semiconductor device, a breakdown phenomenon occurs in which the oxide film is destroyed due to an electric field crowding effect in which an electric field is concentrated at the bottom of the trench gate oxide film 7, and thus, due to the intrinsic threshold voltage of the raw material. The breakdown voltage is much lower than the breakdown voltage.

이에 따라 트렌치 게이트 산화막(7) 하단의 전계 밀집으로 인한 항복 현상의 문제점을 해소하면서 전력 반도체 소자의 주요 특징인 항복전압과 온 저항을 개선할 필요가 있다.Accordingly, it is necessary to improve the breakdown voltage and the on resistance, which are the main characteristics of the power semiconductor device, while solving the problem of the breakdown phenomenon due to the electric field density at the bottom of the trench gate oxide layer 7.

트렌치 게이트 구조의 항복전압을 향상시키기 위해 여러 가지 기술들이 제시된 바 있으며, 이 중 하나로 트렌치 게이트 하단에 P+ 쉴딩(Shielding) 영역을 이온 주입으로 형성시켜 직접적으로 트렌치 게이트 하단 산화막의 전계를 완화시켜주는 방법이 있다.Various techniques have been proposed to improve the breakdown voltage of the trench gate structure, and one of them is a method of directly relaxing the electric field of the oxide oxide under the trench gate by forming a P + shielding region under the trench gate by ion implantation. There is this.

또 다른 방법으로는 소스를 트렌치(소정 깊이)로 형성한 뒤 트렌치 소스에 이온 주입으로 P+ 영역을 형성시켜 트렌치 게이트 하단에 집중되는 전계를 완화시켜주는 방법이 있다.Another method is to form a source in a trench (predetermined depth) and then form a P + region by implanting ions into the trench source to mitigate the electric field concentrated at the bottom of the trench gate.

그러나, 이러한 방법들은 새로 형성되는 P+ 영역으로 인해 JFET(Junction Field-effect Transistor) 저항이 증가하여 전체적인 소자의 온 저항이 증가하게 된다.
However, these methods increase the junction field-effect transistor (JFET) resistance due to the newly formed P + region, which increases the on-resistance of the entire device.

본 발명은 상기와 같은 문제점을 해결하기 위하여, 트렌치 소스에 P+ 영역을 형성하여 트렌치 게이트 하단에 집중되는 전계를 완화시켜주는 구조에 추가로 높은 농도의 N+ 영역을 형성하여 공핍층의 확산을 방지함으로써 소자의 온저항을 저감할 수 있는 반도체 소자를 제공하는데 그 목적이 있다.
In order to solve the above problems, by forming a P + region in the trench source to relieve the electric field concentrated at the bottom of the trench gate to form a high concentration of N + region to prevent diffusion of the depletion layer It is an object of the present invention to provide a semiconductor device capable of reducing the on-resistance of the device.

상기한 목적을 달성하기 위해 본 발명에 따른 반도체 소자는 트렌치 소스의 하단에 배치되며, 트렌치 소스에 PN 접합을 형성하여 트렌치 게이트 하단의 산화막에 집중되는 전계를 분산시키는 전계분산층을 포함하되, N- 에피층의 상단부에 배치되며, 상기 전계분산층이 형성하는 PN 접합의 공핍층 확산을 방지하는 공핍확산방지층을 더 포함하는 것을 특징으로 한다.In order to achieve the above object, the semiconductor device according to the present invention is disposed at the bottom of the trench source, and includes a field dispersion layer for forming a PN junction in the trench source to disperse the electric field concentrated in the oxide film at the bottom of the trench gate, N It is disposed on the upper end of the epi layer, characterized in that it further comprises a depletion diffusion prevention layer for preventing the depletion layer diffusion of the PN junction formed by the field dispersion layer.

특히, 상기 전계분산층은 P형 이온주입으로 형성되는 것을 특징으로 한다.In particular, the field dispersion layer is characterized in that formed by P-type implantation.

또한, 상기 공핍확산방지층은 에피텍셜 성장법에 의해 N+ 영역을 형성하는 것을 특징으로 한다.
In addition, the depletion diffusion prevention layer is characterized by forming an N + region by the epitaxial growth method.

본 발명에 따른 반도체 소자의 장점을 설명하면 다음과 같다.The advantages of the semiconductor device according to the present invention are as follows.

1. 항복전압을 향상시키기 위해 트렌치 소스에 p형 이온주입으로 전계분산층을 형성함에 따라, 트렌치 게이트의 측면에 공핍확산방지층(높은 농도의 N+ 영역)을 형성하여 전계분산층이 형성하는 PN 접합에서 발생하는 공핍층의 확산을 방지함으로써, 소자의 온저항을 저감할 수 있다.
1. PN junction is formed on the side of the trench gate to form a depletion diffusion layer (high concentration N + region) by forming p-type ion implantation into the trench source to improve breakdown voltage. By preventing the depletion of the depletion layer generated at, the on-resistance of the device can be reduced.

도 1은 종래기술에 따른 트렌치 게이트 구조를 가지는 MOSFET을 보여주는 단면도
도 2는 본 발명에 따른 트렌치 게이트 구조를 가지는 반도체 소자를 보여주는 단면도
도 3은 전계분산층만을 가지는 트렌치 게이트 구조의 반도체 소자를 보여주는 단면도
도 4는 전계분산층(P 플러그)의 깊이에 따른 항복전압을 실시예, 비교예 1 및 비교예 2 별로 비교하는 그래프
도 5는 전계분산층(P 플러그)의 깊이에 따른 온저항을 실시예, 비교예 1 및 비교예 2 별로 비교하는 그래프1 is a cross-sectional view showing a MOSFET having a trench gate structure according to the prior art
2 is a cross-sectional view showing a semiconductor device having a trench gate structure according to the present invention.
3 is a cross-sectional view illustrating a semiconductor device having a trench gate structure having only a field dispersion layer.
Figure 4 is a graph comparing the breakdown voltage according to the depth of the field dispersion layer (P plug) for each Example, Comparative Example 1 and Comparative Example 2
5 is a graph comparing on-resistance according to the depth of the field dispersion layer (P plug) according to Examples, Comparative Examples 1 and 2;

이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세하게 설명하기로 한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings so that those skilled in the art may easily implement the present invention.

도 2는 본 발명에 따른 트렌치 게이트 구조를 가지는 반도체 소자를 보여주는 단면도이다.2 is a cross-sectional view illustrating a semiconductor device having a trench gate structure according to the present invention.

본 발명은 트렌치 소스(60)에 PN 접합을 형성시켜 항복전압을 향상시켜주는 구조에 추가로 높은 농도의 N+ 영역을 형성하여 전류의 흐름을 방해하는 공핍층의 확산을 방지함으로써, 소자의 온저항을 저감할 수 있는 반도체 소자에 관한 것이다.The present invention forms a PN junction in the trench source 60 to improve the breakdown voltage, thereby forming a high concentration of N + region to prevent diffusion of the depletion layer that impedes the flow of current. It relates to a semiconductor device capable of reducing the

이러한 본 발명의 소자에서는 공핍층의 확산을 방지하기 때문에 전체적인 온 저항이 종래 소자 대비 동등 수준이면서 항복전압은 크게 증가하도록 구성된다. In the device of the present invention, since the diffusion of the depletion layer is prevented, the overall on-resistance is equivalent to that of the conventional device, and the breakdown voltage is configured to increase significantly.

본 발명에 따른 반도체 소자는 드레인 전극(1)과, 상기 드레인 전극(1) 위에 형성된 N+ 기판(2)과, 상기 N+ 기판(2) 위에 형성된 N- 에피층(3)과, 상기 N- 에피층(3) 위에 형성된 P 베이스층(54)과, 상기 P 베이스층(54) 위에 형성된 N+ 소스영역(55)과, 상기 N+ 소스영역(55) 및 P 베이스층(54)을 관통하여 N- 에피층(3)의 일부 영역까지 일정 깊이로 형성된 트렌치(56)와, 상기 트렌치(56)의 내측면에 형성된 게이트 산화막(57)과, 상기 트렌치(56) 내부에 게이트 산화막(57) 위로 충진된 폴리실리콘 게이트(58)와, 상기 N+ 소스영역(55) 및 폴리실리콘 게이트(58) 위에 형성된 산화막(59)과, 트렌치(56)를 중심으로 다수의 N+ 소스영역(55) 및 P 베이스층(54)을 관통하여 N- 에피층(3)의 일부 영역까지 일정 깊이로 형성되는 트렌치 소스(60)를 포함하여 구성된다.The semiconductor device according to the present invention comprises a drain electrode 1, an N + substrate 2 formed on the drain electrode 1, an N− epitaxial layer 3 formed on the N + substrate 2, and the N− epi. A P base layer 54 formed on the layer 3, an N + source region 55 formed on the P base layer 54, and an N− through the N + source region 55 and the P base layer 54; A trench 56 formed to a predetermined depth to a part of the epi layer 3, a gate oxide film 57 formed on an inner surface of the trench 56, and a trench 56 filled in the trench 56 over the gate oxide film 57. The polysilicon gate 58, the oxide layer 59 formed on the N + source region 55 and the polysilicon gate 58, and a plurality of N + source regions 55 and P base layers around the trench 56. And a trench source 60 penetrating 54 to form a predetermined depth to a portion of the N- epi layer 3.

이때, 소스전극은 N+ 소스영역(55)과 P 베이스층(54)을 연결하고, 트렌치 게이트(63)를 가운데 두고 일정한 간격으로 대칭되게 이격배치된다.In this case, the source electrode connects the N + source region 55 and the P base layer 54 and is spaced symmetrically at regular intervals with the trench gate 63 in the center.

여기서, 본 발명에 따른 반도체 소자는 항복전압의 향상시키기 위한 전계분산층(61)과, 공핍층의 확산을 방지하기 위한 공핍확산방지층(62)을 더 포함한다.Here, the semiconductor device according to the present invention further includes a field dispersion layer 61 for improving the breakdown voltage and a depletion diffusion prevention layer 62 for preventing the diffusion of the depletion layer.

상기 전계분산층(61)은 N- 에피층(3)의 상단에서 트렌치 소스(60)의 하단부를 감싸도록 "ㄴ"자 구조로 이루어지고, 트렌치 소스(60)를 형성한 다음 P형 이온주입으로 전계분산층(61)을 형성한다.The electric field dispersion layer 61 is formed in a "b" shape so as to surround the lower end of the trench source 60 at the top of the N- epi layer 3, forms a trench source 60, and then P-type implantation Thus, the electric field dispersion layer 61 is formed.

이와 같이 형성된 전계분산층(61)은 트렌치 소스(60)의 하단에 PN 접합을 형성하며, 전계분산층(61)에 의해 형성된 PN 접합부를 통해 소자가 순방향 전압을 전지하기 위한 동작 시에 트렌치 게이트(63) 하단의 산화막(57)에 집중되는 전계를 분산시켜 소자의 항복전압을 향상시킬 수 있다.The field dispersion layer 61 formed as described above forms a PN junction at a lower end of the trench source 60, and the trench gate is operated when the device operates to forward the voltage through the PN junction formed by the field dispersion layer 61. (63) The breakdown voltage of the device can be improved by dispersing an electric field concentrated on the oxide film 57 at the bottom.

상기 공핍확산방지층(62)은 N- 에피층(3)의 상단에 배치되고, 에피텍셜 성장법에 의해 형성되어 N+ 영역을 이루며, 전류흐름에 영향을 주는 트렌치 소스(60) 하단의 PN접합부의 공핑층 확산을 방지하는 역할을 한다.The depletion diffusion prevention layer 62 is disposed on the top of the N- epitaxial layer 3, is formed by epitaxial growth, forms an N + region, and the PN junction portion of the bottom of the trench source 60 affects current flow. It serves to prevent the diffusion of the doping layer.

다시 말해서, 전계분산층(61)이 형성하는 PN 접합부의 공핍층이 트렌치 게이트(63)의 측면과 P 베이스 사이에 형성되는 채널을 통하여 흐르는 전류의 흐름을 방해함에 따라 온저항(on-resistance)이 증가하게 되는데, 공핍확산방지층(62)을 이용하여 PN접합의 공핍층 확산을 방지하는 방식으로 전류 흐름을 방해하는 요소를 제거함으로써, 온저항을 저감할 수 있다.In other words, the depletion layer of the PN junction formed by the field dispersion layer 61 interferes with the flow of current flowing through the channel formed between the side of the trench gate 63 and the P base, and thus on-resistance. This increases. On-resistance can be reduced by eliminating the elements that hinder current flow in a manner to prevent the depletion layer diffusion of the PN junction using the depletion diffusion prevention layer 62.

에피텍셜 성장법은 액상성장법(LPE;Liquid Phase Epitaxy), 화학기상성장법(CVD;Chemical Vapor Deposition), 분자선성장법(MBE;Molecular Beam Epitaxy), 유기금속기상법(MOCVD;Metalorganic CVD) 등이며, 반도체의 종류나 목적에 합당하도록 제조공정을 선택한다.Epitaxial growth methods include Liquid Phase Epitaxy (LPE), Chemical Vapor Deposition (CVD), Molecular Beam Epitaxy (MBE), and Metalorganic CVD (MOCVD). The fabrication process is selected to meet the type and purpose of the semiconductor.

이하, 본 발명을 다음 실시예에 의거하여 더욱 상세히 설명하겠는바, 본 발명이 다음 실시예에 의하여 한정되는 것은 아니다.Hereinafter, the present invention will be described in more detail based on the following examples, but the present invention is not limited by the following examples.

실시예Example

본 발명에 따른 실시예에서는 도 2에 도시한 바와 같이 트렌치 소스(60)에 PN 접합을 형성하여 항복전압을 올려주는 구조에 추가로 높은 농도의 N+ 영역(공핍확산방지층(62))을 형성한 구조이다.In the embodiment according to the present invention, as shown in FIG. 2, a high concentration N + region (depletion diffusion prevention layer 62) is formed in addition to a structure in which a PN junction is formed in the trench source 60 to increase the breakdown voltage. Structure.

도 3은 전계분산층(61)만을 가지는 트렌치 게이트(63) 구조의 반도체 소자를 보여주는 단면도이다.3 is a cross-sectional view illustrating a semiconductor device having a trench gate 63 structure having only a field dispersion layer 61.

비교예1Comparative Example 1

비교예에서는 도 3에 도시한 바와 같이 트렌치 소스(60)에 PN 접합을 형성하여 항복전압을 올려주는 구조이다.In the comparative example, as shown in FIG. 3, a PN junction is formed in the trench source 60 to increase the breakdown voltage.

비교예2Comparative Example 2

종래기술로서 도 1에 도시한 바와 같이 일반적인 SiC MOSFET 구조이다.As a prior art, it is a general SiC MOSFET structure as shown in FIG.

시뮬레이션을 통해 본 발명에 따른 실시예를 비교예 1 및 비교예 2와 비교하면 다음 표 1 내지 표 3과 같다.Comparing the Example according to the present invention with the Comparative Example 1 and Comparative Example 2 through the simulation as shown in Table 1 to Table 3.

표 1은 본 발명의 실시예에 따른 시뮬레이션 결과를 나타내고, 표 2는 비교예 1에 따른 시뮬레이션 결과를 나타내고, 표 3은 비교예 2에 따른 시뮬레이션 결과를 나타낸다.Table 1 shows the simulation results according to the embodiment of the present invention, Table 2 shows the simulation results according to Comparative Example 1, Table 3 shows the simulation results according to Comparative Example 2.

Figure pat00001
Figure pat00001

Figure pat00002
Figure pat00002

Figure pat00003
Figure pat00003

상기 표에서 pd는 전계확산층의 깊이(단위 : ㎛)이고, BV은 항복전압(단위 : V;Breakdown Voltage)이고, Vth는 소자의 임계전압(단위 : V)을 나타내고, Ron은 온저항(단위 : mΩ-㎠)을 나타낸다.In the above table, pd is the depth of the electric field diffusion layer (μm), BV is the breakdown voltage (unit: V; Breakdown Voltage), Vth represents the threshold voltage of the device (unit: V), and Ron is the on resistance (unit). : mΩ-cm 2).

표를 참조하면 비교예 1(본 발명의 공핍확산방지층(62)이 없음)에서 전계분산층(61)을 가지는 구조는 비교예 2에서 기존의 일반적인 구조에 비해 항복전압이 62% 증가하였으나, 온저항이 14.8% 증가하여 온저항 특성이 나빠졌다.Referring to the table, the structure having the electric field dispersion layer 61 in Comparative Example 1 (without the depletion diffusion prevention layer 62 of the present invention) increased by 62% compared to the conventional structure in Comparative Example 2, but The resistance increased by 14.8%, resulting in poor on-resistance characteristics.

그러나, 본 발명에 따른 실시예에서의 항복전압은 비교예 2에서의 항복전압 보다 60% 증가하였고, 실시예에서의 온저항은 비교예 1에서의 온저항보다 12% 감소하였다.However, the breakdown voltage in the Example according to the present invention was increased by 60% than the breakdown voltage in Comparative Example 2, and the on-resistance in Example was reduced by 12% than the on-resistance in Comparative Example 1.

도 4에서 종래 기술로 구현되는 트렌치 게이트 구조(비교예2)의 MOSFET의 항복전압과 P plugged 구조(비교예1;트렌치 소스(60)에 전계분산층(61)으로 PN 접합을 형성한 구조)의 MOSFET의 항복전압 그리고 P plugged 구조에 공핍확산방지층(62)을 적용한 MOSFET의 항복전압을 도시하였다.The breakdown voltage and P plugged structure of the MOSFET of the trench gate structure (comparative example 2) implemented by the prior art in FIG. 4 (comparative example 1; the structure in which the PN junction was formed by the electric field dispersion layer 61 in the trench source 60). The breakdown voltage of the MOSFET and the breakdown voltage of the MOSFET in which the depletion diffusion prevention layer 62 is applied to the P plugged structure are shown.

항복전압의 향상을 위해 P 플러그 구조를 적용할 경우 항복전압은 종래 MOSFET 항복전압에 비해 크게 상승하고, 공핍확산방지층(62)을 적용할 경우에 항복전압이 N+ 층의 높은 전계로 인해 약간 감소하였지만 종래 MOSFET 대비 60% 정도 상승하였다.When the P plug structure is applied to improve the breakdown voltage, the breakdown voltage increases significantly compared to the MOSFET breakdown voltage, and when the depletion diffusion prevention layer 62 is applied, the breakdown voltage decreases slightly due to the high electric field of the N + layer. It is about 60% higher than the conventional MOSFET.

도 5에서 종래의 기술로 구현되는 트렌치 게이트 구조의 MOSFET의 온저항과 P 플러그 구조의 MOSFET의 온저항 그리고 P 플러그 구조에 공핍확산방지층(62)을 적용한 MOSFET의 온저항을 도시하였다.5 shows the on-resistance of the MOSFET of the trench gate structure, the on-resistance of the MOSFET of the P-plug structure, and the on-resistance of the MOSFET to which the depletion diffusion layer 62 is applied to the P-plug structure.

항복전압의 향상을 위해 P 플러그 구조를 적용할 경우 항복전압은 상승하지만, 온저항이 커지는 문제점이 발생한다. 이러한 문제점을 해결하기 위해 P 플러그 구조에 공핍확산방지층(62)을 적용하여 온 저항을 기존 기술과 동등 수준으로 감소시킬 수 있다.When the P plug structure is applied to improve the breakdown voltage, the breakdown voltage increases, but the on-resistance increases. In order to solve this problem, the depletion diffusion prevention layer 62 may be applied to the P plug structure to reduce the on-resistance to the same level as the existing technology.

따라서, 본 발명에 의하면 항복전압을 향상시키기 위해 트렌치 소스(60)에 p형 이온주입으로 전계분산층(61)을 형성함에 따라, 트렌치 게이트(63)의 측면에 공핍확산방지층(62)(높은 농도의 N+ 영역)을 형성하여 전계분산층(61)이 형성하는 PN 접합에서 발생하는 공핍층의 확산을 방지함으로써, 소자의 온저항을 저감할 수 있다.
Therefore, according to the present invention, as the field dispersion layer 61 is formed by the p-type ion implantation in the trench source 60 to improve the breakdown voltage, the depletion diffusion prevention layer 62 (higher than the side of the trench gate 63) is provided. The on-resistance of the device can be reduced by forming a concentration N + region) to prevent diffusion of the depletion layer generated at the PN junction formed by the field dispersion layer 61.

1 : 드레인 전극 2 : N+ 기판
3 : N- 에피층 54 : P 베이스층
55 : N+ 소스영역 56 : 트렌치
57 : 게이트 산화막 58 : 폴리실리콘 게이트
59 : 산화막 60 : 트렌치 소스
61 : 전계분산층 62 : 공핍확산방지층
63 : 트렌치 게이트1: drain electrode 2: N + substrate
3: N- epi layer 54: P base layer
55: N + source region 56: trench
57: gate oxide film 58: polysilicon gate
59: oxide film 60: trench source
61 field scattering layer 62 depletion diffusion prevention layer
63: trench gate

Claims (3)

트렌치 게이트 구조를 가지는 반도체 소자에 있어서,
트렌치 소스(60)의 하단에 배치되며, 트렌치 소스(60)에 PN 접합을 형성하여 트렌치 게이트(63) 하단의 산화막에 집중되는 전계를 분산시키는 전계분산층(61)을 포함하되,
N- 에피층(3)의 상단부에 배치되며, 상기 전계분산층(61)이 형성하는 PN 접합의 공핍층 확산을 방지하는 공핍확산방지층(62);
을 더 포함하는 것을 특징으로 하는 반도체 소자.
In a semiconductor device having a trench gate structure,
Is disposed at the bottom of the trench source 60, and includes a field dispersion layer 61 to form a PN junction in the trench source 60 to disperse the electric field concentrated in the oxide film of the bottom of the trench gate 63,
A depletion diffusion prevention layer 62 disposed at an upper end of the N- epi layer 3 to prevent diffusion of a depletion layer of the PN junction formed by the field dispersion layer 61;
A semiconductor device further comprising.
청구항 1에 있어서,
상기 전계분산층(61)은 P형 이온주입으로 형성되는 것을 특징으로 하는 반도체 소자.
The method according to claim 1,
The field dispersion layer 61 is a semiconductor device, characterized in that formed by P-type implantation.
청구항 1에 있어서,
상기 공핍확산방지층(62)은 에피텍셜 성장법에 의해 N+ 영역을 형성하는 것을 특징으로 하는 반도체 소자.
The method according to claim 1,
The depletion diffusion layer 62 forms an N + region by epitaxial growth.
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