JP5342752B2 - Semiconductor device - Google Patents
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Abstract
Description
本発明は、半導体装置に関し、例えばパワーエレクトロニクス用途に適した半導体装置に関する。 The present invention relates to a semiconductor device, for example, a semiconductor device suitable for power electronics applications.
縦形パワーＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor）のオン抵抗は、伝導層（ドリフト層）部分の電気抵抗に大きく依存する。そして、このドリフト層の電気抵抗を決定するドープ濃度は、ベースとドリフト層が形成するｐｎ接合の耐圧に応じて限界以上には上げられない。このため、素子耐圧とオン抵抗にはトレードオフの関係が存在する。このトレードオフを改善することが低消費電力素子には重要となる。このトレードオフには素子材料により決まる限界が有り、この限界を越える事が既存のパワー素子を越える低オン抵抗素子の実現への道である。 The on-resistance of a vertical power MOSFET (Metal-Oxide-Semiconductor Field Effect Transistor) largely depends on the electric resistance of the conductive layer (drift layer). The doping concentration that determines the electrical resistance of the drift layer cannot be increased beyond the limit depending on the breakdown voltage of the pn junction formed by the base and the drift layer. For this reason, there is a trade-off relationship between element breakdown voltage and on-resistance. Improving this tradeoff is important for low power consumption devices. This trade-off has a limit determined by the element material, and exceeding this limit is the way to realizing a low on-resistance element exceeding the existing power element.
この問題を解決するＭＯＳＦＥＴの一例として、ドリフト層に「スーパージャンクション構造」と呼ばれるｐ型ピラー領域とｎ型ピラー領域とを埋め込んだ構造が知られている。スーパージャンクション構造はｐ型ピラー領域とｎ型ピラー領域に含まれるチャージ量（不純物量）を同じとすることで、擬似的にノンドープ層を作り出し、高耐圧を保持しつつ、高ドープされたｎ型ピラー領域を通して電流を流すことで、材料限界を越えた低オン抵抗を実現する。耐圧を保持するためには、ｎ型ピラー領域とｐ型ピラー領域との不純物量を精度良く制御する必要がある。 As an example of a MOSFET that solves this problem, a structure in which a p-type pillar region and an n-type pillar region called a “super junction structure” are embedded in a drift layer is known. The superjunction structure creates a non-doped layer in a pseudo manner by maintaining the same charge amount (impurity amount) contained in the p-type pillar region and the n-type pillar region, and maintains a high breakdown voltage while maintaining a high breakdown voltage. By flowing current through the pillar region, low on-resistance exceeding the material limit is realized. In order to maintain the breakdown voltage, it is necessary to accurately control the amount of impurities in the n-type pillar region and the p-type pillar region.
このようなドリフト層にスーパージャンクション構造を形成されたＭＯＳＦＥＴでは、終端構造の設計も通常のパワーＭＯＳＦＥＴと異なる。素子部と同様に終端部も高耐圧を保持しなければならないため、終端部にもスーパージャンクション構造を形成する。この場合、ｎ型ピラー領域とｐ型ピラー領域との不純物量が等しくなくなった場合に、素子部（セル部）よりも大きく終端部の耐圧が低下してしまう。終端部の耐圧低下の抑制を図らんとするべく終端部を高抵抗層で形成し、スーパージャンクション構造を形成しない構造が提案されている（特許文献１）。 In a MOSFET in which a super junction structure is formed in such a drift layer, the design of the termination structure is also different from that of a normal power MOSFET. Like the element portion, the termination portion must maintain a high breakdown voltage, and therefore a super junction structure is also formed at the termination portion. In this case, when the impurity amounts of the n-type pillar region and the p-type pillar region are not equal, the withstand voltage of the termination portion is lower than that of the element portion (cell portion). A structure has been proposed in which a termination portion is formed of a high-resistance layer and a super junction structure is not formed in order to suppress a decrease in breakdown voltage of the termination portion (Patent Document 1).
しかし、そのような構造では、スーパージャンクション構造が素子部と終端部で不連続となり、スーパージャンクション構造の最外部では、ｐ型ピラー領域もしくはｎ型ピラー領域の不純物濃度をセル部の半分程度としなければならない。このように場所によりピラー領域の不純物濃度を変化させるには、イオン注入のドーズ量を場所によって変化させるか、注入マスクの開口幅を変化させなければならない。ドーズ量を場所によって変化させるのは、注入を２回に分けるなどスループットの低下につながる。一方、マスク幅を変化させることは、リソグラフィーのマスク幅を変化させることで容易に実現できる。しかし、リソグラフィーマスクと、実際の注入用のマスクとなるレジストマスクとの間には変換差が生じる。この変換差がばらつくと、不純物量がばらついたのと同じことになる。このようなことから、原理的には高耐圧が得られるはずの終端構造を実現することが困難であり、プロセス上のばらつきに影響を受け易いという欠点がある。 However, in such a structure, the super junction structure is discontinuous at the element part and the terminal part, and at the outermost part of the super junction structure, the impurity concentration of the p-type pillar region or the n-type pillar region must be about half that of the cell part. I must. Thus, in order to change the impurity concentration of the pillar region depending on the location, the dose amount of the ion implantation must be changed depending on the location or the opening width of the implantation mask must be changed. Changing the dose depending on the location leads to a decrease in throughput, for example, by dividing the injection into two times. On the other hand, changing the mask width can be easily realized by changing the mask width of lithography. However, a conversion difference occurs between the lithography mask and a resist mask that is an actual implantation mask. When this conversion difference varies, the amount of impurities varies. For this reason, in principle, it is difficult to realize a termination structure that should have a high breakdown voltage, and there is a drawback that it is easily affected by variations in the process.
また、特許文献２には、終端部に、段階的に深さが変化しているｐ型ピラー領域を有するスーパージャンクション構造を設けた構造が開示されている。しかし、特許文献２では、終端部に高抵抗層は設けられず、素子部と同様なスーパージャンクション構造を設けているため、その終端部のスーパージャンクション構造におけるピラー不純物量のばらつきにより、終端部における耐圧低下が起きやすい。
本発明は、プロセス上のばらつきに対する耐圧の低下が小さい半導体装置を提供する。 The present invention provides a semiconductor device in which a decrease in breakdown voltage with respect to process variations is small.
本発明の一態様によれば、第１導電型の半導体層と、前記半導体層の主面上に設けられた第１導電型の第１の半導体ピラー領域と、前記半導体層の前記主面に対して略平行な方向に前記第１の半導体ピラー領域と交互に前記主面上に設けられた第２導電型の第２の半導体ピラー領域と、前記半導体層に接続された第１の主電極と、前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域の上に選択的に設けられた第２導電型の第１の半導体領域と、前記第１の半導体領域の表面に選択的に設けられた第１導電型の第２の半導体領域と、前記第１の半導体領域、前記第２の半導体領域および前記第１の半導体ピラー領域の上に絶縁膜を介して設けられた制御電極と、前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域を囲む終端部における前記半導体層上に設けられ、前記第１の半導体ピラー領域よりも不純物濃度が低い高抵抗半導体層と、前記第１の半導体領域及び前記第２の半導体領域に接して設けられ、前記終端部に囲まれた素子領域に延在する第２の主電極と、を備え、前記素子領域における前記第２の半導体領域と前記制御電極とを含む素子中央領域と前記終端部との間の境界領域における前記第２の主電極の下の前記第１の半導体領域は、前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域の上全体に設けられ、前記高抵抗半導体層に隣接する前記境界領域における前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域の深さが、前記終端部に向かうにしたがって段階的に浅くなり、かつ段階的に浅くなった前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域と前記半導体層との間には前記高抵抗半導体層の一部が位置することを特徴とする半導体装置が提供される。 According to one aspect of the present invention, a first conductivity type semiconductor layer, a first conductivity type first semiconductor pillar region provided on a main surface of the semiconductor layer, and the main surface of the semiconductor layer are formed. A second semiconductor pillar region of a second conductivity type provided on the main surface alternately with the first semiconductor pillar region in a direction substantially parallel to the first semiconductor pillar region, and a first main body connected to the semiconductor layer. An electrode, a first semiconductor region of a second conductivity type selectively provided on the first semiconductor pillar region and the second semiconductor pillar region, and a surface selectively on the surface of the first semiconductor region And a control electrode provided on the first semiconductor region, the second semiconductor region, and the first semiconductor pillar region via an insulating film. And a terminal surrounding the first semiconductor pillar region and the second semiconductor pillar region. A high-resistance semiconductor layer having an impurity concentration lower than that of the first semiconductor pillar region, the first semiconductor region, and the second semiconductor region; A boundary between the element center region including the second semiconductor region and the control electrode in the element region and the terminal portion. The first semiconductor region under the second main electrode in the region is provided over the first semiconductor pillar region and the second semiconductor pillar region, and is adjacent to the high-resistance semiconductor layer. the depth of the first semiconductor pillar region and the second semiconductor pillar regions in the boundary region, the first semiconductor pillar Ri a stepwise shallower, and was stepwise shallower toward the free end portion Between and frequency and said second semiconductor pillar regions of the semiconductor layer semiconductor device which is characterized that you position a part of the high resistance semiconductor layer.
本発明によれば、プロセス上のばらつきに対する耐圧の低下が小さい半導体装置が提供される。 According to the present invention, a semiconductor device is provided in which a decrease in breakdown voltage with respect to process variations is small.
以下、本発明の実施の形態について図面を参照しながら説明する。なお、以下の実施形態では第１導電型をｎ型、第２導電型をｐ型としている。また、各図面中の同一部分には同一符号を付している。 Hereinafter, embodiments of the present invention will be described with reference to the drawings. In the following embodiments, the first conductivity type is n-type and the second conductivity type is p-type. Moreover, the same code | symbol is attached | subjected to the same part in each drawing.
［第１の実施形態］
図１は本発明の第1の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
図２は、本実施形態に係る半導体装置においてピラー領域の平面パターンの一例を示す模式図である。
なお、図１は、図２におけるＡ−Ａ断面を表す。
[First Embodiment]
FIG. 1 is a schematic view illustrating the cross-sectional structure of the main part of the semiconductor device according to the first embodiment of the invention.
FIG. 2 is a schematic diagram illustrating an example of a planar pattern of pillar regions in the semiconductor device according to the present embodiment.
FIG. 1 shows an AA cross section in FIG.
高不純物濃度のｎ＋型シリコンからなる半導体層（ドレイン層）２の主面上に、ｎ型シリコンからなる第１の半導体ピラー領域３（以下、単に「ｎ型ピラー領域」とも称する）と、ｐ型シリコンからなる第２の半導体ピラー領域４（以下、単に「ｐ型ピラー領域」とも称する）とが、半導体層２の主面に対して略平行な方向に周期的に配列されて設けられている。ｎ型ピラー領域３及びｐ型ピラー領域４の平面パターンは、図２に表すように、例えばストライプ状である。 On the main surface of the semiconductor layer (drain layer) 2 made of n + -type silicon having a high impurity concentration, a first semiconductor pillar region 3 made of n-type silicon (hereinafter also simply referred to as “n-type pillar region”), Second semiconductor pillar regions 4 made of p-type silicon (hereinafter also simply referred to as “p-type pillar regions”) are provided periodically arranged in a direction substantially parallel to the main surface of the semiconductor layer 2. ing. The planar patterns of the n-type pillar region 3 and the p-type pillar region 4 are, for example, stripes as shown in FIG.
ｎ型ピラー領域３とｐ型ピラー領域４は、いわゆる「スーパージャンクション構造」を構成している。すなわち、ｎ型ピラー領域３とｐ型ピラー領域４は互いに隣接してｐｎ接合部を形成している。 The n-type pillar region 3 and the p-type pillar region 4 constitute a so-called “super junction structure”. That is, the n-type pillar region 3 and the p-type pillar region 4 are adjacent to each other to form a pn junction.
本実施形態に係る半導体装置は、素子領域（セル部）５０と、終端部６０とに大きく分けられる。終端部６０は、スーパージャンクション構造及びこの上に選択的に設けられたｐ型ベース領域５よりも外周側に位置し、素子領域５０を囲んでいる。終端部６０における半導体層２の主面上には、スーパージャンクション構造は設けられず、高抵抗半導体層１２が設けられている。高抵抗半導体層１２は、ｎ型ピラー領域３よりも不純物濃度が低い（高抵抗な）例えばｎ型シリコンからなる。素子領域５０は、さらに、素子中央領域（メインセル部）５１と、境界領域５２とに分けられる。境界領域５２は、制御電極（ゲート電極）８よりも終端部６０側に位置し、境界領域５２におけるスーパージャンクション構造部は、高抵抗半導体層１２に隣接している。 The semiconductor device according to this embodiment is roughly divided into an element region (cell portion) 50 and a termination portion 60. The terminal portion 60 is located on the outer peripheral side of the super junction structure and the p-type base region 5 selectively provided on the super junction structure, and surrounds the element region 50. The super junction structure is not provided on the main surface of the semiconductor layer 2 in the termination portion 60, and the high resistance semiconductor layer 12 is provided. The high-resistance semiconductor layer 12 is made of, for example, n-type silicon having a lower impurity concentration (high resistance) than that of the n-type pillar region 3. The element region 50 is further divided into an element central region (main cell portion) 51 and a boundary region 52. The boundary region 52 is located closer to the terminal end 60 than the control electrode (gate electrode) 8, and the super junction structure portion in the boundary region 52 is adjacent to the high-resistance semiconductor layer 12.
素子中央領域５１におけるｐ型ピラー領域４の上には、ｐ型シリコンからなるベース領域（第１の半導体領域）５が、ｐ型ピラー領域４に接して設けられている。また、ベース領域５も、ｐ型ピラー領域４と同様に、ｎ型ピラー領域３に隣接してｐｎ接合部を形成している。ベース領域５の表面には、ｎ＋型シリコンからなるソース領域（第２の半導体領域）６が選択的に設けられている。ベース領域５およびソース領域６の平面パターンは、それぞれ、例えばストライプ状である。また、ｐ型ベース領域５は、境界領域５２におけるｎ型ピラー領域３及びｐ型ピラー領域４の上にも形成されている。 On the p-type pillar region 4 in the element central region 51, a base region (first semiconductor region) 5 made of p-type silicon is provided in contact with the p-type pillar region 4. The base region 5 also forms a pn junction adjacent to the n-type pillar region 3, similarly to the p-type pillar region 4. A source region (second semiconductor region) 6 made of n + type silicon is selectively provided on the surface of the base region 5. Each of the planar patterns of the base region 5 and the source region 6 has a stripe shape, for example. The p-type base region 5 is also formed on the n-type pillar region 3 and the p-type pillar region 4 in the boundary region 52.
ｎ型ピラー領域３から、ベース領域５を経てソース領域６に至る部分の上には、絶縁膜７が設けられている。絶縁膜７は、例えば、シリコン酸化膜であり、膜厚は約０．１μｍである。絶縁膜７の上には、制御電極（ゲート電極）８が設けられている。 An insulating film 7 is provided on a portion from the n-type pillar region 3 to the source region 6 through the base region 5. The insulating film 7 is, for example, a silicon oxide film and has a film thickness of about 0.1 μm. A control electrode (gate electrode) 8 is provided on the insulating film 7.
ソース領域６の一部、およびベース領域５におけるソース領域６間の部分の上には、ソース電極（第２の主電極）９が設けられている。また、半導体層２の主面の反対側の面には、ドレイン電極（第１の主電極）１が設けられている。 A source electrode (second main electrode) 9 is provided on a part of the source region 6 and a portion of the base region 5 between the source regions 6. A drain electrode (first main electrode) 1 is provided on the surface of the semiconductor layer 2 opposite to the main surface.
制御電極８に所定の電圧が印加されると、その直下のベース領域５の表面付近にチャネルが形成され、ソース領域６とｎ型ピラー領域３とが導通する。その結果、ソース領域６、ｎ型ピラー領域３、半導体層２を介して、ソース電極９とドレイン電極１間に主電流経路が形成され、それら主電極間はオン状態とされる。 When a predetermined voltage is applied to the control electrode 8, a channel is formed in the vicinity of the surface of the base region 5 immediately below it, and the source region 6 and the n-type pillar region 3 are conducted. As a result, a main current path is formed between the source electrode 9 and the drain electrode 1 via the source region 6, the n-type pillar region 3, and the semiconductor layer 2, and the main electrodes are turned on.
終端部６０における、半導体層（ｎ＋ドレイン層）２上には、前述したように高抵抗半導体層１２が設けられ、その表面上にはフィールド絶縁膜１０が設けられている。そのフィールド絶縁膜１０上にソース電極９が接して設けられることで、フィールドプレート効果により終端部６０での耐圧低下を抑制できる。また、終端部６０にスーパージャンクション構造を形成せず、高抵抗（低不純物濃度）層１２を設けることで、空乏層が伸びやすく、素子領域（セル部）５０よりも高い終端耐圧を実現することができる。 As described above, the high-resistance semiconductor layer 12 is provided on the semiconductor layer (n + drain layer) 2 in the termination portion 60, and the field insulating film 10 is provided on the surface thereof. By providing the source electrode 9 in contact with the field insulating film 10, it is possible to suppress a decrease in breakdown voltage at the termination portion 60 due to the field plate effect. Further, by providing the high resistance (low impurity concentration) layer 12 without forming a super junction structure in the termination portion 60, the depletion layer is easily extended, and a termination breakdown voltage higher than that of the element region (cell portion) 50 is realized. Can do.
また、終端部最外部には、高電圧印加時に空乏層がダイシングラインまで到達しないようにフィールドストップ層１１が設けられている。図１では、フィールドプレート電極がソース電極９と一体形成されているが、ゲート電極８に接続された構造でも実施可能である。また、フィールドストップ層１１上部にフィールドストップ電極を形成してもよい。高電圧印加時にフィールドストップ層１１側の電界を上がり難くするために、高抵抗半導体層１２はｎ型であることが望ましい。そして、高耐圧な終端耐圧を実現するために、高抵抗半導体層１２の不純物濃度は、ｎ型ピラー領域３の不純物濃度の１／１００〜１／１０程度とすることが望ましい。 In addition, a field stop layer 11 is provided on the outermost part of the termination portion so that the depletion layer does not reach the dicing line when a high voltage is applied. In FIG. 1, the field plate electrode is integrally formed with the source electrode 9, but a structure connected to the gate electrode 8 can also be implemented. A field stop electrode may be formed on the field stop layer 11. In order to make it difficult to increase the electric field on the field stop layer 11 side when a high voltage is applied, the high resistance semiconductor layer 12 is preferably n-type. In order to realize a high withstand voltage termination breakdown voltage, it is desirable that the impurity concentration of the high resistance semiconductor layer 12 is about 1/100 to 1/10 of the impurity concentration of the n-type pillar region 3.
スーパージャンクション構造では、ある一つのピラー領域の両隣に反対導電型のピラー領域が形成されていることで、両側から空乏層が伸び、高耐圧を保持している。終端部にスーパージャンクション構造を形成しない場合、高抵抗半導体層に接する最外部のピラー領域には片側にしか隣接するピラー領域が存在しないため片側からしか空乏層が伸びない。このため、最外部のピラー領域の不純物量は、内側（素子中央領域側）のピラー領域の半分にする必要がある。しかし、最外部のみ不純物量を半分にすることは制御性が悪く、不純物量がばらつくことで最外部のみ耐圧が低下しやすくなってしまう。 In the super junction structure, the opposite conductivity type pillar regions are formed on both sides of a certain pillar region, so that a depletion layer extends from both sides and maintains a high breakdown voltage. When the super junction structure is not formed at the terminal portion, the outermost pillar region in contact with the high-resistance semiconductor layer has a pillar region adjacent to only one side, so that the depletion layer extends only from one side. For this reason, the amount of impurities in the outermost pillar region needs to be half that of the inner (element central region) pillar region. However, halving the amount of impurities only at the outermost portion has poor controllability, and the withstand voltage tends to decrease only at the outermost portion due to variations in the amount of impurities.
そこで、本実施形態では、終端部にスーパージャンクション構造を形成しなくとも耐圧変動の少ない構造を提案する。すなわち、本実施形態では、素子中央領域５１と終端部６０との間の境界領域５２において、高抵抗半導体層１２に隣接するｎ型ピラー領域３及びｐ型ピラー領域４の深さ（ソース電極９からドレイン電極１に向かう方向の深さ）が、終端部６０に向かうにしたがって段階的に浅くなるようにしている。 Therefore, in the present embodiment, a structure with little withstand voltage fluctuation is proposed without forming a super junction structure at the terminal portion. That is, in the present embodiment, the depths of the n-type pillar region 3 and the p-type pillar region 4 adjacent to the high-resistance semiconductor layer 12 (source electrode 9) in the boundary region 52 between the element central region 51 and the termination portion 60. The depth in the direction from the first to the drain electrode 1 is gradually reduced toward the terminal end 60.
図１に表す具体例では、境界領域５２において終端部側の右隣に隣接するピラー領域は、その左隣のピラー領域に対して、例えば１つのピラー領域の幅分程、浅くなっている。右隣にピラー領域が存在しない部分のピラー領域は高抵抗半導体層１２に接している。境界領域５２におけるｎ型ピラー領域３及びｐ型ピラー領域４のドレイン電極１側の端部が階段状に変化している。 In the specific example shown in FIG. 1, the pillar region adjacent to the right side on the terminal end side in the boundary region 52 is shallower than the left adjacent pillar region, for example, by the width of one pillar region. A portion of the pillar region where the pillar region does not exist on the right is in contact with the high resistance semiconductor layer 12. The end portions on the drain electrode 1 side of the n-type pillar region 3 and the p-type pillar region 4 in the boundary region 52 change stepwise.
このように、ピラー領域の深さを段階的に変化させた場合、片側に接するピラー領域がない部分、つまり、ピラー領域の存在バランスが崩れている部分は、あるピラー領域について深さ方向全体にわたってではなく、一部分である。すなわち、ピラー領域の存在バランスが崩れている部分が分散されているため耐圧の低下は小さい。 As described above, when the depth of the pillar region is changed step by step, a portion where there is no pillar region in contact with one side, that is, a portion where the existence balance of the pillar region is broken, extends over the entire depth direction for a certain pillar region. It is not a part. That is, since the portion where the existence balance of the pillar region is broken is dispersed, the decrease in breakdown voltage is small.
また、図１では、最も終端部側の最外部をｐ型ピラー領域４としているがｎ型ピラー領域３であってもよい。また、図１では、境界領域５２におけるｎ型ピラー領域３及びｐ型ピラー領域４の深さが５段階に変化しているが、これに限ることなく、５段階以外の段階に深さが変化しても実施可能である。また、ｎ型ピラー領域３及びｐ型ピラー領域４の深さが段階的に変化していればよく、深さの変化の程度は同一でなくとも実施可能である。 In FIG. 1, the outermost part on the most end side is the p-type pillar region 4, but the n-type pillar region 3 may be used. In FIG. 1, the depths of the n-type pillar region 3 and the p-type pillar region 4 in the boundary region 52 are changed in five steps. However, the depth is not limited to this, and the depth is changed in steps other than the five steps. Even implementation is possible. Further, it is only necessary that the depths of the n-type pillar region 3 and the p-type pillar region 4 are changed stepwise, and the present invention can be carried out even if the depths are not the same.
図１に表した境界領域におけるスーパージャンクション構造は、図３乃至図４に表すようなプロセスフローにより実現可能である。 The super junction structure in the boundary region shown in FIG. 1 can be realized by a process flow as shown in FIGS.
まず、図３（ａ）に表すように、ｎ＋型半導体層１の主面上に形成された高抵抗半導体層１２に、レジストなどのマスク１３ａを用いて、ｐ型ピラー領域形成用の不純物である例えばボロン１４をイオン注入する。次に、図３（ｂ）に表すように、マスク１３ｂを用いて、ｎ型ピラー領域形成用の不純物である例えばリン１５をイオン注入する。その後、図３（ｃ）〜図４（ｂ）に表すように、イオン注入した層を高抵抗半導体層１２で埋め込み、その高抵抗半導体層１２に再びイオン注入を行うといったプロセスを繰り返す。このとき、終端部寄りの最外のマスク開口部を、一層ごとに変化させていくことで、イオン注入される箇所を制御し、これにより、その後に行われる、注入されたイオンの拡散工程で、図４（ｃ）に表すように、ｎ型ピラー領域３及びｐ型ピラー領域４の深さが段階的に変わるスーパージャンクション構造が得られる。 First, as shown in FIG. 3A, an impurity for forming a p-type pillar region is formed on a high-resistance semiconductor layer 12 formed on the main surface of the n + -type semiconductor layer 1 using a mask 13a such as a resist. For example, boron 14 is ion-implanted. Next, as shown in FIG. 3B, for example, phosphorus 15 which is an impurity for forming an n-type pillar region is ion-implanted using a mask 13b. Thereafter, as shown in FIGS. 3C to 4B, the process of burying the ion-implanted layer with the high-resistance semiconductor layer 12 and performing ion implantation again on the high-resistance semiconductor layer 12 is repeated. At this time, by changing the outermost mask opening near the terminal portion for each layer, the location where ions are implanted is controlled, and in the subsequent diffusion step of implanted ions performed thereafter. As shown in FIG. 4C, a super junction structure is obtained in which the depths of the n-type pillar region 3 and the p-type pillar region 4 are changed stepwise.
このように、各層で最外ピラー領域を形成するためのマスク開口位置を変化させるだけで、マスク開口幅は変化させなくともよい。このため、片側からの空乏化に対応した半分の不純物量にするためにマスク開口幅を半分に制御する必要はなく、ある部分にピラー領域を作るか、作らないか（イオン注入するか、しないか）という単純な制御となるため、不純物量のばらつきが少なく、耐圧低下を抑制することができる。すなわち、プロセス上のばらつきに対する耐圧の低下が小さいスーパージャンクション構造を有する半導体装置を提供することができる。プロセス上のばらつきに対する耐圧低下が小さいということは、スーパージャンクション構造における不純物濃度をさらに高くすることが可能となり、低オン抵抗化も図れる。 Thus, the mask opening width does not need to be changed only by changing the mask opening position for forming the outermost pillar region in each layer. For this reason, it is not necessary to control the mask opening width in half in order to reduce the impurity amount to half that corresponds to depletion from one side, and a pillar region is formed in a certain part or not (ion implantation or not) Therefore, there is little variation in the amount of impurities, and a decrease in breakdown voltage can be suppressed. That is, it is possible to provide a semiconductor device having a super junction structure in which a decrease in breakdown voltage with respect to process variations is small. The fact that the decrease in breakdown voltage with respect to process variations is small makes it possible to further increase the impurity concentration in the super junction structure and to reduce the on-resistance.
深さが段階的に変化するスーパージャンクション構造は、複数回の埋め込み成長を繰り返すプロセスに限らず、図５に表すように、厚さが段階的に変化しているマスクを用いて、高加速イオン注入により段階的に注入深さを制御しても実施可能である。 The super junction structure in which the depth changes stepwise is not limited to a process that repeats a plurality of buried growths. As shown in FIG. 5, a high acceleration ion is used by using a mask in which the thickness changes stepwise. It can also be carried out by controlling the implantation depth step by step.
すなわち、図５（ａ）においては、複数のレジスト膜や金属膜など１３ｃ〜１３ｅを組み合わせて厚さが段階的に変化しているマスクを用いて、例えばボロン１４を高加速イオン注入により段階的に注入深さを制御して注入する。図５（ｂ）においては、複数のレジスト膜や金属膜など１３ｆ〜１３ｈを組み合わせて厚さが段階的に変化しているマスクを用いて、例えばリン１５を高加速イオン注入により段階的に注入深さを制御して注入する。 That is, in FIG. 5A, using a mask whose thickness changes stepwise by combining a plurality of resist films, metal films, and the like 13c-13e, for example, boron 14 is stepped by high acceleration ion implantation. The injection is controlled by controlling the injection depth. In FIG. 5B, for example, phosphorus 15 is implanted stepwise by high-acceleration ion implantation, using a mask whose thickness varies stepwise by combining a plurality of resist films and metal films 13f to 13h. Inject with controlled depth.
また、図６（ａ）に表すように、高抵抗半導体層１２にｐ型ピラー領域４をイオン注入及びその後の拡散により形成した後、図６（ｂ）に表すように、ｐ型ピラー領域４に、例えばＲＩＥ（Reactive Ion Etching）法によりトレンチＴを形成して、その後、図６（ｃ）に表すように、トレンチＴ内をｎ型半導体で埋め込むことでｎ型ピラー領域３を形成してもよい。 Further, as shown in FIG. 6A, after the p-type pillar region 4 is formed in the high-resistance semiconductor layer 12 by ion implantation and subsequent diffusion, the p-type pillar region 4 is then formed as shown in FIG. In addition, for example, a trench T is formed by RIE (Reactive Ion Etching), and then, as shown in FIG. 6C, the trench T is filled with an n-type semiconductor to form an n-type pillar region 3. Also good.
終端部側（図６において右側）に向かってトレンチＴの開口幅を狭くすることで、ＲＩＥによるエッチング深さが終端部に向かって浅くなるため、ｎ型ピラー領域３の深さを段階的に変化させることが可能であり、さらに不純物の横方向拡散を利用して、ｐ型ピラー領域４の深さも段階的に変化させることができる。 By narrowing the opening width of the trench T toward the terminal end side (right side in FIG. 6), the etching depth by RIE becomes shallow toward the terminal end, so that the depth of the n-type pillar region 3 is gradually increased. Further, the depth of the p-type pillar region 4 can be changed stepwise by utilizing the lateral diffusion of impurities.
最も終端部寄りの最外ピラー領域（図１においてはｐ型ピラー領域４）の端部が、最外ｐベース領域５の端部に近いと、ピラー領域端部における電界集中と、ｐベース端部における電界集中とが合わさって、耐圧低下が起きやすい。このため、最外ピラー領域の端部は、ｐベース端部よりも内側に位置している必要がある。ｐベース端部における電界集中の影響を受けないようにするため、最外ピラー領域端部がｐベース端部よりも内側に離間している距離は、ピラー領域１本分の幅（空乏層が伸びる距離）よりも長いことが望ましい。 When the end of the outermost pillar region (p-type pillar region 4 in FIG. 1) closest to the terminal end is close to the end of the outermost p base region 5, the electric field concentration at the end of the pillar region and the p base end Combined with the electric field concentration in the area, the breakdown voltage tends to decrease. For this reason, the end part of the outermost pillar region needs to be located inside the p base end part. In order not to be affected by the electric field concentration at the p base end, the distance at which the outermost pillar region end is spaced inward from the p base end is the width of one pillar region (the depletion layer is It is desirable that the distance is longer than the extending distance.
ただし、最外ピラー領域を、ｐベース領域５と同じ導電型のｐ型ピラー領域４として、そのｐ型ピラー領域４をｐベース領域５の端部に近づけた場合にはｐベース角部の曲率を大きくする作用が得られることがあり、ｐベース角部における電界集中の緩和が期待できる。 However, when the outermost pillar region is a p-type pillar region 4 having the same conductivity type as that of the p base region 5 and the p-type pillar region 4 is brought close to the end of the p base region 5, the curvature of the p base corner portion is obtained. Can be obtained, and relaxation of electric field concentration at the p base corner can be expected.
図１に表した具体例では、ｎ型ピラー領域３とｐ型ピラー領域４とが１本ずつ交互に深さが変化しているが、図７に表すように、複数本のピラー領域ずつ深さを変化させてもよい。図７では、２本のピラー領域ずつ深さを変化させたが、３本以上でも実施可能である。 In the specific example shown in FIG. 1, the depths of the n-type pillar regions 3 and the p-type pillar regions 4 are alternately changed one by one. However, as shown in FIG. The height may be changed. In FIG. 7, the depth is changed by two pillar regions, but three or more can be implemented.
スーパージャンクション構造を、図２に表すようにストライプ状の平面パターンで形成した場合、図２におけるＢ−Ｂ断面を表す図８に表されるように、ストライプ延在方向の端部においてもピラー領域の深さを段階的に変えてもよい。図８に表す具体例では、終端部側（図８において右側）に向かうにしたがってｐ型ピラー領域４が段階的に浅くなるように階段状に形成されている。同様に、ｎ型ピラー領域３も、ｐ型ピラー領域４に合わせて、ストライプ延在方向の端部においてピラー領域の深さを段階的に変える。 When the super junction structure is formed in a striped plane pattern as shown in FIG. 2, as shown in FIG. 8 showing a BB cross section in FIG. 2, the pillar region is also at the end in the stripe extending direction. The depth of the may be changed step by step. In the specific example shown in FIG. 8, the p-type pillar region 4 is formed in a step shape so as to become shallower stepwise toward the terminal end side (right side in FIG. 8). Similarly, the n-type pillar region 3 also changes the depth of the pillar region stepwise at the end in the stripe extending direction in accordance with the p-type pillar region 4.
図３乃至図４に表すプロセスを用いた場合、スーパージャンクション構造のストライプ延在方向の端部の位置は、各埋め込み層を形成するリソグラフィー工程における位置合わせ精度によりずれが生じる。このため、前記端部でｐｎピラー領域の局所的なアンバランスが生じ易い。しかし、図８に表すように、意図的に階段状に制御してピラー領域を形成するようにすれば、リソグラフィー時の位置合わせずれによるｐｎピラー領域のアンバランスが生じ難くなる。各埋め込み層ごとにピラー領域の端部位置をずらす長さは、リソグラフィー工程における位置合わせずれが無視できるような長さ（例えば１μｍ以上）とすることが望ましい。 When the processes shown in FIGS. 3 to 4 are used, the position of the end portion in the stripe extending direction of the super junction structure is shifted due to the alignment accuracy in the lithography process for forming each buried layer. For this reason, local unbalance of the pn pillar region tends to occur at the end. However, as shown in FIG. 8, if the pillar region is intentionally controlled to be stepped, the pn pillar region is unbalanced due to misalignment during lithography. It is desirable that the length of shifting the end position of the pillar region for each buried layer is a length (for example, 1 μm or more) such that misalignment in the lithography process can be ignored.
以下、本発明の他の実施形態について説明する。なお、前述したものと同様の要素については、同一の符号を付して詳細な説明は省略する。 Hereinafter, other embodiments of the present invention will be described. In addition, about the element similar to what was mentioned above, the same code | symbol is attached | subjected and detailed description is abbreviate | omitted.
［第２の実施形態］
図９（ａ）は、本発明の第２の実施形態に係る半導体装置の要部断面構造を例示する模式図であり、図９（ｂ）は、図９（ａ）に表されるピラー領域の不純物濃度の横方向（素子中央領域から終端部に向かう方向）の変化を表す模式図である。図９（ｂ）における縦軸は、ピラー領域の不純物濃度を表す。
[Second Embodiment]
FIG. 9A is a schematic view illustrating the cross-sectional structure of a main part of the semiconductor device according to the second embodiment of the invention, and FIG. 9B is a pillar region represented in FIG. It is a schematic diagram showing the change of the horizontal direction (direction which goes to a termination | terminus part from an element center area | region) of impurity concentration. The vertical axis in FIG. 9B represents the impurity concentration in the pillar region.
図９に表す実施形態では、素子中央領域（メインセル部）におけるｎ型ピラー領域３及びｐ型ピラー領域４の不純物濃度に比べて、深さが段階的に変化している境界領域におけるｎ型ピラー領域３及びｐ型ピラー領域４の不純物濃度を低くしている。ｎ型ピラー領域３及びｐ型ピラー領域４の深さを段階的に変化させることで片側にピラー領域が隣接しない部分が局所的に存在するため、全体にスーパージャンクション構造を形成するよりも耐圧が低下し易い。その境界領域におけるピラー領域の不純物濃度を低減することで、局所的にｐｎピラー領域の存在アンバランスがあっても素子中央領域（メインセル部）よりも耐圧を高くすることが可能となる。 In the embodiment shown in FIG. 9, the n-type in the boundary region where the depth changes stepwise as compared with the impurity concentration of the n-type pillar region 3 and the p-type pillar region 4 in the element central region (main cell portion). The impurity concentration of the pillar region 3 and the p-type pillar region 4 is lowered. By changing the depth of the n-type pillar region 3 and the p-type pillar region 4 stepwise, a portion where the pillar region is not adjacent to one side exists locally, so that the breakdown voltage is higher than that of forming a super junction structure as a whole. It tends to decrease. By reducing the impurity concentration of the pillar region in the boundary region, the breakdown voltage can be made higher than that in the element central region (main cell portion) even if there is a local unbalance of the pn pillar region.
図９に表した構造では、素子中央領域（メインセル部）から境界領域にかけて、極端に不純物濃度が変化しているが、図１０に表すように、不純物濃度が略一定な素子中央領域（メインセル部）から、境界領域にかけて徐々に段階的に不純物濃度を低減させてもよい。 In the structure shown in FIG. 9, the impurity concentration changes extremely from the element central region (main cell portion) to the boundary region. However, as shown in FIG. The impurity concentration may be gradually reduced stepwise from the cell portion to the boundary region.
段階的に不純物濃度を変化させることは、イオン注入のマスク開口幅を段階的に変化させることで実現可能である。また、ｐ型ピラー領域４の不純物濃度とｎ型ピラー領域３の不純物濃度とが同様な傾きを持って低下し、ｎ型ピラー領域３の不純物濃度が、これに隣り合う２つのｐ型ピラー領域４の平均の不純物濃度となることが望ましい。これは、ｎ型ピラー領域形成用マスクの開口幅と、ｐ型ピラー領域形成用マスクの開口幅とを、同様な割合で狭くしていくことで実現可能である。例えば、ｐ型ピラー領域形成用マスクの開口幅を、２μｍ、１．８μｍ、１．６μｍ、１．４μｍと変化させる場合、その間に配置されるｎ型ピラー領域形成用マスクの開口幅は、１．９μｍ、１．７μｍ、１．５μｍと変化させればよい。図９のように不純物濃度を極端に変化させるよりも、図１０のように不純物濃度を徐々に変化させる濃度遷移領域を設けることで、マスク開口幅のばらつきの影響が受け難くなって、高耐圧が得られ易い。 Changing the impurity concentration in stages can be realized by changing the mask opening width of ion implantation in stages. Further, the impurity concentration of the p-type pillar region 4 and the impurity concentration of the n-type pillar region 3 are lowered with the same inclination, and the impurity concentration of the n-type pillar region 3 is reduced to two adjacent p-type pillar regions. An average impurity concentration of 4 is desirable. This can be realized by narrowing the opening width of the n-type pillar region forming mask and the opening width of the p-type pillar region forming mask at the same rate. For example, when the opening width of the p-type pillar region forming mask is changed to 2 μm, 1.8 μm, 1.6 μm, and 1.4 μm, the opening width of the n-type pillar region forming mask disposed therebetween is 1 What is necessary is just to change with .9 micrometer, 1.7 micrometer, and 1.5 micrometer. Rather than changing the impurity concentration extremely as shown in FIG. 9, by providing a concentration transition region that gradually changes the impurity concentration as shown in FIG. Is easy to obtain.
図１１は、メインセル部（素子中央領域）のピラー領域と、境界領域のピラー領域との不純物濃度比を変化させた場合の、境界領域とメインセル部との耐圧差の変化を表すグラフ図である。横軸は、メインセル部のピラー領域の不純物濃度に対する境界領域のピラー領域の不純物濃度の比を表す。縦軸は、（境界領域の耐圧）−（メインセル部の耐圧）を表す。 FIG. 11 is a graph showing a change in the withstand voltage difference between the boundary region and the main cell portion when the impurity concentration ratio between the pillar region in the main cell portion (element central region) and the pillar region in the boundary region is changed. It is. The horizontal axis represents the ratio of the impurity concentration in the pillar region in the boundary region to the impurity concentration in the pillar region in the main cell portion. The vertical axis represents (breakdown voltage of the boundary region) − (breakdown voltage of the main cell portion).
図１１の結果より、境界領域のピラー領域不純物濃度を、メインセル部のピラー領域不純物濃度の０．７５倍以下とすることで、境界領域はメインセル部よりも高い耐圧が得られる。電力用半導体素子では、終端部およびこれに近い部分の耐圧が高い方が安定した動作を得やすい傾向にある。したがって、境界領域のピラー領域不純物濃度は、メインセル部のピラー領域不純物濃度の０．７５倍以下であることが望ましい。イオン注入マスクの開口幅の制御により、境界領域のピラー領域と、メインセル部のピラー領域との不純物濃度差を制御可能である。 From the result of FIG. 11, by setting the pillar region impurity concentration in the boundary region to 0.75 times or less of the pillar region impurity concentration in the main cell portion, the boundary region can have a higher breakdown voltage than the main cell portion. In a power semiconductor device, a stable operation tends to be obtained when the withstand voltage of the terminal portion and the portion close thereto is higher. Therefore, it is desirable that the pillar region impurity concentration in the boundary region is not more than 0.75 times the pillar region impurity concentration in the main cell portion. By controlling the opening width of the ion implantation mask, the impurity concentration difference between the pillar region in the boundary region and the pillar region in the main cell portion can be controlled.
［第３の実施形態］
図１２は、本発明の第３の実施形態に係る半導体装置における、ピラー領域形成用マスクの開口パターンを例示する模式図である。
図１３は、図１２におけるＣ−Ｃ断面部分に注入された不純物を表す模式図である。
図１４は、図１２におけるＤ−Ｄ断面部分に注入された不純物を表す模式図である。
図１５は、図１２におけるＥ−Ｅ断面部分に注入された不純物を表す模式図である。
[Third Embodiment]
FIG. 12 is a schematic view illustrating the opening pattern of the pillar region forming mask in the semiconductor device according to the third embodiment of the invention.
FIG. 13 is a schematic diagram showing impurities implanted into the CC cross section in FIG.
FIG. 14 is a schematic diagram showing impurities implanted into the DD cross section in FIG.
FIG. 15 is a schematic diagram showing impurities implanted into the EE cross section in FIG.
図１２に表すピラー領域形成用マスクの開口パターンは、ストライプ状にスーパージャンクション構造を形成する場合のパターン例である。ｐ型ピラー領域形成用マスクの開口部１７からは、ｐ型ピラー領域形成用不純物として例えばボロン１４が注入される。ｎ型ピラー領域形成用マスクの開口部１６からは、ｎ型ピラー領域形成用不純物として例えばリン１５が注入される。 The opening pattern of the pillar region forming mask shown in FIG. 12 is a pattern example when a super junction structure is formed in a stripe shape. For example, boron 14 is implanted as an impurity for forming a p-type pillar region from the opening 17 of the p-type pillar region forming mask. For example, phosphorus 15 is implanted as an n-type pillar region forming impurity from the opening 16 of the n-type pillar region forming mask.
ｐｎピラー領域のストライプ延在方向端部に向けて、マスク開口幅を徐々に狭くすることで、ピラー領域不純物濃度を低下させ、ストライプ延在方向の端部において、各埋め込み層どうしの位置合わせずれが生じても耐圧低下が起き難くなる。 By gradually narrowing the mask opening width toward the end of the pn pillar region in the stripe extending direction, the impurity concentration of the pillar region is lowered, and the misalignment between the buried layers at the end of the stripe extending direction is reduced. Even if this occurs, the pressure resistance is less likely to occur.
また、ストライプ延在方向に対して直交する方向でも、マスク開口幅を徐々に狭くすることで、ピラー濃度を徐々に低下させて、境界領域のピラー領域不純物濃度を、素子中央領域（メインセル部）のピラー領域不純物濃度より低くして、境界領域におけるピラー領域アンバランスによる耐圧低下が起き難いようにしている。 Also, in the direction perpendicular to the stripe extending direction, the pillar opening concentration is gradually reduced by gradually reducing the mask opening width, and the pillar region impurity concentration in the boundary region is changed to the element central region (main cell portion). ) To lower the breakdown voltage due to the pillar region imbalance in the boundary region.
さらに、ｐベース領域５のコーナー部に沿ってスーパージャンクション構造を形成するため、そのコーナー部近傍内側で、境界領域を階段状に設けている。ｐベース領域５の外周には、高電圧印加時に電界集中が起き易い。この電界集中を抑制するためにｐベース領域５のコーナー部の曲率は大きくする必要があり、ドリフト層厚（スーパージャンクション構造厚）の２〜３倍程度とすることが望ましい。このため、曲率が付いた領域の面積が大きくなってしまう。コーナー部分にスーパージャンクション構造が形成できないと、素子有効面積が小さくなって、チップオン抵抗が高くなってしまう。 Further, in order to form a super junction structure along the corner portion of the p base region 5, the boundary region is provided in a staircase shape inside the vicinity of the corner portion. Electric field concentration tends to occur on the outer periphery of the p base region 5 when a high voltage is applied. In order to suppress this electric field concentration, the curvature of the corner portion of the p base region 5 needs to be increased, and is preferably about 2 to 3 times the drift layer thickness (super junction structure thickness). For this reason, the area of the region with the curvature increases. If the super junction structure cannot be formed at the corner portion, the effective area of the element is reduced and the chip-on resistance is increased.
そこで、スーパージャンクション構造をｐベース領域５のコーナーに沿って配置させる必要がある。このため、本実施形態では、図１２に表すように、不純物濃度を徐々に低下させた濃度遷移領域形成用マスク開口部を階段状に配置し、且つ、その外側（終端部寄りの部分）に段階的にピラー深さを浅くしていく境界領域形成用マスク開口部を階段状に配置している。このようにマスクパターンを階段状に配置することで、ｐベースコーナー部に沿って、スーパージャンクション構造を形成することが可能となり、素子有効面積の損失を抑えて低チップオン抵抗を実現することができる。 Therefore, it is necessary to arrange the super junction structure along the corners of the p base region 5. For this reason, in the present embodiment, as shown in FIG. 12, the concentration transition region forming mask opening portion in which the impurity concentration is gradually lowered is arranged in a step shape and on the outer side (portion near the end portion). The boundary region forming mask openings for gradually decreasing the pillar depth are arranged stepwise. By arranging the mask pattern in a staircase pattern in this way, it becomes possible to form a super junction structure along the p base corner portion, and to realize a low chip-on resistance while suppressing a loss of the element effective area. it can.
［第４の実施形態］
図１６（ａ）は、本発明の第４の実施形態に係る半導体装置の要部断面構造を例示する模式図であり、図１６（ｂ）は、図１６（ａ）に表されるピラー領域の深さ方向（縦方向）の不純物濃度の変化を表す模式図である。図１６（ｂ）において、実線はｐ型ピラー領域４の不純物濃度プロファイルを表し、点線はｎ型ピラー領域３の不純物濃度プロファイルを表す。
[Fourth Embodiment]
FIG. 16A is a schematic view illustrating the cross-sectional structure of the main part of the semiconductor device according to the fourth embodiment of the invention, and FIG. 16B is the pillar region shown in FIG. It is a schematic diagram showing the change of the impurity concentration of the depth direction (vertical direction). In FIG. 16B, the solid line represents the impurity concentration profile of the p-type pillar region 4, and the dotted line represents the impurity concentration profile of the n-type pillar region 3.
本実施形態では、ｐ型ピラー領域４の不純物濃度が、ソース電極９側からドレイン電極１側に向かう方向で段階的に低下している。すなわち、ｐ型ピラー領域４の不純物濃度は、ソース電極９側ではｎ型ピラー領域３よりも高く、ドレイン電極１側ではｎ型ピラー領域３よりも低い。このような不純物濃度プロファイルとすることで安定した耐圧と高アバランシェ耐量を得ることができる。 In the present embodiment, the impurity concentration of the p-type pillar region 4 gradually decreases in the direction from the source electrode 9 side toward the drain electrode 1 side. That is, the impurity concentration of the p-type pillar region 4 is higher than that of the n-type pillar region 3 on the source electrode 9 side and lower than that of the n-type pillar region 3 on the drain electrode 1 side. With such an impurity concentration profile, a stable breakdown voltage and a high avalanche resistance can be obtained.
すなわち、本実施形態のように深さ方向の不純物濃度プロファイルに傾斜を付けると、ｎ型ピラー領域３とｐ型ピラー領域４との不純物量が等しくなくなった時の耐圧低下が、傾斜を付けない場合よりも小さくできる。これにより、工程ばらつきによる耐圧低下が抑えられ、安定した耐圧が得られる。 That is, when the impurity concentration profile in the depth direction is inclined as in the present embodiment, the breakdown voltage drop when the impurity amounts in the n-type pillar region 3 and the p-type pillar region 4 are not equal is not inclined. It can be smaller than the case. Thereby, the pressure | voltage resistant fall by process variation is suppressed and the stable proof pressure is obtained.
また、スーパージャンクション構造における上下端の電界が小さくなるため、高アバランシェ耐量が得られる。アバランシェ降伏が起きると、ドリフト層内に大量のキャリアが発生し、ドリフト層上下端の電界が増加する。ドリフト層上下端の電界がある程度を越えると、電界集中が止まらずに負性抵抗が発生して、素子が破壊してしまう。これによりアバランシェ耐量が決まっている。深さ方向の不純物濃度プロファイルに傾斜を付けて、予め上下端の電界を小さくしておくことで、負性抵抗が発生し難くなり、高アバランシェ耐量を得ることができる。 Moreover, since the electric fields at the upper and lower ends in the super junction structure are reduced, a high avalanche resistance can be obtained. When avalanche breakdown occurs, a large amount of carriers are generated in the drift layer, and the electric field at the upper and lower ends of the drift layer increases. When the electric field at the upper and lower ends of the drift layer exceeds a certain level, the concentration of the electric field does not stop and a negative resistance is generated, thereby destroying the element. This determines the avalanche resistance. By tilting the impurity concentration profile in the depth direction and reducing the electric fields at the upper and lower ends in advance, it becomes difficult for negative resistance to occur, and a high avalanche resistance can be obtained.
本実施形態のような不純物濃度プロファイルの傾斜は、各埋め込みプロセスにおけるイオン注入ドーズを変化させることで実現することができる。スーパージャンクション構造における上下端の電界を下げるためには、ソース電極９側でｐ型ピラー領域４の方がｎ型ピラー領域３よりも不純物量が多く、ドレイン電極１側で少なくなっていればよい。なお、図１６では、ｐ型ピラー領域４の不純物量を変化させた場合を示したが、ｐ型ピラー領域４の不純物量を一定として、ｎ型ピラー領域３の不純物量がドレイン電極１側に向かって高くなるようにしても実施可能であり、あるいは、ｐ型ピラー領域４とｎ型ピラー領域３の両方の不純物量を変化させても実施可能である。 The gradient of the impurity concentration profile as in this embodiment can be realized by changing the ion implantation dose in each embedding process. In order to lower the electric fields at the upper and lower ends in the super junction structure, the p-type pillar region 4 should have a larger amount of impurities than the n-type pillar region 3 on the source electrode 9 side, and should be less on the drain electrode 1 side. . FIG. 16 shows the case where the amount of impurities in the p-type pillar region 4 is changed. However, the amount of impurities in the n-type pillar region 3 is set to the drain electrode 1 side while the amount of impurities in the p-type pillar region 4 is constant. The present invention can be implemented even when the height is increased, or can be implemented by changing the amount of impurities in both the p-type pillar region 4 and the n-type pillar region 3.
［第５の実施形態］
図１７は、本発明の第５の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
[Fifth Embodiment]
FIG. 17 is a schematic view illustrating the cross-sectional structure of the main part of the semiconductor device according to the fifth embodiment of the invention.
本実施形態では、終端部におけるｎ＋ドレイン層２上に、例えばｎ型シリコンからなるバッファー層１８を設けている。終端部におけるｎ＋ドレイン層２上が全て高抵抗半導体層１２となっていると、終端部の耐圧はスーパージャンクション構造部よりも高い。しかし、終端部耐圧以上の電圧が印加されて、終端部でアバランシェ降伏が起こると、終端部上下端の電界が上がり易く、負性抵抗が発生し易い。このため、終端部のみのアバランシェ耐量は低い。そこで、図１７に表すようにドレイン電極１側にｎ型バッファー層１８を設けることで下側の電界を下げることでアバランシェ耐量を向上することができる。 In the present embodiment, a buffer layer 18 made of, for example, n-type silicon is provided on the n + drain layer 2 in the termination portion. When the n + drain layer 2 on the termination portion is entirely the high resistance semiconductor layer 12, the breakdown voltage of the termination portion is higher than that of the super junction structure portion. However, when an avalanche breakdown occurs at the termination portion when a voltage higher than the termination portion breakdown voltage is applied, the electric field at the upper and lower ends of the termination portion is likely to increase, and negative resistance is likely to occur. For this reason, the avalanche resistance of only the terminal portion is low. Therefore, as shown in FIG. 17, by providing the n-type buffer layer 18 on the drain electrode 1 side, the avalanche resistance can be improved by lowering the lower electric field.
また、図１８に表すように、ｎ型ピラー領域３と同様に周期的にｎ型バッファー層１８を設けてもよく、さらには、図１９に表すように、スーパージャンクション構造部と終端部の両方におけるｎ＋ドレイン層２上にｎ型バッファー層１８を設けてもよい。図１９において、ｎ型バッファー層１８は、スーパージャンクション構造部とｎ＋ドレイン層２との間、および高抵抗半導体層１２とｎ＋ドレイン層２との間に介在される。 Further, as shown in FIG. 18, the n-type buffer layer 18 may be provided periodically similarly to the n-type pillar region 3, and as shown in FIG. 19, both the super junction structure portion and the termination portion are provided. An n-type buffer layer 18 may be provided on the n + drain layer 2 in FIG. In FIG. 19, the n-type buffer layer 18 is interposed between the super junction structure and the n + drain layer 2 and between the high-resistance semiconductor layer 12 and the n + drain layer 2.
［第６の実施形態］
図２０は、本発明の第６の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
[Sixth Embodiment]
FIG. 20 is a schematic view illustrating the cross-sectional structure of the main part of the semiconductor device according to the sixth embodiment of the invention.
本実施形態では、スーパージャンクション構造部（ｎ型ピラー領域３及びｐ型ピラー領域４）とｎ＋ドレイン層２との間、および高抵抗半導体層１２とｎ＋ドレイン層２との間に、ｎ型ピラー領域３よりも不純物濃度が低い例えばｎ−型シリコンからなるｎ−層１９が設けられている。このため、高電圧印加時にはｎ−層１９に空乏層が伸びて、ｎ−層１９でも電圧を保持することができる。 In this embodiment, n between the super junction structure (the n-type pillar region 3 and the p-type pillar region 4) and the n + drain layer 2 and between the high-resistance semiconductor layer 12 and the n + drain layer 2 are n An n − layer 19 made of, for example, n − type silicon having an impurity concentration lower than that of the type pillar region 3 is provided. Therefore, at the time of high voltage application the n - depletion layer extends into the layer 19, n - can hold the voltage even layer 19.
したがって、スーパージャンクション構造部と、ｎ−層１９との両方で電圧を保持するため、高耐圧が得られ易い。そして、高電圧印加時にｎ−層１９中に空乏層が伸びることで、ドレイン・ソース間容量（Ｃｄｓ）−ドレイン・ソース間電圧（Ｖｄｓ）特性が緩やかになって、内蔵ダイオードのリカバリーがソフトになる。また、高電圧印加時のドレイン電極１側の電界が小さくなることから、前述したｎ型バッファー層を形成したのと同様にアバランシェ耐量が高いといった効果も得ることができる。 Therefore, since the voltage is held in both the super junction structure part and the n − layer 19, a high breakdown voltage is easily obtained. And, when a high voltage is applied, the depletion layer extends in the n − layer 19, so that the drain-source capacitance (Cds) -drain-source voltage (Vds) characteristic becomes gentle, and the built-in diode is softly recovered. Become. In addition, since the electric field on the drain electrode 1 side when a high voltage is applied becomes small, an effect that the avalanche resistance is high as in the case where the n-type buffer layer described above is formed can be obtained.
［第７の実施形態］
図２１は、本発明の第７の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
図２２は、本実施形態に係る半導体装置における、ピラー領域形成用マスクの開口パターンと、埋め込みガードリング層２２との位置関係を例示する模式図である。
[Seventh Embodiment]
FIG. 21 is a schematic view illustrating the cross-sectional structure of the main part of the semiconductor device according to the seventh embodiment of the invention.
FIG. 22 is a schematic view illustrating the positional relationship between the opening pattern of the pillar region forming mask and the buried guard ring layer 22 in the semiconductor device according to this embodiment.
本実施形態では、ｐベース領域５端部（角部）に、ｐベース領域５と同じｐ型半導体からなる埋め込みガードリング層２２を形成している。 In the present embodiment, the buried guard ring layer 22 made of the same p-type semiconductor as the p base region 5 is formed at the end (corner) of the p base region 5.
図２２に表すように、ｐベース領域５のコーナー部において、境界領域の最外ピラー端の位置は変化する。このため、境界領域の最外部とｐベース領域５端部との距離が変化してしまう。この距離が変化することで、境界領域端部の電界分布が変化し、耐圧が場所によって変動してしまう。本実施形態のように、ｐベース領域５端部に埋め込みガードリング層２２を形成することで、境界領域の耐圧を安定させることができる。 As shown in FIG. 22, the position of the outermost pillar end of the boundary region changes in the corner portion of the p base region 5. For this reason, the distance between the outermost part of the boundary region and the end of the p base region 5 changes. By changing this distance, the electric field distribution at the edge of the boundary region changes, and the withstand voltage varies depending on the location. By forming the buried guard ring layer 22 at the end of the p base region 5 as in this embodiment, the breakdown voltage of the boundary region can be stabilized.
図２３は、ｐベース端から最外ピラー端までの距離が変化した場合の耐圧変化を示すグラフ図である。横軸は、ｐベース領域５の端から、最外ピラー領域（ｎ型ピラー領域３）の端までの距離（μｍ）を表し、縦軸は、境界領域の耐圧（Ｖ）を表す。 FIG. 23 is a graph showing the change in breakdown voltage when the distance from the p base end to the outermost pillar end changes. The horizontal axis represents the distance (μm) from the end of the p base region 5 to the end of the outermost pillar region (n-type pillar region 3), and the vertical axis represents the breakdown voltage (V) of the boundary region.
埋め込みガードリング層２２を形成しない場合は、ｐベース端から最外ピラー端までの距離が０〜４０（μｍ）の範囲で耐圧が変化してしまう。このため、安定した耐圧を得るためには、４０（μｍ）以上、最外ピラー領域をｐベース端から離す必要がある。この場合、電流を流すことができるセル部の面積が減ってしまい、チップオン抵抗が高くなってしまう。 When the buried guard ring layer 22 is not formed, the withstand voltage changes in the range of 0 to 40 (μm) from the p base end to the outermost pillar end. For this reason, in order to obtain a stable breakdown voltage, the outermost pillar region needs to be separated from the p base end by 40 (μm) or more. In this case, the area of the cell part through which a current can flow decreases, and the chip-on resistance increases.
一方、埋め込みガードリング層２２を形成すると、ｐベース端から最外ピラー端までの距離が６（μｍ）以上の範囲では、ほとんど耐圧が変化しない。このように埋め込みガードリング層２２を形成することで、耐圧が変動してしまう距離を短くすることができる。これにより、電流を流すことができない領域を減らすことができ、チップオン抵抗を下げることが可能となる。 On the other hand, when the buried guard ring layer 22 is formed, the breakdown voltage hardly changes when the distance from the p base end to the outermost pillar end is 6 (μm) or more. By forming the buried guard ring layer 22 in this way, the distance at which the breakdown voltage fluctuates can be shortened. As a result, the area where current cannot flow can be reduced, and the chip-on resistance can be lowered.
［第８の実施形態］
図２４は、本発明の第８の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
[Eighth Embodiment]
FIG. 24 is a schematic view illustrating the cross-sectional structure of the main part of the semiconductor device according to the eighth embodiment of the invention.
図２４に表す構造では、境界領域５２における最外部のピラー不純物量が半分となっている。徐々にピラー深さを変化させた構造において、最外部に位置する一部のみピラー不純物量を半分にすれば、全体を半分にするのに対して、ばらつきによる影響が少なくなる。ピラー不純物量が半分となっている部分においてばらつきが発生しても、ピラーが形成されていない部分の耐圧は高抵抗層１２の不純物量で決まり、ピラーが形成されていない部分の耐圧は変化しない。これにより、高耐圧が得られ易い。
このような構造とすることで、図１０に示したような濃度遷移領域を設けなくとも高耐圧を実現することができる。これにより、素子有効面積が大きくなって、チップオン抵抗を下げることが可能となる。また、境界領域の耐圧を確実にセル部よりも高くするために、図に示す構造に濃度遷移領域を加えても実施可能である。
In the structure shown in FIG. 24, the outermost pillar impurity amount in the boundary region 52 is halved. In a structure in which the pillar depth is gradually changed, if the pillar impurity amount is halved only in a part located at the outermost part, the whole is halved, but the influence of variation is reduced. Even if variation occurs in the portion where the amount of pillar impurities is halved, the breakdown voltage of the portion where the pillar is not formed is determined by the impurity amount of the high resistance layer 12, and the breakdown voltage of the portion where the pillar is not formed does not change. . Thereby, it is easy to obtain a high breakdown voltage.
With such a structure, a high breakdown voltage can be realized without providing a concentration transition region as shown in FIG. As a result, the effective area of the element is increased and the chip-on resistance can be lowered. Further, in order to ensure that the breakdown voltage of the boundary region is higher than that of the cell portion, the present invention can be implemented by adding a concentration transition region to the structure shown in the figure.
前述した実施形態では、終端部表面に、フィールドプレート構造を設けた構造を示したが、図２５に表すようにリサーフ（ＲＥＳＵＲＦ：Reduced-Surface-Field）２０を設けた構造、図２６に表すようにガードリング２１を設けた構造、フローティングフィールドプレート構造やフィールドプレート構造とガードリング構造の組合せた構造などで実施可能であり、表面の構造には限定されない。 In the above-described embodiment, the structure in which the field plate structure is provided on the surface of the terminal end portion is shown. However, as shown in FIG. 25, the structure in which RESURF (Reduced-Surface-Field) 20 is provided, as shown in FIG. It can be implemented with a structure in which the guard ring 21 is provided, a floating field plate structure, or a structure in which the field plate structure and the guard ring structure are combined, and is not limited to the surface structure.
［第９の実施形態］
図２７は本発明の第９の実施形態に係る半導体装置の要部断面構造を例示する模式図である。
図２８は、本実施形態に係る半導体装置においてピラー領域の平面パターンの一例を示す模式図である。
なお、図２７は、図２８におけるＣ−Ｃ断面を表す。
[Ninth Embodiment]
FIG. 27 is a schematic view illustrating the cross-sectional structure of the main part of the semiconductor device according to the ninth embodiment of the invention.
FIG. 28 is a schematic diagram showing an example of a planar pattern of pillar regions in the semiconductor device according to the present embodiment.
FIG. 27 shows a CC cross section in FIG.
本実施形態においても、終端部にスーパージャンクション構造を形成しなくとも耐圧変動の少ない構造を提案する。すなわち、本実施形態では、素子中央領域５１と終端部６０との間の境界領域５２において、高抵抗半導体層１２に隣接するｎ型ピラー領域３及びｐ型ピラー領域４の深さが、終端部６０に向かうにしたがって段階的に浅くなるようにしている。 Also in the present embodiment, a structure with little withstand voltage fluctuation is proposed without forming a super junction structure at the terminal portion. That is, in the present embodiment, the depth of the n-type pillar region 3 and the p-type pillar region 4 adjacent to the high-resistance semiconductor layer 12 in the boundary region 52 between the element center region 51 and the termination portion 60 is determined by the termination portion. As it goes to 60, it becomes shallower step by step.
境界領域５２において終端部側の右隣に隣接するピラー領域は、その左隣のピラー領域に対して、例えば１つのピラー領域の幅分程、浅くなっている。右隣にピラー領域が存在しない部分のピラー領域は高抵抗半導体層１２に接している。境界領域５２におけるｎ型ピラー領域３及びｐ型ピラー領域４のソース電極９側の端部が階段状に変化している。 In the boundary region 52, the pillar region adjacent to the right side of the terminal end side is shallower than the left adjacent pillar region by, for example, the width of one pillar region. A portion of the pillar region where the pillar region does not exist on the right is in contact with the high resistance semiconductor layer 12. The end portions on the source electrode 9 side of the n-type pillar region 3 and the p-type pillar region 4 in the boundary region 52 change stepwise.
このように、ピラー領域の深さを段階的に変化させた場合、片側に接するピラー領域がない部分、つまり、ピラー領域の存在バランスが崩れている部分は、あるピラー領域について深さ方向全体にわたってではなく、一部分である。すなわち、ピラー領域の存在バランスが崩れている部分が分散されているため耐圧の低下は小さい。 As described above, when the depth of the pillar region is changed step by step, a portion where there is no pillar region in contact with one side, that is, a portion where the existence balance of the pillar region is broken, extends over the entire depth direction for a certain pillar region. It is not a part. That is, since the portion where the existence balance of the pillar region is broken is dispersed, the decrease in breakdown voltage is small.
図２７に示すような構造では、段階的に深さが変化しているピラー領域４、３は、ｐ型ベース領域５に接していない。このため、境界領域５２の端が、ｐ型ベース領域５の端の電界に影響を及ぼし難い。このため、図１に示した構造よりも境界領域５２の端をｐ型ベース領域５の端に近づけることが可能であり、電流を流すことができない無効領域を減らすことが可能である。 In the structure as shown in FIG. 27, the pillar regions 4 and 3 whose depth changes stepwise do not contact the p-type base region 5. For this reason, the end of the boundary region 52 is unlikely to affect the electric field at the end of the p-type base region 5. For this reason, it is possible to bring the end of the boundary region 52 closer to the end of the p-type base region 5 than in the structure shown in FIG. 1, and it is possible to reduce the ineffective region where current cannot flow.
また、図２７では、最も終端部側の最外部をｎ型ピラー領域３としているがｐ型ピラー領域４であってもよい。また、図２７では、境界領域５２におけるｎ型ピラー領域３及びｐ型ピラー領域４の深さが５段階に変化しているが、これに限ることなく、５段階以外の段階に深さが変化しても実施可能である。また、ｎ型ピラー領域３及びｐ型ピラー領域４の深さが段階的に変化していればよく、深さの変化の程度は同一でなくとも実施可能である。 In FIG. 27, the outermost part on the most end side is the n-type pillar region 3, but it may be the p-type pillar region 4. In FIG. 27, the depths of the n-type pillar region 3 and the p-type pillar region 4 in the boundary region 52 are changed in five steps. However, the depth is not limited to this, and the depth is changed in steps other than the five steps. Even implementation is possible. Further, it is only necessary that the depths of the n-type pillar region 3 and the p-type pillar region 4 are changed stepwise, and the present invention can be carried out even if the depths are not the same.
図２７に表した境界領域におけるスーパージャンクション構造は、図２９乃至図３０に表すようなプロセスフローにより実現可能である。 The super junction structure in the boundary region shown in FIG. 27 can be realized by a process flow as shown in FIGS.
まず、図２９（ａ）に表すように、ｎ＋型半導体層１の主面上に形成された高抵抗半導体層１２に、レジストなどのマスク１３ａを用いて、ｐ型ピラー領域形成用の不純物である例えばボロン１４をイオン注入する。次に、図２９（ｂ）に表すように、マスク１３ｂを用いて、ｎ型ピラー領域形成用の不純物である例えばリン１５をイオン注入する。その後、図２９（ｃ）〜図３０（ｂ）に表すように、イオン注入した層を高抵抗半導体層１２で埋め込み、その高抵抗半導体層１２に再びイオン注入を行うといったプロセスを繰り返す。このとき、終端部寄りの最外のマスク開口部を、一層ごとに変化させていくことで、イオン注入される箇所を制御し、これにより、その後に行われる、注入されたイオンの拡散工程で、図３０（ｃ）に表すように、ｎ型ピラー領域３及びｐ型ピラー領域４の深さが段階的に変わるスーパージャンクション構造が得られる。 First, as shown in FIG. 29A, an impurity for forming a p-type pillar region is formed on the high-resistance semiconductor layer 12 formed on the main surface of the n + -type semiconductor layer 1 using a mask 13a such as a resist. For example, boron 14 is ion-implanted. Next, as shown in FIG. 29B, for example, phosphorus 15 which is an impurity for forming an n-type pillar region is ion-implanted using a mask 13b. Thereafter, as shown in FIG. 29C to FIG. 30B, the process of burying the ion-implanted layer with the high-resistance semiconductor layer 12 and ion-implanting the high-resistance semiconductor layer 12 again is repeated. At this time, by changing the outermost mask opening near the terminal portion for each layer, the location where ions are implanted is controlled, and in the subsequent diffusion step of implanted ions performed thereafter. As shown in FIG. 30C, a super junction structure is obtained in which the depths of the n-type pillar region 3 and the p-type pillar region 4 are changed stepwise.
このように、各層で最外ピラー領域を形成するためのマスク開口位置を変化させるだけで、マスク開口幅は変化させなくともよい。このため、片側からの空乏化に対応した半分の不純物量にするためにマスク開口幅を半分に制御する必要はなく、ある部分にピラー領域を作るか、作らないか（イオン注入するか、しないか）という単純な制御となるため、不純物量のばらつきが少なく、耐圧低下を抑制することができる。すなわち、プロセス上のばらつきに対する耐圧の低下が小さいスーパージャンクション構造を有する半導体装置を提供することができる。プロセス上のばらつきに対する耐圧低下が小さいということは、スーパージャンクション構造における不純物濃度をさらに高くすることが可能となり、低オン抵抗化も図れる。 Thus, the mask opening width does not need to be changed only by changing the mask opening position for forming the outermost pillar region in each layer. For this reason, it is not necessary to control the mask opening width in half in order to reduce the impurity amount to half that corresponds to depletion from one side, and a pillar region is formed in a certain part or not (ion implantation or not) Therefore, there is little variation in the amount of impurities, and a decrease in breakdown voltage can be suppressed. That is, it is possible to provide a semiconductor device having a super junction structure in which a decrease in breakdown voltage with respect to process variations is small. The fact that the decrease in breakdown voltage with respect to process variations is small makes it possible to further increase the impurity concentration in the super junction structure and to reduce the on-resistance.
図２７に表した具体例では、ｎ型ピラー領域３とｐ型ピラー領域４とが１本ずつ交互に深さが変化しているが、図３１に表すように、複数本のピラー領域ずつ深さを変化させてもよい。図３１では、２本のピラー領域ずつ深さを変化させたが、３本以上でも実施可能である。 In the specific example shown in FIG. 27, the depths of the n-type pillar regions 3 and the p-type pillar regions 4 are alternately changed one by one. However, as shown in FIG. The height may be changed. In FIG. 31, the depth is changed by two pillar regions, but three or more regions can be implemented.
スーパージャンクション構造を、図２８に表すようにストライプ状の平面パターンで形成した場合、図２８におけるＤ−Ｄ断面を表す図３２に表されるように、ストライプ延在方向の端部においてもピラー領域の深さを段階的に変えてもよい。図３２に表す具体例では、終端部側（図３２において右側）に向かうにしたがってｐ型ピラー領域４が段階的に浅くなるように階段状に形成されている。同様に、ｎ型ピラー領域３も、ｐ型ピラー領域４に合わせて、ストライプ延在方向の端部においてピラー領域の深さを段階的に変える。 When the super junction structure is formed in a striped plane pattern as shown in FIG. 28, the pillar region is also formed at the end in the stripe extending direction as shown in FIG. 32 showing the DD cross section in FIG. The depth of the may be changed step by step. In the specific example shown in FIG. 32, the p-type pillar region 4 is formed in a staircase shape so as to become gradually shallower toward the terminal end side (right side in FIG. 32). Similarly, the n-type pillar region 3 also changes the depth of the pillar region stepwise at the end in the stripe extending direction in accordance with the p-type pillar region 4.
図２９乃至図３０に表すプロセスを用いた場合、スーパージャンクション構造のストライプ延在方向の端部の位置は、各埋め込み層を形成するリソグラフィー工程における位置合わせ精度によりずれが生じる。このため、前記端部でｐｎピラー領域の局所的なアンバランスが生じ易い。しかし、図３２に表すように、意図的に階段状に制御してピラー領域を形成するようにすれば、リソグラフィー時の位置合わせずれによるｐｎピラー領域のアンバランスが生じ難くなる。各埋め込み層ごとにピラー領域の端部位置をずらす長さは、リソグラフィー工程における位置合わせずれが無視できるような長さ（例えば１μｍ以上）とすることが望ましい。 When the processes shown in FIGS. 29 to 30 are used, the position of the end portion in the stripe extending direction of the super junction structure is shifted due to the alignment accuracy in the lithography process for forming each buried layer. For this reason, local unbalance of the pn pillar region tends to occur at the end. However, as shown in FIG. 32, if the pillar region is intentionally controlled to be stepped, an unbalance of the pn pillar region due to misalignment during lithography is unlikely to occur. It is desirable that the length of shifting the end position of the pillar region for each buried layer is a length (for example, 1 μm or more) such that misalignment in the lithography process can be ignored.
第９の実施形態では、終端部表面に、フィールドプレート構造を設けた構造を示したが、リサーフ（ＲＥＳＵＲＦ：Reduced-Surface-Field）を設けた構造、ガードリングを設けた構造、フローティングフィールドプレート構造やフィールドプレート構造とガードリング構造の組合せた構造などで実施可能であり、表面の構造には限定されない。 In the ninth embodiment, a structure in which a field plate structure is provided on the end surface is shown, but a structure in which RESURF (Reduced-Surface-Field) is provided, a structure in which a guard ring is provided, and a floating field plate structure Or a combination of a field plate structure and a guard ring structure, and is not limited to the surface structure.
以上、本発明の実施形態について説明したが、本発明は、前述した実施形態に限定されるものではない。 As mentioned above, although embodiment of this invention was described, this invention is not limited to embodiment mentioned above.
以上説明した実施形態では、第１導電型をｎ型、第２導電型をｐ型としたが、第１導電型をｐ型、第２導電型をｎ型としても実施可能である。 In the embodiment described above, the first conductivity type is n-type and the second conductivity type is p-type. However, the first conductivity type may be p-type and the second conductivity type may be n-type.
また、境界領域における最外ピラー領域はｐ型ピラー領域に限らず、ｎ型ピラー領域としても同様な設計を行うことで同等の効果を得ることができる。 Further, the outermost pillar region in the boundary region is not limited to the p-type pillar region, and an equivalent effect can be obtained by performing the same design as the n-type pillar region.
また、ＭＯＳゲート部やスーパージャンクション構造の平面パターンは、ストライプ状に限らず、格子状や千鳥状に形成してもよい。 Further, the planar pattern of the MOS gate portion and the super junction structure is not limited to the stripe shape, and may be formed in a lattice shape or a staggered shape.
また、ＭＯＳゲート構造はプレーナ構造にて説明したが、トレンチ構造でも実施可能である。 Although the MOS gate structure is described as a planar structure, it can also be implemented as a trench structure.
また、ｐ型ピラー領域４は、ｎ＋ドレイン層２に接していなくとも実施可能である。高抵抗層が成長されている基板表面にイオン注入を行うことでスーパージャンクション構造を形成しているため、ｐ型ピラー領域４はｎ＋ドレイン層２に接しているが、ｎ＋ドレイン層２上にｎ型半導体層を成長させることで、ｐ型ピラー領域がｎ＋ドレイン層に接していない構造を形成することも可能である。 Further, the p-type pillar region 4 can be implemented even if it is not in contact with the n + drain layer 2. Since the super junction structure is formed by performing ion implantation on the substrate surface on which the high resistance layer is grown, the p-type pillar region 4 is in contact with the n + drain layer 2, but on the n + drain layer 2. It is also possible to form a structure in which the p-type pillar region is not in contact with the n + drain layer by growing the n-type semiconductor layer.
また半導体としてシリコン（Ｓｉ）を用いたＭＯＳＦＥＴを説明したが、半導体としては、例えばシリコンカーバイト（ＳｉＣ）や窒化ガリウム（ＧａＮ）等の化合物半導体やダイアモンドなどのワイドバンドギャップ半導体を用いることができる。 In addition, although a MOSFET using silicon (Si) as a semiconductor has been described, a compound semiconductor such as silicon carbide (SiC) or gallium nitride (GaN) or a wide band gap semiconductor such as diamond can be used as the semiconductor. .
更にスーパージャンクション構造を有するＭＯＳＦＥＴで説明したが、本発明の構造は、スーパージャンクション構造を有する素子であれば、ＳＢＤ（Schottky Barrier Diode）や、ＭＯＳＦＥＴとＳＢＤとの混載素子、ＳＩＴ（Static Induction Transistor）、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などの素子でも適用可能である。 Further, although the MOSFET having a super junction structure has been described, the structure of the present invention is an SBD (Schottky Barrier Diode), a mixed element of MOSFET and SBD, or SIT (Static Induction Transistor) as long as the element has a super junction structure. Also, an element such as an IGBT (Insulated Gate Bipolar Transistor) is applicable.
１…ドレイン電極（第１の主電極）、２…ｎ＋型ドレイン層、３…ｎ型ピラー領域（第１の半導体ピラー領域）、４…ｐ型ピラー領域（第２の半導体ピラー領域）、５…ベース領域（第１の半導体領域）、６…ソース領域（第２の半導体領域）、７…ゲート絶縁膜、８…制御電極、９…ソース電極（第２の主電極）、１０…フィールド絶縁膜、１１…フィールドストップ層、１２…高抵抗半導体層、１８…ｎ型バッファー層、１９…ｎ−型層、２０…リサーフ層、２１…ガードリング層、２２…埋め込みガードリング層、５０…素子領域（セル部）、５１…素子中央領域（メインセル部）、５２…境界領域、６０…終端部 DESCRIPTION OF SYMBOLS 1 ... Drain electrode (1st main electrode), 2 ... n + type drain layer, 3 ... n-type pillar area | region (1st semiconductor pillar area | region), 4 ... p-type pillar area | region (2nd semiconductor pillar area | region), DESCRIPTION OF SYMBOLS 5 ... Base region (1st semiconductor region), 6 ... Source region (2nd semiconductor region), 7 ... Gate insulating film, 8 ... Control electrode, 9 ... Source electrode (2nd main electrode), 10 ... Field Insulating film, 11 ... field stop layer, 12 ... high resistance semiconductor layer, 18 ... n-type buffer layer, 19 ... n - type layer, 20 ... RESURF layer, 21 ... guard ring layer, 22 ... buried guard ring layer, 50 ... Element area (cell part), 51 ... Element central area (main cell part), 52 ... Boundary area, 60 ... Terminal part
Claims (5)
前記半導体層の主面上に設けられた第１導電型の第１の半導体ピラー領域と、
前記半導体層の前記主面に対して略平行な方向に前記第１の半導体ピラー領域と交互に前記主面上に設けられた第２導電型の第２の半導体ピラー領域と、
前記半導体層に接続された第１の主電極と、
前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域の上に選択的に設けられた第２導電型の第１の半導体領域と、
前記第１の半導体領域の表面に選択的に設けられた第１導電型の第２の半導体領域と、
前記第１の半導体領域、前記第２の半導体領域および前記第１の半導体ピラー領域の上に絶縁膜を介して設けられた制御電極と、
前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域を囲む終端部における前記半導体層上に設けられ、前記第１の半導体ピラー領域よりも不純物濃度が低い高抵抗半導体層と、
前記第１の半導体領域及び前記第２の半導体領域に接して設けられ、前記終端部に囲まれた素子領域に延在する第２の主電極と、
を備え、
前記素子領域における前記第２の半導体領域と前記制御電極とを含む素子中央領域と前記終端部との間の境界領域における前記第２の主電極の下の前記第１の半導体領域は、前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域の上全体に設けられ、前記高抵抗半導体層に隣接する前記境界領域における前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域の深さが、前記終端部に向かうにしたがって段階的に浅くなり、かつ段階的に浅くなった前記第１の半導体ピラー領域及び前記第２の半導体ピラー領域と前記半導体層との間には前記高抵抗半導体層の一部が位置することを特徴とする半導体装置。 A first conductivity type semiconductor layer;
A first semiconductor pillar region of a first conductivity type provided on the main surface of the semiconductor layer;
A second semiconductor pillar region of a second conductivity type provided on the main surface alternately with the first semiconductor pillar region in a direction substantially parallel to the main surface of the semiconductor layer;
A first main electrode connected to the semiconductor layer;
A first semiconductor region of a second conductivity type selectively provided on the first semiconductor pillar region and the second semiconductor pillar region;
A second semiconductor region of a first conductivity type selectively provided on a surface of the first semiconductor region;
A control electrode provided on the first semiconductor region, the second semiconductor region, and the first semiconductor pillar region via an insulating film;
A high-resistance semiconductor layer provided on the semiconductor layer at a terminal portion surrounding the first semiconductor pillar region and the second semiconductor pillar region, and having a lower impurity concentration than the first semiconductor pillar region;
A second main electrode provided in contact with the first semiconductor region and the second semiconductor region and extending to an element region surrounded by the termination portion;
With
The first semiconductor region under the second main electrode in the boundary region between the element central region including the second semiconductor region and the control electrode in the element region and the terminal portion is the first semiconductor region. Depths of the first semiconductor pillar region and the second semiconductor pillar region in the boundary region adjacent to the high resistance semiconductor layer, which are provided over the entire semiconductor pillar region and the second semiconductor pillar region. but the high resistance between the Ri a stepwise shallower toward the free end portion, and a stepwise shallower since the first semiconductor pillar region and the second semiconductor pillar regions of the semiconductor layer the semiconductor device according to claim that you position a portion of the semiconductor layer.
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