KR20130021192A - 반도체 회로 - Google Patents

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KR20130021192A
KR20130021192A KR1020110083572A KR20110083572A KR20130021192A KR 20130021192 A KR20130021192 A KR 20130021192A KR 1020110083572 A KR1020110083572 A KR 1020110083572A KR 20110083572 A KR20110083572 A KR 20110083572A KR 20130021192 A KR20130021192 A KR 20130021192A
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에스케이하이닉스 주식회사
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Abstract

반도체 회로는 전압 특성 결정 신호에 응답하여 제어 신호들을 출력하도록 구성된 제어 신호 생성 회로, 및 제어 신호들에 응답하여, 기준 전압의 특성을 온도에 비례하는 제1 특성, 온도와 무관하게 일정한 제2 특성 및 온도에 반비례하는 제3 특성 중 하나의 특성을 갖는 메인 기준 전압을 출력하도록 구성된 기준 전압 생성 회로를 포함한다.

Description

반도체 회로{Semiconductor circuit}
본 발명은 반도체 회로에 관한 것으로, 특히 기준 전압을 출력하는 반도체 회로에 관한 것이다.
반도체 회로가 동작하기 위해서는 기준 전압이 필요하다. 통상적으로 기준 전압은 제조 공정의 변수, 전원 전압의 변화 및 온도 변화에 무관하게 일정한 레벨로 출력되어야 한다. 또한, 필요에 따라, PTAT(proportional to absolute temperature) 성분을 갖거나 CTAT(complementary to absolute temperature) 성분을 갖는 기준 전압을 생성하기도 한다.
이렇게, 온도에 무관한 기준 전압, PTAT 성분을 갖는 기준 전압 및 CTAT 성분을 갖는 기준 전압을 출력하기 위해서는 3개의 기준 전압 생성 회로가 필요하다. 이 때문에, 기준 전압 생성 회로들이 차지하는 면적이 증가하게 된다.
본 발명의 실시예는 필요에 따라 하나의 기준 전압 생성 회로로 온도에 무관한 기준 전압, PTAT 성분을 갖는 기준 전압 및 CTAT 성분을 갖는 기준 전압을 출력할 수 있는 반도체 회로를 제공한다.
본 발명의 실시예에 따른 반도체 회로는 온도와 무관하게 일정한 제1 전압을 생성하기 위한 밴드 갭 레퍼런스 회로와, 제1 전압과 분배 전압에 따라 바이어스 신호를 생성하는 OP 앰프와, 바이어스 신호에 따라 전원전압을 출력 단자로 전달하기 위한 PMOS 트랜지스터와, 출력 단자와 제1 노드 간에 접속되며 다이오드 접속 구조를 갖는 NMOS 트랜지스터, 및 제1 노드와 접지 노드 간에 직렬 접속되고 PMOS 트랜지스터를통해 호르는 전류를 제어하기 위해 제어 신호들에 따라 저항치가 가변되며 접속 노드에서 분배 전압을 출력하는 제1 및 제2 저항 회로들을 포함한다.
본 발명의 다른 실시예에 따른 반도체 회로는 전압 특성 결정 신호에 응답하여 제어 신호들을 출력하도록 구성된 제어 신호 생성 회로, 및 제어 신호들에 응답하여, 기준 전압의 특성을 온도에 비례하는 제1 특성, 온도와 무관하게 일정한 제2 특성 및 온도에 반비례하는 제3 특성 중 하나의 특성을 갖는 메인 기준 전압을 출력하도록 구성된 기준 전압 생성 회로를 포함한다.
상기에서, 기준 전압 회로는 제1 전압이 반전 입력 단자로 입력되고 제2 전압이 비반전 입력 단자로 입력되는 OP 앰프와, OP 앰프의 출력 전압에 따라 동작하고 전원 전압 단자와 메인 기준 전압이 출력되는 출력 노드 사이에 접속되는 전압 공급 회로, 및 제2 전압을 출력하고 제어 신호들에 응답하여 메인 기준 전압의 특성을 제1 내지 제3 특성 중 하나의 특성으로 결정하도록 구성되는 전압 특성 결정 회로를 포함할 수 있다.
또한, 기준 전압 생성 회로는, 밴드갭 기준 전압이 비반전 입력 단자로 입력되는 OP 앰프와, 메인 기준 전압이 출력되는 출력 노드와 전원 전압 단자 사이에 접속되고 OP 앰프의 출력 전압에 응답하여 동작하는 트랜지스터와, 출력 노드와 접속된 다이오드와, 다이오드와 OP 앰프의 반전 입력 단자 사이에 접속되고 제어 신호들에 응답하여 저항값이 변하는 제1 저항 회로, 및 OP 앰프의 반전 입력 단자와 접지 단자 사이에 접속되고 제어 신호들에 응답하여 저항값이 변하는 제2 저항 회로를 포함할 수 있다.
본 발명의 실시예는 필요에 따라 하나의 기준 전압 생성 회로로 온도에 무관한 기준 전압, PTAT 성분을 갖는 기준 전압 및 CTAT 성분을 갖는 기준 전압을 출력함으로써, 다양한 기준 전압을 생성함과 동시에 기준 전압 생성 회로가 차지하는 면적이 증가하는 것을 방지할 수 있다.
도 1은 본 발명의 실시예에 따른 반도체 회로를 설명하기 위한 블록도이다.
도 2는 도 1에 도시된 기준 전압 생성 회로를 설명하기 위한 회로도이다.
도 3 및 도 4는 기준 전압 생성 회로의 동작을 설명하기 위한 특성 그래프들이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허 청구 범위에 의해서 이해되어야 한다.
도 1은 본 발명의 실시예에 따른 반도체 회로를 설명하기 위한 블록도이다.
도 1을 참조하면, 반도체 회로는 제어 신호 생성 회로(110) 및 기준 전압 생성 회로(120)를 포함한다. 또한 반도체 회로는 PVT(Process, Voltage, Temperature) 특성에 둔감한 밴드 갭 기준 전압에 해당하는 제1 전압(VG_REF)을 출력하는 밴드 갭 레퍼런스 회로(130)를 더 포함할 수 있다.
제어 신호 생성 회로(110)는 전압 특성 결정 신호(VCONTROLs)에 응답하여 제어 신호들(EN<1:n>)을 출력하도록 구성된다. 전압 특성 결정 신호(VCONTROLs)는 유저의 외부 입력에 의해 생성되는 신호이거나 동작 상황에 따라 주변 회로(미도시)로부터 출력되는 2비트 이상의 신호일 수 있다. 제어 신호들(EN<1:n>)의 수는 설계에 따라 변경 가능하며, 제어 신호들(EN<1:n>)의 수가 많아질수록 메인 기준 전압(MAIN_REF)의 특성을 세밀하게 제어할 수 있다. 특히, 제어 신호 생성 회로(110)는 전압 특성 결정 신호(VCONTROLs)에 따라 제어 신호들(EN<1:n>) 중 하나의 제어 신호만을 활성화시키는 디코더로 구현될 수 있다. 또는, 제어 신호 생성 회로(110)는 내부에 다수의 퓨즈들을 구비하고, 전압 특성 결정 신호(VCONTROLs)에 의해 선택되는 퓨즈들의 커팅 상태에 따라 하나의 제어 신호만 활성화되는 제어 신호들(EN<1:n>)을 출력할 수 있다.
기준 전압 생성 회로(120)는 제어 신호들(EN<1:n>)에 응답하여, 온도에 비례하는 제1 특성(즉, PTAT 성분을 갖는 특성), 온도와 무관하게 일정한 제2 특성 및 온도에 반비례하는 제3 특성(즉, CTAT 성분을 갖는 특성) 중 하나의 특성을 갖는 메인 기준 전압(MAIN_REF)을 출력하도록 구성된다.
도 2는 도 1에 도시된 기준 전압 생성 회로를 설명하기 위한 회로도이다.
도 2를 참조하면, 기준 전압 생성 회로는 OP 앰프(OP_AMP), 전압 공급 회로(M1) 및 전압 특성 결정 회로(M2, RC1, RC2)를 포함한다. OP 앰프(OP_AMP)의 반전 입력 단자로 제1 전압(VG_REF)이 입력되고 노드(L2)의 제2 전압이 비반전 입력 단자로 입력된다. 여기서, 제1 전압(VG_REF)은 제조 공정의 변수, 전원 전압의 변화 및 온도 변화에 무관하게 일정한 레벨을 유지하는 밴드갭 레퍼런스 전압이 될 수 있다. 전압 공급 회로(M1)는 OP 앰프(OP_AMP)로부터 출력되는 바이어스 신호(PG_Bias)에 따라 동작하고 전원 전압 단자와 메인 기준 전압(MAIN_REF)이 출력되는 출력 노드 사이에 접속된다. 이러한 전압 공급 회로(M1)는 OP 앰프(OP_AMP)의 출력 전압(PG_Bias)이 게이트로 인가되고 전원 전압 단자와 출력 노드 사이에 접속되는 PMOS 트랜지스터를 포함한다.
전압 특성 결정 회로(M2, RC1, RC2)는 OP 앰프(OP_AMP)의 비반전 입력단자로 입력되는 제2 전압을 출력하고, 제어 신호들(EN<1:n>)에 응답하여 메인 기준 전압(MAIN_REF)이 온도에 비례하는 제1 특성, 온도와 무관하게 일정한 제2 특성 및 온도에 반비례하는 제3 특성 중 하나의 특성을 갖도록 결정한다.
이러한 전압 특성 결정 회로는 다이오드(M2), 제1 저항 회로(RC1) 및 제2 저항 회로(RC2)를 포함한다. 여기서, 다이오드(M2)는 출력 노드에 접속된다. 이러한 다이오드(M2)는 게이트와 드레인이 출력 노드와 연결되고 소스가 제1 저항 회로(RC1)와 연결되는 NMOS 트랜지스터로 구현할 수 있다.
제1 저항 회로(RC1)는 다이오드(M2)와 OP 앰프(OP_AMP)의 반전 입력 단자 사이에 접속되고 제어 신호들(EN<1:n>)에 응답하여 저항값이 변한다. 이러한 제1 저항 회로(RC1)는 다수의 스위칭 회로들(SW1~SW5)과 다수의 저항들(R1, R3, R5, R7, R9)을 포함한다. 구체적으로 예를 들어 설명하면, 다수의 스위칭 회로들(SW1~SW5)은 다이오드(M2)와 병렬로 연결되고 제어 신호들(EN<1:n>)에 따라 선택적으로 동작한다. 다수의 저항들(R1, R3, R5, R7, R9)은 스위칭 회로들(SW1~SW5)과 OP 앰프(OP_AMP)의 비반전 입력 단자 사이에 각각 연결된다. 여기서, 저항들(R1, R3, R5, R7, R9)과 스위칭 회로들(SW1~SW5)의 수는 제어 신호들(EN<1:n>)의 수와 일치한다. 그리고, 저항들(R1, R3, R5, R7, R9)은 서로 다른 저항값을 갖는다. 예로써, 제2 저항(R3)의 저항값은 제1 저항(R1)의 저항값의 1/2이고, 제3 저항(R5)의 저항값은 제1 저항(R1)의 저항값의 1/3이고, 제4 저항(R7)의 저항값은 제1 저항(R1)의 저항값의 1/4이고, 제5 저항(R9)의 저항값은 제1 저항(R1)의 저항값의 1/5이 될 수 있다. 제어 신호들(EN<1:n>) 중 활성화되는 제어 신호에 따라 스위칭 회로들(SW1~SW5) 중 하나의 스위칭 회로가 활성화되고, 활성화된 스위칭 회로와 연결된 저항에 의해 제1 저항 회로(RC1)의 저항값이 결정된다.
제2 저항 회로(RC2)는 OP 앰프(OP_AMP)의 반전 입력 단자와 접지 단자 사이에 접속되고 제어 신호들(EN<1:n>)에 응답하여 저항값이 변한다. 이러한 제2 저항 회로(RC2)는 다수의 스위칭 회로들(SW6~SW10)과 다수의 저항들(R2, R4, R6, R8, R10)을 포함한다. 구체적으로 예를 들어 설명하면, 다수의 스위칭 회로들(SW6~SW10)은 OP 앰프(OP_AMP)의 반전 입력 단자와 병렬로 연결되고 제어 신호들(EN<1:n>)에 따라 선택적으로 동작한다. 다수의 저항들(R2, R4, R6, R8, R10)은 스위칭 회로들(SW6~SW10)과 접지 단자 사이에 각각 연결된다. 여기서, 저항들(R2, R4, R6, R8, R10)과 스위칭 회로들(SW6~SW10)의 수는 제어 신호들(EN<1:n>)의 수와 일치한다. 그리고, 저항들(R2, R4, R6, R8, R10)은 서로 다른 저항값을 갖는다. 예로써, 제7 저항(R4)의 저항값은 제6 저항(R2)의 저항값의 1/2이고, 제8 저항(R6)의 저항값은 제6 저항(R2)의 저항값의 1/3이고, 제9 저항(R8)의 저항값은 제6 저항(R2)의 저항값의 1/4이고, 제10 저항(R10)의 저항값은 제6 저항(R2)의 저항값의 1/5이 될 수 있다. 제어 신호들(EN<1:n>) 중 활성화되는 제어 신호에 따라 스위칭 회로들(SW6~SW10) 중 하나의 스위칭 회로가 활성화되고, 활성화된 스위칭 회로와 연결된 저항에 의해 제2 저항 회로(RC2)의 저항값이 결정된다.
상기에서 설명한 제1 저항 회로(RC1)와 제2 저항 회로(RC2)의 저항값들은 제어 신호들(EN<1:n>)에 따라 같이 커지거나 작아진다.
제1 저항 회로(RC1) 및 제2 저항 회로(RC2)의 저항값들이 가변 범위 내에서 제어 신호들(EN<1:n>)에 의해 각각 중간 저항값으로 설정될 때, 기준 전압 생성 회로(120)는 온도와 무관하게 일정한 제2 특성의 메인 기준 전압(MAIN_REF)을 출력하도록 설정될 수 있다. 여기서는 제어 신호들(EN<1:n>) 중 제3 제어 신호(EN3)가 활성화되어 제1 저항 회로(RC1)의 저항값이 제3 저항(R5)의 저항값으로 결정되고 제2 저항 회로(RC2)의 저항값이 제8 저항(R6)의 저항값으로 결정될 때, 기준 전압 생성 회로(120)는 온도와 무관하게 일정한 제2 특성의 메인 기준 전압(MAIN_REF)을 출력하는 경우를 예로써 설명하기로 한다.
그리고, 제1 저항 회로(RC1) 및 제2 저항 회로(RC2)의 저항값들이 가변 범위 내에서 각각 중간 저항값(즉, R5의 저항값과 R6의 저항값)보다 낮은 저항값으로 설정될 때, 기준 전압 생성 회로(120)는 온도와 비례하는 제1 특성의 메인 기준 전압(MAIN_REF)을 출력한다. 특히, 제1 저항 회로(RC1) 및 제2 저항 회로(RC2)의 저항값들이 중간 저항값보다 낮아질수록, 메인 기준 전압(MAIN_REF)이 온도에 보다 더 비례하는 특성을 갖는다.
또한, 제1 저항 회로(RC1) 및 제2 저항 회로(RC2)의 저항값들이 가변 범위 내에서 각각 중간 저항값(즉, R5의 저항값과 R6의 저항값)보다 높은 저항값으로 설정될 때, 기준 전압 생성 회로(120)가 온도와 반비례하는 제3 특성의 메인 기준 전압(MAIN_REF)을 출력한다. 특히, 제1 저항 회로(RC1) 및 제2 저항 회로(RC2)의 저항값들이 중간 저항값보다 높아질수록, 메인 기준 전압(MAIN_REF)이 온도에 보다 더 반비례하는 특성을 갖는다.
참고로, 제3 제어 신호(EN3)가 활성화되는 경우, 메인 기준 전압(MAIN_REF)은 다음의 수학식 1에 의해 정해진다.
Figure pat00001
이하, 기준 전압 생성 회로(120)의 동작을 보다 구체적으로 설명하기로 한다.
도 3 및 도 4는 기준 전압 생성 회로의 동작을 설명하기 위한 특성 그래프들이다.
도 2 내지 도 4를 참조하면, 메인 기준 전압(MAIN_REF)은 전압 공급 회로(120)의 트랜지스터(M1)의 전류 특성을 나타내는 그래프와 다이오드(M2)의 전류 특성을 나타내는 그래프가 교차되는 레벨에서 설정된다. 제3 제어 신호(EN3)가 활성화되면 제1 저항 회로(RC1)의 저항값은 제3 저항(R5)의 저항값이 되고 제2 저항 회로(RC2)의 저항값은 제8 저항(R6)의 저항값이 된다. 이때, 트랜지스터(M1)의 전류 특성을 나타내는 그래프와 다이오드(M2)의 전류 특성을 나타내는 그래프가 교차되는 지점에서 영 온도계수(Zero Temperature Codfficient; ZTC)의 메인 기준 전압(MAIN_REF)이 출력된다. 즉, 제3 제어 신호(EN3)가 활성화될 때, 메인 기준 전압(MAIN_REF)은 온도 변화에 무관하게 일정한 레벨로 출력된다.
그리고, 제4 제어 신호(EN4)가 활성화되면 제1 저항 회로(RC1)의 저항값은 제4 저항(R7)의 저항값이 되고 제2 저항 회로(RC2)의 저항값은 제9 저항(R8)의 저항값이 된다. 이때, 메인 기준 전압(MAIN_REF)은 C4와 H4 사이에서 온도에 비례하게 변한다. 또한, 제5 제어 신호(EN4)가 활성화되면 제1 저항 회로(RC1)의 저항값은 제5 저항(R9)의 저항값이 되고 제2 저항 회로(RC2)의 저항값은 제10 저항(R10)의 저항값이 된다. 이때, 메인 기준 전압(MAIN_REF)은 C5와 H5 사이에서 온도에 보다 더 비례하게 변한다. 즉, 온도 변화에 따른 메인 기준 전압(MAIN_REF)의 변동폭이 보다 더 비례하게 증가한다.
반대로, 제2 제어 신호(EN2)가 활성화되면 제1 저항 회로(RC1)의 저항값은 제2 저항(R3)의 저항값이 되고 제2 저항 회로(RC2)의 저항값은 제7 저항(R4)의 저항값이 된다. 이때, 메인 기준 전압(MAIN_REF)은 C2와 H2 사이에서 온도에 반비례하게 변한다. 또한, 제1 제어 신호(EN1)가 활성화되면 제1 저항 회로(RC1)의 저항값은 제1 저항(R1)의 저항값이 되고 제2 저항 회로(RC2)의 저항값은 제6 저항(R2)의 저항값이 된다. 이때, 메인 기준 전압(MAIN_REF)은 C1와 H1 사이에서 온도에 보다 더 반비례하게 변한다. 즉, 온도 변화에 따른 메인 기준 전압(MAIN_REF)의 변동폭이 보다 더 반비례하게 증가한다.
보다 구체적으로 설명하면, 제1 제어 신호(EN1)가 활성화되는 경우, 제1 저항(R1)과 제6 저항(R2)의 비율에 따라, 메인 기준 전압(MAIN_REF)은 다음의 수학식 2에 의해 결정된다.
Figure pat00002
이때, 저항을 흐르게 되는 전류는 노드(L1)의 전압을 제6저항(R2)의 저항값으로 나눈 값으로 결정되고, 다이오드(M2)와 제1 저항 회로(RC1)의 접속점(L2)의 전압은 변하지 않는다. 이렇게 되면, 트랜지스터(M1)와 다이오드(M2)의 전류 특성들을 나타내는 그래프들의 교차점에서 메인 기준 전압(MAIN_REF)이 결정된다. 즉, 고온에서는 제1 레벨(H1)에서 메인 기준 전압(MAIN_REF)이 결정되고, 저온에서는 제2 레벨(C1)에서 메인 기준 전압(MAIN_REF)이 결정된다. 따라서, 메인 기준 전압(MAIN_REF)은 CTAT 성분을 갖게 된다.
제2 제어 신호(EN2)가 활성화되면, 제2 저항(R3)과 제7 저항(R4)의 비율에 따라 접속점(L2)의 전압은 일정하지만, 제1 및 제2 저항 회로들(RC1, RC2)의 접속점(L1)의 전압과 저항들(R3, R4)에 따라 흐르는 전류가 달라지기 때문에 저항들(R3, R4)을 통해 흐르는 전류는 증가하게 된다. 이렇게 되기 위하여 트랜지스터(M1)에 흐르는 전류가 증가하고, OP 앰프(OP_AMP)의 출력 전압(PG_Bias)은 낮아진다. 그 결과, 고온에서는 제3 레벨(H2)에서 메인 기준 전압(MAIN_REF)이 결정되고, 저온에서는 제4 레벨(C2)에서 메인 기준 전압(MAIN_REF)이 결정되고, 메인 기준 전압(MAIN_REF)은 CTAT 성분은 감소된다.
제5 제어 신호(EN5)가 활성화되면, 제2 저항(R3)과 제7 저항(R4)의 비율에 따라 접속점(L2)의 전압은 일정하지만, 제1 및 제2 저항 회로들(RC1, RC2)의 접속점(L1)의 전압과 저항들(R9, R10)에 따라 흐르는 전류가 달라지기 때문에 저항들(R9, R10)을 통해 흐르는 전류는 더욱 더 증가하게 된다. 이렇게 되기 위하여 트랜지스터(M1)에 흐르는 전류가 보다 더 증가하고, OP 앰프(OP_AMP)의 출력 전압(PG_Bias)은 보다 더 낮아진다. 그 결과, 고온에서는 ZTC 레벨보다 높은 제8 레벨(H5)에서 메인 기준 전압(MAIN_REF)이 결정되고, 저온에서는 ZTC 레벨보다 높은 제9 레벨(C5)에서 메인 기준 전압(MAIN_REF)이 결정되고, 메인 기준 전압(MAIN_REF)은 PTAT 성분을 갖게 된다.
상기에서 설명한 반도체 회로의 구성 및 동작과 같이, 반도체 회로는 제어 신호들(EN<1:n>)에 응답하여 온도에 비례하는 제1 특성, 온도와 무관하게 일정한 제2 특성 및 온도에 반비례하는 제3 특성 중 하나의 특성을 갖는 메인 기준 전압(MAIN_REF)을 출력할 수 있다.
110 : 제어 신호 생성 회로 120 : 기준 전압 생성 회로
RC1, RC2 : 저항 회로

Claims (20)

  1. 온도와 무관하게 일정한 제1 전압을 생성하기 위한 밴드 갭 레퍼런스 회로;
    상기 제1 전압과 분배 전압에 따라 바이어스 신호를 생성하는 OP 앰프;
    상기 바이어스 신호에 따라 전원전압을 출력 단자로 전달하기 위한 PMOS 트랜지스터;
    상기 출력 단자와 제1 노드 간에 접속되며 다이오드 접속 구조를 갖는 NMOS 트랜지스터; 및
    상기 제1 노드와 접지 노드 간에 직렬 접속되고 상기 PMOS 트랜지스터를통해 호르는 전류를 제어하기 위해 제어 신호들에 따라 저항치가 가변되며 접속 노드에서 상기 분배 전압을 출력하는 제1 및 제2 저항 회로들을 포함하는 반도체 회로.
  2. 제 1 항에 있어서, 상기 제1 저항 회로는,
    상기 PMOS 트랜지스터와 병렬로 연결되고 상기 제어 신호들에 따라 선택적으로 동작하는 제1 내지 제5 스위칭 회로들; 및
    상기 제1 내지 제5 스위칭 회로들과 상기 접속 노드 사이에 각각 연결되고 서로 다른 저항값을 갖는 제1 내지 제5 저항들을 포함하는 반도체 회로.
  3. 제 1 항에 있어서, 상기 제2 저항 회로는,
    상기 접속 노드와 병렬로 연결되고 상기 제어 신호들에 따라 선택적으로 동작하는 제6 내지 제10 스위칭 회로들; 및
    상기 제6 내지 제10 스위칭 회로들과 상기 접지 노드 사이에 각각 연결되고 서로 다른 저항값을 갖는 제6 내지 제10 저항들을 포함하는 반도체 회로.
  4. 제 1 항에 있어서,
    상기 제1 저항 회로 및 상기 제2 저항 회로의 저항값들이 가변 범위 내에서 각각 중간 저항값으로 설정될 때, 온도와 무관하게 일정한 메인 기준 전압이 상기 출력 단자로 출력되는 반도체 회로.
  5. 제 1 항에 있어서,
    상기 제1 저항 회로 및 상기 제2 저항 회로의 저항값들이 가변 범위 내에서 각각 중간 저항값보다 낮은 저항값으로 설정될수록 온도와 비례하는 메인 기준 전압이 상기 출력 단자로 출력되는 반도체 회로.
  6. 제 1 항에 있어서,
    상기 제1 저항 회로 및 상기 제2 저항 회로의 저항값들이 가변 범위 내에서 각각 중간 저항값보다 높은 저항값으로 설정될수록 온도와 반비례하는 메인 기준 전압이 상기 출력 단자로 출력되는 반도체 회로.
  7. 전압 특성 결정 신호에 응답하여 제어 신호들을 출력하도록 구성된 제어 신호 생성 회로; 및
    상기 제어 신호들에 응답하여, 온도에 비례하는 제1 특성, 온도와 무관하게 일정한 제2 특성 및 온도에 반비례하는 제3 특성 중 하나의 특성을 갖는 메인 기준 전압을 출력하도록 구성된 기준 전압 생성 회로를 포함하는 반도체 회로.
  8. 제 7 항에 있어서, 상기 기준 전압 생성 회로는,
    밴드갭 기준 전압이 비반전 입력 단자로 입력되는 OP 앰프;
    상기 메인 기준 전압이 출력되는 출력 노드와 전원 전압 단자 사이에 접속되고 상기 OP 앰프의 출력 전압에 응답하여 동작하는 트랜지스터;
    상기 출력 노드와 접속된 다이오드;
    상기 다이오드와 상기 OP 앰프의 반전 입력 단자 사이에 접속되고 상기 제어 신호들에 응답하여 저항값이 변하는 제1 저항 회로; 및
    상기 OP 앰프의 반전 입력 단자와 접지 단자 사이에 접속되고 상기 제어 신호들에 응답하여 저항값이 변하는 제2 저항 회로를 포함하는 반도체 회로.
  9. 제 8 항에 있어서,
    상기 트랜지스터는 PMOS 트랜지스터인 반도체 회로.
  10. 제 7 항에 있어서, 상기 기준 전압 생성 회로는,
    제1 전압이 반전 입력 단자로 입력되고 제2 전압이 비반전 입력 단자로 입력되는 OP 앰프;
    상기 OP 앰프의 출력 전압에 따라 동작하고 전원 전압 단자와 상기 메인 기준 전압이 출력되는 출력 노드 사이에 접속되는 전압 공급 회로; 및
    상기 제2 전압을 출력하고 상기 제어 신호들에 응답하여 상기 메인 기준 전압의 특성을 상기 제1 내지 제3 특성 중 하나의 특성으로 결정하도록 구성되는 전압 특성 결정 회로를 포함하는 반도체 회로.
  11. 제 10 항에 있어서,
    상기 전압 공급 회로는 상기 OP 앰프의 출력 전압이 게이트로 인가되고 상기 전원 전압 단자와 상기 출력 노드 사이에 접속되는 PMOS 트랜지스터를 포함하는 반도체 회로.
  12. 제 10 항에 있어서, 상기 전압 특성 결정 회로는,
    상기 출력 노드와 접속된 다이오드;
    상기 다이오드와 상기 OP 앰프의 반전 입력 단자 사이에 접속되고 상기 제어 신호들에 응답하여 저항값이 변하는 제1 저항 회로; 및
    상기 OP 앰프의 반전 입력 단자와 접지 단자 사이에 접속되고 상기 제어 신호들에 응답하여 저항값이 변하는 제2 저항 회로를 포함하는 반도체 회로.
  13. 제 8 항 또는 제 12 항에 있어서,
    상기 다이오드는 게이트와 드레인이 상기 출력 노드와 연결되고 소스가 상기 제1 저항 회로와 연결되는 NMOS 트랜지스터인 반도체 회로.
  14. 제 8 항 또는 제 12 항에 있어서, 상기 제1 저항 회로는,
    상기 다이오드와 병렬로 연결되고 상기 제어 신호들에 따라 선택적으로 동작하는 제1 내지 제5 스위칭 회로들; 및
    상기 제1 내지 제5 스위칭 회로들과 상기 OP 앰프의 비반전 입력 단자 사이에 각각 연결되는 제1 내지 제5 저항들을 포함하는 반도체 회로.
  15. 제 8 항 또는 제 12 항에 있어서, 상기 제2 저항 회로는,
    상기 OP 앰프의 비반전 입력 단자와 병렬로 연결되고 상기 제어 신호들에 따라 선택적으로 동작하는 제6 내지 제10 스위칭 회로들; 및
    상기 제6 내지 제10 스위칭 회로들과 상기 접지 단자 사이에 각각 연결되는 제6 내지 제10 저항들을 포함하는 반도체 회로.
  16. 제 8 항 또는 제 12 항에 있어서,
    상기 제1 저항 회로 및 상기 제2 저항 회로의 저항값들이 가변 범위 내에서 각각 중간 저항값으로 설정될 때, 상기 기준 전압 생성 회로가 상기 온도와 무관하게 일정한 상기 제2 특성의 상기 메인 기준 전압을 출력하도록 구성되는 반도체 회로.
  17. 제 8 항 또는 제 12 항에 있어서,
    상기 제1 저항 회로 및 상기 제2 저항 회로의 저항값들이 가변 범위 내에서 각각 중간 저항값보다 낮은 저항값으로 설정될 때, 상기 기준 전압 생성 회로가 상기 온도와 비례하는 상기 제1 특성의 상기 메인 기준 전압을 출력하도록 구성되는 반도체 회로.
  18. 제 17 항에 있어서,
    상기 제1 저항 회로 및 상기 제2 저항 회로의 저항값들이 상기 중간 저항값보다 낮아질수록, 상기 메인 기준 전압이 상기 온도에 보다 더 비례하는 특성을 갖는 반도체 회로.
  19. 제 8 항 또는 제 12 항에 있어서,
    상기 제1 저항 회로 및 상기 제2 저항 회로의 저항값들이 가변 범위 내에서 각각 중간 저항값보다 높은 저항값으로 설정될 때, 상기 기준 전압 생성 회로가 상기 온도와 반비례하는 상기 제3 특성의 상기 메인 기준 전압을 출력하도록 구성되는 반도체 회로.
  20. 제 19 항에 있어서,
    상기 제1 저항 회로 및 상기 제2 저항 회로의 저항값들이 상기 중간 저항값보다 높아질수록, 상기 메인 기준 전압이 상기 온도에 보다 더 반비례하는 특성을 갖는 반도체 회로.
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