KR20130017547A - 임베디드 패키지 및 그 제조방법 - Google Patents

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Abstract

임베디드 패키지 및 그 제조방법이 개시되어 있다. 개시된 임베디드 패키지는, 셀부 및 주변부로 구획되고 제1면 및 상기 제1면과 대향하는 제2면을 가지며 상기 제1면의 셀부에 형성되는 집적회로 및 상기 제1면의 주변부에 형성되는 본딩패드 및 상기 본딩 패드 상에 형성되는 범프를 구비하는 반도체 칩과, 상기 반도체 칩의 제2면에 부착되는 코어층과, 상기 반도체 칩을 포함한 상기 코어층 상에 형성되며 상기 범프를 노출하는 개구부를 갖는 절연 부재 및 상기 절연 부재 및 범프 상에 형성되고 상기 범프와 전기적으로 연결되는 회로 배선을 포함하며, 상기 셀부 상의 상기 절연 부재는 상기 범프의 높이보다 큰 두께를 갖는 것을 특징으로 한다.

Description

임베디드 패키지 및 그 제조방법{EMBEDDED PACKAGE AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 임베디드 패키지 및 그 제조방법에 관한 것이다.
휴대용 전자제품의 소형화 및 고용량화로 반도체 패키지가 내장될 공간이 점차 감소됨에 따라서 단위 체적당 실장효율을 높이기 위한 연구가 계속되고 있다. 단위 체적당 실장효율을 높이기 위해서 반도체 패키지는 경박단소화에 부응할 수밖에 없으며, 그 일환으로 칩을 기판 표면이 아닌 기판 내부에 배치하는 임베디드 패키지(embedded package)가 제안되었다.
도 1은 종래 기술에 따른 임베디드 패키지를 도시한 단면도이다.
도 1을 참조하면, 반도체 칩(1)의 본딩 패드(1A)상에 범프(2)를 형성하고, 접착부재(8)를 매개로 코어층(3) 상에 반도체 칩(1)을 페이스 업(face up) 형태로 부착하고, 반도체 칩(1) 및 코어층(2) 상에 절연 부재(4)를 라미네이트(laminate)한다. 그 다음, 범프(2)가 노출되도록 절연 부재(4)를 평탄하게 식각하고, 범프 및 절연 부재(2,4) 상에 범프(2)와 전기적으로 연결되는 회로 배선(5)을 형성한 후, 절연 부재 및 회로 배선(4, 5) 상에 회로 배선(5)을 일부 노출하는 솔더레지스트 패턴(6)을 형성하고, 회로 배선(5)의 노출 부분에 솔더볼(7)을 장착한다.
이와 같은 임베디드 패키지는 반도체 칩(1)과 외부접속단자인 솔더볼(7) 사이의 전기적 신호 길이가 짧아 고속화에 유리하다. 그러나, 반도체 칩(1)의 활성면과 회로 배선(5) 사이의 간격(H)이 작음으로 인해 반도체 칩(1)의 집적회로와 회로 배선(5) 사이의 기생 캐패시턴스(parasitic capacitance)가 커서, 전기적 신호 길이 감소에도 불구하고 고속화의 실현이 어렵다.
범프(2)의 높이를 높이면 반도체 칩(1)과 회로 배선(5) 사이의 간격(H)을 늘릴 수 있지만, 범프(2)의 높이가 높아지면 범프(2)의 피치(pitch)가 증가되어 인접 범프(2)들간 전기적인 쇼트(Short)가 발생되는 문제점이 있다.
본 발명의 목적은, 고속화에 적합한 임베디드 패키지를 제공하는데 있다.
본 발명의 다른 목적은, 전술한 임베디드 패키지의 제조방법을 제공하는데 있다.
본 발명의 일 견지에 따른 임베디드 패키지는, 셀부 및 주변부로 구획되고 제1면 및 상기 제1면과 대향하는 제2면을 가지며 상기 제1면의 셀부에 형성되는 집적회로 및 상기 제1면의 주변부에 형성되는 본딩패드 및 상기 본딩 패드 상에 형성되는 범프를 구비하는 반도체 칩과, 상기 반도체 칩의 제2면에 부착되는 코어층과, 상기 반도체 칩을 포함한 상기 코어층 상에 형성되며 상기 범프를 노출하는 개구부를 갖는 절연 부재 및 상기 절연 부재 및 범프 상에 형성되고 상기 범프와 전기적으로 연결되는 회로 배선을 포함하며, 상기 셀부 상의 상기 절연 부재는 상기 범프의 높이보다 큰 두께를 갖는 것을 특징으로 한다.
상기 셀부 상의 절연 부재는 상기 범프의 높이보다 10~500㎛ 만큼 큰 두께를 갖는다.
상기 주변부 상의 절연 부재는 상기 셀부 상의 절연 부재의 두께 이하의 두께를 갖는다.
상기 주변부 상의 절연 부재는 상기 범프의 측면에서 상기 범프의 높이와 동일한 두께로 형성되고 상기 범프의 측면에서 상기 셀부쪽으로 갈수록 증가되는 두께를 가질 수 있다.
구체적으로, 상기 주변부 상의 절연 부재는 직선형의 슬로프를 가질 수 있다. 이 경우, 상기 범프의 상면과 상기 주변부 상의 상기 절연 부재의 상면이 이루는 각도는 예각일 수 있다.
이와 달리, 상기 주변부 상의 절연 부재는 계단형의 단차를 가질 수도 있고, 곡선형의 슬로프를 가질 수도 있다. 한편, 상기 주변부 상의 절연 부재는 상기 범프와 동일한 두께를 가질 수도 있다.
상기 임베디드 패키지는, 상기 절연 부재 및 회로 배선 상에 형성되고 상기 회로 배선을 일부 노출하는 솔더레지스트 패턴 및 상기 솔더레지스트 패턴에 의한 상기 회로 배선의 노출 부분에 장착되는 외부접속단자를 더 포함할 수도 있다.
본 발명의 다른 견지에 따른 임베디드 패키지 제조방법은, 셀부 및 주변부로 구획되고 제1면 및 상기 제1면과 대향하는 제2면을 가지며 상기 제1면의 셀부에 형성되는 집적회로, 상기 제1면의 주변부에 형성되는 본딩패드 및 상기 본딩 패드 상에 형성되는 범프를 구비하는 반도체 칩을 형성하는 단계, 코어층 상에 상기 반도체 칩의 제2면을 부착하는 단계, 상기 반도체 칩 및 코어층 상에 상기 범프를 노출하는 개구부를 가지며 상기 셀부 상에서 상기 범프의 높이보다 큰 두께를 갖는 절연 부재를 형성하는 단계 및 상기 절연 부재 상에 상기 범프와 전기적으로 연결되는 회로 배선을 형성하는 단계를 포함한다.
상기 절연 부재를 형성하는 단계 및 상기 회로 배선을 형성하는 단계는, 제3면 및 상기 제3면과 대향하는 제4면을 가지며 상기 제3면에 도전막이 형성된 예비 절연 부재를 상기 제4면이 상기 반도체 칩과 마주하도록 상기 코어층 상에 배치하는 단계, 상기 주변부에 대응되는 돌출부를 갖는 금형을 이용하여 상기 도전막이 상기 범프와 전기적으로 연결되도록 상기 예비 절연 부재를 상기 반도체 칩 및 코어층 상에 라미네이트하는 단계 및 상기 도전막을 패터닝하여 상기 회로 배선을 형성하는 단계를 포함할 수 있다.
상기 절연 부재를 형성하는 단계는, 상기 반도체 칩을 포함한 코어층 상에 예비 절연 부재를 배치하는 단계 및 상기 주변부에 대응하는 돌출부를 갖는 금형을 이용하여 상기 범프가 노출되도록 상기 예비 절연 부재를 상기 반도체 칩 및 코어층 상에 라미네이트하는 단계를 포함할 수 있다.
상기 절연 부재를 형성하는 단계는, 상기 반도체 칩을 포함한 코어층 상에 예비 절연 부재를 배치하는 단계, 상기 예비 절연 부재를 상기 코어층 및 반도체 칩 상에 라미네이트하여 상기 범프를 덮는 절연 부재를 형성하는 단계 및 상기 범프가 노출되도록 상기 주변부 상의 절연 부재를 일부 제거하는 단계를 포함할 수 있다.
상기 회로 배선을 형성하는 단계 후에, 상기 절연 부재 및 회로 배선 상에 상기 회로 배선을 일부 노출하는 개구부를 갖는 솔더레지스트 패턴을 형성하는 단계 및 상기 회로 배선의 노출 부분에 외부접속단자를 장착하는 단계를 더 포함할 수 있다.
본 발명에 따르면, 반도체 칩의 집적회로와 회로 배선간의 거리가 증가되어 기생 캐패시턴스가 감소되므로 임베디드 패키지의 동작 속도가 향상된다.
도 1은 종래 기술에 따른 임베디드 패키지를 도시한 단면도이다.
도 2는 본 발명의 제1실시예에 따른 임베디드 패키지를 도시한 단면도이다.
도 3는 본 발명의 제2실시예에 따른 임베디드 패키지를 도시한 단면도이다.
도 4는 본 발명의 제3실시예에 따른 임베디드 패키지를 도시한 단면도이다.
도 5는 본 발명의 제4 실시예에 따른 임베디드 패키지를 도시한 단면도이다.
도 6 내지 도 12는 본 발명의 제1실시예에 따른 임베디드 패키지 제조방법을 설명하기 위한 단면도들이다.
도 13 내지 도 21은 본 발명의 제2실시예에 따른 임베디드 패키지 제조방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
도 2는 본 발명의 제1실시예에 따른 임베디드 패키지를 도시한 단면도이다.
도 2를 참조하면, 본 발명의 제1실시예에 따른 임베디드 패키지는, 반도체 칩(10), 코어층(30), 절연 부재(40) 및 회로 배선(50)을 포함한다. 그 외에, 솔더레지스트 패턴(60) 및 외부접속단자(70)를 더 포함할 수 있다.
반도체 칩(10)은 셀부(CELL) 및 주변부(PERI)로 구획되며, 제1면(10A), 제2면(10B), 칩 설계에 따른 집적회로(IC), 본딩 패드(11) 및 범프(20)를 갖는다.
제1 면(10A)은 제2 면(10B)과 대향한다. 집적회로(IC)는 반도체 칩(10) 제1면(10A)의 셀부(CELL)에 형성되고, 본딩 패드(11)는 반도체 칩(10) 제1면(10A)의 주변부(PERI)에 형성된다. 도시하지 않았지만, 본딩 패드(11)는 집적회로(IC)와 전기적으로 연결된다. 본 실시예에서 본딩 패드(11)는 반도체 칩(10) 제1면(10A)의 중심부를 따라서 형성된다. 즉, 센터 패드형 구조를 갖는다. 이와 다르게, 본딩 패드(11)는 반도체 칩(10) 제1면(10A)의 가장자리를 따라서 형성될 수도 있다. 즉, 에지 패드형 구조를 가질 수도 있다.
범프(20)는 본딩 패드(11) 상에 형성된다. 범프(20)는 구리, 알루미늄, 금, 은 등을 포함할 수 있고, 범프(20)는, 예를 들어, 기둥(pillar) 형상을 가질 수 있다.
반도체 칩(10)의 제2면(10B)은 접착부재(80)를 매개로 코어층(30) 상에 부착된다. 즉, 반도체 칩(10)은 코어층(30) 상에 페이스 업(face up) 형태로 부착된다. 접착부재(80)은 접착 페이스트 또는 양면 접착 테이프를 포함할 수 있고, 코어층(30), 예를 들어, 유리섬유와 에폭시, 종이와 페놀수지, 종이와 에폭시 수지 등의 보강기재와 수지(resin) 중 어느 하나를 포함할 수 있다.
절연 부재(40)는 반도체 칩(10) 및 코어층(30) 상에 형성되고 범프(20)를 노출하는 개구부(41)를 갖는다. 반도체 칩(10)의 셀부(CELL) 상에 형성된 절연 부재(40)는 범프(20)의 높이보다 큰 두께를 갖는다. 즉, 범프(20)의 높이가 D1이라고 정의되고, 반도체 칩(10) 셀부(CELL) 상에 형성된 절연 부재(40)의 두께가 D2라고 정의될 경우, D2 > D1을 만족한다. 예컨데, D2-D1는 10~500㎛의 범위를 갖는다.
주변부(PERI) 상에 형성된 절연 부재(40)는 범프(20) 측면에서 범프(20)의 높이와 동일한 두께를 갖고 범프(20)의 측면에서 셀부(CELL)쪽으로 갈수록 증가되는 두께를 갖는다. 본 실시예에서, 주변부(PERI) 상에 형성된 절연 부재(40)의 상면은 직선형 슬로프를 가지며, 범프(20)의 상면과 주변부(PERI) 상에 형성된 절연 부재(40)의 상면은 예각을 이룬다.
절연 부재(40)는 열경화성 수지 또는 열가소성 수지를 포함할 수 있다.
회로 배선(50)은 절연 부재(40) 및 범프(20) 상에 형성되며, 범프(20)와 전기적으로 연결된다. 회로 배선(50)은 구리, 니켈, 금 중 적어도 어느 하나를 포함할 수 있다.
솔더레지스트 패턴(60)은 절연 부재(40) 및 회로 배선(50) 상에 형성되며 회로 배선(50)을 일부 노출한다. 외부접속단자(70)는 솔더레지스트 패턴(60)에 의해 노출된 회로 배선(50) 상에 장착된다. 외부접속단자(70)는 솔더볼(solder ball) 또는 범프(bump)를 포함한다.
도 3은 본 발명의 제2 실시예에 따른 임베디드 패키지를 도시한 단면도이다.
본 발명의 제2 실시예에 따른 임베디드 패키지는, 주변부(PERI) 상에 형성된 절연 부재(40)를 제외하면 앞서 도 2를 통해 설명된 제 1 실시예에 따른 임베디드 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 3을 참조하면, 본 실시예에서 주변부(PERI) 상에 형성된 절연 부재(40)는 범프(20) 측면에서 범프(20)의 높이와 동일한 두께를 갖고 범프(20)의 측면에서 셀부(CELL)쪽으로 갈수록 증가되는 두께를 갖는다. 본 실시예에서, 주변부(PERI) 상의 절연 부재(40)는, 전술한 제1 실시예와 달리, 계단형의 단차를 갖는다.
도 4는 본 발명의 제3 실시예에 따른 임베디드 패키지를 도시한 단면도이다.
본 발명의 제3 실시예에 따른 임베디드 패키지는, 주변부(PERI) 상에 형성된 절연 부재(40)를 제외하면 앞서 도 1을 통해 설명된 제 1 실시예에 따른 임베디드 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 4를 참조하면, 본 실시예에서 주변부(PERI) 상의 절연 부재(40)는 범프(20) 측면에서 범프(20)의 높이와 동일한 두께를 갖고 범프(20)의 측면에서 셀부(CELL)쪽으로 갈수록 증가되는 두께를 갖는다. 본 실시예에서, 주변부(PERI) 상에 형성된 절연 부재(40)는, 전술한 제1 실시예와 달리, 곡선형의 슬로프를 갖는다.
도 5는 본 발명의 제4 실시예에 따른 임베디드 패키지를 도시한 단면도이다.
본 발명의 제3 실시예에 따른 임베디드 패키지는, 절연 부재(40)를 제외하면 앞서 도 1을 통해 설명된 제 1 실시예에 따른 임베디드 패키지와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 5를 참조하면, 절연 부재(40)는 반도체 칩(10) 및 코어층(30) 상에 형성되고 범프(20)를 노출하는 개구부(41)를 갖는다. 반도체 칩(10)의 셀부(CELL) 상에 형성된 절연 부재(40)는 범프(20)의 높이보다 큰 두께를 갖는다. 즉, 범프(20)의 높이가 D1이라고 정의되고, 반도체 칩(10)의 셀부(CELL) 상에 형성된 절연 부재(40)의 두께가 D2라고 정의될 경우, D2 > D1을 만족한다. 예컨데, D2-D1는 10~500㎛의 범위를 갖는다.
본 실시예에서는, 전술한 제1 실시예와 달리, 주변부(PERI) 상에 형성된 절연 부재(40)는 범프(20)와 동일한 두께, 즉 D1을 갖는다.
도 6 내지 도 12는 본 발명의 제1실시예에 따른 임베디드 패키지의 제조방법을 설명하기 위한 단면도들이다.
도 6을 참조하면, 임베디드 반도체 패키지를 제조하기 위해서, 먼저 반도체 소자 제조 공정을 통해 셀부(CELL) 및 주변부(PERI)로 구획되고 셀부(CELL) 및 주변부(PERI)에 각각 집적회로(IC) 및 본딩 패드(11)를 갖는 반도체 칩(10)을 제조한다.
이하, 집적회로(IC) 및 본딩 패드(11)가 위치하는 반도체 칩(10)의 일측면을 제1면(10A)으로 정의하기로 하고, 제1면(10A)과 대향하는 반도체 칩(10)의 타측면을 제2면(10B)으로 정의하기로 한다.
도 7을 참조하면, 본딩 패드(11) 상에 범프(20)를 형성한다. 범프(20)는 구리, 알루미늄, 금, 은 등을 포함할 수 있고, 범프(20)는 예를 들어 기둥 형상을 가질 수 있다.
도 8을 참조하면, 코어층(30) 상에 접착부재(80)를 매개로 반도체 칩(10)의 제2면(B)을 부착한다. 코어층(30)은, 예를 들어, 유리섬유와 에폭시, 종이와 페놀수지, 종이와 에폭시 수지 등의 보강기재와 수지(resin) 중 어느 하나를 포함할 수 있다.
도 9를 참조하면, 일측면에 도전막(50A)이 형성된 예비 절연 부재(40A)를 마련한다. 이하, 도전막(50A)이 형성된 예비 절연 부재(40A)의 일측면을 제3면으로 정의하고, 제3면과 대향하는 예비 절연 부재(40A)의 타측면을 제4면으로 정의하기로 한다. 예비 절연 부재(40A)는 열경화성 수지 또는 열가소성 수지를 포함하고, 회로 배선(50)은 구리, 니켈, 금 중 적어도 어느 하나를 포함할 수 있다.
이어서, 예비 절연 부재(40A)의 제4면이 반도체 칩(10)과 마주하도록 예비 절연 부재(40A)를 코어층(10,30) 상에 배치한다.
도 10을 참조하면, 반도체 칩(10)의 주변부(PERI)에 대응하는 돌출부를 갖는 금형(100)을 이용하여 도전막(50A)이 범프(20)와 연결되도록 예비 절연 부재(40A)를 반도체 칩 및 코어층(10,30) 상에 라미네이트하여 절연 부재(40)를 형성한다. 이러한 일련의 공정을 통해, 절연 부재(40)는 범프(20)를 노출하는 개구부(41)를 갖게 되며, 도전막(50A)은 개구부(41)를 통해 노출된 범프(20)와 연결된다.
이때, 주변부(PERI)에 대응하는 돌출부를 갖는 금형(100)을 이용하여 도전막(50A)이 범프(20)에 연결될 때까지 예비 절연 부재(40A)를 가압(加壓)함에 따라서 반도체 칩(10)의 셀부(CELL) 상에 형성되는 절연 부재(40)는 범프(20)의 높이보다 큰 두께를 갖게 된다. 즉, 범프(20)의 높이가 D1이라고 정의되고, 반도체 칩(10) 셀부(CELL) 상에 형성된 절연 부재(40)의 두께가 D2라고 정의될 경우, D2 > D1을 만족한다. 예컨데, D2-D1는 10~500㎛의 범위를 갖는다. 그리고, 주변부(PERI) 상에 형성되는 절연 부재(40)는 금형(100)의 돌출부 형태에 대응되는 형태를 갖게 된다.
비록, 도면으로 도시한 실시예에서는, 금형(100)의 돌출부의 측면이 직선형 슬로프를 갖는 경우만을 나타내었으나, 금형(100)의 돌출부의 형태는 특별히 제한되지 않는다. 예컨데, 금형(100)의 돌출부의 측면은 계단형 단차를 가질 수도 있고, 곡선형 슬로프를 가질 수도 있다.
도 11을 참조하면, 도전막(50A)을 패터닝하여 범프(20)와 전기적으로 연결되는 회로 배선(50)을 형성한다.
회로 배선(50)을 형성하는 방법으로는, 도전막(50A) 상에 포토레지스트(미도시)를 형성하고, 포토레지스트를 선택적으로 노광한 다음, 노광된 포토레지스트를 현상하여 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 마스크로 도전막(50A)을 식각한 후, 포토레지스트 패턴을 제거하는 방법을 사용할 수 있다.
상기 포토레지스트 노광 공정시 주변부(PERI) 및 셀부(CELL) 단차로 인해 노광광의 초점 심도가 어긋나는 문제를 방지하기 위하여, 주변부(PERI)와 셀부(CELL)의 포토레지스트를 동시에 노광하지 않고 개별적으로 나누어서 노광할 수도 있다.
도 12를 참조하면, 회로 배선(50) 및 절연 부재(40) 상에 솔더레지스트를 형성하고 솔더레지스트를 패터닝하여 회로 배선(50)을 일부 노출하는 개구를 갖는 솔더레지스트 패턴(60)을 형성한다. 이어서, 회로 배선(50)의 노출 부위에 외부접속단자(70)를 장착한다. 외부접속단자(70)로는 솔더볼이 사용될 수 있다.
도 13 내지 도 21은 본 발명의 제2실시예에 따른 임베디드 패키지 제조방법을 설명하기 위한 단면도들이다.
도 13을 참조하면, 임베디드 반도체 패키지를 제조하기 위해서, 먼저 반도체 소자 제조 공정을 통해 셀부(CELL) 및 주변부(PERI)로 구획되고 셀부(CELL) 및 주변부(PERI)에 각각 집적회로(IC) 및 본딩 패드(11)를 갖는 반도체 칩(10)을 제조한다.
이하, 집적회로(IC) 및 본딩 패드(11)가 위치하는 반도체 칩(10)의 일측면을 제1면(10A)으로 정의하기로 하고, 제1면(10A)과 대향하는 반도체 칩(10)의 타측면을 제2면(10B)으로 정의하기로 한다.
도 14를 참조하면, 본딩 패드(11) 상에 범프(20)를 형성한다. 범프(20)는 구리, 알루미늄, 금, 은 등을 포함할 수 있고, 범프(20)는 예를 들어 기둥 형상을 가질 수 있다.
도 15를 참조하면, 코어층(30) 상에 접착부재(80)를 매개로 반도체 칩(10)의 제2면(B)을 부착한다. 코어층(30)은, 예를 들어, 유리섬유와 에폭시, 종이와 페놀수지, 종이와 에폭시 수지 등의 보강기재와 수지(resin) 중 어느 하나를 포함할 수 있다.
도 16을 참조하면, 반도체 칩(10)을 포함한 코어층(30) 상에 예비 절연 부재(40A)를 배치한다. 예비 절연 부재(40A)는 열경화성 수지 또는 열가소성 수지를 포함할 수 있다.
도 17을 참조하면, 평탄한 표면 형상을 갖는 금형(100)을 이용하여 예비 절연 부재(40A)를 반도체 칩 및 코어층(10,30) 상에 라미네이트하여 범프(20)를 덮는 절연 부재(40)를 형성한다. 여기서, 범프(20)의 높이를 D1로 정의하고, 반도체 칩(10) 셀부(CELL) 상에 형성된 절연 부재(40)의 두께를 D2라고 정의할 경우, D2 > D1을 만족한다. 예컨데, D2-D1는 10~500㎛의 범위를 갖는다.
도 18을 참조하면, 주변부(PERI) 상의 절연 부재(40)를 일부 제거하여 범프(20)를 노출하는 개구부(41)를 형성한다. 상기 절연 부재(40)를 제거하는 방법으로는, 식각 공정, 드릴링 공정, 레이저 드릴링 공정 중 어느 하나를 사용할 수 있다.
비록, 본 실시예에서는 범프(20)를 덮는 절연 부재(40)를 형성한 후에 절연 부재(40)를 일부 제거하여 범프(20)를 노출시키는 방식을 사용한 경우만을 도시 및 설명하였으나, 반도체 칩(10)의 주변부(PERI)에 대응하는 돌출부를 갖는 금형(도 8의 100 참조)을 이용하여 범프(20)가 노출되도록 예비 절연 부재(40A)를 반도체 칩 및 코어층(10, 30) 상에 라미네이트하여 범프(20)를 노출하는 개구부(41)를 갖는 절연 부재(40)를 형성하는 방법을 사용할 수도 있다.
도 19를 참조하면, 범프(20) 및 절연 부재(40) 상에 도전막(50A)을 형성한다. 도전막(50A)은 구리, 니켈, 금 중 적어도 어느 하나를 포함할 수 있다.
도 20을 참조하면, 도전막(50A)을 패터닝하여 범프(20)와 전기적으로 연결되는 회로 배선(50)을 형성한다.
회로 배선(50)을 형성하는 방법으로는, 도전막(50A) 상에 포토레지스트(미도시)를 형성하고, 포토레지스트를 선택적으로 노광하여 회로 배선을 정의한 다음, 노광된 포토레지스트를 현상하여 포토레지스트 패턴을 형성하고, 포토레지스트 패턴을 마스크로 도전막(50A)을 식각한 후, 포토레지스트 패턴을 제거하는 방법을 사용할 수 있다.
상기 포토레지스트 노광 공정시 주변부(PERI) 및 주변부(PERI) 이외의 부분간 단차로 인해 노광광의 초점 심도(depth of a focus)가 어긋나는 문제를 방지하기 위하여, 주변부(PERI) 및 주변부(PERI) 이외의 부분의 포토레지스트를 동시에 노광하지 않고 개별적으로 나누어서 노광할 수도 있다.
도 21을 참조하면, 회로 배선(50) 및 절연 부재(40) 상에 솔더레지스트를 형성하고 솔더레지스트를 패터닝하여 회로 배선(50)을 일부 노출하는 개구를 갖는 솔더레지스트 패턴(60)을 형성한다. 이어서, 회로 배선(50)의 노출 부위에 외부접속단자(70)를 장착한다. 외부접속단자(70)로는 솔더볼이 사용될 수 있다.
이상에서 상세하게 설명한 바에 의하면, 반도체 칩의 셀부와 회로 배선간의 거리가 증가되어 기생 캐패시턴스가 감소되므로 임베디드 패키지의 동작 속도가 향상된다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
10 : 반도체 칩
20 : 범프
30 : 코어층
40 : 절연 부재
50 : 회로 배선

Claims (15)

  1. 셀부 및 주변부로 구획되고 제1면 및 상기 제1면과 대향하는 제2면을 가지며 상기 제1면의 셀부에 형성되는 집적회로 및 상기 제1면의 주변부에 형성되는 본딩패드 및 상기 본딩 패드 상에 형성되는 범프를 구비하는 반도체 칩;
    상기 반도체 칩의 제2면에 부착되는 코어층;
    상기 반도체 칩을 포함한 상기 코어층 상에 형성되며 상기 범프를 노출하는 개구부를 갖는 절연 부재;및
    상기 절연 부재 및 범프 상에 형성되고 상기 범프와 전기적으로 연결되는 회로 배선을 포함하며,
    상기 셀부 상의 상기 절연 부재는 상기 범프의 높이보다 큰 두께를 갖는 것을 특징으로 하는 임베디드 패키지.
  2. 제 1항에 있어서, 상기 셀부 상의 절연 부재는 상기 범프의 높이보다 10~500㎛ 만큼 큰 두께를 갖는 것을 특징으로 하는 임베디드 패키지.
  3. 제 1항에 있어서, 상기 주변부 상의 절연 부재는 상기 셀부 상의 절연 부재의 두께 이하의 두께를 갖는 것을 특징으로 하는 임베디드 패키지.
  4. 제 3항에 있어서, 상기 주변부 상의 절연 부재는 상기 범프의 측면에서 상기 범프의 높이와 동일한 두께로 형성되고 상기 범프의 측면에서 상기 셀부쪽으로 갈수록 증가되는 두께를 갖는 것을 특징으로 하는 임베디드 패키지.
  5. 제 4항에 있어서, 상기 주변부 상의 절연 부재는 직선형 슬로프를 갖는 것을 특징으로 하는 임베디드 패키지.
  6. 제 5항에 있어서, 상기 범프의 상면과 상기 주변부 상의 상기 절연 부재의 상면이 이루는 각도가 예각인 것을 특징으로 하는 임베디드 패키지.
  7. 제 4항에 있어서, 상기 주변부 상의 절연 부재는 계단형의 단차를 갖는 것을 특징으로 하는 임베디드 패키지.
  8. 제 4항에 있어서, 상기 주변부 상의 절연 부재는 곡선형의 슬로프를 갖는 것을 특징으로 하는 임베디드 패키지.
  9. 제 3항에 있어서, 상기 주변부 상의 절연 부재는 상기 범프와 동일한 두께를 갖는 것을 특징으로 하는 임베디드 패키지.
  10. 제 1항에 있어서, 상기 절연 부재 및 회로 배선 상에 형성되고 상기 회로 배선을 일부 노출하는 솔더레지스트 패턴; 및
    상기 솔더레지스트 패턴에 의한 상기 회로 배선의 노출 부분에 장착되는 외부접속단자를 더 포함하는 것을 특징으로 하는 임베디드 패키지.
  11. 셀부 및 주변부로 구획되고 제1면 및 상기 제1면과 대향하는 제2면을 가지며 상기 제1면의 셀부에 형성되는 집적회로, 상기 제1면의 주변부에 형성되는 본딩패드 및 상기 본딩 패드 상에 형성되는 범프를 구비하는 반도체 칩을 형성하는 단계;
    코어층 상에 상기 반도체 칩의 제2면을 부착하는 단계;
    상기 반도체 칩 및 코어층 상에 상기 범프를 노출하는 개구부를 가지며 상기 셀부 상에서 상기 범프의 높이보다 큰 두께를 갖는 절연 부재를 형성하는 단계; 및
    상기 절연 부재 상에 상기 범프와 전기적으로 연결되는 회로 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 임베디드 패키지 제조방법.
  12. 제 11항에 있어서, 상기 절연 부재를 형성하는 단계 및 상기 회로 배선을 형성하는 단계는,
    제3면 및 상기 제3면과 대향하는 제4면을 가지며 상기 제3면에 도전막이 형성된 예비 절연 부재를 상기 제4면이 상기 반도체 칩과 마주하도록 상기 코어층 상에 배치하는 단계;
    상기 주변부에 대응되는 돌출부를 갖는 금형을 이용하여 상기 도전막이 상기 범프와 전기적으로 연결되도록 상기 예비 절연 부재를 상기 반도체 칩 및 코어층 상에 라미네이트하는 단계; 및
    상기 도전막을 패터닝하여 상기 회로 배선을 형성하는 단계를 포함하는 것을 특징으로 하는 임베디드 패키지 제조방법.
  13. 제 11항에 있어서, 상기 절연 부재를 형성하는 단계는,
    상기 반도체 칩을 포함한 코어층 상에 예비 절연 부재를 배치하는 단계;및
    상기 주변부에 대응하는 돌출부를 갖는 금형을 이용하여 상기 범프가 노출되도록 상기 예비 절연 부재를 상기 반도체 칩 및 코어층 상에 라미네이트하는 단계를 포함하는 것을 특징으로 하는 임베디드 패키지 제조방법.
  14. 제 11항에 있어서, 상기 절연 부재를 형성하는 단계는,
    상기 반도체 칩을 포함한 코어층 상에 예비 절연 부재를 배치하는 단계;
    상기 예비 절연 부재를 상기 코어층 및 반도체 칩 상에 라미네이트하여 상기 범프를 덮는 절연 부재를 형성하는 단계;및
    상기 범프가 노출되도록 상기 주변부 상의 절연 부재를 일부 제거하는 단계를 포함하는 것을 특징으로 하는 임베디드 패키지 제조방법.
  15. 제 11항에 있어서, 상기 회로 배선을 형성하는 단계 후에,
    상기 절연 부재 및 회로 배선 상에 상기 회로 배선을 일부 노출하는 개구부를 갖는 솔더레지스트 패턴을 형성하는 단계; 및
    상기 회로 배선의 노출 부분에 외부접속단자를 장착하는 단계를 더 포함하는 것을 특징으로 하는 임베디드 패키지 제조방법.
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