KR20130017462A - 성장기판, 반도체 소자 및 그 제조방법 - Google Patents

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Abstract

실시 예에 따른 성장용 기판은, 실리콘 기판; 상기 실리콘 기판 위에, 상면이 러프니스로 형성된 버퍼층; 상기 버퍼층의 러프니스의 일부에 확산 방지층; 및 상기 확산 방지층 위에 제1질화갈륨계 반도체층을 포함한다.

Description

성장기판, 반도체 소자 및 그 제조방법{GROWTH SUBSTRATE, SEMICONDUCTOR DEVICE AND METHOD FOR FABRICATING THE SAME}
실시 예는 성장 기판, 반도체 소자 및 그 제조방법에 관한 것이다.
질화 갈륨(GaN)은 상온에서 3.4eV의 직접 천이형 밴드갭(direct bandgap)을 가지고 있는 반도체 물질로서 질화 인듐(InN)이나 질화 알루미늄(AlN)과 같은 다른 반도체 물질과 조합될 경우, 1.9eV(InN)에서 3.4eV(GaN) 또는 6.2.eV(AlN)까지의 에너지 밴드 갭을 갖는다. 따라서 질화 갈륨은 가시광선 영역에서부터 자외선 영역에 이르는 넓은 파장 대역에서 광 소자로서의 응용 가능성이 매우 크며, 최근에는 적색, 녹색 및 청색 발광 소자에 의한 총천연색 전광판이나 백색 발광 소자에 의한 조명 기구 시장이 급속히 성장되면서 질화 갈륨에 대한 많은 연구가 진행되고 있다. 특히 질화 갈륨은 단파장 대역에서의 청색 발광 다이오드(Lignt Emitting Diode: LED)와 청색 레이저 다이오드(Laser Diode: LD)의 광 소자 재료로서 큰 주목을 받고 있다.
질화 갈륨을 이용하여 광소자를 제작하기 위해서는 전위(dislocation)와 같은 결정 결함이 없는 질화 갈륨 박막을 두껍게 성장시키는 기술이 중요하다. 질화 갈륨 박막의 후막 성장을 위해서는 질화 갈륨과 격자상수가 정합되는 기판을 선정하는 것이 중요하다. 질화 갈륨과 기판의 격자상수 부정합 정도가 크면 열팽창 계수의 차이로 인해 양호한 품질의 질화 갈륨을 성장시키는데 한계가 있기 때문이다.
일반적으로, 질화 갈륨 박막 성장 시 사용할 수 있는 기판으로는 탄화규소(SiC) 기판과 사파이어(Al2O3) 기판이 있다. 이 중에서, 탄화규소 기판은 질화 갈륨과의 격자상수 차가 작고 고온 특성과 화학적 안정성이 우수하지만, 기판 가격이 높고 제조량도 적어 원활한 기판 공급에 문제가 있고 광소자 제조상의 효율성에 비해 기판에 성장된 질화 갈륨 박막의 품질이 우수하지 않다는 단점이 있다. 이러한 이유로, 질화 갈륨 박막의 성장 시에는 탄화규소 기판 보다는 사파이어 기판을 주로 사용하고 있다.
그런데 사파이어(육방정계)의 a축 격자 상수는 4.758Å이고, 질화 갈륨(육방정계)의 a축 격자 상수는 3.186Å이므로 질화 갈륨과 사파이어는 약 30% 이상의 격자 상수 불일치를 보인다. 따라서 사파이어 기판 위에 질화 갈륨 박막을 성장시키면 a 축 격자 상수 부정합에 의해 장력 변형(tensile stress)이 야기될 수 있다. 그런데 실제 (0001) 사파이어 기판 위에 질화 갈륨 박막이 성장될 때에는 사파이어의 유효 격자 상수가 질화 갈륨의 유효 격자 상수보다 약 14% 정도 작기 때문에 압축 변형(compressive strain)이 발생된다. 또한 사파이어와 질화 갈륨은 열팽창 계수도 약 25%의 차이를 보이기 때문에, 사파이어 기판과 질화 갈륨 박막의 경계에서 응력이 발생되며, 그 결과 질화 갈륨 박막으로 1014/cm2 정도의 큰 밀도를 갖는 전위 결함이 도입되어 고품질의 단결정 성장에 걸림돌이 되고 있다. 또한 질화 갈륨 박막이 10㎛ 이상의 두께로 성장되면, 결정격자 상수의 부정합과 열팽창 계수의 차이로 인해 발생되는 과도한 응력에 의해 질화 갈륨 박막에 크랙(crack)이 발생될 가능성이 높아지게 된다.
위와 같은 문제를 해결하기 위해, 사파이어 기판과 탄화규소 기판의 대안으로서 실리콘 기판을 사용한 질화 갈륨 박막의 성장에 관한 연구가 활발히 진행되고 있다.
실시 예는 새로운 버퍼 구조층을 갖는 성장 기판, 반도체 소자 및 그 제조방법을 제공한다.
실시 예는 실리콘 기판과 질화 갈륨계 반도체층 사이에 3개의 층들을 갖는 크랙 방지층을 복수로 배치한 성장용 기판, 반도체 소자 및 그 제조방법을 제공한다.
실시 예에 따른 성장용 기판은, 실리콘 기판; 상기 실리콘 기판 위에 버퍼층; 상기 버퍼층 위에 제1질화갈륨계 반도체층; 상기 제1질화갈륨계 반도체층 위에 제1알루미늄계 반도체층, 상기 제1알루미늄계 반도체층 위에 AlGaN계 반도체층, 및 상기 AlGaN계 반도체층 위에 제2알루미늄계 반도체층을 포함하는 제1크랙 방지층; 및 상기 제1크랙 방지층 위에 제2질화갈륨계 반도체층을 포함한다.
실시 예에 따른 반도체 소자는, 상기의 성장용 기판; 및 상기 성장용 기판 상에 반도체 구조물을 더 포함한다.
실시 예에 따른 반도체 소자는, 상기의 성장용 기판; 및 상기 성장용 기판 상에 의해 성장된 반도체 구조물을 포함한다.
실시 예에 따른 반도체 소자 제조방법은, 실리콘 기판 상에 제1질화 알루미늄층을 포함하는 버퍼층을 형성하는 단계; 상기 버퍼층 상에 제1질화갈륨계 반도체층을 형성하는 단계; 상기 제1질화갈륨계 반도체층 위에, 제1알루미늄계 반도체층, 상기 제1알루미늄계 반도체층 위에 AlGaN계 반도체층, 및 상기 AlGaN계 반도체층 위에 제2알루미늄계 반도체층을 포함하는 제1크랙 방지층을 형성하는 단계; 상기 제1크랙 방지층 위에 제2질화갈륨계 반도체층을 포함하는 성장 기판을 형성하는 단계; 및 상기 성장 기판 상에 반도체 구조물을 성장하는 단계를 포함한다.
실시 예는 실리콘 기판과 질화 갈륨계 반도체층 사이의 결정 격자 부정합과 열 팽창 차이로 인해 발생되는 응력을 완화시켜 줄 수 있다.
실시 예는 실리콘 기판 위로 전파되는 전위와 같은 결정 결함을 효과적으로 차단하여, 반도체층의 결정 품질을 개선시켜 줄 수 있다.
실시 예는 질화갈륨계 반도체층의 크랙 발생을 방지하여 결정 품질을 개선시켜 줄 수 있다.
실시 예는 질화물 반도체 소자 및 이를 구비한 패키지나 조명 시스템의 신뢰성을 개선시켜 줄 수 있다.
도 1은 실시 예에 따른 질화물 반도체 소자를 나타낸 도면이다.
도 2는 도 1의 버퍼층과 확산 방지층의 부분 확대도이다.
도 3 내지 도 9는 실시 예에 따른 질화물 반도체 소자의 제조 방법을 나타낸 도면이다.
도 10은 도 1의 질화물 반도체 소자의 다른 예를 나타낸 도면이다.
도 11은 도 10의 반도체 소자를 갖는 발광 소자 패키지를 나타낸 도면이다.
도 12 내지 도 14는 도 11의 발광 소자 패키지를 갖는 라이트 유닛을 나타낸 도면이다.
실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "directly"와 "indirectly"의 의미를 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다.
이하, 첨부된 도면을 참조하여 실시 예를 설명하면 다음과 같다. 도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
도 1은 실시 예에 따른 질화물 반도체 소자를 나타낸 도면이다.
도 1을 참조하면, 질화물 반도체 소자(100)는 기판(111), 버퍼층(113), 제1질화갈륨계 반도체층(115), 제1크랙 방지층(117), 제2질화갈륨계 반도체층(119), 제2크랙 방지층(121), 및 제3질화갈륨계 반도체층(123)을 포함한다.
상기 기판(111)은 실리콘 계열의 기판 예컨대, 실리콘 기판을 포함하며, 상기 실리콘 기판은 열팽창 계수 및 격자상수는 각각 3.7×10-6/K 및 3.8403Å이다. 상기 실리콘 기판 위에 형성된 질화갈륨층의 열팽창 계수는 5.59×10-6/K이며, 격자상수는 3.1891Å이다. 이러한 실리콘 기판은 질화 갈륨층과 대비하여 약 53.6%의 열팽창 계수 차이와 16.9%의 격자 상수 차이를 갖는다. 그리고 실리콘과 질화 갈륨의 결정 구조는 각각 입방정계와 육방정계로서 기본적인 결정 구조도 서로 다르다. 따라서 실리콘 기판 위에 형성된 질화 갈륨계 반도체층 내에는 약 1010/cm2의 밀도를 갖는 전위 결함이 존재하게 되고, 질화 갈륨계 반도체층을 두껍게 형성할 경우 박막 내에 한계 이상의 응력이 발생되어 크랙(Crack)이 유발될 수 있다. 이러한 실리콘 기판과 질화갈륨계 반도체층 사이에 결정 결함을 방지하고 크랙 유발을 방지할 수 있는 구조층이 요구된다. 이하, 설명의 편의를 위해 상기 기판(111)은 실리콘 기판으로 설명하기로 한다.
실시 예는 상기 실리콘 기판(111) 위에는 버퍼층(113)이 형성되며, 상기 버퍼층(113)은 질화 알루미늄계 반도체층 예컨대, AlN, ZnO로 형성될 수 있다. 상기 버퍼층(113)의 상면은 러프니스(114)로 형성될 수 있다.
상기 버퍼층(113)은 상기 실리콘 기판(111)과 갈륨(즉, TMGa) 사이의 반응을 블록킹하는 블록킹 층으로 기능하여, 상기 제1질화갈륨계 반도체층(115)에 포함된 Ga원자가 상기 실리콘 기판(111)으로 침투하여 멜트 백(Melt back) 현상을 일으키는 것을 차단한다.
또한 상기 버퍼층(113)은 제1질화갈륨계 반도체층(115)과 상기 실리콘 기판(111) 간의 격자 상수 부정합으로 인해 발생되는 결정 결함을 감소시키고, 크랙 발생을 방지한다. 상기 버퍼층(113)은 10nm~200nm의 두께로 형성될 수 있다.
상기 제1질화갈륨계 반도체층(115)은 GaN 계열의 반도체층을 포함하며, 예컨대 언도프드 GaN 층으로 형성될 수 있다. 상기 언도프드 GaN층은 반도체층의 결정 품질을 개선시켜 주기 위해 도펀트를 도핑하지 않은 저 전도성 반도체층이다. 또한 상기 제1질화갈륨계 반도체층(115)은 AlGaN로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1질화갈륨계 반도체층(115)의 상면은 러프니스(116)로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
또한 상기 제1질화갈륨계 반도체층(115)은 하부의 실리콘 기판(111)에 근접하게 형성되어 있으므로, 상기 제1질화갈륨계 반도체층(115)에 포함된 Ga원자가 상기 실리콘 기판(111)에 침투될 우려가 있다. 따라서, 상기 제1질화갈륨계 반도체층(115)의 두께는 예컨대, 상기 Ga원자가 상기 실리콘 기판(111)에 침투를 야기하지 않을 정도의 두께로서, 예컨대 30~200nm로 형성될 수 있다.
상기 제1질화갈륨계 반도체층(115) 상에는 제1크랙 방지층(117)을 포함하며, 상기 제1크랙 방지층(117)은 적어도 3개의 반도체층이 하나의 페어(pair)로 형성될 수 있다. 상기 제1크랙 방지층(117)은 제1질화 알루미늄계 반도체층(11)과 제2질화알루미늄계 반도체층(13), 상기 제1 및 제2질화 알루미늄계 반도체층(11,13) 사이에 AlGaN계 반도체층(12)을 포함한다. 상기 AlGaN계 반도체층(12)은 상기 제1 및 제2질화 알루미늄계 반도체층(11,13)과 다른 반도체층으로 형성된다. 상기 제1 및 제2질화 알루미늄계 반도체층(11,13) 각각은 상기 AlGaN계 반도체층(12)의 두께보다 얇거나, 3~5nm 범위의 두께로 형성될 수 있다. 상기 AlGaN계 반도체층(12)은 10~20nm의 두께를 갖고, 20~60%의 알루미늄 함량을 포함할 수 있다. 상기 AlGaN계 반도체층(12)은 AlxGa(1-x)N(x=0.2~0.6)를 포함한다. 이러한 상기 제1크랙 방지층(117)은 예컨대, AlN/AlGaN/AlN의 적층 구조를 갖고, 10~30nm의 두께로 형성될 수 있다
상기 제1크랙 방지층(117)의 제1질화 알루미늄계 반도체층(11)의 상면 및 하면 중 적어도 하나는 러프니스로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1크랙 방지층(117) 상에 제2질화 갈륨계 반도체층(119)이 형성되며, 상기 제2질화 갈륨계 반도체층(119) 상에 제2크랙 방지층(121)이 형성된다. 상기 제2질화 갈륨계 반도체층(119)은 저전도성 반도체층으로 예컨대, 언도프드 GaN으로 형성될 수 있다. 상기 제2크랙 방지층(121)은 제1질화 알루미늄계 반도체층(11), AlGaN계 반도체층(12), 및 제2질화 알루미늄계 반도체층(13)의 적층 구조를 포함한다. 상기 제2크랙 방지층(121)은 예컨대, AlN/AlGaN/AlN의 적층 구조로 형성되며, 상기 제1크랙 방지층(117)과 동일한 반도체 구조 및 두께로 형성될 수 있다.
상기 제1질화갈륨계 반도체층(115)과 상기 제1크랙 방지층(117)은 하나의 페어로 형성되고, 상기 제2질화갈륨계 반도체층(119)과 제2크랙 방지층(121)은 하나의 페어로 형성되며, 이러한 페어들는 상기 버퍼층(113) 상에 2~10 주기로 반복되어 형성될 수 있으며, 이러한 구조층은 크랙 방지 구조층(120)으로 사용될 수 있다.
또한 상기 크랙 방지 구조층(120)은 제1 및 제2질화갈륨계 반도체층(115,119)과 제1 및 제2크랙방지층(117,121)의 페어를 교대로 적층시켜 줌으로써, 응력 완화(strain relaxation)를 방지하여 압축 응력을 효과적으로 인가할 수 있다.
상기 복수의 크랙 방지층(117,121)을 갖는 크랙 방지 구조층(120)은 크랙을 제어하기 위한 층으로서, 미리 압축 응력(compressive strain)을 인가하여 제3질화갈륨계 반도체층(123)의 성장 후, 온도를 내리는 쿨링 다운(cool down) 동안 발생되는 신장 응력(tensile strain)을 보상하게 된다. 여기서, 크랙(crack)은 고온에서 성장되는 제3질화갈륨계 반도체층(즉, GaN)(123)을 쿨링 다운 동안 발생되는 신장 응력에 의해 발생되며, 상기 신장 응력을 제어하기 위해 미리 상기 크랙 방지 구조층(120)으로 압축 응력(compressive strain)을 의도적으로 발생시켜, 쿨링 다운시 발생되는 신장 응력을 보상하고, 응력의 균형을 맞추어 연속적인 제조 공정 중 기존 구조물 또는 상부에 형성될 수 있는 반도체층 예를 들면, 질화갈륨계 반도체층에서의 크랙을 방지할 수 있다. 이에 따라 제3질화갈륨계 반도체층(123)의 결정을 개선시켜 줄 수 있다. 여기서, 실시 예는 크랙 방지 구조층 위에 질화물계 반도체층이 아닌 ZnO 반도체층을 갖는 발광 구조물이 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 실리콘 기판(111), 버퍼층(113) 및 크랙 방지 구조층(120)은 반도체 성장용 기판으로 제공될 수 있다. 또한 상기 반도체 성장용 기판은 상기 크랙 방지 구조층(120) 상에 질화물 반도체층 또는 ZnO층와 같은 반도체 구조물이 더 형성된 구조로 제공될 수 있다. 이하 설명의 편의를 위해 크랙 방지 구조층(120) 상에 질화물 반도체가 성장되는 예를 설명하기로 한다.
이러한 크랙 방지 구조층(120)을 실리콘 기판(111)과 제3질화갈륨계 반도체층(123) 사이에 배치함으로써, 내부적으로 압축 응력을 인가하여 제3질화갈륨계 반도체층(123)의 성장 후에 발생되는 응력 차이에 의한 크랙 발생을 방지하게 된다.
상기 제3질화갈륨계 반도체층(123)은 언도프드(undoped) 반도체층 또는 제1도전형 반도체층으로 형성될 수 있으며, 상기 언도프드 반도체층은 GaN 계열의 반도체층으로서, 도펀트를 도핑하지 않더라도 n형 도펀트를 갖는 저 전도층으로 형성될 수 있다. 상기 제1도전형 반도체층은 n형 반도체층 또는 p형 반도체층을 포함한다.
상기 실리콘 기판(111) 위에 형성된 버퍼층(113), 크랙 방지 구조층(120), 및 제3질화알루미늄계 반도체층(123)은 상기 실리콘 기판(111) 상에 형성될 발광 소자, 반도체 소자, 수광 소자의 화합물 반도체층을 위한 반도체 기판 층으로 사용될 수 있다.
도 2 내지 도 9은 실시 예에 따른 질화물 반도체 소자의 제조 과정을 나타낸 도면이다.
도 2를 참조하면, 실리콘 기판(111)은 성장 장비에 로딩되고, 그 위에 화합물 반도체를 이용하여 층 또는 패턴 형태로 형성될 수 있다.
상기 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이러한 장비로 한정하지는 않는다.
상기 실리콘 기판(111)을 성장 장비 내에 로딩된 후, 1000 내지 1200℃의 고온에서 수소를 이용한 열 클리닝 공정을 실시한다. 그러고 나서, 열 클리닝 공정을 실시한 온도 조건에서 TMAl(TriMethlyAlluminum) 소스를 이용한 Al 코팅 공정을 실시하여 실리콘 기판(111) 상부 표면에 Al 코팅층(112)을 형성할 수 있다. Al 코팅층(112)을 형성하는 이유는, 후속하는 버퍼층 형성 공정에서 실리콘 기판(111) 상부 표면의 Si 원자와 NH3의 N 원자가 만나 반응하는 것을 막기 위한 것이다.
도 3을 참조하면, 이후, 성장 온도를 1100 내지 1300℃의 온도 범위에서 수소 분위기하에서 상기 실리콘 기판(111)의 상부 표면으로 NH3를 흘려 Al 코팅층(112)과 NH3를 반응시킴으로써, AlN 버퍼층(113)을 형성한다. 상기 버퍼층(113)은 Al 코팅층(112)을 형성할 때의 온도 조건과 동일한 온도 조건에서 형성되므로, 제3질화 갈륨계 반도체층과 실리콘 기판(111)과의 열팽창 계수 차이로 인해 발생되는 응력을 완화시키는 역할을 한다. 한편 버퍼층(113)은 후속 공정에서 형성되는 제1질화 갈륨계 반도체층의 Ga 원자가 실리콘 기판(111)으로 침투하는 것을 방지할 수 있도록 30m 내지 200nm의 두께로 형성할 수 있다. 상기 버퍼층(113)의 상면은 러프니스(114)로 형성될 수 있다.
도 4를 참조하면, 상기 버퍼층(113) 상에는 제1질화갈륨계 반도체층(115)이 형성되며, 상기 제1질화갈륨계 반도체층(115)은 1000 내지 1300℃의 온도 및 수소 분위기하에서 TMGa(TriMethlyGalium) 및 NH3를 흘려 GaN 반도체층을 형성한다. 상기 제1질화갈륨계 반도체층(115)은 상부에 형성되는 제3질화갈륨계 반도체층의 결정 결함을 제어하여 제3질화 갈륨계 반도체층의 품질을 향상시킨다. 한편 상기 제1질화갈륨계 반도체층(115)은 하부의 실리콘 기판(111)과 근접하지만, 상기 버퍼층(113)에 의해 블록킹되어 있어서, 멜트 백 현상이 일어나지 않는 범위로서, 30 내지 200nm의 두께로 형성할 수 있다. 이에 따라 제1질화갈륨계 반도체층(115)의 Ga 원자가 하부의 실리콘 기판(111)으로 침투되는 것을 방지할 수 있다.
도 5를 참조하면, 상기 제1질화갈륨계 반도체층(115) 상에는 제1클랙 방지층의 제1질화알루미늄계 반도체층(11)을 형성하게 된다. 상기 제1질화알루미늄계 반도체층(11)은 800 내지 1150℃의 온도 및 수소 분위기하에서 TMAl(tri methyl aluminum) 및 NH3를 흘려 AlN 층을 형성하며, 그 두께는 3~5nm로 형성하게 된다.
도 6을 참조하면, 상기 제1질화알루미늄계 반도체층(11) 상에는 AlGaN계 반도체층(12)이 형성되며, 상기 AlGaN계 반도체층(12)은 800 내지 1150℃의 온도 및 수소 분위기하에서 TMAl(tri methyl aluminum), TMGa(TriMethlyGalium) 및 NH3를 흘려 AlGaN 층을 형성하며, 그 두께는 10~20nm로 형성하게 된다.
도 7을 참조하면, 상기 AlGaN계 반도체층(12) 상에는 제2질화알루미늄계 반도체층(13)이 형성되며, 상기 제2질화 알루미늄계 반도체층(13)은 800 내지 1150℃의 온도 및 수소 분위기하에서 TMAl(tri methyl aluminum) 및 NH3를 흘려 AlN 층을 형성하며, 그 두께는 3~5nm로 형성하게 된다.
이러한 제1질화갈륨계 반도체층(115) 상에 제1크랙 방지층(117:11,12,13)으로서, AlN/AlGaN/AlN의 적층 구조로 형성된다.
도 8 및 도 9를 참조하면, 상기 제1크랙 방지층(117) 상에 제2질화갈륨계 반도체층(119)이 형성되며, 상기 제2질화갈륨계 반도체층(119)은 1000 내지 1300℃의 온도 및 수소 분위기하에서 TMGa(TriMethlyGalium) 및 NH3를 흘려 GaN 반도체층을 형성한다. 상기 제2질화갈륨계 반도체층(119)은 상부에 형성되는 제3질화갈륨계 반도체층의 결정 결함을 제어하여 제3질화 갈륨계 반도체층의 품질을 향상시킨다.
상기 제2질화갈륨계 반도체층(119) 상에 제2크랙 방지층(121)이 형성되며, 상기 제2크랙 방지층(121)은 제1질화알루미늄계 반도체층(11), AlGaN계 반도체층(12) 및 제2질화알루미늄계 반도체층(13)의 적층 구조를 포함하며, AlN/AlGaN/AlN의 적층 구조로 형성된다.
상기와 같이, 제1질화갈륨계 반도체층(115) 및 제1크랙 방지층(117)의 페어를 2 ~ 10주기로 반복적으로 형성함으로써, 압축 응력을 인가하여 신장 응력이 발생될 때 이를 보상하여, 크랙의 발생을 방지토록 할 수 있다.
또한 상기 제1 및 제2크랙 방지층(117,121)의 성장 온도를 상기 제1 및 제2질화갈륨계 반도체층(115,119)의 성장 온도보다 저온에서 성장함으로써, 주기적인 반복 구조에 의해 압축 응력을 가할 수 있다.
그리고, 도 1과 같이 제2크랙방지층(121) 상에 제3질화갈륨계 반도체층(123)의 성장하게 되며, 상기 제3질화갈륨계 반도체층(123)은 1050℃ 이상의 온도와 수소 분위기하에서 TMGa(TriMethlyGalium) 및 NH3를 흘려 GaN 반도체층을 형성한다. 상기 제3질화갈륨계 반도체층(123)의 성장 후 쿨링 다운할 때 상기 실리콘 기판(111) 상에 배치된 크랙 방지 구조층에 의해 크랙이 방지되어, 결정 결함이 개선될 수 있다.
제3질화갈륨계 반도체층(123)은 언도프드(undoped) 반도체층 또는 제1도전형 반도체층으로 형성될 수 있으며, 상기 언도프드 반도체층은 GaN 계열의 반도체층으로서, 도펀트를 도핑하지 않더라도 n형 도펀트를 갖는 저 전도층으로 형성될 수 있다. 상기 제1도전형 반도체층은 n형 반도체층 또는 p형 반도체층을 포함한다.
상기 실리콘 기판(111), 버퍼층(113), 크랙 방지 구조층(120), 제3질화갈륨계 반도체층(123)을 포함하는 성장용 기판을 제조한 후, 상기 성장용 기판 상에 활성층을 갖는 반도체 구조물을 성장시킬 수 있다. 또한 상기 성장용 기판은 반도체 구조물로부터 물리적 또는/및 화학적 방법에 의해 제거될 수 있으며, 이에 대해 한정하지는 않는다.
도 10은 도 1의 질화물 반도체 소자의 다른 예를 나타낸 도면이다.
도 10을 참조하면, 발광 소자(101)는 실리콘 기판(111), 버퍼층(113), 크랙 방지 구조층(120), 발광 구조물(131), 전극층(133), 제1전극(135) 및 제2전극(137)을 포함한다.
상기 발광 구조물(131)은 제1도전형 반도체층(125), 활성층(127) 및 제2도전형 반도체층(129)을 포함한다.
상기 제1도전형 반도체층(125)은 제1도전형 도펀트가 도핑된 III족-V족 화합물 반도체로 구현되며, 예컨대 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 제1도전형 반도체층(125)이 n형 반도체층인 경우, 상기 제1도전형의 도펀트는 n형 도펀트로서, Si, Ge, Sn, Se, Te를 포함한다.
상기 제1도전형 반도체층(125)은 서로 다른 제1층과 제2층이 교대로 배치된 초격자 구조로 형성될 수 있으며, 상기 제1층과 제2층의 두께는 수Å 이상으로 형성될 수 있다.
상기 제1도전형 반도체층(125)과 상기 활성층(127) 사이에는 제1클래드층(미도시)이 형성될 수 있으며, 상기 제1클래드층은 GaN계 반도체로 형성될 수 있다. 이러한 제1클래드층은 캐리어를 구속시켜 주는 역할을 한다. 다른 예로서, 상기 제1 클래드층(미도시)은 InGaN층 또는 InGaN/GaN 초격자 구조로 형성될 수 있으며, 이에 한정하지 않는다. 상기 제1 클래드층은 n형 또는/및 p형 도펀트를 포함할 수 있으며, 예컨대 제1도전형 또는 저 전도성의 반도체층으로 형성될 수 있다.
상기 제1도전형 반도체층(125) 위에는 활성층(127)이 형성된다. 상기 활성층(127)은 단일 우물, 단일 양자 우물, 다중 우물, 다중 양자 우물(MQW), 양자 선, 양자 점 구조 중 적어도 하나로 형성될 수 있다. 상기 활성층(127)은 우물층과 장벽층이 교대로 배치되며, 상기 우물층은 에너지 준위가 연속적인 우물층일 수 있다. 또한 상기 우물층은 에너지 준위가 양자화된 양자 우물(Quantum Well)일 수 있다. 상기의 우물층은 양자 우물층으로 정의될 수 있으며, 상기 장벽층은 양자 장벽층으로 정의될 수 있다. 상기 우물층과 상기 장벽층의 페어는 2~30주기로 형성될 수 있다. 상기 우물층은 예컨대, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 장벽층은 상기 우물층의 밴드 갭보다 더 넓은 밴드 갭을 갖는 반도체층으로 예컨대, InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료로 형성될 수 있다. 상기 우물층과 장벽층의 페어는 예컨대, InGaN/GaN, AlGaN/GaN, InGaN/AlGaN, InGaN/InGaN 중 적어도 하나를 포함한다.
상기 활성층(127)은 자외선 대역부터 가시광선 대역의 파장 범위 내에서 선택적으로 발광할 수 있으며, 예컨대 420nm~450nm 범위의 피크 파장을 발광할 수 있다.
상기 활성층(127) 위에는 제2클래드층이 형성될 수 있으며, 상기 제2클래드층은 상기 활성층(127)의 장벽층의 밴드 갭보다 더 높은 밴드 갭을 가지며, III족-V족 화합물 반도체 예컨대, GaN 계 반도체로 형성될 수 있다. 예를 들어, 상기 제2 클래드층은 GaN, AlGaN, InAlGaN, InAlGaN 초격자 구조 등을 포함할 수 있다. 상기 제2 클래드층은 n형 또는/및 p형 도펀트를 포함할 수 있으며, 예컨대 제2도전형 또는 저 전도성의 반도체층으로 형성될 수 있다.
상기 활성층 위에는 제2도전형 반도체층(129)이 형성되며, 상기 제2도전형 반도체층(129)은 제2도전형의 도펀트를 포함한다. 상기 제2도전형 반도체층(129)은 III족-V족 화합물 반도체 예컨대, GaN, InN, AlN, InGaN, AlGaN, InAlGaN, AlInN 등과 같은 화합물 반도체 중 적어도 하나로 이루어질 수 있으며, 단층 또는 다층을 포함한다. 상기 제2도전형 반도체층(129)이 p형 반도체층인 경우, 상기 제2도전형 도펀트는 p형 도펀트로서, Mg, Zn, Ca, Sr, Ba 등을 포함할 수 있다.
발광 구조물(131)의 층들의 전도성 타입은 반대로 형성될 수 있으며, 예컨대 상기 제2도전형의 반도체층(129)은 n형 반도체층, 상기 제1도전형 반도체층(125)은 p형 반도체층으로 구현될 수 있다. 또한 상기 제2도전형 반도체층(129) 위에는 상기 제2도전형과 반대의 극성을 갖는 제3도전형 반도체층인 n형 반도체층이 더 형성할 수도 있다. 상기 반도체 발광소자(101)는 상기 제1도전형 반도체층(125), 활성층(127) 및 상기 제2도전형 반도체층(129)을 발광 구조물(131)로 정의될 수 있으며, 상기 발광 구조물(131)은 n-p 접합 구조, p-n 접합 구조, n-p-n 접합 구조, p-n-p 접합 구조 중 적어도 한 구조를 포함할 수 있다. 상기 n-p 및 p-n 접합은 2개의 층 사이에 활성층이 배치되며, n-p-n 접합 또는 p-n-p 접합은 3개의 층 사이에 적어도 하나의 활성층을 포함하게 된다.
상기 발광 구조물(131) 위에 전극층(133) 및 제2전극(137)이 형성되며, 상기 제1도전형 반도체층(125) 위에 제1전극(135)이 형성된다.
상기 전극층(133)은 전류 확산층으로서, 투과성 및 전기 전도성을 가지는 물질로 형성될 수 있다. 상기 전극층(133)은 화합물 반도체층의 굴절률보다 낮은 굴절률로 형성될 수 있다.
상기 전극층(133)은 제2도전형 반도체층(129)의 상면에 형성되며, 그 물질은 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), ZnO, IrOx, RuOx, NiO 등 중에서 선택되며, 적어도 한 층으로 형성될 수 있다. 상기 전극층(133)은 반사 전극층으로 형성될 수 있으며, 그 물질은 예컨대, Al, Ag, Pd, Rh, Pt, Ir 및 이들 중 2이상의 합금 중에서 선택적으로 형성될 수 있다.
상기 제2전극(137)은 상기 제2도전형 반도체층(129) 및/또는 상기 전극층(133) 위에 형성될 수 있으며, 전극 패드를 포함할 수 있다. 상기 제2전극(137)은 암(arm) 구조 또는 핑거(finger) 구조의 전류 확산 패턴이 더 형성될 수 있다. 상기 제2전극(137)은 오믹 접촉, 접착층, 본딩층의 특성을 갖는 금속으로 비 투광성으로 이루어질 수 있으며, 이에 대해 한정하지는 않는다.
상기 제1도전형 반도체층(125)의 일부에는 제1전극(135)이 형성된다. 상기 제1전극(135)과 상기 제2전극(137)은 Ti, Ru, Rh, Ir, Mg, Zn, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag 및 Au와 이들의 선택적인 합금 중에서 선택될 수 있다. 상기 제1전극(135)는 비아 구조를 통해 상기 실리콘 기판(111)의 내부를 통해 연결될 수 있으며, 이에 대해 한정하지는 않는다.
상기 발광 소자(101)의 표면에 절연층이 더 형성될 수 있으며, 상기 절연층은 발광 구조물(131)의 층간 쇼트(short)를 방지하고, 습기 침투를 방지할 수 있다.
도 11은 도 10의 발광 소자를 갖는 발광소자 패키지를 나타낸 도면이다.
도 11을 참조하면, 발광소자 패키지(200)는 몸체(210)와, 상기 몸체(210)에 적어도 일부가 배치된 제1 리드전극(211) 및 제2 리드전극(212)과, 상기 몸체(210) 상에 상기 제1 리드전극(211) 및 제2 리드전극(212)과 전기적으로 연결되는 상기 발광 소자(101)와, 상기 몸체(210) 상에 상기 발광 소자(101)를 포위하는 몰딩부재(220)를 포함한다.
상기 몸체(210)는 실리콘 재질, 합성수지 재질, 또는 금속 재질을 포함하여 형성될 수 있다. 상기 몸체(210)는 위에서 볼 때 내부에 캐비티(cavity) 및 그 둘레에 경사면을 갖는 반사부(215)를 포함한다.
상기 제1 리드전극(211) 및 상기 제2 리드전극(212)은 서로 전기적으로 분리되며, 상기 몸체(210) 내부를 관통하도록 형성될 수 있다. 즉, 상기 제1 리드전극(211) 및 상기 제2 리드전극(212)은 일부는 상기 캐비티 내부에 배치되고, 다른 부분은 상기 몸체(210)의 외부에 배치될 수 있다.
상기 제1 리드전극(211) 및 제2 리드전극(212)은 상기 발광 소자(101)에 전원을 공급하고, 상기 발광 소자(101)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광 소자(101)에서 발생된 열을 외부로 배출시키는 기능을 할 수도 있다.
상기 발광 소자(101)는 상기 몸체(210) 상에 설치되거나 상기 제1 리드전극(211) 또는/및 제2 리드전극(212) 상에 설치될 수 있다.
상기 발광 소자(101)의 와이어(216)는 상기 제1 리드전극(211) 또는 제2 리드전극(212) 중 어느 하나에 전기적으로 연결될 수 있으며, 이에 한정되지 않는다.
상기 몰딩부재(220)는 상기 발광 소자(101)를 포위하여 상기 발광 소자(101)를 보호할 수 있다. 또한, 상기 몰딩부재(220)에는 형광체가 포함되고, 이러한 형광체에 의해 상기 발광 소자(101)에서 방출된 광의 파장이 변화될 수 있다.
실시예에 따른 발광 소자 또는 발광 소자 패키지는 조명 시스템에 적용될 수 있다. 상기 조명 시스템은 복수의 발광 소자 또는 발광 소자 패키지가 어레이된 구조를 포함하며, 도 12 및 도 13에 도시된 표시 장치, 도 14에 도시된 조명 장치를 포함하고, 조명등, 신호등, 차량 전조등, 전광판 등이 포함될 수 있다.
도 12는 실시 예에 따른 표시 장치의 분해 사시도이다.
도 12를 참조하면, 표시 장치(1000)는 도광판(1041)과, 상기 도광판(1041)에 빛을 제공하는 발광 모듈(1031)와, 상기 도광판(1041) 아래에 반사 부재(1022)와, 상기 도광판(1041) 위에 광학 시트(1051)와, 상기 광학 시트(1051) 위에 표시 패널(1061)과, 상기 도광판(1041), 발광 모듈(1031) 및 반사 부재(1022)를 수납하는 바텀 커버(1011)를 포함할 수 있으나, 이에 한정되지 않는다.
상기 바텀 커버(1011), 반사시트(1022), 도광판(1041), 광학 시트(1051)는 라이트 유닛(1050)으로 정의될 수 있다.
상기 도광판(1041)은 상기 발광 모듈(1031)로부터 제공된 빛을 확산시켜 면광원화 시키는 역할을 한다. 상기 도광판(1041)은 투명한 재질로 이루어지며, 예를 들어, PMMA(polymethyl metaacrylate)와 같은 아크릴 수지 계열, PET(polyethylene terephthlate), PC(poly carbonate), COC(cycloolefin copolymer) 및 PEN(polyethylene naphthalate) 수지 중 하나를 포함할 수 있다.
상기 발광모듈(1031)은 상기 도광판(1041)의 적어도 일 측면에 배치되어 상기 도광판(1041)의 적어도 일 측면에 빛을 제공하며, 궁극적으로는 표시 장치의 광원으로써 작용하게 된다.
상기 발광모듈(1031)은 적어도 하나를 포함하며, 상기 도광판(1041)의 일 측면에서 직접 또는 간접적으로 광을 제공할 수 있다. 상기 발광 모듈(1031)은 보드(1033)과 상기에 개시된 실시 예에 따른 발광 소자 패키지(200)를 포함하며, 상기 발광 소자 패키지(200)는 상기 보드(1033) 상에 소정 간격으로 어레이될 수 있다. 상기 보드는 인쇄회로기판(printed circuit board)일 수 있지만, 이에 한정하지 않는다. 또한 상기 보드(1033)은 메탈 코어 PCB(MCPCB, Metal Core PCB), 연성 PCB(FPCB, Flexible PCB) 등을 포함할 수도 있으며, 이에 대해 한정하지는 않는다. 상기 발광 소자 패키지(200)는 상기 바텀 커버(1011)의 측면 또는 방열 플레이트 상에 탑재될 경우, 상기 보드(1033)은 제거될 수 있다. 상기 방열 플레이트의 일부는 상기 바텀 커버(1011)의 상면에 접촉될 수 있다. 따라서, 발광 소자 패키지(200)에서 발생된 열은 방열 플레이트를 경유하여 바텀 커버(1011)로 방출될 수 있다.
상기 복수의 발광 소자 패키지(200)는 상기 보드(1033) 상에 빛이 방출되는 출사면이 상기 도광판(1041)과 소정 거리 이격되도록 탑재될 수 있으며, 이에 대해 한정하지는 않는다. 상기 발광 소자 패키지(200)는 상기 도광판(1041)의 일측면인 입광부에 광을 직접 또는 간접적으로 제공할 수 있으며, 이에 대해 한정하지는 않는다.
상기 도광판(1041) 아래에는 상기 반사 부재(1022)가 배치될 수 있다. 상기 반사 부재(1022)는 상기 도광판(1041)의 하면으로 입사된 빛을 반사시켜 상기 표시 패널(1061)로 공급함으로써, 상기 표시 패널(1061)의 휘도를 향상시킬 수 있다. 상기 반사 부재(1022)는 예를 들어, PET, PC, PVC 레진 등으로 형성될 수 있으나, 이에 대해 한정하지는 않는다. 상기 반사 부재(1022)는 상기 바텀 커버(1011)의 상면일 수 있으며, 이에 대해 한정하지는 않는다.
상기 바텀 커버(1011)는 상기 도광판(1041), 발광모듈(1031) 및 반사 부재(1022) 등을 수납할 수 있다. 이를 위해, 상기 바텀 커버(1011)는 상면이 개구된 박스(box) 형상을 갖는 수납부(1012)가 구비될 수 있으며, 이에 대해 한정하지는 않는다. 상기 바텀 커버(1011)는 탑 커버(미도시)와 결합될 수 있으며, 이에 대해 한정하지는 않는다.
상기 바텀 커버(1011)는 금속 재질 또는 수지 재질로 형성될 수 있으며, 프레스 성형 또는 압출 성형 등의 공정을 이용하여 제조될 수 있다. 또한 상기 바텀 커버(1011)는 열 전도성이 좋은 금속 또는 비 금속 재료를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
상기 표시 패널(1061)은 예컨대, LCD 패널로서, 서로 대향되는 투명한 재질의 제 1 및 제 2기판, 그리고 제 1 및 제 2기판 사이에 개재된 액정층을 포함한다. 상기 표시 패널(1061)의 적어도 일면에는 편광판이 부착될 수 있으며, 이러한 편광판의 부착 구조로 한정하지는 않는다. 상기 표시 패널(1061)은 상기 발광 모듈(1031)로부터 제공된 광을 투과 또는 차단시켜 정보를 표시하게 된다. 이러한 표시 장치(1000)는 각 종 휴대 단말기, 노트북 컴퓨터의 모니터, 랩탑 컴퓨터의 모니터, 텔레비전과 같은 영상 표시 장치에 적용될 수 있다.
상기 광학 시트(1051)는 상기 표시 패널(1061)과 상기 도광판(1041) 사이에 배치되며, 적어도 한 장 이상의 투광성 시트를 포함한다. 상기 광학 시트(1051)는 예컨대 확산 시트(diffusion sheet), 수평 및 수직 프리즘 시트(horizontal/vertical prism sheet), 및 휘도 강화 시트(brightness enhanced sheet) 등과 같은 시트 중에서 적어도 하나를 포함할 수 있다. 상기 확산 시트는 입사되는 광을 확산시켜 주고, 상기 수평 또는/및 수직 프리즘 시트는 입사되는 광을 상기 표시 패널(1061)로 집광시켜 주며, 상기 휘도 강화 시트는 손실되는 광을 재사용하여 휘도를 향상시켜 준다. 또한 상기 표시 패널(1061) 위에는 보호 시트가 배치될 수 있으며, 이에 대해 한정하지는 않는다.
상기 발광 모듈(1031)의 광 경로 상에는 광학 부재로서, 상기 도광판(1041), 및 광학 시트(1051)를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
도 13은 실시 예에 따른 발광 소자 패키지를 갖는 표시 장치를 나타낸 도면이다.
도 13을 참조하면, 표시 장치(1100)는 바텀 커버(1152), 상기에 개시된 발광 소자 패키지(200)가 어레이된 보드(1120), 광학 부재(1154), 및 표시 패널(1155)을 포함한다.
상기 보드(1120)과 상기 발광 소자 패키지(200)는 발광 모듈(1060)로 정의될 수 있다. 상기 바텀 커버(1152), 적어도 하나의 발광 모듈(1060), 광학 부재(1154)는 라이트 유닛(미도시)으로 정의될 수 있다.
상기 바텀 커버(1152)에는 수납부(1153)를 구비할 수 있으며, 이에 대해 한정하지는 않는다.
상기 광학 부재(1154)는 렌즈, 도광판, 확산 시트, 수평 및 수직 프리즘 시트, 및 휘도 강화 시트 등에서 적어도 하나를 포함할 수 있다. 상기 도광판은 PC 재질 또는 PMMA(Poly methy methacrylate) 재질로 이루어질 수 있으며, 이러한 도광판은 제거될 수 있다. 상기 확산 시트는 입사되는 광을 확산시켜 주고, 상기 수평 및 수직 프리즘 시트는 입사되는 광을 상기 표시 패널(1155)으로 집광시켜 주며, 상기 휘도 강화 시트는 손실되는 광을 재사용하여 휘도를 향상시켜 준다.
상기 광학 부재(1154)는 상기 발광 모듈(1060) 위에 배치되며, 상기 발광 모듈(1060)로부터 방출된 광을 면 광원하거나, 확산, 집광 등을 수행하게 된다.
도 14는 실시 예에 따른 조명 장치의 사시도이다.
도 14를 참조하면, 조명 장치(1500)는 케이스(1510)와, 상기 케이스(1510)에 설치된 발광모듈(1530)과, 상기 케이스(1510)에 설치되며 외부 전원으로부터 전원을 제공받는 연결 단자(1520)를 포함할 수 있다.
상기 케이스(1510)는 방열 특성이 양호한 재질로 형성되는 것이 바람직하며, 예를 들어 금속 재질 또는 수지 재질로 형성될 수 있다.
상기 발광 모듈(1530)은 보드(1532)과, 상기 보드(1532)에 탑재되는 실시 예에 따른 발광 소자 패키지(200)를 포함할 수 있다. 상기 발광 소자 패키지(200)는 복수개가 매트릭스 형태 또는 소정 간격으로 이격되어 어레이될 수 있다.
상기 보드(1532)은 절연체에 회로 패턴이 인쇄된 것일 수 있으며, 예를 들어, 일반 인쇄회로기판(PCB: Printed Circuit Board), 메탈 코아(Metal Core) PCB, 연성(Flexible) PCB, 세라믹 PCB, FR-4 기판 등을 포함할 수 있다.
또한, 상기 보드(1532)은 빛을 효율적으로 반사하는 재질로 형성되거나, 표면이 빛이 효율적으로 반사되는 컬러, 예를 들어 백색, 은색 등의 코팅층될 수 있다.
상기 보드(1532) 상에는 적어도 하나의 발광 소자 패키지(200)가 탑재될 수 있다. 상기 발광 소자 패키지(200) 각각은 적어도 하나의 LED(LED: Light Emitting Diode) 칩을 포함할 수 있다. 상기 LED 칩은 적색, 녹색, 청색 또는 백색 등과 같은 가시 광선 대역의 발광 다이오드 또는 자외선(UV, Ultra Violet)을 발광하는 UV 발광 다이오드를 포함할 수 있다.
상기 발광모듈(1530)은 색감 및 휘도를 얻기 위해 다양한 발광 소자 패키지(200)의 조합을 가지도록 배치될 수 있다. 예를 들어, 고 연색성(CRI)을 확보하기 위해 백색 발광 다이오드, 적색 발광 다이오드 및 녹색 발광 다이오드를 조합하여 배치할 수 있다.
상기 연결 단자(1520)는 상기 발광모듈(1530)과 전기적으로 연결되어 전원을 공급할 수 있다. 상기 연결 단자(1520)는 소켓 방식으로 외부 전원에 돌려 끼워져 결합되지만, 이에 대해 한정하지는 않는다. 예를 들어, 상기 연결 단자(1520)는 핀(pin) 형태로 형성되어 외부 전원에 삽입되거나, 배선에 의해 외부 전원에 연결될 수도 있는 것이다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
111: 기판 113: 버퍼층
115,119,123: 질화갈륨계 반도체층 117,121: 크랙방지층
120: 크랙방지 구조층

Claims (18)

  1. 실리콘 기판;
    상기 실리콘 기판 위에 버퍼층;
    상기 버퍼층 위에 제1질화갈륨계 반도체층;
    상기 제1질화갈륨계 반도체층 위에 제1알루미늄계 반도체층, 상기 제1알루미늄계 반도체층 위에 AlGaN계 반도체층, 및 상기 AlGaN계 반도체층 위에 제2알루미늄계 반도체층을 포함하는 제1크랙 방지층; 및
    상기 제1크랙 방지층 위에 제2질화갈륨계 반도체층을 포함하는 성장용 기판.
  2. 제1항에 있어서, 상기 버퍼층은 AlN을 포함하는 성장용 기판.
  3. 제2항에 있어서, 상기 제1 및 제2알루미늄계 반도체층은 AlN을 포함하는 성장용 기판.
  4. 제1항에 있어서, 상기 제1크랙 방지층은 AlN/AlGaN/AlN의 적층 구조를 포함하는 성장용 기판.
  5. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제1질화갈륨계 반도체층과 상기 제1크랙 방지층의 페어는 2~10주기를 포함하는 성장용 기판.
  6. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 버퍼층의 두께는 30nm~200nm 범위를 포함하는 성장용 기판.
  7. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제1 및 제2질화 알루미늄계 반도체층 각각의 두께는 상기 AlGaN계 반도체층의 두께보다 얇거나, 3nm~5nm 범위를 포함하는 성장용 기판.
  8. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 AlGaN계 반도체층은 10~20nm의 두께를 포함하는 성장용 기판.
  9. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 AlGaN계 반도체층의 알루미늄 함량은 20~60%인 성장용 기판.
  10. 제1항 내지 제4항 중 어느 한 항에 있어서, 상기 제1크랙 방지층의 두께는 10~30nm인 성장용 기판.
  11. 제1항 내지 제4항 중 어느 한 항의 성장용 기판; 및
    상기 성장용 기판 상에 반도체 구조물을 더 포함하는 반도체 소자.
  12. 제10항에 있어서, 상기 반도체 구조물은 n-p접합, p-n접합, p-n-p접합, 및 n-p-n 접합 중 적어도 하나의 화합물 반도체층의 적층 구조를 포함하는 반도체 소자.
  13. 제1항 내지 제4항 중 어느 한 항의 성장용 기판; 및
    상기 성장용 기판 상에 의해 성장된 반도체 구조물을 포함하는 반도체 소자.
  14. 제13항에 있어서, 상기 반도체 구조물은 n-p접합, p-n접합, p-n-p접합, 및 n-p-n 접합 중 적어도 하나의 화합물 반도체층의 적층 구조를 포함하는 반도체 소자.
  15. 실리콘 기판 상에 제1질화 알루미늄층을 포함하는 버퍼층을 형성하는 단계; 상기 버퍼층 상에 제1질화갈륨계 반도체층을 형성하는 단계; 상기 제1질화갈륨계 반도체층 위에, 제1알루미늄계 반도체층, 상기 제1알루미늄계 반도체층 위에 AlGaN계 반도체층, 및 상기 AlGaN계 반도체층 위에 제2알루미늄계 반도체층을 포함하는 제1크랙 방지층을 형성하는 단계; 상기 제1크랙 방지층 위에 제2질화갈륨계 반도체층을 포함하는 성장 기판을 형성하는 단계; 및
    상기 성장 기판 상에 반도체 구조물을 성장하는 단계를 포함하는 반도체 소자 제조방법.
  16. 제15항에 있어서, 상기 제1크랙 방지층과 상기 제1질화갈륨계 반도체층의 페어는 2~10주기를 포함하는 반도체 소자 제조방법.
  17. 제16항에 있어서, 상기 제1크랙 방지층은 AlN/AlGaN/AlN의 적층 구조를 포함하며, 상기 제1질화갈륨계 반도체층은 GaN을 포함하는 반도체 소자 제조방법.
  18. 제15항에 있어서,
    상기 반도체 구조물을 성장하는 단계 후에,
    상기 성장 기판을 제거하는 단계를 더 포함하는 반도체 소자 제조방법.

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