KR101895300B1 - 반도체 발광 소자 - Google Patents

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Abstract

반도체 발광 소자는, 기판 상에 다수의 패턴을 갖는 버퍼층과, 각 패턴 및 각 패턴 사이의 기판 상에 언도프트 반도체층과, 언도프트 반도체층 상에 발광 구조물을 포함한다.

Description

반도체 발광 소자{Semiconductor light-emitting device}
실시예는 반도체 발광 소자에 관한 것이다.
발광 다이오드(Light-Emitting Diode: LED)는 전류를 빛으로 변환시키는 반도체 발광 소자이다.
반도체 발광 소자는 고 휘도를 갖는 광을 얻을 수 있어, 디스플레이용 광원, 자동차용 광원 및 조명용 광원으로 폭넓게 사용되고 있으며, 형광 물질을 이용하거나 다양한 색의 발광 다이오드를 조합함으로써 효율이 우수한 백색 광을 발광하는 발광 다이오드도 구현이 가능하다.
반도체 발광 소자는 아직도 안정적으로 반도체층들을 성장하는 문제와 광 추출 효율을 향상시키는 문제에 직면해 있어, 이러한 문제의 해결이 시급하다.
실시예는 보다 안정적으로 반도체층들을 성장할 수 있는 반도체 발광 소자를 제공한다.
실시예는 보다 향상된 광 추출 효율을 얻을 수 있는 반도체 발광 소자를 제공한다.
실시예에 따르면, 반도체 발광 소자는, 기판; 상기 기판 상에 다수의 패턴을 갖는 버퍼층; 상기 각 패턴 및 상기 각 패턴 사이의 상기 기판 상에 언도프트 반도체층; 및 상기 언도프트 반도체층 상에 발광 구조물을 포함한다.
실시예에 따르면, 반도체 발광 소자는, 발광 구조물; 상기 발광 구조물 상에 언도프트 반도체층; 및 상기 언도프트 반도체층의 상면에 다수의 제1 패턴들과 다수의 제2 패턴들을 포함하는 제1 러프니스 구조를 포함한다.
실시예는 기판과 발광 구조물 사이의 격자 상수 차이를 완화하여 주기 위해 In의 함량이 서로 상이한 Al(1-x)InxN를 포함하는 다수의 서브 층을 포함하는 버퍼층을 형성하여 줌으로써, 기판 상에 발광 소자를 안정적으로 형성할 수 있다.
실시예는 다수의 패턴을 갖는 버퍼층을 제거하여 다수의 패턴을 포함하는 러프니스 구조를 갖는 언도프트 반도체층을 형성하여 줌으로써, 광 추출 효율을 향상시킬 수 있다.
실시예는 버퍼층의 제거에 의해 형성된 러프니스 속에 또 다른 러프니스를 형성하여 줌으로써, 광 추출 효율을 더욱 더 향상시킬 수 있다.
실시예는 Al(1-x)InxN를 포함하는 다수의 서브 층을 포함하는 버퍼층을 형성하여 리프트 오프 공정시 레이저의 파워를 줄여 주더라도 용이하게 버퍼층을 제거할 수 있으므로, 레이저 파워에 의한 발광 구조물의 손상을 방지할 수 있다.
도 1은 제1 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 2는 도 1의 버퍼층과 언도프트 반도체층을 도시한 평면도이다.
도 3은 제2 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 4는 도 3의 반도체 발광 소자를 도시한 평면도이다.
도 5 내지 도 12는 제2 실시예에 따른 반도체 발광 소자의 제조 공정을 도시한 도면이다.
도 13은 제3 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 14는 실시 예에 따른 표시 장치의 분해 사시도이다.
도 15는 실시 예에 따른 발광 소자를 갖는 표시 장치를 나타낸 도면이다.
도 16은 실시 예에 따른 조명 장치의 사시도이다.
발명에 따른 실시 예의 설명에 있어서, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되거나 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 배치되어 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)"으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향 뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
도 1은 제1 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 1을 참조하면, 제1 실시예에 따른 반도체 발광 소자(10)는 기판(11), 버퍼층(19), 언도프트 반도체층(21), 발광 구조물(29) 및 제1 및 제2 전극(31, 33)을 포함할 수 있다.
상기 버퍼층(19), 상기 언도프트 반도체층(21)과 상기 발광 구조물(29) 각각은 III-V족 화합물 반도체 재료로 형성될 수 있다.
상기 발광 구조물(29)은 예컨대, 제1 도전형 반도체층(23), 활성층(25) 및 제2 도전형 반도체층(27)을 포함할 수 있다. 상기 제1 도전형 반도체층(23)은 상기 언도프트 반도체층(21) 상에 형성되고, 상기 활성층(25)은 상기 제1 도전형 반도체층(23) 상에 형성되며, 상기 제2 도전형 반도체층(27)은 상기 활성층(25) 상에 형성될 수 있다.
상기 기판(11)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, Si, GaP, InP 및 Ge로 이루어지는 그룹으로부터 선택된 적어도 하나로 형성될 수 있다.
상기 기판(11)과 상기 언도프트 반도체층(21) 사이에 버퍼층(19)이 형성될 수 있다.
상기 버퍼층(19)은 상기 기판(11)과 상기 언도프트 반도체층(21) 사이의 격자 상수 차이를 완화하여 주기 위해 형성될 수 있다.
제1 실시예에서 상기 버퍼층(19)은 Al(1-x)InxN를 포함하는 다수의 서브 층들(13, 15, 17)을 포함할 수 있다.
상기 각 서브 층(13, 15, 17)의 In의 함량은 서로 상이할 수 있다.
통상적으로 상기 기판(11)과 상기 언도프트 반도체층(21) 사이에는 비교적 큰 격자 상수 차이가 존재한다. 예컨대, 기판(11)의 격자 상수는 언도프트 반도체층(21)의 격자 상수에 비해 훨씬 클 수 있다. 사파이어 기판의 격자 상수는 4.6 정도인데 반해, GaN를 포함하는 언도프트 반도체층(21)의 격자 상수는 3.1일 수 있다. 이러한 비교적 큰 격자 상수 차이로 인해, 상기 사파이어 기판이 휘어지게 되어 균일한 발광 특성을 얻을 수 없는 문제가 있다.
제1 실시예에에서 상기 버퍼층(19)은 서로 상이한 함량의 In을 포함하는 다수의 서브 층들(13, 15, 17)을 포함할 수 있다. 이러한 각 서브 층(13, 15, 17)은 상기 기판(11)에 접하는 제1 서브 층(13)은 비교적 상기 기판(11)과 유사한 격자 상수를 가지고, 상기 제1 서브 층(13) 상의 제2 서브 층(15)은 상기 제1 서브 층(13) 보다 격자 상수가 더 작아지고, 상기 제2 서브 층(15) 상의 제3 서브 층(17)은 상기 제2 서브 층(15)보다 격자 상수가 더 작아질 수 있다.
이와 같이, 상기 기판(11)에 접하는 제1 서브 층(13)부터 상기 언도프트 반도체층(21)에 접하는 마지막 서브 층, 예컨대 제3 서브 층(17)으로 갈수록 점진적으로 격자 상수가 더 작아질 수 있다. 제3 서브 층(17)은 상기 언도프트 반도체층(21)과 격자 상수가 유사하거나 같을 수 있다.
도 1의 버퍼층(19)은 제1 내지 제3 서브 층(13, 15, 17)을 포함할 수 있다. 여기서, 상기 제1 서브 층(13)은 상기 기판(11)에 접하고, 상기 제3 서브 층(17)은 상기 언도프트 반도체층(21)에 접할 수 있다. 상기 제2 서브 층(15)은 함량의 In을 점진적으로 증가시킨 다수의 서브 층을 포함할 수 있다. 상기 제2 서브 층(15)을 다수의 서브 층으로 형성함에 따라, 도 1의 버퍼층(19)은 5개의 서브 층들, 10개의 서브 층들 또는 그 이상의 서브 층들을 포함할 수 있다.
예컨대, 상기 제1 서브 층(13)은 100%(x=1)의 In을 함유하는 InN로 형성될 수 있다. 이러한 경우, Al은 상기 제1 서브 층(13)에 전혀 함유되지 않게 된다.
예컨대, 제3 서브 층(17)은 17%(x=0.17)의 In을 함유하는 Al0 .83In0 .17N로 형성될 수 있다.
따라서, 제2 서브 층(15)은 17% 보다는 크고 100%보다는 적은 범위의 In을 함유하는 AlGaN로 이루어지는 단일 서브 층 또는 다수의 서브 층을 포함할 수 있다.
상기 제1 서브 층(13)에서 상기 제3 서브 층(17)으로 갈수록 In의 함량이 감소되지만, 마지막 서브 층인 제3 서브 층(17)에서의 In은 17%로 고정될 수 있다.
그러므로, 상기 각 서브 층(13, 15, 17)의 In의 함유량은 17% 내지 100% 범위를 가질 수 있다.
상기 각 서브 층(13, 15, 17)의 In은 17%이하가 되지는 않는다. In이 17% 이하인 서버 층의 경우, 언도프트 반도체층(21)과의 격자 상수 차이가 더 커지게 된다.
제1 실시예의 버퍼층(19)을 정리하면, 상기 기판(11)에 접하는 제1 서브 층(13)은 100%의 In을 함유하는 InN를 포함하며 상기 기판(11)과 격자 상수 차이를 취소화할 수 있다. 상기 제1 서브 층(13) 상에 형성되는 단일 서브 층 또는 다수의 서브 층들을 포함하는 제2 서브 층(15)은 In의 함량은 감소하고 Al의 함량은 증가하는 AlInN을 포함할 수 있다. 상기 제2 서브 층(15)과 상기 언도프트 반도체층(21) 사이에 형성되는 제3 서브 층(17)은 상기 언도프트 반도체층(21)과의 격자 상수 차이를 최소화하기 위해 17%의 In을 함유하는 Al0.83In0.17N를 포함할 수 있다.
따라서, 상기 버퍼층(19)의 각 서브 층(13, 15, 17)에 의해 상기 기판(11)과 상기 언도프트 반도체층(21) 사이의 격자 상수 차이가 점진적으로 보완되므로, 상기 언도프트 반도체층(21) 및 상기 발광 구조물(29)가 격자 상수 차이로 인한 크랙 발생이나 기판(11)의 휨 같은 불량이 발생되지 않고 안정적으로 기판(11) 상에 성장될 수 있다.
제1 실시예에서 상기 버퍼층(19)은 상기 기판(11) 상에 상기 제1 내지 제3 서브 층(13, 15, 17)으로 이루어진 다수의 패턴(22)으로 형성될 수 있다.
도 2a에 도시한 바와 같이, 상기 각 패턴(22)은 일 방향을 따라 길게 형성된 바 형상을 가질 수 있다.
도 2a에 도시한 바와 같이, 상기 각 패턴(22)은 사각 형상을 가질 수 있지만, 이에 대해서는 한정하지 않는다.
도 2c에 도시한 바와 같이, 상기 각 패턴(22)은 원 형상을 가질 수 있지만, 이에 대해서는 한정하지 않는다.
상기 각 패턴(22)은 상기 제1 내지 제3 서브 층(13, 15, 17)을 포함할 수 있고, 각 패턴(22) 사이는 서로 이격되어 있다. 서로 이격된 각 패턴(22) 사이에는 언도프트 반도체층(21)이 형성될 수 있다.
상기 각 패턴(22)은 상기 기판(11) 상에 서로 이격되도록 형성될 수 있고, 상기 언도프트 반도체층(21)은 상기 각 패턴(22) 상 그리고 상기 각 패턴(22) 사이의 상기 기판(11) 상에 형성될 수 있다.
상기 각 패턴(22)의 제1 서브 층(13)은 상기 기판(11)에 접하여 상기 기판(11) 상에 국부적으로 형성될 수 있다. 따라서, 상기 기판(11) 상에 형성된 상기 각 패턴(22)의 제1 서브 층(13)은 서로 이격될 수 있다.
상기 각 패턴(22)의 제2 서브 층(15)은 상기 각 패턴(22)의 제1 서브 층(13)을 커버하도록 또는 둘러싸도록 형성될 수 있다. 즉, 상기 각 패턴(22)의 제2 서브 층(15)은 상기 각 패턴(22)의 제1 서브 층(13)의 상면과 측면 상에 형성되고 상기 제1 서브 층(13)의 측면과 인접하는 상기 기판(11) 상에 접하도록 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 각 패턴(22)의 제3 서브 층(17)은 상기 각 패턴(22)의 제2 서브 층(15)을 커버하도록 또는 둘러싸도록 형성될 수 있다. 즉, 상기 각 패턴(22)의 제3 서브 층(17)은 상기 각 패턴(22)의 제2 서브 층(15)의 상면과 측면 상에 형성되고 상기 제2 서브 층(15)의 측면과 인접하는 상기 기판(11) 상에 접하도록 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
이상과 같이, 상기 버퍼층(19)이 다수의 패턴(22)을 포함하도록 형성함으로써, 광의 추출 효율을 향상시킬 수 있다.
상기 언도프트 반도체층(21)은 어떠한 도펀트도 포함하지 않는 층으로서, 도펀트가 없기 때문에 상기 발광 구조물(29)에 비해 현저히 낮은 전기 전도성을 가질 수 있다.
예컨대, 상기 언도프트 반도체층(21)은 GaN를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 도전형 반도체층(23)은 예를 들어, n형 도펀트를 포함하는 n형 반도체층일 수 있다. 상기 n형 반도체층은 InxAlyGa1-x-yN(0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 및 AlInN로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있으며, Si, Ge, Sn 등의 n형 도펀트가 도핑될 수 있다.
상기 제1 도전형 반도체층(23) 상에는 상기 활성층(25)이 형성될 수 있다.
상기 활성층(25)은 상기 제1 도전형 반도체층(23)을 통해서 주입되는 제1 캐리어, 예컨대 전자와 상기 제2 도전형 반도체층(27)을 통해서 주입되는 제2 캐리어, 예컨대 정공이 서로 결합되어, 상기 활성층(25)의 형성 물질에 따른 에너지 밴드(Energy Band)의 밴드갭(Band Gap) 차이에 상응하는 파장을 갖는 빛을 방출하는 층이다.
상기 활성층(25)은 단일 양자 우물 구조, 다중 양자 우물 구조(MQW), 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있다. 상기 활성층(25)은 3족 내지 5족 화합물 반도체들을 우물층과 장벽층의 주기로 반복 형성될 수 있다.
예를 들면 InGaN 우물층/GaN 장벽층의 주기, InGaN 우물층/AlGaN 장벽층의 주기, InGaN우물층/InGaN 장벽층의 주기 등으로 형성될 수 있다. 상기 장벽층의 밴드 갭은 상기 우물층의 밴드 갭보다 크게 형성될 수 있다.
상기 활성층(25) 상에 상기 제2 도전형 반도체층(27)이 형성될 수 있다. 상기 제2 도전형 반도체층(27)은 예를 들어, p형 도펀트를 포함하는 p형 반도체층일 수 있다. 상기 p형 반도체층은 InxAlyGa1-x-yN(0≤x≤1, 0 ≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 재료, 예를 들어 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 및 AlInN로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있으며, Mg, Zn, Ca, Sr, Ba 등의 p형 도펀트가 도핑될 수 있다.
도시되지 않았지만, 상기 제2 도전형 반도체층(27) 상에는 투명전극층이 형성될 수 있다. 상기 투명전극층은 ITO, IZO(In-ZnO), GZO(Ga-ZnO), AZO(Al-ZnO), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au 및 Ni/IrOx/Au/ITO로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.
한편, 상기 투명전극층 대신 반사전극층(미도시)이 형성될 수도 있다. 상기 반사전극층은 반사 효율이 높은 은(Ag), 알루미늄(Al), 백금(Pt) 및 팔라딘(Pd)로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있다.
상기 발광 구조물(29)의 제1 도전형 반도체층(23)의 상면이 노출되도록 메사 에칭이 수행될 수 있다.
상기 메사 에칭에 의해 노출된 상기 발광 구조물(29)의 제1 도전형 반도체층(23) 상에 제1 전극(31)이 형성되고, 상기 발광 구조물(29)의 제2 도전형 반도체층(27) 상에 제2 전극(33)이 형성될 수 있다.
상기 제1 및 제2 전극(31, 33)은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 백금(Pt), 금(Au), 텅스텐(W), 구리(Cu) 및 몰리브텐(Mo)으로 이루어지는 그룹으로부터 선택된 하나 또는 이들의 합금을 포함할 수 있지만, 이에 한정하지 않는다.
이상의 제1 실시예에 따른 반도체 발광 소자(10)는 수평형 구조(lateral structure)를 가질 수 있다.
이하의 제2 실시예에 따른 반도체 발광 소자(10A)는 수직형 구조(vertical structure)를 가질 수 있다.
상기 수직형 구조의 반도체 발광 소자(10A)는 제1 실시예의 반도체 발광 소자(10)를 바탕으로 형성될 수 있고, 이에 대해서는 이하에서 상세히 설명한다.
도 3은 제2 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 3을 참조하면, 제2 실시예에 따른 반도체 발광 소자(10A)는 전도성 지지 부재(53), 접합층(51), 전극층(49), 오믹층(47), 전류 차단층(45), 채널층(44), 발광 구조물(29), 언도프트 반도체층(21), 패시베이션 층(55) 및 전극(43)을 포함할 수 있다.
상기 발광 구조물(29)은 제1 도전형 반도체층(23), 활성층(25) 및 제2 도전형 반도체층(27)을 포함할 수 있다.
상기 발광 구조물(29)과 상기 언도프트 반도체층(21)은 이미 제1 실시예에서 설명된 바 있으므로, 상세한 설명은 생략한다.
상기 언도프트 반도체층(21)의 상면은 다수의 제1 패턴(21b)들과 다수의 제2 패턴(21a)들을 포함할 수 있다.
상기 제2 패턴(21a)은 상기 제1 패턴(21b)보다 큰 폭을 가질 수 있지만, 이에 대해서는 한정하지 않는다.
상기 제1 패턴(21b)은 돌기일 수 있고, 상기 제2 패턴(21a)은 그루브(groove)(41)일 수 있다.
상기 제1 도전형 반도체층(23)을 기준으로 상기 제1 패턴(21b)의 상면은 상기 제2 패턴(21a)의 상면보다 더 높은 위치를 가질 수 있다. 다시 말해, 상기 제1 패턴(21b)은 상기 제2 패턴(21a)보다 두꺼운 두께를 가질 수 있다.
따라서, 상기 제1 및 제2 패턴들(21b, 21a)에 의해 러프니스(roughness)나 요철 구조나 형상이 형성될 수 있다. 이러한 러프니스 구조에 의해 광 추출 효율이 더욱 향상될 수 있다.
아울러, 상기 제1 및 제2 패턴들(21b, 21a)은 다수의 패턴들을 포함하는 버퍼층(19) 상에 언도프트 반도체층(21)을 형성하고 상기 버퍼층(19)이 제거됨에 따라 상기 언도프트 반도체층(21)으로부터 자연적으로 형성될 수 있다. 따라서, 상기 제1 및 제2 패턴들(21b, 21a)인 상기 언도프트 반도체층(21)과는 별도로 형성되지 않아도 되므로, 제1 및 제2 패턴(21b, 21a)을 형성하는데 있어서 구조가 최대한 단순해질 수 있다.
도 4a에 도시한 바와 같이, 상기 제1 및 제2 패턴들(21b, 21a) 모두 일 방향을 따라 길게 형성되고 서로 이격된 바 형상을 가질 수 있지만, 이에 대해서는 한정하지 않는다.
도 4b에 도시한 바와 같이, 상기 제1 패턴(21b)들은 서로 연결된 격자 형상을 가지고, 상기 제2 패턴들(21b, 21a)은 상기 제1 패턴(21b)들에 의해 이격된 사각 형상을 가질 수 있지만, 이에 대해서는 한정하지 않는다.
도 4c에 도시한 바와 같이, 상기 제2 패턴들(21b, 21a)은 서로 이격된 원 형상을 가지고, 상기 제1 패턴(21b)들은 상기 제2 패턴들(21b, 21a) 사이에서 서로 연결될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 전극(43)은 상기 언도프트 반도체층(21)의 상면 상에 형성될 수 있다. 구체적으로, 상기 전극(43)은 상기 제2 패턴(21a)의 상면에 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 전극(43)은 상기 언도프트 반도체층(21)의 상기 제2 패턴(21a) 중 하나 또는 다수의 패턴 상에 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 전극(43)이 다수의 패턴 상에 형성되는 경우, 상기 패턴 사이는 예컨대 연결 전극에 의해 연결될 수 있다.
상기 전극(43)은 알루미늄(Al), 티타늄(Ti), 크롬(Cr), 니켈(Ni), 백금(Pt), 금(Au), 텅스텐(W), 구리(Cu) 및 몰리브텐(Mo)으로 이루어지는 그룹으로부터 선택된 하나 또는 이들의 합금을 포함할 수 있지만, 이에 한정하지 않는다.
상기 제2 도전형 반도체층(27) 아래에 상기 전극(43)과 수직 방향으로 서로 중첩된 전류 차단층(45)이 형성될 수 있다.
상기 전류 차단층(45)은 상기 발광 구조물(29) 내의 전류가 상기 전극(43)에 수직인 방향으로 집중되는 것을 방지하기 위해 형성될 수 있다.
상기 전류 차단층(45)은 상기 전극층(49) 보다 전기 전도성이 낮은 비금속 물질로 형성될 수 있다. 상기 전류 차단층(45)은 예컨대 ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, ZnO, SiO2, SiOx, SiOxNy, Si3N4, Al2O3 및 TiO2로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함한다.
예컨대, 상기 전극층(49)이 Ag인 경우, 상기 전류 차단층(45)은 ITO, ZnO, SiO2등으로 형성될 수 있다.
상기 전류 차단층(45)은 상기 채널층(44)과 동일한 물질로 형성되거나, 다른 물질로 형성될 수 있다.
상기 전류 차단층(45)과 상기 채널층(44)이 동일한 물질을 포함하는 경우, 상기 전류 차단층(45)과 상기 채널층(44)은 동일한 공정으로 형성될 수 있다.
상기 전류 차단층(45)의 위치는 상기 전극(43)과 대응되는 상기 제2 도전형 반도체층(27) 아래에 패턴으로 형성될 수 있으며, 그 크기(size)는 상기 전류의 확산 정도에 따라 변경될 수 있다.
상기 전류 차단층(45)은 상기 전극(43)과 대응되는 구조로 배치되어 있어, 칩의 전 영역으로 전류를 확산시켜 줄 수 있다.
상기 전류 차단층(45)은 상기 전극층(49)과 상기 접합층(51) 사이의 계면이나, 상기 제2도전형 반도체층과 상기 접합층(51) 사이의 계면에 형성될 수 있으며, 실시 예의 기술적 범위 내에서 선택적으로 형성할 수 있다.
상기 채널층(44)은 채널 영역에 배치될 수 있다. 상기 채널 영역은 발광 구조물(29)을 단위 칩으로 하는 칩과 칩 사이의 경계 영역일 수 있다.
상기 채널층(44)은 상기 제2 도전형 반도체층(27)의 외곽 영역의 둘레를 따라 형성될 수 있다.
상기 채널층(44)의 제1 상면은 상기 제2 도전형 반도체층(27)의 배면과 접촉되고 상기 채널층(44)의 제2 상면은 상기 패시베이션 층(55)과 접촉될 수 있다.
상기 채널층(44)은 상기 제2 도전형 반도체층(27)의 하면 둘레에 루프 형상, 고리 형상, 또는 프레임 형상 등의 패턴으로 형성될 수 있다. 상기 채널층(44)은 연속적인 패턴 형상 또는 불연속적인 패턴 형상을 포함할 수 있으며, 또는 제조 과정에서 채널 영역으로 조사되는 레이저의 경로 상에 형성될 수 있다.
상기 채널층(44)은 산화물, 질화물 또는 절연물 중에서 선택될 수 있다. 상기 채널층(44)은 예컨대 ITO(indium tin oxide), IZO(indium zinc oxide), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), SiO2, SiOx, SiOxNy, Si3N4, Al2O3 및 TiO2로 이루어지는 그룹에서 선택된 적어도 하나로 형성될 수 있다.
상기 채널층(44)은 상기 전류 차단층(45)과 동일한 물질로 형성되는 경우, 상기 채널층(44)과 상기 전류 차단층(45)은 동일한 공정에 의해 동시에 형성될 수 있다.
상기 채널층(44)은 상기 발광 구조물(29)의 외벽이 습기에 노출되더라도, 서로 쇼트가 발생되는 것을 방지하여, 고습에 강한 LED를 제공할 수 있다. 상기 채널층(44)을 투광성 물질로 사용하는 경우 레이저 스크라이빙시 조사되는 레이저가 투과됨으로써, 채널 영역에서 레이저로 인해 금속 물질의 파편 발생을 방지하므로, 발광 구조물(29)의 측벽에서의 층간 단락 문제를 방지할 수 있다.
적어도 발광 구조물(29)의 측면 상에 패시베이션 층(55)이 형성될 수 있다.
상기 패시베이션 층(55)은 상기 발광 구조물(29)을 외부로부터 보호하고 외부의 수분이 침투하는 것을 방지하기 위해 형성하는 것으로서, 전기가 통하지 않는 산화물 또는 절연물로 형성될 수 있다. 상기 패시베이션 층(55)은 예컨대, SiO2, SiOx, SiOxNy, Si3N4, Al2O3 및 TiO2로 이루어지는 그룹에서 선택된 적어도 하나로 형성될 수 있다.
상기 패시베이션 층(55)은 상기 채널층(44)의 상면, 상기 발광 구조물(29)의 측면 및 상기 언도프트 반도체층(21)의 측면과 상면의 일부 영역에 형성될 수 있다.
상기 제2 도전형 반도체층(27), 상기 전류 차단층(45) 및 상기 채널층(44) 아래에 오믹층(47)이 형성될 수 있다.
상기 오믹층(47)은 상기 전류 차단층(45), 상기 제2 도전형 반도체층(27) 및 상기 채널층(44)에 접촉하도록 형성될 수 있다.
상기 오믹층(47)의 에지 영역은 상기 채널층(44)의 배면에 부분적으로 중첩될 수 있지만, 이에 대해서는 한정하지 않는다. 또한, 상기 채널층(44)의 내부 측면은 상기 오믹층(47)에 접촉될 수 있다.
다시 말해, 상기 오믹층(47)은 상기 전류 차단층(45)의 상면으로부터 상기 제2 도전형 반도체층(27)을 경유하여 상기 채널층(44)의 배면까지 형성될 수 있다.
상기 오믹층(47)은 전도성 산화물 또는 금속 중에서 선택될 수 있다. 상기 오믹층(47)은 예컨대, ITO, IZO, IZTO, IAZO, IGZO, IGTO, AZO, ATO, GZO, IrOx, RuOx, RuOx/ITO, Ni, Ag, Ni/IrOx/Au 및 Ni/IrOx/Au/ITO로 이루어지는 그룹으로부터 선택된 적어도 하나로 형성될 수 있다.
상기 오믹층(47)의 배면에 전극층(49)이 형성될 수 있다.
상기 전극층(49)은 상기 전극(43)과 함께 상기 발광 구조물(29)에 전원을 공급하여, 상기 발광 구조물(29)에서 광이 발광되도록 한다.
상기 전극층(49)은 전원을 공급하기 위한 전도층으로서의 기능을 가질 수 있다. 또한, 상기 전극층(49)은 상기 발광 구조물(29)로부터의 광을 반사시키기 위한 반사층으로서의 기능을 가질 수 있다.
따라서, 상기 전극층(49)은 전도성과 반사성을 갖는 물질로 형성될 수 있다. 상기 전극층(49)은 예컨대, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au 및 Hf로 이루어지는 그룹으로부터 선택된 하나 또는 이들의 혼합물로 형성될 수 있다.
상기 전극층(49)은 상기 오믹층(47)과 동일한 크기를 갖거나 상이한 크기를 가질 수 있다.
상기 전극층(49)은 상기 오믹층(47)보다 큰 크기를 가지며, 이러한 경우 상기 전극층(49)은 상기 오믹층(47)의 배면뿐만 아니라 상기 채널층(44)의 배면에도 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 전류 차단층(45), 상기 오믹층(47) 및 상기 전극층(49)은 선택적으로 채용될 수 있다.
상기 전극층(49) 아래에 전도성 지지 부재(53)가 형성되고, 상기 전극층(49)과 상기 전도성 지지 부재(53) 사이에 접합층(51)이 형성될 수 있다.
상기 전극층(49), 상기 오믹층(47) 및 상기 전류 차단층(45)이 형성되지 않는 경우, 상기 제2 도전형 반도체층(27)과 상기 전도성 지지 부재(53) 사이에 접합층(51)이 형성될 수 있다. 이러한 경우, 상기 전도성 지지 부재(53)가 상기 전극(43)과 함께 상기 발광 구조물(29)에 전원을 공급하기 위한 전극층(49)으로서의 기능을 가질 수 있다.
상기 접합층(51)은 배리어 금속이나 본딩 금속을 포함할 수 있다. 상기 접합층(51)은 Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 및 Ta로 이루어지는 그룹으로부터 선택된 적어도 하나를 형성될 수 있다.
상기 전도성 지지 부재(53)는 전도성을 갖는 금속을 포함할 수 있다. 상기 전도성 지지 부재(53)는 Cu, Au, Ni, Mo 및 Cu-W로 이루어지는 그룹으로부터 선택된 적어도 하나로 형성될 수 있다.
도 5 내지 도 12는 제2 실시예에 따른 반도체 발광 소자의 제조 공정을 도시한 도면이다.
도 5를 참조하면, 기판(11) 상에 버퍼층(19), 언도프트 반도체층(21) 및 발광 구조물(29)이 순차적으로 형성될 수 있다.
상기 버퍼층(19), 상기 언도프트 반도체층(21) 및 상기 발광 구조물(29)은 유기금속 화학 증착법(MOCVD; Metal Organic Chemical Vapor Deposition), 화학 증착법(CVD; Chemical Vapor Deposition), 플라즈마 화학 증착법(PECVD; Plasma-Enhanced Chemical Vapor Deposition), 분자선 성장법(MBE; Molecular Beam Epitaxy) 및 수소화물 기상 성장법(HVPE; Hydride Vapor Phase Epitaxy) 중 어느 하나를 이용하여 성장하여 형성될 수 있다.
예컨대, 상기 유기금속 화학 증착법을 이용하여 상기 기판(11) 상에 버퍼층(19), 상기 언도프트 반도체층(21) 및 상기 발광 구조물(29)이 순차적으로 성장될 수 있다.
상기 언도프트 반도체층(21) 상에 제1 도전형 반도체층(23)이 성장되고, 상기 제1 도전형 반도체층(23) 상에 활성층(25)이 성장되며, 상기 활성층(25) 상에 제2 도전형 반도체층(27)이 성장되어, 상기 제1 도전형 반도체층(23), 상기 활성층(25) 및 상기 제2 도전형 반도체층(27)을 포함하는 상기 발광 구조물(29)의 형성될 수 있다.
상기 기판(11), 상기 언도프트 반도체층(21) 및 상기 발광 구조물(29)은 이미 제1 실시예에서 상세히 설명하였으므로, 상세한 설명은 생략한다.
상기 버퍼층(19)은 다수의 패턴을 포함할 수 있다. 상기 각 패턴은 제1 내지 제3 서브 층(13, 15, 17)을 포함하지만, 이에 대해서는 한정하지 않는다.
상기 각 패턴 사이는 서로 이격될 수 있고, 상기 각 패턴 사이의 상기 기판(11)과 상기 각 패턴 상에 상기 언도프트 반도체층(21)이 형성될 수 있다.
예컨대, 상기 제1 서브 층(13)은 100%의 In을 함유하는 InN로 형성되고, 상기 제2 서브 층(15)은 17% 내지 100%의 범위의 In을 함유하는 Al(1-x)InxN을 포함하는 단일 층이나 다수 층으로 형성되며, 상기 제3 서브 층(17)은 17%의 In을 함유하는 Al0 .83In0 .17N로 형성될 수 있다.
도 6을 참조하면, 상기 발광 구조물(29)의 제2 도전형 반도체층(27) 상에 전류 차단층(45)과 채널층(44)이 형성될 수 있다.
상기 채널층(44)은 상기 제2 도전형 반도체층(27)의 에지 영역을 따라 형성될 수 있다. 상기 채널층(44)은 루프 형상, 고리 형상, 또는 프레임 형상 등의 패턴으로 형성될 수 있다.
상기 전류 차단층(45)은 수직 방향으로 상기 나중에 형성될 전극(43)에 대응하도록 상기 제2 도전형 반도체층(27) 상에 형성될 수 있다. 상기 전류 차단층(45)은 상기 전극(43)과 동일한 형상 또는 동일한 크기로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 상기 전극(43)이 도트 패턴으로 형성되면, 상기 전류 차단층(45)도 수직 방향으로 상기 전극(43)에 대응하도록 도트 패턴으로 형성될 수 있다.
상기 채널층(44)은 상기 전류 차단층(45)과 동일한 물질로 동일한 공정에 의해 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 산화물, 질화물 또는 절연물 중에서 선택된 물질이 박막으로 상기 제2 도전형 반도체층(27) 상에 증착되고, 상기 박막을 패터닝하여 상기 채널층(44)과 상기 전류 차단층(45)이 동시에 형성될 수 있다.
도 7을 참조하면, 상기 전류 차단층(45)과 상기 제2 도전형 반도체층(27) 상에 오믹층(47)이 형성될 수 있다. 또한, 상기 오믹층(47)은 상기 채널층(44)의 상면에 부분적으로 중첩되도록 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
이어서, 상기 오믹층(47) 상에 전극층(49)이 형성될 수 있다. 상기 전극층(49)은 전원을 공급하기 위한 도전층과 빛을 반사시키기 위한 반사층으로서의 기능을 동시에 가질 수 있다.
만일 상기 전극층(49)이 상기 오믹층(47)으로서의 기능을 추가로 더 갖는다면, 상기 오믹층(47)은 형성되지 않을 수 있다.
상기 전극층(49)은 상기 오믹층(47)과 동일한 사이즈다 더 큰 사이즈를 가질 수 있다. 상기 전극층(49)과 상기 오믹층(47)이 동일한 사이즈를 갖는 경우 상기 전극층(49)과 상기 오믹층(47)은 동일한 끝단을 갖는데 반해, 상기 전극층(49)이 상기 오믹층(47)보다 더 큰 사이즈를 갖는 경우 상기 전극층(49)은 상기 오믹측의 끝단을 지나 상기 제2 도전형 반도체층(27)의 끝단까지 형성될 수도 있다. 이러한 경우, 상기 채널층(44)의 상면의 전 영역은 상기 전극층(49)에 의해 커버될 수 있다.
도 8을 참조하면, 접합층(51)을 사이에 주고 전도성 지지 부재(53)를 상기 발광 구조물(29)에 부착시킬 수 있다.
구체적으로 보면, 상기 접합층(51)은 상기 바광 구조물 상의 전극층(49)과 채널층(44) 상에 형성되고, 상기 전도성 지지 부재(53)는 상기 접합층(51) 상에 형성될 수 있다. 상기 접합층(51)은 상기 전도성 지지 부재(53)가 상기 전극층(49)과 상기 채널층(44)에 용이하게 부착되도록 할 수 있다.
도 9를 참조하면, 상기 기판(11)을 180도 회전하여 뒤집은 다음, 상부 방향에서 하부 방향으로의 레이저를 기판(11)에 조사하여 준다.
상기 레이저의 조사에 의해 상기 기판(11)과 상기 버퍼층(19)이 제거되는데, 이를 리프트 오프 공정이라 명명할 수 있다.
상기 버퍼층(19)이 실시예에 따른 Al(1-x)InxN로 형성되는 경우, 다른 물질로 버퍼층을 형성하는 경우에 비해 레이저의 파워를 낮추더라도 기판(11)과 버퍼층(19)의 리프트 오프가 용이해질 수 있다. 실시예는 이와 같이 레이저 파워가 낮아지게 되므로 레이저에 의한 발광 구조물(29)의 손상을 방지할 수 있다.
도 10을 참조하면, 리프트 오프 공정에 의해 상기 기판(11)과 버퍼층(19)이 제거되면, 상기 언도프트 반도체층(21)의 상면에 다수의 제1 패턴(21b)과 다수의 제2 패턴(21a)이 형성될 수 있다. 상기 버퍼층(19)의 제거에 의해 제2 패턴(21a)이 형성될 수 있고, 상기 버퍼층(19)의 각 패턴 사이의 언도프트 반도체층(21)에 의해 제1 패턴(21b)이 형성될 수 있다. 상기 버퍼층(19)에 대응하여 제2 패턴(21a)이 형성될 수 있다.
상기 제1 패턴(21b) 사이에 상기 제2 패턴(21a)이 형성되고, 상기 제2 패턴(21a) 사이에 상기 제1 패턴(21b)이 형성될 수 있다.
상기 제1 및 제2 패턴들(21b, 21a)에 의해 상기 언도프트 반도체층(21)의 상면에 러프니스나 요철 구조 또는 형상이 형성될 수 있다.
따라서, 상기 러프니스 구조에 의해 상기 발광 구조물(29)의 빛이 더 많이 상부 방향으로 발광되므로, 광 추출 효율이 향상될 수 있다.
도면에서는 제2 패턴(21a)이 일정 두께를 갖는 언도프트 반도체층(21)으로 형성되는 것으로 도시되고 있지만, 상기 제2 패턴(21a)은 언도프트 반도체층(21)이 형성되지 않아 어떠한 두께도 없는 구조도 가능하다.
도 11을 참조하면, 상기 채널층(44)의 상면의 일부 영역이 노출되도록 상기 언도프트 반도체층(21)의 에지 영역과 상기 발광 구조물(29)의 에지 영역을 제거하는 메사 에칭이 수행될 수 있다.
상기 언도프트 반도체층(21)과 상기 발광 구조물(29)의 측면은 경사진 면을 가질 수 있지만, 이에 대해서는 한정하지 않는다.
상기 메사 에칭에 의해 상부 방향에서 하부 방향으로 갈수록 상기 발광 구조물(29)의 폭은 점진적으로 줄어들 수 있지만, 이에 대해서는 한정하지 않는다.
도 12를 참조하면, 적어도 발광 구조물(29)의 측면 상에 패시베이션 층(55)이 형성될 수 있다.
상기 패시베이션 층(55)은 전기가 통하지 않는 산화물 또는 절연물로 형성될 수 있다. 상기 패시베이션 층(55)은 예컨대, SiO2, SiOx, SiOxNy, Si3N4, Al2O3 및 TiO2로 이루어지는 그룹에서 선택된 적어도 하나로 형성될 수 있다.
상기 패시베이션 층(55)은 상기 채널층(44)의 상면, 상기 발광 구조물(29)의 측면 및 상기 언도프트 반도체층(21)의 측면과 상면의 일부 영역에 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
이어서, 상기 언도프트 반도체층(21)의 제2 패턴(21a) 중 적어도 하나 이상의 패턴에 전극(43)이 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
제3 실시예는 언도프트 반도체층(21) 상에 러프니스 구조(42)를 갖는 것을 제외하고는 제2 실시예와 거의 유사하다.
제3 실시예에 있어서 제2 실시예와 동일한 구성 요소에 대해 동일한 도면 부호를 부여하고, 상세한 설명은 생략한다.
도 13은 제3 실시예에 따른 반도체 발광 소자를 도시한 단면도이다.
도 13을 참조하면, 제3 실시예에 따른 반도체 발광 소자(10B)는 전도성 지지 부재(53), 접합층(51), 전극층(49), 오믹층(47), 전류 차단층(45), 채널층(44), 발광 구조물(29), 언도프트 반도체층(21), 패시베이션 층(55) 및 전극(43)을 포함할 수 있다.
상기 언도프트 반도체층(21)은 돌기를 갖는 다수의 제1 패턴(21b)들과 그루브(41)를 갖는 다수의 제2 팽턴들을 포함할 수 있다.
상기 제2 패턴(21a)에 러프니스나 요철 구조 또는 형상(42)이 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
상기 언도프트 반도체층(21)의 상면에는 제1 패턴(21b)들과 제2 패턴(21a)들에 의해 제1 러프니스 구조가 형성되고, 상기 제2 패턴(21a)들 각각에 제2 러프니스 구조(42)가 형성될 수 있다.
제3 실시예는 러프니스 구조 속에 또 다른 러프니스 구조(42)가 형성되는 구조를 가짐에 따라, 제2 실시예에 비해 광 추출 효율이 더욱 향상될 수 있다.
실시예에 따른 발광 장치는 라이트 유닛에 적용될 수 있다. 상기 라이트 유닛은 복수의 발광 소자(10)가 어레이된 구조를 포함하며, 도 14 및 도 15에 도시된 표시 장치와, 도 16에 도시된 조명 장치를 포함하고, 조명등, 신호등, 차량 전조등, 전광판, 지시등과 같은 유닛에 적용될 수 있다.
도 14는 실시 예에 따른 표시 장치의 분해 사시도이다.
도 14를 참조하면, 표시 장치(1000)는 도광판(1041)과, 상기 도광판(1041)에 빛을 제공하는 발광 모듈(1031)과, 상기 도광판(1041) 아래에 반사 부재(1022)와, 상기 도광판(1041) 위에 광학 시트(1051)와, 상기 광학 시트(1051) 위에 표시 패널(1061)과, 상기 도광판(1041), 발광 모듈(1031) 및 반사 부재(1022)를 수납하는 바텀 커버(1011)를 포함할 수 있으나, 이에 한정되지 않는다.
상기 바텀 커버(1011), 반사시트(1022), 도광판(1041), 광학 시트(1051)는 라이트 유닛(1050)으로 정의될 수 있다.
상기 도광판(1041)은 상기 발광 모듈(1031)로부터 제공된 빛을 확산시켜 면광원화 시키는 역할을 한다. 상기 도광판(1041)은 투명한 재질로 이루어지며, 예를 들어, PMMA(polymethyl metaacrylate)와 같은 아크릴 수지 계열, PET(polyethylene terephthlate), PC(poly carbonate), COC(cycloolefin copolymer) 및 PEN(polyethylene naphthalate) 수지 중 하나를 포함할 수 있다.
상기 발광모듈(1031)은 상기 도광판(1041)의 적어도 일 측면에 배치되어 상기 도광판(1041)의 적어도 일 측면에 빛을 제공하며, 궁극적으로는 표시 장치의 광원으로써 작용하게 된다.
상기 발광모듈(1031)은 상기 바텀 커버 내에 적어도 하나가 배치되며, 상기 도광판(1041)의 일 측면에서 직접 또는 간접적으로 광을 제공할 수 있다. 상기 발광 모듈(1031)은 기판(1033)과 상기에 개시된 실시 예에 따른 발광 소자(10)를 포함하며, 상기 발광 소자(10)는 상기 기판(1033) 상에 소정 간격으로 어레이될 수 있다. 상기 기판은 인쇄회로기판(printed circuit board)일 수 있지만, 이에 한정하지 않는다. 또한 상기 기판(1033)은 메탈 코어 PCB(MCPCB, Metal Core PCB), 연성 PCB(FPCB, Flexible PCB) 등을 포함할 수도 있으며, 이에 대해 한정하지는 않는다. 상기 발광 소자(10)는 상기 바텀 커버(1011)의 측면 또는 방열 플레이트 상에 탑재될 경우, 상기 기판(1033)은 제거될 수 있다. 상기 방열 플레이트의 일부는 상기 바텀 커버(1011)의 상면에 접촉될 수 있다. 따라서, 발광 소자(10)에서 발생된 열은 방열 플레이트를 경유하여 바텀 커버(1011)로 방출될 수 있다.
상기 복수의 발광 소자(10)는 상기 기판(1033) 상에 빛이 방출되는 출사면이 상기 도광판(1041)과 소정 거리 이격되도록 탑재될 수 있으며, 이에 대해 한정하지는 않는다. 상기 발광 소자(10)는 상기 도광판(1041)의 일측면인 입광부에 광을 직접 또는 간접적으로 제공할 수 있으며, 이에 대해 한정하지는 않는다.
상기 도광판(1041) 아래에는 상기 반사 부재(1022)가 배치될 수 있다. 상기 반사 부재(1022)는 상기 도광판(1041)의 하면으로 입사된 빛을 반사시켜 상기 표시 패널(1061)로 공급함으로써, 상기 표시 패널(1061)의 휘도를 향상시킬 수 있다. 상기 반사 부재(1022)는 예를 들어, PET, PC, PVC 레진 등으로 형성될 수 있으나, 이에 대해 한정하지는 않는다. 상기 반사 부재(1022)는 상기 바텀 커버(1011)의 상면일 수 있으며, 이에 대해 한정하지는 않는다.
상기 바텀 커버(1011)는 상기 도광판(1041), 발광모듈(1031) 및 반사 부재(1022) 등을 수납할 수 있다. 이를 위해, 상기 바텀 커버(1011)는 상면이 개구된 박스(box) 형상을 갖는 수납부(1012)가 구비될 수 있으며, 이에 대해 한정하지는 않는다. 상기 바텀 커버(1011)는 탑 커버(미도시)와 결합될 수 있으며, 이에 대해 한정하지는 않는다.
상기 바텀 커버(1011)는 금속 재질 또는 수지 재질로 형성될 수 있으며, 프레스 성형 또는 압출 성형 등의 공정을 이용하여 제조될 수 있다. 또한 상기 바텀 커버(1011)는 열 전도성이 좋은 금속 또는 비 금속 재료를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
상기 표시 패널(1061)은 예컨대, LCD 패널로서, 서로 대향되는 투명한 재질의 제 1 및 제 2기판, 그리고 제 1 및 제 2기판 사이에 개재된 액정층을 포함한다. 상기 표시 패널(1061)의 적어도 일면에는 편광판이 부착될 수 있으며, 이러한 편광판의 부착 구조로 한정하지는 않는다. 상기 표시 패널(1061)은 상기 발광 모듈(1031)로부터 제공된 광을 투과 또는 차단시켜 정보를 표시하게 된다. 이러한 표시 장치(1000)는 각 종 휴대 단말기, 노트북 컴퓨터의 모니터, 랩탑 컴퓨터의 모니터, 텔레비전과 같은 영상 표시 장치에 적용될 수 있다.
상기 광학 시트(1051)는 상기 표시 패널(1061)과 상기 도광판(1041) 사이에 배치되며, 적어도 한 장 이상의 투광성 시트를 포함한다. 상기 광학 시트(1051)는 예컨대 확산 시트(diffusion sheet), 수평 및 수직 프리즘 시트(horizontal/vertical prism sheet), 및 휘도 강화 시트(brightness enhanced sheet) 등과 같은 시트 중에서 적어도 하나를 포함할 수 있다. 상기 확산 시트는 입사되는 광을 확산시켜 주고, 상기 수평 또는/및 수직 프리즘 시트는 입사되는 광을 상기 표시 패널(1061)로 집광시켜 주며, 상기 휘도 강화 시트는 손실되는 광을 재사용하여 휘도를 향상시켜 준다. 또한 상기 표시 패널(1061) 위에는 보호 시트가 배치될 수 있으며, 이에 대해 한정하지는 않는다.
상기 발광 모듈(1031)의 광 경로 상에는 광학 부재로서, 상기 도광판(1041), 및 광학 시트(1051)를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
도 15는 실시 예에 따른 발광 소자를 갖는 표시 장치를 나타낸 도면이다.
도 15를 참조하면, 표시 장치(1100)는 바텀 커버(1152), 상기에 개시된 발광 소자(10)가 어레이된 기판(1120), 광학 부재(1154), 및 표시 패널(1155)을 포함한다.
상기 기판(1120)과 상기 발광 소자(10)는 발광 모듈(1160)로 정의될 수 있다. 상기 바텀 커버(1152), 적어도 하나의 발광 모듈(1160), 광학 부재(1154)는 라이트 유닛(미도시)으로 정의될 수 있다.
상기 바텀 커버(1152)에는 수납부(1153)를 구비할 수 있으며, 이에 대해 한정하지는 않는다.
상기 광학 부재(1154)는 렌즈, 도광판, 확산 시트, 수평 및 수직 프리즘 시트, 및 휘도 강화 시트 등에서 적어도 하나를 포함할 수 있다. 상기 도광판은 PC 재질 또는 PMMA(Poly methy methacrylate) 재질로 이루어질 수 있으며, 이러한 도광판은 제거될 수 있다. 상기 확산 시트는 입사되는 광을 확산시켜 주고, 상기 수평 및 수직 프리즘 시트는 입사되는 광을 상기 표시 패널(1155)으로 집광시켜 주며, 상기 휘도 강화 시트는 손실되는 광을 재사용하여 휘도를 향상시켜 준다.
상기 광학 부재(1154)는 상기 발광 모듈(1060) 위에 배치되며, 상기 발광 모듈(1060)로부터 방출된 광을 면 광원하거나, 확산, 집광 등을 수행하게 된다.
도 16은 실시 예에 따른 조명 장치의 사시도이다.
도 16을 참조하면, 조명 장치(1500)는 케이스(1510)와, 상기 케이스(1510)에 설치된 발광모듈(1530)과, 상기 케이스(1510)에 설치되며 외부 전원으로부터 전원을 제공받는 연결 단자(1520)를 포함할 수 있다.
상기 케이스(1510)는 방열 특성이 양호한 재질로 형성되는 것이 바람직하며, 예를 들어 금속 재질 또는 수지 재질로 형성될 수 있다.
상기 발광 모듈(1530)은 기판(1532)과, 상기 기판(1532)에 탑재되는 실시 예에 따른 발광 소자(10)를 포함할 수 있다. 상기 발광 소자(10)는 복수개가 매트릭스 형태 또는 소정 간격으로 이격되어 어레이될 수 있다.
상기 기판(1532)은 절연체에 회로 패턴이 인쇄된 것일 수 있으며, 예를 들어, 일반 인쇄회로기판(PCB: Printed Circuit Board), 메탈 코아(Metal Core) PCB, 연성(Flexible) PCB, 세라믹 PCB, FR-4 기판 등을 포함할 수 있다.
또한, 상기 기판(1532)은 빛을 효율적으로 반사하는 재질로 형성되거나, 표면이 빛이 효율적으로 반사되는 컬러, 예를 들어 백색, 은색 등의 코팅층될 수 있다.
상기 기판(1532) 상에는 적어도 하나의 발광 소자(10)가 탑재될 수 있다. 상기 발광 소자(10) 각각은 적어도 하나의 LED(LED: Light Emitting Diode) 칩을 포함할 수 있다. 상기 LED 칩은 적색, 녹색, 청색 또는 백색 등과 같은 가시 광선 대역의 발광 다이오드 또는 자외선(UV, Ultra Violet)을 발광하는 UV 발광 다이오드를 포함할 수 있다.
상기 발광모듈(1530)은 색감 및 휘도를 얻기 위해 다양한 발광 소자(10)의 조합을 가지도록 배치될 수 있다. 예를 들어, 고 연색성(CRI)을 확보하기 위해 백색 발광 다이오드, 적색 발광 다이오드 및 녹색 발광 다이오드를 조합하여 배치할 수 있다.
상기 연결 단자(1520)는 상기 발광모듈(1530)과 전기적으로 연결되어 전원을 공급할 수 있다. 상기 연결 단자(1520)는 소켓 방식으로 외부 전원에 돌려 끼워져 결합되지만, 이에 대해 한정하지는 않는다. 예를 들어, 상기 연결 단자(1520)는 핀(pin) 형태로 형성되어 외부 전원에 삽입되거나, 배선에 의해 외부 전원에 연결될 수도 있는 것이다.
10, 10A, 10B: 발광 소자 11: 기판
13, 15, 17: 서브 층 19: 버퍼층
21a, 21b, 22: 패턴 21: 언도프트 반도체층
23: 제1 도전형 반도체층 25: 활성층
27: 제2 도전형 반도체층 29: 발광 구조물
31, 33, 43: 전극 41: 그루브
42: 러프니스 구조 44: 채널층
45: 전류 차단층 47: 오믹층
49: 전극층 51: 접합층
53: 전도성지지 부재 55: 패시베이션 층

Claims (20)

  1. 기판;
    상기 기판 상에 다수의 패턴을 갖는 버퍼층;
    상기 다수의 패턴 및 상기 기판 상에 배치되며 상기 다수의 패턴 사이에 배치되는 언도프트 반도체층;
    상기 언도프트 반도체층 상에 제1도전형 반도체층, 상기 제1도전형 반도체층 상에 활성층, 상기 활성층 상에 제2도전형 반도체층을 포함하는 발광 구조물; 및
    노출된 상기 제1도전형 반도체층 상에 제1전극과 상기 제2도전형 반도체층 상에 제2전극을 포함하고,
    상기 버퍼층은 Al(1-x)InxN를 포함하는 복수의 서브층을 포함하고,
    상기 복수의 서브층은 서로 상이한 In함량을 가지고,
    상기 복수의 서브층 중 상면이 상기 기판에 가장 인접한 상기 서브층의 격자상수가 가장 큰 반도체 발광 소자.
  2. 제1항에 있어서,
    상기 복수의 서브층은 제1서브층 내지 제3서브층을 포함하고,
    상기 제1서브층의 하면은 상기 기판의 상면과 접촉하는 반도체 발광 소자.
  3. 제2항에 있어서,
    상기 제2서브층은 상기 제1서브층의 상면 및 양측면을 감싸고,
    상기 제2서브층 하면의 일부 영역은 상기 기판의 상면과 접촉하는 반도체 발광 소자.
  4. 제3항에 있어서,
    상기 제3서브층은 상기 제2서브층의 상면 및 양측면을 감싸고,
    상기 제3서브층 하면의 일부 영역은 상기 기판의 상면과 접촉하는 반도체 발광 소자.
  5. 삭제
  6. 제4항에 있어서,
    상기 복수의 서브층 중 상기 제1서브층의 격자상수가 가장 크고 상기 제3서브층의 격자상수가 가장 작으며,
    상기 제1서브층은 100%의 In을 함유하는 InN를 포함하고,
    상기 제3서브층은 17%의 In을 함유하는 Al0.83In0.17N을 포함하는 반도체 발광 소자.
  7. 제4항에 있어서,
    상기 각 패턴은 바 형상, 사각 형상 및 원 형상 중 어느 하나를 갖는 반도체 발광 소자.
  8. 삭제
  9. 삭제
  10. 삭제
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  12. 삭제
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