KR20130014255A - Light emitting device, method for fabricating the same and lighting system - Google Patents

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Abstract

PURPOSE: A light emitting device , and a method for manufacturing the same and a lighting system including the same are provided to arrange an electrode, which is connected to a first and a second conductive semiconductor layer, on a corresponding conductive semiconductor layer and to prevent the reduction of the area of an active layer. CONSTITUTION: A first electrode layer(150) is arranged under a light emitting structure layer and touches a second conductive semiconductor layer. A first insulation layer(162) is arranged under the first electrode layer, and part of the first insulation layer is arranged around a hole. A second electrode layer(172) is arranged under the first insulation layer and includes a contact electrode. The contact electrode touches a first conductive semiconductor layer through the hole. A second insulation layer(190) is formed on the lateral and the upper surface of the light emitting structure layer. A pad(115) is arranged on the light emitting structure layer.

Description

발광 소자, 발광 소자 제조방법 및 조명 시스템{LIGHT EMITTING DEVICE, METHOD FOR FABRICATING THE SAME AND LIGHTING SYSTEM} LIGHT EMITTING DEVICE, METHOD FOR FABRICATING THE SAME AND LIGHTING SYSTEM

실시 예는 발광 소자 및 그 제조방법에 관한 것이다.The embodiment relates to a light emitting device and a method of manufacturing the same.

Ⅲ-Ⅴ족 질화물 반도체(group Ⅲ-Ⅴ nitride semiconductor)는 물리적, 화학적 특성으로 인해 발광 다이오드(LED) 또는 레이저 다이오드(LD) 등의 발광 소자의 핵심 소재로 각광을 받고 있다. Ⅲ-Ⅴ족 질화물 반도체는 통상 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체 물질로 이루어져 있다.III-V nitride semiconductors (group III-V nitride semiconductors) are widely recognized as key materials for light emitting devices such as light emitting diodes (LEDs) and laser diodes (LD) due to their physical and chemical properties. Ⅲ-Ⅴ nitride semiconductor is made of a semiconductor material having a compositional formula of normal In x Al y Ga 1 -x- y N (0≤x≤1, 0≤y≤1, 0≤x + y≤1).

발광 다이오드(Light Emitting Diode: LED)는 화합물 반도체의 특성을 이용하여 전기를 적외선 또는 빛으로 변환시켜서 신호를 주고 받거나, 광원으로 사용되는 반도체 소자의 일종이다.Light emitting diodes (LEDs) are a type of semiconductor device that transmits and receives signals by converting electricity into infrared rays or light using characteristics of a compound semiconductor.

이러한 질화물 반도체 재료를 이용한 LED 혹은 LD는 광을 얻기 위한 발광 소자에 많이 사용되고 있으며, 핸드폰의 키 패드(Key pad) 발광부, 전광판, 조명 장치, 표시장치 등 각종 제품의 광원으로 응용되고 있다. LEDs or LDs using such nitride semiconductor materials are widely used in light emitting devices for obtaining light, and are applied as light sources for various products such as key pad light emitting units, cell phones, lighting devices, and display devices of mobile phones.

실시 예는 새로운 수직형 전극 구조를 갖는 발광소자 및 그 제조방법을 제공한다.The embodiment provides a light emitting device having a new vertical electrode structure and a method of manufacturing the same.

실시 예는 반도체층과 전도성의 지지부재 사이에 다른 전극과 연결된 전도층을 포함하는 발광소자 및 그 제조방법을 제공한다.The embodiment provides a light emitting device including a conductive layer connected to another electrode between a semiconductor layer and a conductive support member, and a method of manufacturing the same.

실시 예에 따른 발광 소자는, 제1도전형 반도체층, 상기 제1도전형 반도체층 아래에 활성층, 및 상기 활성층 아래에 제2도전형 반도체층을 포함하는 발광 구조층; 상기 발광 구조층 아래에 배치되며 상기 제2도전형 반도체층에 접촉된 제1전극층; 상기 제1전극층부터 상기 제1도전형 반도체층의 상부 아래까지 관통된 적어도 하나의 구멍; 상기 제1전극층 아래에 배치되며 일부가 상기 구멍의 둘레에 배치된 제1절연층; 상기 제1절연층의 아래에 배치되며 접촉 전극이 상기 구멍을 통해 상기 제1도전형 반도체층에 접촉된 제2전극층; 상기 발광 구조층의 측면 및 상면에 형성된 제2절연층; 및 상기 발광 구조층 상에 배치되며 접촉부가 상기 제1전극층의 일부에 접촉된 패드를 포함한다. The light emitting device according to the embodiment may include a light emitting structure layer including a first conductive semiconductor layer, an active layer under the first conductive semiconductor layer, and a second conductive semiconductor layer under the active layer; A first electrode layer disposed under the light emitting structure layer and in contact with the second conductive semiconductor layer; At least one hole penetrating from the first electrode layer to an upper portion of the first conductive semiconductor layer; A first insulating layer disposed below the first electrode layer and partially disposed around the hole; A second electrode layer disposed under the first insulating layer and having a contact electrode contacting the first conductive semiconductor layer through the hole; A second insulating layer formed on side and top surfaces of the light emitting structure layer; And a pad disposed on the light emitting structure layer and having a contact portion in contact with a portion of the first electrode layer.

실시 예에 따른 발광 소자 제조방법은, 장 기판 위에 제1도전형 반도체층, 활성층 및 제2도전형 반도체층을 포함하는 발광 구조층을 형성하는 단계; 상기 발광 구조층 위에 제2전극층을 형성하는 단계; 상기 제2전극층부터 상기 제1도전형 반도체층의 일부가 노출되는 깊이까지 구멍을 형성하는 단계; 상기 제2전극층 및 상기 구멍에 제1절연층을 형성하는 단계; 상기 제2전극층 및 상기 구멍을 통해 제1전극층을 형성하여, 상기 제1전극층의 일부를 상기 제1도전형 반도체층에 접촉시키는 단계; 상기 성장 기판을 제거하는 단계; 상기 발광 구조층의 둘레를 에칭하는 단계; 상기 발광 구조층의 표면에 제2절연층을 형성하는 단계; 및 상기 제2절연층 상에 패드를 형성하며, 상기 패드의 일부를 상기 제2전극층에 접촉시키는 단계를 포함한다. In one embodiment, a light emitting device manufacturing method includes: forming a light emitting structure layer including a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer on a long substrate; Forming a second electrode layer on the light emitting structure layer; Forming a hole from the second electrode layer to a depth at which a portion of the first conductive semiconductor layer is exposed; Forming a first insulating layer in the second electrode layer and the hole; Forming a first electrode layer through the second electrode layer and the hole to contact a portion of the first electrode layer with the first conductive semiconductor layer; Removing the growth substrate; Etching a circumference of the light emitting structure layer; Forming a second insulating layer on a surface of the light emitting structure layer; And forming a pad on the second insulating layer, and contacting a part of the pad with the second electrode layer.

실시 예는 제1도전형 및 제2도전형 반도체층에 연결된 전극을 서로 반대측 도전형 반도체층 상에 배치함으로써, 새로운 수직 전극 구조를 갖는 발광 소자를 제공할 수 있다.The embodiment can provide a light emitting device having a new vertical electrode structure by disposing electrodes connected to the first conductive type and the second conductive type semiconductor layers on opposite conductive type semiconductor layers.

실시 예는 수직형 전극 구조를 갖는 발광 소자에서의 활성층의 면적이 감소되는 것을 방지할 수 있다. The embodiment can prevent the area of the active layer in the light emitting device having the vertical electrode structure from being reduced.

실시 예는 광 효율을 개선시켜 줄 수 있다.The embodiment can improve the light efficiency.

실시 예는 발광소자 및 이를 구비한 발광 소자 패키지의 신뢰성을 개선시켜 줄 수 있다.The embodiment can improve the reliability of the light emitting device and the light emitting device package having the same.

도 1은 실시 예에 따른 발광소자를 나타낸 측 단면도이다.
도 2는 도 1의 발광 소자의 평면도이다.
도 3 내지 도 10은 도 1의 발광 소자의 제조과정을 나타낸 도면이다.
도 11은 도 1의 발광 소자를 갖는 발광 소자 패키지를 나타낸 측 단면도이다.
도 12는 도 11의 발광 소자 패키지를 갖는 표시 장치를 나타낸 사시도이다.
도 13은 도 11의 발광 소자 패키지를 갖는 표시 장치의 다른 예를 나타낸 도면이다.
도 14는 도 11의 발광 소자 패키지를 갖는 조명 장치를 나타낸 도면이다.1 is a side cross-sectional view showing a light emitting device according to an embodiment.
2 is a plan view of the light emitting device of FIG.
3 to 10 are views illustrating a manufacturing process of the light emitting device of FIG. 1.
FIG. 11 is a side cross-sectional view illustrating a light emitting device package having the light emitting device of FIG. 1.
12 is a perspective view illustrating a display device having the light emitting device package of FIG. 11.
FIG. 13 is a diagram illustrating another example of a display device having the light emitting device package of FIG. 11.
FIG. 14 is a view illustrating a lighting device having the light emitting device package of FIG. 11.

실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "directly"와 "indirectly"의 의미를 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 설명한다. In the description of an embodiment, each layer (film), region, pattern or structure is formed to be "on" or "under" the substrate, each layer (film), region, pad or pattern. In the case described, "on" and "under" include both the meanings of "directly" and "indirectly". In addition, the criteria for above or below each layer will be described with reference to the drawings.

이하, 첨부된 도면을 참조하여 실시 예를 설명하면 다음과 같다. 도면에서 각층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다.
Hereinafter, exemplary embodiments will be described with reference to the accompanying drawings. The thickness and size of each layer in the drawings are exaggerated, omitted, or schematically shown for convenience and clarity of explanation. Also, the size of each component does not entirely reflect the actual size.

도 1은 제1실시 예에 따른 발광소자를 나타낸 단면도이다.1 is a cross-sectional view illustrating a light emitting device according to a first embodiment.

도 1을 참조하면, 발광소자(100)는 발광 구조층(135), 전도층(148), 반사층(152), 제1절연층(162), 제2전극층(172), 접합층(176), 기판(178), 패드(115), 제2절연층(190)을 포함한다. Referring to FIG. 1, the light emitting device 100 includes a light emitting structure layer 135, a conductive layer 148, a reflective layer 152, a first insulating layer 162, a second electrode layer 172, and a bonding layer 176. , A substrate 178, a pad 115, and a second insulating layer 190.

상기 발광소자(100)는 복수의 화합물 반도체층 예컨대, 3족-5족 원소의 화합물 반도체층을 이용한 LED를 포함하며, 상기 LED는 청색, 녹색, 또는 적색과 같은 광을 방출하는 가시광선 대역의 LED이거나 UV LED일 수 있다. 상기 LED의 방출 광은 실시 예의 기술적 범위 내에서 다양한 반도체를 이용하여 구현될 수 있으며, 이에 대해 한정하지는 않는다.The light emitting device 100 includes a LED using a plurality of compound semiconductor layers, for example, a compound semiconductor layer of Group 3-5 elements, wherein the LEDs have a visible light band that emits light such as blue, green, or red. It may be an LED or a UV LED. The emission light of the LED may be implemented using various semiconductors within the technical scope of the embodiment, but is not limited thereto.

발광 구조층(135)은 제1도전형 반도체층(110), 활성층(120) 및 제2도전형 반도체층(130)을 포함한다. 상기 제1도전형 반도체층(110)은 상기 활성층(120) 위에 배치되며, 상기 제2도전형 반도체층(130)은 상기 활성층(120)의 아래에 배치될 수 있다. 상기 제1도전형 반도체층(110)의 두께는 상기 제2도전형 반도체층(130)의 두께보다 적어도 두껍게 형성될 수 있다.The light emitting structure layer 135 includes a first conductive semiconductor layer 110, an active layer 120, and a second conductive semiconductor layer 130. The first conductive semiconductor layer 110 may be disposed on the active layer 120, and the second conductive semiconductor layer 130 may be disposed below the active layer 120. The thickness of the first conductive semiconductor layer 110 may be formed at least thicker than the thickness of the second conductive semiconductor layer 130.

상기 제1도전형 반도체층(110)은 제1도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제1도전형 반도체층(110)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층으로 형성될 수 있다. 상기 제1도전형 반도체층(110)은 n형 반도체층일 수 있으며, 상기 제1도전형 도펀트는 Si, Ge, Sn, Se, Te와 같은 n형 도펀트를 포함한다. 상기 제1도전형 반도체층(110)은 단층 또는 다층으로 형성될 수 있으며, 다층인 경우 서로 다른 반도체층이 교대로 배치된 초격자 구조를 포함한다. 상기 제1도전형 반도체층(110)의 하면은 상기 활성층(120)의 상면과 동일한 면적으로 형성될 수 있으며, 이에 대해 한정하지는 않는다. The first conductive semiconductor layer 110 is a compound semiconductor of Group III-V elements doped with a first conductive dopant, for example, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP and the like can be selected. The first conductive semiconductor layer 110 is a semiconductor layer having a compositional formula of In x Al y Ga 1 -x- y N (0≤x≤1, 0≤y≤1, 0≤x + y≤1) Can be formed. The first conductive semiconductor layer 110 may be an n-type semiconductor layer, and the first conductive dopant may include n-type dopants such as Si, Ge, Sn, Se, and Te. The first conductive semiconductor layer 110 may be formed as a single layer or a multilayer, and in the case of the multilayer, the first conductive semiconductor layer 110 may include a superlattice structure in which different semiconductor layers are alternately arranged. The lower surface of the first conductive semiconductor layer 110 may be formed with the same area as the upper surface of the active layer 120, but is not limited thereto.

상기 제1도전형 반도체층(110)의 상면은 광 추출 구조(112)로 형성될 수 있으며, 상기 광 추출 구조(112)는 상기 제1도전형 반도체층(110)의 상면이 러프니스 또는 요철 패턴으로 형성될 수 있으며, 상기 러프니스 또는 요철 패턴의 측 단면 형상은 반구 형상, 다각형 형상, 뿔 형상, 나노 기둥 형상 중 적어도 하나를 포함한다. 상기 러프니스 또는 요철 패턴은 규칙적인 또는 불규칙적인 크기 및 간격을 포함한다. 상기 광 추출 구조(112)는 상기 제1도전형 반도체층(110)의 상면으로 입사되는 광의 임계각을 변화시켜 주어, 광 추출 효율을 개선시켜 줄 수 있다. 상기 제1도전형 반도체층(110)의 광 추출 구조(112)는 전 영역에 형성되거나, 일부 영역에 형성될 수 있으며, 이에 대해 한정하지는 않는다.
An upper surface of the first conductive semiconductor layer 110 may be formed of a light extraction structure 112, and the light extraction structure 112 may have a roughness or irregularities on the upper surface of the first conductive semiconductor layer 110. It may be formed in a pattern, the side cross-sectional shape of the roughness or irregularities pattern includes at least one of hemispherical shape, polygonal shape, horn shape, nano-pillar shape. The roughness or irregularities pattern includes regular or irregular size and spacing. The light extraction structure 112 may change the critical angle of light incident on the upper surface of the first conductive semiconductor layer 110 to improve the light extraction efficiency. The light extracting structure 112 of the first conductive semiconductor layer 110 may be formed in the entire region or in a partial region, but is not limited thereto.

상기 제1도전형 반도체층(110) 아래에는 활성층(120)이 형성되며, 상기 활성층(120)은 단일 양자 우물 구조 또는 다중 양자 우물 구조로 형성될 수 있다. 또한, 상기 활성층(120)은 양자선(Quantum wire)구조 또는 양자점(Quantum dot)구조를 포함할 수도 있다. An active layer 120 is formed under the first conductive semiconductor layer 110, and the active layer 120 may be formed as a single quantum well structure or a multi quantum well structure. In addition, the active layer 120 may include a quantum wire structure or a quantum dot structure.

상기 활성층(120)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기로 형성될 수 있다. 상기 우물층은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층으로 형성되며, 상기 장벽층은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층으로 형성될 수 있다. 상기 장벽층은 상기 우물층의 밴드 갭보다 높은 밴드 갭을 갖는 물질로 형성될 수 있다.The active layer 120 may be formed in a cycle of a well layer and a barrier layer by using a compound semiconductor material of Group III-Group 5 elements. The well layer is formed of a semiconductor layer having a composition formula of In x Al y Ga 1 -x- y N (0≤x≤1, 0≤y≤1, 0≤x + y≤1), and the barrier layer is may be formed of a semiconductor layer having a compositional formula of in x Al y Ga 1 -x- y N (0≤x≤1, 0≤y≤1, 0≤x + y≤1). The barrier layer may be formed of a material having a band gap higher than that of the well layer.

상기 활성층(120)은, 예를 들면 InGaN 우물층/GaN 장벽층의 주기, InGaN 우물층/AlGaN 장벽층의 주기, 및 InGaN 우물층/InGaN 장벽층의 주기 중 적어도 하나의 주기를 포함할 수 있다. The active layer 120 may include, for example, at least one period of a period of the InGaN well layer / GaN barrier layer, a period of the InGaN well layer / AlGaN barrier layer, and a period of the InGaN well layer / InGaN barrier layer. .

상기 활성층(120)의 위 또는/및 아래에는 도전형 클래드층이 형성될 수 있으며, 상기 도전형 클래드층은 GaN계 반도체로 형성될 수 있으며, 상기 도전형 클래드층의 밴드 갭은 상기 장벽층의 밴드 갭보다 높게 형성될 수 있다.A conductive cladding layer may be formed on or under the active layer 120, and the conductive cladding layer may be formed of a GaN-based semiconductor, and a band gap of the conductive cladding layer may be formed in the barrier layer. It may be formed higher than the band gap.

상기 활성층(120) 아래에는 상기 제2도전형 반도체층(130)이 형성되며, 상기 제 2도전형 반도체층(130)은 제2도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제2도전형 반도체층(130)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층으로 형성될 수 있다.The second conductive semiconductor layer 130 is formed under the active layer 120, and the second conductive semiconductor layer 130 is a compound semiconductor of a Group 3-5 element doped with a second conductive dopant. , GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP and the like. The second conductive type semiconductor layer 130 is a semiconductor layer having a compositional formula of In x Al y Ga 1 -x- y N (0≤x≤1, 0≤y≤1, 0≤x + y≤1) Can be formed.

상기 제2도전형 반도체층(130)이 p형 반도체층일 수 있으며, 상기 제2도전형 도펀트는 Mg, Zn 등과 같은 p형 도펀트를 포함한다. 상기 제2도전형 반도체층(130)은 단층 또는 다층으로 형성될 수 있고, 이에 대해 한정하지는 않는다.The second conductive semiconductor layer 130 may be a p-type semiconductor layer, and the second conductive dopant may include a p-type dopant such as Mg and Zn. The second conductive semiconductor layer 130 may be formed as a single layer or a multilayer, but is not limited thereto.

또한 상기 제2도전형 반도체층(130) 아래에는 제3도전형 반도체층 예컨대, 제2도전형과 반대의 극성을 갖는 반도체층이 형성될 수 있다. 이에 따라 발광 구조층(135)은 n-p 접합, p-n 접합, n-p-n 접합, p-n-p 접합 구조 중 적어도 하나가 형성될 수 있다. 이하의 설명에서는 발광 구조층(135)의 최하층에는 제2도전형 반도체층(130)이 배치된 구조를 일 예로 설명하기로 한다.In addition, a third conductive semiconductor layer, for example, a semiconductor layer having a polarity opposite to that of the second conductive type, may be formed under the second conductive semiconductor layer 130. Accordingly, at least one of the n-p junction, the p-n junction, the n-p-n junction, and the p-n-p junction structure may be formed in the light emitting structure layer 135. In the following description, a structure in which the second conductive semiconductor layer 130 is disposed on the lowermost layer of the light emitting structure layer 135 will be described as an example.

상기 발광 구조층(135)의 적어도 한 측면은 상기 발광 구조층(135)의 하면에 대해 수직하거나, 경사지게 형성될 수 있다.At least one side surface of the light emitting structure layer 135 may be formed to be perpendicular to or inclined with respect to the bottom surface of the light emitting structure layer 135.

상기 발광 구조층(135)의 표면에는 제2절연층(190)이 형성되며, 상기 제2절연층(190)은 상기 발광 구조층(135)의 측면들과 상면에 형성되어, 상기 발광 구조층(135)의 표면을 보호하게 된다. 상기 제2절연층(190)의 물질은 투광성 물질로서, 상기 3족-5족 화합물 반도체층의 굴절률 예컨대, 2.4보다 낮은 굴절률을 갖는 물질로 형성될 수 있다. 상기 제2절연층(190)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 선택된 물질로 형성될 수 있으며, 이에 대해 한정하지는 않는다.A second insulating layer 190 is formed on a surface of the light emitting structure layer 135, and the second insulating layer 190 is formed on side surfaces and an upper surface of the light emitting structure layer 135, so that the light emitting structure layer is formed. The surface of the 135 is protected. The material of the second insulating layer 190 may be formed of a material having a refractive index of less than 2.4, for example, a light transmissive material. The second insulating layer 190 may be formed of a material selected from SiO 2 , SiO x , SiO x N y , Si 3 N 4 , Al 2 O 3 , and TiO 2 , but is not limited thereto.

상기 제2절연층(190)의 위에는 패드(115)가 형성되며, 상기 패드(115)는 상기 제1도전형 반도체층(110)과 상기 제2절연층(190)에 의해 물리적으로 분리된다. 상기 패드(115)는 Cr, Ti, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Cu 및 Au 중 어느 하나 또는 복수의 물질을 혼합한 합금 중 적어도 하나를 포함하며, 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.A pad 115 is formed on the second insulating layer 190, and the pad 115 is physically separated by the first conductive semiconductor layer 110 and the second insulating layer 190. The pad 115 may include at least one of Cr, Ti, Al, In, Ta, Pd, Co, Ni, Si, Ge, Ag, Cu, and Au, or a mixture of a plurality of materials. Or it may be formed in a multi-layer, but is not limited thereto.

상기 패드(115)의 너비D2는 200㎛ 이하 예컨대, 150㎛ 이하로 형성될 수 있다. 상기 패드(115)가 상기 발광 구조층(135)의 위에 배치됨으로써, 상기 발광 구조층(135)의 측면을 패드 공간 즉, 너비 D1의 만큼의 영역을 에칭하지 않기 때문에 발광 면적이 감소되는 것을 최소화할 수 있다. 상기 패드(115)가 복수인 경우, 발광 면적이 감소되는 것을 더 개선시켜 줄 수 있다. 상기 복수의 패드는 발광 구조층(135)의 상부 중에서 서로 다른 모서리 영역에 배치될 수 있고, 서로 물리적으로 분리될 수 있다.The width D2 of the pad 115 may be 200 μm or less, for example, 150 μm or less. Since the pad 115 is disposed on the light emitting structure layer 135, since the side surface of the light emitting structure layer 135 is not etched in the pad space, that is, the area of the width D1, the light emitting area is minimized. can do. When there are a plurality of pads 115, the emission area may be further reduced. The plurality of pads may be disposed at different corner regions of the upper portion of the light emitting structure layer 135, and may be physically separated from each other.

또한 상기 기판(178)의 제1측면(181)의 수직한 선과 상기 발광 구조층(135)의 제1측면 사이의 간격 D5은 상기 기판(178)의 제1측면(181)의 반대측 제2측면(182)의 수직한 선과 상기 발광 구조층(135) 사이의 간격(D6)보다 더 많이 이격되어, 패드(115)의 접촉부(116)가 접촉될 영역을 제공할 수 있다. 상기 너비 D5는 20㎛ 이하이고, 너비 D6는 너비 D5미만으로 형성될 수 있다. 상기 패드(115)의 접촉부(116)는 상기 발광 구조층(135)의 제1측면(181)의 일부에 좁은 선 폭과 너비를 갖는 라인 패턴으로 형성됨으로써, 발광 면적의 감소를 최소화시켜 줄 수 있다.In addition, the distance D5 between the vertical line of the first side surface 181 of the substrate 178 and the first side surface of the light emitting structure layer 135 is the second side surface opposite to the first side surface 181 of the substrate 178. A distance greater than the distance D6 between the vertical line 182 and the light emitting structure layer 135 may provide an area to be in contact with the contact portion 116 of the pad 115. The width D5 may be 20 μm or less, and the width D6 may be formed to be less than the width D5. The contact portion 116 of the pad 115 is formed in a line pattern having a narrow line width and width on a portion of the first side surface 181 of the light emitting structure layer 135, thereby minimizing the reduction of the light emitting area. have.

상기 제2도전형 반도체층(130)의 아래에는 전도층(148)이 배치되며, 상기 전도층(148)의 아래에는 반사층(152)이 배치된다. The conductive layer 148 is disposed under the second conductive semiconductor layer 130, and the reflective layer 152 is disposed under the conductive layer 148.

상기 전도층(148)은 적어도 하나의 전도성 물질을 포함하며, 단층 또는 다층으로 이루어질 수 있다. 상기 전도층(148)은 오믹 특성을 갖고 상기 제2도전형 반도체층(130) 아래에 층 또는 패턴으로 접촉될 수 있다. 상기 전도층(148)의 물질은 금속, 금속 산화물 및 금속 질화물 재질 중 적어도 하나를 포함할 수 있다. 상기 전도층(148)은 예컨대, ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh 및 Pd 중 적어도 하나를 포함할 수 있다. 또한 상기 전도층(148)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들 중 둘 이상의 합금으로 구성된 물질 중에서 한 층 또는 복수의 층으로 형성될 수 있다. The conductive layer 148 includes at least one conductive material, and may be formed of a single layer or multiple layers. The conductive layer 148 has an ohmic characteristic and may be contacted in a layer or a pattern under the second conductive semiconductor layer 130. The material of the conductive layer 148 may include at least one of a metal, a metal oxide, and a metal nitride material. The conductive layer 148 may include, for example, indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc oxide (IZON), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IZO), and indium gallium zinc (IGZO). oxide), indium gallium tin oxide (IGTO), aluminum zinc oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), IrOx, RuOx, RuOx / ITO, Ni / IrOx / Au, and Ni / IrOx It may include at least one of / Au / ITO, Pt, Ni, Au, Rh and Pd. In addition, the conductive layer 148 may be formed of one or a plurality of layers of Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, and a material composed of two or more alloys thereof. Can be.

상기 반사층(152)은 금속을 포함하며, 예컨대 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들 중 둘 이상의 합금으로 구성된 물질 중에서 한 층 또는 복수의 층으로 형성될 수 있다.  The reflective layer 152 includes a metal, for example, one or more of materials consisting of Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, and alloys of two or more thereof. It can be formed in layers.

상기 전도층(148)과 상기 반사층(152)의 너비는 도 1과 같이 발광 구조층(135)의 하면와 같거나 다를 수 있다. Widths of the conductive layer 148 and the reflective layer 152 may be the same as or different from the bottom surface of the light emitting structure layer 135 as shown in FIG. 1.

상기 반사층(152)의 아래에는 확산층(154)이 배치되며, 상기 확산층(154)은 금속을 포함하며, 전기 전도성이 좋은 물질로서, 예컨대 Sn, Ga, In, Bi, Cu, Ni, Ag, Mo, Al, Au, Nb, W, Ti, Cr, Ta, Al, Pd, Pt, Si와 이들의 선택적인 합금 중 적어도 하나를 포함한다. 상기 확산층(154)은 전류 확산층으로 기능할 수 있다. 상기 확산층(154)의 접촉부(154A)는 다른 영역보다 상기 상기 제2도전형 반도체층(130)에 더 가깝게 배치되고, 상기 제2도전형 반도체층(130)의 하면에 접촉될 수 있다. 상기 확산층(154)의 접촉부(154A)의 일부는 상기 발광 구조층(135)의 측면보다 더 외측으로 배치되며, 상기 제1전극(115)의 접촉부(116)의 하면과 접촉된다. 상기 확산층(154)의 접촉부(154A)는 상기 전도층(148) 및 상기 반사층(152)의 측면과 접촉될 수 있다.A diffusion layer 154 is disposed below the reflective layer 152, and the diffusion layer 154 includes a metal and has a good electrical conductivity. For example, Sn, Ga, In, Bi, Cu, Ni, Ag, Mo , Al, Au, Nb, W, Ti, Cr, Ta, Al, Pd, Pt, Si and at least one of these optional alloys. The diffusion layer 154 may function as a current diffusion layer. The contact portion 154A of the diffusion layer 154 may be disposed closer to the second conductive semiconductor layer 130 than other regions, and may contact the bottom surface of the second conductive semiconductor layer 130. A portion of the contact portion 154A of the diffusion layer 154 is disposed outside the side surface of the light emitting structure layer 135 and is in contact with the bottom surface of the contact portion 116 of the first electrode 115. The contact portion 154A of the diffusion layer 154 may contact the side surfaces of the conductive layer 148 and the reflective layer 152.

상기 전도층(148), 상기 반사층(152) 및 상기 확산층(154)은 제1전극층(150)일 수 있으며, 상기 제1전극층(150)은 상기 패드(115)와 상기 제2도전형 반도체층(130) 사이를 전기적으로 연결시켜 준다. The conductive layer 148, the reflective layer 152, and the diffusion layer 154 may be a first electrode layer 150, and the first electrode layer 150 may be the pad 115 and the second conductive semiconductor layer. Electrical connection between the 130.

상기 패드(115)의 접촉부(116)는 상기 발광 구조층(135)의 적어도 한 측면의 일 영역을 따라 배치되고 상기 확산층(154)의 접촉부(154A) 상에 접촉된다. 상기 패드(115)의 접촉부(116)는 하부가 다른 부분보다 더 넓은 면적으로 상기 확산층(154)의 접촉부(154A)에 접촉될 수 있다. The contact portion 116 of the pad 115 is disposed along one region of at least one side of the light emitting structure layer 135 and is in contact with the contact portion 154A of the diffusion layer 154. The contact portion 116 of the pad 115 may contact the contact portion 154A of the diffusion layer 154 with a larger area than the other portion.

상기 확산층(154)의 아래에는 제1절연층(162)이 배치되며, 상기 제1절연층(162)는 상기 확산층(154)와 제2전극층(172) 사이를 전기적으로 절연시켜 준다. 상기 제1절연층(162)은 SiO2, SiOx, SiOxNy, Si3N4, Al2O3, TiO2 중에서 선택된 물질로 형성될 수 있다. A first insulating layer 162 is disposed under the diffusion layer 154, and the first insulating layer 162 electrically insulates the diffusion layer 154 from the second electrode layer 172. The first insulating layer 162 may be formed of a material selected from SiO 2 , SiO x , SiO x N y , Si 3 N 4 , Al 2 O 3 , and TiO 2 .

상기 제2전극층(172)는 오믹 접촉층, 반사층, 본딩층 중 적어도 하나를 포함한다. 상기 제2전극층(172)은 금속, 금속 산화물, 금속 질화물 중 적어도 하나를 포함할 수 있으며, 예컨대 ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Cr, Ti, Co, Ge, Cu, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들 중 둘 이상의 합금으로 구성된 물질 중에서 한 층 또는 복수의 층으로 형성될 수 있다. The second electrode layer 172 includes at least one of an ohmic contact layer, a reflective layer, and a bonding layer. The second electrode layer 172 may include at least one of a metal, a metal oxide, and a metal nitride, for example, indium tin oxide (ITO), indium zinc oxide (IZO), IZON (IZO nitride), and indium zinc tin (IZTO). oxide), indium aluminum zinc oxide (IAZO), indium gallium zinc oxide (IGZO), indium gallium tin oxide (IGTO), aluminum zinc oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), IrOx, RuOx, RuOx / ITO, Ni / IrOx / Au, and Ni / IrOx / Au / ITO, Cr, Ti, Co, Ge, Cu, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt , Au, Hf and the material consisting of two or more of these alloys may be formed of one layer or a plurality of layers.

상기 제2전극층(172)은 접촉 전극(173)을 포함하며, 상기 접촉 전극(173)은 상기 제2전극층(172)으로부터 적어도 하나가 상기 발광 구조층(135)의 두께 방향으로 돌출된다. 상기 접촉 전극(173)은 상기 제1전극층(150), 상기 제2도전형 반도체층(130) 및 상기 활성층(120)을 관통하여 상기 제1도전형 반도체층(110)의 내면(113)에 오믹 접촉된다. 상기 제2전극층(172)의 접촉 전극(173)은 상기 제1전극층(150)에 대해 수직 방향으로 돌출되며, 그 둘레면은 수직한 면이거나 경사진 면일 수 있다. 상기 접촉 전극(173)은 위에서 볼 때, 원형 또는 다각형 형상일 수 있으며, 이에 대해 한정하지는 않는다. The second electrode layer 172 includes a contact electrode 173, and at least one of the contact electrodes 173 protrudes from the second electrode layer 172 in the thickness direction of the light emitting structure layer 135. The contact electrode 173 penetrates the first electrode layer 150, the second conductive semiconductor layer 130, and the active layer 120 to the inner surface 113 of the first conductive semiconductor layer 110. Ohmic contact. The contact electrode 173 of the second electrode layer 172 protrudes in a vertical direction with respect to the first electrode layer 150, and a circumferential surface thereof may be a vertical surface or an inclined surface. The contact electrode 173 may have a circular or polygonal shape when viewed from above, but is not limited thereto.

상기 제2전극층(172)의 접촉 전극(173)의 상면은 상기 활성층(120)의 상면과 상기 제1도전형 반도체층(110)의 상면 사이에 배치될 수 있다. 상기 제2전극층(172)의 접촉 전극(173)이 접촉되는 상기 제1도전형 반도체층(110)의 내면(113)은 Ga-Face로서, 플랫한 구조이거나 요철 구조로 형성될 수 있으며, 이에 대해 한정하지는 않는다.An upper surface of the contact electrode 173 of the second electrode layer 172 may be disposed between the upper surface of the active layer 120 and the upper surface of the first conductive semiconductor layer 110. The inner surface 113 of the first conductive semiconductor layer 110 to which the contact electrode 173 of the second electrode layer 172 contacts is Ga-Face, and may have a flat structure or an uneven structure. It is not limited to.

상기 제1절연층(162)의 일부(163)는 상기 제2전극층(172)의 접촉 전극(173)과 다른 층 사이를 전기적으로 절연시켜 준다. 예컨대, 상기 제1절연층(162)의 일부(163)는 상기 제2전극층(172)의 접촉 전극(173)과 제1도전형 반도체층(110), 상기 활성층(120), 상기 제2도전형 반도체층(130), 상기 제1전극층(150) 사이에 배치되어, 전기적인 접촉을 차단하게 된다.A portion 163 of the first insulating layer 162 electrically insulates the contact electrode 173 of the second electrode layer 172 from another layer. For example, a portion 163 of the first insulating layer 162 may include the contact electrode 173, the first conductive semiconductor layer 110, the active layer 120, and the second conductive layer of the second electrode layer 172. The semiconductor layer 130 is disposed between the first electrode layer 150 to block electrical contact.

상기 제1절연층(162)의 일부(163)은 상기 제1전극층(150) 및 상기 발광 구조층(135)의 하부에 형성된 구멍(161)의 둘레에 형성되어, 상기 구멍(161) 내에 배치된 제2전극층(172)의 접촉 전극(173)의 둘레를 절연시켜 준다. 또한 상기 제1절연층(162)의 보호부(162A)는 상기 확산층(154)의 접촉부(154A)의 측면에 배치될 수 있다. 또한 상기 제1절연층(162)의 보호부(162A)는 상기 제1절연층(190)과 연결될 수 있으며, 이에 대해 한정하지는 않는다. A portion 163 of the first insulating layer 162 is formed around the hole 161 formed under the first electrode layer 150 and the light emitting structure layer 135, and disposed in the hole 161. The circumference of the contact electrode 173 of the second electrode layer 172 is insulated. In addition, the protection part 162A of the first insulating layer 162 may be disposed on the side surface of the contact part 154A of the diffusion layer 154. In addition, the protection unit 162A of the first insulating layer 162 may be connected to the first insulating layer 190, but is not limited thereto.

상기 제2전극층(172)의 접촉 전극(173)은 복수일 수 있으며, 서로 이격되어 배치되어, 전류를 확산시켜 줄 수 있다.The contact electrodes 173 of the second electrode layer 172 may be plural and disposed to be spaced apart from each other to diffuse current.

도 1 및 도 2와 같이, 상기 제2전극층(172)의 접촉 전극(173) 중 상기 확산층(154)의 접촉부(154A)에 가장 가까운 부분과 상기 접촉부(154A) 사이의 간격(D7)은 발광 소자의 너비의 1/3 이상 이격될 수 있으며, 이러한 간격(D7)은 전류 흐름이 한 영역으로 집중되는 것을 방지할 수 있고 내부 양자 효율을 개선시켜 줄 수 있다. 여기서, 상기 발광 소자의 너비는 상기 발광 구조층(135)의 너비이거나, 기판(178)의 너비일 수 있다. 1 and 2, the interval D7 between the contact portion 154A of the contact electrode 173 of the second electrode layer 172 closest to the contact portion 154A of the diffusion layer 154 and the contact portion 154A emits light. More than one third of the width of the device can be spaced apart, and this spacing D7 can prevent the current flow from concentrating in one region and improve internal quantum efficiency. The width of the light emitting device may be the width of the light emitting structure layer 135 or the width of the substrate 178.

상기 제2전극층(172)의 아래에는 접합층(176)이 배치되며, 상기 접합층(176) 아래에는 기판(178)이 배치된다. 상기 접합층(176)은 적어도 하나의 금속층 또는 전도층을 포함하며, 베리어 금속 또는/및 본딩 금속을 포함한다. 상기 접합층(176)의 물질은 예를 들어, Sn, Ga, In, Bi, Cu, Ni, Ag, Mo, Al, Au, Nb, W, Ti, Cr, Ta, Al, Pd, Pt, Si, Al-Si, Ag-Cd, Au-Sb, Al-Zn, Al-Mg, Al-Ge, Pd-Pb, Ag-Sb, Au-In, Al-Cu-Si, Ag-Cd-Cu, Cu-Sb, Cd-Cu, Al-Si-Cu, Ag-Cu, Ag-Zn , Ag-Cu-Zn, Ag-Cd-Cu-Zn, Au-Si, Au-Ge, Au-Ni, Au-Cu, Au-Ag-Cu, Cu-Cu2 O, Cu-Zn, Cu-P, Ni-B, Ni-Mn-Pd, Ni-P, Pd-Ni 중 적어도 하나를 포함할 수 있으며, 이에 대해 한정하지는 않는다. 상기 접합층(176)의 두께는 5~9㎛로 형성될 수 있으며, 이에 대해 한정하지는 않는다.The bonding layer 176 is disposed under the second electrode layer 172, and the substrate 178 is disposed under the bonding layer 176. The bonding layer 176 includes at least one metal layer or conductive layer, and includes a barrier metal and / or a bonding metal. The material of the bonding layer 176 is, for example, Sn, Ga, In, Bi, Cu, Ni, Ag, Mo, Al, Au, Nb, W, Ti, Cr, Ta, Al, Pd, Pt, Si , Al-Si, Ag-Cd, Au-Sb, Al-Zn, Al-Mg, Al-Ge, Pd-Pb, Ag-Sb, Au-In, Al-Cu-Si, Ag-Cd-Cu, Cu -Sb, Cd-Cu, Al-Si-Cu, Ag-Cu, Ag-Zn, Ag-Cu-Zn, Ag-Cd-Cu-Zn, Au-Si, Au-Ge, Au-Ni, Au-Cu , Au-Ag-Cu, Cu-Cu 2 O, Cu-Zn, Cu-P, Ni-B, Ni-Mn-Pd, Ni-P, Pd-Ni, but may include at least one of Do not. The bonding layer 176 may have a thickness of 5 μm to 9 μm, but is not limited thereto.

상기 기판(178)은 전도성 기판을 포함한다. 상기 기판(178)는 베이스 기판 또는 전도성 지지 부재로서, 구리(Cu), 금(Au), 니켈(Ni), 몰리브데늄(Mo), 구리-텅스텐(Cu-W) 중에서 적어도 하나로 구현될 수 있다. 또한 상기 기판(178)는 캐리어 웨이퍼로서, Si, Ge, GaAs, ZnO, SiC, SiGe, Ga203, GaN와 같은 기판으로 구현될 수 있다. 또는 상기 기판(178)은 전도성 시트로 구현될 수 있다. 상기 기판(178)은 30~300㎛로 형성될 수 있으며, 이에 대해 한정하지는 않는다. The substrate 178 includes a conductive substrate. The substrate 178 is a base substrate or a conductive support member, and may be implemented as at least one of copper (Cu), gold (Au), nickel (Ni), molybdenum (Mo), and copper-tungsten (Cu-W). have. In addition, the substrate 178 is a carrier wafer, and may be implemented as a substrate such as Si, Ge, GaAs, ZnO, SiC, SiGe, Ga 2 O 3 , GaN. Alternatively, the substrate 178 may be implemented as a conductive sheet. The substrate 178 may be formed to 30 ~ 300㎛, it is not limited thereto.

상기 기판(178)은 절연성 기판으로 형성될 수 있으며, 상기 절연성 기판은 사파이어(Al2O3) 또는 ZnO 재질을 포함한다. 상기 기판(178)이 절연 기판인 경우, 상기 기판(178)의 하면에 전도성 패드를 배치한 후, 측면 연결 전극 또는 비아 구조를 통해 제2전극층(172) 또는/및 상기 접합층(176)과의 연결될 수 있다.
The substrate 178 may be formed of an insulating substrate, and the insulating substrate may include sapphire (Al 2 O 3 ) or ZnO material. When the substrate 178 is an insulated substrate, the conductive pad is disposed on the bottom surface of the substrate 178, and then the second electrode layer 172 or / and the bonding layer 176 is formed through side connection electrodes or via structures. Can be connected.

도 3 내지 도 10은 도 1의 발광 소자의 제조과정을 나타낸 도면이다.3 to 10 are views illustrating a manufacturing process of the light emitting device of FIG. 1.

도 3를 참조하면, 성장 기판(101)은 성장 장비에 로딩되고, 그 위에 2족 내지 6족 원소의 화합물 반도체를 이용하여 층 또는 패턴 형태로 형성될 수 있다. Referring to FIG. 3, the growth substrate 101 may be loaded into growth equipment, and may be formed in the form of a layer or a pattern using a compound semiconductor of Group 2 to 6 elements thereon.

상기 성장 장비는 전자빔 증착기, PVD(physical vapor deposition), CVD(chemical vapor deposition), PLD(plasma laser deposition), 이중형의 열증착기(dual-type thermal evaporator) 스퍼터링(sputtering), MOCVD(metal organic chemical vapor deposition) 등에 의해 형성할 수 있으며, 이러한 장비로 한정하지는 않는다. The growth equipment may be an electron beam evaporator, physical vapor deposition (PVD), chemical vapor deposition (CVD), plasma laser deposition (PLD), dual-type thermal evaporator sputtering, metal organic chemical vapor (MOCVD) deposition) and the like, and the like is not limited to such equipment.

상기 성장 기판(101)은 도전성 기판 또는 절연성 기판 등을 이용한 성장 기판이며, 예컨대, 사파이어 기판(Al203), GaN, SiC, ZnO, Si, GaP, InP, Ga203, 그리고 GaAs 등으로 이루어진 군에서 선택될 수 있다. 이러한 성장 기판(101)의 상면에는 렌즈 형상 또는 스트라이프 형상의 요철 패턴이 형성될 수 있다. 또한 상기 성장 기판(101) 위에는 버퍼층(102)이 형성될 수 있다. 상기 버퍼층(102)은 상기 성장 기판(101)과 질화물 반도체층 사이의 격자 상수의 차이를 줄여주게 되며, 그 물질은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중에서 선택될 수 있다. 상기 버퍼층(102)과 발광 구조층(135) 사이에 언도프드 반도체층이 형성될 수 있으며, 상기 언도프드 반도체층은 도핑하지 않는 GaN계 반도체로 형성될 수 있으며, n형 반도체층보다 저 전도성의 반도체층으로 형성될 수 있다.The growth substrate 101 is a growth substrate using a conductive substrate or an insulating substrate, for example, sapphire substrate (Al 2 0 3 ), GaN, SiC, ZnO, Si, GaP, InP, Ga 2 0 3 , GaAs, etc. It may be selected from the group consisting of. An upper surface of the growth substrate 101 may have a lens-shaped or stripe uneven pattern. In addition, a buffer layer 102 may be formed on the growth substrate 101. The buffer layer 102 reduces the difference in lattice constant between the growth substrate 101 and the nitride semiconductor layer, and the material is GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP may be selected. An undoped semiconductor layer may be formed between the buffer layer 102 and the light emitting structure layer 135, and the undoped semiconductor layer may be formed of an undoped GaN-based semiconductor, and has a lower conductivity than that of the n-type semiconductor layer. It may be formed of a semiconductor layer.

상기 버퍼층(102) 위에는 제 1도전형 반도체층(110)이 형성되고, 상기 제 1도전형 반도체층(110) 위에는 활성층(120)이 형성되며, 상기 활성층(120) 위에는 제 2도전형 반도체층(130)이 형성된다. 상기 각 층의 위 또는 아래에는 다른 층이 더 배치될 수 있으며, 예컨대 3족-5족 화합물 반도체층을 이용하여 초격자 구조로 형성될 수 있으며, 이에 대해 한정하지는 않는다.A first conductive semiconductor layer 110 is formed on the buffer layer 102, an active layer 120 is formed on the first conductive semiconductor layer 110, and a second conductive semiconductor layer is formed on the active layer 120. 130 is formed. Other layers may be further disposed above or below the respective layers, for example, may be formed in a superlattice structure using a group III-V compound semiconductor layer, but is not limited thereto.

상기 제1도전형 반도체층(110)은 제1도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제1도전형 반도체층(110)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층으로 형성될 수 있다. 상기 제1도전형 반도체층(110)은 n형 반도체층일 수 있으며, 상기 제1도전형 도펀트는 Si, Ge, Sn, Se, Te 등과 같은 n형 도펀트를 포함한다. 상기 제1도전형 반도체층(110)은 단층 또는 다층으로 형성될 수 있으며, 이에 대해 한정하지는 않는다. 상기 제1도전형 반도체층(110)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 서로 다른 두 층을 교대로 배치된 초격자 구조를 포함할 수 있다.The first conductive semiconductor layer 110 is a compound semiconductor of Group III-V elements doped with a first conductive dopant, for example, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP and the like can be selected. The first conductive semiconductor layer 110 is a semiconductor layer having a compositional formula of In x Al y Ga 1 -x- y N (0≤x≤1, 0≤y≤1, 0≤x + y≤1) Can be formed. The first conductive semiconductor layer 110 may be an n-type semiconductor layer, and the first conductive dopant may include n-type dopants such as Si, Ge, Sn, Se, Te, and the like. The first conductive semiconductor layer 110 may be formed as a single layer or a multilayer, but is not limited thereto. The first conductive semiconductor layer 110 may include a superlattice structure in which two different layers of GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, and AlGaInP are alternately disposed. Can be.

상기 제1도전형 반도체층(110) 위에는 활성층(120)이 형성되며, 상기 활성층(120)은 단일 양자 우물 구조, 다중 양자 우물 구조, 양자선(Quantum wire)구조 또는 양자점(Quantum dot)구조를 포함할 수도 있다. 상기 활성층(120)은 3족-5족 원소의 화합물 반도체 재료를 이용하여 우물층과 장벽층의 주기로 형성될 수 있다. 상기 우물층은 InxAlyGa1 -x-yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층으로 형성되며, 상기 장벽층은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층으로 형성될 수 있다. 상기 장벽층은 상기 우물층의 밴드 갭보다 높은 밴드 갭을 갖는 물질로 형성될 수 있다. An active layer 120 is formed on the first conductive semiconductor layer 110, and the active layer 120 has a single quantum well structure, a multiple quantum well structure, a quantum wire structure, or a quantum dot structure. It may also include. The active layer 120 may be formed in a cycle of a well layer and a barrier layer by using a compound semiconductor material of Group III-Group 5 elements. The well layer is formed of a semiconductor layer having a composition formula of In x Al y Ga 1 -xy N (0 ≦ x ≦ 1, 0 ≦ y ≦ 1, 0 ≦ x + y ≦ 1), and the barrier layer is In x Al y Ga 1 may be formed of a semiconductor layer having a compositional formula of -x- y N (0≤x≤1, 0≤y≤1, 0≤x + y≤1). The barrier layer may be formed of a material having a band gap higher than that of the well layer.

상기 활성층(120)과 상기 제1도전형 반도체층(110) 사이에는 제1클래드층이 형성될 수 있으며, 상기 제1클래드층은 제1도전형의 GaN계 반도체 또는 상기 활성층(120)의 물질보다 밴드 갭이 높은 물질로 형성될 수 있다. 상기 장벽층의 밴드 갭은 상기 우물층의 밴드 갭보다 높게 형성될 수 있으며, 상기 제1클래드층의 밴드 갭은 상기 장벽층의 밴드 갭보다 높게 형성될 수 있다.A first cladding layer may be formed between the active layer 120 and the first conductive semiconductor layer 110, and the first cladding layer may be a first conductive GaN-based semiconductor or a material of the active layer 120. It can be formed of a material with a higher band gap. The band gap of the barrier layer may be higher than the band gap of the well layer, and the band gap of the first clad layer may be higher than the band gap of the barrier layer.

상기 활성층(120)은, 예를 들면 InGaN 우물층/GaN 장벽층의 주기, InGaN 우물층/AlGaN 장벽층의 주기, 및 InGaN 우물층/InGaN 장벽층의 주기 중 적어도 하나의 주기를 포함할 수 있다. The active layer 120 may include, for example, at least one period of a period of the InGaN well layer / GaN barrier layer, a period of the InGaN well layer / AlGaN barrier layer, and a period of the InGaN well layer / InGaN barrier layer. .

상기 활성층(120)과 제2도전형 반도체층(130) 사이에는 제2클래드층이 배치되며, 상기 제2클래드층은 n형 GaN계 반도체로 형성될 수 있으며, 상기 제2클래드층의 밴드 갭은 상기 장벽층의 밴드 갭보다 높게 형성될 수 있다.A second cladding layer may be disposed between the active layer 120 and the second conductive semiconductor layer 130, and the second cladding layer may be formed of an n-type GaN-based semiconductor, and a band gap of the second cladding layer may be used. May be formed higher than the band gap of the barrier layer.

상기 활성층(120) 위에는 상기 제2도전형 반도체층(130)이 형성되며, 상기 제 2도전형 반도체층(130)은 제2도전형 도펀트가 도핑된 3족-5족 원소의 화합물 반도체 예컨대, GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 등에서 선택될 수 있다. 상기 제2도전형 반도체층(130)은 InxAlyGa1 -x- yN (0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 조성식을 갖는 반도체층으로 형성될 수 있다.The second conductive semiconductor layer 130 is formed on the active layer 120, and the second conductive semiconductor layer 130 is a compound semiconductor of a Group 3-5 element doped with a second conductive dopant. GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP and the like. The second conductive type semiconductor layer 130 is a semiconductor layer having a compositional formula of In x Al y Ga 1 -x- y N (0≤x≤1, 0≤y≤1, 0≤x + y≤1) Can be formed.

상기 제2도전형 반도체층(130)이 p형 반도체층일 수 있으며, 상기 제2도전형 도펀트는 Mg, Zn 등과 같은 p형 도펀트를 포함한다. 상기 제2도전형 반도체층(130)은 단층 또는 다층으로 형성될 수 있고, 이에 대해 한정하지는 않는다.The second conductive semiconductor layer 130 may be a p-type semiconductor layer, and the second conductive dopant may include a p-type dopant such as Mg and Zn. The second conductive semiconductor layer 130 may be formed as a single layer or a multilayer, but is not limited thereto.

상기 제2도전형 반도체층(130)은 GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, AlGaInP 중 서로 다른 두 층을 교대로 배치된 초격자 구조를 포함할 수 있다.The second conductive semiconductor layer 130 may include a superlattice structure in which two different layers of GaN, AlN, AlGaN, InGaN, InN, InAlGaN, AlInN, AlGaAs, GaP, GaAs, GaAsP, and AlGaInP are alternately disposed. Can be.

상기 제1도전형 반도체층(110), 상기 활성층(120) 및 상기 제2도전형 반도체층(130)은 발광 구조층(135)으로 정의될 수 있다. 또한 상기 제2도전형 반도체층(130) 위에는 제3도전형 반도체층 예컨대, 제2도전형과 반대의 극성을 갖는 반도체층이 형성될 수 있다. 이에 따라 상기 발광 구조층(135)은 n-p 접합, p-n 접합, n-p-n 접합, p-n-p 접합 구조 중 적어도 하나가 형성될 수 있다. 이하의 설명에서는 발광 구조층(135)의 최상층에는 제2도전형 반도체층(130)이 배치된 구조를 일 예로 설명하기로 한다.The first conductive semiconductor layer 110, the active layer 120, and the second conductive semiconductor layer 130 may be defined as a light emitting structure layer 135. In addition, a third conductive semiconductor layer, for example, a semiconductor layer having a polarity opposite to that of the second conductive type, may be formed on the second conductive semiconductor layer 130. Accordingly, at least one of the n-p junction, the p-n junction, the n-p-n junction, and the p-n-p junction structure may be formed in the light emitting structure layer 135. In the following description, a structure in which the second conductive semiconductor layer 130 is disposed on the uppermost layer of the light emitting structure layer 135 will be described as an example.

도 3 및 도 4를 참조하면, 상기 제2도전형 반도체층(130) 위에는 전도층(148)이 형성될 수 있으며, 상기 전도층(148)은 스퍼터 방식 또는 증착 방식으로 형성할 수 있으며, 이에 대해 한정하지는 않는다.3 and 4, a conductive layer 148 may be formed on the second conductive semiconductor layer 130, and the conductive layer 148 may be formed by a sputtering method or a deposition method. It is not limited to.

상기 전도층(148)은 오믹 특성의 물질을 포함할 수 있다. 상기 전도층(148)은 상기 제2도전형 반도체층(130) 위에 오믹 접촉되며, 층 또는 복수의 패턴으로 형성될 수 있으며, 그 재질은 금속, 투광성의 산화물 및 투광성의 질화물 재질 중 적어도 하나를 포함할 수 있다. 상기 전도층(148)은 예컨대, ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Pt, Ni, Au, Rh and Pd 중 적어도 하나를 포함할 수 있다. 상기 전도층(148)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들 중 둘 이상의 합금으로 구성된 물질 중에서 한 층 또는 복수의 층으로 형성될 수 있다. The conductive layer 148 may include a material having an ohmic characteristic. The conductive layer 148 is in ohmic contact with the second conductive semiconductor layer 130, and may be formed in a layer or a plurality of patterns. The material may include at least one of a metal, a transparent oxide, and a transparent nitride material. It may include. The conductive layer 148 may include, for example, indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc oxide (IZON), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IZO), and indium gallium zinc (IGZO). oxide), indium gallium tin oxide (IGTO), aluminum zinc oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), IrOx, RuOx, RuOx / ITO, Ni / IrOx / Au, and Ni / IrOx / Au / ITO, Pt, Ni, Au, Rh and Pd may include at least one. The conductive layer 148 may be formed of one layer or a plurality of layers of Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, and a material composed of two or more alloys thereof. have.

또한 상기 전도층(148)과 상기 제2도전형 반도체층(130) 사이의 일부 영역에는 절연성 물질을 더 배치하여, 다른 영역보다 저항치가 더 높게 형성될 수 있다. In addition, an insulating material may be further disposed in some regions between the conductive layer 148 and the second conductive semiconductor layer 130 to have a higher resistance than other regions.

상기 전도층(148) 위에는 반사층(152)이 형성되며, 상기 반사층(152)은 베리어 금속 또는 본딩 금속 등을 포함하며, 예를 들어, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있으며, 이에 대해 한정하지는 않는다. A reflective layer 152 is formed on the conductive layer 148, and the reflective layer 152 includes a barrier metal or a bonding metal, and for example, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, and the like. It may include at least one of, Cu, Ag or Ta, but is not limited thereto.

상기 반사층(152)은 금속층으로서, 스퍼터 방식, 증착 방식, 프린팅 방식, 도금 방식 중에서 선택적으로 형성할 수 있으며, 이에 대해 한정하지는 않는다.The reflective layer 152 is a metal layer, and may be selectively formed among a sputtering method, a deposition method, a printing method, and a plating method, but is not limited thereto.

상기 반사층(152) 위에는 확산층(154)이 배치되며, 상기 확산층(154)은 금속층으로서, 도금 방식, 스퍼터 방식, 증착 방식, 프린팅 방식 중 적어도 하나를 포함하여 형성될 수 있다. 상기 반사층(152)은 Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들 중 둘 이상의 합금으로 구성된 물질 중에서 한 층 또는 복수의 층으로 형성될 수 있다. The diffusion layer 154 is disposed on the reflective layer 152, and the diffusion layer 154 may be formed of a metal layer including at least one of a plating method, a sputtering method, a deposition method, and a printing method. The reflective layer 152 may be formed of one layer or a plurality of layers of Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf, and a material composed of two or more alloys thereof. .

상기 확산층(154)의 접촉부(154A)는 상기 반사층(152) 및 상기 전도층(148)의 측면을 통해 상기 제2도전형 반도체층(130)의 상면에 접촉될 수 있다. 상기 확산층(154)의 접촉부(154A)의 영역(A1)은 상기 발광 구조층(135)의 제1측면의 일부일 수 있으며, 100㎛ 이하의 너비를 가질 수 있다.The contact portion 154A of the diffusion layer 154 may contact the top surface of the second conductive semiconductor layer 130 through side surfaces of the reflective layer 152 and the conductive layer 148. The region A1 of the contact portion 154A of the diffusion layer 154 may be part of the first side surface of the light emitting structure layer 135 and may have a width of 100 μm or less.

상기 전도층(148), 상기 반사층(152) 및 확산층(154)은 제1전극층(150)으로 정의될 수 있다. The conductive layer 148, the reflective layer 152, and the diffusion layer 154 may be defined as the first electrode layer 150.

도 4 및 도 5를 참조하면, 상기 발광 구조층(135) 및 제1전극층(150)의 내부에는 적어도 하나의 구멍(161)이 형성되며, 상기 구멍(161)의 깊이는 상기 제1도전형 반도체층(110)의 일부가 노출되는 정도의 깊이로 형성된다. 상기 구멍(161)이 복수인 경우, 서로 이격되게 형성될 수 있다. 상기 제1도전형 반도체층(110)의 노출된 면(113)은 Ga-face로서, 평탄한 면이거나 요철 면으로 형성될 수 있다. 상기 구멍(161)은 마스크 층을 형성한 후, 마스크 층이 형성되지 않는 영역에 레이저, 드릴, 건식 에칭, 습식 에칭 방식 중에서 선택적으로 형성될 수 있다.4 and 5, at least one hole 161 is formed in the light emitting structure layer 135 and the first electrode layer 150, and the depth of the hole 161 is the first conductive type. A portion of the semiconductor layer 110 is formed to a depth that is exposed. When there are a plurality of holes 161, the holes 161 may be spaced apart from each other. The exposed surface 113 of the first conductive semiconductor layer 110 is a Ga-face and may be formed as a flat surface or an uneven surface. After forming the mask layer, the hole 161 may be selectively formed in a region where the mask layer is not formed from among laser, drill, dry etching, and wet etching methods.

상기 제1전극층(150) 위에는 제1절연층(162)이 형성되며, 상기 제1절연층(162)의 일부(163)는 상기 구멍(161)에 형성되며, 상기 제1전극층(150)과 상기 발광 구조층(135)과 대응되는 둘레 면에 형성된다. 상기 제1절연층(162)의 일부(163)는 상기 구멍(161)에 채워진 후, 드릴로 구멍을 다시 형성할 수 있다. A first insulating layer 162 is formed on the first electrode layer 150, and a portion 163 of the first insulating layer 162 is formed in the hole 161, and the first electrode layer 150 is formed on the first electrode layer 150. The circumferential surface corresponding to the light emitting structure layer 135 is formed. After the portion 163 of the first insulating layer 162 is filled in the hole 161, the hole may be formed again by a drill.

상기 제1절연층(162)의 보호부(162A)는 상기 확산층(154A)의 접촉부(154A)의 측면 상에 형성될 수 있다. The protection part 162A of the first insulating layer 162 may be formed on the side surface of the contact part 154A of the diffusion layer 154A.

도 5 및 도 6을 참조하면, 상기 제1절연층(162) 위에는 제2전극층(172)이 형성되며, 상기 제2전극층(172)의 접촉 전극(173)은 상기 구멍(161)에 배치되며, 상기 제1절연층(162)에 의해 다른 물질과 차단된다. 상기 제2전극층(172)의 접촉 전극(173)은 상기 제1도전형 반도체층(110)의 면(113)에 오믹 접촉된다.5 and 6, a second electrode layer 172 is formed on the first insulating layer 162, and the contact electrode 173 of the second electrode layer 172 is disposed in the hole 161. The first insulating layer 162 is blocked from other materials. The contact electrode 173 of the second electrode layer 172 is in ohmic contact with the surface 113 of the first conductive semiconductor layer 110.

상기 제2전극층(172)은 스퍼터링 방식, 도금 방식, 증착 방식, 프린팅 방식 중 적어도 하나로 형성될 수 있다. 상기 제2전극층(172)은 금속, 금속 질화물, 금속 산화물 중 적어도 하나를 포함한다. 상기 제2전극층(172)은 예컨대 ITO(indium tin oxide), IZO(indium zinc oxide), IZON(IZO nitride), IZTO(indium zinc tin oxide), IAZO(indium aluminum zinc oxide), IGZO(indium gallium zinc oxide), IGTO(indium gallium tin oxide), AZO(aluminum zinc oxide), ATO(antimony tin oxide), GZO(gallium zinc oxide), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au, 및 Ni/IrOx/Au/ITO, Cr, Ti, Co, Ge, Cu, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf 및 이들 중 둘 이상의 합금으로 구성된 물질 중에서 한 층 또는 복수의 층으로 형성될 수 있다. The second electrode layer 172 may be formed of at least one of a sputtering method, a plating method, a deposition method, and a printing method. The second electrode layer 172 includes at least one of metal, metal nitride, and metal oxide. The second electrode layer 172 may be formed of, for example, indium tin oxide (ITO), indium zinc oxide (IZO), indium zinc oxide (IZON), indium zinc tin oxide (IZTO), indium aluminum zinc oxide (IZO), or indium gallium zinc (IGZO). oxide), indium gallium tin oxide (IGTO), aluminum zinc oxide (AZO), antimony tin oxide (ATO), gallium zinc oxide (GZO), IrOx, RuOx, RuOx / ITO, Ni / IrOx / Au, and Ni / IrOx One layer of material consisting of / Au / ITO, Cr, Ti, Co, Ge, Cu, Ag, Ni, Al, Rh, Pd, Ir, Ru, Mg, Zn, Pt, Au, Hf and alloys of two or more of these Or a plurality of layers.

상기 제2전극층(172) 위에는 접합층(176)이 배치되며, 상기 접합층(176) 위에는 기판(178)이 배치된다. 상기 접합층(176)은 베리어 금속 또는 본딩 금속일 수 있으며, 예컨대, Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag 또는 Ta 중 적어도 하나를 포함할 수 있다. 상기 접합층(176)은 증착 방식, 스퍼터링 방식, 도금 방식 중 적어도 하나로 형성되거나, 전도성 시트로 부착될 수 있다. 상기 접합층(176)의 두께는 5~9㎛로 형성될 수 있으며, 이에 대해 한정하지는 않는다.The bonding layer 176 is disposed on the second electrode layer 172, and the substrate 178 is disposed on the bonding layer 176. The bonding layer 176 may be a barrier metal or a bonding metal, and may include, for example, at least one of Ti, Au, Sn, Ni, Cr, Ga, In, Bi, Cu, Ag, or Ta. The bonding layer 176 may be formed of at least one of a deposition method, a sputtering method, and a plating method, or may be attached to a conductive sheet. The bonding layer 176 may have a thickness of 5 μm to 9 μm, but is not limited thereto.

상기 기판(178)은 베이스 기판으로서, 구리(Cu), 금(Au), 니켈(Ni), 몰리브데늄(Mo), 구리-텅스텐(Cu-W) 등 중에서 적어도 하나로 구현될 수 있다. 또한 상기 기판(178)는 캐리어 웨이퍼(예: Si, Ge, GaAs, ZnO, SiC, SiGe, Ga203, GaN 등) 등으로 구현될 수 있다. 상기 기판(178)는 30~300㎛로 형성될 수 있다. 또한 상기 접합층(176)은 형성하지 않을 수 있으며, 이에 대해 한정하지는 않는다. The substrate 178 may be implemented as at least one of copper (Cu), gold (Au), nickel (Ni), molybdenum (Mo), and copper-tungsten (Cu-W). In addition, the substrate 178 may be implemented as a carrier wafer (eg, Si, Ge, GaAs, ZnO, SiC, SiGe, Ga 2 O 3 , GaN, etc.). The substrate 178 may be formed to 30 ~ 300㎛. In addition, the bonding layer 176 may not be formed, but is not limited thereto.

도 6 및 도 7을 참조하면, 성장 기판(101)은 물리적 또는/및 화학적 방법으로 제거될 수 있다. 상기 성장 기판(101)의 제거 방법은 레이저 리프트 오프(LLO: Laser Lift Off) 과정으로 제거하게 된다. 즉, 상기 성장 기판(101)에 일정 영역의 파장을 가지는 레이저를 조사하는 방식으로 상기 성장 기판(101)을 리프트 오프하게 된다. 또는 상기 성장 기판(101)과 상기 제 1도전형 반도체층(110) 사이에 배치된 버퍼층(102)을 습식 식각 액을 이용하여 제거하여, 상기 성장 기판(101)을 분리할 수도 있다. 상기 성장 기판(101)이 제거되고 상기 버퍼층(102)을 에칭하거나 폴리싱하여 제거함으로써, 상기 제 1도전형 반도체층(110)의 상면이 노출될 수 있다. 상기 제1도전형 반도체층(110)의 상면은 N-face로서, 상기 성장 기판에 더 가까운 면일 수 있다. 6 and 7, the growth substrate 101 may be removed by physical or / and chemical methods. The growth method of the growth substrate 101 is removed by a laser lift off (LLO) process. That is, the growth substrate 101 is lifted off by irradiating the growth substrate 101 with a laser having a predetermined wavelength. Alternatively, the growth substrate 101 may be separated by removing the buffer layer 102 disposed between the growth substrate 101 and the first conductive semiconductor layer 110 using a wet etching solution. The top surface of the first conductive semiconductor layer 110 may be exposed by removing the growth substrate 101 and etching or polishing the buffer layer 102. An upper surface of the first conductive semiconductor layer 110 may be an N-face, and may be a surface closer to the growth substrate.

상기 제1도전형 반도체층(110)의 상면은 ICP/RIE(Inductively coupled Plasma/Reactive Ion Etching) 등의 방식으로 에칭하거나, 폴리싱 장비로 연마할 수 있다.
The top surface of the first conductive semiconductor layer 110 may be etched by ICP / RIE (Inductively coupled Plasma / Reactive Ion Etching) or the like, or polished by polishing equipment.

도 7 및 도 8을 참조하면, 제1에칭을 수행하여 상기 발광 구조층(135)의 둘레 즉, 칩과 칩 사이의 경계 영역인 채널 영역 또는 아이솔레이션 영역이 제거될 수 있고, 상기 확산층(154)의 접촉부(154A)를 노출시켜 준다. 상기 제1에층은 습식 에칭 또는/및 건식 에칭을 포함한다. 상기 제1에칭 과정에 의해 상기 발광 구조층(135)의 제1측면과 기판(178)의 제1측면(181)의 직선 선상 사이의 간격(D6)은 상기 발광 구조층(135)의 제2측면과 기판(178)의 제2측면(182)의 직선 선상 사이의 간격(D5)보다 더 넓을 수 있다. 상기 간격(D6)은 상기 확산층(154)의 접촉부(154A)를 노출시켜 주기 위한 에칭 영역으로서, 다른 에칭 부분보다 더 넓은 영역이며, 전극 접촉을 위한 최소의 영역일 수 있다. 7 and 8, a channel region or an isolation region, which is a boundary region of the light emitting structure layer 135, that is, a boundary region between chips and chips, may be removed by performing first etching, and the diffusion layer 154 may be removed. Exposes the contact portion 154A. The first layer includes wet etching and / or dry etching. By the first etching process, the distance D6 between the first side surface of the light emitting structure layer 135 and the linear line of the first side surface 181 of the substrate 178 is the second of the light emitting structure layer 135. It may be wider than the distance D5 between the side surface and the straight line of the second side surface 182 of the substrate 178. The gap D6 is an etching region for exposing the contact portion 154A of the diffusion layer 154, and is a wider region than other etching portions and may be a minimum region for electrode contact.

상기 제1도전형 반도체층(110)의 상면은 광 추출 구조(112)로 형성될 수 있으며, 상기 광 추출 구조(112)는 러프니스 또는 패턴으로 형성될 수 있다. 상기 광 추출 구조(112)는 습식 또는 건식 에칭 방식에 의해 형성될 수 있다. An upper surface of the first conductive semiconductor layer 110 may be formed of a light extraction structure 112, and the light extraction structure 112 may be formed in a roughness or a pattern. The light extracting structure 112 may be formed by a wet or dry etching method.

상기 제1절연층(162)의 보호부(162A)가 채널 영역에 배치됨으로써, 칩과 칩 사이를 분리할 때, 발광 구조층(135)의 측면을 보호할 수 있다.
Since the protective part 162A of the first insulating layer 162 is disposed in the channel region, the side surface of the light emitting structure layer 135 may be protected when separating the chip from the chip.

도 8 및 도 9를 참조하면, 상기 발광 구조층(135)의 측면 및 상면에 제2절연층(190)을 형성하게 된다. 상기 제2절연층(190)은 상기 발광 구조층(135)의 표면에 형성되어, 발광 구조층(135)의 노출을 방지하게 된다. 상기 제2절연층(190)은 스퍼터 방식, 증착 방식으로 형성될 수 있다.8 and 9, a second insulating layer 190 is formed on side and top surfaces of the light emitting structure layer 135. The second insulating layer 190 is formed on the surface of the light emitting structure layer 135 to prevent the light emitting structure layer 135 from being exposed. The second insulating layer 190 may be formed by a sputtering method or a deposition method.

도 9 및 도 10을 참조하면, 상기 제2절연층(190) 위에 패드(115)를 형성하게 된다. 상기 패드(115)는 전극 패턴을 포함하며, 접촉부(116)를 통해 상기 확산층(154)의 접촉부(154A)와 접촉된다. 상기 패드(115)의 접촉부(116)는 상기 발광 구조층(135)의 측면을 통해 상기 확산층(154)의 접촉부(154A)와 최단 간격으로 연결될 수 있다. 상기 패드(115)의 너비(D2)는 150㎛ 이상으로서, 상기 발광 구조층(135)의 상부에 배치되어, 활성층(120)의 일부 너비를 D1정도로 감소되는 것을 방지할 수 있다. 상기 패드(115)는 스퍼터 방식, 도금 방식, 증착 방식 중에서 선택적으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.9 and 10, a pad 115 is formed on the second insulating layer 190. The pad 115 includes an electrode pattern and contacts the contact portion 154A of the diffusion layer 154 through the contact portion 116. The contact portion 116 of the pad 115 may be connected to the contact portion 154A of the diffusion layer 154 at the shortest distance through the side surface of the light emitting structure layer 135. The width D2 of the pad 115 is 150 μm or more, and is disposed on the light emitting structure layer 135 to prevent a partial width of the active layer 120 from being reduced to about D1. The pad 115 may be selectively formed among a sputtering method, a plating method, and a deposition method, but is not limited thereto.

상기 패드(115)는 와이어로 본딩된 부분으로서, 발광 구조층(135)의 모서리 부분에 배치될 수 있으며, 하나 또는 복수로 형성될 수 있다.
The pad 115 is a wire bonded portion, and may be disposed at an edge portion of the light emitting structure layer 135, and may be formed in one or a plurality.

도 11는 실시 예에 따른 발광 소자 패키지의 단면도이다.11 is a cross-sectional view of a light emitting device package according to the embodiment.

도 11을 참조하면, 발광 소자 패키지(30)는 몸체(31)와, 상기 몸체(31)에 설치된 제1 리드 프레임(32) 및 제2리드 프레임(33)과, 상기 몸체(31)에 설치되어 상기 제1리드 프레임(32) 및 제2리드 프레임(33)과 전기적으로 연결되는 실시 예에 따른 발광 소자(100)와, 상기 발광 소자(100)를 포위하는 몰딩 부재(37)를 포함한다.Referring to FIG. 11, the light emitting device package 30 is installed on the body 31, the first lead frame 32 and the second lead frame 33 installed on the body 31, and the body 31. And a light emitting device 100 according to an embodiment, which is electrically connected to the first lead frame 32 and the second lead frame 33, and a molding member 37 surrounding the light emitting device 100. .

상기 몸체(31)는 실리콘과 같은 도전성 기판, PPA 등과 같은 합성수지 재질, 세라믹 기판, 절연 기판, 또는 금속 기판(예: MCPCB)을 포함하여 형성될 수 있으며, 상기 발광 소자(100)의 주위에 상기 캐비티 구조에 의해 경사면이 형성될 수 있다. 상기 몸체(31)는 상부가 개방된 오목한 캐비티 구조를 포함할 수 있으며, 이에 대해 한정하지는 않는다.The body 31 may include a conductive substrate such as silicon, a synthetic resin material such as PPA, a ceramic substrate, an insulating substrate, or a metal substrate (eg, MCPCB), and may be formed around the light emitting device 100. An inclined surface may be formed by the cavity structure. The body 31 may include a concave cavity structure having an open top, but is not limited thereto.

상기 몸체(31) 내에는 리드 프레임(32,33) 및 상기 발광 소자(100)이 배치된다. 상기 몸체(31)의 상면은 플랫하게 형성될 수 있다. Lead frames 32 and 33 and the light emitting device 100 are disposed in the body 31. The upper surface of the body 31 may be formed flat.

상기 발광 소자(100)는 제1리드 프레임(32)위에 탑재되고 와이어(36)로 제2리드 프레임(33)과 연결될 수 있다. 상기 제1리드 프레임(32) 및 제2리드 프레임(33)은 서로 전기적으로 분리되며, 상기 발광 소자(100)에 전원을 제공한다. 또한, 상기 제1리드 프레임(32) 및 제2 리드 프레임(33)은 상기 발광 소자(100)에서 발생된 빛을 반사시켜 광 효율을 증가시킬 수 있으며, 상기 발광 소자(100)에서 발생된 열을 외부로 배출시키는 역할을 할 수도 있다.The light emitting device 100 may be mounted on the first lead frame 32 and connected to the second lead frame 33 by a wire 36. The first lead frame 32 and the second lead frame 33 are electrically separated from each other, and provide power to the light emitting device 100. In addition, the first lead frame 32 and the second lead frame 33 may increase light efficiency by reflecting light generated from the light emitting device 100, and heat generated from the light emitting device 100. It may also play a role in discharging it to the outside.

상기 발광 소자(100)는 상기 몸체(31) 상에 설치되거나 상기 제1 리드 프레임(32) 또는 제2리드 프레임(33) 상에 설치될 수 있다.The light emitting device 100 may be installed on the body 31 or on the first lead frame 32 or the second lead frame 33.

상기 발광 소자(100)는 상기의 실시 에(들)에 개시된 소자로서, 상기 제1 리드 프레임(32)과 제2리드 프레임(33)에 솔더로 본딩될 수 있다. The light emitting device 100 is a device disclosed in the above embodiment (s) and may be solder bonded to the first lead frame 32 and the second lead frame 33.

상기 몰딩부재(37)는 실리콘 또는 에폭시와 같은 수지 재질을 포함하며, 상기 발광 소자(100)를 포위하여 상기 발광 소자(100)를 보호할 수 있다. 또한, 상기 몰딩부재(37)에는 형광체가 포함되어 상기 발광 소자(100)에서 방출된 광의 파장을 변화시킬 수 있다. 상기 몰딩 부재(37) 위에는 렌즈가 배치될 수 있으며, 상기 렌즈는 상기 몰딩 부재와 접촉되거나 비 접촉되는 형태로 구현될 수 있다. 상기 렌즈는 오목 또는 볼록한 형상을 포함할 수 있다.The molding member 37 may include a resin material such as silicon or epoxy, and may surround the light emitting device 100 to protect the light emitting device 100. In addition, the molding member 37 may include a phosphor to change the wavelength of the light emitted from the light emitting device 100. A lens may be disposed on the molding member 37, and the lens may be implemented to be in contact with or not in contact with the molding member. The lens may have a concave or convex shape.

상기 발광 소자(100)는 비아를 통해 몸체 또는 기판의 하면과 전기적으로 접촉될 수 있다. The light emitting device 100 may be in electrical contact with a lower surface of the body or the substrate through vias.

상기 발광 소자 패키지는 상기에 개시된 실시 예들의 발광 소자 중 적어도 하나가 탑재될 수 있으며, 이에 대해 한정하지는 않는다.The light emitting device package may be mounted with at least one of the light emitting devices of the embodiments disclosed above, but is not limited thereto.

실시 예의 패키지는 탑뷰 형태로 도시하고 설명하였으나, 사이드 뷰 방식으로 구현하여 상기와 같은 방열 특성, 전도성 및 반사 특성의 개선 효과가 있으며, 이러한 탑뷰 또는 사이드 뷰 방식의 발광 소자는 상기와 같이 수지층으로 패키징한 후, 렌즈를 상기 수지층 위에 형성하거나, 접착할 수 있으며, 이에 대해 한정하지는 않는다.
Although the package of the embodiment is illustrated and described in the form of a top view, it is implemented in a side view to improve the heat dissipation, conductivity, and reflection characteristics as described above. After packaging, the lens may be formed or adhered to the resin layer, but is not limited thereto.

<라이트 유닛><Light unit>

실시예에 따른 발광 소자 또는 발광 소자 패키지는 조명 시스템에 적용될 수 있다. 상기 조명 시스템은 복수의 발광 소자 또는 발광 소자 패키지가 어레이된 구조를 포함하며, 도 12 및 도 13에 도시된 표시 장치, 도 14에 도시된 조명 장치를 포함하고, 조명등, 신호등, 차량 전조등, 전광판 등이 포함될 수 있다.The light emitting device or the light emitting device package according to the embodiment can be applied to the illumination system. The lighting system includes a structure in which a plurality of light emitting devices or light emitting device packages are arranged, and includes a display device shown in FIGS. 12 and 13 and a lighting device shown in FIG. 14. Etc. may be included.

도 12는 실시 예에 따른 표시 장치의 분해 사시도이다. 12 is an exploded perspective view of a display device according to an exemplary embodiment.

도 12를 참조하면, 실시예에 따른 표시 장치(1000)는 도광판(1041)과, 상기 도광판(1041)에 빛을 제공하는 발광 모듈(1031)와, 상기 도광판(1041) 아래에 반사 부재(1022)와, 상기 도광판(1041) 위에 광학 시트(1051)와, 상기 광학 시트(1051) 위에 표시 패널(1061)과, 상기 도광판(1041), 발광 모듈(1031) 및 반사 부재(1022)를 수납하는 바텀 커버(1011)를 포함할 수 있으나, 이에 한정되지 않는다.Referring to FIG. 12, the display device 1000 according to the embodiment includes a light guide plate 1041, a light emitting module 1031 providing light to the light guide plate 1041, and a reflective member 1022 under the light guide plate 1041. ), An optical sheet 1051 on the light guide plate 1041, a display panel 1061, a light guide plate 1041, a light emitting module 1031, and a reflective member 1022 on the optical sheet 1051. The bottom cover 1011 may be included, but is not limited thereto.

상기 바텀 커버(1011), 반사시트(1022), 도광판(1041), 광학 시트(1051)는 라이트 유닛(1050)으로 정의될 수 있다.The bottom cover 1011, the reflective sheet 1022, the light guide plate 1041, and the optical sheet 1051 can be defined as a light unit 1050.

상기 도광판(1041)은 빛을 확산시켜 면광원화 시키는 역할을 한다. 상기 도광판(1041)은 투명한 재질로 이루어지며, 예를 들어, PMMA(polymethyl metaacrylate)와 같은 아크릴 수지 계열, PET(polyethylene terephthlate), PC(poly carbonate), COC(cycloolefin copolymer) 및 PEN(polyethylene naphthalate) 수지 중 하나를 포함할 수 있다. The light guide plate 1041 diffuses light to serve as a surface light source. The light guide plate 1041 is made of a transparent material, for example, acrylic resin-based such as polymethyl metaacrylate (PMMA), polyethylene terephthlate (PET), polycarbonate (PC), cycloolefin copolymer (COC), and polyethylene naphthalate (PEN). It may include one of the resins.

상기 발광모듈(1031)은 상기 도광판(1041)의 적어도 일 측면에 빛을 제공하며, 궁극적으로는 표시 장치의 광원으로써 작용하게 된다.The light emitting module 1031 provides light to at least one side of the light guide plate 1041, and ultimately serves as a light source of the display device.

상기 발광모듈(1031)은 적어도 하나를 포함하며, 상기 도광판(1041)의 일 측면에서 직접 또는 간접적으로 광을 제공할 수 있다. 상기 발광 모듈(1031)은 기판(1033)과 상기에 개시된 실시 예에 따른 발광 소자 패키지(30)를 포함하며, 상기 발광 소자 패키지(30)는 상기 기판(1033) 상에 소정 간격으로 어레이될 수 있다. The light emitting module 1031 may include at least one, and may provide light directly or indirectly at one side of the light guide plate 1041. The light emitting module 1031 may include a substrate 1033 and a light emitting device package 30 according to the above-described embodiment, and the light emitting device package 30 may be arranged on the substrate 1033 at predetermined intervals. have.

상기 기판(1033)은 회로패턴(미도시)을 포함하는 인쇄회로기판(PCB, Printed Circuit Board)일 수 있다. 다만, 상기 기판(1033)은 일반 PCB 뿐 아니라, 메탈 코어 PCB(MCPCB, Metal Core PCB), 연성 PCB(FPCB, Flexible PCB) 등을 포함할 수도 있으며, 이에 대해 한정하지는 않는다. 상기 발광 소자 패키지(30)는 상기 바텀 커버(1011)의 측면 또는 방열 플레이트 상에 탑재될 경우, 상기 기판(1033)은 제거될 수 있다. 여기서, 상기 방열 플레이트의 일부는 상기 바텀 커버(1011)의 상면에 접촉될 수 있다.The substrate 1033 may be a printed circuit board (PCB) including a circuit pattern (not shown). However, the substrate 1033 may include not only a general PCB but also a metal core PCB (MCPCB, Metal Core PCB), a flexible PCB (FPCB, Flexible PCB) and the like, but is not limited thereto. When the light emitting device package 30 is mounted on the side surface of the bottom cover 1011 or the heat dissipation plate, the substrate 1033 may be removed. Here, a part of the heat dissipation plate may contact the upper surface of the bottom cover 1011.

그리고, 상기 복수의 발광 소자 패키지(30)는 상기 기판(1033) 상에 빛이 방출되는 출사면이 상기 도광판(1041)과 소정 거리 이격되도록 탑재될 수 있으며, 이에 대해 한정하지는 않는다. 상기 발광 소자 패키지(30)는 상기 도광판(1041)의 일측면인 입광부에 광을 직접 또는 간접적으로 제공할 수 있으며, 이에 대해 한정하지는 않는다.In addition, the plurality of light emitting device packages 30 may be mounted on the substrate 1033 such that an emission surface from which light is emitted is spaced apart from the light guide plate 1041 by a predetermined distance, but is not limited thereto. The light emitting device package 30 may directly or indirectly provide light to a light incident portion that is one side of the light guide plate 1041, but is not limited thereto.

상기 도광판(1041) 아래에는 상기 반사 부재(1022)가 배치될 수 있다. 상기 반사 부재(1022)는 상기 도광판(1041)의 하면으로 입사된 빛을 반사시켜 위로 향하게 함으로써, 상기 라이트 유닛(1050)의 휘도를 향상시킬 수 있다. 상기 반사 부재(1022)는 예를 들어, PET, PC, PVC 레진 등으로 형성될 수 있으나, 이에 대해 한정하지는 않는다. 상기 반사 부재(1022)는 상기 바텀 커버(1011)의 상면일 수 있으며, 이에 대해 한정하지는 않는다.The reflective member 1022 may be disposed under the light guide plate 1041. The reflective member 1022 may improve the luminance of the light unit 1050 by reflecting light incident to the lower surface of the light guide plate 1041 and pointing upward. The reflective member 1022 may be formed of, for example, PET, PC, or PVC resin, but is not limited thereto. The reflective member 1022 may be an upper surface of the bottom cover 1011, but is not limited thereto.

상기 바텀 커버(1011)는 상기 도광판(1041), 발광모듈(1031) 및 반사 부재(1022) 등을 수납할 수 있다. 이를 위해, 상기 바텀 커버(1011)는 상면이 개구된 박스(box) 형상을 갖는 수납부(1012)가 구비될 수 있으며, 이에 대해 한정하지는 않는다. 상기 바텀 커버(1011)는 탑 커버와 결합될 수 있으며, 이에 대해 한정하지는 않는다.The bottom cover 1011 may house the light guide plate 1041, the light emitting module 1031, the reflective member 1022, and the like. To this end, the bottom cover 1011 may be provided with a housing portion 1012 having a box-like shape with an opened upper surface, but the present invention is not limited thereto. The bottom cover 1011 may be combined with the top cover, but is not limited thereto.

상기 바텀 커버(1011)는 금속 재질 또는 수지 재질로 형성될 수 있으며, 프레스 성형 또는 압출 성형 등의 공정을 이용하여 제조될 수 있다. 또한 상기 바텀 커버(1011)는 열 전도성이 좋은 금속 또는 비 금속 재료를 포함할 수 있으며, 이에 대해 한정하지는 않는다.The bottom cover 1011 may be formed of a metal material or a resin material, and may be manufactured using a process such as press molding or extrusion molding. In addition, the bottom cover 1011 may include a metal or a non-metal material having good thermal conductivity, but the present invention is not limited thereto.

상기 표시 패널(1061)은 예컨대, LCD 패널로서, 서로 대향되는 투명한 재질의 제 1 및 제 2기판, 그리고 제 1 및 제 2기판 사이에 개재된 액정층을 포함한다. 상기 표시 패널(1061)의 적어도 일면에는 편광판이 부착될 수 있으며, 이러한 편광판의 부착 구조로 한정하지는 않는다. 상기 표시 패널(1061)은 광학 시트(1051)를 통과한 광에 의해 정보를 표시하게 된다. 이러한 표시 장치(1000)는 각 종 휴대 단말기, 노트북 컴퓨터의 모니터, 랩탑 컴퓨터의 모니터, 텔레비젼 등에 적용될 수 있다. The display panel 1061 is, for example, an LCD panel, and includes a first and second substrates of transparent materials facing each other, and a liquid crystal layer interposed between the first and second substrates. A polarizing plate may be attached to at least one surface of the display panel 1061, but the present invention is not limited thereto. The display panel 1061 displays information by light passing through the optical sheet 1051. The display device 1000 may be applied to various portable terminals, monitors of notebook computers, monitors of laptop computers, televisions, and the like.

상기 광학 시트(1051)는 상기 표시 패널(1061)과 상기 도광판(1041) 사이에 배치되며, 적어도 한 장의 투광성 시트를 포함한다. 상기 광학 시트(1051)는 예컨대 확산 시트, 수평 및 수직 프리즘 시트, 및 휘도 강화 시트 등과 같은 시트 중에서 적어도 하나를 포함할 수 있다. 상기 확산 시트는 입사되는 광을 확산시켜 주고, 상기 수평 또는/및 수직 프리즘 시트는 입사되는 광을 표시 영역으로 집광시켜 주며, 상기 휘도 강화 시트는 손실되는 광을 재사용하여 휘도를 향상시켜 준다. 또한 상기 표시 패널(1061) 위에는 보호 시트가 배치될 수 있으며, 이에 대해 한정하지는 않는다.The optical sheet 1051 is disposed between the display panel 1061 and the light guide plate 1041 and includes at least one light transmissive sheet. The optical sheet 1051 may include at least one of a sheet such as, for example, a diffusion sheet, a horizontal and vertical prism sheet, and a brightness enhancement sheet. The diffusion sheet diffuses the incident light, the horizontal and / or vertical prism sheet focuses the incident light into the display area, and the brightness enhancement sheet reuses the lost light to improve the brightness. A protective sheet may be disposed on the display panel 1061, but the present invention is not limited thereto.

여기서, 상기 발광 모듈(1031)의 광 경로 상에는 광학 부재로서, 상기 도광판(1041), 및 광학 시트(1051)를 포함할 수 있으며, 이에 대해 한정하지는 않는다.Here, the optical path of the light emitting module 1031 may include the light guide plate 1041 and the optical sheet 1051 as an optical member, but the present invention is not limited thereto.

도 13은 실시 예에 따른 표시 장치를 나타낸 도면이다. 13 is a diagram illustrating a display device according to an exemplary embodiment.

도 14를 참조하면, 표시 장치(1100)는 바텀 커버(1152), 상기에 개시된 발광 소자 패키지(30)가 어레이된 기판(1120), 광학 부재(1154), 및 표시 패널(1155)을 포함한다. Referring to FIG. 14, the display device 1100 includes a bottom cover 1152, a substrate 1120 on which the light emitting device package 30 disclosed above is arranged, an optical member 1154, and a display panel 1155. .

상기 기판(1120)과 상기 발광 소자 패키지(30)는 발광 모듈(1060)로 정의될 수 있다. 상기 바텀 커버(1152), 적어도 하나의 발광 모듈(1060), 광학 부재(1154)는 라이트 유닛으로 정의될 수 있다. The substrate 1120 and the light emitting device package 30 may be defined as a light emitting module 1060. The bottom cover 1152, at least one light emitting module 1060, and the optical member 1154 may be defined as a light unit.

상기 바텀 커버(1152)에는 수납부(1153)를 구비할 수 있으며, 이에 대해 한정하지는 않는다.The bottom cover 1152 may include an accommodating part 1153, but is not limited thereto.

여기서, 상기 광학 부재(1154)는 렌즈, 도광판, 확산 시트, 수평 및 수직 프리즘 시트, 및 휘도 강화 시트 등에서 적어도 하나를 포함할 수 있다. 상기 도광판은 PC 재질 또는 PMMA(Poly methy methacrylate) 재질로 이루어질 수 있으며, 이러한 도광판은 제거될 수 있다. 상기 확산 시트는 입사되는 광을 확산시켜 주고, 상기 수평 및 수직 프리즘 시트는 입사되는 광을 표시 영역으로 집광시켜 주며, 상기 휘도 강화 시트는 손실되는 광을 재사용하여 휘도를 향상시켜 준다. Here, the optical member 1154 may include at least one of a lens, a light guide plate, a diffusion sheet, a horizontal and vertical prism sheet, and a brightness enhancement sheet. The light guide plate may be made of a PC material or a poly methy methacrylate (PMMA) material, and the light guide plate may be removed. The diffusion sheet diffuses the incident light, the horizontal and vertical prism sheets focus the incident light onto the display area, and the brightness enhancement sheet reuses the lost light to improve the brightness.

상기 광학 부재(1154)는 상기 발광 모듈(1060) 위에 배치되며, 상기 발광 모듈(1060)로부터 방출된 광을 면 광원하거나, 확산, 집광 등을 수행하게 된다.
The optical member 1154 is disposed on the light emitting module 1060, and performs surface light source, diffusion, condensing, etc. of the light emitted from the light emitting module 1060.

도 15는 실시 예에 따른 조명 장치의 사시도이다.15 is a perspective view of a lighting apparatus according to an embodiment.

도 15를 참조하면, 조명 장치(1500)는 케이스(1510)와, 상기 케이스(1510)에 설치된 발광모듈(1530)과, 상기 케이스(1510)에 설치되며 외부 전원으로부터 전원을 제공받는 연결 단자(1520)를 포함할 수 있다.Referring to FIG. 15, the lighting device 1500 may include a case 1510, a light emitting module 1530 installed in the case 1510, and a connection terminal installed in the case 1510 and receiving power from an external power source. 1520).

상기 케이스(1510)는 방열 특성이 양호한 재질로 형성되는 것이 바람직하며, 예를 들어 금속 재질 또는 수지 재질로 형성될 수 있다.The case 1510 may be formed of a material having good heat dissipation, for example, may be formed of a metal material or a resin material.

상기 발광 모듈(1530)은 지지부재(1532)과, 상기 지지부재(1532)에 탑재되는 실시 예에 따른 발광 소자 패키지(30)를 포함할 수 있다. 상기 발광 소자 패키지(30)는 복수개가 매트릭스 형태 또는 소정 간격으로 이격되어 어레이될 수 있다. The light emitting module 1530 may include a support member 1532 and a light emitting device package 30 according to an embodiment mounted on the support member 1532. The plurality of light emitting device packages 30 may be arranged in a matrix form or spaced apart at predetermined intervals.

상기 지지부재(1532)은 절연체에 회로 패턴이 인쇄된 것일 수 있으며, 예를 들어, 일반 인쇄회로기판(PCB: Printed Circuit Board), 메탈 코아(Metal Core) PCB, 연성(Flexible) PCB, 세라믹 PCB, FR-4 기판 등을 포함할 수 있다. The support member 1532 may have a circuit pattern printed on an insulator, and for example, a general printed circuit board (PCB), a metal core PCB, a flexible PCB, a ceramic PCB , FR-4 substrates, and the like.

또한, 상기 지지부재(1532)은 빛을 효율적으로 반사하는 재질로 형성되거나, 표면이 빛이 효율적으로 반사되는 컬러, 예를 들어 백색, 은색 등의 코팅층될 수 있다.In addition, the support member 1532 may be formed of a material that reflects light efficiently, or a surface may be coated with a color such as white, silver, etc., in which the light is efficiently reflected.

상기 지지부재(1532) 상에는 적어도 하나의 발광 소자 패키지(30)가 탑재될 수 있다. 상기 발광 소자 패키지(30) 각각은 적어도 하나의 LED(LED: Light Emitting Diode) 칩을 포함할 수 있다. 상기 LED 칩은 적색, 녹색, 청색 또는 백색 등과 같은 가시 광선 대역의 발광 다이오드 또는 자외선(UV, Ultra Violet)을 발광하는 UV 발광 다이오드를 포함할 수 있다.At least one light emitting device package 30 may be mounted on the support member 1532. Each of the light emitting device packages 30 may include at least one light emitting diode (LED) chip. The LED chip may include a light emitting diode in a visible light band such as red, green, blue, or white, or a UV light emitting diode emitting ultraviolet (UV) light.

상기 발광모듈(1530)은 색감 및 휘도를 얻기 위해 다양한 발광 소자 패키지(30)의 조합을 가지도록 배치될 수 있다. 예를 들어, 고 연색성(CRI)을 확보하기 위해 백색 발광 다이오드, 적색 발광 다이오드 및 녹색 발광 다이오드를 조합하여 배치할 수 있다.The light emitting module 1530 may be arranged to have a combination of various light emitting device packages 30 to obtain color and brightness. For example, a white light emitting diode, a red light emitting diode, and a green light emitting diode may be combined to secure high color rendering (CRI).

상기 연결 단자(1520)는 상기 발광모듈(1530)과 전기적으로 연결되어 전원을 공급할 수 있다. 상기 연결 단자(1520)는 소켓 방식으로 외부 전원에 돌려 끼워져 결합되지만, 이에 대해 한정하지는 않는다. 예를 들어, 상기 연결 단자(1520)는 핀(pin) 형태로 형성되어 외부 전원에 삽입되거나, 배선에 의해 외부 전원에 연결될 수도 있는 것이다.The connection terminal 1520 may be electrically connected to the light emitting module 1530 to supply power. The connection terminal 1520 is inserted into and coupled to an external power source in a socket manner, but is not limited thereto. For example, the connection terminal 1520 may be formed in a pin shape and inserted into an external power source, or may be connected to the external power source by a wire.

실시 예는 발광 소자(100)를 패키징한 패키지를 상기 기판 상에 배열하여 발광 모듈로 구현되거나, 도 1과 같은 발광 소자를 상기 기판 상에 배열하여 패키징하여 발광 모듈로 구현될 수 있다.
The embodiment may be implemented as a light emitting module by arranging a package in which the light emitting device 100 is packaged on the substrate, or may be implemented as a light emitting module by arranging and packaging a light emitting device as shown in FIG. 1 on the substrate.

이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.Features, structures, effects, and the like described in the above embodiments are included in at least one embodiment of the present invention, and are not necessarily limited to only one embodiment. Furthermore, the features, structures, effects, and the like illustrated in each embodiment may be combined or modified with respect to other embodiments by those skilled in the art to which the embodiments belong. Therefore, it should be understood that the present invention is not limited to these combinations and modifications.

100: 발광 소자 110: 제1도전형 반도체층
115: 전극 120: 활성층
130: 제2도전형 반도체층 135: 발광 구조층
162,190:절연층 148: 전도층
150: 제1전극층 152:반사층
154: 확산층 172:제2전극층
176: 접합층 178: 기판100: light emitting element 110: first conductive semiconductor layer
115: electrode 120: active layer
130: second conductive semiconductor layer 135: light emitting structure layer
162, 190: insulating layer 148: conductive layer
150: first electrode layer 152: reflection layer
154: diffusion layer 172: second electrode layer
176: bonding layer 178: substrate

Claims (15)

제1도전형 반도체층, 상기 제1도전형 반도체층 아래에 활성층, 및 상기 활성층 아래에 제2도전형 반도체층을 포함하는 발광 구조층;
상기 발광 구조층 아래에 배치되며 상기 제2도전형 반도체층에 접촉된 제1전극층;
상기 제1전극층부터 상기 제1도전형 반도체층의 상부 아래까지 관통된 적어도 하나의 구멍;
상기 제1전극층 아래에 배치되며 일부가 상기 구멍의 둘레에 배치된 제1절연층;
상기 제1절연층의 아래에 배치되며 접촉 전극이 상기 구멍을 통해 상기 제1도전형 반도체층에 접촉된 제2전극층;
상기 발광 구조층의 측면 및 상면에 형성된 제2절연층; 및
상기 발광 구조층 상에 배치되며 접촉부가 상기 제1전극층의 일부에 접촉된 패드를 포함하는 발광 소자.A light emitting structure layer including a first conductive semiconductor layer, an active layer under the first conductive semiconductor layer, and a second conductive semiconductor layer under the active layer;
A first electrode layer disposed under the light emitting structure layer and in contact with the second conductive semiconductor layer;
At least one hole penetrating from the first electrode layer to an upper portion of the first conductive semiconductor layer;
A first insulating layer disposed below the first electrode layer and partially disposed around the hole;
A second electrode layer disposed under the first insulating layer and having a contact electrode contacting the first conductive semiconductor layer through the hole;
A second insulating layer formed on side and top surfaces of the light emitting structure layer; And
And a pad disposed on the light emitting structure layer and having a contact portion in contact with a portion of the first electrode layer. 제1항에 있어서, 상기 제1전극층은 상기 제2도전형 반도체층의 하면에 오믹 접촉된 전도층; 상기 전도층 아래에 배치된 반사층; 및 상기 반사층 아래에 배치된 확산층을 포함하는 발광 소자.The semiconductor device of claim 1, wherein the first electrode layer comprises: a conductive layer in ohmic contact with a bottom surface of the second conductive semiconductor layer; A reflective layer disposed below the conductive layer; And a diffusion layer disposed under the reflective layer. 제2항에 있어서, 상기 확산층의 접촉부는 상기 제2도전형 반도체층의 하면 외측부 및 상기 패드의 접촉부와 접촉되는 발광 소자.The light emitting device of claim 2, wherein the contact portion of the diffusion layer is in contact with an outer side portion of the bottom surface of the second conductive semiconductor layer and a contact portion of the pad. 제2항에 있어서, 상기 확산층의 접촉부는 상기 발광 구조층의 측면보다 더 외측에 배치되는 발광 소자.The light emitting device of claim 2, wherein the contact portion of the diffusion layer is disposed outside the side surface of the light emitting structure layer. 제1항 또는 제2항에 있어서, 상기 구멍은 복수개인 것을 포함하는 발광 소자.The light emitting device according to claim 1 or 2, wherein the hole includes a plurality of holes. 제1항 또는 제2항에 있어서, 상기 제2전극층의 아래에 접합층 및 상기 접합층 아래에 기판을 포함하는 발광 소자.The light emitting device of claim 1 or 2, further comprising a bonding layer under the second electrode layer and a substrate under the bonding layer. 제6항에 있어서, 상기 기판은 전도성 기판을 포함하는 발광 소자.The light emitting device of claim 6, wherein the substrate comprises a conductive substrate. 제1항 또는 제2항에 있어서, 상기 제1도전형 반도체층의 상면은 요철 형상을 갖는 광 추출 구조를 포함하는 발광 소자.The light emitting device of claim 1, wherein an upper surface of the first conductive semiconductor layer includes a light extraction structure having an uneven shape. 제2항에 있어서, 상기 제1절연층은 상기 확산층의 접촉부의 측면에 더 배치되는 발광소자.The light emitting device of claim 2, wherein the first insulating layer is further disposed on a side surface of the contact portion of the diffusion layer. 제2항에 있어서, 상기 확산층의 접촉부와 상기 제1전극층의 접촉 전극 사이의 간격은 상기 발광 구조층의 너비의 1/3 이상으로 이격되는 발광 소자.The light emitting device of claim 2, wherein a distance between the contact portion of the diffusion layer and the contact electrode of the first electrode layer is spaced apart by at least one third of the width of the light emitting structure layer. 제6항에 있어서, 상기 기판의 측면을 수직한 선상과 상기 발광 구조층 사이의 간격은 20㎛ 이하인 발광 소자.The light emitting device of claim 6, wherein a distance between the line perpendicular to the side of the substrate and the light emitting structure layer is 20 μm or less. 제1항에 있어서, 상기 패드는 복수개가 서로 이격되는 발광 소자.The light emitting device of claim 1, wherein the pads are spaced apart from each other. 제1항에 있어서, 상기 제1전극층의 접촉 전극은 상기 제1도전형 반도체층의 Ga-face에 접촉되는 발광 소자.The light emitting device of claim 1, wherein the contact electrode of the first electrode layer is in contact with a Ga-face of the first conductive semiconductor layer. 제 1 항 내지 제 13 항 중 어느 한 항의 발광 소자를 포함하는 조명시스템.An illumination system comprising the light emitting element of any one of claims 1 to 13. 성장 기판 위에 제1도전형 반도체층, 활성층 및 제2도전형 반도체층을 포함하는 발광 구조층을 형성하는 단계;
상기 발광 구조층 위에 제2전극층을 형성하는 단계;
상기 제2전극층부터 상기 제1도전형 반도체층의 일부가 노출되는 깊이까지 구멍을 형성하는 단계;
상기 제2전극층 및 상기 구멍에 제1절연층을 형성하는 단계;
상기 제2전극층 및 상기 구멍을 통해 제1전극층을 형성하여, 상기 제1전극층의 일부를 상기 제1도전형 반도체층에 접촉시키는 단계;
상기 성장 기판을 제거하는 단계;
상기 발광 구조층의 둘레를 에칭하는 단계;
상기 발광 구조층의 표면에 제2절연층을 형성하는 단계; 및
상기 제2절연층 상에 패드를 형성하며, 상기 패드의 일부를 상기 제2전극층에 접촉시키는 단계를 포함하는 발광 소자 제조방법.
Forming a light emitting structure layer including a first conductive semiconductor layer, an active layer, and a second conductive semiconductor layer on the growth substrate;
Forming a second electrode layer on the light emitting structure layer;
Forming a hole from the second electrode layer to a depth at which a portion of the first conductive semiconductor layer is exposed;
Forming a first insulating layer in the second electrode layer and the hole;
Forming a first electrode layer through the second electrode layer and the hole to contact a portion of the first electrode layer with the first conductive semiconductor layer;
Removing the growth substrate;
Etching a circumference of the light emitting structure layer;
Forming a second insulating layer on a surface of the light emitting structure layer; And
Forming a pad on the second insulating layer, and contacting a part of the pad with the second electrode layer.
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