KR20130013397A - 트랜지스터 어레이 기판 및 그의 제조방법 - Google Patents

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Abstract

본 발명은 기판 상에 순차적으로 적층된 제1 커버층, 메인층 및 제2 커버층을 포함한 삼중층 구조의 제1 금속막을 패터닝하여, 게이트라인, 제1 게이트패드층, 상기 게이트전극, 공통라인 및 스토리지 하부전극을 형성하는 단계; 상기 기판 상의 전면에 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 액티브층 및 에치스토퍼를 형성하는 단계; 상기 게이트절연막 상에 순차적으로 적층된 상기 제1 커버층, 상기 메인층, 상기 제2 커버층을 포함한 삼중층 구조의 제2 금속막을 패터닝하여, 데이터라인, 제1 데이터패드층, 소스전극, 드레인전극 및 스토리지 연장전극을 형성하는 단계; 상기 게이트절연막 상의 전면에 보호막을 형성하는 단계; 화소전극홀, 게이트패드홀, 및 데이터패드홀을 형성하는 단계; 및 상기 보호막 상의 제3 금속막을 패터닝하여, 화소전극, 스토리지 상부전극, 제2 게이트패드층 및 제2 데이터패드층을 형성하는 단계를 포함하는 트랜지스터 어레이 기판의 제조방법을 제공한다.

Description

트랜지스터 어레이 기판 및 그의 제조방법{Transistor Array Substrate and Manufacturing Method of the same}
본 발명은 능동 매트릭스 구동방식의 평판표시장치에 적용되어, 복수의 화소에 대응한 복수의 화소영역을 정의하고, 복수의 화소를 선택적으로 구동시키는 트랜지스터 어레이 기판 및 그를 제조하는 방법에 관한 것이다.
최근, 본격적인 정보화 시대로 접어듦에 따라 전기적 정보신호를 시각적으로 표현하는 디스플레이(display)분야가 급속도로 발전해 왔고, 이에 부응하여 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 여러 가지 다양한 평판표시장치(Flat Display Device)가 개발되어 기존의 브라운관(Cathode Ray Tube: CRT)을 빠르게 대체하고 있다.
이 같은 평판표시장치의 구체적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 유기전계발광 표시장치(Organic Light Emitting Display: OLED), 전기영동표시장치(Electrophoretic Display: EPD, Electric Paper Display), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro luminescence Display Device: ELD) 및 전기습윤표시장치(Electro-Wetting Display: EWD) 등을 들 수 있다. 이들은 공통적으로 영상을 구현하는 평판표시패널을 필수적인 구성요소로 하는데, 평판 표시패널은 고유의 발광물질 또는 편광물질층을 사이에 두고 대면 합착된 한 쌍의 기판을 포함하여 이루어진다.
한편, 평판 표시패널의 구동 방식은 크게 수동 매트릭스 구동 방식(Passive Matrix Driving Mode)과 능동 매트릭스 구동 방식(Active Matrix Driving Mode)으로 구분될 수 있다.
수동 매트릭스 구동 방식은 게이트라인과 데이터라인의 교차 영역에 복수의 화소를 형성시키고, 서로 교차하는 게이트라인과 데이터라인에 신호를 인가하여 각 화소를 구동시키는 방식이다. 이러한 수동 매트릭스 구동 방식은 간단하게 제어할 수 있다는 장점이 있는 반면, 게이트라인 및 데이터라인에 각각 인가된 신호가 그들에 대응하는 여러 개의 화소에 영향을 주어, 각 화소를 독립적으로 구동시키기 어려우므로, 낮은 선명도 및 긴 응답속도를 갖는 단점이 있고, 그로 인해 고해상도 실현이 어려운 단점이 있다.
능동 매트릭스 구동 방식은 복수의 화소에 각각 대응하는 복수의 스위칭소자를 포함한 트랜지스터 어레이를 이용하여, 복수의 화소를 선택적으로 구동시키는 방식이다. 이러한 능동 매트릭스 구동 방식은 복잡하게 제어해야 하는 단점이 있는 반면, 선택적으로 턴온-턴오프될 수 있는 복수의 트랜지스터를 통해 각 화소를 독립적으로 구동시킬 수 있어, 수동 매트릭스 구동 방식보다 높은 선명도 및 짧은 응답속도를 실현할 수 있는 장점, 및 이로 인해 고해상도에 유리한 장점이 있다.
일반적으로 트랜지스터 어레이는 복수의 화소에 각각 대응한 복수의 화소영역을 정의하도록 교차 배치되는 게이트라인(Gate Line)과 데이터라인(Data Line), 게이트라인의 종단에 형성되는 게이트패드, 데이터라인의 종단에 형성되는 데이터패드, 게이트라인과 데이터라인의 교차 영역에 배치되는 복수의 박막트랜지스터(Thin Film Transistor), 및 복수의 화소영역에 각각 형성되는 복수의 화소전극을 포함한다.
박막트랜지스터는 게이트라인과 연결되는 게이트전극, 데이터라인과 연결되는 소스전극, 각 화소에 대응한 화소전극과 연결되는 드레인전극, 게이트절연층을 사이에 두고 게이트전극과 적어도 일부 오버랩하여, 게이트전극의 전압레벨에 따라 소스전극과 드레인전극 사이에 채널(channel)을 형성하는 액티브층을 포함한다. 이러한 박막트랜지스터는 게이트라인의 신호에 응답하여 턴온하면, 데이터라인의 신호를 화소전극으로 인가한다.
박막트랜지스터는 그 상부의 보호막에 의해 커버되고, 복수의 화소전극은 보호막 상에 형성된다.
트랜지스터 어레이 기판은 게이트패드 상의 적어도 일부에 대응하여 보호막과 게이트절연막을 관통하는 제1 콘택홀 및 데이터패드 상의 적어도 일부에 대응하여 보호막을 관통하는 제2 콘택홀을 더 포함한다. 이때, 제1 및 제2 콘택홀을 통해, 게이트패드와 데이터패드가 외부로드와 접속될 수 있다.
그리고, 트랜지스터 어레이 기판은 박막트랜지스터의 드레인전극 상의 적어도 일부에 대응하여 보호막을 관통하는 제3 콘택홀을 더 포함한다. 이때의 제3 콘택홀을 통해 복수의 박막트랜지스터와 복수의 화소전극이 서로 연결될 수 있다.
한편, 박막트랜지스터의 액티브층은 비정질실리콘(amorphous silicon, a-Si) 및 결정질실리콘(poly silicon, p-Si)과 같은 실리콘반도체로 형성되는 것이 일반적이다. 그러나, 최근 결정질실리콘에 비해 저온분위기에서 적층될 수 있으면서도, 비정질실리콘보다 높은 전하이동도 및 안정적인 정전특성을 갖는 산화물반도체가 새로운 액티브층의 재료로 제안되었다.
그런데, 산화물반도체는 주위의 유전율 변화에 민감한 정전특성을 갖는 단점이 있으므로, 이를 보완하기 위하여, 산화물반도체의 액티브층 상, 하부에 인접하게 배치되는 게이트절연막과 보호막은 각 영역 별 균일한 유전율을 확보할 수 있는 산화물계 절연물질로 형성되어야 한다.
이때, 산화물계 절연물질은 건식식각 공정보다 습식식각 공정에서 안정적으로 패터닝될 수 있는 것으로 알려져 있고, 특히, BOE(HF+NH4F)을 식각액으로 이용한 습식식각 공정에서 가장 유리한 것으로 알려져 있다.
이에, 제1 내지 제3 콘택홀의 형성 단계에서, 게이트패드, 데이터패드 및 드레인전극 각각의 적어도 일부가 보호막 또는 게이트절연막을 패터닝하기 위한 식각액에 노출됨에 따라, 그 표면이 손상되는 문제점이 있다.
즉, 도 1에 도시한 바와 같이, 게이트패드, 데이터패드 및 드레인전극 등을 형성하는 금속층은 식각액에 노출되어 쉽게 산화 또는 부식됨에 따라, 매끈한 표면을 가질 수 없다. 이로 인해, 제1 내지 제3 콘택홀에 의해 노출되는 게이트패드, 데이터패드 및 드레인전극 각각의 일부 상에 접하여 형성되어야 할 다른 금속층들이 게이트패드, 데이터패드 및 드레인전극과 적절히 연결될 수 없고, 그 사이의 계면에서의 접촉저항도 증가하여, 소비전력 증가, 화소불균일로 인한 화질저하 및 접속불량 등을 초래함으로써, 트랜지스터 어레이 기판의 소자신뢰도를 저하시키는 문제점이 있다.
본 발명은 산화물반도체의 액티브층 및 그 상, 하부에 인접한 산화물계 절연물질의 게이트절연막과 보호막을 포함하면서도, 소자신뢰도를 향상시킬 수 있는 트랜지스터 어레이 기판 및 그의 제조방법을 제공하기 위한 것이다.
이와 같은 과제를 해결하기 위하여, 본 발명은 기판; 상기 기판 상에 제1 금속막으로 형성되는 제1 방향의 게이트라인과, 상기 게이트라인 종단의 제1 게이트패드층; 상기 기판 상에 상기 제1 금속막으로 형성되고, 상기 게이트라인에서 절연되는 제1 방향의 공통라인과, 상기 공통라인의 일부로 이루어진 스토리지 하부전극; 상기 기판 상의 전면에 형성되어, 상기 게이트라인, 상기 제1 게이트패드층 및 상기 공통라인을 커버하는 게이트절연막; 상기 게이트라인과 함께 각 화소에 대응한 화소영역을 정의하도록, 상기 게이트절연막 상에 제2 금속막으로 형성되고 상기 제1 방향에 수직한 제2 방향의 데이터라인과, 상기 데이터라인 종단의 제1 데이터패드층; 상기 게이트라인과 상기 데이터라인의 교차영역에 배치되는 박막트랜지스터; 상기 게이트절연막 상의 전면에 형성되어, 상기 박막트랜지스터, 상기 데이터라인 및 상기 제1 데이터패드층을 커버하는 보호막; 상기 제1 게이트패드층 상의 적어도 일부에 대응하여 상기 보호막과 상기 게이트절연막을 관통하는 게이트패드홀; 상기 제1 데이터패드층 상의 적어도 일부에 대응하여 상기 보호막을 관통하는 데이터패드홀; 상기 보호막 상의 상기 화소영역에 형성되고, 상기 박막트랜지스터와 연결되는 화소전극; 및 상기 보호막 상에 상기 화소전극에서 연장되어, 상기 스토리지 하부전극과 적어도 일부 오버랩하는 스토리지 상부전극을 포함하고, 상기 제1 및 제2 금속막 각각은 순차 적층된 제1 커버층, 메인층 및 제2 커버층을 포함한 3중층 구조로 이루어지는 트랜지스터 어레이 기판을 제공한다.
그리고, 본 발명은 기판 상에 순차적으로 적층된 제1 커버층, 메인층 및 제2 커버층을 포함한 삼중층 구조의 제1 금속막을 패터닝하여, 제1 방향의 게이트라인, 상기 게이트라인 종단의 제1 게이트패드층, 상기 게이트라인에서 분기된 게이트전극, 상기 게이트라인과 게이트전극에서 절연된 제1 방향의 공통라인 및 상기 공통라인의 일부로 이루어진 스토리지 하부전극을 형성하는 단계; 상기 기판 상의 전면에, 상기 게이트라인, 제1 게이트패드층, 게이트전극, 공통라인 및 스토리지 하부전극을 커버하는 게이트절연막을 형성하는 단계; 상기 게이트절연막 상에 상기 게이트전극과 적어도 일부 오버랩하는 액티브층, 및 상기 액티브층 중 채널영역을 포함한 일부 상의 에치스토퍼를 형성하는 단계; 상기 게이트절연막 상에 순차적으로 적층된 상기 제1 커버층, 상기 메인층, 상기 제2 커버층을 포함한 삼중층 구조의 제2 금속막을 패터닝하여, 상기 게이트라인과 교차되어 각 화소에 대응한 화소영역을 정의하는 제2 방향의 데이터라인, 상기 데이터라인 종단의 제1 데이터패드층, 상기 데이터라인에서 분기되어 상기 액티브층 상의 일측에 접하는 소스전극, 상기 채널영역을 사이에 두고 상기 소스전극에서 이격되어 상기 액티브층 상의 다른 일측에 접하는 드레인전극, 및 상기 드레인전극에서 연장되어 상기 스토리지 하부전극과 적어도 일부 오버랩하는 스토리지 연장전극을 형성하는 단계; 상기 게이트절연막 상의 전면에, 상기 데이터라인, 제1 데이터패드층, 소스전극, 드레인전극 및 스토리지 연장전극을 커버하는 보호막을 형성하는 단계; 상기 드레인전극 상의 일부에 대응하여 상기 보호막을 관통하는 화소전극홀, 상기 제1 게이트패드층 상의 일부에 대응하여 상기 게이트절연막과 상기 보호막을 관통하는 게이트패드홀, 및 상기 제1 데이터패드층 상의 일부에 대응하여 상기 보호막을 관통하는 데이터패드홀을 형성하는 단계; 및 상기 보호막 상의 제3 금속막을 패터닝하여, 화소영역에 배치되는 화소전극, 상기 화소전극에서 연장되어 상기 스토리지 하부전극 및 상기 스토리지 연장전극 각각과 적어도 일부 오버랩하고 상기 화소전극홀을 통해 상기 스토리지 연장전극에 연결되는 스토리지 상부전극, 상기 게이트패드홀을 통해 상기 제1 게이트패드층 상의 일부에 접하는 제2 게이트패드층, 및 상기 데이터패드홀을 통해 상기 제1 데이터패드층 상의 일부에 접하는 제2 데이터패드층을 형성하는 단계를 포함하는 트랜지스터 어레이 기판의 제조방법을 제공한다.
이상과 같이, 본 발명에 따른 트랜지스터 어레이 기판은 순차 적층된 제1 커버층, 메인층 및 제2 커버층을 포함한 삼중층구조의 제1 또는 제2 금속막으로 형성되는 게이트라인, 데이터라인, 공통라인, 게이트전극, 스토리지 하부전극, 제1 게이트패드층, 소스전극, 드레인전극, 스토리지 연장전극 및 제1 데이터패드층을 포함한다.
이에 따라, 제1 및 제2 커버층에 의해, 제1 또는 제2 금속층이 쉽게 떨어지지 않고, 식각액에 노출되더라도 쉽게 부식되지 않으므로, 트랜지스터 어레이 기판의 소자 신뢰도가 향상될 수 있다.
또한, 본 발명에 따른 트랜지스터 어레이 기판의 제조방법은 커버층, 메인층 및 제2 커버층을 일괄적으로 패터닝 한 후, 제2 커버층만을 추가적으로 패터닝하는 단계를 포함함으로써, 제2 커버층 측면에 외부로 돌출된 팁을 제거할 수 있어, 게이트라인, 데이터라인, 공통라인, 게이트전극, 스토리지 하부전극, 제1 게이트패드층, 소스전극, 드레인전극, 스토리지 연장전극 및 제1 데이터패드층이 테이퍼 단면 형태로 형성될 수 있다. 그러므로, 그 상부에 형성되는 게이트절연막 또는 보호막에 크랙이 발생하는 것을 방지할 수 있어, 트랜지스터 어레이 기판의 소자 신뢰도가 향상될 수 있다.
도 1은 종래기술에 있어서, 식각액에 의한 금속막 표면의 손상을 나타낸 이미지이다.
도 2는 본 발명의 실시예에 따른 트랜지스터 어레이 기판을 나타낸 평면도이다.
도 3은 도 2의 A-A', B-B' 및 C-C'를 나타낸 단면도이다.
도 4a는 도 3의 게이트전극, 스토리지 하부전극 및 제1 게이트패드층을 나타낸 확대도이고, 도 4b는 도 3의 소스전극, 드레인전극, 스토리지 연장전극 및 제1 데이터패드층을 나타낸 확대도이다.
도 5a 및 도 5b는 본 발명의 실시예에 따른 트랜지스터 어레이 기판에 있어서, 콘택홀에 의해 노출된 금속막 표면을 나타낸 이미지이다.
도 6은 본 발명의 실시예에 따른 트랜지스터 어레이 기판의 제조방법을 나타낸 순서도이다.
도 7은 도 6에 도시한 "삼중층 구조의 제1 금속막을 패터닝하는 단계" 또는 "삼중층 구조의 제2 금속막을 패터닝하는 단계"를 나타낸 순서도이다.
도 8a 내지 도 8g, 도 9, 도 10, 도 11a 내지 도 11e, 및 도 12 내지 도 14는 도 6 및 도 7에 도시한 트랜지스터 어레이 기판의 제조방법에 있어서, 각 단계 별 A-A', B-B' 및 C-C'를 나타낸 공정단면도이다.
도 15a 내지 도 15e는 도 7에 도시한 "제2 커버층을 추가적으로 패터닝하는 단계"의 유무에 따른 금속막의 테이퍼 단면 차이와 그 상부에 형성되는 적층물의 단면 차이를 나타낸 이미지이다.
이하, 본 발명의 실시예에 따른 트랜지스터 어레이 기판의 제조방법에 대하여, 첨부한 도면을 참고로 하여 상세히 설명하기로 한다.
우선, 도 2, 도 3, 도 4a, 도 4b, 도 5a 및 도 5b를 참조하여, 본 발명의 실시예에 따른 트랜지스터 어레이 기판에 대해 설명한다.
도 2는 본 발명의 실시예에 따른 트랜지스터 어레이 기판을 나타낸 평면도이다. 여기서, 도 2는 편의상 트랜지스터 어레이 기판에 의해 정의되는 복수의 화소 중 하나의 화소에 대해서만 나타낸 도면이다. 그리고, 도 3은 도 2의 A-A', B-B' 및 C-C'를 나타낸 단면도이다. 도 4a는 도 3의 게이트전극, 스토리지 하부전극 및 제1 게이트패드층을 나타낸 확대도이고, 도 4b는 도 3의 소스전극, 드레인전극, 스토리지 연장전극 및 제1 데이터패드층을 나타낸 확대도이다. 도 5a 및 도 5b는 본 발명의 실시예에 따른 트랜지스터 어레이 기판에 있어서, 콘택홀에 의해 노출된 금속막 표면을 나타낸 이미지이다.
도 2에 도시한 바와 같이, 본 발명의 실시예에 따른 트랜지스터 어레이 기판은 제1 방향(도 2에서 "가로방향"으로 도시함)의 게이트라인(GL: Gate Line), 게이트라인(GL)의 종단에 형성되는 게이트패드(GP), 게이트라인(GL)과 이격되고 게이트라인(GL)과 평행한 제1 방향의 공통라인(CL: Common Line), 게이트라인(GL)에 교차하는 제2 방향(도 2에서 "세로방향"으로 도시함)의 데이터라인(DL: Data Line), 데이터라인(DL)의 종단에 형성되는 데이터패드(DP), 및 게이트라인(GL)과 데이터라인(DL)이 교차하는 영역에 배치되는 박막트랜지스터(TFT: Thin Film Transistor)을 포함한다.
이때, 게이트라인(GL)과 데이터라인(DL)은 서로 교차 배치되어, 각 화소에 대응한 화소영역을 정의한다.
그리고, 게이트패드(GP)는 게이트패드홀(H_GP)을 포함하고, 데이터패드(DP)는 데이터패드홀(H_DP)을 포함하며, 이러한 게이트패드(GP) 및 데이터패드(DP)는 외부와 연결되는 단자로 이용된다.
트랜지스터 어레이 기판은 각 화소영역에 배치되고 화소전극홀(H_PE)을 통해 박막트랜지스터(TFT)에 연결되는 화소전극(PE)을 더 포함한다.
또는, 트랜지스터 어레이 기판은 화소전극과 함께 각 화소영역에 배치되고, 공통전극홀(H_CE)을 통해 공통라인(CL)과 연결되는 공통전극(CE)을 더 포함할 수 있다. 이때, 화소전극(PE)과 공통전극(CE)은 각 화소영역에서 서로 교번하는 가지 형태로 배치된다.
트랜지스터 어레이 기판은 화소전극(PE)과 공통전극(CE) 사이의 전압차를 일정시간동안 유지시키기 위하여, 화소전극(PE)과 공통전극(CE) 사이에 병렬로 연결되는 스토리지 커패시터(Cst)를 더 포함한다.
스토리지 커패시터(Cst)는 공통라인(CL)의 일부로 이루어진 스토리지 하부전극과, 화소전극(PE)에서 연장된 스토리지 상부전극이 서로 오버랩하는 영역에서 발생된다. 그리고, 트랜지스터 어레이 기판은 한정된 영역에서 스토리지 커패시터의 용량을 더 증가시키기 위하여,박막트랜지스터(TFT)의 드레인전극에서 연장되어 스토리지 하부전극과 스토리지 상부전극 각각과 적어도 일부 오버랩하는 스토리지 연장전극을 더 포함한다.
도 3의 A-A'에 도시한 바와 같이, 박막트랜지스터(TFT)는 기판(110) 상에 게이터라인(미도시, 도 2의 "GL"에 해당함)에서 분기되어 형성된 게이트전극(121), 기판(110) 상의 전면에 형성되어 게이트전극(121)을 커버하는 게이트절연막(130), 게이트절연막(130) 상에 형성되고 게이트전극(121)과 적어도 일부 오버랩하는 액티브층(140), 액티브층(140) 중 채널영역을 포함한 일부 상에 형성되는 에치스토퍼(150, Etch Stoper), 게이트절연막(130) 상에 데이터라인(도 2의 "DL"에 해당함)에서 분기되어 액티브층(140) 상의 일측에 접하도록 형성되는 소스전극(161), 및 채널영역을 사이에 두고 소스전극(161)과 이격되어 액티브층(140) 상의 다른 일측에 접하도록 형성되는 드레인전극(162)을 포함한다. 이러한 박막트랜지스터(TFT)는 게이트절연막(130) 상의 전면에 형성되는 보호막(170)에 의해 커버된다.
액티브층(140)은 실리콘반도체보다 높은 전하이동도 및 안정적인 정전특성을 갖는 것으로 알려진 AxByCzO(x, y, z ≥ 0)의 산화물반도체로 선택된다. 이때, A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf 및 Zr 중에서 선택된다. 특히, 액티브층(140)은 ZnO, InGaZnO4, ZnInO, ZnSnO, InZnHfO, SnInO 및 SnO 중에서 선택될 수 있으나, 본 발명은 이에 국한되지 않는다.
게이트절연막(130)은 산화물계 절연물질의 단일층, 또는 산화물계 절연물질과 질화물계 절연물질을 포함한 서로 다른 둘 이상의 절연물질을 적층한 복수층으로 형성될 수 있다.
질화물계 절연물질의 대표적인 예로는 질화규소(SiNx)를 들 수 있다. 질화규소(SiNx)는 비교적 높은 유전율을 가져서, 비교적 얇은 두께로도 적정 수준의 커패시턴스를 확보할 수 있는 장점이 있는 반면, 적층 시에 질소와 규소의 조성비를 일정하게 유지할 수 없어, 각 영역 별로 다른 유전율을 띄게 하는 단점이 있다.
즉, 게이트절연막(130)이 질화규소(SiNx)의 단일층 또는 질화규소(SiNx)의 제2 게이트절연막(132)을 포함하여 이루어진 경우, 질화규소(SiNx)을 구성한 질소(N)와 규소(Si)의 조성비가 각 영역 별로 일정하게 유지되는 것이 어렵기 때문에, 일부 영역에서 부족한 질소의 보충물로 액티브층(140)을 구성한 산화물반도체의 산소가 포획(capture)되는 문제점이 있다.
이에, 산화물반도체의 산소가 액티브층(140)과 게이트절연막(130) 사이의 계면에 밀집되면서, 액티브층(140)에 산소가 부족하게 되어, 액티브층(140)의 결정성 및 전하이동도가 저하된다.
따라서, 주위의 유전율에 민감하게 반응하는 산화물반도체의 액티브층(140)을 고려하여, 액티브층(140)의 상, 하부에 인접하게 배치된 게이트절연막(130)과 보호막(170)은 질화물계 절연물질보다 안정된 조성비로 적층될 수 있는 산화물계 절연물질로 선택된다. 이때, 산화물계 절연물질의 대표적인 예로는 산화규소(SiO2)를 들 수 있다.
예를 들어, 게이트절연막(130)은 기판(110) 상의 전면에 형성되는 SiNx의 제1 게이트절연막(131), 및 제1 게이트절연막(131) 상의 전면에 형성되는 SiO2의 제2 게이트절연막(132)의 적층 구조로 이루어지거나, SiO2의 단일층으로 이루어질 수 있다. 그리고, 보호막(170)은 SiO2로 형성될 수 있다. 이와 같이 하면, 게이트절연막(130)과 보호막(170)을 구성하는 규소(Si)와 산소(O)의 조성비가 질화물계 절연물질보다 안정적으로 유지할 수 있어, 각 영역 별 유전율 변동을 최소화할 수 있고, 산화물반도체의 산소 이탈 문제도 방지할 수 있다.
따라서, 박막트랜지스터(TFT)의 정전특성이 더욱 안정될 수 있고, 특성 균일도가 높아질 수 있어, 고해상도 또는 대형 평판표시장치의 트랜지스터 어레이 기판으로 적절히 적용될 수 있다.
화소전극(181, 도 2의 "PE"에 해당함)과 공통전극(182, 도 2의 "CE"에 해당함)은 보호막(170) 상의 화소영역에 서로 교번하여 형성된다.
스토리지 커패시터(Cst)는 기판(110) 상에 공통라인(도 2의 "CL"에 해당함)의 일부로 이루어진 스토리지 하부전극(122), 게이트절연막(130) 상에 드레인전극(162)에서 연장되어 스토리지 하부전극(122)과 적어도 일부 오버랩하도록 형성되는 스토리지 연장전극(163) 및 보호막(170) 상에 화소전극(181, 도 2의 "PE"에 해당함)에서 연장되어 스토리지 하부전극(122)과 적어도 일부 오버랩하도록 형성되는 스토리지 상부전극(183)을 포함하여 이루어진다.
이때, 스토리지 커패시터(Cst)는 게이트절연막(130)을 사이에 두고 스토리지 하부전극(122)과 스토리지 연장전극(163)이 서로 오버랩하는 영역, 및 게이트절연막(130)과 보호막(170)을 사이에 두고 스토리지 하부전극(122)과 스토리지 상부전극(183)이 서로 오버랩하는 영역에서 발생된다.
화소전극홀(H_PE)은 화소영역에 인접한 스토리지 연장전극(163) 상의 일부에 대응하여 보호막(170)을 관통하는 콘택홀이다.
이러한 화소전극홀(H_PE)을 통해, 스토리지 상부전극(183)은 스토리지 연장전극(163)에 연결되고, 이에, 스토리지 상부전극(183)에 이어진 화소전극(181, PE)은 스토리지 연장전극(163)에 이어진 드레인전극(162)에 연결된다. 그러므로, 게이트라인(도 2의 GL)의 게이트신호에 대응하여 턴온한 박막트랜지스터(TFT)는 데이터라인(도 2의 DL)의 데이터신호를 화소전극(181, PE)으로 인가한다.
도 3의 B-B'에 도시한 바와 같이, 게이트라인(도 2의 "GL"에 해당함) 종단의 게이트패드(GP)는 게이트라인(GL) 및 게이트전극(121)과 함께 기판(110) 상에 형성되는 제1 게이트패드층(123), 제1 게이트패드층(123) 상의 일부에 대응하여 게이트절연막(130)과 보호막(170)을 관통하는 게이트패드홀(H_GP), 및 화소전극(181)과 함께 보호막(170) 상에 형성되고 게이트패드홀(H_GP)을 통해 제1 게이트패드층(123)과 연결되는 제2 게이트패드층(184)을 포함하여 이루어진다.
도 3의 C-C'에 도시한 바와 같이, 데이터라인(도 2의 "DL"에 해당함) 종단의 데이터패드(DP)는 데이터라인(DL) 및 소스/드레인전극(161, 162)과 함께 게이트절연막(130) 상에 형성되는 제1 데이터패드층(164), 제1 데이터패드층(164) 상의 일부에 대응하여 보호막(170)을 관통하는 데이터패드홀(H_DP), 및 화소전극(181)과 함께 보호막(170) 상에 형성되고 데이터패드홀(H_DP)을 통해 제1 데이터패드층(164)과 연결되는 제2 데이터패드층(184)을 포함하여 이루어진다.
한편, 도 3 및 도 4a 내지 도 4b에 나타낸 바와 같이, 기판(110) 상에 형성되는 게이트라인(미도시, 도 2의 GL), 게이트라인(GL)에서 분기된 게이트전극(121), 공통라인(미도시, 도 2의 CL), 공통라인(CL)의 일부로 이루어진 스토리지 하부전극(122) 및 게이트라인(GL) 종단의 제1 게이트패드층(123)는 기판(110) 상에 순차적으로 형성되는 제1 커버층(C1), 메인층(M) 및 제2 커버층(C2)을 포함한 삼중층 구조의 제1 금속막으로 형성된다.
이와 마찬가지로, 게이트절연막(130) 상에 형성되는 데이터라인(미도시, 도 2의 DL), 데이터라인(DL)에서 분기된 소스전극(161), 소스전극(161)에서 이격된 드레인전극(162), 드레인전극(162)에서 연장된 스토리지 연장전극(163) 및 데이터라인(DL) 종단의 제1 데이터패드층(164)는 게이트절연막(130) 상에 순차적으로 형성되는 제1 커버층(C1), 메인층(M) 및 제2 커버층(C2)을 포함한 삼중층 구조의 제2 금속막으로 형성된다.
즉, 제1 및 제2 금속층은 메인층(M), 메인층(M)의 하면에 접하는 제1 커버층(C1) 및 메인층(M)의 하면에 접하는 제2 커버층(C2)을 포함하여 이루어진다.
이때, 메인층(M)은 소정의 전하이동도로 비교적 낮은 저항을 갖는 금속재료로 선택된다. 예를 들어, 메인층(M)은 Cu, Ag, Au, Al 및 W 중 어느 하나로 선택되고, 특히, Cu로 선택될 수 있다.
그리고, 메인층(M)은 평판표시장치의 사이즈에 대응한 두께로 이루어진다. 예를 들어, 메인층(M)은 8G의 평판표시장치를 기준으로, 3400ű300Å의 두께, 즉 3100Å 내지 3700Å의 두께로 형성된다.
제1 및 제2 커버층(C1, C2)은 이후 화소전극홀(H_PE), 게이트패드홀(H_GP) 및 데이터패드홀(H_DP)을 형성하기 위한 식각액에 의해 부식되는 정도가 낮고, 그 상, 하부에 배치되는 기판(110), 게이트절연막(130) 및 보호막(170)과 높은 접착력을 갖는 금속재료로 선택될 수 있다. 특히, 제1 및 제2 커버층(C1, C2)은 MoTi로 선택된다.
그리고, 제1 및 제2 금속막의 전체 두께가 4000ű300Å이 되도록, 제1 커버층(C1)은 300ű30Å의 두께, 즉, 270Å 내지 330Å의 두께로 형성된다. 그리고, 메인층(M)이 식각액에 노출되지 않도록, 제2 커버층(C2)은 300ű100Å의 두께, 즉, 200Å 내지 400Å의 두께로 형성된다.
특히, 산화물반도체의 액티브층(140)이 외부 유전율에 민감한 정전특성을 나타내어, 액티브층(140)에 인접한 게이트절연막(130)과 보호막(170)은 산화물계 절연물질로 선택된다. 이때, 산화물계 절연물질의 패터닝은 습식 식각공정을 이용하는 편이 안정적이고 보편화되어 있는 반면, 메인층(M)으로 선택되는 Cu는 식각액에 의해 용이하게 부식되는 단점이 있다.
이에, 본 발명의 실시예에 따르면, 게이트라인(GL), 데이터라인(DL), 공통라인(CL), 게이트전극(121), 스토리지 하부전극(122), 제1 게이트패드층(123), 소스전극(161), 드레인전극(162), 스토리지 연장전극(163) 및 제1 데이터패드층(164) 각각은 메인층(M) 상, 하부에 MoTi의 제2 및 제1 커버층(C2, C1)을 포함한 삼중층 구조의 제1 및 제2 금속막으로 형성된다.
이와 같이 하면, 삼중층 구조의 제1 및 제2 금속층은 메인층(M)에 의해 높은 전하이동도를 확보할 수 있을 뿐만 아니라, 메인층(M) 하부의 제1 커버층(C1)에 의해 기판(110) 또는 게이트절연막(130)과 높은 접착력을 가질 수 있어 분리 가능성을 낮출 수 있고, 메인층(M) 상부의 제2 커버층(C1)에 의해 식각액으로 인한 부식을 방지할 수 있다.
더불어, 본 발명의 실시예에 따르면, 제1 또는 제2 금속층을 패터닝하여 형성되는 게이트라인(GL), 데이터라인(DL), 공통라인(CL), 게이트전극(121), 스토리지 하부전극(122), 제1 게이트패드층(123), 소스전극(161), 드레인전극(162), 스토리지 연장전극(163) 및 제1 데이터패드층(164) 각각(이하, "금속패턴"이라 함)은, 제2 커버층(C2)을 추가적으로 더 패터닝함으로써, 테이퍼 단면 형태로 이루어진다. 이때, 테이퍼 단면은 하부면과의 내각이 40±10°, 즉 30 내지 50°이고, 상부면과의 내각이 130 내지 180°인 측면을 포함한다.
이와 같이 금속패턴은 삼중층 구조의 제1 또는 제2 금속층으로 형성되면서도, 추가적으로 더 패터닝되어 팁(Tip)을 제거한 제2 커버층(C1)을 포함하여, 테이퍼 단면으로 이루어질 수 있다. 그러므로, 금속패턴 상부에 적층되는 층이 돌출부를 포함하지 않고 평평하게 형성될 수 있다. 이에 대해서는 이하, 본 발명의 실시예에 따른 트랜지스터 어레이 기판의 제조방법에서 상세히 설명하기로 한다.
이상과 같이, 본 발명의 실시예에 따른 트랜지스터 어레이 기판은 순차적층된 제1 커버층(C1), 메인층(M) 및 제2 커버층(C2)을 포함한 삼중층구조의 제1 또는 제2 금속막(120, 160)으로 형성되는 게이트라인(GL), 데이터라인(DL), 공통라인(CL), 게이트전극(121), 스토리지 하부전극(122), 제1 게이트패드층(123), 소스전극(161), 드레인전극(162), 스토리지 연장전극(163) 및 제1 데이터패드층(164)을 포함한다.
이에, 제1 커버층(C1)에 의해 금속패턴이 용이하게 뜯어지지 않을 수 있다. 그리고, 도 5a 및 도 5b에 도시된 바와 같이, 화소전극홀(H_PE), 게이트패드홀(H_GP) 및 데이터패드홀(H_DP)에 의해 노출되는 금속패턴이 제2 커버층(C2)으로 인해 식각액에 노출되더라도 부식되지 않고 평평한 표면으로 이루어질 수 있다. 따라서, 트랜지스터 어레이 기판의 소자 신뢰도가 향상될 수 있다.
다음, 도 6과 도 7, 도 8a 내지 도 8g, 도 9, 도 10, 도 11a 내지 도 11e, 도 12 내지 도 14 및 도 15a 내지 도 15e를 참조하여, 본 발명의 실시예에 따른 트랜지스터 어레이 기판의 제조방법에 대해 설명한다.
도 6은 본 발명의 실시예에 따른 트랜지스터 어레이 기판의 제조방법을 나타낸 순서도이고, 도 7은 도 6에 도시한 "삼중층 구조의 제1 금속막을 패터닝하는 단계" 또는 "삼중층 구조의 제2 금속막을 패터닝하는 단계"를 나타낸 순서도이다. 그리고, 도 8a 내지 도 8g, 도 9, 도 10, 도 11a 내지 도 11e, 및 도 12 내지 도 14는 도 6 및 도 7에 도시한 트랜지스터 어레이 기판의 제조방법에 있어서, 각 단계 별 A-A', B-B' 및 C-C'를 나타낸 공정단면도이다. 또한, 도 15a 내지 도 15e는 도 7에 도시한 "제2 커버층을 추가적으로 패터닝하는 단계"의 유무에 따른 금속막의 테이퍼 단면 차이와 그 상부에 형성되는 적층물의 단면 차이를 나타낸 이미지이다.
도 6에 도시한 바와 같이, 본 발명의 실시예에 따른 트랜지스터 어레이 기판의 제조방법은 기판 상에 순차 적층된 제1 커버층, 메인층 및 제2 커버층을 포함한 삼중층구조의 제1 금속막을 패터닝하여, 제1 방향의 게이트라인, 게이트라인에서 분기된 게이트전극, 게이트라인 및 게이트전극에서 절연된 공통라인, 공통라인의 일부로 이루어진 스토리지 하부전극, 및 게이트라인 종단의 제1 게이트패드층을 형성하는 단계(S100), 기판 상의 전면에 게이트라인, 게이트전극, 공통라인, 스토리지 하부전극 및 제1 게이트패드층을 커버하는 게이트절연막을 형성하는 단계(S200), 및 게이트절연막 상에 게이트전극과 적어도 일부 오버랩하는 액티브층, 및 액티브층 중 채널영역을 포함한 일부 상의 에치스토퍼를 형성하는 단계(S300)를 포함한다.
그리고, 게이트절연막 상에 순차 적층된 제1 커버층, 메인층 및 제2 커버층을 포함한 삼중층구조의 제2 금속막을 패터닝하여, 게이트라인과 함께 각 화소에 대응한 화소영역을 정의하도록 제1 방향에 수직한 제2 방향의 데이터라인, 데이터라인에서 분기되어 액티브층 상의 일측에 접하는 소스전극, 채널영역을 사이에 두고 소스전극에서 이격되어 액티브층 상의 다른 일측에 접하는 드레인전극, 드레인전극에서 연장되는 스토리지 연장전극, 및 데이터라인 종단의 제1 데이터패드층을 형성하는 단계(S400), 게이트절연막 상의 전면에 데이터라인, 소스전극, 드레인전극, 스토리지 연장전극 및 제1 데이터패드층을 커버하는 보호막을 형성하는 단계(S500), 스토리지 연장전극 상의 일부에 대응하여 보호막을 관통하는 화소전극홀, 제1 게이트패드층 상의 일부에 대응하여 보호막과 게이트절연막을 관통하는 게이트패드홀, 및 제1 데이터패드층 상의 일부에 대응하여 보호막을 관통하는 데이터패드홀을 형성하는 단계(S600), 및 보호막 상의 제3 금속막을 패터닝하여, 화소영역에 배치되는 화소전극, 화소전극에서 연장되는 스토리지 상부전극, 게이트패드홀을 통해 제1 게이트패드층 상의 일부에 접하는 제2 게이트패드층, 및 데이터패드홀을 통해 제2 데이터패드층 상의 일부에 접하는 제2 데이터패드층을 형성하는 단계(S700)를 포함한다.
도 7에 도시한 바와 같이, 제1 금속막을 패터닝하는 단계(S100) 및 제2 금속막을 패터닝하는 단계(S400) 각각은 제1 커버층, 메인층 및 제2 커버층을 순차 적층하여 제1 금속막 또는 제2 금속막을 형성하는 단계(S10), 제2 커버층 상에 포토레지스트층을 형성하는 단계(s20), 포토레지스트층을 패터닝하여 금속막패턴을 형성하는 단계(S30), 금속막패턴을 이용하여, 제1 커버층, 메인층 및 제2 커버층을 일괄적으로 패터닝하는 단계(S40), 금속막패턴에 애싱처리(Ashing Treatment)를 실시하여, 보정패턴을 형성하는 단계(S50), 보정패턴을 이용하여, 제2 커버층을 추가적으로 패터닝하는 단계(S60), 및 제2 커버층 상의 보정패턴을 제거하는 단계(S70)를 포함한다.
이하에서는, 도 8a 내지 도 8g, 도 9, 도 10, 도 11a 내지 도 11e 및 도 12 내지 도 14에 도시한 공정단면도를 참조하여, 본 발명의 실시예에 따른 트랜지스터 어레이 기판의 제조방법에 대해 더욱 상세히 설명하기로 한다.
도 6 및 도 7에 도시한 바와 같이, 기판 상의 제1 금속막을 패터닝하여 게이트라인, 게이트전극, 공통라인, 스토리지 하부전극 및 제1 게이트패드층을 형성하는 단계(S100)는 기판 상에 제1 커버층, 메인층 및 제2 커버층을 포함한 삼중층구조의 제1 금속막을 형성하는 단계(S10), 제1 금속막의 제2 커버층 상에 포토레지스트층을 형성하는 단계(S20), 포토레지스트층을 패터닝하여 제1 금속막패턴을 형성하는 단계(S30), 제1 금속막패턴을 마스크로 이용하여, 제1 금속막의 제1 커버층, 메인층 및 제2 커버층을 일괄적으로 패터닝하는 단계(S40), 제1 금속막패턴에 애싱처리를 실시하여, 제1 금속막의 제2 커버층 측면에 외부로 돌출된 팁을 노출하는 제1 보정패턴을 형성하는 단계(S50), 제1 보정패턴을 마스크로 이용하는 상태에서, 제2 커버층을 추가적으로 패터닝하여, 제2 커버층의 팁을 제거하고, 게이트라인, 게이트전극, 공통라인, 스토리지 하부전극 및 제1 게이트패드층을 테이퍼 단면으로 형성하는 단계(S60) 및 게이트라인, 게이트전극, 공통라인, 스토리지 하부전극 및 제1 게이트패드층 각각 상에 잔존하는 제1 보정패턴을 제거하는 단계(S70)를 포함한다.
구체적으로, 도 8a에 도시한 바와 같이, 기판(110) 상의 전면에 제1 커버층(C1), 메인층(M) 및 제2 커버층(C2)을 순차적으로 적층하여, 제1 금속막(120)을 형성하고 (S10), 도 8b에 도시한 바와 같이, 제1 금속막(120) 상의 전면에 포토레지스트층(210)을 형성한 다음 (S20), 도 8c에 도시한 바와 같이, 포토레지스트층(도 8b의 210)을 패터닝하여, 게이트라인, 게이트전극, 공통라인, 스토리지 하부전극 및 제1 게이트패드층에 대응하는 제1 금속막패턴(211)을 형성한다. (S30)
이때, 제1 커버층(C1)은 MoTi로 선택되고, 300ű30Å의 두께, 즉, 270Å 내지 330Å의 두께를 갖는다. 제2 커버층(C2)은 제1 커버층(C1)과 마찬가지로 MoTi로 선택되고, 제1 커버층(C1)의 두께보다 큰 오차범위를 갖는 300ű100Å의 두께, 즉, 200Å 내지 400Å의 두께를 갖는다.
메인층(M)은 Cu, Ag, Au, Al 및 W 중 어느 하나로 선택되고, 특히, Cu로 선택된다. 그리고, 메인층(M)은 평판표시장치의 사이즈에 대응한 두께로 이루어지되, 8G의 평판표시장치를 기준으로, 3400ű300Å의 두께, 즉 3100Å 내지 3700Å의 두께를 갖는다.
포토레지스트층(210)은 특정 파장영역의 광에 의해서 물성이 변화하는 고분자물질인 감광성(感光性)재료로 선택된다. 이때, 감광성 재료는 광에 노출된 영역이 용매에 용해되는 포지티브타입(Positive Type)과 광에 노출된 영역이 용매에 용해되지 않는 네거티브타입(Negative Type)으로 분류되는데, 본 발명의 실시예에 따른 포토레지스트층(210)은 네거티브타입의 감광성재료로 선택될 수 있다.
이어서, 도 8d에 도시한 바와 같이, 제1 금속막패턴(211)을 마스크로 이용하여, 제1 금속막(120)의 커버층(C1), 메인층(M) 및 제2 커버층(C2)을 일괄적으로 패터닝한다. (S40)
이때, 제2 커버층(C2)과 포토레지스트층으로 이루어진 제1 금속막패턴(211) 사이의 접착력이 비교적 높은 편이어서, 그 사이의 계면으로 패터닝에 이용하는 식각액 또는 식각가스가 침투하기 어렵다. 이에, 제2 커버층(C2)이 그 측면에서 돌출된 팁(Tip)을 포함함으로써, 테이퍼 단면 형태가 아닌 게이트라인(도 2의 GL), 게이트전극(121), 공통라인(도 2의 CL), 스토리지 하부전극(122) 및 제1 게이트패드층(123)이 형성된다.
그러므로, 본 발명의 실시예에 따르면, 도 8e에 도시한 바와 같이, 제1 금속막패턴(도 8d의 211)에 애싱처리를 실시하여, 제1 금속막패턴(211)의 측면을 고르게 깍아냄으로써, 제2 커버층(C2)의 팁을 노출하는 제1 보정패턴(212)을 형성한다. (S50) 그 다음, 도 8f에 도시한 바와 같이, 제1 보정패턴(212)을 마스크로 이용하여, 제2 커버층(C2)을 추가적으로 패터닝한다. (S60)
이때, 제1 보정패턴(212)을 형성하는 단계는 80의 GAP, 280의 압력(PRES), 21000의 RF 및 60초의 공정시간을 포함한 공정조건 하에서, 1:10의 혼합비(1400:14000)로 혼합된 SF6+O2의 식각가스를 이용한 건식식각 공정으로 실시되어, 제1 금속막패턴(211)보다 일측 당 0.5㎛ 이하의 감소량으로 감소된 폭의 제1 보정패턴(212)을 형성한다.
그리고, 제2 커버층(C2)을 추가적으로 패터닝하는 단계는 80의 GAP, 280의 압력(PRES), 21000의 RF 및 10초의 공정시간을 포함한 공정조건 하에서, 40:54:15의 혼합비(4000:10800:3000)로 혼합된 SF6+O2+He의 식각가스를 이용한 건식식각 공정으로 실시된다.
이와 같이 하면, 제2 커버층(C2) 측면의 팁이 제거됨으로써, 제1 금속막(120)으로 형성되는 게이트라인(도 2의 GL), 게이트전극(121), 공통라인(도 2의 CL), 스토리지 하부전극(122) 및 제1 게이트패드층(123) 각각은 테이퍼 단면 형태를 갖는다.
이때, 테이퍼 단면 형태는 사다리꼴 형태의 단면으로써, 서로 평행한 상면과 하면, 및 30 내지 50°의 내각으로 하면과 접하고 130 내지 180°의 내각으로 상면과 접하는 측면을 포함한다.
이후, 도 8g에 도시한 바와 같이, 게이트라인(도 2의 GL), 게이트전극(121), 공통라인(도 2의 CL), 스토리지 하부전극(122) 및 제1 게이트패드층(123) 각각의 제2 커버층(C2) 상에 잔존하는 제1 보정패턴(도 8f의 212)을 제거한다. (S70)
다음, 도 6을 이어서 설명한다. 참고로, 간결한 표현을 위하여, 도 9, 도 10, 도 11a 내지 도 11e, 및 도 12 내지 도 13에서, 삼중층 구조의 제1 금속막에 대한 도시를 생략한다.
도 9에 도시한 바와 같이, 기판(110) 상의 전면에 게이트절연막(130)을 형성한다. (S200) 이때, 기판(110) 상에 기 형성된 테이퍼 단면 형태의 게이트라인(도 2의 GL), 게이트전극(121), 공통라인(도 2의 CL), 스토리지 하부전극(122) 및 제1 게이트패드층(123)은 그 상부의 게이트절연막(130)으로 커버된다.
게이트절연막(130)을 형성하는 단계(S200)는 기판(110) 상의 전면에 산화물계 절연물질을 적층하는 단계를 포함할 수 있고, 또는, 질화물계 절연물질의 제1 게이트절연막(미도시)을 형성하는 단계, 및 제1 게이트절연막 상의 전면에 산화물계 절연물질의 제2 게이트절연막(미도시)을 형성하는 단계를 포함할 수 있다.
질화물계 절연물질은 질소(N)를 포함한 조성을 갖고, 산화물계 절연물질보다 높은 유전율을 갖는 절연물질로 선택되는데, 특히, 질화규소(SiNx)로 선택될 수 있다.
산화물계 절연물질은 산소(O)를 포함한 조성을 갖고, 질화물계 절연물질보다 안정된 조성비를 유지할 수 있는 절연물질로 선택되는데, 특히, 산화규소(SiNx), 더욱 바람직하게는 SiO2로 선택될 수 있다.
도 10에 도시한 바와 같이, 게이트절연막(130) 상에 적층된 산화물반도체 박막(미도시)을 패터닝하여, 게이트전극(121)과 적어도 일부 오버랩하는 액티브층(140)을 형성하고, 액티브층(140)을 포함한 게이트절연막(130) 상에 적층된 재료층(미도시)을 패터닝하여, 액티브층(140) 중 채널영역을 포함한 일부 상을 커버하는 에치스토퍼(150)를 형성한다. (S300)
액티브층(140)은 AxByCzO(x, y, z ≥ 0)의 산화물반도체로 이루어지고, 이때의 A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf 및 Zr 중에서 선택된다. 특히, 액티브층(140)은 ZnO, InGaZnO4, ZnInO, ZnSnO, InZnHfO, SnInO 및 SnO 중에서 선택될 수 있다.
그리고, 에치스토퍼(150)는, 이후 제2 금속막을 패터닝하는 단계(S400)에서 이용되는 식각액 또는 식각가스에 비교적 높은 식각비를 갖는 재료로 선택된다. 예를 들어, 에치스토퍼(150)는 SiOx, SiNx, SiOCx 및 SiONx 중 적어도 하나의 무기물, 또는 유기물과 고분자유기물 중 적어도 하나로 선택될 수 있고, 특히, SiOx로 선택될 수 있다.
다음, 도 6 및 도 7에 도시한 바와 같이, 게이트절연막 상의 제2 금속막을 패터닝하여 데이터라인(도 2의 DL), 소스전극(161), 드레인전극(162), 스토리지 연장전극(163) 및 제1 데이터패드층(164)을 형성하는 단계(S400)는 게이트절연막 상에 제1 커버층, 메인층 및 제2 커버층을 포함한 삼중층구조의 제2 금속막을 형성하는 단계(S10), 제2 금속막의 제2 커버층 상에 포토레지스트층을 형성하는 단계(S20), 포토레지스트층을 패터닝하여 제2 금속막패턴을 형성하는 단계(S30), 제2 금속막패턴을 마스크로 이용하여, 제2 금속막의 제1 커버층, 메인층 및 제2 커버층을 일괄적으로 패터닝하는 단계(S40), 제2 금속막패턴에 애싱처리를 실시하여, 제2 금속막의 제2 커버층 측면에 외부로 돌출된 팁을 노출하는 제2 보정패턴을 형성하는 단계(S50), 제2 보정패턴을 마스크로 이용하는 상태에서, 제2 커버층을 추가적으로 패터닝하여, 제2 커버층의 팁을 제거하고, 데이터라인, 소스전극, 드레인전극, 스토리지 연장전극 및 제1 데이터패드층을 테이퍼 단면으로 형성하는 단계(S60) 및 데이터라인, 소스전극, 드레인전극, 스토리지 연장전극 및 제1 데이터패드층 각각 상에 잔존하는 제2 보정패턴을 제거하는 단계(S70)를 포함한다.
구체적으로, 도 11a에 도시한 바와 같이, 액티브층(140) 및 에치스토퍼(150)를 포함한 게이트절연막(130) 상의 전면에 제1 커버층(C1), 메인층(M) 및 제2 커버층(C2)을 순차적으로 적층하여, 제2 금속막(160)을 형성한다. (S10)
도 11b에 도시한 바와 같이, 제2 금속막(160) 상의 전면에 포토레지스트층(미도시)을 형성한 다음 (S20), 포토레지스트층(미도시)을 패터닝하여, 데이터라인(도 2의 DL), 소스전극(161), 드레인전극(162), 스토리지 연장전극(163) 및 제1 데이터패드층(164)에 대응하는 제2 금속막패턴(221)을 형성한다. (S30)
이때, 제1 커버층(C1)은 MoTi로 선택되고, 300ű30Å의 두께, 즉, 270Å 내지 330Å의 두께를 갖는다. 제2 커버층(C2)은 제1 커버층(C1)과 마찬가지로 MoTi로 선택되고, 제1 커버층(C1)의 두께보다 큰 오차범위를 갖는 300ű100Å의 두께, 즉, 200Å 내지 400Å의 두께를 갖는다.
메인층(M)은 Cu, Ag, Au, Al 및 W 중 어느 하나로 선택되고, 특히, Cu로 선택된다. 그리고, 메인층(M)은 평판표시장치의 사이즈에 대응한 두께로 이루어지되, 8G의 평판표시장치를 기준으로, 3400ű300Å의 두께, 즉 3100Å 내지 3700Å의 두께를 갖는다.
그리고, 제2 금속막패턴(221)을 마스크로 이용하여, 제2 금속막(160)의 커버층(C1), 메인층(M) 및 제2 커버층(C2)을 일괄적으로 패터닝한다. (S40)
이때, 제2 커버층(C2)과 포토레지스트층으로 이루어진 제2 금속막패턴(221) 사이의 접착력이 비교적 높은 편이어서, 그 사이의 계면으로 식각액 또는 식각가스가 침투하기 어렵다. 이에, 도 15a에서 적색 원으로 표시한 바와 같이, 제2 금속막(160)의 제2 커버층(C2)의 측면에 돌출된 팁이 발생한다.
만약, 데이터라인(도 2의 DL), 소스전극(161), 드레인전극(162), 스토리지 연장전극(163) 및 제1 데이터패드층(164)이, 테이퍼 단면 형태가 아닌, 팁을 포함한 형태로 이루어지면, 도 15b에서 적색 원으로 표시한 바와 같이, 그 상부에 적층되는 보호막(170') 또한 팁을 따라 돌출된 부분을 포함하게 되고, 이러한 돌출된 부분은 보호막(170')에 크랙을 발생시키는 요인이 된다.
그러므로, 본 발명의 실시예에 따르면, 도 11c에 도시한 바와 같이, 제2 금속막패턴(도 11b의 221)에 애싱처리를 실시하여, 제2 금속막패턴(221)의 측면을 고르게 깍아냄으로써, 제2 커버층(C2)의 팁을 노출하는 제2 보정패턴(222)을 형성한다. (S50) 그 다음, 도 11d에 도시한 바와 같이, 제2 보정패턴(222)을 마스크로 이용하여, 제2 커버층(C2)을 추가적으로 패터닝한다. (S60)
이때, 제2 보정패턴(222)을 형성하는 단계는 80mm의 GAP, 280mtorr의 압력(PRES), 21000W의 RF 및 60초의 공정시간을 포함한 공정조건 하에서, 1:10의 혼합비(1400sccm:14000sccm)로 혼합된 SF6+O2의 식각가스를 이용한 건식식각 공정으로 실시된다. 이에, 도 15c에 도시한 바와 같이, 제2 금속막패턴(221)보다 일측 당 0.5㎛ 이하의 감소량으로 감소된 폭의 제2 보정패턴(222)을 형성한다.
그리고, 제2 커버층(C2)을 추가적으로 패터닝하는 단계는 80mm의 GAP, 280mtorr의 압력(PRES), 21000W의 RF 및 10초의 공정시간을 포함한 공정조건 하에서, 40:54:15의 혼합비(4000sccm:10800sccm:3000sccm)로 혼합된 SF6+O2+He의 식각가스를 이용한 건식식각 공정으로 실시된다.
이와 같이 하면, 제2 커버층(C2) 측면의 팁이 제거됨으로써, 도 15d에 도시한 바와 같이, 제2 금속막(160)으로 형성되는 데이터라인(도 2의 DL), 소스전극(161), 드레인전극(162), 스토리지 연장전극(163) 및 제1 데이터패드층(164) 각각은 테이퍼 단면 형태를 갖는다.
이때, 테이퍼 단면 형태는 사다리꼴 형태의 단면으로써, 서로 평행한 상면과 하면, 및 30 내지 50°의 내각으로 하면과 접하고 130 내지 180°의 내각으로 상면과 접하는 측면을 포함한다.
이후, 도 11e에 도시한 바와 같이, 데이터라인(도 2의 DL), 소스전극(161), 드레인전극(162), 스토리지 연장전극(163) 및 제1 데이터패드층(164) 각각의 제2 커버층(C2) 상에 잔존하는 제2 보정패턴(도 11d의 222)을 제거한다. (S70)
이때, 게이트전극(121), 게이트절연막(130), 액티브층(140), 에치스토퍼(150), 데이터라인(DL)에서 분기된 소스전극(161), 및 액티브층(140)의 채널영역을 사이에 두고 소스전극(161)과 이격된 드레인전극(162)을 포함하는 박막트랜지스터(TFT)가 발생된다.
다시, 도 6을 이어서 설명한다. 참고로, 간결한 표현을 위하여, 도 12 및 도 13에서, 삼중층 구조의 제2 금속막에 대한 도시를 생략한다.
도 12에 도시한 바와 같이, 게이트절연막(130) 상의 전면에 보호막(170)을 형성한다. (S500) 이때, 게이트절연막(130) 상에 기 형성된 테이퍼 단면 형태의 데이터라인(도 2의 DL), 소스전극(161), 드레인전극(162), 스토리지 연장전극(163) 및 제1 데이터패드층(164)은 그 상부의 보호막(130)으로 커버된다.
이때, 보호막(170)은 일정한 조성으로 각 영역 별 유전율을 일정하게 유지할 수 있는 절연재료로 선택되는데, 특히, 게이트절연막(130)과 마찬가지로, SiO2와 같은 산화물계 절연물질로 선택될 수 있다.
도 13에 도시한 바와 같이, 보호막(170) 상의 포토레지스트층(미도시)을 패터닝하여, 스토리지 연장전극(163) 상의 일부, 제1 게이트패드층(123) 상의 일부 및 제1 데이터패드층(164) 상의 일부에 각각 대응하여 포토레지스트층(미도시)을 관통하는 홀을 포함한 홀패턴(미도시)을 형성하고, 홀패턴(미도시)을 이용하여 보호막(170) 또는 보호막(170)과 게이트절연막(130)을 패터닝한다. 이에, 스토리지 연장전극(163) 상의 일부에 대응하여 보호막(170)을 관통하는 화소전극홀(H_PE), 제1 게이트패드층(123) 상의 일부에 대응하여 보호막(170)과 게이트절연막(130)을 관통하는 게이트패드홀(H_GP) 및 제1 데이터패드층(164) 상의 일부에 대응하여 데이터패드홀(H_DP)이 형성된다 (S600).
이후, 보호막(170) 상에 잔존하는 포토레지스트층(미도시)을 제거한다.
이어서, 도 14에 도시한 바와 같이, 화소전극홀(H_PE), 제2 게이트패드홀(H2_GP) 및 데이터패드홀(H_DP)을 포함한 보호막(170) 상에 제3 금속막(미도시)과 포토레지스트층(미도시)을 순차적으로 형성하고, 제3 금속막(미도시) 상의 포토레지스트층(미도시)을 패터닝하여, 제3 금속막패턴(미도시)을 형성한다. 그리고, 제3 금속막패턴(미도시)을 이용하여, 제3 금속막(미도시)을 패터닝함으로써, 화소전극(181, 도 2의 "PE"), 공통전극(182, 도 2의 "CE"), 스토리지 상부전극(183), 제2 게이트패드층(184) 및 제2 데이터패드층(185)을 형성한다 (S700).
이후, 화소전극(181, 도 2의 "PE"), 공통전극(182, 도 2의 "CE"), 스토리지 상부전극(183), 제2 게이트패드층(184) 및 제2 데이터패드층(185) 상에 잔존하는 제3 금속막패턴(미도시)을 제거한다.
이때, 게이트라인(GL)의 종단에, 기판(110) 상의 제1 게이트패드층(123), 게이트절연막(130)과 보호막(170)을 관통하는 게이트패드홀(H_GP) 및 제2 게이트패드층(184)을 포함하는 게이트패드(GP)가 형성된다.
그리고, 데이터라인(DL)의 종단에, 게이트절연막(130) 상의 제1 데이터패드층(164), 보호막(170)을 관통하는 데이터패드홀(H_DP) 및 제2 데이터패드층(185)을 포함하는 데이터패드(DP)가 형성된다.
이상과 같이, 본 발명의 실시예에 따르면, 제1 커버층(C1), 메인층(M) 및 제2 커버층(C2)을 포함한 삼중층구조의 제1 및 제2 금속막을 패터닝하여, 게이트라인(도 2의 GL), 게이트전극(121), 공통라인(도 2의 CL), 스토리지 하부전극(122) 및 제1 게이트패드층(123), 및 데이터라인(도 2의 DL), 소스전극(161), 드레인전극(162), 스토리지 연장전극(163) 및 제1 데이터패드층(164)을 형성한다.
이때, 제2 커버층(C2)을 추가적으로 패터닝하는 단계를 포함하여, 제2 커버층(C2)과 포토레지스트 물질 간의 높은 접착력으로 인해 발생되는 팁을 제거함으로써, 게이트라인(도 2의 GL), 게이트전극(121), 공통라인(도 2의 CL), 스토리지 하부전극(122) 및 제1 게이트패드층(123), 및 데이터라인(도 2의 DL), 소스전극(161), 드레인전극(162), 스토리지 연장전극(163) 및 제1 데이터패드층(164) 각각은 테이퍼 단면 형태로 이루어질 수 있다.
이에, 그 상부에 형성되는 층, 즉, 게이트절연막(130) 또는 보호막(170)은 돌출부를 포함하지 않은 형태로 적층될 수 있어, 크랙이 방지될 수 있으므로, 트랜지스터 어레이 기판의 소자 신뢰도가 향상될 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다.
GL: 게이트라인 GP: 게이트패드
H_GP: 게이트패드홀 CL: 공통라인
DL: 데이터라인 DP: 데이터패드
H_DP: 데이터패드홀 TFT: 박막트랜지스터
PE, 181: 화소전극 H_PE: 화소전극홀
CE, 182: 공통전극 H_CE: 공통전극홀
121: 게이트전극 122: 스토리지 하부전극
123: 제1 게이트패드층 130: 게이트절연막
140: 액티브층 150: 에치스토퍼
161: 소스전극 162: 드레인전극
163: 스토리지 연장전극 164: 제1 데이터패드층
170: 보호막

Claims (19)

  1. 기판;
    상기 기판 상에 제1 금속막으로 형성되는 제1 방향의 게이트라인과, 상기 게이트라인 종단의 제1 게이트패드층;
    상기 기판 상에 상기 제1 금속막으로 형성되고, 상기 게이트라인에서 절연되는 제1 방향의 공통라인과, 상기 공통라인의 일부로 이루어진 스토리지 하부전극;
    상기 기판 상의 전면에 형성되어, 상기 게이트라인, 상기 제1 게이트패드층 및 상기 공통라인을 커버하는 게이트절연막;
    상기 게이트라인과 함께 각 화소에 대응한 화소영역을 정의하도록, 상기 게이트절연막 상에 제2 금속막으로 형성되고 상기 제1 방향에 수직한 제2 방향의 데이터라인과, 상기 데이터라인 종단의 제1 데이터패드층;
    상기 게이트라인과 상기 데이터라인의 교차영역에 배치되는 박막트랜지스터;
    상기 게이트절연막 상의 전면에 형성되어, 상기 박막트랜지스터, 상기 데이터라인 및 상기 제1 데이터패드층을 커버하는 보호막;
    상기 제1 게이트패드층 상의 적어도 일부에 대응하여 상기 보호막과 상기 게이트절연막을 관통하는 게이트패드홀;
    상기 제1 데이터패드층 상의 적어도 일부에 대응하여 상기 보호막을 관통하는 데이터패드홀;
    상기 보호막 상의 상기 화소영역에 형성되고, 상기 박막트랜지스터와 연결되는 화소전극; 및
    상기 보호막 상에 상기 화소전극에서 연장되어, 상기 스토리지 하부전극과 적어도 일부 오버랩하는 스토리지 상부전극을 포함하고,
    상기 제1 및 제2 금속막 각각은 순차 적층된 제1 커버층, 메인층 및 제2 커버층을 포함한 3중층 구조로 이루어지는 트랜지스터 어레이 기판.
  2. 제1항에 있어서,
    상기 박막트랜지스터는
    상기 기판 상에 상기 제1 금속막으로 상기 게이트라인에서 분기되어 형성되는 게이트전극;
    상기 게이트절연막 상에 산화물반도체로 형성되고, 상기 게이트전극의 적어도 일부와 오버랩하는 액티브층;
    상기 액티브층 중 채널영역을 포함한 일부 상에 형성되는 에치스토퍼;
    상기 게이트절연막 상에 상기 제2 금속막으로 상기 데이터라인에서 분기되어 형성되고, 상기 액티브층 상의 일측에 접하는 소스전극; 및
    상기 게이트절연막 상에 상기 제2 금속막으로 형성되고, 상기 채널영역을 사이에 두고 상기 소스전극과 이격하여, 상기 액티브층 상의 다른 일측에 접하는 드레인전극을 포함하는 트랜지스터 어레이 기판.
  3. 제1항 또는 제2항에 있어서,
    상기 제1 및 제2 커버층 각각은 MoTi로 선택되고,
    상기 메인층은 Cu, Ag, Au, Al 및 W 중 어느 하나로 선택되는 트랜지스터 어레이 기판.
  4. 제3항에 있어서,
    상기 제1 커버층은 270 - 330Å의 두께로 형성되고,
    상기 제2 커버층은 200 - 400Å의 두께로 형성되며,
    상기 메인층은 3100 - 3700Å의 두께로 형성되는 트랜지스터 어레이 기판.
  5. 제3항에 있어서,
    상기 제1 또는 제2 금속막을 패터닝하여 형성되는 상기 게이트라인, 제1 게이트패드층, 게이트전극, 공통라인, 스토리지 하부전극, 데이터라인 및 제1 데이터패드층 각각은, 하면과의 내각이 예각이고, 상면과의 내각이 둔각인 측면을 포함한 테이퍼 단면 형태로 이루어지는 트랜지스터 어레이 기판.
  6. 제5항에 있어서,
    상기 측면과 상기 하면 사이의 내각은 30-50°이고,
    상기 측면과 상기 상면 사이의 내각은 130-150°인 트랜지스터 어레이 기판.
  7. 제2항에 있어서,
    상기 게이트절연막 상에 상기 드레인전극에서 연장되어, 상기 스토리지 하부전극 및 상기 스토리지 상부전극 각각의 적어도 일부와 오버랩하는 스토리지 연장전극; 및
    상기 스토리지 연장전극 상의 적어도 일부에 대응하여 상기 보호막을 관통하는 화소전극홀을 더 포함하고,
    상기 화소전극홀을 통해 상기 스토리지 연장전극과 상기 스토리지 상부전극이 서로 연결되어, 상기 화소전극은 상기 드레인전극에 연결되는 트랜지스터 어레이 기판.
  8. 제2항에 있어서,
    상기 산화물반도체는 AxByCzO(x, y, z ≥ 0)이고, 상기 A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf 및 Zr 중에서 선택되는 트랜지스터 어레이 기판.
  9. 제8항에 있어서,
    상기 게이트절연막과 상기 보호막은 산화물계 절연물질로 선택되는 트랜지스터 어레이 기판.
  10. 기판 상에 순차적으로 적층된 제1 커버층, 메인층 및 제2 커버층을 포함한 삼중층 구조의 제1 금속막을 패터닝하여, 제1 방향의 게이트라인, 상기 게이트라인 종단의 제1 게이트패드층, 상기 게이트라인에서 분기된 게이트전극, 상기 게이트라인과 게이트전극에서 절연된 제1 방향의 공통라인 및 상기 공통라인의 일부로 이루어진 스토리지 하부전극을 형성하는 단계;
    상기 기판 상의 전면에, 상기 게이트라인, 제1 게이트패드층, 게이트전극, 공통라인 및 스토리지 하부전극을 커버하는 게이트절연막을 형성하는 단계;
    상기 게이트절연막 상에 상기 게이트전극과 적어도 일부 오버랩하는 액티브층, 및 상기 액티브층 중 채널영역을 포함한 일부 상의 에치스토퍼를 형성하는 단계;
    상기 게이트절연막 상에 순차적으로 적층된 상기 제1 커버층, 상기 메인층, 상기 제2 커버층을 포함한 삼중층 구조의 제2 금속막을 패터닝하여, 상기 게이트라인과 교차되어 각 화소에 대응한 화소영역을 정의하는 제2 방향의 데이터라인, 상기 데이터라인 종단의 제1 데이터패드층, 상기 데이터라인에서 분기되어 상기 액티브층 상의 일측에 접하는 소스전극, 상기 채널영역을 사이에 두고 상기 소스전극에서 이격되어 상기 액티브층 상의 다른 일측에 접하는 드레인전극, 및 상기 드레인전극에서 연장되어 상기 스토리지 하부전극과 적어도 일부 오버랩하는 스토리지 연장전극을 형성하는 단계;
    상기 게이트절연막 상의 전면에, 상기 데이터라인, 제1 데이터패드층, 소스전극, 드레인전극 및 스토리지 연장전극을 커버하는 보호막을 형성하는 단계;
    상기 드레인전극 상의 일부에 대응하여 상기 보호막을 관통하는 화소전극홀, 상기 제1 게이트패드층 상의 일부에 대응하여 상기 게이트절연막과 상기 보호막을 관통하는 게이트패드홀, 및 상기 제1 데이터패드층 상의 일부에 대응하여 상기 보호막을 관통하는 데이터패드홀을 형성하는 단계; 및
    상기 보호막 상의 제3 금속막을 패터닝하여, 화소영역에 배치되는 화소전극, 상기 화소전극에서 연장되어 상기 스토리지 하부전극 및 상기 스토리지 연장전극 각각과 적어도 일부 오버랩하고 상기 화소전극홀을 통해 상기 스토리지 연장전극에 연결되는 스토리지 상부전극, 상기 게이트패드홀을 통해 상기 제1 게이트패드층 상의 일부에 접하는 제2 게이트패드층, 및 상기 데이터패드홀을 통해 상기 제1 데이터패드층 상의 일부에 접하는 제2 데이터패드층을 형성하는 단계를 포함하는 트랜지스터 어레이 기판의 제조방법.
  11. 제10항에 있어서,
    상기 게이트라인, 제1 게이트패드층, 게이트전극, 공통라인 및 스토리지 하부전극을 형성하는 단계 및 상기 데이터라인, 제1 데이터패드층, 소스전극, 드레인전극 및 스토리지 연장전극을 형성하는 단계 각각은,
    제1 커버층, 메인층 및 제2 커버층을 순차적으로 적층하여, 상기 제1 또는 제2 금속막을 형성하는 단계;
    상기 제1 또는 제2 금속막 상에 포토레지스트층을 형성하는 단계;
    상기 포토레지스트층을 패터닝하여, 금속막패턴을 형성하는 단계;
    상기 금속막패턴을 마스크로 이용하여, 상기 제1 커버층, 메인층 및 제2 커버층을 일괄적으로 패터닝하는 단계;
    상기 금속막패턴에 애싱처리를 실시하여, 보정패턴을 형성하는 단계;
    상기 보정패턴을 마스크로 이용한 상태에서, 상기 제2 커버층을 추가적으로 패터닝하는 단계; 및
    상기 제2 커버층 상에 잔존하는 상기 보정패턴을 제거하는 단계를 포함하는 트랜지스터 어레이 기판의 제조방법.
  12. 제11항에 있어서,
    상기 제2 커버층을 추가적으로 패터닝하는 단계에서,
    상기 제1 금속막의 제2 커버층을 추가적으로 패터닝하여, 상기 게이트라인, 제1 게이트패드층, 게이트전극, 공통라인 및 스토리지 하부전극을 테이퍼 단면 형태로 형성하고,
    상기 제2 금속막의 제2 커버층을 추가적으로 패터닝하여, 상기 데이터라인, 제1 데이터패드층, 소스전극, 드레인전극 및 스토리지 연장전극을 상기 테이퍼 단면 형태로 형성하는 트랜지스터 어레이 기판의 제조방법.
  13. 제12항에 있어서,
    상기 제2 커버층을 추가적으로 패터닝하는 단계에서,
    상기 테이퍼 단면 형태는 상면과 30-50°의 내각을 이루고, 하면과 130-150°의 내각을 이루는 측면을 포함하는 트랜지스터 어레이 기판의 제조방법.
  14. 제11항에 있어서,
    상기 제1 커버층, 메인층 및 제2 커버층을 순차적으로 적층하는 단계에서,
    상기 제1 및 제2 커버층 각각은 MoTi이고,
    상기 메인층은 Cu, Ag, Au, Al 및 W 중 어느 하나로 선택되는 트랜지스터 어레이 기판의 제조방법.
  15. 제11항에 있어서,
    상기 제1 커버층, 메인층 및 제2 커버층을 순차적으로 적층하는 단계에서,
    상기 제1 커버층의 두께는 270 - 330 Å이고,
    상기 제2 커버층의 두께는 200 - 400Å이며,
    상기 메인층의 두께는 3100 - 3700Å인 트랜지스터 어레이 기판의 제조방법.
  16. 제11항에 있어서,
    상기 보정패턴을 형성하는 단계는
    280mtorr의 압력 및 60초 이하의 공정시간을 포함한 조건 하에서, SF6+O2의 식각가스를 이용한 건식 식각공정으로 실시되는 트랜지스터 어레이 기판의 제조방법.
  17. 제11항에 있어서,
    상기 제2 커버층을 추가적으로 패터닝하는 단계는,
    280mtorr의 압력 및 10초의 공정시간을 포함한 조건 하에서, SF6+O2+He의 식각가스를 이용한 건식 식각공정으로 실시되는 트랜지스터 어레이 기판의 제조방법.
  18. 제10항에 있어서,
    상기 액티브층 및 에치스토퍼를 형성하는 단계에서,
    상기 액티브층은 AxByCzO(x, y, z ≥ 0)의 산화물반도체이고, 상기 A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf 및 Zr 중에서 선택되는 트랜지스터 어레이 기판의 제조방법.
  19. 제18항에 있어서,
    상기 게이트절연막을 형성하는 단계에서, 상기 게이트절연막은 산화물계 절연물질로 선택되고,
    상기 보호막을 형성하는 단계에서, 상기 보호막은 산화물계 절연물질로 선택되는 트랜지스터 어레이 기판의 제조방법.
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