KR20130006068A - 트랜지스터 어레이 기판의 제조방법 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 55
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 19
- 238000000034 method Methods 0.000 claims abstract description 57
- 230000008569 process Effects 0.000 claims abstract description 39
- 238000002161 passivation Methods 0.000 claims description 57
- 229920002120 photoresistant polymer Polymers 0.000 claims description 38
- 230000000149 penetrating effect Effects 0.000 claims description 30
- 239000011810 insulating material Substances 0.000 claims description 28
- 239000000463 material Substances 0.000 claims description 28
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 15
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 15
- 239000004065 semiconductor Substances 0.000 claims description 12
- 229910004298 SiO 2 Inorganic materials 0.000 claims description 8
- 150000004767 nitrides Chemical class 0.000 claims description 8
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 7
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 7
- 230000005540 biological transmission Effects 0.000 claims description 5
- 238000002834 transmittance Methods 0.000 claims description 4
- 238000004380 ashing Methods 0.000 claims description 3
- 229910007717 ZnSnO Inorganic materials 0.000 claims description 2
- 230000000903 blocking effect Effects 0.000 claims description 2
- 229910052793 cadmium Inorganic materials 0.000 claims description 2
- 229910052733 gallium Inorganic materials 0.000 claims description 2
- 229910052735 hafnium Inorganic materials 0.000 claims description 2
- 229910052738 indium Inorganic materials 0.000 claims description 2
- 229910052718 tin Inorganic materials 0.000 claims description 2
- 238000001039 wet etching Methods 0.000 claims description 2
- 229910052725 zinc Inorganic materials 0.000 claims description 2
- 229910052726 zirconium Inorganic materials 0.000 claims description 2
- 229910004205 SiNX Inorganic materials 0.000 claims 1
- 238000001312 dry etching Methods 0.000 claims 1
- 238000009413 insulation Methods 0.000 abstract 5
- 239000010410 layer Substances 0.000 description 259
- 239000010408 film Substances 0.000 description 38
- 239000010409 thin film Substances 0.000 description 28
- 238000005530 etching Methods 0.000 description 17
- 238000003860 storage Methods 0.000 description 14
- 230000001681 protective effect Effects 0.000 description 12
- 239000000203 mixture Substances 0.000 description 10
- 239000002184 metal Substances 0.000 description 9
- 229910052751 metal Inorganic materials 0.000 description 9
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 8
- 239000011159 matrix material Substances 0.000 description 8
- 238000000059 patterning Methods 0.000 description 8
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 6
- 239000001301 oxygen Substances 0.000 description 6
- 229910052760 oxygen Inorganic materials 0.000 description 6
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 4
- 230000008901 benefit Effects 0.000 description 4
- 229910052757 nitrogen Inorganic materials 0.000 description 4
- 239000011241 protective layer Substances 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000002356 single layer Substances 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 239000011368 organic material Substances 0.000 description 2
- 230000004044 response Effects 0.000 description 2
- 239000002904 solvent Substances 0.000 description 2
- 229910052779 Neodymium Inorganic materials 0.000 description 1
- 239000000956 alloy Substances 0.000 description 1
- 229910045601 alloy Inorganic materials 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 229910052804 chromium Inorganic materials 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 239000007789 gas Substances 0.000 description 1
- 229910010272 inorganic material Inorganic materials 0.000 description 1
- 239000011147 inorganic material Substances 0.000 description 1
- 230000001678 irradiating effect Effects 0.000 description 1
- 238000003475 lamination Methods 0.000 description 1
- 239000007788 liquid Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052750 molybdenum Inorganic materials 0.000 description 1
- 230000000704 physical effect Effects 0.000 description 1
- 229910052697 platinum Inorganic materials 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 239000002861 polymer material Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 230000009469 supplementation Effects 0.000 description 1
- 229910052715 tantalum Inorganic materials 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- 238000009736 wetting Methods 0.000 description 1
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1343—Electrodes
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
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- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
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- Physics & Mathematics (AREA)
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- Crystallography & Structural Chemistry (AREA)
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- Microelectronics & Electronic Packaging (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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- Manufacturing & Machinery (AREA)
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Abstract
본 발명은 기판 상에, 게이트라인 종단의 제1 게이트패드층 및 상기 게이트라인에서 분기된 게이트전극을 형성하는 단계; 상기 기판 상의 전면에 게이트절연막을 형성하는 단계; 액티브층을 형성하는 단계; 에치스토퍼, 및 상기 제1 게이트패드층 상의 일부에 대응하여 상기 게이트절연막을 관통하는 제1 게이트패드홀을 형성하는 단계; 상기 게이트절연막 상에, 데이터라인 종단의 제1 데이터패드층, 소스전극, 드레인전극 및 상기 제1 게이트패드홀을 통해 상기 제1 게이트패드층 상에 접하는 제2 게이트패드층을 형성하는 단계; 상기 게이트절연막 상의 전면에 보호막을 형성하는 단계; 상기 제2 게이트패드층 상의 일부에 대응하여 상기 보호막을 관통하는 제2 게이트패드홀, 상기 제1 데이터패드층 상의 일부에 대응하여 상기 보호막을 관통하는 데이터패드홀, 및 상기 드레인전극 상의 일부에 대응하여 상기 보호막을 관통하는 화소전극홀을 형성하는 단계; 및 상기 보호막 상에, 상기 제2 게이트패드홀을 통해 상기 제2 게이트패드층 상에 접하는 제3 게이트패드층, 및 상기 화소전극홀을 통해 상기 드레인전극과 연결되는 화소전극을 형성하는 단계를 포함하는 트랜지스터 어레이 기판의 제조방법을 제공한다.
Description
본 발명은 능동 매트릭스 구동방식의 평판표시장치에 적용되어, 복수의 화소에 대응한 복수의 화소영역을 정의하고, 복수의 화소를 선택적으로 구동시키는 트랜지스터 어레이 기판을 제조하는 방법에 관한 것이다.
최근, 본격적인 정보화 시대로 접어듦에 따라 전기적 정보신호를 시각적으로 표현하는 디스플레이(display)분야가 급속도로 발전해 왔고, 이에 부응하여 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 여러 가지 다양한 평판표시장치(Flat Display Device)가 개발되어 기존의 브라운관(Cathode Ray Tube: CRT)을 빠르게 대체하고 있다.
이 같은 평판표시장치의 구체적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 유기전계발광 표시장치(Organic Light Emitting Display: OLED), 전기영동표시장치(Electrophoretic Display: EPD, Electric Paper Display), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro luminescence Display Device: ELD) 및 전기습윤표시장치(Electro-Wetting Display: EWD) 등을 들 수 있다. 이들은 공통적으로 영상을 구현하는 평판표시패널을 필수적인 구성요소로 하는데, 평판 표시패널은 고유의 발광물질 또는 편광물질층을 사이에 두고 대면 합착된 한 쌍의 기판을 포함하여 이루어진다.
한편, 평판 표시패널의 구동 방식은 크게 수동 매트릭스 구동 방식(Passive Matrix Driving Mode)과 능동 매트릭스 구동 방식(Active Matrix Driving Mode)으로 구분될 수 있다.
수동 매트릭스 구동 방식은 게이트라인과 데이터라인의 교차 영역에 복수의 화소를 형성시키고, 서로 교차하는 게이트라인과 데이터라인에 신호를 인가하여 각 화소를 구동시키는 방식이다. 이러한 수동 매트릭스 구동 방식은 간단하게 제어할 수 있다는 장점이 있는 반면, 게이트라인 및 데이터라인에 각각 인가된 신호가 그들에 대응하는 여러 개의 화소에 영향을 주어, 각 화소를 독립적으로 구동시키기 어려우므로, 낮은 선명도 및 긴 응답속도를 갖는 단점이 있고, 그로 인해 고해상도 실현이 어려운 단점이 있다.
능동 매트릭스 구동 방식은 복수의 화소에 각각 대응하는 복수의 스위칭소자를 포함한 트랜지스터 어레이를 이용하여, 복수의 화소를 선택적으로 구동시키는 방식이다. 이러한 능동 매트릭스 구동 방식은 복잡하게 제어해야 하는 단점이 있는 반면, 선택적으로 턴온-턴오프될 수 있는 복수의 트랜지스터를 통해 각 화소를 독립적으로 구동시킬 수 있어, 수동 매트릭스 구동 방식보다 높은 선명도 및 짧은 응답속도를 실현할 수 있는 장점, 및 이로 인해 고해상도에 유리한 장점이 있다.
일반적으로 트랜지스터 어레이는 복수의 화소에 각각 대응한 복수의 화소영역을 정의하도록 교차 배치되는 게이트라인(Gate Line)과 데이터라인(Data Line), 게이트라인과 데이터라인의 교차 영역에 배치되는 복수의 박막트랜지스터(Thin Film Transistor: TFT), 및 복수의 화소영역에 각각 형성되는 복수의 화소전극을 포함한다. 그리고, 트랜지스터 어레이는 게이트라인의 종단에 형성되는 게이트패드 및 데이터라인의 종단에 형성되는 데이터패드를 더 포함한다. 이때, 게이트패드와 데이터패드는 외부로드와 접속되도록, 제1 및 제2 콘택홀을 통해 노출된다. 또한, 복수의 박막트랜지스터는 보호막으로 커버되고, 복수의 화소전극은 보호막을 관통하는 제3 콘택홀을 통해 복수의 박막트랜지스터에 각각 연결된다.
한편, 종래기술에 따르면, 마스크공정의 증가를 방지하기 위하여, 보호막과 게이트절연막을 모두 관통하는 제1 콘택홀, 및 보호막만을 관통하는 제2 콘택홀과 제3 콘택홀을 하나의 마스크 공정으로 동시에 형성한다.
도 1은 종래기술에 따른 제1 내지 제3 콘택홀을 형성하는 단계를 나타낸 공정 단면도이다. 도 2는 도 1의 공정에 의해 드레인전극 및 그 주위의 보호막이 손상되는 형태를 나타낸 이미지이다.
도 1의 우측에 도시한 바와 같이, 박막트랜지스터(TFT)는 게이트라인(미도시)에서 분기되어 기판(11) 상에 형성되는 게이트전극(12), 기판(11) 상의 전면에 형성되어 게이트전극(12)을 커버하는 게이트절연막(13), 게이트절연막(13) 상에 게이트전극(12)과 적어도 일부 중첩하여 형성되는 액티브층(14), 채널영역을 포함한 액티브층(14)의 일부 상에 형성되는 에치스토퍼(15), 게이트절연막(13) 상에 형성되고 채널영역을 사이에 두고 서로 이격하여, 액티브층(14)의 양단에 각각 접하는 소스전극(16a)과 드레인전극(16b)을 포함하여 이루어진다. 여기서, 에치스토퍼(15)는 소스/드레인전극(16a, 16b)을 형성하는 동안, 액티브층(14)의 채널영역이 식각액에 노출되는 것을 방지하기 위한 것이다.
이러한 박막트랜지스터(TFT)는 게이트절연막(13) 상의 전면에 형성된 보호막(Passi)에 의해 커버된다.
도 1의 좌측에 도시한 바와 같이, 게이트패드(GP)는 게이트전극(12)과 함께 기판(11) 상의 게이트라인(미도시) 종단에 형성되고, 그 상부의 게이트절연막(13) 및 보호막(Passi)에 의해 커버된다.
도 1의 중앙에 도시한 바와 같이, 데이터패드(DP)는 소스/드레인전극(16a, 16b)과 함께 게이트절연막(13) 상의 데이터라인(미도시) 종단에 형성되고, 그 상부의 보호막(Passi)에 의해 커버된다.
이와 같이, 종래기술에 따르면, 게이트패드(GP: Gate Pad), 데이터패드(DP: Data Pad) 및 박막트랜지스터(TFT: Thin Film Transistor)를 형성하고, 이를 커버하는 보호막(Passi: Passivation)을 형성한다. 이어서, 보호막(Passi) 상의 전면에 형성된 포토레지스트층을 패터닝하여, 홀패턴(HP: Hole Pattern)을 형성한다.
이때, 홀패턴(HP)은 게이트패드(GP: Gate Pad), 데이터패드(DP: Data Pad) 및 박막트랜지스터(TFT: Thin Film Transistor)의 드레인전극(16b) 각각의 적어도 일부에 대응하여, 보호막(Passi)을 노출하도록 포토레지스트층을 관통하는 홀들을 포함한다.
그리고, 도 1에 도시한 바와 같이, 홀패턴(HP)을 이용하여 보호막(Passi) 또는 게이트절연막(13)을 패터닝함으로써, 보호막(Passi)을 관통하는 제2 및 제3 콘택홀(H2, H3)을 형성하고, 그와 동시에, 보호막(Passi)과 게이트절연막(13)을 관통하는 제1 콘택홀(H1)을 형성한다.
그런데, 홀패턴(HP)을 이용한 패터닝 단계에서 제1 콘택홀(H1)을 형성하기 위해서는, 게이트절연막(13)까지 패터닝될 수 있을 정도의 긴 공정시간 동안 식각공정(ETCHING)을 실시해야 한다. 이에 따라, 데이터패드(DP) 및 드레인전극(16b) 각각의 일부가 제2 및 제3 콘택홀(H2, H3)을 통해 식각공정(ETCHING)에 노출됨에 따라, 그 표면이 손상되는 문제점이 있다.
특히, 액티브층(14)이 주위의 유전율에 민감하게 반응하는 산화물반도체(Oxide Semiconductor)로 선택되는 경우, 박막트랜지스터의 소자 신뢰도를 보장하기 위하여, 게이트절연막(13)과 보호막(Passi)이 비교적 안정적인 조성으로 증착될 수 있는 산화물 절연물질로 선택되어야 한다.
이때, 산화실리콘(SiO2)의 패터닝은 BOE(H2O+HF+NH3OH)을 이용한 습식 식각공정으로 실시하는 것이 일반적이다. 그러므로, 제2 및 제3 콘택홀(H2, H3)의 측벽을 이루는 보호막(Passi)의 손상이 BOE(H2O+HF+NH3OH)에 의해 가속화되어, 제2 및 제3 콘택홀(H2, H3)에 의한 보호막(Passi)의 경사면(tapered-side)이 그대로 유지되지 못하고, 드레인전극(16b) 또는 데이터패드(DP)를 이루는 금속층으로부터 떨어지는 문제점이 있다.
즉, 도 2에 도시한 바와 같이, 제1 콘택홀(H1)이 형성되기까지, 식각공정(ETCHING)에 노출된 드레인전극(16b)의 일부는 식각액에 의해 손상되어 울퉁불퉁한 표면을 가지게 될 뿐만 아니라, 제3 콘택홀(H3)과 드레인전극(16b)의 일부 사이의 계면에서, 보호막(Passi)도 손상되어, 드레인전극(16b)과 적절히 접할 수 없게 된다.
이와 같은 보호막(Passi)의 손상에 의해, 화소전극(미도시)이 드레인전극(16b)과 제3 콘택홀(H3) 사이의 계면에서 고르게 형성될 수 없으므로, 쉽게 단선될 수 있다. 이로써, 트랜지스터 어레이 기판의 소자신뢰도가 저하되고, 각 화소가 균일하게 제어될 수 없으므로, 그를 이용한 평판표시패널의 화질이 저하되는 문제점이 있다.
본 발명은 트랜지스터 어레이 기판의 소자신뢰도를 향상시킬 수 있는 트랜지스터 어레이 기판의 제조방법을 제공하기 위한 것이다.
이와 같은 과제를 해결하기 위하여, 본 발명은 제1 패턴을 이용하여, 기판 상에, 게이트라인, 상기 게이트라인 종단의 제1 게이트패드층, 및 상기 게이트라인에서 분기된 게이트전극을 형성하는 단계; 상기 기판 상의 전면에 상기 게이트라인, 제1 게이트패드층 및 게이트전극을 커버하는 게이트절연막을 형성하는 단계; 제2 패턴을 이용하여, 상기 게이트절연막 상에 상기 게이트전극과 적어도 일부 중첩하는 액티브층을 형성하는 단계; 제3 패턴을 이용하여, 상기 액티브층 중 채널영역을 포함한 일부 상의 에치스토퍼, 및 상기 제1 게이트패드층 상의 일부에 대응하여 상기 게이트절연막을 관통하는 제1 게이트패드홀을 형성하는 단계; 제4 패턴을 이용하여, 상기 게이트절연막 상에, 데이터라인, 상기 데이터라인 종단의 제1 데이터패드층, 상기 데이터라인에서 분기되어 상기 액티브층 상의 일측에 접하는 소스전극, 상기 채널영역을 사이에 두고 상기 소스전극과 이격되어 상기 액티브층 상의 다른 일측에 접하는 드레인전극, 및 상기 제1 게이트패드홀을 통해 상기 제1 게이트패드층 상에 접하는 제2 게이트패드층을 형성하는 단계; 상기 게이트절연막 상의 전면에, 상기 데이터라인, 제1 데이터패드층, 소스전극, 드레인전극 및 제2 게이트패드층을 커버하는 보호막을 형성하는 단계; 제5 패턴을 이용하여, 상기 제2 게이트패드층 상의 일부에 대응하여 상기 보호막을 관통하는 제2 게이트패드홀, 상기 제1 데이터패드층 상의 일부에 대응하여 상기 보호막을 관통하는 데이터패드홀, 및 상기 드레인전극 상의 일부에 대응하여 상기 보호막을 관통하는 화소전극홀을 형성하는 단계; 및 제6 패턴을 이용하여, 상기 보호막 상에, 상기 제2 게이트패드홀을 통해 상기 제2 게이트패드층 상에 접하는 제3 게이트패드층, 상기 데이터패드홀을 통해 상기 제1 데이터패드층 상에 접하는 제2 데이터패드층, 및 상기 화소전극홀을 통해 상기 드레인전극과 연결되는 화소전극을 형성하는 단계를 포함하는 트랜지스터 어레이 기판의 제조방법을 제공한다.
이상과 같이, 본 발명에 따른 트랜지스터 어레이 기판의 제조방법은 에치스토퍼를 형성하기 위한 마스크공정에서 게이트절연막을 관통하는 제1 게이트패드홀을 형성하고, 이후 보호막만을 패터닝하는 마스크공정에서 보호막을 관통하는 제2 게이트패드홀, 데이터패드홀 및 화소전극홀을 형성한다. 즉, 제1 및 제2 게이트패드홀을 포함하는 구조로 2회의 식각공정으로 게이트패드홀을 형성한다.
이에 따라, 종래와 달리, 게이트패드홀을 형성하기 위해, 게이트절연막까지 패터닝할 수 있을 정도의 긴 시간동안 식각공정을 실시하면서, 게이트절연막 상에 형성된 제1 데이터패드층과 드레인전극의 일부 표면이 데이터패드홀 및 화소전극홀에 의해 식각공정에 노출되어 손상되는 것을 방지할 수 있다.
또한, 제1 게이트패드홀의 형성은 에치스토퍼를 형성하기 위한 마스크공정에서 함께 실시됨에 따라, 별도의 마스크공정을 추가할 필요가 없어, 공정의 복잡도 및 공정시간 증가를 방지할 수 있다.
도 1은 종래기술에 따른 제1 내지 제3 콘택홀을 형성하는 단계를 나타낸 공정 단면도이다.
도 2는 도 1의 공정에 의해 드레인전극 및 그 주위의 보호막이 손상되는 형태를 나타낸 이미지이다.
도 3은 본 발명의 실시예에 따른 트랜지스터 어레이 기판을 나타낸 평면도이다.
도 4는 도 3의 A-A', B-B' 및 C-C'를 나타낸 단면도이다.
도 5는 본 발명의 실시예에 따른 트랜지스터 어레이 기판의 제조방법을 나타낸 순서도이다.
도 6은 도 5에 도시한 "에치스토퍼 및 제1 게이트패드홀을 형성하는 단계"를 나타낸 순서도이다.
도 7 내지 도 9, 도 10a 내지 도 10f, 도 11a 내지 11c, 및 도 12 내지 도 14는 도 5 및 도 6에 도시한 트랜지스터 어레이 기판의 제조방법에 있어서, 각 단계 별 A-A', B-B' 및 C-C'를 나타낸 공정단면도이다.
도 2는 도 1의 공정에 의해 드레인전극 및 그 주위의 보호막이 손상되는 형태를 나타낸 이미지이다.
도 3은 본 발명의 실시예에 따른 트랜지스터 어레이 기판을 나타낸 평면도이다.
도 4는 도 3의 A-A', B-B' 및 C-C'를 나타낸 단면도이다.
도 5는 본 발명의 실시예에 따른 트랜지스터 어레이 기판의 제조방법을 나타낸 순서도이다.
도 6은 도 5에 도시한 "에치스토퍼 및 제1 게이트패드홀을 형성하는 단계"를 나타낸 순서도이다.
도 7 내지 도 9, 도 10a 내지 도 10f, 도 11a 내지 11c, 및 도 12 내지 도 14는 도 5 및 도 6에 도시한 트랜지스터 어레이 기판의 제조방법에 있어서, 각 단계 별 A-A', B-B' 및 C-C'를 나타낸 공정단면도이다.
이하, 본 발명의 실시예에 따른 트랜지스터 어레이 기판의 제조방법에 대하여, 첨부한 도면을 참고로 하여 상세히 설명하기로 한다.
우선, 도 3 및 도 4를 참조하여, 본 발명의 실시예에 따른 트랜지스터 어레이 기판에 대해 설명한다.
도 3은 본 발명의 실시예에 따른 트랜지스터 어레이 기판을 나타낸 평면도이고, 도 4는 도 3의 A-A', B-B' 및 C-C'를 나타낸 단면도이다. 여기서, 도 3은 편의상 트랜지스터 어레이 기판에 의해 정의되는 복수의 화소 중 하나의 화소에 대해서만 나타낸 도면이다.
도 3에 도시한 바와 같이, 본 발명의 실시예에 따른 트랜지스터 어레이 기판은 제1 방향(도 3에서 "가로방향"으로 도시함)의 게이트라인(GL: Gate Line), 게이트라인(GL)의 종단에 형성되는 게이트패드(GP), 게이트라인(GL)과 이격되고 게이트라인(GL)과 평행한 제1 방향의 공통라인(CL: Common Line), 게이트라인(GL)에 교차하는 제2 방향(도 3에서 "세로방향"으로 도시함)의 데이터라인(DL: Data Line), 데이터라인(DL)의 종단에 형성되는 데이터패드(DP), 및 게이트라인(GL)과 데이터라인(DL)이 교차하는 영역에 배치되는 박막트랜지스터(TFT: Thin Film Transistor)을 포함한다. 이때, 게이트라인(GL)과 데이터라인(DL)은 서로 교차 배치되어, 복수의 화소에 대응한 복수의 화소영역을 정의한다. 그리고, 게이트패드(GP)는 게이트패드홀(H_GP)을 포함하고, 데이터패드(DP)는 데이터패드홀(H_DP)을 포함하며, 게이트패드(GP) 및 데이터패드(DP)는 외부와 연결되는 단자로 이용된다.
트랜지스터 어레이 기판은 공통전극홀(H_CE)을 통해 공통라인(CL)과 연결되는 공통전극(CE), 및 화소전극홀(H_PE)을 통해 박막트랜지스터(TFT)에 연결되는 화소전극(PE)을 더 포함한다. 이때, 화소전극(PE)과 공통전극(CE)은 각 화소영역에서 서로 교번하는 가지 형태로 배치된다.
트랜지스터 어레이 기판은 화소전극(PE)과 공통전극(CE) 사이의 전압차를 일정시간동안 유지시키기 위하여, 화소전극(PE)과 공통전극(CE) 사이에 병렬로 연결되는 스토리지 커패시터(Cst)를 더 포함한다. 여기서, 스토리지 커패시터(Cst)는 공통라인(CL)의 일부로 이루어진 스토리지 하부전극과, 화소전극(PE)에서 연장된 스토리지 상부전극이 서로 중첩하는 영역에서 발생된다. 그리고, 트랜지스터 어레이 기판은 한정된 영역에서 스토리지 커패시터의 용량을 더 증가시키기 위하여,박막트랜지스터(TFT)의 드레인전극에서 연장되어 스토리지 하부전극과 스토리지 상부전극 사이에, 적어도 일부 중첩하는 스토리지 부가전극을 더 포함한다.
도 4의 A-A'에 도시한 바와 같이, 박막트랜지스터(TFT)는 기판(110) 상에 게이터라인(도 3의 "GL"에 해당함)에서 분기되어 형성된 게이트전극(121), 기판(110) 상의 전면에 형성되어 게이트전극(121)을 커버하는 게이트절연막(130), 게이트절연막(130) 상에 게이트전극(121)과 적어도 일부 중첩하여 형성되는 액티브층(141), 액티브층(141) 중 채널영역을 포함한 일부 상에 형성되는 에치스토퍼(151, Etch Stoper), 게이트절연막(130) 상에 데이터라인(도 3의 "DL"에 해당함)에서 분기되어 액티브층(141) 상의 일측에 접하도록 형성되는 소스전극(161), 및 채널영역을 사이에 두고 소스전극(161)과 이격되어 액티브층(141) 상의 다른 일측에 접하도록 형성되는 드레인전극(162)을 포함한다. 이러한 박막트랜지스터(TFT)는 게이트절연막(130) 상의 전면에 형성되는 보호막(200)에 의해 커버된다.
액티브층(141)은 실리콘반도체보다 높은 전하이동도 및 안정적인 정전특성을 갖는 것으로 알려진 AxByCzO(x, y, z ≥ 0)의 산화물반도체로 선택된다. 이때, A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf 및 Zr 중에서 선택된다. 특히, 액티브층(141)은 ZnO, InGaZnO4, ZnInO, ZnSnO, InZnHfO, SnInO 및 SnO 중에서 선택될 수 있으나, 본 발명은 이에 국한되지 않는다.
게이트절연막(130)은 질화물계 절연물질 및 산화물계 절연물질 중 어느 하나를 포함하는 단일층 또는 서로 다른 둘 이상을 적층한 복수층으로 형성될 수 있다.
질화물계 절연물질의 대표적인 예로는 질화규소(SiNx)를 들 수 있다. 질화규소(SiNx)는 비교적 높은 유전율을 가져서, 비교적 얇은 두께로도 적정 수준의 커패시턴스를 확보할 수 있는 장점이 있는 반면, 적층 시에 질소와 규소의 조성비를 일정하게 유지할 수 없어, 각 영역 별로 다른 유전율을 띄게 하는 단점이 있다.
그리고, 게이트절연막(130)이 질화규소(SiNx)의 단일층 또는 질화규소(SiNx)의 제2 게이트절연막(132)을 포함하여 이루어진 경우, 질화규소(SiNx)을 구성한 질소(N)와 규소(Si)의 조성비가 각 영역 별로 일정하게 유지되는 것이 어렵기 때문에, 일부 영역에서 부족한 질소의 보충물로 액티브층(141)을 구성한 산화물반도체의 산소가 포획(capture)되는 문제점이 있다. 이에, 산화물반도체의 액티브층(141)과 게이트절연막(130) 사이의 계면에 산화물반도체의 산소가 밀집되면서, 산소의 부족으로 인한 액티브층(141)의 결정성 저하, 및 그로 인한 전하이동도 저하가 발생된다.
이에 따라, 주위의 유전율에 민감하게 반응하는 산화물반도체의 액티브층(141)을 고려하여, 액티브층(141)의 상, 하부에 인접하게 배치된 게이트절연막(130)과 보호막(200)은 질화물계 절연물질보다 안정된 조성비로 적층될 수 있는 산화물계 절연물질로 선택된다. 이때, 산화물계 절연물질의 대표적인 예로는 산화규소(SiO2)를 들 수 있다.
즉, 본 발명의 실시예에 따르면, 게이트절연막(130)은 기판(110) 상의 전면에 형성되는 SiNx의 제1 게이트절연막(131), 및 제1 게이트절연막(131) 상의 전면에 형성되는 SiO2의 제2 게이트절연막(132)의 적층 구조로 이루어지고, 보호막(200)은 SiO2로 형성될 수 있다. 이와 같이, 제2 게이트절연막(132) 및 보호막(200)을 SiO2로 형성함으로써, 질화물계 절연물질보다 안정적인 규소(Si)와 산소(O)의 조성비를 유지할 수 있어, 각 영역 별 유전율 변동을 최소화할 수 있고, 산화물반도체의 산소 이탈 문제도 방지할 수 있다. 따라서, 박막트랜지스터(TFT)의 정전특성이 더욱 안정될 수 있고, 특성 균일도가 높아질 수 있어, 고해상도 또는 대형 평판표시장치의 트랜지스터 어레이 기판으로 적절히 적용될 수 있다.
한편, 화소전극(310, 도 3의 "PE"에 해당함)과 공통전극(320, 도 3의 "CE"에 해당함)은 보호막(200) 상에 형성된다. 이때, 화소전극(310)은 드레인전극(162)의 적어도 일부에 대응하여 보호막(200)을 관통하는 화소전극홀(H_PE)을 통해 드레인전극(162)과 연결된다.
그리고, 스토리지 하부전극(122)은 기판(110) 상에 공통라인(도 3의 "CL"에 해당함)의 일부로 형성되고, 드레인전극(162)은 게이트절연막(130)을 사이에 두고 스토리지 하부전극(122)의 적어도 일부와 중첩하도록 연장된다. 또한, 화소전극(310)에서 연장되는 스토리지 상부전극은 보호막(200) 및 게이트절연막(130)을 사이에 두고 스토리지 하부전극(122)의 다른 적어도 일부와 중첩하고, 보호막(200)을 사이에 두고 드레인전극(162)의 적어도 일부와 중첩한다.
도 4의 B-B'에 도시한 바와 같이, 게이트라인(도 3의 "GL"에 해당함) 종단의 게이트패드(GP)는 게이트라인(GL) 및 게이트전극(121)과 함께 형성되는 기판(110) 상의 제1 게이트패드층(123), 제1 게이트패드층(123)을 커버하는 게이트절연막(130), 제1 게이트패드층(123)의 적어도 일부에 대응하여 게이트절연막(130)을 관통하는 제1 게이트패드홀(H1_GP), 소스/드레인전극(161, 162)과 함께 게이트절연막(130) 상에 형성되고 제1 게이트패드홀(H1_GP)을 통해 제1 게이트패드층(123)과 연결되는 제2 게이트패드층(163), 제2 게이트패드층(163)을 커버하는 보호막(200), 제2 게이트패드층(163)의 적어도 일부에 대응하여 보호막(200)을 관통하는 제2 게이트패드홀(H2_GP), 및 화소전극(310) 및 공통전극(320)과 함께 보호막(200) 상에 형성되고 제2 게이트패드홀(H2_GP)을 통해 제2 게이트패드층(163)과 연결되는 제3 게이트패드층(330)을 포함하여 이루어진다. 여기서, 도 3에 도시된 게이트패드홀(H_GP)은 제1 게이트패드홀(H1_GP)과 제2 게이트패드홀(H2_GP)로 이루어진다.
도 4의 C-C'에 도시한 바와 같이, 데이터라인(도 3의 "DL"에 해당함) 종단의 데이터패드(DP)는 데이터라인(DL) 및 소스/드레인전극(161, 162)과 함께 형성되는 게이트절연막(130) 상의 제1 데이터패드층(164), 제1 데이터패드층(164)을 커버하는 보호막(200), 제1 데이터패드층(164)의 적어도 일부에 대응하여 보호막(200)을 관통하는 데이터패드홀(H_DP), 및 화소전극(310) 및 공통전극(320)과 함께 보호막(200) 상에 형성되고 데이터패드홀(H_DP)을 통해 제1 데이터패드층(164)과 연결되는 제2 데이터패드층(340)을 포함하여 이루어진다.
다음, 도 5, 도 6, 그리고 도 7 내지 도 9, 도 10a 내지 도 10f, 도 11a 내지 11c, 및 도 12 내지 도 14를 참조하여, 본 발명의 실시예에 따른 트랜지스터 어레이 기판의 제조방법에 대해 설명한다.
도 5는 본 발명의 실시예에 따른 트랜지스터 어레이 기판의 제조방법을 나타낸 순서도이고, 도 6은 도 5에 도시한 "에치스토퍼 및 제1 게이트패드홀을 형성하는 단계"를 나타낸 순서도이다. 그리고, 도 7 내지 도 9, 도 10a 내지 도 10f, 도 11a 내지 11c, 및 도 12 내지 도 14는 도 5 및 도 6에 도시한 트랜지스터 어레이 기판의 제조방법에 있어서, 각 단계 별 A-A', B-B' 및 C-C'를 나타낸 공정단면도이다.
도 5에 도시한 바와 같이, 본 발명의 실시예에 따른 트랜지스터 어레이 기판의 제조방법은 제1 패턴을 이용하여, 기판 상에 게이트라인, 게이트라인 종단의 제1 게이트패드층, 및 게이트라인에서 분기된 게이트전극을 형성하는 단계(S100), 기판 상의 전면에 게이트라인, 제1 게이트패드층 및 게이트전극을 커버하는 게이트절연막을 형성하는 단계(S200), 제2 패턴을 이용하여, 게이트절연막 상에 게이트전극과 적어도 일부 중첩하는 액티브층을 형성하는 단계(S300), 제3 패턴을 이용하여, 액티브층 중 채널영역을 포함한 일부 상의 에치스토퍼, 및 제1 게이트패드층 상의 적어도 일부에 대응하여 게이트절연막을 관통하는 제1 게이트패드홀을 형성하는 단계(S400), 제4 패턴을 이용하여, 게이트절연막 상에 데이터라인, 데이터라인 종단의 제1 데이터패드층, 데이터라인에서 분기되어 액티브층 상의 일측에 접하는 소스전극, 채널영역을 사이에 두고 소스전극과 이격되어 액티브층 상의 다른 일측에 접하는 드레인전극, 및 제1 게이트패드홀을 통해 제1 게이트패드층 상에 접하는 제2 게이트패드층을 형성하는 단계(S500), 게이트절연막 상의 전면에 데이터라인, 제1 데이터패드층, 소스전극, 드레인전극 및 제2 게이트패드층을 커버하는 보호막을 형성하는 단계(S600), 제5 패턴을 이용하여, 제2 게이트패드층 상의 일부에 대응하여 보호막을 관통하는 제2 게이트패드홀, 제1 데이터패드층 상의 일부에 대응하여 보호막을 관통하는 데이터패드홀, 및 드레인전극 상의 일부에 대응하여 보호막을 관통하는 화소전극홀을 형성하는 단계(S700), 및 제6 패턴을 이용하여, 보호막 상에 제2 게이트패드홀을 통해 제2 게이트패드층 상에 접하는 제3 게이트패드층, 데이터패드홀을 통해 제1 데이터패드층 상에 접하는 제2 데이터패드층, 및 화소전극홀을 통해 드레인전극과 연결되는 화소전극을 형성하는 단계(S800)를 포함한다.
그리고, 도 6에 도시한 바와 같이, 에치스토퍼 및 제1 게이트패드홀을 형성하는 단계(S400)는 게이트절연막 상의 전면에 재료층 및 포토레지스트층을 순차적으로 형성하는 단계(S410), 및 포토레지스트층을 패터닝하여, 제1 내지 제3 영역을 포함하는 제3 패턴을 형성하는 단계(S420)를 포함한다. 이때, 제1 영역은 제1 게이트패드층 상의 일부에 대응하여 포토레지스트층을 관통하는 홀로 이루어지고, 제2 영역은 액티브층 중 채널영역을 포함한 일부에 대응하여 제1 두께의 포토레지스트층으로 이루어지며, 제3 영역은 제1 및 제2 영역을 제외한 나머지에 대응하여, 제1 두께보다 얇은 제2 두께의 포토레지스트층으로 이루어진다.
이어서, 제3 마스크의 제1 영역에서, 홀을 통해 노출된 재료층의 일부와 그 하부에 대응한 게이트절연막의 일부를 제거하여, 제1 게이트패드층의 일부를 노출하는 제1 게이트패드홀을 형성하는 단계(S430), 애싱처리를 이용하여, 제3 마스크의 제3 영역에서 재료층을 노출하도록 포토레지스트층을 제거하고, 제2 영역에서 제1 두께 이하인 제3 두께의 포토레지스트층을 남기는 단계(S440), 제3 마스크의 제3 영역에서 게이트절연막을 노출하도록 재료층을 제거하여, 제2 영역에서 잔존하는 재료층으로 에치스토퍼를 형성하는 단계(S450), 및 제3 마스크의 제2 영역에서 잔존하는 포토레지스트층을 제거하는 단계(S460)를 포함한다.
이하에서는, 도 7 내지 도 9, 도 10a 내지 도 10f, 도 11a 내지 11c, 및 도 12 내지 도 14에 도시한 공정단면도를 참조하여, 본 발명의 실시예에 따른 트랜지스터 어레이 기판의 제조방법에 대해 더욱 상세히 설명하기로 한다.
도 7에 도시한 바와 같이, 기판(110) 상의 전면에 금속 박막(미도시)을 적층하고, 제1 패턴(미도시)을 이용하여 기판(110) 상의 금속박막(미도시)을 패터닝한다. 이로써, 게이트라인(미도시, 도 3의 "GL"에 해당함), 게이트라인에서 분기된 게이트전극(121), 공통라인(미도시, 도 3의 "CL"에 해당함), 공통라인에서 연장된 스토리지 하부전극(122), 및 게이트라인 종단의 제1 게이트패드층(123)이 형성된다 (S100).
이때, 기판(110) 상의 금속박막은 Al, Cu, Mo, Nd, Ti, Pt, Ag, Nb, Cr, W 및 Ta 중 적어도 하나의 단일층, 또는 적어도 둘 이상의 복수층 또는 합금으로 선택될 수 있다.
도 8에 도시한 바와 같이, 기판(110) 상의 전면에 게이트절연막(130)을 형성한다 (S200). 이때, 기판(110) 상에 형성된 게이트라인(GL), 게이트전극(121), 공통라인(CL), 스토리지 하부전극(122) 및 제1 게이트패드층(123)은 그 상부의 게이트절연막(130)으로 커버된다.
특히, 게이트절연막(130)을 형성하는 단계(S200)는 기판(110) 상의 전면에 질화물계 절연물질의 제1 게이트절연막(131)을 형성하는 단계, 및 제1 게이트절연막(131) 상의 전면에 산화물계 절연물질의 제2 게이트절연막(132)을 형성하는 단계를 포함한다.
질화물계 절연물질은 질소(N)를 포함한 조성을 갖고, 산화물계 절연물질보다 높은 유전율을 갖는 절연물질로 선택되는데, 특히, 질화규소(SiNx)로 선택될 수 있다.
산화물계 절연물질은 산소(O)를 포함한 조성을 갖고, 질화물계 절연물질보다 안정된 조성비를 유지할 수 있는 절연물질로 선택되는데, 특히, 산화규소(SiNx), 더욱 바람직하게는 SiO2로 선택될 수 있다.
더불어, 본 발명의 실시예에 따르면, 게이트절연막(130) 상에 형성될 액티브층(141)이 안정된 조성비로 적층되는 산화물계 절연물질과 인접하게 배치되도록, 액티브층(141)에 직접 접하는 층인 제2 게이트절연막(132)을 산화물계 절연물질로 선택한다. 그러나, 본 발명의 실시예는 이에 국한되지 않고, 게이트절연막(130)을 산화물계 절연물질의 단일층으로 형성할 수 있고, 또는 산화물계 절연물질의 최상층을 포함한 3개층 이상의 복수층으로 형성될 수도 있다.
도 9에 도시한 바와 같이, 게이트절연막(130) 상의 전면에 산화물반도체의 박막(미도시)을 적층하고, 제2 패턴(미도시)을 이용하여 산화물반도체의 박막을 패터닝한다. 이로써, 게이트절연막(130)을 사이에 두고 게이트전극(121)과 적어도 일부 중첩하는 액티브층(141)이 형성된다 (S300).
도 10a에 도시한 바와 같이, 액티브층(141)을 포함한 게이트절연막(130) 상의 전면에 재료층(150) 및 포토레지스트층(400)을 순차적으로 적층한다 (S410).
재료층(150)은 이후 소스/드레인전극을 형성하기 위한 단계에 이용되는 식각액 또는 식각가스에 비교적 높은 식각비를 갖는 재료로 선택된다. 예를 들어, 재료층(150)은 SiOx, SiNx, SiOCx 및 SiONx 중 적어도 하나의 무기물, 또는 유기물과 고분자유기물 중 적어도 하나로 선택될 수 있고, 특히, SiOx로 선택될 수 있다.
포토레지스트층(400)은 특정 파장영역의 광에 의해서 물성이 변화하는 고분자물질인 감광성(感光性)재료로 선택된다. 이때, 감광성 재료는 광에 노출된 영역이 용매에 용해되는 포지티브타입(Positive Type)과 광에 노출된 영역이 용매에 용해되지 않는 네거티브타입(Negative Type)으로 분류되는데, 본 발명의 실시예에 따른 포토레지스트층(400)은 네거티브타입의 감광성재료로 선택될 수 있다.
도 10b에 도시한 바와 같이, 하프톤마스크(500)를 이용하여 포토레지스트층(400) 상에 선택적으로 광을 조사하고, 이를 현상하여, 포토레지스트층(400)을 패터닝한다.
이때, 하프톤마스크(500)는 광을 차단하는 차폐부(501), 제1 투과율로 광을 투과하는 제1 투과부(502), 및 제1 투과율보다 낮은 제2 투과율로 광을 투과하는 제2 투과부(503)를 포함한다. 이러한 하프톤마스크(500)에 의해, 포토레지스트층(400)에 차등적인 광량이 조사될 수 있다.
이로써, 도 10c에 도시한 바와 같이, 제3 패턴(410)이 형성된다 (S420).
여기서, 제3 패턴(410)은 제1 게이트패드층(123) 상의 일부에 대응하여 포토레지스트층(400)을 관통하는 홀로 이루어진 제1 영역(411), 액티브층(141) 중 채널영역을 포함한 일부 상에 대응하여 제1 두께(TH1: THickness 1)의 포토레지스트층으로 이루어진 제2 영역(412), 및 제1 영역(411)과 제2 영역(412)을 제외한 나머지에 대응하여 제1 두께(TH1)보다 얇은 제2 두께(TH2)의 포토레지스트층으로 이루어진 제3 영역(413)을 포함한다.
예를 들어, 포토레지스트층(400)이 네거티브타입의 감광성재료인 경우, 제1 영역(411) 상부에 하프톤마스크(500)의 차폐부(501)를 배치하여, 제1 영역(411)의 포토레지스트층에 광을 차단함으로써 모두 용해되도록 한다. 제2 영역(412) 상부에는 하프톤마스크(500)의 제1 투과부(502)를 배치하여, 제2 영역(412)의 포토레지스트층에 다량의 광을 조사함으로써, 용해되지 않고 제1 두께(TH1)를 유지하도록 한다. 그리고, 제3 영역(413) 상부에 하프톤마스크(500)의 제2 투과부(503)를 배치하여, 제3 영역(413)의 포토레지스트층에 제2 영역보다 적은 양의 광을 조사함으로써, 일부 용해되어, 제2 두께(TH2)로 얇아지도록 한다.
다만, 도 10b 및 도 10c의 도시, 그리고 그에 대한 설명은 단지 포토레지스트층을 패터닝하여 제3 패턴을 형성하는 단계의 일예를 나타낸 것일 뿐이므로, 본 발명의 실시예는 그에 국한되지 않음은 물론이다.
이어서, 도 10d에 도시한 바와 같이, 제3 패턴(410)의 제1 영역(411)에서, 홀에 의해 제1 게이트패드층(123) 상의 일부에 대응하는 재료층(150)이 노출되고, 이러한 상태에서, 식각공정을 실시하여, 제1 영역(411)의 재료층(150) 및 게이트절연막(130)을 제거한다. 이로써, 제1 영역(411)에 대응하여, 제1 게이트패드층(123)을 노출하도록 게이트절연막(130)을 관통하는 제1 게이트패드홀(H1_GP)이 형성된다 (S430).
도 10e에 도시한 바와 같이, 제3 패턴(410)에 전반적으로 두께를 감소시키는 애싱처리(Ashing Treatment)를 실시한다. 즉, 제3 패턴(410)의 제3 영역(413)에서 재료층(150)을 노출하도록 포토레지스트층이 제거되고, 제3 패턴(410)의 제2 영역(412)에서, 재료층(150) 상에 제1 두께(TH1) 이하인 제3 두께의 포토레지스트층만이 잔류하게 된다 (S440).
도 10f에 도시한 바와 같이, 제3 패턴(410)의 제3 영역(413)에서, 게이트절연막(130)을 노출하도록 재료층(150)을 제거한다. 이에, 제3 패턴(410)의 제2 영역(412)에서, 제3 두께의 포토레지스트층으로 커버되는 재료층(150)의 일부만이 남겨져서, 액티브층(141) 중 채널영역을 포함한 일부 상의 에치스토퍼(151)를 형성한다 (S450).
그리고, 제3 패턴(410)의 제2 영역(412)에서, 에치스토퍼(151) 상부에 잔존하는 포토레지스트층을 제거한다.
이어서, 도 11a에 도시한 바와 같이, 에치스토퍼(151) 및 액티브층(141)을 포함한 게이트절연막(130) 상에 금속박막(160)을 적층하고, 도 11b에 도시한 바와 같이, 금속박막(160) 상에 적층된 포토레지스트층을 패터닝하여 제4 패턴(420)을 형성한다. 다음, 도 11c에 도시한 바와 같이, 제4 패턴(420)을 이용하여 금속박막(160)을 패터닝함으로써, 액티브층(141) 상의 양측에 접하는 소스전극(161)과 드레인전극(162), 제1 게이트패드홀(H1_GP)을 통해 제1 게이트패드층(123)에 접하는 제2 게이트패드층(164), 및 데이터라인(미도시, 도 3의 "DL"에 해당함)과 데이터라인(DL) 종단의 제1 데이터패드층(164)을 형성한다 (S500).
이후, 데이터라인(DL), 소스전극(161), 드레인전극(162), 제2 게이트패드층(163) 및 제1 데이터패드층(164) 상부에 잔존하는 제4 패턴(420)을 제거한다.
이때, 게이트전극(121), 게이트절연막(130), 액티브층(141), 에치스토퍼(151), 데이터라인(DL)에서 분기된 소스전극(161), 및 액티브층(141)의 채널영역을 사이에 두고 소스전극(161)과 이격된 드레인전극(162)을 포함하는 박막트랜지스터(TFT)가 발생된다.
도 12에 도시한 바와 같이, 데이터라인(DL), 소스전극(161), 드레인전극(162), 제2 게이트패드층(163) 및 제1 데이터패드층(164)을 포함한 게이트절연막(130) 상의 전면에 보호막(200)을 형성한다 (S600).
이때, 보호막(200)은 일정한 조성으로 각 영역 별 유전율을 일정하게 유지할 수 있는 절연재료로 선택되는데, 특히, 제2 게이트절연막(312)과 마찬가지로, SiO2와 같은 산화물계 절연물질로 선택될 수 있다.
도 13에 도시한 바와 같이, 드레인전극(162) 상의 일부, 제2 게이트패드층(163) 상의 일부 및 제1 데이터패드층(164) 상의 일부에 각각 대응하는 제5 패턴(미도시)을 이용하여, 보호막(200)을 패터닝한다. 이로써, 보호막(200)을 관통하는 화소전극홀(H_PE), 제2 게이트패드홀(H2_GP) 및 데이터패드홀(H_DP)을 형성한다 (S700).
즉, 드레인전극(162) 상의 일부에 대응하여, 보호막(200)을 관통하는 화소전극홀(H_PE)이 형성되고, 제2 게이트패드층(163) 상의 일부에 대응하여 보호막(200)을 관통하는 제2 게이트패드홀(H2_GP)이 형성되며, 제1 데이터패드층(164) 상의 일부에 대응하여 보호막(200)을 관통하는 데이터패드홀(H_DP)이 형성된다.
이어서, 도 14에 도시한 바와 같이, 화소전극홀(H_PE), 제2 게이트패드홀(H2_GP) 및 데이터패드홀(H_DP)을 포함한 보호막(200) 상의 전면에 금속박막(미도시)을 적층하고, 제6 패턴(미도시)을 이용하여 보호막(200) 상의 금속박막을 패터닝함으로써, 화소전극(310, 도 3의 "PE"), 공통전극(320, 도 3의 "CE"), 제3 게이트패드층(330) 및 제2 데이터패드층(340)을 형성한다 (S800).
이때, 게이트라인(GL)의 종단에, 기판(110) 상의 제1 게이트패드층(123), 게이트절연막(130)을 관통하는 제1 게이트패드홀(H1_GP), 제2 게이트패드층(163), 보호막(200)을 관통하는 제2 게이트패드홀(H2_GP) 및 제3 게이트패드층(330)을 포함하는 게이트패드(GP)가 형성된다.
그리고, 데이터라인(DL)의 종단에, 게이트절연막(130) 상의 제1 데이터패드층(164), 보호막(200)을 관통하는 데이터패드홀(H_DP) 및 제2 데이터패드층(340)을 포함하는 데이터패드(DP)가 형성된다.
이상과 같이, 본 발명의 실시예에 따르면, 게이트절연막(130)과 보호막(200)을 모두 관통하는 게이트패드홀(H_GP)을 1회의 식각공정으로 형성하는 것이 아니라, 게이트절연막(130)을 관통하는 제1 게이트패드홀(H1_GP)과 보호막(200)을 관통하는 제2 게이트패드홀(H2_GP)을 포함하는 구조로 이루어져서, 2회의 식각공정으로 형성한다. 특히, 제2 게이트패드홀(H2_GP), 화소전극홀(H_PE) 및 데이터패드홀(H_DP)이 보호막(200)만을 제거하는 공정시간의 식각공정으로 형성된다.
이에 따라, 게이트패드홀(H_GP)을 형성하기 위해 게이트절연막(130)을 제거할 수 있을 정도의 긴 공정시간동안 식각공정을 실시할 필요가 없으므로, 게이트절연막(130) 상에 형성된 드레인전극(162)과 제1 데이터패드층(164)의 일부 표면이 화소전극홀(H_PE) 및 데이터패드홀(H_DP)에 의해 식각공정에 노출되어 손상되는 것을 방지할 수 있다.
이때, 제1 게이트패드홀(H1_GP)은 에치스토퍼(151)과 함께 제3 패턴을 이용한 패터닝과정으로 형성됨에 따라, 게이트패드홀(H_GP)의 형성을 2회의 식각공정으로 실시하더라도, 별도의 마스크공정을 추가할 필요가 없으므로, 종래에 비해 제조공정이 복잡하고 길어지지 않는다.
그러므로, 화소전극홀(H_PE) 및 데이터패드홀(H_DP)의 측벽을 이루는 보호막(200)이 손상되는 것을 최소화할 수 있어, 드레인전극(162)과 제1 데이터패드층(164)과의 접합면이 평탄하게 유지할 수 있다. 이에, 화소전극홀(H_PE)에서도, 화소전극(PE)이 고르게 형성될 수 있어, 화소전극(PE)의 단선위험성이 저하될 수 있으므로, 각 화소의 제어가 균일하게 될 수 있어, 트랜지스터 어레이 기판의 소자 신뢰도가 향상될 수 있다.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다.
GL: 게이트라인 GP: 게이트패드
H_GP: 게이트패드홀 CL: 공통라인
DL: 데이터라인 DP: 데이터패드
H_DP: 데이터패드홀 TFT: 박막트랜지스터
PE, 310: 화소전극 H_PE: 화소전극홀
CE, 320: 공통전극 H_CE: 공통전극홀
121: 게이트전극 130: 게이트절연막
141: 액티브층 151: 에치스토퍼
161: 소스전극 162: 드레인전극
200: 보호막 123: 제1 게이트패드층
H1_GP: 제1 게이트패드홀 163: 제2 게이트패드층
H2_GP: 제2 게이트패드홀 330: 제3 게이트패드층
164: 제1 데이터패드층 340: 제2 데이터패드층
H_GP: 게이트패드홀 CL: 공통라인
DL: 데이터라인 DP: 데이터패드
H_DP: 데이터패드홀 TFT: 박막트랜지스터
PE, 310: 화소전극 H_PE: 화소전극홀
CE, 320: 공통전극 H_CE: 공통전극홀
121: 게이트전극 130: 게이트절연막
141: 액티브층 151: 에치스토퍼
161: 소스전극 162: 드레인전극
200: 보호막 123: 제1 게이트패드층
H1_GP: 제1 게이트패드홀 163: 제2 게이트패드층
H2_GP: 제2 게이트패드홀 330: 제3 게이트패드층
164: 제1 데이터패드층 340: 제2 데이터패드층
Claims (10)
- 제1 패턴을 이용하여, 기판 상에, 게이트라인, 상기 게이트라인 종단의 제1 게이트패드층, 및 상기 게이트라인에서 분기된 게이트전극을 형성하는 단계;
상기 기판 상의 전면에 상기 게이트라인, 제1 게이트패드층 및 게이트전극을 커버하는 게이트절연막을 형성하는 단계;
제2 패턴을 이용하여, 상기 게이트절연막 상에 상기 게이트전극과 적어도 일부 중첩하는 액티브층을 형성하는 단계;
제3 패턴을 이용하여, 상기 액티브층 중 채널영역을 포함한 일부 상의 에치스토퍼, 및 상기 제1 게이트패드층 상의 일부에 대응하여 상기 게이트절연막을 관통하는 제1 게이트패드홀을 형성하는 단계;
제4 패턴을 이용하여, 상기 게이트절연막 상에, 데이터라인, 상기 데이터라인 종단의 제1 데이터패드층, 상기 데이터라인에서 분기되어 상기 액티브층 상의 일측에 접하는 소스전극, 상기 채널영역을 사이에 두고 상기 소스전극과 이격되어 상기 액티브층 상의 다른 일측에 접하는 드레인전극, 및 상기 제1 게이트패드홀을 통해 상기 제1 게이트패드층 상에 접하는 제2 게이트패드층을 형성하는 단계;
상기 게이트절연막 상의 전면에, 상기 데이터라인, 제1 데이터패드층, 소스전극, 드레인전극 및 제2 게이트패드층을 커버하는 보호막을 형성하는 단계;
제5 패턴을 이용하여, 상기 제2 게이트패드층 상의 일부에 대응하여 상기 보호막을 관통하는 제2 게이트패드홀, 상기 제1 데이터패드층 상의 일부에 대응하여 상기 보호막을 관통하는 데이터패드홀, 및 상기 드레인전극 상의 일부에 대응하여 상기 보호막을 관통하는 화소전극홀을 형성하는 단계; 및
제6 패턴을 이용하여, 상기 보호막 상에, 상기 제2 게이트패드홀을 통해 상기 제2 게이트패드층 상에 접하는 제3 게이트패드층, 상기 데이터패드홀을 통해 상기 제1 데이터패드층 상에 접하는 제2 데이터패드층, 및 상기 화소전극홀을 통해 상기 드레인전극과 연결되는 화소전극을 형성하는 단계를 포함하는 트랜지스터 어레이 기판의 제조방법. - 제1항에 있어서,
상기 액티브층을 형성하는 단계에서, 상기 액티브층은 AxByCzO(x, y, z ≥ 0)의 산화물반도체이고, 상기 A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf 및 Zr 중에서 선택되는 트랜지스터 어레이 기판의 제조방법. - 제2항에 있어서,
상기 산화물반도체의 액티브층은 ZnO, InGaZnO4, ZnInO, ZnSnO, InZnHfO, SnInO 및 SnO 중에서 선택되는 트랜지스터 어레이 기판의 제조방법. - 제2항에 있어서,
상기 게이트절연막을 형성하는 단계는,
상기 기판 상의 전면에 질화물계 절연물질로 선택되는 제1 게이트절연막을 형성하는 단계; 및
상기 제1 게이트절연막 상의 전면에 산화물계 절연물질로 선택되는 제2 게이트절연막을 형성하는 단계를 포함하는 트랜지스터 어레이 기판의 제조방법. - 제4항에 있어서,
상기 에치스토퍼 및 제1 게이트패드홀을 형성하는 단계는
상기 제2 게이트절연막 상의 전면에 재료층 및 포토레지스트층을 형성하는 단계;
상기 포토레지스트층을 패터닝하여, 상기 제1 게이트패드층 상의 일부에 대응하여 상기 포토레지스트층을 관통하는 홀로 이루어진 제1 영역, 상기 액티브층 중 채널영역을 포함한 일부에 대응하여 제1 두께의 포토레지스트층으로 이루어진 제2 영역, 및 상기 제1 및 제2 영역을 제외한 나머지에 대응하여 상기 제1 두께보다 얇은 제2 두께의 포토레지스트층으로 이루어진 제3 영역을 포함하는 상기 제3 패턴을 형성하는 단계;
상기 제3 패턴의 상기 제1 영역에서, 상기 재료층과 상기 게이트절연막 각각의 일부를 제거하여, 상기 제1 게이트패드층의 일부를 노출하는 상기 제1 게이트패드홀을 형성하는 단계;
애싱 처리(ashing treatment)를 이용하여, 상기 제3 패턴의 상기 제3 영역에서 상기 재료층을 노출하도록 포토레지스트층을 제거하고, 상기 제2 영역에서 상기 제1 두께 이하인 제3 두께의 포토레지스트층을 남기는 단계;
상기 제3 패턴의 상기 제3 영역에서 상기 게이트절연막을 노출하도록 상기 재료층을 제거하여, 상기 제2 영역에서 잔존하는 재료층으로 상기 에치스토퍼를 형성하는 단계; 및
상기 제3 패턴의 상기 제2 영역에서 잔존하는 포토레지스트층을 제거하는 단계를 포함하는 트랜지스터 어레이 기판의 제조방법. - 제5항에 있어서,
상기 제1 게이트패드홀을 형성하는 단계는
습식식각 처리를 이용하여, 상기 제1 영역에서 상기 재료층 및 상기 제2 게이트절연막 각각의 적어도 일부를 제거하는 단계; 및
건식식각 처리를 이용하여, 상기 제1 영역에서 상기 제1 게이트절연막의 적어도 일부를 제거하는 단계를 포함하는 트랜지스터 어레이 기판의 제조방법. - 제5항에 있어서,
상기 재료층 및 포토레지스트층을 형성하는 단계에서, 상기 재료층은 산화물계 절연물질로 선택되는 트랜지스터 어레이 기판의 제조방법. - 제5항에 있어서,
상기 제3 패턴을 형성하는 단계에서, 상기 제1 영역에 대응하여 광을 차단하는 차폐부, 상기 제2 영역에 대응하여 제1 투과율로 광을 투과하는 제1 투과부, 및 상기 제3 영역에 대응하여 상기 제1 투과율보다 낮은 제2 투과율로 광을 투과하는 제2 투과부를 포함하는 하프톤마스크를 이용하는 트랜지스터 어레이 기판의 제조방법. - 제4항에 있어서,
상기 보호막을 형성하는 단계에서, 상기 보호막은 산화물계 절연물질로 선택되는 트랜지스터 어레이 기판의 제조방법. - 제4항, 제7항 및 제9항 중 어느 한 항에 있어서,
상기 질화물계 절연물질은 질화규소(SiNx)이고,
상기 산화물계 절연물질은 산화규소(SiO2)인 트랜지스터 어레이 기판의 제조방법.
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| Application Number | Priority Date | Filing Date | Title |
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Publications (1)
| Publication Number | Publication Date |
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| KR20130006068A true KR20130006068A (ko) | 2013-01-16 |
Family
ID=47837236
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20140095357A (ko) * | 2013-01-24 | 2014-08-01 | 엘지디스플레이 주식회사 | 박막트랜지스터 어레이 기판 및 그의 제조방법 |
| KR20150000040A (ko) * | 2013-06-21 | 2015-01-02 | 엘지디스플레이 주식회사 | 박막 트랜지스터 기판 및 그 제조방법 |
| KR20150033790A (ko) * | 2013-09-23 | 2015-04-02 | 엘지디스플레이 주식회사 | 박막트랜지스터 어레이 기판 |
| US10868091B2 (en) | 2017-12-07 | 2020-12-15 | Lg Display Co., Ltd. | Organic light-emitting display |
-
2011
- 2011-07-08 KR KR1020110067886A patent/KR20130006068A/ko not_active Application Discontinuation
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| US10868091B2 (en) | 2017-12-07 | 2020-12-15 | Lg Display Co., Ltd. | Organic light-emitting display |
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