KR20130004396U - 반도체 패키지 - Google Patents

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KR20130004396U
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Abstract

반도체 패키지가 제공된다. 본 고안의 일 실시예에 따른 반도체 패키지는, 세라믹 물질을 포함하는 절연성의 기판; 기판 상의 금속층; 금속층 상에 배치되는 다이 패들; 금속층 및 다이 패들을 연결하는 접착층; 및 다이 패들의 상면 상에 배치되고, 다이 패들과 전기적으로 연결되는 반도체 칩을 포함한다.

Description

반도체 패키지{Semiconductor package}
본 고안의 기술적 사상은 반도체 패키지에 관한 것으로서, 더욱 상세하게는, 반도체 칩이 탑재되는 기판을 포함하는 반도체 패키지에 관한 것이다.
최근 들어 전자기기의 고속도화, 대용량화 및 소형화가 진행되면서 반도체 패키지의 집적도가 높아지고 있다. 따라서, 반도체 패키지 내의 인접한 소자들을 효율적으로 전기적으로 분리하기 위한 구조 및 제조 방법에 대한 연구가 이루어지고 있다. 또한 반도체 패키지에서 발생하는 열을 효과적으로 방출할 수 있는 구조 및 제조방법에 대한 요구가 증가되고 있다.
본 고안의 기술적 사상이 이루고자 하는 기술적 과제는, 신뢰성이 향상된 반도체 패키지를 제공하는 것이다.
본 고안의 일 실시예에 따른 반도체 패키지가 제공된다. 상기 반도체 패키지는, 세라믹 물질을 포함하는 절연성의 기판; 상기 기판 상의 금속층; 상기 금속층 상에 배치되는 다이 패들; 상기 금속층 및 상기 다이 패들을 연결하는 접착층; 및 상기 다이 패들의 상면 상에 배치되고, 상기 다이 패들과 전기적으로 연결되는 반도체 칩을 포함한다.
본 고안의 일부 실시예들에서, 상기 접착층은 솔더로 이루어질 수 있다.
본 고안의 일부 실시예들에서, 상기 금속층은, 상기 기판에 접하며 상기 기판의 가장자리로부터 소정 길이만큼 내측에 배치될 수 있다.
본 고안의 일부 실시예들에서, 상기 반도체 칩 및 상기 다이 패들을 감싸며, 상기 기판의 하부면을 노출시키는 밀봉 부재를 더 포함할 수 있다.
본 고안의 일부 실시예들에서, 상기 반도체 패키지는 복수의 상기 기판들을 포함하고, 복수의 상기 기판들은 상기 밀봉 부재를 사이에 두고 서로 이격하여 배치될 수 있다.
본 고안의 일부 실시예들에서, 상기 다이 패들과 연결되는 리드를 더 포함할 수 있다.
본 고안의 기술적 사상에 따른 반도체 패키지에 따르면, 서로 전기적으로 분리된 기판들을 사용함으로써, 다이 패들 사이의 전기적 단락을 방지하며 열 방출 효율을 향상시킬 수 있다.
또한, 본 고안의 기술적 사상에 따른 반도체 패키지에 따르면, 기판과 다이 패들 사이를 금속층 및 솔더를 이용하여 연결함으로써, 접착력을 향상시켜, 반도체 패키지의 신뢰성을 향상시킬 수 있다.
도 1은 본 고안의 일 실시예에 따른 반도체 패키지를 도시하는 사시도이다.
도 2는 도 1의 반도체 패키지의 단면도이다.
도 3은 도 1 및 도 2의 실시예에 따른 반도체 패키지를 도시하는 저면도이다.
도 4a 내지 도 4d는 도 1 및 도 2의 반도체 패키지의 예시적인 제조 방법을 설명하기 위한 단면도들이다.
도 5는 본 고안의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
이하, 첨부된 도면을 참조하여 본 고안의 바람직한 실시예를 상세히 설명하기로 한다. 본 고안의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 고안을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 고안의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 당업자에게 본 고안의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 고안의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. 동일한 부호는 시종 동일한 요소를 의미한다. 나아가, 도면에서의 다양한 요소와 영역은 개략적으로 그려진 것이다. 따라서, 본 고안은 첨부한 도면에 그려진 상대적인 크기나 간격에 의해 제한되지 않는다.
도 1은 본 고안의 일 실시예에 따른 반도체 패키지를 도시하는 사시도이다.
도 2는 도 1의 반도체 패키지의 단면도이다. 도 2는 도 1의 절단선 Ⅱ-Ⅱ'를 따라 절단한 단면을 도시한다.
도 1에서는 설명의 편의를 위하여 내부 부재를 보호하기 위한 몰딩 부재(180)를 생략하고 도시하였으나, 이는 도 2에 의해 완전히 개시된다.
도 1 및 도 2를 참조하면, 반도체 패키지(1000)는 기판들(100a, 100b), 금속층들(110), 다이 패들들(135) 및 반도체 칩들(160a, 160b, 160c, 160d)을 포함한다. 또한, 반도체 패키지(1000)는 제1 리드들(130), 제2 리드(140), 제1 내지 제5 도전성 와이어들(171, 173, 175, 177, 179: 170) 및 몰딩 부재(180)를 더 포함한다.
기판들(100a, 100b)은 세라믹 기판일 수 있다. 기판들(100a, 100b)은 예를 들어, Al2O3, AlN, SiO2 또는 BeO을 포함할 수 있다. 기판들(100a, 100b)의 하부면은 방열면으로 작용할 수 있다. 또는 기판들(100a, 100b)의 하부면 상에 별도의 방열층(미도시)이 더 배치될 수 있다.
금속층들(110)은 각각 기판들(100a, 100b) 상에 형성된다. 금속층들(110)은 기판들(100a, 100b)의 가장자리로부터 제1 방향에서 제1 길이(L1) 및 제2 방향에서 제2 길이(L2)만큼 내측에 형성될 수 있다. 상기 제1 길이(L1) 및 상기 제2 길이(L2)는 동일하거나 유사할 수 있다. 변형된 실시예에서, 상기 제1 길이(L1)는 영일 수도 있다. 즉, 기판들(100a, 100b)이 인접하여 배치되는 상기 제2 방향에서는 제2 길이(L2)만큼 내측에 형성되고, 상기 제1 방향에서는 기판들(100a, 100b)과 동일한 너비로 형성될 수도 있다. 금속층들(110)은 반도체 칩들(160a, 160b, 160d)에서 발생하는 열을 방출하는 역할도 일부 수행할 수 있다.
제1 반도체 칩(160a) 및 제2 반도체 칩(160b)은 다이 패들(135) 상에 칩 접착층(150)에 의해 탑재된다. 제3 반도체 칩(160c) 및 제4 반도체 칩(160d)은 각각 서브 다이 패들(145) 및 다이 패들(135) 상에 칩 접착층(150)에 의해 탑재된다. 칩 접착층(150)은, 예를 들면, 금속성 에폭시 또는 솔더일 수 있다. 반도체 칩들(160a, 160b, 160c, 160d)의 크기나 개수는 도면에 도시된 것에 한정되지 않으며 다양할 수 있다.
반도체 칩들(160a, 160b, 160c, 160d)은 상호간 및/또는 리드들(130, 140)과 도전성 와이어들(170)에 의해 전기적으로 연결될 수 있다. 도전성 와이어들(170)은 반도체 칩들(160a, 160b, 160c, 160d) 및 리드들(130, 140) 상의 도시되지 않은 접속 패드들(미도시)을 통해 전기적 신호를 전달할 수 있다.
반도체 칩들(160a, 160b, 160c, 160d)은 전력 소자 및/또는 제어 소자를 포함할 수 있다. 상기 전력 소자는 모터 드라이브, 전력-인버터, 전력-컨버터, 전력-피에프씨(power factor correctoin;PFC) 또는 디스플레이 드라이브에 응용될 수 있다. 그러나, 본 고안의 범위는 이에 한정되지 않는다. 다른 실시예에서, 반도체 칩들(160a, 160b, 160c, 160d)은 능동 소자(active device)를 포함할 수 있다. 예를 들어, 상기 능동 소자는 MOSFET, IGBT, 다이오드 또는 이들의 임의의 조합으로부터 선택된 소자들을 포함할 수 있다.
특히, 제3 반도체 칩(160c)은 제어 소자를 포함할 수 있으며, 제1 반도체 칩(160a) 및 제2 반도체 칩(160b)과의 사이에서 발생할 수 있는 열적 간섭(thermal cross talking)을 감소 또는 억제하기 위하여, 다이 패들(135)과 이격된 서브 다이 패들(145) 상에 탑재될 수 있다. 다른 실시예에서, 서브 다이 패들(145) 대신, 제2 리드(140)와 분리된 별개의 제어 소자용 기판이 사용될 수도 있다.
다이 패들들(135)은 제1 리드들(130)로부터 연장되어 일체형으로 형성될 수 있다. 서브 다이 패들(145)은 제2 리드(140)로부터 연장되어 일체형으로 형성될 수 있다. 리드들(130, 140)은 리드 프레임(미도시)에 의해 제공되며, 외부 회로와의 연결을 위해 반도체 칩들(160a, 160b, 160c, 160d)에 전기적으로 연결된다. 도면에서는 두 개의 제1 리드들(130) 및 하나의 제2 리드(140)만을 도시하였으나, 리드들(130, 140)은 복수 개 배치될 수도 있다.
다이 패들들(135)은 패들 접착층(120)에 의해 각각 기판들(100a, 100b) 상의 금속층들(110)에 연결된다. 패들 접착층(120)은 예를 들어 솔더(solder) 물질일 수 있다. 다른 실시예에서, 패들 접착층(120)은 열전도성 에폭시 또는 실리콘 엘라스토머(elastomer)일 수 있다. 패들 접착층(120)이 솔더로 이루어지는 경우, 솔더링 공정에 의해 다이 패들들(135)을 각각 기판들(100a, 100b) 상에 연결할 수 있으며, 금속층들(110)이 개재되어 기판들(100a, 100b)과의 연결이 더욱 용이해질 수 있다. 솔더링 공정에 의해 다이 패들들(135)을 기판들(100a, 100b) 상에 접착하게 되면, 접착력이 상대적으로 강해서 박리 현상이 방지될 수 있다.
또한, 상술한 것과 같이, 금속층들(110)이 기판들(100a, 100b)의 가장자리로부터 내측에 형성되기 때문에, 상기 솔더링 공정 중에 인접한 다이 패들들(135) 사이에서 패들 접착층(120)에 의한 브릿지(bridge)가 발생되지 않을 수 있다.
몰딩 부재(180)는, 반도체 칩들(160a, 160b, 160c, 160d), 다이 패들들(135), 서브 다이 패들(145), 및 리드들(130, 140)의 일부를 밀봉한다. 제1 리드들(130) 및 제2 리드(130)는 몰딩 부재(180)의 외부로 연장될 수 있다. 몰딩 부재(180)는 기판들(100a, 100b) 사이의 공간을 메우고, 기판들(100a, 100b)의 하부면은 노출시키도록 형성될 수 있다. 몰딩 부재(180)는, 예를 들어, 에폭시 몰드 컴파운드(EMC, Epoxy Mold Compound)로 형성될 수 있다.
도 3은 도 1 및 도 2의 실시예에 따른 반도체 패키지를 도시하는 저면도이다.
도 3에서, 도 1 및 도 2에서와 동일한 참조 번호는 동일한 구성 요소를 나타내며, 따라서 중복되는 설명은 생략한다.
도 3을 참조하면, 반도체 패키지(1000)는, 도 1 및 도 2에 도시된 기판들(100a, 100b)을 포함하는 복수의 기판들(100a, 100b, 100c, 100d, 100e)을 포함할 수 있다. 각각의 기판들(100a, 100b, 100c, 100d, 100e)의 하부면은 몰딩 부재(180)로부터 외부로 노출된다. 복수의 기판들(100a, 100b, 100c, 100d, 100e)은 몰딩 부재(180)에 의해 서로 이격될 수 있다.
따라서, 복수의 기판들(100a, 100b, 100c, 100d, 100e) 상의 다이 패들들(135)(도 1 및 도 2 참조)도 서로 전기적으로 분리(isolation)될 수 있다. 이에 의해, 인접한 다이 패들들(135) 사이에서 전기적 단락(short)이 발생하는 것을 방지할 수 있으며, 반도체 칩들(160a, 160b, 160c, 160d)에 의해 발생되는 열의 방출이 더욱 용이해질 수 있다. 따라서, 신뢰성이 향상된 반도체 패키지(1000)가 제공된다.
도 4a 내지 도 4d는 도 1 및 도 2의 반도체 패키지의 예시적인 제조 방법을 설명하기 위한 단면도들이다.
도 4a를 참조하면, 반도체 칩들(160a, 160b)이 다이 패들(135) 상에 칩 접착층(150)을 이용하여 탑재된다. 또한, 반도체 칩(160c)이 서브 다이 패들(145) 상에 칩 접착층(150)을 이용하여 탑재된다. 본 단계에서의 다이 패들(135) 및 서브 다이 패들(145)은 각각 제1 리드(130) 및 제2 리드(140)로부터 연장된 부분일 수 있다. 다이 패들(135) 및 서브 다이 패들(145)은 예를 들어, 구리(Cu)로 이루어질 수 있으며, 두 개 이상의 금속들의 복합층으로 이루어질 수도 있다. 칩 접착층(150))은, 도전성 물질을 포함할 수 있으며, 예를 들면, 금속성 에폭시 또는 솔더일 수 있다.
도 4b를 참조하면, 먼저 기판(100a) 상에 금속층(110)을 형성한다. 금속층(110)은 예를 들어, 스퍼터링(sputtering)과 같은 물리기상증착(Physical Vapor Deposition, PVD) 또는 화학기상증착(Chemical Vapor Deposition, CVD)에 의해 형성될 수 있다. 금속층(110)은 기판(100a)의 가장자리로부터 소정 거리 이격되어, 기판(100a)의 중심부 상에 형성될 수 있다.
다음으로, 금속층(110) 상에 패들 접착층(120)을 형성한다. 패들 접착층(120)은 예를 들어, 솔더 페이스트를 프린팅(printing)함으로써 형성할 수 있다.
도 4c를 참조하면, 먼저, 패들 접착층(120)을 이용하여, 금속층(110) 상에 다이 패들(135)을 접착하기 위한 리플로우(reflow) 공정이 수행된다. 이에 의해, 다이 패들(135)은 금속층(110)을 개재하여 기판(100a)과 연결될 수 있다.
다음으로, 선택적으로, 패들 접착층(120) 내의 플럭스(flux)에 의한 잔류물을 제거하기 위한 세정 공정이 수행될 수 있다. 플럭스는 산화물 형성을 방지하기 위한 솔더 페이스트 내의 첨가제이다.
도 4d를 참조하면, 제1 내지 제4 도전성 와이어들(171, 173, 175, 177: 170)을 이용하여 반도체 칩들(160a, 160b, 160c)과 리드들(130, 140)을 전기적으로 연결시키는 와이어 본딩 공정이 수행된다.
다음으로, 도 1 및 도 2를 함께 참조하면, 반도체 칩들(160a, 160b, 160c), 다이 패들(135), 서브 다이 패들(145), 및 리드들(130, 140)의 일부를 밀봉하는 몰딩 부재(180)를 형성하는 공정이 수행된다. 본 단계에서, 몰딩 부재(180)는 기판(100a)의 하부면 상에는 형성되지 않으며, 상기 하부면을 노출시킨다.
도 5는 본 고안의 일 실시예에 따른 반도체 패키지를 도시하는 단면도이다.
도 5에서 도 1 및 도 2와 동일한 참조 번호는 동일한 구성 요소를 나타내며, 따라서 중복되는 설명은 생략한다.
도 5를 참조하면, 반도체 패키지(2000)는 기판(100a), 금속층(110), 다이 패들(135) 및 반도체 칩들(160a, 160b, 160c)을 포함한다. 또한, 반도체 패키지(2000)는 제1 리드(130), 제2 리드(140), 제1 내지 제4 도전성 와이어들(171, 173, 175, 177: 170) 및 몰딩 부재(180)를 더 포함한다.
다이 패들(135)은 패들 접착층(120A)에 의해 기판(100) 상의 금속층(110)에 연결된다. 패들 접착층(120A)은 예를 들어 솔더 물질일 수 있다. 다른 실시예에서, 패들 접착층(120A)은 도전성 에폭시 또는 실리콘 엘라스토머일 수 있다. 패들 접착층(120A)이 솔더로 이루어지는 경우, 솔더링 공정에 의해 다이 패들(135)을 기판 (100a) 상에 연결할 수 있으며, 금속층(110)에 의해 기판(100a)과의 연결이 더욱 용이해질 수 있다. 솔더링 공정에 의해 다이 패들(135)을 기판(100a) 상에 접착하게 되면, 접착력이 상대적으로 강해서 박리 현상이 방지될 수 있다.
본 실시예에서, 패들 접착층(120A)은 금속층(110)의 가장자리로부터 제3 길이(L3)만큼 돌출되어 형성될 수 있다. 이러한 형상은 예를 들어, 도 4c를 참조하여 상술한 리플로우 공정 중에 패들 접착층(120A)을 이루는 솔더 물질이 압축에 의해 흘러서 형성될 수 있다. 다만, 이 경우에도, 기판(100a)의 가장자리로부터 제4 길이(L4)만큼 이격될 수 있다.
변형된 실시예에서, 패들 접착층(120A)은 기판(100a)의 가장자리와 동일한 수직 위치를 가질 수 있으며, 기판(100a)의 가장자리로부터 외측으로 소정 거리만큼 돌출될 수도 있다. 이러한 경우에도, 기판(100a)은 도 3과 같이 인접한 기판(100b)으로부터 이격되어 몰딩 부재(180)에 의해 분리되며, 금속층(110)은 기판(100a)의 가장자리로부터 제1 길이(L1)만큼 내측으로 형성되므로, 다이 패들들(135) 사이의 전기적 단락이 발생되지 않을 수 있다.
이상에서 설명한 본 고안이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 고안의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 고안이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100a, 100b, 100c, 100d, 100e: 기판 110: 금속층
120, 120A: 패들 접착층 130: 제1 리드
135: 다이 패들 140: 제2 리드
145: 서브 다이 패들 150: 칩 접착층
160a, 160b, 160c, 160d: 반도체 칩
170, 171, 173, 175, 177, 179: 도전성 와이어
180: 몰딩 부재

Claims (6)

  1. 세라믹 물질을 포함하는 절연성의 기판;
    상기 기판 상의 금속층;
    상기 금속층 상에 배치되는 다이 패들;
    상기 금속층 및 상기 다이 패들을 연결하는 접착층; 및
    상기 다이 패들의 상면 상에 배치되고, 상기 다이 패들과 전기적으로 연결되는 반도체 칩을 포함하는 반도체 패키지.
  2. 제1 항에 있어서,
    상기 접착층은 솔더로 이루어지는 것을 특징으로 하는 반도체 패키지.
  3. 제1 항에 있어서,
    상기 금속층은, 상기 기판에 접하며 상기 기판의 가장자리로부터 소정 길이만큼 내측에 배치되는 것을 특징으로 하는 반도체 패키지.
  4. 제1 항에 있어서,
    상기 반도체 칩 및 상기 다이 패들을 감싸며, 상기 기판의 하부면을 노출시키는 밀봉 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.
  5. 제4 항에 있어서,
    상기 반도체 패키지는 복수의 상기 기판들을 포함하고,
    복수의 상기 기판들은 상기 밀봉 부재를 사이에 두고 서로 이격하여 배치되는 것을 특징으로 하는 반도체 패키지.
  6. 제1 항에 있어서,
    상기 다이 패들과 연결되는 리드를 더 포함하는 것을 특징으로 하는 반도체 패키지.
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