KR20120133232A - 플래시 메모리 장치 - Google Patents

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KR20120133232A
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박영수
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에스케이하이닉스 주식회사
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Abstract

본 발명의 플래시 메모리 장치는, 복수 개의 워드 라인을 메인 셀(main cell)로 이용하여 형성되는 메인 페이지(main page); 및 더미워드라인(DWL)을 스페어 셀(spare cell)로 이용하여 형성되는 스페어 페이지(spare page)를 포함하되, 상기 스페어 셀(spare cell)은 셀들의 문턱전압 레벨을 높게 설정한 SLC(Single Level Cell) 분포를 사용하는 플래시 메모리 장치를 제공함에 기술적 특징이 있다.

Description

플래시 메모리 장치{FLASH MEMORY DEVICE}
본 발명은 플래시 메모리 장치에 관한 것으로, 더욱 상세하게는 드레인선택라인(DSL) 및 소스선택라인(SSL) 곁에 배치되는 더미워드라인(DWL)에 있는 스페어 셀(spare cell) 들을 스페어 페이지(spare page)로 설정하고, MLC(Multiple Level Cell), TLC(Triple Level Cell) 형태 대신 SLC(Single Level Cell) 형태를 사용하는 플래시 메모리 장치에 관한 것이다.
반도체 메모리 장치는 일반적으로 DRAM, SRAM 등과 같은 휘발성 메모리(volatile memory)와 EEPROM, FRAM, PRAM, MRAM, Flash Memory 등과 같은 불휘발성 메모리(non volatile memory)로 분류된다.
휘발성 메모리(volatile memory)는 전원이 차단될 때 저장된 데이터를 잃지만, 불휘발성 메모리(non volatile memory)는 전원이 차단되더라도 저장된 데이터를 보존한다. 특히, 플래시 메모리(Flash Memory)는 높은 프로그래밍 속도, 낮은 전력 소비, 대용량 데이터 저장 등의 장점을 가지므로 컴퓨터 시스템 등에서 저장 매체로 광범위하게 사용되고 있다.
도 1은 종래의 낸드 플래시 메모리의 소스선택라인(SSL)과 드레인선택라인(DSL) 주변에 배치된 더미워드라인(DWL) 및 복수의 워드라인(WL)을 도시한 것이다.
도 1을 참조하면, 종래의 낸드 플래시 메모리(NAND Flash Memory)는 P-WELL 기판 상에 소스(Source) 영역을 선택하기 위한 소스선택라인(Source Select Line, SSL), 상기 소스선택라인(SSL)과 인접하여 배치된 더미워드라인(DWL), 드레인(Drain) 영역을 선택하기 위한 드레인선택라인(Drain Select Line, DSL), 상기 드레인선택라인(DSL)과 인접하여 배치된 더미워드라인(DWL) 및 복수 개의 워드 라인(WL0~WLn)을 포함한다.
복수 개의 워드 라인(WL0~WLn)에 있는 셀들은 메인 셀(main cell)을 구성하지만, 소스선택라인(SSL) 및 드레인선택라인(DSL)과 인접하여 배치된 각각의 더미워드라인(DWL)에 있는 셀들은 사용되지 않고 방치되었다.
낸드 플래시 메모리(NAND Flash Memory)에서 테크놀러지(Technology)가 40nm 이하로 개발되면서 셀(Cell) 분포가 악화되어 데이터 보유력(Data Retention) 및 사이클링(Cycling)에 대해 스펙(Specification)을 만족할 수 없게 되었는데, 특히 소스선택라인(SSL) 및 드레인선택라인(DSL)에 인접한 셀(Cell) 들이 가장 심하게 영향을 받는 문제가 있었다.
그 이유는 소스선택라인(SSL) 및 드레인선택라인(DSL)에 인접한 셀(Cell) 들의 분포가 그렇지 않은 중앙에 배치된 셀(Cell)들에 비해 취약하기 때문인데, 이런 현상은 SLC(Single Level Cell), MLC(Multiple Level Cell), TLC(Triple Level Cell)로 갈수록 MLC나 TLC와 같은 셀(Cell) 분포를 만들기 어렵기 때문에 더욱 심각해진다.
한편 테크놀러지(Technology)가 작아질수록 소스선택라인(SSL)과 드레인선택라인(DSL)에 인접한 셀(Cell) 들의 분포를 개선하기 위해 소스선택라인(SSL)과 드레인선택라인(DSL) 옆에 더미워드라인(DWL)을 배치하였다.
하지만, 종래기술은 더미워드라인(DWL)의 배치로 인한 칩 면적의 증가 및
더미워드라인(DWL)에 있는 셀들이 실제 데이터(Data) 저장을 위해 사용되지 않고 단지 내부 셀(Cell) 들을 위한 버퍼링(Buffering) 역할 하는데 그쳐 셀(Cell)을 비효율적으로 사용하는 문제점이 있었다.
본 발명이 해결하고자 하는 기술적 과제는, 드레인선택라인(DSL) 및 소스선택라인(SSL) 곁에 배치되는 더미워드라인(DWL)에 있는 스페어 셀(spare cell) 들을 스페어 페이지(spare page)로 설정하고, MLC(Multiple Level Cell), TLC(Triple Level Cell) 형태 대신 SLC(Single Level Cell) 형태를 사용하는 플래시 메모리 장치를 제공하는데 있다.
상기 기술적 과제를 이루기 위한 본 발명에 따른 플래시 메모리 장치는, 복수 개의 워드 라인을 메인 셀(main cell)로 이용하여 형성되는 메인 페이지(main page); 및 더미워드라인(DWL)을 스페어 셀(spare cell)로 이용하여 형성되는 스페어 페이지(spare page)를 포함하되, 상기 스페어 셀(spare cell)은 셀들의 문턱전압 레벨을 높게 설정한 SLC(Single Level Cell) 분포를 사용하는 것을 특징으로 하는 플래시 메모리 장치를 제공한다.
본 발명은 드레인선택라인(DSL) 및 소스선택라인(SSL) 곁에 배치되는 더미워드라인(DWL)에 있는 스페어 셀(spare cell) 들을 SLC(Single Level Cell) 형태로 사용할 수 있는 기술적 효과가 있다.
도 1은 종래의 낸드 플래시 메모리의 소스선택라인(SSL)과 드레인선택라인(DSL) 주변에 배치된 더미워드라인(DWL) 및 복수의 워드라인(WL)을 도시한 것이다.
도 2a는 본 발명의 MLC에서 더미워드라인(DWL)에 존재하는 스페어 셀(spare cell)을 SLC 형태로 사용하기 위한 셀 분포를 도시한 것이다.
도 2b는 본 발명의 TLC에서 더미워드라인(DWL)에 존재하는 스페어 셀(spare cell)을 SLC 형태로 사용하기 위한 셀 분포를 도시한 것이다.
도 3은 본 발명의 MLC 또는 TLC에서 더미워드라인(DWL)에 존재하는 스페어 셀(spare cell)에 접근하기 위한 어드레스(Address) 입력 방식을 도시한 것이다.
도 4a는 본 발명의 64 Cell String, MLC에서 메인 페이지 어드레스 입력방식에 대한 일 실시 예를 도시한 것이다.
도 4b는 본 발명의 64 Cell String, MLC에서 스페어 페이지 어드레스 입력방식에 대한 일 실시 예를 도시한 것이다.
도 5a는 본 발명의 64 Cell String, TLC에서 메인 페이지 어드레스 입력방식에 대한 일 실시 예를 도시한 것이다.
도 5b는 본 발명의 64 Cell String, TLC에서 스페어 페이지 어드레스 입력방식에 대한 일 실시 예를 도시한 것이다.
이하에서는 본 발명의 구체적인 실시 예를 도면을 참조하여 상세히 설명하도록 한다.
도 2a는 본 발명의 MLC에서 더미워드라인(DWL)에 존재하는 스페어 셀(spare cell)을 SLC 형태로 사용하기 위한 셀 분포를 도시한 것이다.
도 2a를 참조하면, MLC(Multiple Level Cell) 의 경우 1개의 셀에 2 비트의 데이터 정보를 저장하므로 4개(22)의 멀티레벨분포(m1, m2, m3, m4)이 존재하며, 이들은 각각의 문턱전압(Vth) 분포를 갖는다.
본 발명의 경우 MLC(Multiple Level Cell) 형태 대신 SLC(Single Level Cell) 형태로 사용하기 위해 4개의 멀티레벨분포 (m1, m2, m3, m4) 중 2개의 멀티레벨분포 가 선택된다.
제1 멀티레벨분포 (m1) ~ 제4 멀티레벨분포(m4)은 차례로 음(-)의 문턱전압(Vth)에서 양(+)의 문턱전압(Vth) 방향으로 일정 간격을 두고 문턱전압(Vth) 분포를 형성한다.
음(-)의 문턱전압(Vth)을 갖는 제1 멀티레벨분포(m1)은 낸드 플래시 메모리(NAND Flash Memory)의 특성상 소거 셀(erase cell)로 이용된다.
반면 양(+)의 문턱전압(Vth)을 갖는 제2 멀티레벨셀(m2), 제3 멀티레벨셀(m3), 제4 멀티레벨셀(m4) 중 1개의 멀티레벨분포는 프로그램 셀(program cell)로 이용될 수 있는데, 보다 높은 전압레벨을 갖는 제3 멀티레벨셀(m3) 또는 제4 멀티레벨셀(m4)이 프로그램 셀(program cell)로 이용되는 것이 바람직하다.
바람직하게는 멀티레벨분포들 간의 셀 간섭(cell interference)을 최소화시키기 위해 소거 셀(erase cell)과 프로그램 셀(program cell) 간의 분포 마진을 최대로 하여 "0" 프로그램(Program) 시 데이터 보유력(Data Retention) 및 사이클링(Cycling)에 대한 취약점을 극복하도록 한다.
도 2b는 본 발명의 TLC에서 더미워드라인(DWL)에 존재하는 스페어 셀(spare cell)을 SLC 형태로 사용하기 위한 셀 분포를 도시한 것이다.
도 2b를 참조하면, TLC(Triple Level Cell) 의 경우 1개의 셀에 3 비트의 데이터 정보를 저장하므로 8개(23)의 트리플레벨분포(t1 ~t8)이 존재하며, 이들은 각각의 문턱전압(Vth) 분포를 갖는다.
본 발명의 경우 TLC(Triple Level Cell) 형태 대신 SLC(Single Level Cell) 형태로 사용하기 위해 8개의 트리플레벨분포 (t1 ~t8) 중 2개의 트리플레벨분포가 선택된다.
제1 트리플레벨분포(t1) ~ 제8 트리플레벨분포(t8)은 차례로 음(-)의 문턱전압(Vth)에서 양(+)의 문턱전압(Vth) 방향으로 일정 간격을 두고 문턱전압(Vth) 분포를 형성한다.
음(-)의 문턱전압(Vth)을 갖는 제1 트리플레벨분포(t1)은 낸드 플래시 메모리(NAND Flash Memory)의 특성상 소거 셀(erase cell)로 이용된다.
반면, 양(+)의 문턱전압(Vth)을 갖는 제2 트리플레벨셀(t2)~ 제8 트리플레벨셀(t8) 중 1개의 트리플레벨분포는 프로그램 셀(program cell)로 이용되는데, 보다 높은 전압레벨을 갖는 제7 트리플레벨셀(t7) 또는 제8 트리플레벨셀(t8)이 프로그램 셀(program cell)로 이용되는 것이 바람직하다.
상기 설명한 MLC(Multiple Level Cell) 의 경우처럼 트리플레벨분포 간의 셀 간섭(cell interference)을 최소화시키기 위해 소거 셀(erase cell)과 프로그램 셀(program cell) 간의 분포 마진을 최대로 하여(제8 트리플레벨분포(t8)을 선택한 경우) "0" 프로그램(Program) 시 데이터 보유력(Data Retention) 및 사이클링(Cycling)에 대한 취약점을 극복할 수 있다.
한편, TLC(Triple Level Cell) 의 경우는 MLC(Multiple Level Cell)와 달리 소거 셀(erase cell)과 프로그램 셀(program cell) 간의 분포 마진이 지나치게 클 경우 프로그램 속도가 떨어져 시간이 많이 소요되는 문제 및 분포 마진이 지나치게 작을 경우 셀 간섭(cell interference)이 발생하는 문제를 고려하여 제4 트리플레벨분포(t4) 또는 제5 트리플레벨분포(t5)을 프로그램 셀(program cell)로 선택할 수 있음은 당연하다.
센싱(Sensing) 동작은 통상의 방식으로 수행 되며, 센싱 바이어스(Sensing Bias)는 소거 셀(erase cell)과 프로그램 셀(program cell) 사이의 중간 값으로 선택되거나 또는 데이터 보유력(Data Retention) 및 사이클링(Cycling)의 결과에 따라서 조정될 수 있다.
소거(erase) 동작은 통상의 블록 단위로 수행되는 블록소거(Block Erase) 방식대로 수행된다.
도 3은 본 발명의 MLC 또는 TLC에서 더미워드라인(DWL)에 존재하는 스페어 셀(spare cell)에 접근하기 위한 어드레스(Address) 입력 방식을 도시한 것이다.
도 3을 참조하면, 본 발명의 어드레스(Address) 입력 방식은 종래의 컬럼 어드레스(Column Address)가 2 사이클(Cycle) 입력되고 로우 어드레스(Row Address)가 3 사이클(Cycle) 입력되는 어드레스 입력 방식에, 페이지 어드레스(Page Address)가 2 사이클(Cycle) 더 추가적으로 입력되는 방식을 갖는데 특징이 있다.
컬럼 어드레스(Column Address)는 플래시 메모리 소자의 ALE(Address Latch Enable) 핀(미도시)과, 입출력 핀 IO[7:0]을 통해서 시퀀셜(Sequential) 방식으로 2 사이클(Cycle)이 입력된다. 즉 제1 사이클(1st cycle)은 각각의 입출력 핀IO[0]~IO[7]을 통해 CA0~CA7가 시퀀셜(Sequential) 방식으로, 제2 사이클(2nd cycle)은 각각의 입출력 핀IO[0]~IO[7]을 통해 CA8~CA15가 시퀀셜(Sequential) 방식으로 입력된다.
페이지 어드레스(Page Address)는 플래시 메모리 소자의 ALE(Address Latch Enable) 핀과, 입출력 핀 IO[7:0]을 통해서 시퀀셜(Sequential) 방식으로 2 사이클(Cycle)이 입력된다. 즉 제1 사이클(1st cycle)은 각각의 입출력 핀IO[0]~IO[7]을 통해 PA0~PA7 시퀀셜(Sequential) 방식으로, 제2 사이클(2nd cycle)은 각각의 입출력 핀IO[0]~IO[7]을 통해 IO[0]~IO[7]에 대해 PA8~PA15 가 시퀀셜(Sequential) 방식으로 입력된다.
여기서 제1 사이클(1st cycle)의 첫 번째 페이지 어드레스(PA0) 내지 여덟 번째 페이지 어드레스(PA7) 및 제2 사이클(1st cycle)의 첫 번째 페이지 어드레스(PA8) 내지 여덟 번째 페이지 어드레스(PA15)는 해당하는 스페어 셀(spare cell)의 어드레스를 지정하기 위해 모두 유효하게 사용될 수 있고, 일부만 유효하게 사용될 수 있다.
로우 어드레스(Row Address)는 플래시 메모리 소자의 ALE(Address Latch Enable) 핀과, 입출력 핀 IO[7:0]을 통해서 시퀀셜(Sequential) 방식으로 3 사이클(Cycle)이 입력된다. 즉 제1 사이클(1st cycle)은 각각의 입출력 핀IO[0]~IO[7]을 통해 RA0~RA7 가 시퀀셜(Sequential) 방식으로, 제2 사이클(2nd cycle)은 각각의 입출력 핀IO[0]~IO[7]을 통해 RA8~RA15 가 시퀀셜(Sequential) 방식으로, 제3 사이클(3rd cycle)은 각각의 입출력 핀IO[0]~IO[7]을 통해 RA16~RA23 가 시퀀셜(Sequential) 방식으로 입력된다.
이하 더미워드라인(DWL)에 존재하는 스페어 셀(spare cell)의 어드레스에 접근하기 위한 본 발명에 따른 페이지 구성방식에 대해 부연 설명한다.
본 발명의 경우 더미워드라인(DWL)에 있는 스페어 셀(spare cell)들은 SLC(Single Level Cell) 형태로 사용되기 때문에 하나의 더미워드라인(DWL)에는 이븐 셀(Even Cell) 및 오드 셀(Odd Cell)에 해당하는 2개의 페이지(Page)가 존재하게 된다.
만일 더미워드라인(DWL)이 드레인선택라인(DSL) 및 소스선택라인(SSL)곁에 1개씩 인접하여 배치되는 경우 총 4개의 페이지(Page)를 추가로 사용할 수 있게 된다.
일반적으로 드레인선택라인(DSL) 곁에 N1개의 더미워드라인(DWL)이 배치되어 있고, 소스선택라인(SSL) 곁에 각각 N2개의 더미워드라인(DWL)이 배치되어 있는 경우 총 2(N1 + N2)개의 페이지(Page)를 추가로 사용할 수 있게 된다.
한편, 상기 새로 추가되는 페이지(Page)는 해당 메모리 블록(Block)의 스페어 페이지(Spare Page)로 정의되며, 스페어 페이지(Spare Page)는 통상의 스페어 셀(spare cell)처럼 사용될 수 있으며, 통상의 스페어 셀(spare cell)에 대한 접근 방식과 유사한 방식으로 접근(access) 된다.
스페어 페이지 어드레스 비트(Spare Page Address Bit, 이하 "SPAB" )는 페이지 어드레스(Page Address)의 2 사이클(Cycle) 입력 시, 유효한 어드레스 비트(Address Bit) 중 가장 높은 비트(bit)로 설정된다. 즉 일반 페이지(Page)에 접근할 때는 스페어 페이지 어드레스 비트(SPAB)는 "0"으로 설정되고, 스페어 페이지(Spare Page)에 접근할 때는 스페어 페이지 어드레스 비트(SPAB)는 "1"로 설정된다.
한편 개개의 스페어 페이지(Spare Page)는 스페어 페이지 어드레스 비트(SPAB)가 "1"로 설정된 상태에서 하위 페이지 어드레스 비트(Page Address Bit)로 접근한다.
도 4a는 본 발명의 64 Cell String, MLC에서 메인 페이지 어드레스 입력방식에 대한 일 실시 예를 도시한 것이다.
MLC의 경우 64 Cell String과 더미워드라인(DWL)이 드레인선택라인(DSL) 및 소스선택라인(SSL) 곁에 각각 1개씩 총 2개 배치되어 있으므로 블록(Block) 내의 메인 페이지(Main Page)는 256개(64*2*2) 존재하고, 스페어 페이지(Spare Page)는 4개(2 *(1+1)) 존재한다.
도 4a를 참조하면, 메인 페이지 어드레스(main page address) 접근을 위한 페이지 어드레스(Page Address)의 구성은 메인 페이지(Main Page)가 256개 존재하므로, 제1 사이클(1st cycle)의 첫 번째 페이지 어드레스(PA0) 내지 여덟 번째 페이지 어드레스(PA7)를 유효 어드레스 비트(valid address bit)로 사용한다.
또한 제2 사이클(2nd cycle)의 첫 번째 페이지 어드레스(PA8)를 스페어 페이지 어드레스 비트(SPAB)= "0"로 지정하고, 제2 사이클(2nd cycle)의 두 번째 페이지 어드레스(PA9) 내지 여덟 번째 페이지 어드레스(PA15)를 X(don't care) 처리하면 된다.
도 4b는 본 발명의 64 Cell String, MLC에서 스페어 페이지 어드레스 입력방식에 대한 일 실시 예를 도시한 것이다.
MLC의 경우 64 Cell String과 더미워드라인(DWL)이 드레인선택라인(DSL) 및 소스선택라인(SSL) 곁에 각각 1개씩 총 2개 배치되어 있으므로 블록(Block) 내의 메인 페이지(Main Page)는 256개(64*2*2) 존재하고, 스페어 페이지(Spare Page)는 4개(2 *(1+1)) 존재한다.
도 4b 및 도 2a를 참조하면, 스페어 페이지 어드레스(spare page address) 접근을 위한 페이지 어드레스(Page Address)의 구성은 MLC에서 더미워드라인(DWL)에 존재하는 스페어 셀(spare cell)을 SLC 형태로 사용할 수 있도록 해야 한다.
즉 제1 사이클(1st cycle)의 첫 번째 페이지 어드레스(PA0) 및 두 번째 페이지 어드레스(PA1)를 유효 어드레스 비트(valid address bit)로 사용하고, 제1 사이클(1st cycle)의 세 번째 페이지 어드레스(PA2) 내지 여덟 번째 페이지 어드레스(PA7)를 X(don't care) 처리한다.
또한 제2 사이클(2nd cycle)의 첫 번째 페이지 어드레스(PA8)를 스페어 페이지 어드레스 비트(SPAB)= "1"로 지정하고, 제2 사이클(2nd cycle)의 두 번째 페이지 어드레스(PA9) 내지 여덟 번째 페이지 어드레스(PA15)를 X(don't care) 처리하면 된다.
앞의 MLC의 경우 더미워드라인(DWL)이 드레인선택라인(DSL) 및 소스선택라인(SSL) 곁에 각각 1개씩 총 2개 배치되어 있는 경우에 대해 설명하였지만, 이에 한정되지 아니하고 더미워드라인(DWL)은 드레인선택라인(DSL) 및 소스선택라인(SSL) 곁에 각각 2개 이상 복수 개 배치하여 실시할 수 있음은 당연하다.
도 5a는 본 발명의 64 Cell String, TLC에서 메인 페이지 어드레스 입력방식에 대한 일 실시 예를 도시한 것이다.
TLC의 경우 64 Cell String과 더미워드라인(DWL)이 드레인선택라인(DSL) 및 소스선택라인(SSL) 곁에 각각 2개씩 총 4개 배치되어 있으므로 블록(Block) 내의 메인 페이지(Main Page)는 384개(64*2*3) 존재하고, 스페어 페이지(Spare Page)는 8개(2*(2+2)) 존재한다.
도 5a를 참조하면, 메인 페이지 어드레스(main page address) 접근을 위한 페이지 어드레스(Page Address)의 구성은 메인 페이지(Main Page)가 384개 존재하므로, 제1 사이클(1st cycle)의 첫 번째 페이지 어드레스(PA0) 내지 여덟 번째 페이지 어드레스(PA7)와 제2 사이클(2nd cycle)의 첫 번째 페이지 어드레스(PA8)를 유효 어드레스 비트(valid address bit)로 사용한다.
또한 제2 사이클(2nd cycle)의 두 번째 페이지 어드레스(PA8)를 스페어 페이지 어드레스 비트(SPAB)= "0"로 지정하고, 제2 사이클(2nd cycle)의 세 번째 페이지 어드레스(PA10) 내지 여덟 번째 페이지 어드레스(PA15)를 X(don't care) 처리하면 된다.
도 5b는 본 발명의 64 Cell String, TLC에서 스페어 페이지 어드레스 입력방식에 대한 일 실시 예를 도시한 것이다.
TLC의 경우 64 Cell String과 더미워드라인(DWL)이 드레인선택라인(DSL) 및 소스선택라인(SSL) 곁에 각각 2개씩 총 4개 배치되어 있으므로 블록(Block) 내의 메인 페이지(Main Page)는 384개(64*2*3) 존재하고, 스페어 페이지(Spare Page)는 8개(2*(2+2)) 존재한다.
도 5b 및 도 2b를 참조하면, 스페어 페이지 어드레스에 접근을 위해 페이지 어드레스(Page Address)의 구성은 TLC에서 더미워드라인(DWL)에 존재하는 스페어 셀(spare cell)을 SLC 형태로 사용할 수 있도록 해야 한다.
즉 제1 사이클(1st cycle)의 첫 번째 페이지 어드레스(PA0) 및 두 번째 페이지 어드레스(PA1)를 유효 어드레스 비트(valid address bit)로 사용하고, 제1 사이클(1st cycle)의 세 번째 페이지 어드레스(PA2) 내지 제2 사이클(2nd cycle)의 첫 번째 페이지 어드레스(PA8)를 X(don't care) 처리한다.
또한 제2 사이클(2nd cycle)의 두 번째 페이지 어드레스(PA9)를 스페어 페이지 어드레스 비트(SPAB)= "1"로 지정하고, 제2 사이클(2nd cycle)의 세 번째 페이지 어드레스(PA10) 내지 여덟 번째 페이지 어드레스(PA15)를 X(don't care) 처리하면 된다.
이상에서는 본 발명에 대한 기술사상을 첨부 도면과 함께 서술하였지만 이는 본 발명의 바람직한 실시 예를 예시적으로 설명한 것이지 본 발명을 한정하는 것은 아니다. 또한 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 누구나 본 발명의 기술적 사상의 범주를 이탈하지 않는 범위 내에서 다양한 변형 및 모방이 가능함은 명백한 사실이다.
IO[0]~ IO[7] : 제1 입출력 핀 ~ 제8 입출력 핀
PA0 ~ PA7 : 제1 사이클(1st cycle)의 첫 번째 페이지 어드레스 ~
제1 사이클(1st cycle)의 여덟 번째 페이지 어드레스
PA8 ~ PA15 : 제2 사이클(2nd cycle)의 첫 번째 페이지 어드레스 ~
제2 사이클(2nd cycle)의 여덟 번째 페이지 어드레스

Claims (10)

  1. 플래시 메모리 장치에 있어서,
    복수 개의 워드 라인을 메인 셀(main cell)로 이용하여 형성되는 메인 페이지(main page); 및
    더미워드라인(DWL)을 스페어 셀(spare cell)로 이용하여 형성되는 스페어 페이지(spare page)를 포함하되,
    상기 스페어 셀(spare cell)은 셀들의 문턱전압 레벨을 높게 설정한 SLC(Single Level Cell) 분포를 사용하는 것을 특징으로 하는 플래시 메모리 장치.
  2. 제1 항에 있어서, 상기 더미워드라인(DWL)은,
    드레인선택라인 및 소스선택라인 곁에 배치되는 것을 특징으로 하는 플래시 메모리 장치.
  3. MLC(Multiple Level Cell) 어레이를 갖는 플래시 메모리 장치에 있어서,
    복수 개의 워드 라인을 메인 셀(main cell)로 이용하여 형성되는 메인 페이지(main page); 및
    더미워드라인(DWL)을 스페어 셀(spare cell)로 이용하여 형성되는 스페어 페이지(spare page)를 포함하되,
    상기 스페어 셀(spare cell)은 셀들의 문턱전압 레벨을 높게 설정한 SLC(Single Level Cell) 분포를 사용하는 것을 특징으로 하는 플래시 메모리 장치.
  4. 제3 항에 있어서, 상기 더미워드라인(DWL)은,
    드레인선택라인 및 소스선택라인 곁에 배치되는 것을 특징으로 하는 플래시 메모리 장치.
  5. 제4 항에 있어서, 상기 더미워드라인(DWL)은,
    상기 드레인선택라인 및 상기 소스선택라인 곁에 1개씩 배치되는 것을 특징으로 하는 플래시 메모리 장치.
  6. 제 3항에 있어서, 상기 스페어 페이지(spare page)는,
    소정의 문턱전압(Vth) 분포를 가지는 제1 멀티레벨분포(m1)~ 제4 멀티레벨분포 (m4)을 포함하되,
    상기 제1 멀티레벨분포(m1)은 소거 셀(erase cell)로 이용되고,
    상기 제3 멀티레벨분포(m3) 또는 상기 제4 멀티레벨분포(m4)는 프로그램 셀(program cell)로 이용되는 것을 특징으로 하는 플래시 메모리 장치.
  7. TLC(Triple Level Cell) 어레이를 갖는 플래시 메모리 장치에 있어서,
    복수 개의 워드 라인을 메인 셀(main cell)로 이용하여 형성되는 메인 페이지(main page); 및
    더미워드라인(DWL)을 스페어 셀(spare cell)로 이용하여 형성되는 스페어 페이지(spare page)를 포함하되,
    상기 스페어 셀(spare cell)은 셀들의 문턱전압 레벨을 높게 설정한 SLC(Single Level Cell) 분포를 사용하는 것을 특징으로 하는 플래시 메모리 장치.
  8. 제7 항에 있어서, 상기 더미워드라인(DWL)은,
    드레인선택라인 및 소스선택라인 곁에 배치되는 것을 특징으로 하는 플래시 메모리 장치.
  9. 제8 항에 있어서, 상기 더미워드라인(DWL)은,
    상기 드레인선택라인 및 상기 소스선택라인 곁에 2개씩 배치되는 것을 특징으로 하는 플래시 메모리 장치.
  10. 제 7항에 있어서, 상기 스페어 페이지(spare page)는,
    소정의 문턱전압(Vth) 분포를 가지는 제1 트리플레벨분포(t1) ~ 제8 트리플레벨분포(t8)을 포함하되,
    상기 제1 트리플레벨분포(t1)은 소거 셀(erase cell)로 이용되고,
    상기 제2 트리플레벨분포(t2)~ 상기 제8 트리플레벨분포(t8) 중 어느 하나는 프로그램 셀(program cell)로 이용되는 것을 특징으로 하는 플래시 메모리 장치.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10163513B2 (en) 2016-02-26 2018-12-25 Samsung Electronics Co., Ltd. Program method of memory device and memory system using the same
US11043274B2 (en) 2019-08-26 2021-06-22 Samsung Electronics Co., Ltd. Nonvolatile memory device, storage device, and operating method of nonvolatile memory device
US11158379B2 (en) 2019-08-26 2021-10-26 Samsung Electronics Co., Ltd. Nonvolatile memory device, storage device, and operating method of nonvolatile memory device
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