KR20120126721A - 반도체 셀 및 그 형성 방법 - Google Patents
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Abstract
본 발명의 반도체 셀은 반도체 기판 내에 핀형 활성영역을 구비하며 서로 이웃하는 제 1 트렌치와, 상기 제 1 트렌치의 일측 및 타측에 구비되고 상기 핀형 활성영역을 구비하는 제 2 트렌치와, 상기 제 1 트렌치 표면에 형성되는 제 1 산화막 및 상기 제 2 트렌치 표면에 형성되며 상기 제 1 산화막보다 두꺼운 두께를 갖는 제 2 산화막을 포함하여, 핀(fin)의 폭이 증가하더라도 게이트의 조절능력을 향상시킬 수 있는 효과를 제공한다.
Description
본 발명은 반도체 셀 및 그 형성 방법에 관한 것으로, 보다 자세하게는 핀형 매립형 게이트를 포함하는 반도체 셀 및 그 형성 방법에 관한 것이다.
최근의 대부분의 전자 제품들(electronic appliances)은 반도체 장치(semiconductor devices)를 구비한다. 상기 반도체 장치는 트랜지스터, 저항 및 커패시터 등의 전자 부품(electronic element)들을 구비하며, 이들 전자 부품들은 상기 전자 제품들의 부분적 기능을 수행할 수 있도록 설계된 후, 반도체 기판 상에 집적된다. 예를 들면, 컴퓨터 또는 디지털 카메라 등의 전자 제품들은 정보 저장을 위한 메모리 칩(memory chip), 정보 제어를 위한 처리 칩(processing chip) 등의 반도체 장치들을 구비하고, 상기 메모리 칩 및 처리 칩은 반도체 기판 상에 집적된 상기 전자 부품들을 구비한다.
한편, 상기 반도체 장치들은 소비자가 요구하는 우수한 성능 및 저렴한 가격을 충족시키기 위해, 점점 더 고집적화될 필요가 있다. 반도체 메모리 소자의 집적도가 높아지면서 디자인 룰(design rule)이 감소하게 되어 반도체 소자의 패턴도 미세화되고 있다. 반도체 소자의 극미세화 및 고집적화가 진행됨에 따라 메모리 용량의 증가에 비례하여 전체적인 칩(chip) 면적은 증가되고 있지만 실제로 반도체 소자의 패턴이 형성되는 셀(cell) 영역의 면적은 감소되고 있다. 따라서, 원하는 메모리 용량을 확보하기 위해서는 한정된 셀 영역 내에 보다 많은 패턴이 형성되어야만 하므로, 패턴의 선폭(critical dimension)이 감소된 미세 패턴을 형성하여야 한다.
이에 따라 1비트(bit)를 저장하는 셀의 단위 면적을 감소시키는 연구가 진행되고 있다. 현재 통상적으로 1비트를 저장하는 기준인 8F2에서 6F2 및 4F2 에 1K 단위 셀을 구현하게 함으로써 디램 소자의 칩(chip) 면적을 줄여 웨이퍼에 구현 가증한 칩의 개수를 증가시키기 위한 연구가 진행되고 있다.
6F2 단위 셀의 경우 섬 타입의 활성영역이 사선으로 이격되며 배열되는데 반도체 소자의 고집적화로 인해 이들의 구현이 어려워지는 한계가 있다. 이에 따라 사선방향으로 연장되는 라인타입의 활성영역과 그 사이에 구비되는 라인타입의 소자분리막을 구현하는 방법에 제안되었다.
한편, 반도체 소자가 고집적화됨에 따라 게이트의 선폭(Critical Dimension; CD)이 좁아지면서 채널 길이가 감소하여 전계 효과 트랜지스터(Field Effect Transistor; FET)의 전기적 특성이 저하되는 단 채널 효과(Short Channel Effect; SCE)가 발생하였다. 이를 극복하기 위하여 리세스 게이트(Recessed Gate) 및 핀 형 게이트(Fin Type Gate)와 같은 멀티 채널 FET(Multi-channel FET)를 사용하게 되었다. 여기서, 리세스 게이트(Recessed Gate)는 게이트 예정 영역의 반도체 기판을 설정된 깊이만큼 식각함으로써 채널 길이를 증가시키는 게이트 구조이다.
또한, 핀형 게이트(Fin Type Gate)는 활성영역을 핀 형으로 형성하여 활성영역과 게이트 사이의 접촉면적을 증가시켜 게이트의 구동 능력을 증가시키고 전기적 특성을 향상시킬 수 있는 게이트 구조이다.
라인타입의 활성영역과 라인타입의 소자분리막을 포함하는 반도체 기판에 상술한 바와 같은 핀형 게이트를 형성하는 경우 반도체 소자의 일부 특성(subthreshold swing)이 개선되는 효과가 있었다. 하지만, 동작전류 확보를 위해 핀의 폭을 증가시키면 핀의 측면을 둘러싸고 있는 게이트의 조절능력(controllability) 특성이 저하되어 전류 구동 능력(subthreshold swing)이 저하되는 문제가 있다.
본 발명은 라인타입의 활성영역 및 라인타입의 소자분리막을 포함하는 반도체 기판 내 형성되는 핀(fin)의 폭을 증가시키는 경우 반도체 소자의 특성이 저하되는 문제를 해결하고자 한다.
본 발명의 반도체 셀 형성 방법은 사선 방향으로 연장되며 반도체 기판 내에 매립되도록 라인타입의 소자분리막을 형성하는 단계와, 상기 반도체 기판 내에 핀형 활성영역을 정의하는 제 1 트렌치 및 상기 제 1 트렌치와 인접하는 제 2 트렌치를 형성하는 단계와, 상기 제 1 트렌치에 이온주입 공정을 수행하는 단계와, 상기 제 1 트렌치 표면에 제 1 산화막 및 상기 제 2 트렌치 표면에 상기 제 1 산화막보다 두꺼운 두께를 갖는 제 2 산화막을 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 트렌치 및 상기 제 2 트렌치를 형성하는 단계 이전 사선 방향으로 연장되며 상기 반도체 기판 내 매립되는 라인타입의 소자분리막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 트렌치 및 상기 제 2 트렌치를 형성하는 단계는 상기 반도체 기판 및 상기 소자분리막에 비등방성 식각을 수행하는 것을 특징으로 한다.
그리고, 상기 비등방성 식각에 의해 상기 반도체 기판은 제 1 깊이로 식각되고 상기 소자분리막은 상기 제 1 깊이보다 깊은 제 2 깊이로 식각되는 것을 특징으로 한다.
그리고, 상기 핀형 활성영역은 상기 제 2 깊이에서 상기 제 1 깊이를 뺀 높이만큼 상기 제 2 깊이로 식각된 상기 소자분리막으로부터 돌출되는 것을 특징으로 한다.
그리고, 상기 이온주입을 수행하는 단계는 상기 제 2 트렌치 상부에 마스크 패턴을 형성하는 단계와, 상기 마스크 패턴을 마스크로 상기 제 1 트렌치 표면에 이온주입을 수행하는 단계를 포함하는 것을 특징으로 한다.
그리고, 상기 이온주입은 질소이온주입으로 수행되는 것을 특징으로 한다.
그리고, 상기 이온주입은 도즈량이 1e12 내지 1e15/cm2이고, 에너지가 5KeV 내지 100KeV인 것을 특징으로 한다.
그리고, 상기 이온주입은 경사각이 반도체 기판에 대하여 수직한 방향을 중심으로 하여 1도 내지 45도 내지 각도를 갖으며, 상기 제 1 트렌치가 연장되는 방향으로 수행되는 것을 특징으로 한다.
그리고, 상기 이온주입을 수행하는 단계 이후 상기 마스크 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 한다.
그리고, 상기 제 1 산화막 및 상기 제 2 산화막을 형성하는 단계 이후 상기 제 1 산화막 및 상기 제 2 산화막 상부에 게이트 도전층을 형성하는 단계와, 상기 게이트 도전층 상부에 상기 반도체 기판에 매립되는 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명은 라인타입의 활성영역 및 라인타입의 소자분리막을 포함하는 반도체 기판에서 핀(fin)의 폭이 증가하더라도 게이트의 조절능력을 향상시킬 수 있는 효과를 제공한다.
도 1은 본 발명에 따른 반도체 셀을 나타낸 것으로, (ⅰ)은 평면도, (ⅱ)는 도 1의 (ⅰ)의 X-X'를 자른 단면도, (ⅲ)은 도 1의 (ⅰ)의 Y-Y'를 자른 단면도, (ⅳ)는 도 1의 (ⅰ)의 Y1-Y2'를 자른 단면도.
도 2a는 본 발명에 따른 반도체 셀의 형성 방법을 나타낸 것으로, (ⅰ)은 평면도, (ⅱ)는 도 1의 (ⅰ)의 Y-Y'를 자른 단면도.
도 2b는 본 발명에 따른 반도체 셀의 형성 방법을 나타낸 것으로, (ⅰ)은 평면도, (ⅱ)는 도 1의 (ⅰ)의 X-X'를 자른 단면도, (ⅲ)은 도 1의 (ⅰ)의 Y-Y'를 자른 단면도.
도 2c는 본 발명에 따른 반도체 셀의 형성 방법을 나타낸 것으로, (ⅰ)은 평면도, (ⅱ)는 도 1의 (ⅰ)의 X-X'를 자른 단면도.
도 2d는 본 발명에 따른 반도체 셀의 형성 방법을 나타낸 것으로, (ⅰ)은 평면도, (ⅱ)는 도 1의 (ⅰ)의 Y-Y'를 자른 단면도.
도 2e는 본 발명에 따른 반도체 셀의 형성 방법을 나타낸 것으로, (ⅰ)은 평면도, (ⅱ)는 도 1의 (ⅰ)의 Y-Y'를 자른 단면도, (ⅲ)은 도 1의 (ⅰ)의 Y1-Y1'를 자른 단면도.
도 2f는 본 발명에 따른 반도체 셀을 나타낸 것으로, (ⅰ)은 평면도, (ⅱ)는 도 1의 (ⅰ)의 X-X'를 자른 단면도, (ⅲ)은 도 1의 (ⅰ)의 Y-Y'를 자른 단면도, (ⅳ)는 도 1의 (ⅰ)의 Y1-Y2'를 자른 단면도.
도 3은 본 발명에 따른 셀 어레이를 나타낸 도면.
도 4는 본 발명에 따른 반도체 소자를 나타낸 도면.
도 5는 본 발명에 따른 반도체 모듈을 나타낸 도면.
도 6은 본 발명에 따른 반도체 시스템을 나타낸 도면.
도 7은 본 발명에 따른 전자 유닛을 나타낸 도면.
도 8은 본 발명에 따른 전자 시스템을 나타낸 도면.
도 2a는 본 발명에 따른 반도체 셀의 형성 방법을 나타낸 것으로, (ⅰ)은 평면도, (ⅱ)는 도 1의 (ⅰ)의 Y-Y'를 자른 단면도.
도 2b는 본 발명에 따른 반도체 셀의 형성 방법을 나타낸 것으로, (ⅰ)은 평면도, (ⅱ)는 도 1의 (ⅰ)의 X-X'를 자른 단면도, (ⅲ)은 도 1의 (ⅰ)의 Y-Y'를 자른 단면도.
도 2c는 본 발명에 따른 반도체 셀의 형성 방법을 나타낸 것으로, (ⅰ)은 평면도, (ⅱ)는 도 1의 (ⅰ)의 X-X'를 자른 단면도.
도 2d는 본 발명에 따른 반도체 셀의 형성 방법을 나타낸 것으로, (ⅰ)은 평면도, (ⅱ)는 도 1의 (ⅰ)의 Y-Y'를 자른 단면도.
도 2e는 본 발명에 따른 반도체 셀의 형성 방법을 나타낸 것으로, (ⅰ)은 평면도, (ⅱ)는 도 1의 (ⅰ)의 Y-Y'를 자른 단면도, (ⅲ)은 도 1의 (ⅰ)의 Y1-Y1'를 자른 단면도.
도 2f는 본 발명에 따른 반도체 셀을 나타낸 것으로, (ⅰ)은 평면도, (ⅱ)는 도 1의 (ⅰ)의 X-X'를 자른 단면도, (ⅲ)은 도 1의 (ⅰ)의 Y-Y'를 자른 단면도, (ⅳ)는 도 1의 (ⅰ)의 Y1-Y2'를 자른 단면도.
도 3은 본 발명에 따른 셀 어레이를 나타낸 도면.
도 4는 본 발명에 따른 반도체 소자를 나타낸 도면.
도 5는 본 발명에 따른 반도체 모듈을 나타낸 도면.
도 6은 본 발명에 따른 반도체 시스템을 나타낸 도면.
도 7은 본 발명에 따른 전자 유닛을 나타낸 도면.
도 8은 본 발명에 따른 전자 시스템을 나타낸 도면.
이하에서는 본 발명의 실시예에 따라 첨부된 도면을 참조하여 상세히 설명하기로 한다.
도 1은 본 발명에 따른 반도체 셀을 나타낸 것으로, (ⅰ)은 평면도이고, (ⅱ)는 도 1의 (ⅰ)의 X-X'를 자른 단면도이며, (ⅲ)은 도 1의 (ⅰ)의 Y-Y'를 자른 단면도이거, (ⅳ)는 도 1의 (ⅰ)의 Y1-Y2'를 자른 단면도이다.
도 1에 도시된 바와 같이, 본 발명에 따른 반도체 셀은 반도체 기판(100) 내에 핀형 활성영역(104a)을 정의하며 서로 이웃하는 제 1 트렌치(106a)와, 제 1 트렌치(106a)의 일측 및 타측에 구비되는 제 2 트렌치(106b)와, 제 1 트렌치(106a) 표면에 형성되는 제 1 산화막(112a)과, 제 2 트렌치(106b) 표면에 형성되며 제 1 산화막(112a)보다 두꺼운 두께를 갖는 제 2 산화막(112b)을 포함한다.
또한, 사선방향으로 연장되는 라인타입의 소자분리막(102) 및 소자분리막(102)에 의해 정의되는 활성영역(104)을 포함하는 반도체 기판(100)과, 제 1 산화막(112a) 및 제 2 산화막(112b) 상부에 형성되는 게이트 도전층(114) 및 게이트 도전층(114) 상부에 구비되며 제 1 트렌치(106a) 및 제 2 트렌치(106b)에 매립되는 절연막(116)을 더 포함한다. 이때, 제 1 산화막(112a) 상부에 형성되고 제 1 트렌치(106a) 일부에 매립되는 게이트 도전층(114)은 활성 게이트를 나타내고 제 2 산화막(112b) 상부에 형성되고 제 2 트렌치(106b) 일부에 매립되는 게이트 도전층(114)은 분리 게이트를 나타낸다.
여기서, 제 1 트렌치(106a) 표면에 형성되는 제 1 산화막(112a)의 두께가 제 2 트렌치(106b) 표면에 형성되는 제 2 산화막(112b)의 두께보다 얇게 형성되기 때문에 전류 구동 능력(subthreshold swing)이 향상된다. 또한, 제 2 산화막(112b)의 두께는 제 1 산화막(112a)의 두께보다 두껍게 형성되기 때문에 분리 게이트의 문턱전압이 증가된 값을 가지도록 하고 이에 따라 분리 게이트가 동작하지 않도록 할 수 있다.
상술한 구성을 갖는 본 발명에 따른 반도체 셀의 형성 방법은 다음과 같다. 도 2a는 본 발명에 따른 반도체 셀의 형성 방법을 나타낸 것으로, (ⅰ)은 평면도, (ⅱ)는 도 1의 (ⅰ)의 Y-Y'를 자른 단면도이다.
도 2a에 도시된 바와 같이, 반도체 기판(100) 내 소자분리막(102)을 형성한다. 여기서, 소자분리막(102)은 사선방향으로 연장되는 라인타입을 포함하는 것이 바람직하며 소자분리막(102)에 의해 정의되는 활성영역(104) 또한 사선방향으로 연장되는 라인타입을 포함하는 것이 바람직하다.
참고로, 소자분리막(102)은 다음의 공정에 의해 형성될 수 있다. 반도체 기판(100) 상에 패드 절연막 패턴을 형성한다. 이때, 패드 절연막 패턴은 반도체 기판(100)의 표면을 산화시켜 실리콘 산화막을 형성한 후, 그 위에 실리콘 질화막을 증착하고, 이렇게 형성된 실리콘 산화막 및 실리콘 질화막을 사진식각 공정을 통해 반도체 기판의 활성 영역 및 소자분리 영역을 구분하도록 패터닝함으로써 형성될 수 있다. 여기서, 활성 영역 및 소자분리 영역을 구분하도록 패터닝하기 위한 마스크는 사선방향으로 연장되는 라인 앤 스페이스 타입인 것이 바람직하다.
이어서, 패드 절연막 패턴에 의해 노출된 반도체 기판(100)의 일부를 소정 깊이로 식각하여 트렌치(Trench)를 형성한다. 트렌치를 통해 노출된 반도체 기판(100)의 표면 즉 트렌치의 내벽을 구성하는 실리콘 표면에 열산화 공정을 수행하여 산화시킴으로써 보호산화막을 형성한다. 여기서, 보호산화막은 노출된 실리콘 표면을 개질하기 위한 것으로, 트렌치 내벽에 얇게 형성된 실리콘 산화막을 포함할 수 있다. 이후 보호산화막이 형성된 반도체 기판(100)의 전면에 라이닝 절연막을 더 형성할 수도 있다.
이어서, 반도체 기판(100) 전면에 SOD(spin on dielectric) 방식으로 절연막을 도포한다. 여기서, 절연막은 실리콘 다이옥사이드(Silicon Dioxide), 실리케이트 글래스(Silicate Glass), 또는 보론(Boron)이나 인(Phosphorous)이 첨가된 실리케이트 글래스 등을 사용할 수 있다. 여기서, SOD 방식으로 도포된 SOD 절연막은 트렌치가 모두 매립되도록 형성되며, 트렌치에 매립된 직후에는 그 표면이 하부의 굴곡에 의해 고르지 않게 되므로, 후속 공정을 위해서 SOD 절연막이 형성된 반도체 기판의 전면을 화학적 기계적 연마공정(Chemical Mechanical Polishing)으로 평탄화한다. 트렌치를 매립하는 방법으로는 SOD 절연막을 도포하는 방법에 한정되는 것은 아니고 HDP(high density plasma) 도포하는 방법이 사용될 수 있다.
도 2b는 본 발명에 따른 반도체 셀의 형성 방법을 나타낸 것으로, (ⅰ)은 평면도이고, (ⅱ)는 도 1의 (ⅰ)의 X-X'를 자른 단면도, (ⅲ)은 도 1의 (ⅰ)의 Y-Y'를 자른 단면도이다.
도 2b에 도시된 바와 같이, 소자분리막(102) 및 활성영역(104)을 소정깊이 식각하여 트렌치(106)를 형성한다. 트렌치(106)는 비등방성 식각을 수행하여 형성될 수 있다. 여기서 트렌치(106)는 활성 게이트를 정의하는 제 1 트렌치(106a) 및 분리 게이트를 정의하는 제 2 트렌치(106b)를 포함한다. 트렌치(106)는 도 2b의 (ⅱ)에 도시된 바와 같이 활성영역(104)이 식각되면서 제 1 깊이(a)로 동일하게 식각되어 형성되는 것이 바람직하다.
또한, 트렌치(106)가 도 2b의 (ⅲ)에 도시된 바와 같이 소자분리막(102)과 활성영역(104)이 식각되어 형성되는 경우에는 활성영역(104)이 식각되어 형성되는 제 1 깊이(a)보다 소자분리막(102) 영역에서 더 깊게 식각되어 제 1 깊이(a)보다 더 깊은 제 2 깊이를 갖는다. 따라서, 트렌치(106)가 형성된 이후 활성영역(104)의 표면은 제 2 깊이에서 제 1 깊이를 뺀 높이만큼 소자분리막(102)으로부터 돌출되며 이로써 핀형 활성영역(104a)이 정의된다. 이해를 돕기 위하여 소자분리막(102)과 활성영역(104)이 식각된 부분은 점선으로 도시한다. 트렌치(106)를 형성하기 이전 활성영역(104)이 이온주입을 수행하여 접합영역(junction region)을 형성할 수 있으며 접합영역은 소스/드레인을 포함하는 것이 바람직하다.
도 2c는 본 발명에 따른 반도체 셀의 형성 방법을 나타낸 것으로, (ⅰ)은 평면도이고, (ⅱ)는 도 1의 (ⅰ)의 X-X'를 자른 단면도이다. 도 2c에 도시된 바와 같이, 제 1 트렌치(106a)가 노출되고 제 2 트렌치(106b)가 매립되도록 마스크 패턴(108)을 형성한다.
도 2d는 본 발명에 따른 반도체 셀의 형성 방법을 나타낸 것으로, (ⅰ)은 평면도이고, (ⅱ)는 도 1의 (ⅰ)의 Y-Y'를 자른 단면도이다. 도 2d에 도시된 바와 같이, 핀형(fin-type) 활성영역(104a)을 포함하는 반도체 기판(100) 상에 이온주입(110) 공정을 수행한다. 여기서 이온주입(110)은 질소이온주입으로 수행되는 것이 바람직하다. 이온주입(110)은 제 1 트렌치(106a)가 연장되는 방향으로 수행되는 것이 바람직하다. 또한, 이온주입(110)의 도즈량은 1e12/cm2 내지 1e15/cm2이고, 에너지는 5KeV 내지 100KeV이며, 경사각은 반도체 기판(100)에 수직한 방향을 중심으로 하여 1° 내지 45° 내지 각도를 갖도록 수행하는 것이 바람직하다. 이온주입(110)을 수행하는 것은 후속 공정에서 이온주입이 수행된 영역에 이온주입이 수행되지 않은 영역보다 얇은 두께를 갖는 산화막이 형성되도록 하기 위함이다. 보다 자세한 설명은 도 2e를 참조한다.
도 2e는 본 발명에 따른 반도체 셀의 형성 방법을 나타낸 것으로, (ⅰ)은 평면도이고, (ⅱ)는 도 1의 (ⅰ)의 Y-Y'를 자른 단면도이며, (ⅲ)은 도 1의 (ⅰ)의 Y1-Y1'를 자른 단면도이다. 도 2e에 도시된 바와 같이, 제 2 트렌치(106b) 상부에 형성된 마스크 패턴(108, 도 2d 참조)을 제거한 후 제 1 트렌치(106a) 및 제 2 트렌치(106b) 표면에 산화공정을 수행하여 제 1 산화막(112a) 및 제 2 산화막(112b)을 형성한다. 여기서, 제 1 산화막(112a)의 두께는 제 2 산화막(112b)의 두께보다 얇은 두께를 갖을 수 있다. 제 1 산화막(112a)의 두께가 제 2 산화막(112b)의 두께보다 얇은 두께를 갖는 것은 제 1 트렌치(106a)에 수행된 이온주입에 의해 산화율(oxidation rate)이 감소하게 되기 때문이다.
이처럼 이온주입(110, 도 2d 참조)은 핀형 활성영역(104a)을 포함하는 제 1 트렌치(106a) 표면에만 형성되므로 제 1 산화막(112a)은 제 2 트렌치(106b) 표면에 형성되는 제 2 산화막(112b)의 두께보다 얇은 두께로 형성되어 전류 구동 능력(subthreshold swing)을 향상시킬 수 있다. 또한, 제 2 트렌치(106b) 표면에 형성되는 제 2 산화막(112b)의 두께는 제 1 트렌치(106a) 표면에 형성되는 제 1 산화막(112a)의 두께보다 두껍기 때문에 제 2 트렌치(106b)에 형성되는 분리 게이트의 문턱전압이 높은 값을 갖도록 할 수 있다. 여기서 분리 게이트의 문턱전압이 높은 값을 갖도록 하는 것은 분리 게이트가 항상 동작하는 off 상태로 유지시키기 위함이다.
도 2f는 본 발명에 따른 반도체 셀을 나타낸 것으로, (ⅰ)은 평면도이고, (ⅱ)는 도 1의 (ⅰ)의 X-X'를 자른 단면도이며, (ⅲ)은 도 1의 (ⅰ)의 Y-Y'를 자른 단면도이고, (ⅳ)는 도 1의 (ⅰ)의 Y1-Y2'를 자른 단면도이다. 도 2f에 도시된 바와 같이, 제 1 트렌치(106a) 및 제 2 트렌치(106b)가 매립되도록 게이트 도전층(114)을 형성한 후 게이트 도전층(114)에 에치백 공정을 수행하여 제 1 트렌치(106a) 및 제 2 트렌치(106b)의 일부가 매립되도록 한다. 이어서, 게이트 도전층(114) 상부에 절연막(116)을 형성한 후 반도체 기판(100)의 표면이 노출되도록 절연막(116)에 평탄화 식각 공정을 수행한다. 절연막(116)은 게이트 도전층(114)의 산화를 방지하기 위하여 형성된다.
상술한 바와 같이, 본 발명은 핀형 활성영역을 형성한 후 활성 게이트가 형성되는 부분에만 이온주입을 수행하여 분리 게이트가 형성되는 영역의 게이트 산화막의 두께보다 얇은 두께를 갖도록 함으로써 전류 구동 능력(subthreshold swing)을 향상시킬 수 있다. 뿐만 아니라 분리 게이트가 형성되는 영역의 게이트 산화막은 활성 게이트가 형성되는 영역보다 게이트 산화막의 두께가 두껍게 형성되기 때문에 분리 게이트의 문턱전압이 증가된 값을 가지도록 하고 이에 따라 분리 게이트는 동작하지 않도록 할 수 있다.
도 3은 본 발명에 따른 셀 어레이를 나타낸 도면이다. 도 3에 도시된 바와 같이 본 발명에 따른 셀 어레이는 반도체 셀(도 1 참조)을 포함하는 트랜지스터 및 저장부(미도시)를 포함한다. 트랜지스터는 본 발명의 반도체 셀에는 도시되지는 않았지만 비트라인과 워드라인(게이트 도전층(114), 도 1 참조)의 교차점에 위치할 수 있으며, 비트라인과 워드라인은 셀 어레이와 연결되는 컬럼 디코더 및 로우 디코더에 의해 인가된 전압에 기초하여 데이터를 저장하거나 출력될 수 있다. 참고로, 비트라인은 제 1 방향으로 연장되어 형성될 수 있고 워드라인은 제 1 방향과 수직한 제 2 방향으로 연장되어 형성될 수 있다. 트랜지스터의 제 1 단자(예를들면 드레인 단자)는 비트라인과 연결되고 제 2 단자(예를들면 소스단자)는 저장부와 연결되며 제 3 단자(예를들면 게이트단자)는 워드라인과 연결될 수 있다.
도 4는 본 발명에 따른 반도체 소자를 나타낸 도면이다. 도 4에 도시된 바와 같이, 반도체 소자는 셀 어레이(Memory Cell Array), 로우 디코더(Row Decorder), 컬럼 디코더(Column Decorder) 및 센스 앰프(Sense Amplifier)를 포함할 수 있다. 여기서 셀 어레이는 도 3의 셀 어레이와 동일하게 사용될 수 있다. 로우 디코더는 반도체 메모리 셀 어레이의 워드라인들 중에서 독출 동작 또는 기입 동작을 수행할 메모리 셀에 상응하는 워드라인을 선택하여 반도체 메모리 셀 어레이에 워드라인 선택 신호(RS)를 출력한다. 그리고, 컬럼 디코더는 반도체 메모리 셀 어레이의 비트라인들 중에서 독출 동작 또는 기입 동작을 수행할 메모리 셀에 상응하는 비트라인을 선택하여 반도체 메모리 셀 어레이에 비트라인 선택 신호(CS)를 출력한다. 또한, 센스 앰프들은 로우 디코더 및 컬럼 디코더에 의해 선택된 메모리 셀에 저장된 데이터(BDS)를 센싱한다.
본 발명의 반도체 소자는 DRAM(Dynamic Random Access Memory)에 적용될 수 있으며 이에 한정되지 않고 SRAM(Static Random Access Memory), Flash Memory, FeRAM(Ferroelectric Random Access Memory), MRAM(Magnetic Random Access Memory), PRAM(Phase Change Random Access Memory) 등에 적용될 수 있다.
상술한 반도체 소자의 주요 제품 군으로는 데스크탑 컴퓨터, 노트북, 서버에 사용되는 컴퓨팅 메모리뿐만 아니라 다양한 스펙(Spec)의 그래픽스 메모리와 최근 이동통신의 발달로 세간의 관심이 집중되는 모바일 메모리에 적용될 수 있다. 또한, 메모리 스틱(stick), MMC, SD, CF, xD picture card, USB Flash Device 등과 같은 휴대용 저장매체뿐만 아니라 MP3P, PMP, 디지털 카메라 및 캠코더, 휴대폰 등의 다양한 디지털 어플리케이션에 제공될 수 있다. 또한 반도체 소자의 단품은 물론 MCP(Multi-Chip Package), DOC(disk on chip), Embedded device 등의 기술에도 적용될 수 있다. 그리고 CIS(CMOS image sensor)도 적용되어 카메라 폰, 웹 카메라, 의학용 소형 촬영장비등 다양한 분야에 공급될 수 있다.
도 5는 본 발명에 따른 반도체 모듈을 나타낸 도면이다. 도 5에 도시된 바와 같이, 본 발명에 따른 반도체 모듈은 모듈 기판 상에 탑재된 복수개의 반도체 소자들, 반도체 소자가 외부의 제어기(미도시)로부터 제어신호(어드레스 신호(ADDR), 커맨드 신호(CMD), 클럭 신호(CLK))를 제공받을 수 있도록 해주는 커맨드 링크 및 반도체 소자와 연결되어 데이터를 전송하는 데이터 링크를 포함한다. 여기서, 반도체 소자는 예컨대 도 4에 대한 설명에서 예시된 반도체 소자들이 사용될 수 있다. 그리고, 커맨드 링크 및 데이터 링크는 통상의 반도체 모듈에서 사용되는 것들과 동일 또는 유사하게 형성될 수 있다. 도 5에서는 모듈 기판의 전면에 8개의 반도체 소자들이 탑재되어 있는 모습을 도시하고 있으나 모듈 기판의 후면에도 동일하게 반도체 소자들이 탑재될 수 있다. 즉, 모듈 기판의 일측 또는 양측에 반도체 소자들이 탑재될 수 있으며, 탑재되는 반도체 소자의 수는 도 5에 한정되지 않는다. 또한, 모듈 기판의 재료 및 구조도 특별히 제한되지 않는다.
도 6은 본 발명에 따른 반도체 시스템을 나타낸 도면이다. 도 6에 도시된 바와 같이, 본 발명에 따른 반도체 시스템은 복수개의 반도체 소자들이 탑재된 적어도 하나의 반도체 모듈과 외부의 시스템(미도시) 사이에서 양방향 인터페이스를 제공하여 반도체 모듈의 동작을 제어하는 컨트롤러를 포함한다. 또한, 반도체 모듈과 컨트롤러를 전기적으로 연결하는 커맨드 링크 및 데이터 링크를 더 포함할 수 있다. 상술한 프로세서는 통상의 데이터 프로세싱 시스템에서 복수의 반도체 모듈들의 동작을 제어하기 위한 제어기와 그 기능이 동일 또는 유사하게 형성될 수 있다. 따라서, 본 실시 예에서는 이에 대한 상세한 설명은 생략한다. 이때 반도체 소자는 도 4의 반도체 소자를 사용할 수 있으며, 반도체 모듈은 도 5의 반도체 모듈이 사용될 수 있다.
도 7은 본 발명에 따른 전자 유닛을 나타낸 도면이다. 도 7에 도시된 바와 같이 본 발명에 따른 전자 유닛(electronic unit)은 반도체 시스템(semiconductor system)과 이와 전기적으로 연결되는 프로세서(processe)를 포함한다. 반도체 시스템은 도 6의 반도체 시스템이 사용될 수 있다. 여기서, 프로세서는 CPU(Central Processing Unit), MPU(Micro Processor Unit), MCU(Micro Controller Unit), GPU(Graphics Processing Unit) 및 DSP(Digital Signal Processor)를 포함한다.
여기서, CPU 또는 MPU는 산술, 논리 연산 유닛인 ALU(Arithmetic Logic Unit)과 명령어를 읽어오고 해석해서 각 유닛을 제어하는 컨트롤 유닛(CU, control unit)을 묶은 형태이다. 프로세서가 CPU 또는 MPU일 경우 전자 유닛은 컴퓨터 기기 또는 모바일 기기를 포함하는 것이 바람직하다. 또한, GPU는 그래픽을 위한 CPU로서 소수점을 가진 숫자들을 계산하는데 사용되는 것으로 그래픽들을 실시간 화면으로 그려주기 위한 프로세스이다. 프로세서가 GPU인 경우 전자 유닛은 그래픽 기기를 포함하는 것이 바람직하다. 그리고, DSP는 아날로그 신호(예를 들면 음성)를 디지털로 고속 변환 후 계산하여 그 결과를 이용하거나 다시 아날로그로 변환하여 사용하는 프로세스를 일컫는다. DSP는 주로 디지털 값을 계산한다. 프로세서가 DSP인 경우 전자 유닛은 음향 및 영상 기기를 포함하는 것이 바람직하다.
이 외에도 프로세서는 APU(Accelerate Procesor Unit)를 포함하는데 이는 CPU를 GPU에 통합하는 형태로써 그래픽 카드의 역할을 포함하는 형태의 프로세서이다.
도 8에 도시된 바와 같이, 반도체 시스템은 전자 유닛과 전기적으로 연결되는 하나 또는 다수의 인터페이스를 포함한다. 이때, 전자 유닛은 도 7의 전자 유닛이 사용될 수 있다. 여기서, 인터페이스는 모니터, 키보드, 포인팅 디바이스(마우스), USB, 디스플레이 또는 스피커를 포함할 수 있으나, 이에 한정되지 않고 변경 가능하다.
본 발명은 기재된 실시예에 한정하는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않는 한 다양하게 수정 및 변형을 할 수 있음은 당업자에게 자명하다고 할 수 있는 바, 그러한 변형예 또는 수정예들은 본 발명의 특허청구범위에 속하는 것이다.
Claims (14)
- 사선 방향으로 연장되며 반도체 기판 내 매립되는 라인타입의 소자분리막; 및
상기 소자분리막에 의해 정의되는 라인타입의 활성영역;
상기 반도체 기판 내에 핀형 활성영역을 정의하는 제 1 트렌치;
상기 제 1 트렌치에 인접하여 구비되고 핀형 활성영역을 정의하는 제 2 트렌치;
상기 제 1 트렌치 표면에 형성되는 제 1 산화막; 및
상기 제 2 트렌치 표면에 형성되며 상기 제 1 산화막보다 두꺼운 두께를 갖는 제 2 산화막을 포함하는 것을 특징으로 하는 반도체 셀. - 청구항 1에 있어서,
상기 제 1 산화막 및 상기 제 2 산화막 상부에 형성되는 게이트 도전층; 및
상기 반도체 기판 내에 매립되며 상기 게이트 도전층 상부에 형성되는 절연막을 더 포함하는 것을 특징으로 하는 반도체 셀. - 청구항 2에 있어서,
상기 제 1 트렌치 내에 상기 게이트 도전층이 매립되어 정의되는 활성 게이트; 및
상기 제 2 트렌치 내에 상기 게이트 도전층이 매립되어 정의되는 분리 게이트를 더 포함하는 것을 특징으로 하는 반도체 셀. - 사선 방향으로 연장되며 반도체 기판 내에 매립되도록 라인타입의 소자분리막을 형성하는 단계;
상기 반도체 기판 내에 핀형 활성영역을 정의하는 제 1 트렌치 및 상기 제 1 트렌치와 인접하는 제 2 트렌치를 형성하는 단계;
상기 제 1 트렌치에 이온주입 공정을 수행하는 단계; 및
상기 제 1 트렌치 표면에 제 1 산화막 및 상기 제 2 트렌치 표면에 상기 제 1 산화막보다 두꺼운 두께를 갖는 제 2 산화막을 형성하는 단계를 포함하는 것을 반도체 셀 형성 방법. - 청구항 4에 있어서,
상기 제 1 트렌치 및 상기 제 2 트렌치를 형성하는 단계 이전
사선 방향으로 연장되며 상기 반도체 기판 내 매립되는 라인타입의 소자분리막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 셀 형성 방법. - 청구항 5에 있어서,
상기 제 1 트렌치 및 상기 제 2 트렌치를 형성하는 단계는
상기 반도체 기판 및 상기 소자분리막에 비등방성 식각을 수행하는 것을 특징으로 하는 반도체 셀 형성 방법. - 청구항 6에 있어서,
상기 비등방성 식각에 의해 상기 반도체 기판은 제 1 깊이로 식각되고 상기 소자분리막은 상기 제 1 깊이보다 깊은 제 2 깊이로 식각되는 것을 특징으로 하는 반도체 셀 형성 방법. - 청구항 7에 있어서,
상기 핀형 활성영역은 상기 제 2 깊이에서 상기 제 1 깊이를 뺀 높이만큼 상기 제 2 깊이로 식각된 상기 소자분리막으로부터 돌출되는 것을 특징으로 하는 반도체 셀 형성 방법. - 청구항 5에 있어서,
상기 이온주입을 수행하는 단계는
상기 제 2 트렌치 상부에 마스크 패턴을 형성하는 단계; 및
상기 마스크 패턴을 마스크로 상기 제 1 트렌치 표면에 이온주입을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 셀 형성 방법. - 청구항 5에 있어서,
상기 이온주입은 질소이온주입으로 수행되는 것을 특징으로 하는 반도체 셀 형성 방법. - 청구항 5에 있어서,
상기 이온주입은 도즈량이 1e12 내지 1e15/cm2이고, 에너지가 5KeV 내지 100KeV인 것을 특징으로 하는 반도체 셀 형성 방법. - 청구항 5에 있어서,
상기 이온주입은 경사각이 반도체 기판에 대하여 수직한 방향을 중심으로 하여 1도 내지 45도 내지 각도를 갖으며, 상기 제 1 트렌치가 연장되는 방향으로 수행되는 것을 특징으로 하는 반도체 셀 형성 방법. - 청구항 5에 있어서,
상기 이온주입을 수행하는 단계 이후
상기 마스크 패턴을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 셀 형성 방법. - 청구항 5에 있어서,
상기 제 1 산화막 및 상기 제 2 산화막을 형성하는 단계 이후
상기 제 1 산화막 및 상기 제 2 산화막 상부에 게이트 도전층을 형성하는 단계; 및
상기 게이트 도전층 상부에 상기 반도체 기판에 매립되는 절연막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 셀 형성 방법.
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