KR20120124292A - Thin Film Transistor and Transistor Array Substrate including of the same - Google Patents
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- 239000010409 thin film Substances 0.000 title claims abstract description 46
- 239000000758 substrate Substances 0.000 title claims abstract description 21
- 239000004065 semiconductor Substances 0.000 claims description 31
- 238000000034 method Methods 0.000 claims description 30
- 239000010408 film Substances 0.000 claims description 17
- 238000002161 passivation Methods 0.000 claims description 4
- 229910004205 SiNX Inorganic materials 0.000 claims description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 229910007717 ZnSnO Inorganic materials 0.000 claims description 3
- 229910052793 cadmium Inorganic materials 0.000 claims description 3
- 229910052733 gallium Inorganic materials 0.000 claims description 3
- 229910052735 hafnium Inorganic materials 0.000 claims description 3
- 229910052738 indium Inorganic materials 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- 229910052718 tin Inorganic materials 0.000 claims description 3
- 229910052725 zinc Inorganic materials 0.000 claims description 3
- 229910052726 zirconium Inorganic materials 0.000 claims description 3
- 239000011368 organic material Substances 0.000 claims 4
- 229910010272 inorganic material Inorganic materials 0.000 claims 2
- 239000011147 inorganic material Substances 0.000 claims 2
- 229920000642 polymer Polymers 0.000 claims 2
- 238000005530 etching Methods 0.000 abstract description 20
- 239000010410 layer Substances 0.000 description 77
- 230000008569 process Effects 0.000 description 10
- 239000011159 matrix material Substances 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 6
- 229910021417 amorphous silicon Inorganic materials 0.000 description 6
- 229910052710 silicon Inorganic materials 0.000 description 6
- 239000010703 silicon Substances 0.000 description 6
- 239000004020 conductor Substances 0.000 description 5
- 239000007788 liquid Substances 0.000 description 5
- 239000000463 material Substances 0.000 description 5
- 229910021419 crystalline silicon Inorganic materials 0.000 description 4
- 230000006866 deterioration Effects 0.000 description 4
- 230000003071 parasitic effect Effects 0.000 description 4
- 230000004044 response Effects 0.000 description 4
- 230000008901 benefit Effects 0.000 description 3
- 239000003990 capacitor Substances 0.000 description 3
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 229910052779 Neodymium Inorganic materials 0.000 description 2
- 229910045601 alloy Inorganic materials 0.000 description 2
- 239000000956 alloy Substances 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- 229910052750 molybdenum Inorganic materials 0.000 description 2
- 229910052697 platinum Inorganic materials 0.000 description 2
- 229910052715 tantalum Inorganic materials 0.000 description 2
- 229910052719 titanium Inorganic materials 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- -1 and thus Substances 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 229910052789 astatine Inorganic materials 0.000 description 1
- 230000000593 degrading effect Effects 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005401 electroluminescence Methods 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000009832 plasma treatment Methods 0.000 description 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 1
- 229920005591 polysilicon Polymers 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000009736 wetting Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
- H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1222—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer
- H01L27/1225—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or crystalline structure of the active layer with semiconductor materials not belonging to the group IV of the periodic table, e.g. InGaZnO
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- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
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- General Physics & Mathematics (AREA)
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Abstract
Description
본 발명은 산화물반도체(Oxide Semiconductor)의 액티브층을 포함하는 박막트랜지스터, 및 상기 박막트랜지스터를 포함하고 능동매트릭스구동방식의 평판 표시장치에 적용되는 트랜지스터 어레이 기판에 관한 것이다.The present invention relates to a thin film transistor including an active layer of an oxide semiconductor, and a transistor array substrate including the thin film transistor and applied to an active matrix driving flat panel display.
최근, 본격적인 정보화 시대로 접어듦에 따라 전기적 정보신호를 시각적으로 표현하는 디스플레이(display)분야가 급속도로 발전해 왔고, 이에 부응하여 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 여러 가지 다양한 평판표시장치(Flat Display Device)가 개발되어 기존의 브라운관(Cathode Ray Tube: CRT)을 빠르게 대체하고 있다.In recent years, as the information age has entered, the display field for visually expressing electrical information signals has been rapidly developed, and various flat panel display devices having excellent performance of thinning, light weight, and low power consumption have been developed. Flat Display Device has been developed to quickly replace the existing Cathode Ray Tube (CRT).
이 같은 평판표시장치의 구체적인 예로는 액정표시장치(Liquid Crystal Display device: LCD), 유기전계발광 표시장치(Organic Light Emitting Display: OLED), 전기영동표시장치(Electrophoretic Display: EPD, Electric Paper Display), 플라즈마표시장치(Plasma Display Panel device: PDP), 전계방출표시장치(Field Emission Display device: FED), 전기발광표시장치(Electro luminescence Display Device: ELD) 및 전기습윤표시장치(Electro-Wetting Display: EWD) 등을 들 수 있다. 이들은 공통적으로 영상을 구현하는 평판표시패널을 필수적인 구성요소로 하는데, 평판 표시패널은 고유의 발광물질 또는 편광물질층을 사이에 두고 대면 합착된 한 쌍의 기판을 포함하여 이루어진다.Specific examples of such a flat panel display include a liquid crystal display (LCD), an organic light emitting display (OLED), an electrophoretic display (EPD, Electric Paper Display), Plasma Display Panel Device (PDP), Field Emission Display Device (FED), Electroluminescence Display Device (ELD) and Electro-Wetting Display (EWD) Etc. can be mentioned. These are commonly required components of a flat panel display panel that implements an image. The flat panel includes a pair of substrates bonded to each other with a layer of a light emitting material or a polarizer interposed therebetween.
한편, 평판 표시패널의 구동 방식은 크게 수동 매트릭스 구동 방식(Passive Matrix Driving Mode)과 능동 매트릭스 구동 방식(Active Matrix Driving Mode)으로 구분될 수 있다. Meanwhile, the driving method of the flat panel display panel may be classified into a passive matrix driving mode and an active matrix driving mode.
수동 매트릭스 구동 방식은 주사라인과 신호라인이 교차하는 영역에 복수의 화소를 형성시키고, 서로 교차하는 주사라인과 신호라인에 모두 신호가 인가되는 동안 그에 대응한 화소를 구동시키는 방식이다. 이러한 수동 매트릭스 구동 방식은 제어가 간단한 장점을 갖는 반면, 각 화소가 독립적으로 구동될 수 없어, 선명도 및 응답속도가 낮고, 그로 인해 고해상도 실현이 어려운 단점을 갖는다. In the passive matrix driving method, a plurality of pixels are formed in an area where a scan line and a signal line cross each other, and a pixel corresponding thereto is driven while signals are applied to both the scan line and the signal line that cross each other. Such a passive matrix driving method has the advantage of simple control, while each pixel cannot be driven independently, resulting in low sharpness and response speed, thereby making it difficult to realize high resolution.
능동 매트릭스 구동 방식은 복수의 화소에 각각 대응하는 스위치소자로써 복수의 박막트랜지스터를 포함하여, 각 박막트랜지스터의 턴온/턴오프를 통해 복수의 화소를 선택적으로 구동시키는 방식이다. 이러한 능동 매트릭스 구동 방식은 제어가 복잡한 단점이 있는 반면, 각 화소가 독립적으로 구동될 수 있어, 수동 매트릭스 구동 방식보다 선명도 및 응답속도가 높아서, 고해상도에 유리한 장점을 갖는다. The active matrix drive method includes a plurality of thin film transistors as switch elements corresponding to a plurality of pixels, and selectively drives a plurality of pixels through turn-on / turn-off of the thin film transistors. While the active matrix driving method has a disadvantage in that the control is complicated, each pixel can be driven independently, so that the sharpness and response speed are higher than the passive matrix driving method, which is advantageous for high resolution.
능동 매트릭스 구동 방식의 평판 표시장치는 복수의 화소를 개개로 구동시키기 위한 트랜지스터 어레이를 필수적으로 포함한다.A flat panel display of an active matrix driving method essentially includes a transistor array for individually driving a plurality of pixels.
트랜지스터 어레이는 각 화소영역을 정의하도록 서로 교차 배치되는 게이트라인과 데이터라인, 및 복수의 화소에 각각 대응하여, 게이트라인과 데이터라인이 교차하는 영역에 배치되는 복수의 박막트랜지스터를 포함하여 이루어진다. The transistor array includes a gate line and a data line intersecting each other to define each pixel area, and a plurality of thin film transistors disposed in an area where the gate line and the data line cross each other, respectively.
이때, 각 박막트랜지스터는 게이트라인과 연결되는 게이트전극, 데이터라인과 연결되는 소스전극, 화소전극과 연결되는 드레인전극, 게이트절연층을 사이에 두고 게이트전극과 적어도 일부 중첩하여, 게이트전극의 전압레벨에 따라 소스전극과 드레인전극 사이에 채널(channel)을 형성하는 액티브층을 포함한다. 이러한 박막트랜지스터는 게이트라인의 신호에 응답하여 턴온하면, 데이터라인의 신호를 화소전극으로 인가한다.In this case, each thin film transistor overlaps the gate electrode at least partially with the gate electrode connected to the gate line, the source electrode connected to the data line, the drain electrode connected to the pixel electrode, and the gate insulating layer interposed therebetween. The active layer may include an active layer that forms a channel between the source electrode and the drain electrode. When the thin film transistor is turned on in response to the signal of the gate line, the thin film transistor applies a signal of the data line to the pixel electrode.
한편, 박막트랜지스터의 액티브층은 비정질실리콘(amorphous silicon, a-Si) 또는 결정질실리콘(poly silicon, p-Si)으로 선택되는 것이 일반적이다. On the other hand, the active layer of the thin film transistor is generally selected to be amorphous silicon (amorphous silicon (a-Si) or crystalline silicon (poly silicon, p-Si).
그런데, 결정질실리콘의 액티브층을 포함하는 박막트랜지스터는 비교적 높은 이동도(mobility) 및 안정적인 정전류 특성을 갖는 장점을 갖는 반면, 고온의 제조공정을 필요로 하여, 지지기판의 재료가 한정되는 단점뿐만 아니라, 균일한 소자 특성을 확보하기 어려운 이유로 대형 평판 표시장치의 박막트랜지스터 어레이에 용이하게 적용될 수 없는 단점을 갖는다.By the way, the thin film transistor including the active layer of crystalline silicon has the advantage of having a relatively high mobility (mobility) and stable constant current characteristics, but requires a high temperature manufacturing process, as well as a disadvantage that the material of the support substrate is limited Therefore, it is difficult to secure uniform device characteristics, and thus it may not be easily applied to a thin film transistor array of a large flat panel display.
이에 따라, 대형의 평판 표시장치에 구비되는 트랜지스터 어레이는, 비교적 균일한 소자 특성을 확보할 수 있도록, 결정질실리콘의 액티브층보다 저온의 제조공정에서도 제조될 수 있는 비정질실리콘의 액티브층을 포함하여 설계되는 것이 일반적이다.Accordingly, the transistor array included in the large flat panel display device is designed to include an amorphous silicon active layer that can be manufactured even at a lower temperature than a crystalline silicon active process so as to secure relatively uniform device characteristics. It is common to be.
그러나, 비정질실리콘의 액티브층을 포함하는 박막트랜지스터는, 결정질실리콘의 액티브층에 비해 낮은 이동도 및 불안정한 정전류 특성을 갖는 단점을 갖는다. 이러한 박막트랜지스터를 포함하는 트랜지스터 어레이는 비정질실리콘의 특성에 의해, 소정의 임계값 이하의 배선 저항 및 기생용량을 갖도록 설계되기 어려우므로, 평판 표시장치의 대형화 및 고해상도 실현에 한계를 만드는 문제점이 있다.However, a thin film transistor including an active layer of amorphous silicon has disadvantages of low mobility and unstable constant current characteristics as compared to the active layer of crystalline silicon. Since the transistor array including the thin film transistor is difficult to be designed to have a wiring resistance and a parasitic capacitance of less than a predetermined threshold due to the characteristics of amorphous silicon, there is a problem that limits the size of the flat panel display device and high resolution.
이에 따라, 실리콘반도체보다 높은 이동도, 안정적인 정전류 특성 및 가시광선 영역의 에너지에 의한 누설전류의 저감을 제공할 수 있는 새로운 액티브층 재료가 요구되고 있다.Accordingly, there is a need for a new active layer material that can provide higher mobility, stable constant current characteristics, and reduction of leakage current due to energy in the visible light region than silicon semiconductors.
이러한 요구에 맞추어, 액티브층의 새로운 재료로 실리콘반도체보다 높은 이동도 및 낮은 누설전류 특성의 장점을 갖는 산화물반도체가 제안되었다. 그런데, 산화물반도체는 식각 공정에 필요한 식각액 또는 식각가스 등에 노출되면, 쉽게 도체로 변질되어, 반도체 특성을 잃어버리는 단점이 있다. 이에, 산화물반도체로 형성된 액티브층을 포함하는 박막트랜지스터는 적정한 수준의 소자 신뢰도를 확보하기 어렵고, 그로 인해 대형 평판표시장치에 용이하게 적용하기 어려운 문제점이 있다.In response to these demands, oxide semiconductors having advantages of higher mobility and lower leakage current characteristics than silicon semiconductors have been proposed as new materials for active layers. However, when oxide semiconductor is exposed to an etchant or an etching gas necessary for an etching process, the oxide semiconductor is easily deteriorated into a conductor, and thus, semiconductor characteristics are lost. Accordingly, a thin film transistor including an active layer formed of an oxide semiconductor has a problem that it is difficult to secure an appropriate level of device reliability, and thus it is difficult to easily apply to a large flat panel display device.
본 발명은 산화물반도체의 액티브층을 포함하면서도, 소자 신뢰도를 향상시킬 수 있는 박막트랜지스터 및 그를 포함하는 박막트랜지스터 어레이를 제공하기 위한 것이다.The present invention provides a thin film transistor and a thin film transistor array including the same, including an active layer of an oxide semiconductor and capable of improving device reliability.
이와 같은 과제를 해결하기 위하여, 본 발명은 기판 상에 형성된 게이트전극; 상기 기판 상의 전면에 상기 게이트전극을 커버하도록 형성되는 게이트절연막; 상기 게이트절연막 상에, 상기 게이트전극과 적어도 일부 중첩하도록 형성되는 액티브층; 상기 게이트절연막 상에, 상기 액티브층의 채널영역 상부와 측부를 커버하도록 형성되는 에치스토퍼; 및 상기 게이트절연막 상에 상기 액티브층 상의 양측과 각각 접하도록 형성되어, 상기 채널영역을 사이에 두고 서로 이격하는 소스전극과 드레인전극을 포함하는 박막트랜지스터를 제공한다.In order to solve this problem, the present invention is a gate electrode formed on a substrate; A gate insulating film formed to cover the gate electrode on an entire surface of the substrate; An active layer formed on the gate insulating layer to at least partially overlap the gate electrode; An etch stopper formed on the gate insulating layer to cover upper and side portions of the channel region of the active layer; And a source electrode and a drain electrode formed on the gate insulating layer so as to be in contact with both sides of the active layer, and spaced apart from each other with the channel region therebetween.
그리고, 본 발명은 기판; 상기 기판 상에 일방향으로 형성되는 게이트라인; 상기 게이트라인을 포함한 상기 기판 상의 전면에 형성되는 게이트절연막; 복수의 화소에 대응하는 복수의 화소영역이 각각 정의되도록, 상기 게이트절연막 상에 상기 게이트라인에 교차하여 형성되는 데이터라인; 및 상기 복수의 화소에 대응하여, 상기 게이트라인과 상기 데이터라인의 교차영역에 배치되는 복수의 박막트랜지스터를 포함하는 트랜지스터 어레이 기판을 제공한다. 이때, 상기 각 박막트랜지스터는, 상기 기판 상에 상기 게이트라인과 이어지도록 형성되는 게이트전극과, 상기 게이트절연막 상에 상기 게이트전극과 적어도 일부 중첩하도록 형성되는 액티브층과, 상기 게이트절연막 상에 상기 액티브층의 채널영역을 커버하도록 형성되는 에치스토퍼와, 상기 게이트절연막 상에 상기 액티브층 상의 양측과 각각 접하도록 형성되어, 상기 채널영역을 사이에 두고 서로 이격하는 소스전극과 드레인전극을 포함한다.And, the present invention is a substrate; A gate line formed in one direction on the substrate; A gate insulating film formed on an entire surface of the substrate including the gate line; A data line formed on the gate insulating layer to intersect the gate line so that a plurality of pixel regions corresponding to a plurality of pixels are defined, respectively; And a plurality of thin film transistors disposed in an intersection area of the gate line and the data line, corresponding to the plurality of pixels. In this case, each of the thin film transistors may include: a gate electrode formed on the substrate so as to be connected to the gate line; An etch stopper is formed to cover the channel region of the layer, and a source electrode and a drain electrode are formed on the gate insulating layer so as to be in contact with both sides of the active layer, and are spaced apart from each other with the channel region therebetween.
이상과 같이, 본 발명에 따른 박막트랜지스터는 액티브층의 채널영역 상부와 측부를 커버하는 에치스토퍼를 포함한다. 이에 따라, 액티브층은 에치스토퍼 및 에치스토퍼의 양측에 각각 접하는 소스전극과 드레인전극에 의해 모두 커버됨에 따라, 액티브층의 어느 영역도 소스전극과 드레인전극 각각의 가장자리에 접하지 않게 된다. 그러므로, 액티브층의 형성과정 이후, 소스/드레인전극의 형성과정에 필요한 식각공정 또는 다른 플라즈마 처리공정이 실시되는 동안, 액티브층이 식각가스 또는 식각액, 또는 플라즈마 가스에 직접 노출되는 것을 방지할 수 있다. As described above, the thin film transistor according to the present invention includes an etch stopper covering the upper and side portions of the channel region of the active layer. Accordingly, the active layer is covered by both the source electrode and the drain electrode which are in contact with both sides of the etch stopper and the etch stopper, so that no area of the active layer is in contact with the edges of the source electrode and the drain electrode, respectively. Therefore, it is possible to prevent the active layer from being directly exposed to the etching gas, the etching liquid, or the plasma gas during the etching process or other plasma processing process necessary for forming the source / drain electrodes after the formation of the active layer. .
그로 인해, 액티브층이 산화물반도체로 형성되더라도, 식각가스 또는 식각액, 또는 플라즈마 가스에 의해 도체로 변질되어 반도체 특성을 상실할 가능성이 최소화되므로, 박막트랜지스터의 소자 신뢰도가 향상될 수 있다. Therefore, even if the active layer is formed of an oxide semiconductor, the possibility of loss of semiconductor characteristics due to deterioration of the semiconductor properties by the etching gas, the etching liquid, or the plasma gas is minimized, so that the device reliability of the thin film transistor can be improved.
이러한 박막트랜지스터를 포함하는 트랜지스터 어레이 기판은, 실리콘반도체보다 높은 이동도, 안정적인 정전류 특성 및 가시광선 영역의 에너지에 대한 낮은 누설전류 특성을 갖는 산화물반도체로 형성된 액티브층을 포함함에 따라, 실리콘반도체의 액티브층을 포함하는 것보다 낮은 배선 저항 및 낮은 기생용량을 갖도록 설계될 수 있다. 그리고, 액티브층의 채널영역 상부와 측부를 커버하는 에치스토퍼를 포함함에 따라, 액티브층을 구성한 산화물반도체의 변질을 최소화할 수 있어, 적정 수준의 소자신뢰도를 확보할 수 있으므로, 대형 평판표시장치에도 적용될 수 있다.As the transistor array substrate including the thin film transistor includes an active layer formed of an oxide semiconductor having higher mobility than the silicon semiconductor, stable constant current characteristics, and low leakage current characteristics for energy in the visible light region, the active layer of the silicon semiconductor is active. It can be designed to have lower wiring resistance and lower parasitic capacitance than including layers. In addition, by including an etch stopper covering the upper and side portions of the channel region of the active layer, it is possible to minimize the deterioration of the oxide semiconductor constituting the active layer and to secure an appropriate level of device reliability. Can be applied.
도 1은 본 발명의 실시예에 따른 박막트랜지스터를 포함한 트랜지스터 어레이의 일부를 나타낸 평면도이다.
도 2는 본 발명의 다른 실시예에 따른 박막트랜지스터를 포함한 트랜지스터 어레이의 일부를 나타낸 평면도이다.
도 3은 도 1 및 도 2의 Ⅰ-Ⅰ'를 나타낸 단면도이다.
도 4는 도 1 및 도 2의 Ⅱ-Ⅱ'를 나타낸 단면도이다.
도 5는 일반적인 산화물 박막트랜지스터의 일부를 나타낸 단면도이다.1 is a plan view illustrating a portion of a transistor array including a thin film transistor according to an exemplary embodiment of the present invention.
2 is a plan view illustrating a portion of a transistor array including a thin film transistor according to another exemplary embodiment of the present invention.
3 is a cross-sectional view illustrating II ′ of FIGS. 1 and 2.
4 is a cross-sectional view illustrating II-II ′ of FIGS. 1 and 2.
5 is a cross-sectional view illustrating a part of a general oxide thin film transistor.
이하, 본 발명의 실시예에 따른 박막트랜지스터 및 그를 포함하는 트랜지스터 어레이에 대하여, 첨부한 도면을 참고로 하여 상세히 설명하기로 한다.Hereinafter, a thin film transistor and a transistor array including the same according to an embodiment of the present invention will be described in detail with reference to the accompanying drawings.
도 1은 본 발명의 실시예에 따른 박막트랜지스터를 포함한 트랜지스터 어레이의 일부를 나타낸 평면도이고, 도 2는 본 발명의 다른 실시예에 따른 박막트랜지스터를 포함한 트랜지스터 어레이의 일부를 나타낸 평면도이다. 그리고, 도 3은 도 1 및 도 2의 Ⅰ-Ⅰ'를 나타낸 단면도이고, 도 4는 도 1 및 도 2의 Ⅱ-Ⅱ'를 나타낸 단면도이다. 1 is a plan view showing a portion of a transistor array including a thin film transistor according to an embodiment of the present invention, Figure 2 is a plan view showing a portion of a transistor array including a thin film transistor according to another embodiment of the present invention. 3 is a cross-sectional view illustrating II ′ of FIGS. 1 and 2, and FIG. 4 is a cross-sectional view illustrating II-II ′ of FIGS. 1 and 2.
먼저, 도 1 및 도 2에 도시한 바와 같이, 박막트랜지스터(TFT)의 평면 형태가 다소 다른 것을 제외하면, 도 1에 도시된 본 발명의 실시예에 따른 트랜지스터 어레이와 도 2에 도시된 본 발명의 다른 실시예에 따른 트랜지스터 어레이는 서로 동일하므로, 이하에서 중복되는 설명은 생략한다.First, as shown in FIGS. 1 and 2, except that the planar shape of the TFT is somewhat different, the transistor array according to the exemplary embodiment of the present invention illustrated in FIG. 1 and the present invention illustrated in FIG. 2. Since the transistor arrays according to another exemplary embodiment of the present disclosure are the same as each other, overlapping description thereof will be omitted below.
도 1 및 도 2에 도시한 바와 같이, 본 발명의 실시예 및 다른 실시예에 따른 트랜지스터 어레이는 일방향(도 1 및 도 2에서 "가로방향"으로 도시함)의 게이트라인(GL: Gate Line), 게이트라인(GL)과 절연되고 게이트라인(GL)과 평행한 방향의 공통라인(CL: Common Line), 게이트라인(GL)에 교차하는 방향(도 1 및 도 2에서 "세로방향"으로 도시함)의 데이터라인(DL: Data Line), 게이트라인(GL)과 데이터라인(DL)이 교차하는 영역에 배치되고 박막트랜지스터(TFT: Thin Film Transistor)을 포함한다. As shown in FIGS. 1 and 2, a transistor array according to an embodiment of the present invention and another embodiment may include a gate line (GL) in one direction (shown as “horizontal direction” in FIGS. 1 and 2). , A common line CL insulated from the gate line GL and parallel to the gate line GL, and a direction crossing the gate line GL (shown as "vertical direction" in FIGS. 1 and 2). And a thin film transistor (TFT). The data line DL, the gate line GL, and the data line DL intersect each other.
트랜지스터 어레이는 콘택홀(CT)을 통해 박막트랜지스터(TFT)의 드레인전극(DE)과 연결되는 화소전극(PE) 및 다른 콘택홀(미도시)을 통해 공통라인(CL)에 연결되는 공통전극(CE)을 더 포함한다. 이때, 화소전극(PE)과 공통전극(CE)은 게이트라인(GL)과 데이터라인(DL)에 의해 정의되는 각 화소에 대응한 각 화소영역에서 서로 교번하는 가지 형태로 이루어진다.The transistor array includes a pixel electrode PE connected to the drain electrode DE of the TFT through the contact hole CT and a common electrode connected to the common line CL through another contact hole (not shown). CE). In this case, the pixel electrode PE and the common electrode CE are formed in branch shapes alternate with each other in each pixel region corresponding to each pixel defined by the gate line GL and the data line DL.
그리고, 트랜지스터 어레이는 화소전극(PE)과 공통전극(CE) 사이의 전압차를 일정시간동안 유지시키기 위하여, 화소전극(PE)과 공통전극(CE) 사이에 병렬로 연결되는 스토리지 커패시터(식별번호 없음)를 더 포함할 수 있다. 여기서, 스토리지 커패시터는 공통라인(CL)의 일부 영역으로 이루어진 스토리지 하부전극과, 화소전극(PE)에서 연장되어 이루어진 스토리지 상부전극이 서로 오버랩하는 영역에서 발생된다. 또한, 한정된 영역에서 스토리지 커패시터의 용량을 더 증가시키기 위하여, 드레인전극(DE)에서 연장되어 스토리지 하부전극 및 스토리지 상부전극 각각과 오버랩하는 스토리지 부가전극을 더 포함할 수 있다.The transistor array includes a storage capacitor (identification number) connected in parallel between the pixel electrode PE and the common electrode CE to maintain a voltage difference between the pixel electrode PE and the common electrode CE for a predetermined time. None) may be further included. Here, the storage capacitor is generated in a region in which the storage lower electrode including a portion of the common line CL and the storage upper electrode extending from the pixel electrode PE overlap each other. In addition, in order to further increase the capacity of the storage capacitor in the limited region, the storage additional electrode may further include a storage additional electrode extending from the drain electrode DE and overlapping each of the storage lower electrode and the storage upper electrode.
더불어, 트랜지스터 어레이는, 데이터라인(DL)의 신호에 의한 간섭이 화소영역에서 화소전극(PE)과 공통전극(CE) 사이에 발생된 전계에 가해지는 것을 방지하기 위하여, 공통라인(CL)에서 연장되어 데이터라인(DL)의 양측에 나란하게 형성되는 차폐라인, 및 공통전극(CE)에서 연장되어 데이터라인(DL) 상부를 커버하는 더미전극을 더 포함할 수 있다.In addition, the transistor array may be disposed on the common line CL in order to prevent interference by a signal of the data line DL from being applied to an electric field generated between the pixel electrode PE and the common electrode CE in the pixel region. The method may further include a shielding line extending to be parallel to both sides of the data line DL, and a dummy electrode extending from the common electrode CE to cover the upper portion of the data line DL.
도 1 및 도 2에 도시한 바와 같이, 본 발명의 실시예 및 다른 실시예에 따른 박막트랜지스터(TFT)는 게이트라인(GL)과 이어지는 게이트전극(GE: Gate Electrode), 게이트절연막(도 3 및 도 4에서 "GI"에 해당함)을 사이에 두고, 게이트전극(GE)과 적어도 일부 중첩하는 액티브층(ACT: ACTive layer), 액티브층(ACT)의 채널영역을 커버하는 에치스토퍼(ES: Etch Stoper), 및 채널영역을 사이에 두고 서로 마주보도록 액티브층(ACT)의 양측에 각각 배치되는 소스전극(SE: Source Electrode)과 드레인전극(DE: Drain Electrode)을 포함하여 이루어진다. 여기서, 채널영역은 액티브층(ACT) 중에서 소스전극(ES)과 드레인전극(DE) 사이의 일부 영역, 즉 소스전극(ES)과 드레인전극(DE)에 의해 커버되지 않는 영역에 해당한다.As shown in FIGS. 1 and 2, a thin film transistor TFT according to an embodiment of the present invention and another embodiment may include a gate electrode (GE) and a gate insulating layer connected to a gate line (GL). In FIG. 4, an etch stopper (ES) covering at least a portion of the active layer (ACT) overlapping the gate electrode GE and the channel region of the active layer ACT is disposed between the gate electrodes GE. And a source electrode (SE) and a drain electrode (DE), which are disposed on both sides of the active layer ACT so as to face each other with a stopper and a channel region therebetween. The channel region corresponds to a portion of the active layer ACT between the source electrode ES and the drain electrode DE, that is, a region not covered by the source electrode ES and the drain electrode DE.
게이트전극(GE)은 게이트라인(GL)과 이어지도록, 게이트라인(GL)의 일부, 또는 게이트라인(GL)에서 분기된 형태로 형성된다.The gate electrode GE is formed in a portion of the gate line GL or branched from the gate line GL so as to be connected to the gate line GL.
소스전극(SE)은 액티브층(ACT)의 일측과 접하고, 데이터라인(DL)과 이어지도록, 데이터라인(DL)에서 분기된 형태로 형성된다. 그리고, 드레인전극(DE)은 액티브층(ACT)의 다른 일측과 접하고, 콘택홀(CT)을 통해 화소전극(PE)과 연결된다.The source electrode SE is formed in a form branched from the data line DL to be in contact with one side of the active layer ACT and to be connected to the data line DL. The drain electrode DE is in contact with the other side of the active layer ACT and is connected to the pixel electrode PE through the contact hole CT.
그리고, 도 2에 도시한 바와 같이, 본 발명의 실시예에 따르면, 소스전극(SE)과 드레인전극(DE)은 서로 대향하는 면들이 서로 평행하도록, 채널영역을 사이에 두고 이격하여 배치된다. As shown in FIG. 2, according to the exemplary embodiment of the present invention, the source electrode SE and the drain electrode DE are disposed to be spaced apart from each other so that the surfaces facing each other are parallel to each other.
반면, 도 3에 도시한 바와 같이, 본 발명의 다른 실시예에 따르면, 소스전극(SE)과 드레인전극(DE)은 채널영역을 사이에 두고 이격하여 배치되되, 채널영역의 길이를 늘리기 위하여, 소스전극(SE)이 드레인전극(DE)을 둘러싸는 U자형으로 형성되고, 드레인전극(DE)은 소스전극(SE)에 둘러싸인 I자형으로 형성된다. On the other hand, as shown in Figure 3, according to another embodiment of the present invention, the source electrode (SE) and the drain electrode (DE) are disposed spaced apart from each other with the channel region, in order to increase the length of the channel region, The source electrode SE is formed in a U shape surrounding the drain electrode DE, and the drain electrode DE is formed in an I shape surrounded by the source electrode SE.
이어서, 도 3 및 도 4를 더 참조하여, 본 발명의 실시예 및 다른 실시예에 따른 박막트랜지스터(TFT)에 대해 설명한다.3 and 4, a thin film transistor TFT according to an embodiment of the present invention and another embodiment will be described.
도 3에 도시한 바와 같이, 박막트랜지스터(TFT)는 기판(Sub) 상의 게이트전극(SE), 게이트전극(SE)을 커버하는 게이트절연막(GI), 게이트절연막(GI) 상의 액티브층(ACT), 액티브층(ACT) 상의 에치스토퍼(ES), 액티브층(ACT) 일측 상의 소스전극(SE), 액티브층(ACT) 다른 일측 상의 드레인전극(DE) 및 소스전극(SE)과 드레인전극(DE)과 에치스토퍼(ES)를 커버하는 보호막(Passi)을 포함하여 이루어진다.As shown in FIG. 3, the thin film transistor TFT includes a gate electrode SE on the substrate Sub, a gate insulating film GI covering the gate electrode SE, and an active layer ACT on the gate insulating film GI. The etch stopper ES on the active layer ACT, the source electrode SE on one side of the active layer ACT, the drain electrode DE on the other side of the active layer ACT, and the source electrode SE and the drain electrode DE ) And a passivation layer (Passi) covering the etch stopper (ES).
게이트전극(GE)은 기판(Sub) 상에 게이트라인(GL)과 함께 형성되고, 게이트라인(GL)의 일부 또는 게이트라인(GL)에서 분기된 형태로 이루어진다. 이러한 게이트전극(GE) 및 게이트라인(GL)은 도전성을 갖는 금속으로 선택되는데, 특히, Al, Cu, Mo, Nd, Ti, Pt, Ag, Nb, Cr, W 및 Ta 중 적어도 하나의 단일층 또는 적어도 둘 이상의 이중층 또는 합금으로 선택될 수 있다.The gate electrode GE is formed together with the gate line GL on the substrate Sub, and is formed in a portion of the gate line GL or branched from the gate line GL. The gate electrode GE and the gate line GL are selected as conductive metals, and in particular, a single layer of at least one of Al, Cu, Mo, Nd, Ti, Pt, Ag, Nb, Cr, W, and Ta. Or at least two or more bilayers or alloys.
게이트절연막(GI)은 게이트라인(GL)과 게이트전극(GE)을 커버하도록, 게이트라인(GL)과 게이트전극(GE)을 포함한 기판(Sub) 상의 전면에 절연성을 갖는 물질로 비교적 균일한 두께를 갖도록 형성된다. 이러한 게이트절연막(GI)은 유기절연물 또는 SiOx 또는 SiNx로 선택될 수 있다.The gate insulating layer GI is a material having an insulating property on the entire surface of the substrate Sub including the gate line GL and the gate electrode GE so as to cover the gate line GL and the gate electrode GE. It is formed to have. The gate insulating layer GI may be selected as an organic insulator or SiOx or SiNx.
액티브층(ACT)은 게이트절연막(GI) 상에 게이트전극(GE)과 적어도 일부 오버랩하여 형성된다. 이때, 액티브층(ACT)은 실리콘반도체보다 높은 이동도 및 안정적인 정전류특성을 갖는 것으로 알려진 AxByCzO(x, y, z ≥ 0)의 산화물반도체로 선택되고, 이때, A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf 및 Zr 중에서 선택된다. 특히, 액티브층(ACT)은 ZnO, InGaZnO4, ZnInO, ZnSnO, InZnHfO, SnInO 및 SnO 중에서 선택될 수 있으나, 본 발명은 이에 국한되지 않는다.The active layer ACT is formed at least partially overlapping the gate electrode GE on the gate insulating film GI. In this case, the active layer ACT is selected as an oxide semiconductor of AxByCzO (x, y, z ≥ 0), which is known to have higher mobility and stable constant current characteristics than silicon semiconductor, wherein A, B, and C are each Zn, Cd, Ga, In, Sn, Hf and Zr. In particular, the active layer ACT may be selected from ZnO, InGaZnO 4 , ZnInO, ZnSnO, InZnHfO, SnInO, and SnO, but the present invention is not limited thereto.
한편, 산화물반도체는 식각 공정에 필요한 식각액 또는 식각가스 및 플라즈마 처리 공정에 필요한 플라즈마 가스에 의해 쉽게 반도체 특성을 잃고, 도체로 변질되는 단점을 갖는다. 이러한 산화물반도체의 변질을 방지하기 위하여, 액티브층(ACT) 상의 에치스토퍼(ES)는 액티브층(ACT) 중에서 소스전극(SE)과 드레인전극(DE)에 의해 커버되지 않는 영역, 즉, 액티브층(ACT)의 채널영역을 포함한 적어도 일부를 커버하도록 형성된다.On the other hand, the oxide semiconductor has a disadvantage in that it easily loses the semiconductor characteristics by the etching liquid or the etching gas required for the etching process and the plasma gas required for the plasma processing process, and is converted into a conductor. In order to prevent such deterioration of the oxide semiconductor, the etch stopper ES on the active layer ACT is an area of the active layer ACT not covered by the source electrode SE and the drain electrode DE, that is, the active layer. It is formed to cover at least a part including the channel region of ACT.
도 1, 도 2 및 도 4에 도시된 바와 같이, 에치스토퍼(ES)는 액티브층(ACT)의 채널영역 상부와 측부를 모두 커버하도록 형성된다. 특히, 에치스토퍼(ES)는 채널영역의 측부를 커버할 수 있도록, 액티브층(ACT)의 채널영역 가장자리에서 오프셋너비(Woffset: Width offset) 이상만큼 게이트절연막(GI)과 접하도록 연장되는 형태로 이루어진다. 이때, 오프셋너비(Woffset)는 0um을 초과하도록 설정함으로써, 에치스토퍼(ES)의 적어도 일부는 게이트절연막(GI)과 접하게 된다. 그러므로, 도 4에 도시된 바와 같이, 액티브층(ACT)의 채널영역의 상부뿐만 아니라 측부도 에치스토퍼(ES)에 의해 충분히 커버될 수 있다.As shown in FIGS. 1, 2 and 4, the etch stopper ES is formed to cover both the upper and side portions of the channel region of the active layer ACT. In particular, the etch stopper ES extends in contact with the gate insulating layer GI by at least the width offset (Woffset: Width offset) at the edge of the channel region of the active layer ACT so as to cover the side of the channel region. Is done. At this time, the offset width Woffset is set to exceed 0 um so that at least a portion of the etch stopper ES is in contact with the gate insulating film GI. Therefore, as shown in FIG. 4, not only the top portion but also the side portion of the channel region of the active layer ACT can be sufficiently covered by the etch stopper ES.
다시, 도 3을 이어서 설명하면, 소스전극(SE)과 드레인전극(DE)은 게이트절연막(GI) 상에 데이터라인(DL)과 함께 형성된다. 이러한 소스전극(SE)과 드레인전극(DE) 및 데이터라인(DL)은, 게이트전극(GE)과 마찬가지로, 도전성을 갖는 금속으로 선택되는데, 특히, Al, Cu, Mo, Nd, Ti, Pt, Ag, Nb, Cr, W 및 Ta 중 적어도 하나의 단일층 또는 적어도 둘 이상의 이중층 또는 합금으로 선택될 수 있다.3, the source electrode SE and the drain electrode DE are formed together with the data line DL on the gate insulating film GI. The source electrode SE, the drain electrode DE, and the data line DL, like the gate electrode GE, are selected as conductive metals. In particular, Al, Cu, Mo, Nd, Ti, Pt, At least one of Ag, Nb, Cr, W, and Ta, or at least two or more bilayers or alloys.
그리고, 소스전극(SE)은 액티브층(ACT) 및 에치스토퍼(ES) 각각의 일측과 접하고, 드레인전극(DE)은 액티브층(ACT) 및 에치스토퍼(ES) 각각의 다른 일측과 접하도록 배치된다. The source electrode SE is in contact with one side of each of the active layer ACT and the etch stopper ES, and the drain electrode DE is in contact with the other side of each of the active layer ACT and the etch stopper ES. do.
이에 따라, 액티브층(ACT)의 상부 및 측부는 에치스토퍼(ES)와 소스전극(SE)과 드레인전극(DE)에 의해 모두 커버된다. 특히, 소스전극(SE)과 드레인전극(DE)은 에치스토퍼(ES)의 양측에 각각 적어도 일부 중첩함에 따라, 소스전극(SE)과 드레인전극(DE) 각각의 가장자리는 에치스토퍼(ES) 또는 게이트절연막(GI) 상에만 존재하게 된다. 즉, 액티브층(ACT) 중 그 어디에서도 소스전극(SE)과 드레인전극(DE) 각각의 가장자리에 직접 접하지 않게 된다. Accordingly, both the upper and side portions of the active layer ACT are covered by the etch stopper ES, the source electrode SE, and the drain electrode DE. In particular, as the source electrode SE and the drain electrode DE overlap at least partially on both sides of the etch stopper ES, the edges of each of the source electrode SE and the drain electrode DE may be etch stopper ES or the like. It is only present on the gate insulating film GI. That is, none of the active layers ACT directly contact edges of the source electrode SE and the drain electrode DE.
이와 같이 액티브층(ACT)은 에치스토퍼(ES)와 소스전극(SE)과 드레인전극(DE)에 의해 모두 커버됨에 따라, 액티브층(ACT)의 형성 과정 이후에 실시되는 소스/드레인전극의 형성 과정 중 금속막을 패터닝하기 위한 식각공정에서, 식각액 또는 식각가스가 액티브층(ACT)으로 침투할 가능성이 최소화된다.As such, since the active layer ACT is covered by the etch stopper ES, the source electrode SE, and the drain electrode DE, the source / drain electrodes formed after the formation of the active layer ACT are formed. In the etching process for patterning the metal film during the process, the possibility of the etching liquid or the etching gas penetrating into the active layer ACT is minimized.
즉, 액티브층(ACT)을 구성한 산화물반도체는 에치스토퍼(ES) 및 소스전극(SE)과 드레인전극(DE)에 의해 모두 커버되어, 식각공정에 필요한 식각액 또는 식각가스 또는 플라즈마 처리공정에 필요한 플라즈마가스에 직접 노출되지 않게 되므로, 산화물반도체가 도체로 변질되면서 반도체 특성을 상실하는 것을 방지할 수 있다. That is, the oxide semiconductor constituting the active layer ACT is covered by the etch stopper ES, the source electrode SE, and the drain electrode DE, so that the plasma required for the etching liquid or the etching gas or the plasma treatment process is required. Since it is not directly exposed to the gas, it is possible to prevent the oxide semiconductor from being changed into a conductor and lose the semiconductor characteristics.
도 5에 도시된 바와 같이, 기존의 박막트랜지스터의 경우, 마스크공정의 횟수를 줄이기 위한 방편으로, 에치스토퍼(ES)의 적어도 일부를 액티브층(ACT)과 동일한 패턴으로 형성함에 따라, 액티브층(ACT)의 적어도 일부(Exp)가 외부로 노출되면서, 식각액 또는 식각가스 또는 플라즈마가스가 쉽게 침투될 수 있다. 그로 인해, 액티브층(ACT)을 구성하는 산화물반도체 중 노출되는 적어도 일부(Exp)가 쉽게 도체로 변질될 수 있어, 균일한 채널특성을 확보하기 어려우므로, 박막트랜지스터의 소자 신뢰도가 저하되었다. As shown in FIG. 5, in the conventional thin film transistor, at least a portion of the etch stopper ES is formed in the same pattern as the active layer ACT in order to reduce the number of mask processes. As at least a part (Exp) of the ACT) is exposed to the outside, the etchant or the etching gas or the plasma gas may easily penetrate. Therefore, at least a part (Exp) exposed among the oxide semiconductors constituting the active layer ACT can be easily changed into a conductor, and it is difficult to ensure uniform channel characteristics, thereby degrading device reliability of the thin film transistor.
그에 반해, 본 발명의 실시예 및 다른 실시예에 따르면, 액티브층(ACT)이 에치스토퍼(ES) 및 소스전극(SE)과 드레인전극(DE)에 의해 모두 커버되고, 특히, 액티브층(ACT)의 채널영역 상부와 측부가 에치스토퍼(ES)에 의해 커버될 뿐만 아니라 액티브층(ACT) 중 어느 영역도 소스전극(SE)과 드레인전극(DE)의 가장자리에 해당하지 않는다. 이에 따라, 산화물반도체의 액티브층(ACT)이 식각액 또는 식각가스, 또는 플라즈마가스에 노출되어 도체로 변질되는 것을 방지할 수 있으므로, 기존보다 균일한 채널특성을 확보할 수 있어, 박막트랜지스터의 소자 신뢰도가 향상될 수 있다.In contrast, according to the embodiments of the present invention and the other embodiments, the active layer ACT is covered by both the etch stopper ES and the source electrode SE and the drain electrode DE, in particular, the active layer ACT In addition, the upper and side portions of the channel region are covered by the etch stopper ES, and neither of the active layers ACT corresponds to the edges of the source electrode SE and the drain electrode DE. Accordingly, since the active layer ACT of the oxide semiconductor can be prevented from being exposed to the etchant, the etching gas, or the plasma gas to be converted into a conductor, it is possible to secure a uniform channel characteristic than the conventional one, and thus the device reliability of the thin film transistor. Can be improved.
이상과 같이, 본 발명의 실시예 및 다른 실시예에 따른 박막트랜지스터는 산화물반도체의 액티브층(ACT)을 포함하여, 실리콘반도체의 액티브층을 포함하는 것보다, 트랜지스터 어레이의 배선 저항 및 기생용량을 감소시킬 수 있다. 그리고, 액티브층(ACT)의 상부 및 측부가 에치스토퍼(ES) 및 소스전극(SE)과 드레인전극(DE)에 의해 모두 커버됨에 따라, 식각액 또는 식각가스, 또는 플라즈마가스에 의한 산화물반도체의 변질을 최소화할 수 있어, 소자 신뢰도가 더 향상될 수 있다. 이러한 박막트랜지스터를 포함하는 트랜지스터 어레이는 종래보다 낮은 배선저항 및 기생용량을 갖고, 종래보다 향상된 소자 신뢰도를 갖는 박막트랜지스터를 포함함에 따라, 이를 이용하면, 평판 표시장치의 대형화 및 고해상도가 더욱 용이하게 실현될 수 있다.As described above, the thin film transistor according to the embodiment of the present invention and the other embodiment, including the active layer (ACT) of the oxide semiconductor, than the wiring layer and parasitic capacitance of the transistor array than the active layer of the silicon semiconductor Can be reduced. As the upper and side portions of the active layer ACT are covered by the etch stopper ES, the source electrode SE, and the drain electrode DE, deterioration of the oxide semiconductor by the etching solution or the etching gas, or the plasma gas. Can be minimized, so that device reliability can be further improved. Since the transistor array including the thin film transistor includes a thin film transistor having lower wiring resistance and parasitic capacitance than the conventional art and improved device reliability than the related art, by using this, the size and resolution of the flat panel display device can be more easily realized. Can be.
이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하다.The present invention described above is not limited to the above-described embodiment and the accompanying drawings, and various substitutions, modifications, and changes may be made without departing from the technical spirit of the present invention.
GL: 게이트라인 CL: 공통라인
DL: 데이터라인 CE: 공통전극
PE: 화소전극 TFT: 박막트랜지스터
ACT: 액티브층 ES: 에치스토퍼
GE: 게이트전극 SE: 소스전극
DE: 드레인전극 GI: 게이트절연막
Woffset: 오프셋너비GL: Gate Line CL: Common Line
DL: data line CE: common electrode
PE: pixel electrode TFT: thin film transistor
ACT: Active Layer ES: Etch Stopper
GE: gate electrode SE: source electrode
DE: drain electrode GI: gate insulating film
Woffset: Offset width
Claims (14)
상기 기판 상의 전면에 상기 게이트전극을 커버하도록 형성되는 게이트절연막;
상기 게이트절연막 상에, 상기 게이트전극과 적어도 일부 중첩하도록 형성되는 액티브층;
상기 게이트절연막 상에, 상기 액티브층의 채널영역 상부와 측부를 커버하도록 형성되는 에치스토퍼; 및
상기 게이트절연막 상에 상기 액티브층 상의 양측과 각각 접하도록 형성되어, 상기 채널영역을 사이에 두고 서로 이격하는 소스전극과 드레인전극을 포함하는 박막트랜지스터.A gate electrode formed on the substrate;
A gate insulating film formed to cover the gate electrode on an entire surface of the substrate;
An active layer formed on the gate insulating layer to at least partially overlap the gate electrode;
An etch stopper formed on the gate insulating layer to cover upper and side portions of the channel region of the active layer; And
And a source electrode and a drain electrode formed on the gate insulating layer so as to be in contact with both sides of the active layer and spaced apart from each other with the channel region interposed therebetween.
상기 에치스토퍼는 상기 액티브층의 채널영역 가장자리에서 오프셋너비 이상만큼 상기 게이트절연막과 접하도록 연장되는 형태로 이루어지고,
상기 오프셋너비는 0um을 초과하는 박막트랜지스터.The method of claim 1,
The etch stopper may extend in contact with the gate insulating layer by an offset width or more at an edge of a channel region of the active layer.
The offset width is a thin film transistor of more than 0um.
상기 소스전극과 드레인전극은 상기 에치스토퍼 상의 양측에 각각 접하도록 형성되고,
상기 액티브층의 상부와 측부는 상기 에치스토퍼 및 상기 소스전극과 드레인전극에 의해 모두 커버되는 박막트랜지스터. The method of claim 1,
The source electrode and the drain electrode are formed to contact both sides on the etch stopper, respectively
An upper portion and a side portion of the active layer are covered by both the etch stopper and the source electrode and the drain electrode.
상기 액티브층은 AxByCzO(x, y, z ≥ 0)의 산화물반도체로 이루어지고,
상기 A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf 및 Zr 중에서 선택되는 박막트랜지스터.The method of claim 1,
The active layer is made of an oxide semiconductor of AxByCzO (x, y, z ≥ 0),
Each of A, B and C is Zn, Cd, Ga, In, Sn, Hf and Zr is a thin film transistor.
상기 액티브층은 ZnO, InGaZnO4, ZnInO, ZnSnO, InZnHfO, SnInO 및 SnO 중에서 선택되는 박막트랜지스터.5. The method of claim 4,
The active layer is a thin film transistor selected from ZnO, InGaZnO 4 , ZnInO, ZnSnO, InZnHfO, SnInO and SnO.
상기 에치스토퍼는 SiOx, SiNx, SiOCx 및 SiONx 중 적어도 하나의 무기물을 포함하는 무기막, 또는 유기물과 고분자유기물 중 적어도 하나를 포함하는 유기막으로 선택되는 박막트랜지스터.The method of claim 1,
The etch stopper is a thin film transistor selected from an inorganic film containing at least one inorganic material of SiOx, SiNx, SiOCx and SiONx, or an organic film containing at least one of an organic material and a polymer organic material.
상기 기판 상에 일방향으로 형성되는 게이트라인;
상기 게이트라인을 포함한 상기 기판 상의 전면에 형성되는 게이트절연막;
복수의 화소에 대응하는 복수의 화소영역이 각각 정의되도록, 상기 게이트절연막 상에 상기 게이트라인에 교차하여 형성되는 데이터라인; 및
상기 복수의 화소에 대응하여, 상기 게이트라인과 상기 데이터라인의 교차영역에 배치되는 복수의 박막트랜지스터를 포함하고,
상기 각 박막트랜지스터는,
상기 기판 상에 상기 게이트라인과 이어지도록 형성되는 게이트전극과,
상기 게이트절연막 상에 상기 게이트전극과 적어도 일부 중첩하도록 형성되는 액티브층과,
상기 게이트절연막 상에 상기 액티브층의 채널영역을 커버하도록 형성되는 에치스토퍼와,
상기 게이트절연막 상에 상기 액티브층 상의 양측과 각각 접하도록 형성되어, 상기 채널영역을 사이에 두고 서로 이격하는 소스전극과 드레인전극을 포함하는 트랜지스터 어레이 기판.Board;
A gate line formed in one direction on the substrate;
A gate insulating film formed on an entire surface of the substrate including the gate line;
A data line formed on the gate insulating layer to intersect the gate line so that a plurality of pixel regions corresponding to a plurality of pixels are defined, respectively; And
A plurality of thin film transistors disposed in an intersection area of the gate line and the data line, corresponding to the plurality of pixels;
Each thin film transistor,
A gate electrode formed on the substrate so as to be connected to the gate line;
An active layer formed on the gate insulating layer to at least partially overlap the gate electrode;
An etch stopper formed on the gate insulating film to cover the channel region of the active layer;
And a source electrode and a drain electrode formed on the gate insulating layer so as to be in contact with both sides of the active layer, and spaced apart from each other with the channel region therebetween.
상기 에치스토퍼는 상기 액티브층의 채널영역 가장자리에서 0um을 초과하는 오프셋너비만큼 상기 게이트절연막과 접하도록 연장되어, 상기 액티브층의 채널영역 상부와 측부를 모두 커버하는 트랜지스터 어레이 기판.The method of claim 7, wherein
And the etch stopper extends to contact the gate insulating layer by an offset width exceeding 0 um at an edge of a channel region of the active layer, covering both the upper and side portions of the channel region of the active layer.
상기 소스전극과 드레인전극은 상기 에치스토퍼 상의 양측에 각각 접하도록 형성되고,
상기 액티브층의 상부와 측부는 상기 에치스토퍼 및 상기 소스전극과 드레인전극에 의해 모두 커버되는 트랜지스터 어레이 기판.9. The method of claim 8,
The source electrode and the drain electrode are formed to contact both sides on the etch stopper, respectively
The upper and side portions of the active layer are covered by both the etch stopper and the source electrode and the drain electrode.
상기 에치스토퍼는 SiOx, SiNx, SiOCx 및 SiONx 중 적어도 하나의 무기물을 포함하는 무기막, 또는 유기물과 고분자유기물 중 적어도 하나를 포함하는 유기막으로 선택되는 트랜지스터 어레이 기판.9. The method of claim 8,
The etch stopper is selected from an inorganic film including at least one inorganic material of SiOx, SiNx, SiOCx and SiONx, or an organic film including at least one of an organic material and a polymer organic material.
상기 액티브층은 AxByCzO(x, y, z ≥ 0)의 산화물반도체로 이루어지고,
상기 A, B 및 C 각각은 Zn, Cd, Ga, In, Sn, Hf 및 Zr 중에서 선택되는 트랜지스터 어레이 기판.9. The method of claim 8,
The active layer is made of an oxide semiconductor of AxByCzO (x, y, z ≥ 0),
Wherein each of A, B, and C is selected from Zn, Cd, Ga, In, Sn, Hf, and Zr.
상기 액티브층은 ZnO, InGaZnO4, ZnInO, ZnSnO, InZnHfO, SnInO 및 SnO 중에서 선택되는 트랜지스터 어레이 기판.The method of claim 11,
And the active layer is selected from ZnO, InGaZnO 4 , ZnInO, ZnSnO, InZnHfO, SnInO, and SnO.
상기 에치스토퍼 및 상기 소스전극과 드레인전극을 포함한 상기 게이트절연막 상의 전면에 형성되고, 상기 드레인전극의 적어도 일부에 대응하는 콘택홀을 포함하는 보호막을 더 포함하는 트랜지스터 어레이 기판.9. The method of claim 8,
And a passivation layer formed on the entire surface of the gate insulating layer including the etch stopper and the source electrode and the drain electrode, the passivation layer including a contact hole corresponding to at least a portion of the drain electrode.
상기 소스전극은 상기 데이터라인과 이어지도록 형성되고,
상기 드레인전극은 상기 콘택홀을 통해 상기 보호막 상의 상기 각 화소영역에 형성된 화소전극에 연결되는 트랜지스터 어레이 기판.The method of claim 13,
The source electrode is formed to connect with the data line,
And the drain electrode is connected to a pixel electrode formed in each pixel area on the passivation layer through the contact hole.
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| Application Number | Priority Date | Filing Date | Title |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020110042104A KR101768487B1 (en) | 2011-05-03 | 2011-05-03 | Thin Film Transistor and Transistor Array Substrate including of the same |
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| Publication Number | Publication Date |
|---|---|
| KR20120124292A true KR20120124292A (en) | 2012-11-13 |
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020110042104A KR101768487B1 (en) | 2011-05-03 | 2011-05-03 | Thin Film Transistor and Transistor Array Substrate including of the same |
Country Status (1)
| Country | Link |
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| KR (1) | KR101768487B1 (en) |
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| KR20150000929A (en) * | 2013-06-25 | 2015-01-06 | 엘지디스플레이 주식회사 | Array substrate and method for fabricating of the same |
| US9660094B2 (en) | 2014-01-06 | 2017-05-23 | Samsung Display Co., Ltd. | Thin film transistor and method of manufacturing the same |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100771516B1 (en) | 2001-01-20 | 2007-10-30 | 삼성전자주식회사 | Thin film transistor liquid crystal display |
| JP2010182819A (en) * | 2009-02-04 | 2010-08-19 | Sony Corp | Thin-film transistor, and display device |
| US20120127396A1 (en) | 2009-08-04 | 2012-05-24 | Sharp Kabushiki Kaisha | Active matrix substrate, liquid crystal display panel, liquid crystal display device, and method for manufacturing active matrix substrate |
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| US9660094B2 (en) | 2014-01-06 | 2017-05-23 | Samsung Display Co., Ltd. | Thin film transistor and method of manufacturing the same |
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|---|---|
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