KR102068962B1 - Array substrate for liquid crystal display device - Google Patents

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Abstract

본 발명은, 상하로 서로 이웃한 제 1 및 제 2 화소영역이 정의되며, 상기 제 1 및 제 2 화소영역 사이에 하나의 스위칭 영역이 정의된 기판과; 상기 기판 상의 상기 각 스위칭 영역에 형성된 하나의 폴리실리콘의 반도체층과; 상기 폴리실리콘의 반도체층 위로 형성된 게이트 절연막과; 상기 게이트 절연막 위로 제 1 간격 이격하는 한 쌍으로 구성되며, 제 2 간격 이격하며 형성된 다수 쌍의 게이트 배선과; 상기 다수 쌍의 게이트 배선 위로 상기 하나의 폴리실리콘의 반도체층에 대해 상기 폴리실리콘의 반도체층을 각각 노출시키는 제 1, 2, 3 반도체층 콘택홀이 구비된 층간절연막과; 상기 층간절연막 위로, 상기 다수 쌍의 게이트 배선과 교차하여 상기 제 1 및 제 2 화소영역 및 스위칭 영역을 정의하며 형성된 다수의 데이터 배선과, 상기 데이터 배선과 이격하여 상기 각 스위칭 영역에 2개씩 형성된 드레인 전극과; 상기 각 드레인 전극과 접촉하며 상기 제 1 및 제 2 화소영역에 각각 형성된 화소전극을 포함하며, 상기 데이터 배선은 상기 폴리실리콘의 반도체층과 중첩 형성되며, 그 자체로 하나의 소스 전극을 이루며, 상기 소스 전극은 상기 각 스위칭 영역에 구비된 상기 제 1 반도체층 콘택홀을 통해 상기 폴리실리콘의 반도체층과 접촉하며, 상기 각 스위칭 영역에 구비된 상기 2개의 드레인 전극은 각각 상기 제 2 및 제 3 반도체층 콘택홀을 통해 상기 폴리실리콘의 반도체층과 접촉하는 것이 특징인 어레이 기판을 제공한다. According to an embodiment of the present invention, there is provided a substrate including a substrate in which first and second pixel regions adjacent to each other are defined up and down, and one switching region is defined between the first and second pixel regions; A semiconductor layer of one polysilicon formed in each of said switching regions on said substrate; A gate insulating film formed over the semiconductor layer of polysilicon; A plurality of pairs of gate wires formed in a pair spaced apart from each other by a first interval on the gate insulating layer, and spaced apart from each other by a second interval; An interlayer insulating film having first, second and third semiconductor layer contact holes respectively exposing the semiconductor layer of polysilicon to the semiconductor layer of one polysilicon over the pair of gate wirings; A plurality of data lines formed on the interlayer insulating layer to define the first and second pixel regions and the switching regions crossing the plurality of pairs of gate lines, and two drains formed in each of the switching regions spaced apart from the data lines. An electrode; A pixel electrode in contact with each of the drain electrodes and formed in the first and second pixel regions, respectively, wherein the data line overlaps with the semiconductor layer of the polysilicon, and forms one source electrode. The source electrode is in contact with the semiconductor layer of the polysilicon through the first semiconductor layer contact hole provided in each of the switching regions, and the two drain electrodes of each of the switching regions are respectively the second and third semiconductors. An array substrate is provided in contact with a semiconductor layer of polysilicon through a layer contact hole.

Description

액정표시장치용 어레이 기판{Array substrate for liquid crystal display device} Array substrate for liquid crystal display device

본 발명은 액정표시장치(Liquid Crystal Display Device)에 관한 것으로, 특히 개구율을 향상시킬 수 있는 액정표시장치용 어레이 기판에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a liquid crystal display device, and more particularly, to an array substrate for a liquid crystal display device capable of improving an aperture ratio.

근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.In recent years, as the society enters the information age, the display field for processing and displaying a large amount of information has been rapidly developed. In recent years, as a flat panel display device having excellent performance of thinning, light weight, and low power consumption, Liquid crystal displays have been developed to replace existing cathode ray tubes (CRTs).

액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on), 오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터(Tr)가 구비된 어레이 기판을 포함하는 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.Among the liquid crystal display devices, an active matrix liquid crystal display device including an array substrate having a thin film transistor (Tr), which is a switching element capable of controlling the voltage on and off of each pixel, has a resolution. And it is attracting the most attention because of its ability to implement video.

액정은 가늘고 긴 분자구조를 가지고 있어, 배향에 방향성을 가지며 전기장 내에 놓일 경우 그 크기 및 방향에 따라 분자배열 방향이 변화된다. The liquid crystal has an elongated molecular structure, which is oriented in orientation and changes in the molecular arrangement direction depending on its size and direction when placed in an electric field.

따라서, 액정표시장치는 전계생성전극이 각각 형성된 두 기판 사이에 액정층이 위치하는 액정패널을 포함하며, 두 전극 사이에 생성되는 전기장의 변화를 통해서 액정분자의 배열방향을 인위적으로 조절하고, 이에 따른 광 투과율을 변화시켜 여러 가지 화상을 표시한다.Accordingly, the liquid crystal display includes a liquid crystal panel in which a liquid crystal layer is positioned between two substrates on which electric field generating electrodes are formed, and artificially adjusts an arrangement direction of liquid crystal molecules through a change in an electric field generated between the two electrodes. Various images are displayed by changing the light transmittance accordingly.

이러한 구성을 갖는 액정표시장치는 액정의 구동 모드 또는 액정에 인가되는 전계의 특성에 따라 다양한 모드로 동작된다.The liquid crystal display device having such a configuration operates in various modes depending on the driving mode of the liquid crystal or the characteristics of the electric field applied to the liquid crystal.

즉, 액정표시장치는 수직전계 모드, 횡전계 모드, 프린지 필드 스위칭 모드 등으로 동작된다. That is, the liquid crystal display device operates in a vertical electric field mode, a transverse electric field mode, a fringe field switching mode, and the like.

이러한 다양한 구동을 하는 액정표시장치에 있어서 화소영역 각각을 온(on)/오프(off) 제거하기 위해서 필수적으로 스위칭 소자인 박막트랜지스터(Tr)를 구비한 어레이 기판이 구비된다. In the liquid crystal display device for driving such various driving, an array substrate including a thin film transistor (Tr), which is essentially a switching element, is provided in order to remove each of the pixel areas on and off.

한편, 근래 들어서는 전술한 다양한 모드 중 시야각 특성이 우수하며, 나아가 상대적으로 개구율 및 투과율이 뛰어난 프린지 필드 스위칭 모드 액정표시장치가 주로 이용되고 있다.On the other hand, recently, the fringe field switching mode liquid crystal display device having excellent viewing angle characteristics among the various modes described above and relatively superior aperture ratio and transmittance is mainly used.

따라서 일례로 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판의 구성에 대해 설명한다.Therefore, the configuration of the array substrate for the fringe field switching mode liquid crystal display device will be described as an example.

도 1은 종래의 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판의 표시영역 일부에 대한 평면도이다. 1 is a plan view of a portion of a display area of a conventional array substrate for a fringe field switching mode liquid crystal display device.

도시한 바와 같이, 종래의 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판(1)에는 일 방향을 따라 다수의 게이트 배선(43)이 형성되어 있으며, 상기 다수의 각 게이트 배선(43)과 교차하여 화소영역(P)을 정의하며 다수의 데이터 배선(51)이 형성되어 있다. As illustrated, a plurality of gate lines 43 are formed in a conventional fringe field switching mode liquid crystal display array substrate 1 in one direction, and intersect with each of the plurality of gate lines 43. The area P is defined and a plurality of data wires 51 are formed.

그리고 상기 각 게이트 배선(43)과 데이터 배선(51)에 의해 포획된 영역인 각 화소영역(P)에는 상기 게이트 배선(43) 및 데이터 배선(51)과 연결되는 박막트랜지스터(Tr)가 형성되어 있다.A thin film transistor Tr connected to the gate line 43 and the data line 51 is formed in each pixel area P, which is a region captured by the gate line 43 and the data line 51. have.

상기 박막트랜지스터(Tr)는 폴리실리콘의 반도체층(41)과, 게이트 절연막(미도시)과, 이격하는 제 1 및 제 2 게이트 전극(44a, 44b)과, 상기 폴리실리콘의 반도체층(41)과 각각 접촉하며 서로 이격하는 소스 및 드레인 전극(55, 58)을 포함하여 구성되고 있다.The thin film transistor Tr may include a polysilicon semiconductor layer 41, a gate insulating layer (not shown), spaced apart first and second gate electrodes 44a and 44b, and the polysilicon semiconductor layer 41. And source and drain electrodes 55 and 58 in contact with and spaced apart from each other.

이때, 상기 박막트랜지스터(Tr)가 이격하는 형태로 2개의 게이트 전극(44a, 44b)을 구비한 구성을 이루는 것은, 반도체층(41)을 폴리실리콘으로 형성함으로서 비정질 실리콘을 반도체층으로 한 박막트랜지스터 대비 이동도 특성은 향상되지만 누설전류에 의한 오프 전류 또한 상대적으로 커지는 문제가 발생되므로 이러한 누설전류에 의한 오프 전류가 커지는 것을 억제시키기 위해 이중 게이트 전극(44a, 44b) 구조를 이루도록 하는 것이다. At this time, the thin film transistor Tr has two gate electrodes 44a and 44b in the form of being spaced apart from each other. The thin film transistor having amorphous silicon as a semiconductor layer is formed by forming the semiconductor layer 41 as polysilicon. The contrast mobility is improved, but the off current caused by the leakage current also becomes relatively large, so that the double gate electrodes 44a and 44b are formed to suppress the increase of the off current caused by the leakage current.

그리고 이러한 제 1 및 제 2 게이트 전극(44a, 44b)이 구비되어 이중 게이트 전극(44) 구조를 이루도록 하기 위해 상기 폴리실리콘의 반도체층(41)은 'U'자 형태를 이루며, 각 화소영역(P)을 정의하는 각 게이트 배선(43)을 기준으로 상기 폴리실리콘의 반도체층(41)이 구비되어야 할 기준 화소영역(P)과 더불어 상기 기준 화소영역(P) 하부에 위치하는 이웃 화소영역(NP)까지 연장되고 이러한 이웃한 화소영역(NP)에서 이단 절곡되어 기준 화소영역(SP)에 그 일끝단이 위치하는 형태가 되고 있다.The first and second gate electrodes 44a and 44b are provided to form a double gate electrode 44 so that the semiconductor layer 41 of the polysilicon has a 'U' shape, and each pixel region ( The neighboring pixel region located below the reference pixel region P together with the reference pixel region P to which the semiconductor layer 41 of polysilicon should be provided based on each gate line 43 defining P) ( It extends to NP and is bent in two stages in the neighboring pixel region NP so that one end thereof is located in the reference pixel region SP.

즉, 'U'자 형태를 이루는 상기 폴리실리콘의 반도체층(41)은 그 양끝단이 기준 화소영역(SP)에 위치하고 있지만, 절곡되는 부분은 하부에 이웃하는 화소영역(NP)에 형성되고 있다. That is, in the polysilicon semiconductor layer 41 having a 'U' shape, both ends thereof are positioned in the reference pixel region SP, but the bent portion is formed in the pixel region NP adjacent to the lower portion. .

그리고 각 폴리실리콘의 반도체층(41)의 양 끝단에는 이들 폴리실리콘의 반도체층(41)과 소스 전극 및 드레인 전극(55, 58)이 각각 접촉하기 위해 반도체층 콘택홀(sch1, sch2)이 구비되고 있다.The semiconductor layer contact holes sch1 and sch2 are provided at both ends of the semiconductor layer 41 of each polysilicon so that the semiconductor layer 41 of the polysilicon and the source and drain electrodes 55 and 58 are in contact with each other. It is becoming.

한편, 상기 박막트랜지스터(Tr) 위로 포토아크릴로 이루어져 평탄한 표면을 갖는 평탄화층(미도시)이 구비되고 있으며, 상기 평탄화층(미도시) 위로 표시영역에 대응하여 공통전극(60)이 형성되어 있다.Meanwhile, a planarization layer (not shown) formed of photoacryl on the thin film transistor Tr and having a flat surface is provided, and a common electrode 60 is formed on the planarization layer (not shown) corresponding to the display area. .

이때, 상기 표시영역에 형성되는 상기 공통전극(60)에는 상기 각 화소영역(P)에 구비된 박막트랜지스터(Tr)에 대응해서 제 1 개구(미도시)가 형성되고 있는 것이 특징이다. In this case, a first opening (not shown) is formed in the common electrode 60 formed in the display area corresponding to the thin film transistors Tr provided in the pixel areas P. Referring to FIG.

그리고, 상기 제 1 개구(미도시)를 구비한 공통전극(60) 위로 절연층(미도시)을 개재하여 각 화소영역(P)에는 상기 박막트랜지스터(Tr)와 연결되는 화소전극(70)이 형성되어 있다. In addition, a pixel electrode 70 connected to the thin film transistor Tr is formed in each pixel region P through an insulating layer (not shown) on the common electrode 60 having the first opening (not shown). Formed.

상기 화소전극(60)은 드레인 콘택홀(dch)을 통해 상기 박막트랜지스터(Tr)의 드레인 전극(58)과 접촉하며, 각 화소영역(P)에 있어서 상기 데이터 배선(51)과 평행한 바(bar) 형태를 갖는 다수의 제 2 개구(op)가 구비되고 있다. The pixel electrode 60 contacts the drain electrode 58 of the thin film transistor Tr through a drain contact hole dch, and is parallel to the data line 51 in each pixel region P. A plurality of second openings (op) in the form of bars are provided.

한편, 전술한 구성을 갖는 프린지 필드 스위칭 모드 액정표시장치는 TV 등의 대형 표시장치에 이용되기도 하고, 또는 상대적으로 그 크기가 작은 표시영역을 포함하는 개인용 휴대기기 예를들면 스마트폰, 테블릿 PC 등에 이용되고 있다.On the other hand, the fringe field switching mode liquid crystal display device having the above-described configuration may be used for a large display device such as a TV, or a personal portable device including a display area having a relatively small size, such as a smartphone and a tablet PC. It is used for etc.

그리고 이러한 대형 및 소형 표시장치는 고해상도의 사양을 갖춤으로서 표시품질이 우수한 제품이 선호되고 있다.In addition, such large and small display devices have high resolution specifications, and thus, products having excellent display quality are preferred.

표시장치에 있어서 해상도라 함은 단위 면적당 표시되는 화소수(PPI:pixel per inch)로 정의되며, 고해상도 제품이라 함은 통상 300PPI(pixel per inch) 이상인 제품을 의미하고 있으며, 최근에는 500PPI 이상의 초고해상도를 갖는 표시장치 또한 요구되고 있다. In the display device, resolution is defined as the number of pixels displayed per unit area (PPI: pixel per inch), and a high resolution product generally refers to a product having 300 pixels per inch (PPI) or more. There is also a need for a display device having a.

한편, 표시장치에 있어서 고해상도를 구현하기 위해서는 단위면적당 구현되는 화소영역의 수를 늘려야 하므로 이를 실현시키기 위해서는 각 화소영역의 크기를 줄여야 하지만, 화소영역의 크기를 줄이는 것은 표시장치를 이루는 구성요소와 이들 구성요소의 배치 및 화소영역의 개구율 등이 고려되어야 하므로 어려움이 있는 실정이다.On the other hand, in order to realize a high resolution in a display device, the number of pixel areas to be implemented per unit area must be increased. However, in order to realize the high resolution, the size of each pixel area must be reduced. The arrangement of the components, the aperture ratio of the pixel region, and the like must be taken into consideration.

특히, 표시장치 중 액정표시장치의 경우, 개구율은 고해상도를 구현하기 위한 매우 중요한 요소가 되고 있으며, 고해상도 제품 구현을 위해선 우선적으로 고개구율 특성이 확보되어야 한다.In particular, in the case of the liquid crystal display device of the display device, the aperture ratio is a very important factor for implementing a high resolution, and high aperture ratio characteristics must be secured in order to implement a high resolution product.

하지만, 전술한 구성을 갖는 종래의 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판(1)은 이중 게이트 전극(44a, 44b) 구현을 위해 폴리실리콘의 반도체층(41)이 기준 화소영역(SP)과 하부로 이웃하는 화소영역(NP)에 걸쳐 형성되며, 나아가 각 폴리실리콘의 반도체층(41)의 끝단과 소스 전극(55) 및 드레인 전극(58)이 각각 접촉하는 구성을 이루도록 하기 위해 반도체층 콘택홀(sch1, sch2)이 구비되고 있는 구성을 갖는다.However, in the conventional fringe field switching mode liquid crystal display array substrate 1 having the above-described configuration, in order to implement the double gate electrodes 44a and 44b, the semiconductor layer 41 of polysilicon is formed with the reference pixel region SP. The semiconductor layer contacts are formed over the neighboring pixel regions NP to further contact the ends of the semiconductor layers 41 of the polysilicon and the source electrodes 55 and the drain electrodes 58, respectively. It has a structure in which the holes sch1 and sch2 are provided.

따라서, 각 화소영역(P) 내에서 박막트랜지스터(Tr)가 차지하는 영역이 상대적으로 매우 크게 됨으로서 각 화소영역(P)의 개구율을 저감시키는 요인이 되고 있다.Therefore, the area occupied by the thin film transistor Tr in each pixel region P becomes relatively large, which is a factor of reducing the aperture ratio of each pixel region P. FIG.

더불어 어레이 기판(1)과 이와 대향하는 대향기판(미도시) 간의 적정한 이격간격 유지를 위해 패턴드 스페이서(80)가 구비되고 있는데, 이러한 패턴드 스페이서(80)는 일정한 이격간격 유지를 위해 어레이 기판 상의 평탄한 면에 구비되어야 하며, 이를 위해 상기 패턴드 스페이서(80)는 드레인 콘택홀(dch) 외측으로 게이트 배선(43)과 중첩하도록 형성되고 있다.In addition, a patterned spacer 80 is provided to maintain an appropriate interval between the array substrate 1 and an opposing substrate (not shown). The patterned spacer 80 is arranged to maintain a constant interval. The patterned spacer 80 is formed to overlap the gate line 43 outside the drain contact hole dch.

이때, 상기 패턴드 스페이서(80)는 각 화소영역(P)이 고해상도와 됨으로서 각 화소영역(P) 내에서 차지하는 상대 면적이 증가되고 있으며, 이러한 패턴드 스페이서(80)와 중첩하는 영역 또한 개구율을 저하시키고 있는 실정이다.In this case, the pixel area P of the patterned spacer 80 has a high resolution, so that the relative area occupied in each pixel area P is increased, and the area overlapping the patterned spacer 80 also increases the aperture ratio. The situation is declining.

따라서, 종래의 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판(1)은 고해상도 구현에 필수적인 고개구율 구조를 이루는 것이 요구되고 있는 실정이다. Accordingly, the array substrate 1 for the fringe field switching mode liquid crystal display device according to the related art is required to form a high opening ratio structure essential for high resolution.

그리고 이러한 고해상도 구현 시 문제가 되는 화소영역의 개구율 저하의 문제는 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판에만 국한된 것이 아니라 그 이외의 즉 구동 모드를 달리하는 액정표시장치의 어레이 기판에도 동일하게 발생되고 있다.
In addition, the problem of lowering the aperture ratio of the pixel area, which is a problem in implementing the high resolution, is not limited to the array substrate for the fringe field switching mode liquid crystal display device, but also occurs in the array substrate of the liquid crystal display device having different driving modes. have.

본 발명은 이러한 문제를 해결하기 위해 안출된 것으로, 개구율을 향상시킬 수 있는 구성을 갖는 액정표시장치용 어레이 기판을 제공하는 것을 그 목적으로 한다.
The present invention has been made to solve such a problem, and an object thereof is to provide an array substrate for a liquid crystal display device having a configuration capable of improving an aperture ratio.

전술한 바와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 어레이 기판은, 상하로 서로 이웃한 제 1 및 제 2 화소영역이 정의되며, 상기 제 1 및 제 2 화소영역 사이에 하나의 스위칭 영역이 정의된 기판과; 상기 기판 상의 상기 각 스위칭 영역에 형성된 하나의 폴리실리콘의 반도체층과; 상기 폴리실리콘의 반도체층 위로 형성된 게이트 절연막과; 상기 게이트 절연막 위로 제 1 간격 이격하는 한 쌍으로 구성되며, 제 2 간격 이격하며 형성된 다수 쌍의 게이트 배선과; 상기 다수 쌍의 게이트 배선 위로 상기 하나의 폴리실리콘의 반도체층에 대해 상기 폴리실리콘의 반도체층을 각각 노출시키는 제 1, 2, 3 반도체층 콘택홀이 구비된 층간절연막과; 상기 층간절연막 위로, 상기 다수 쌍의 게이트 배선과 교차하여 상기 제 1 및 제 2 화소영역 및 스위칭 영역을 정의하며 형성된 다수의 데이터 배선과, 상기 데이터 배선과 이격하여 상기 각 스위칭 영역에 2개씩 형성된 드레인 전극과; 상기 각 드레인 전극과 접촉하며 상기 제 1 및 제 2 화소영역에 각각 형성된 화소전극을 포함하며, 상기 데이터 배선은 상기 폴리실리콘의 반도체층과 중첩 형성되며, 그 자체로 하나의 소스 전극을 이루며, 상기 소스 전극은 상기 각 스위칭 영역에 구비된 상기 제 1 반도체층 콘택홀을 통해 상기 폴리실리콘의 반도체층과 접촉하며, 상기 각 스위칭 영역에 구비된 상기 2개의 드레인 전극은 각각 상기 제 2 및 제 3 반도체층 콘택홀을 통해 상기 폴리실리콘의 반도체층과 접촉하는 것이 특징이다.In the array substrate according to the embodiment of the present invention for achieving the above object, the first and second pixel areas adjacent to each other up and down are defined, one switching area between the first and second pixel areas. This defined substrate; A semiconductor layer of one polysilicon formed in each of said switching regions on said substrate; A gate insulating film formed over the semiconductor layer of polysilicon; A plurality of pairs of gate wires formed in a pair spaced apart from each other by a first interval on the gate insulating layer, and spaced apart by a second interval; An interlayer insulating film having first, second and third semiconductor layer contact holes respectively exposing the semiconductor layer of polysilicon to the semiconductor layer of one polysilicon over the pair of gate wirings; A plurality of data lines formed on the interlayer insulating layer to define the first and second pixel regions and the switching regions crossing the plurality of pairs of gate lines, and two drains formed in each of the switching regions spaced apart from the data lines. An electrode; A pixel electrode in contact with each of the drain electrodes and formed in the first and second pixel regions, respectively, wherein the data line overlaps with the semiconductor layer of the polysilicon, and forms one source electrode. The source electrode is in contact with the semiconductor layer of the polysilicon through the first semiconductor layer contact hole provided in each of the switching regions, and the two drain electrodes of each of the switching regions are respectively the second and third semiconductors. It is characterized by contact with the semiconductor layer of the polysilicon through a layer contact hole.

이때, 상기 각 스위칭 영역에 구비된 하나의 폴리실리콘의 반도체층은 상기 제 1 및 제 2 게이트 배선과 각각 2회씩 교차하는 형태를 이루도록 다수 절곡된 구조를 갖는 것이 특징이며, 상기 각 폴리실리콘의 반도체층은 상기 스위칭 영역의 중앙부를 기준으로 상하 선대칭 구조를 이루는 것이 특징이다.In this case, the semiconductor layer of one polysilicon provided in each switching region has a plurality of bent structures to cross the first and second gate wirings twice, respectively, the semiconductor of each of the polysilicon The layer is characterized in that the upper and lower linear symmetry structure with respect to the central portion of the switching area.

그리고 상기 데이터 배선 위로 상기 각 드레인 전극을 노출시키는 드레인 콘택홀이 구비된 평탄화층이 구비되며, 상기 화소전극은 상기 평탄화층 상부에 상기 드레인 전극과 접촉하며 형성된 것이 특징이며, 이때, 상기 평탄화층 상부로 서로 좌우로 이웃하는 2개의 스위칭 영역의 상기 2개의 스위칭 영역에 구비된 4개의 드레인 콘택홀로 둘러싸인 영역에 패턴드 스페이서가 형성된 것이 특징이다.And a planarization layer having a drain contact hole exposing each drain electrode over the data line, wherein the pixel electrode is formed in contact with the drain electrode on the planarization layer. The patterned spacer is formed in a region surrounded by four drain contact holes provided in the two switching regions of the two switching regions adjacent to each other.

또한, 상기 평탄화층과 상기 화소전극 사이에는 순차적으로 상기 각 스위칭 영역에 대응하여 제 1 개구를 갖는 공통전극과 상기 공통전극을 덮으며 보호층이 형성된 것이 특징이며, 나아가 상기 제 1 간격은 상기 스위칭 영역의 상하 폭이 되며, 상기 제 2 간격은 상기 제 1 및 제 2 화소영역을 합한 폭이 되는 것이 특징이다.
The protective layer may be formed between the planarization layer and the pixel electrode to sequentially cover the common electrode having the first opening and the common electrode in correspondence with the respective switching regions. The upper and lower widths of an area are defined, and the second interval is a sum of the sum of the first and second pixel areas.

본 발명에 따른 액정표시장치용 어레이 기판은, 상하로 이웃한 제 1 및 제 2 화소영역 사이에 하나의 스위칭 영역이 구비되며, 각 박막트랜지스터의 일 구성요소인 폴리실리콘의 반도체층은 동일한 스위칭 영역에 구비되는 제 1 및 제 2 박막트랜지스터에 있어 서로 연결된 형태를 이루며, 나아가 소스 전극 또한 데이터 배선 자체로 이루어져 상기 제 1 및 제 2 박막트랜지스터간 공유하는 구성이 되며, 상기 폴리실리콘의 반도체층을 접촉시키기 위한 반도체층 콘택홀 또한 각 스위칭 영역에 있어 하나만이 형성되는 구성에 의해 상기 스위칭 영역에 구비되는 제 1 및 제 2 박막트랜지스터에 있어서는 종래의 어레이 기판 대비 하나의 반도체층 콘택홀이 생략됨으로서 박막트랜지스터의 면적이 상대적으로 줄어들게 되는 장점을 갖는다.In the array substrate for a liquid crystal display according to the present invention, one switching region is provided between upper and lower neighboring first and second pixel regions, and a semiconductor layer of polysilicon, which is one component of each thin film transistor, has the same switching region. In the first and second thin film transistors provided in the form and connected to each other, furthermore, the source electrode is also made of a data wiring itself to be shared between the first and second thin film transistors, the semiconductor layer of the polysilicon contact In the first and second thin film transistors provided in the switching region, only one semiconductor layer contact hole is omitted in the first and second thin film transistors, so that only one semiconductor layer contact hole is formed in each switching region. Has the advantage that the area of are relatively reduced.

따라서 박막트랜지스터의 형성 면적이 줄어듦에 의해 개구율을 향상시키는 효과가 있다.Therefore, the opening area is improved by reducing the formation area of the thin film transistor.

본 발명에 따른 어레이 기판은 스위칭 영역은 제 1 화소영역과 제 1 화소영역이 공통으로 사용할 수 있도록 서로 상하로 이웃하는 제 1 및 제 2 화소영역 사이에 구비되고 있다. In the array substrate according to the present invention, the switching region is provided between the first and second pixel regions adjacent to each other up and down so that the first pixel region and the first pixel region can be commonly used.

이러한 구성적 특징에 의해 이러한 본 발명에 따른 스위칭 영역은 종래의 하나의 화소영역 내에 구비되는 스위칭 영역 대비 큰 면적을 갖지만, 각각의 화소영역 내에 구비되는 스위칭 영역을 2개 합산한 면적보다는 작은 면적을 갖는다.Due to this configuration, the switching area according to the present invention has a larger area than the switching area provided in one conventional pixel area, but has a smaller area than the sum of two switching areas provided in each pixel area. Have

따라서, 스위칭 영역의 총 합산 면적은 종래의 어레이 기판 대비 줄어들게 되므로 개구율이 향상되는 효과를 가지며, 동시에 각 화소영역에 각각 구비되는 스위칭 영역의 면적보다는 크므로 이러한 스위칭 영역 내에 패턴드 스페이서를 형성하는 것은 충분한 면적이 되며, 더욱이 패턴드 스페이서는 데이터 배선 및 상기 데이터 배선 상에 형성된 반도체층 콘택홀과 중첩하며 형성됨으로서 화소영역으로의 침범을 원천적으로 막아 개구율을 더욱 향상시키는 효과가 있다. Therefore, since the total sum of the switching areas is reduced compared to the conventional array substrate, the opening ratio is improved, and at the same time, the patterned spacers are formed in the switching areas because they are larger than the area of the switching areas respectively provided in each pixel area. In addition, the patterned spacer overlaps with the data line and the semiconductor layer contact hole formed on the data line, thereby preventing the invasion into the pixel region, thereby further improving the aperture ratio.

나아가 본 발명에 따른 액정표시장치용 어레이 기판은 개구율이 향상됨으로서 고해상도의 표시장치를 구현할 수 있는 장점이 있다. Furthermore, the array substrate for a liquid crystal display device according to the present invention has an advantage of realizing a high resolution display device by improving an aperture ratio.

또한, 본 발명에 따른 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판은, 폴리실리콘의 반도체층을 일 구성요소로 함으로서 비정질 실리콘을 반도체층으로 하는 박막트랜지스터를 구비한 어레이 기판 대비 캐리어의 이동도 특성이 향상되는 효과가 있으며, 폴리실리콘의 반도체층을 구비한 박막트랜지스터를 구성하면서도 이중 게이트 구조를 구현함으로서 누설전류에 의한 오프 전류 값이 증가되는 것을 억제시키는 효과를 갖는다.
In addition, the array substrate for a fringe field switching mode liquid crystal display device according to the present invention has a carrier mobility characteristic compared to an array substrate having a thin film transistor having amorphous silicon as a semiconductor layer by using a semiconductor layer of polysilicon as a component. There is an effect to be improved, and while forming a thin film transistor having a semiconductor layer of polysilicon, by implementing a double gate structure has the effect of suppressing the increase in the off current value due to leakage current.

도 1은 종래의 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판의 표시영역 일부에 대한 평면도.
도 2는 본 발명의 실시예에 따른 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판에 있어 다수의 화소영역이 정의된 표시영역 일부에 대한 평면도
도 3은 도 2를 절단선 Ⅲ-Ⅲ를 따라 절단한 부분에 대한 단면도.
도 4는 도 2를 절단선 Ⅳ-Ⅳ를 따라 절단한 부분에 대한 단면도.
도 5는 도 2를 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 단면도.1 is a plan view of a portion of a display area of a conventional array substrate for a fringe field switching mode liquid crystal display device;
2 is a plan view of a portion of a display area in which a plurality of pixel areas are defined in an array substrate for a fringe field switching mode liquid crystal display device according to an exemplary embodiment of the present invention.
3 is a cross-sectional view of a portion cut along the cutting line III-III of FIG.
4 is a cross-sectional view of a portion taken along the line IV-IV of FIG. 2.
FIG. 5 is a cross-sectional view of a portion taken along the cutting line VV of FIG. 2. FIG.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings.

도 2는 본 발명의 실시예에 따른 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판에 있어 다수의 화소영역이 정의된 표시영역 일부에 대한 평면도이다. 2 is a plan view of a portion of a display area in which a plurality of pixel areas are defined in an array substrate for a fringe field switching mode liquid crystal display device according to an exemplary embodiment of the present invention.

도시한 바와 같이, 본 발명의 실시예에 따른 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판(101)에는 제 1 방향으로 연장하며 저저항 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo), 몰리브덴합금(MoTi) 중 어느 하나로 이루어져 단일층 구조를 이루거나, 또는 둘 이상의 물질로 이루어져 다중층 구조를 이루는 다수의 게이트 배선(113(113a, 113b))이 제 1 간격(d1) 및 제 2 간격(미도시)이 교대하도록 이격하며 형성되어 있는 것이 일 특징이다. As shown, the array substrate 101 for fringe field switching mode liquid crystal display according to the embodiment of the present invention extends in a first direction and has a low resistance metal material such as aluminum (Al), aluminum alloy (AlNd), A plurality of gate wirings 113 (113a and 113b) formed of one of copper (Cu), copper alloy, molybdenum (Mo), and molybdenum alloy (MoTi) to form a single layer structure or two or more materials to form a multilayer structure. )) Is spaced apart so that the first interval d1 and the second interval (not shown) are alternately formed.

이렇게 게이트 배선(113(113a, 113b))이 서로 다른 2개의 이격간격(d1, 미도시)을 가지며 배치되는 것은 각 화소영역(P1, P2)에서 개구율을 향상시키기 위함이다.The gate wirings 113 (113a and 113b) are arranged to have two different intervals d1 (not shown) different from each other in order to improve the aperture ratio in each pixel region P1 and P2.

본 발명에 따른 실시예에 따른 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판(101) 있어서 게이트 배선(113a, 113b)은 2개가 한 쌍으로 이루어져 제 1 간격(d1)을 유지하며 이격하며, 이러한 제 1 간격(d1)을 가지며 이격하는 한 쌍의 게이트 배선(113(113a, 113b))이 상기 제 1 간격보다 큰 제 2 간격을 가지며 배치된 것이 특징이다.In the array substrate 101 for a fringe field switching mode liquid crystal display device according to an exemplary embodiment of the present invention, two gate wirings 113a and 113b are formed in pairs to be spaced apart from each other to maintain a first distance d1. The pair of gate lines 113 (113a and 113b) spaced apart from each other by one interval d1 is disposed at a second interval greater than the first interval.

이때, 쌍으로 이루어진 게이트 배선(113(113a, 113b))을 각각 제 1 게이트 배선(113a) 및 제 2 게이트 배선(113b)이라 정의하면, 상기 제 1 게이트 배선(113a)은 이를 기준을 상부에 위치하는 제 1 화소영역(P1)에 신호를 인가하며, 상기 제 2 게이트 배선(113b)은 이를 기준으로 하부에 위치하는 제 2 화소영역(P2)에 신호를 인가하는 역할을 한다.In this case, if the pair of gate wirings 113 (113a and 113b) are defined as the first gate wiring 113a and the second gate wiring 113b, respectively, the first gate wiring 113a may refer to the upper portion thereof as a reference. A signal is applied to the first pixel region P1 positioned, and the second gate wiring 113b serves to apply a signal to the second pixel region P2 positioned below the reference.

따라서 제 1 및 제 2 게이트 배선(113a, 113b)이 전술한 바와 같은 배치 구성에 따라 상기 제 2 간격(미도시)은 실질적으로 서로 상하로 이웃하는 2개의 화소영역을 합한 길이 만큼이 된다.Accordingly, according to the arrangement of the first and second gate wires 113a and 113b as described above, the second gap (not shown) is substantially the length of two pixel regions adjacent to each other up and down.

한편, 상기 저저항 금속 물질로서 단일층 또는 다중층 구조를 이루며 상기 제 1 방향과 교차하는 제 2 방향으로 연장하며 일정간격 이격하는 다수의 데이터 배선(130)이 형성되고 있다. Meanwhile, as the low resistance metal material, a plurality of data lines 130 forming a single layer or a multilayer structure and extending in a second direction crossing the first direction and spaced apart from each other are formed.

이때, 상기 제 1 및 제 2 방향으로 연장함으로서 서로 교차하는 다수의 한 쌍의 게이트 배선(113(113a, 113b)) 및 상기 데이터 배선(130)에 의해 포획되는 영역이라 정의되는 다수의 제 1 및 제 2 화소영역(P1, P2)이 구비되고 있다. In this case, the plurality of first and second regions defined by the plurality of pairs of gate lines 113 (113a and 113b) and the data lines 130 intersecting each other by extending in the first and second directions, respectively. Second pixel regions P1 and P2 are provided.

이때, 본 발명의 실시예에 따른 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판(101)의 특성 상 상기 제 1 및 제 2 화소영역(P1, P2)은 제 2 간격(미도시)에 대응하는 부분에 위치하며, 서로 최 인접한 한 쌍의 제 1 및 제 2 게이트 배선(113a, 113b)에 의해 구획된 제 1 간격(d1)에 대응되는 부분은 화소영역(P1, P2)이 되지 않으며, 이러한 제 1 간격(d1)에 대해 제 1 및 제 2 게이트 배선(113a, 113b)과 이와 교차하는 데이터 배선(130)에 의해 포획되는 영역은 스위칭 영역(TrA)이 된다. In this case, the first and second pixel areas P1 and P2 correspond to a second interval (not shown) due to the characteristics of the array substrate 101 for the fringe field switching mode liquid crystal display according to the exemplary embodiment of the present invention. The portion corresponding to the first gap d1 defined by the pair of first and second gate lines 113a and 113b adjacent to each other and not adjacent to each other does not become the pixel areas P1 and P2. The area captured by the first and second gate lines 113a and 113b and the data line 130 crossing the first and second gate lines 113a and 113b becomes the switching region TrA.

따라서, 본 발명의 실시예에 따른 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판은 각 화소영역(P1, P2)과 각 화소영역(P1, P2)을 콘트롤하는 박막트랜지스터(Tr1, Tr2)가 형성되는 스위칭 영역(TrA)이 서로 분리 형성되고 있으며, 이때, 상기 스위칭 영역(TrA)은 서로 이웃한 제 1 화소영역(P1)과 제 2 화소영역(P2)에 대해 통합되어 구성됨을 또 다른 특징으로 한다. Accordingly, in the array substrate for the fringe field switching mode liquid crystal display device according to the embodiment of the present invention, the pixel regions P1 and P2 and the thin film transistors Tr1 and Tr2 controlling the pixel regions P1 and P2 are formed. The switching regions TrA are formed to be separated from each other, and in this case, the switching regions TrA are integrated with respect to the neighboring first pixel region P1 and the second pixel region P2. .

따라서 상기 제 1 및 제 2 화소영역(P1, P2) 사이에 구비되는 하나의 각 스위칭 영역(TrA)에는 상기 제 1 화소영역(P1)을 콘트롤할 수 있도록 제 1 게이트 배선(113a) 및 데이터 배선(130)과 연결된 제 1 박막트랜지스터(Tr1)가 구비되며, 동시에 상기 제 2 화소영역(P2)을 콘트롤 할 수 있도록 제 2 게이트 배선(113b) 및 데이터 배선(130)과 연결된 제 2 박막트랜지스터(Tr2)가 구비되고 있다. Accordingly, the first gate line 113a and the data line may be controlled in one switching region TrA provided between the first and second pixel regions P1 and P2 so as to control the first pixel region P1. A first thin film transistor Tr1 connected to the 130 is provided, and a second thin film transistor connected to the second gate line 113b and the data line 130 to control the second pixel region P2 at the same time. Tr2) is provided.

이때, 상기 각 스위칭 영역(TrA)에 구비되는 제 1 및 제 2 박막트랜지스터(Tr1, Tr2)는 이격하는 제 1 및 제 2 게이트 전극(115a, 115b)이 구비되어 이중 게이트 전극 구조를 이루는 것이 특징이며, 나아가 폴리실리콘의 반도체층(105)이 구비됨으로서 비정질 실리콘의 반도체층을 구비한 박막트랜지스터 대비 이동도 특성이 향상된 것이 특징이다.In this case, the first and second thin film transistors Tr1 and Tr2 provided in the switching regions TrA are provided with first and second gate electrodes 115a and 115b spaced apart to form a double gate electrode structure. Further, since the polysilicon semiconductor layer 105 is provided, the mobility characteristic is improved compared to the thin film transistor having the semiconductor layer of amorphous silicon.

한편, 폴리실리콘의 반도체층(105)을 구비한 박막트랜지스터(Tr)의 경우, 이동도 특성이 비정질 실리콘의 반도체층을 구비한 박막트랜지스터 대비 수 배 내지 수 백 배 더 우수하지만, 오프 전류가 커지는 경향이 있으며, 이러한 오프 전류가 커지는 현상을 억제하기 위해 전술한 바와같이 각 화소영역(P1, P2) 내에 제 1 및 제 2 게이트 전극(115a, 115b)이 구비된 이중 게이트 전극 구조를 이루도록 한 것이다.On the other hand, in the case of the thin film transistor Tr including the semiconductor layer 105 of polysilicon, the mobility characteristics are several to several hundred times better than those of the thin film transistor including the semiconductor layer of amorphous silicon, but the off current increases. As described above, in order to suppress a phenomenon in which the off current increases, a double gate electrode structure including first and second gate electrodes 115a and 115b is provided in each pixel region P1 and P2. .

이때, 상기 스위칭 영역(TrA)에 구비되는 각 박막트랜지스터(Tr)에 있어 이들 각 박막트랜지스터의 일 구성요소인 제 1 게이트 전극(115a) 및 제 2 게이트 전극(115b)은 모두 각 게이트 배선(113a, 113b) 자체의 일 부분이 되고 있는 것이 특징이다. At this time, in each of the thin film transistors Tr provided in the switching region TrA, the first gate electrode 115a and the second gate electrode 115b, which are one component of each of the thin film transistors, are each gate wiring 113a. 113b) being part of itself.

그리고 본 발명의 실시예에 따른 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판(101)의 또 다른 특징적인 구성 중 하나로서 상기 각 박막트랜지스터(Tr1, Tr2)의 소스 전극(133)은 데이터 배선(130) 자체의 일부가 되는 것이다.The source electrode 133 of each of the thin film transistors Tr1 and Tr2 is one of the characteristic features of the array substrate 101 for a fringe field switching mode liquid crystal display according to an exemplary embodiment of the present invention. ) To be part of itself.

이렇게 데이터 배선(130) 자체로서 그 일부가 소스 전극(133)을 이루는 경우 데이터 배선(130) 자체는 서로 좌우 방향으로 이로 이웃하는 화소영역(P1 또는 P2)의 경계에 위치하게 되며 이러한 데이터 배선(130)은 개구율을 저하시키는 구성요소가 되지 않으므로 개구율을 향상시키는 효과를 갖는다.When the data wire 130 itself is part of the source electrode 133, the data wire 130 itself is positioned at the boundary between the adjacent pixel regions P1 or P2 in left and right directions. 130 does not become a component that lowers the aperture ratio, and thus has an effect of improving the aperture ratio.

그리고 상기 각 박막트랜지스터(Tr1, Tr2)의 일 구성요소인 폴리실리콘의 반도체층(105)은 동일한 스위칭 영역(TrA)에 구비되는 제 1 및 제 2 박막트랜지스터(Tr1, Tr2)에 있어 서로 연결된 형태를 이루며, 나아가 각 박막트랜지스터제 1 및 제 2 게이트 전극(115a, 115b)의 일 구성요소인 소스 전극(133)과 상기 폴리실리콘의 반도체층(105)을 접촉시키기 위한 반도체층 콘택홀(sch1) 또한 각 스위칭 영역(TrA)에 있어 하나만이 형성되고 있다는 것이 또 다른 특징이 되고 있다.The semiconductor layer 105 of polysilicon, which is one component of each of the thin film transistors Tr1 and Tr2, is connected to each other in the first and second thin film transistors Tr1 and Tr2 provided in the same switching region TrA. Further, a semiconductor layer contact hole (sch1) for contacting the source electrode 133, which is a component of each of the thin film transistor first and second gate electrodes 115a and 115b, with the semiconductor layer 105 of the polysilicon. It is another feature that only one is formed in each switching region TrA.

이러한 구성적 특징에 의해 상기 스위칭 영역(TrA)에 구비되는 제 1 및 제 2 박막트랜지스터(Tr1, Tr2)에 있어서는 종래의 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판(도 1의 1)에 있어 각 화소영역(도 1의 P)에 2개씩 구비되어 서로 이웃한 2개의 화소영역(도 1의 P)에는 4개씩 구비되던 반도체층 콘택홀(도 1의 ) 것을 서로 상하로 이웃한 2개의 제 1 및 제 2 화소영역(P1, P2)에 대해 3의 반도체층 콘택홀(sch1, sch2)이 구비되어 하나의 반도체층 콘택홀이 생략됨으로서 박막트랜지스터(Tr1, Tr2)의 면적이 상대적으로 줄어들게 되는 장점을 갖는다.Due to these structural features, in the first and second thin film transistors Tr1 and Tr2 provided in the switching region TrA, each of the conventional fringe field switching mode liquid crystal display array substrates (1 in FIG. 1) is provided. Two first and second neighboring semiconductor layer contact holes (in FIG. 1), which are provided in two pixel regions (P in FIG. 1) and are arranged in two pixel regions (P in FIG. 1) adjacent to each other. And three semiconductor layer contact holes sch1 and sch2 are provided in the second pixel regions P1 and P2 so that one semiconductor layer contact hole is omitted so that the area of the thin film transistors Tr1 and Tr2 is relatively reduced. Has

한편, 상기 박막트랜지스터(Tr1, Tr2) 상부로 상기 화상을 표시하는 표시영역에 대응하여 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판(101)의 특성상 공통전극(150)과 화소전극(170)간의 이격간격의 균일성 확보를 위해 상기 게이트 및 데이터 배선(113, 130)과 박막트랜지스터(Tr1, Tr2)의 형성에 의한 단차의 영향을 최소화하기 위한 구성요소로서 평탄한 표면을 갖는 평탄화층(미도시)이 구비되고 있다.On the other hand, the distance between the common electrode 150 and the pixel electrode 170 in accordance with the characteristics of the array substrate 101 for the fringe field switching mode liquid crystal display device corresponding to the display area for displaying the image above the thin film transistors (Tr1, Tr2). A planarization layer (not shown) having a flat surface is a component for minimizing the effect of the step difference caused by the formation of the gate and data lines 113 and 130 and the thin film transistors Tr1 and Tr2 to ensure uniformity of the gap. It is provided.

또한, 이때, 상기 평탄화층(미도시)에는 상기 스위칭 영역(TrA)에 대해 상기 각 박막트랜지스터(Tr1, Tr2)의 각 드레인 전극(133)을 노출시키는 드레인 콘택홀(dch)이 구비되고 있다.In this case, the planarization layer (not shown) is provided with a drain contact hole dch exposing each drain electrode 133 of each of the thin film transistors Tr1 and Tr2 to the switching region TrA.

그리고 이러한 평탄화층(미도시) 상부에는 표시영역 전면에 대응하여 투명한 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)로 이루어진 공통전극(150)이 구비되고 있다.In addition, a common electrode 150 formed of a transparent conductive material, for example, indium tin oxide (ITO) or indium zinc oxide (IZO), is disposed on the planarization layer (not shown). .

이때, 상기 공통전극(150)에는 각 스위칭 영역(TrA) 대응해서는 제 1 개구(미도시)가 구비되고 있다.In this case, a first opening (not shown) is provided in the common electrode 150 to correspond to each switching region TrA.

이렇게 공통전극(150)에 있어서 제 1 개구(미도시)가 형성된 것은, 추후 상기 공통전극(150) 상부에 형성되는 화소전극(170)이 각 스위칭 영역(TrA)에 구비되는 제 1 및 제 2 박막트랜지스터(Tr1, Tr2)의 각 드레인 전극(136)과 접촉하는 구성을 이루도록 하는 경우, 상기 화소전극(170)과의 쇼트를 방지하기 위함이며, 나아가 박막트랜지스터(Tr1, Tr2)를 구성하는 전극 즉, 게이트 전극(115a, 115b)과 소스 및 드레인 전극(133, 136)과 중첩됨으로서 발생되는 기생용량을 억제하기 위함이다.The first openings (not shown) are formed in the common electrode 150. The first and second pixel electrodes 170 formed on the common electrode 150 are provided in each switching region TrA. In the case of forming a configuration in contact with each of the drain electrodes 136 of the thin film transistors Tr1 and Tr2, it is to prevent a short from the pixel electrode 170, and further, an electrode constituting the thin film transistors Tr1 and Tr2. That is, to suppress parasitic capacitance generated by overlapping the gate electrodes 115a and 115b and the source and drain electrodes 133 and 136.

이때, 도면에 나타내지 않았지만, 상기 공통전극(150)에는 상기 제 1 개구 (미도시) 이외에 데이터 배선(130)과의 중첩 또한 최소화하기 위해 상기 데이터 배선(130)과 중첩하는 부분에 대응해서도 제거됨으로서 제 2 개구(미도시)가 더욱 구비될 수도 있다. In this case, although not shown in the drawing, the common electrode 150 is removed in correspondence with the portion overlapping with the data line 130 in order to minimize the overlap with the data line 130 in addition to the first opening (not shown). As a result, a second opening (not shown) may be further provided.

이 경우, 상기 제 2 개구(미도시)는 데이터 배선(130) 전체에 대응하여 형성될 수도 있지만, 일부에 대해 형성될 수도 있으며, 상기 제 2 개구(미도시)가 구비된다 하더라도 상기 공통전극(150)은 표시영역 전면에 있어서 전기적으로 연결된 상태를 이루는 것이 특징이다.In this case, although the second opening (not shown) may be formed corresponding to the entire data line 130, the second opening (not shown) may be formed in part, and even if the second opening (not shown) is provided, the common electrode ( 150 is an electrically connected state in front of the display area.

한편, 상기 제 2 개구(미도시)가 각 데이터 배선(130) 전면에 대해 형성되는 경우, 상기 공통전극(150)은 데이터 배선(130)에 의해 표시영역 내에서 분리된 형태를 이루게 됨으로서 전기적 단절이 발생되는 것처럼 보이지만, 이 경우는 표시영역 외측의 비표시영역에서 연결된 상태를 이룸으로서 실질적으로는 표시영역 내에서 전기적으로 연결된 상태가 된다.On the other hand, when the second opening (not shown) is formed on the entire surface of each data line 130, the common electrode 150 is formed in the display area by the data line 130 to be electrically disconnected. Although this may appear to occur, in this case, the state is connected in the non-display area outside the display area, thereby substantially in an electrically connected state in the display area.

다음, 상기 공통전극(150) 위로 절연물질로 이루어진 보호층(미도시)이 표시영역 전면에 구비되고 있으며, 상기 보호층(미도시) 위로 각 화소영역(P) 별로 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)로 이루어진 판 형태의 화소전극(170)이 형성되고 있다.Next, a protective layer (not shown) made of an insulating material is disposed over the common electrode 150 in front of the display area, and a transparent conductive material, for example, indium, is formed for each pixel area P on the protective layer (not shown). A plate electrode 170 formed of tin oxide (ITO) or indium zinc oxide (IZO) is formed.

이때, 상기 각 화소영역(P1, P2) 별로 분리 형성되는 화소전극(170)에는 바(bar) 형태를 갖는 다수의 제 3 개구(op3)가 일정간격 이격하며 형성되고 있으며, 또한, 상기 화소전극(170)은 상기 스위칭 영역(TrA)에 구비된 박막트랜지스터(Tr1, Tr2)의 드레인 전극(136)과 연결되고 있다. In this case, a plurality of third openings op3 having a bar shape are formed at predetermined intervals in the pixel electrode 170 separately formed for each pixel region P1 and P2, and the pixel electrode 170 is connected to the drain electrodes 136 of the thin film transistors Tr1 and Tr2 provided in the switching region TrA.

그리고 상기 평탄화층(미도시) 또는 공통전극(170) 위로 상기 스위칭 영역(TrA)에는 서로 상하로 이격하여 형성된 드레인 콘택홀(dch)을 사이에 두고 패턴드 스페이서(180)가 형성되고 있다.The patterned spacer 180 is formed in the switching region TrA on the planarization layer (not shown) or the common electrode 170 with the drain contact hole dch formed to be spaced apart from each other.

이러한 패턴드 스페이서(180)는 도면에 있어서는 서로 좌우 방향으로 이웃하는 2개의 스위칭 영역(TrA)에 대응하여 하나씩 형성되고 있으며, 데이터 배선(130) 및 상기 데이터 배선(130) 상에 형성된 반도체층 콘택홀(sch1)과 중첩하며 형성되는 것이 특징이다.In the drawing, the patterned spacers 180 are formed one by one corresponding to two switching regions TrA adjacent to each other in the left and right directions, and the semiconductor layer contacts formed on the data line 130 and the data line 130. Characterized by overlapping the hole (sch1).

이러한 구성적 특징에 의해 본 발명의 실시예에 따른 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판(101)은 개구율이 종래대비 월등히 향상되는 효과를 갖는다.Due to such a structural feature, the array substrate 101 for the fringe field switching mode liquid crystal display according to the exemplary embodiment of the present invention has an effect that the aperture ratio is significantly improved compared to the related art.

즉, 상기 스위칭 영역(TrA)에는 종래의 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판(도 1의 1)에 있어 화소영역(도 1의 P)에서 실질적으로 비표시되는 구성요소 일례로 박막트랜지스터(도 1의 Tr)와 드레인 콘택홀(도 1의 dch)에 대응되는 드레인 전극(도 1의 58)과 반도체층 콘택홀(도 1의 sch)이 구비되고 있으며, 이러한 각 화소영역 내에서 비표시되는 구성요소가 본 발명의 실시예에 따른 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판(101)에 있어서는 서로 상하로 이웃하는 제 1 및 제 2 화소영역(P1, P2)의 사이에 위치하는 분리된 스위칭 영역(TrA)에 집중 구비되는 동시에 두 화소영역(P1, P2)에 각각 형성되어야 하는 구성요소를 하나로 통합하거나, 또는 둘 이상의 구성요소가 중첩되도록 구성됨으로서 비표시되는 구성요소가 차지하는 면적을 저감될 수 있는 있다.That is, the switching region TrA is a thin film transistor as an example of a component that is substantially non-displayed in the pixel region (P of FIG. 1) in a conventional fringe field switching mode liquid crystal display array substrate (1 of FIG. 1). A drain electrode (58 in FIG. 1) and a semiconductor layer contact hole (sch in FIG. 1) corresponding to the Tr in FIG. 1 and the drain contact hole (dch in FIG. 1) are provided. In the array substrate 101 for the fringe field switching mode liquid crystal display device according to the embodiment of the present invention, the components are separated between the first and second pixel regions P1 and P2 neighboring each other. Concentrated in the switching area (TrA) at the same time, the components to be formed in each of the two pixel areas (P1, P2) are integrated into one, or two or more components are configured to overlap so that the area occupied by non-displayed components is There can gamdoel.

따라서, 본 발명의 실시예에 따른 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판(101)에 구성된 상기 스위칭 영역(TrA)은 종래의 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판(도 1의 1)의 각 화소영역(도 1의 P)에 각각 구비되는 스위칭 영역을 2배한 면적 대비 작은 면적을 이루게 됨으로서 개구율을 향상시킬 수 있는 것이다.Accordingly, the switching region TrA configured in the fringe field switching mode liquid crystal display array substrate 101 according to the embodiment of the present invention is formed in the conventional fringe field switching mode liquid crystal display array substrate (1 in FIG. 1). The aperture ratio can be improved by forming a smaller area than the area doubled by each switching area provided in each pixel area (P in FIG. 1).

더욱이 패턴드 스페이서(180)는 액정표시장치의 일 구성요소인 대향기판(미도시)의 지지 및 일정 셀갭 유지의 역할 수행을 하기 위해서 최소로 요구되는 면적 크기가 있으며, 일정한 셀갭 유지를 위해 어레이 기판(101) 상의 평탄한 표면을 갖는 구성요소 상에 형성된다. Furthermore, the patterned spacer 180 has a minimum area size required for supporting a counter substrate (not shown), which is one component of a liquid crystal display, and for maintaining a constant cell gap, and an array substrate for maintaining a constant cell gap. Formed on a component having a flat surface on 101.

따라서 종래의 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판(도 1의 1) 경우, 드레인 콘택홀(도 1의 dch)이 형성되는 부분에는 형성될 수 없으므로 상기 드레인 콘택홀(도 1의 dch)과 이격하여 형성되고 있다. 이 경우, 상기 패턴드 스페이서의 면적에 의해 화소영역(도 1의 P) 내의 실제 개구영역(비표시되는 구성요소 외측의 화소전극이 형성되는 영역)까지 침범함으로서 각 화소영역(도 1의 P)에서 개구율을 저하시키는 요인이 되고 있다.Therefore, in the conventional fringe field switching mode liquid crystal display array substrate (1 of FIG. 1), the drain contact hole (dch of FIG. 1) may not be formed in the portion where the drain contact hole (dch of FIG. 1) is formed. It is formed spaced apart. In this case, each pixel region (P in FIG. 1) is invaded by the area of the patterned spacer to the actual opening region in the pixel region (P in FIG. 1) (the region in which the pixel electrode outside the non-displayed element is formed). It is a factor that lowers the aperture ratio.

하지만, 본 발명의 실시예에 따른 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판(101)의 경우, 서로 상하로 이웃한 화소영역(P1, P2)의 사이 영역에 비표시 구성요소가 구비되는 스위칭 영역(TrA)이 구비되며, 이러한 스위칭 영역(TrA)에 실질적으로 일반적인 어레이 기판의 각 화소영역 구비되는 비표시 구성요소(일례로 박막트랜지스터, 패턴드 스페이서)가 상기 제 1 및 제 2 화소영역(P1, P2)간 마주하도록 배치된 구성이 된다.However, in the case of the array substrate 101 for a fringe field switching mode liquid crystal display device according to an exemplary embodiment of the present invention, a switching region in which non-display elements are provided in an area between the pixel regions P1 and P2 adjacent to each other up and down. A non-display component (for example, a thin film transistor or a patterned spacer) provided with each pixel region of the array substrate substantially provided in the switching region TrA includes the first and second pixel regions P1. , P2) is arranged to face.

따라서 이러한 구성적 특징에 의해 즉, 화소영역(P1, P2)과 분리 구성된 상기 스위칭 영역(TrA)에 패턴드 스페이서(180)가 형성됨으로서 이웃하는 화소영역(P1, P2)으로 침범하는 것을 원천적으로 방지할 수 있다. Therefore, by virtue of these structural features, that is, the patterned spacer 180 is formed in the switching region TrA, which is separated from the pixel regions P1 and P2, thereby invading neighboring pixel regions P1 and P2. It can prevent.

따라서 실제 화상을 표시하는 영역 즉, 화소전극(170)이 각 화소영역(P1, P2) 내에서 형성될 수 있는 면적이 증가함으로서 개구율이 향상되는 효과를 갖는다.Therefore, the area in which the actual image is displayed, that is, the area in which the pixel electrode 170 can be formed in each of the pixel areas P1 and P2 is increased, thereby improving the aperture ratio.

종래의 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판(도 1의 1)의 개구율은 24%정도가 되지만, 본 발명의 실시예에 따른 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판(101)의 경우 37%의 개구율이 됨을 알 수 있었으며, 종래 대비 약 33%의 개구율 향상이 이루어짐을 알 수 있다.
Although the aperture ratio of the conventional fringe field switching mode liquid crystal display array substrate (1 in FIG. 1) is about 24%, in the case of the fringe field switching mode liquid crystal display array substrate 101 according to an embodiment of the present invention 37 It was found that the opening ratio is%, and it can be seen that the opening ratio improvement of about 33% is achieved compared to the conventional art.

이후에는 전술한 평면 구성을 갖는 본 발명의 실시예에 따른 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판의 단면 구성에 대해 설명한다.Hereinafter, a cross-sectional configuration of an array substrate for a fringe field switching mode liquid crystal display device according to an exemplary embodiment of the present invention having the above-described planar configuration will be described.

도 3은 도 2를 절단선 Ⅲ-Ⅲ를 따라 절단한 부분에 대한 단면도이며, 도 4는 도 2를 절단선 Ⅳ-Ⅳ를 따라 절단한 부분에 대한 단면도이며, 도 5는 도 2를 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 단면도이다. 제 1 간격 이격하는 한쌍의 게이트 배선의 상부 및 하부로 위치하는 화소영역을 각각 제 1 및 제 2 화소영역(P1, P2)이라 정의하며, 상기 제 1 및 제 2 화소영역(P1, P2) 사이의 제 1 간격에 대응하는 부분을 스위칭 영역(TrA)이라 정의한다. FIG. 3 is a cross-sectional view of a portion taken along the cutting line III-III of FIG. 2, FIG. 4 is a cross-sectional view of a portion taken along the cutting line IV-IV of FIG. 2, and FIG. 5 is a cut line of FIG. 2. It is sectional drawing about the part cut along VV. The pixel regions positioned above and below the pair of gate lines spaced apart from each other by the first interval are defined as first and second pixel regions P1 and P2, respectively, and between the first and second pixel regions P1 and P2. The portion corresponding to the first interval of is defined as the switching region TrA.

도시한 바와같이, 투명한 절연기판(101) 예를들면 유리기판 또는 플라스틱 기판 상의 전면에 위로 스위칭 영역(TrA)에 있어서는 폴리실리콘의 반도체층(105)이 형성되어 있다.  As shown in the figure, a polysilicon semiconductor layer 105 is formed in the switching region TrA on the front surface of the transparent insulating substrate 101, for example, on a glass substrate or a plastic substrate.

이때, 도면에 나타내지 않았지만, 상기 폴리실리콘의 반도체층(105) 하부로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)로 이루어진 버퍼층(미도시)이 상기 기판(101) 전면에 더욱 형성될 수도 있다. In this case, although not shown in the drawing, a buffer layer (not shown) made of an inorganic insulating material, for example, silicon oxide (SiO 2 ) or silicon nitride (SiNx), is disposed under the semiconductor layer 105 of the polysilicon. It may be further formed in.

이러한 버퍼층(미도시)은 비정질 실리콘을 폴리실리콘으로 결정화 할 경우, 레이저 조사 또는 가열에 발생하는 열로 인해 상기 기판(101) 내부에 존재하는 알칼리 이온, 예를 들면 칼륨 이온(K+), 나트륨 이온(Na+) 등이 발생할 수 있는데, 이러한 알칼리 이온에 의해 폴리실리콘으로 이루어진 반도체층(105)의 막특성이 저하되는 것을 방지하기 위함이다. When the buffer layer (not shown) crystallizes amorphous silicon with polysilicon, alkali ions (eg, potassium ions (K +), sodium ions, etc.) present inside the substrate 101 due to heat generated by laser irradiation or heating ( Na +) may be generated to prevent the film characteristics of the semiconductor layer 105 made of polysilicon from being deteriorated by such alkali ions.

이때, 상기 버퍼층(미도시)은 반드시 형성될 필요는 없으며 상기 기판(101)이 어떠한 재질로 이루어지느냐에 따라 생략될 수 있다. In this case, the buffer layer (not shown) does not necessarily need to be formed, and may be omitted depending on what material the substrate 101 is made of.

도면에서는 상기 버퍼층(미도시)이 생략된 것을 일례로 도시하였다.In the drawings, the buffer layer (not shown) is omitted as an example.

한편, 상기 폴리실리콘의 반도체층(105)은 서로 이웃한 상기 제 1 및 제 2 화소영역(P1, P2) 사이의 상기 스위칭 영역(TrA)에서 하나로 길게 연결되며 양 끝단이 모두 상기 스위칭 영역(TrA)에 위치하며 각 게이트 배선(113a, 113b)과 2회 교차하도록 다수 절곡된 형태를 갖는 것이 특징이다. On the other hand, the semiconductor layer 105 of the polysilicon is connected in one long in the switching region (TrA) between the first and second pixel regions (P1, P2) adjacent to each other, both ends of the switching region (TrA) ) And a plurality of bent shapes so as to cross each of the gate lines 113a and 113b twice.

이러한 폴리실리콘의 반도체층(105)은 상기 스위칭 영역(TrA)의 중앙부를 기준으로 상하 대칭 형태를 이루는 것이 특징이다.The semiconductor layer 105 of the polysilicon has a vertically symmetrical shape with respect to the central portion of the switching region TrA.

이때, 상기 폴리실리콘의 반도체층(105) 중 상부에 이격하며 형성되는 제 1 및 제 2 게이트 전극(115a, 115b)에 대응하는 부분은 불순물이 도핑되지 않은 순수한 폴리실리콘으로 이루어진 액티브영역(105a)을 이루며, 상기 액티브영역(105a)의 사이 또는 상기 액티브영역(105a) 외측에 위치하는 부분은 n 타입 또는 p타입의 불순물이 도핑됨으로써 오믹영역(105b)을 이루고 있다. At this time, portions of the semiconductor layer 105 of the polysilicon corresponding to the first and second gate electrodes 115a and 115b which are spaced apart from each other are formed of pure polysilicon that is not doped with impurities. The portion located between the active region 105a or outside the active region 105a forms an ohmic region 105b by being doped with n-type or p-type impurities.

다음, 이러한 구성을 갖는 상기 폴리실리콘의 반도체층(105) 위로 상기 기판(101) 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어진 게이트 절연막(110)이 형성되어 있다.Next, a gate insulating layer 110 made of an inorganic insulating material, for example, silicon oxide (SiO 2 ) or silicon nitride (SiNx), is formed on the entire surface of the substrate 101 on the semiconductor layer 105 of the polysilicon having such a configuration. It is.

또한, 상기 게이트 절연막(110) 위로 저저항 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo), 몰리브덴합금(MoTi) 중 어느 하나로 이루어져 단일층 구조를 갖거나, 또는 둘 이상의 물질로 이루어져 이중층 이상의 다중층 구조를 가지며, 화소영역(P) 및 스위칭 영역(TrA)을 정의하는 하나의 구성요소인 한 쌍의 게이트 배선(113a, 113b)이 제 1 방향으로 연장하여 제 2 간격 이격하여 다수 형성되어 있다.In addition, the gate insulating layer 110 is made of a low-resistance metal material such as aluminum (Al), aluminum alloy (AlNd), copper (Cu), copper alloy, molybdenum (Mo), molybdenum alloy (MoTi) A pair of gate wirings 113a and 113b having a layer structure or made of two or more materials and having a multilayer structure having a double layer or more and one component defining a pixel region P and a switching region TrA are formed. It extends in a 1st direction, and is formed in many numbers by 2nd spaced apart.

이때, 상기 한 쌍의 게이트 배선(113a, 113b)은 제 1 및 제 2 게이트 배선(113a, 113b)이 되며, 상기 제 1 및 제 2 게이트 배선(113a, 113b) 간에는 상기 스위칭 영역(TrA)의 상하 간격인 제 1 간격(도 1의 d1) 이격하고 있다. In this case, the pair of gate wires 113a and 113b become first and second gate wires 113a and 113b and between the first and second gate wires 113a and 113b of the switching region TrA. The first interval (d1 in FIG. 1), which is the vertical interval, is spaced apart.

한편. 상기 각 제 1 및 제 2 게이트 배선(113a, 113b)은 그 자체의 일부 더욱 정확히는 상기 각 제 1 및 제 2 게이트 배선(113a, 113b) 중 데이터 배선(130)과 교차하는 부분이 제 1 게이트 전극(115a)을 이루고 있으며, 상기 데이터 배선(130)과 이격하여 위치하는 각 제 1 및 제 2 게이트 배선(113a, 113b) 자체의 일부가 제 2 게이트 전극(115b)을 이룬다. Meanwhile. Each of the first and second gate wires 113a and 113b is a part of itself, more specifically, a portion of the first and second gate wires 113a and 113b that intersects the data wire 130 and the first gate electrode. A portion of each of the first and second gate lines 113a and 113b, which are spaced apart from the data line 130, forms the second gate electrode 115b.

다음, 상기 각 제 1 및 제 2 게이트 배선(113a, 113b) 위로 상기 기판(101) 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)로 이루어진 층간절연막(120)이 형성되고 있다.Next, an interlayer insulating film 120 made of an inorganic insulating material, for example, silicon oxide (SiO 2 ) or silicon nitride (SiNx), is formed on the entire surface of the substrate 101 over the first and second gate wires 113a and 113b. It is being formed.

이때, 상기 층간절연막(120)에는 각 스위칭 영역(TrA)에 대해 상기 폴리실리콘의 반도체층(105) 중 상기 액티브영역(105a)을 제외한 오믹영역(105b) 중 일부를 각각 노출시키는 반도체층 콘택홀(sch1, sch2)이 구비되고 있다. 이러한 반도체층 콘택홀(sch1, sch2)은 상기 제 1 및 제 2 화소영역(P1, P2) 사이에 위치한 각 스위칭 영역(TrA)에 각각 구비된 하나의 폴리실리콘의 반도체층(105)에 대해 3개씩 형성되고 있는 것이 특징이다.In this case, the interlayer insulating layer 120 exposes a portion of the ohmic region 105b except for the active region 105a of the polysilicon semiconductor layer 105 to each switching region TrA. (sch1, sch2) are provided. The semiconductor layer contact holes sch1 and sch2 may be formed with respect to one polysilicon semiconductor layer 105 provided in each switching region TrA positioned between the first and second pixel regions P1 and P2. It is characterized by being formed one by one.

이는 제 1 화소영역(P1)을 콘트롤하기 위한 제 1 박막트랜지스터(Tr1)와 제 2 화소영역(P2)을 콘트롤하기 위한 제 2 박막트랜지스터(Tr2)에 있어서 소스 전극(133)이 서로 연결된 형태를 이룸으로서 이러한 하나의 소스 전극(133)만이 상기 폴리실리콘의 반도체층(105)과 접촉하도록 구성하기 때문이다.This is because the source electrode 133 is connected to each other in the first thin film transistor Tr1 for controlling the first pixel region P1 and the second thin film transistor Tr2 for controlling the second pixel region P2. This is because only such one source electrode 133 is configured to be in contact with the semiconductor layer 105 of polysilicon.

따라서 상기 각 폴리실리콘의 반도체층(105)을 노출시키는 반도체층 콘택홀(sch1, sch2)은 상기 하나의 소스 전극(133)과 접촉시키기 위한 1개의 제 1 반도체층 콘택홀(sch1)과, 2개의 드레인 전극(136)을 각각 접촉시키기 위한 2개의 제 2 반도체층 콘택홀(sch2)로 총 3개가 구비된다. Accordingly, the semiconductor layer contact holes sch1 and sch2 exposing the semiconductor layers 105 of the polysilicon may include one first semiconductor layer contact hole sch1 for contacting the one source electrode 133, and 2. A total of three are provided as two second semiconductor layer contact holes sch2 for contacting the two drain electrodes 136.

그리고 상기 제 1 및 제 2 반도체층 콘택홀(sch1, sch2)을 갖는 층간절연막(120) 위로 상기 제 1 방향과 교차하는 제 2 방향으로 연장하여 상기 게이트 배선(113a, 113b)과 더불어 제 1 및 제 2 화소영역(P1, P2)을 정의하며 저저항 금속물질로 이루어진 단일층 또는 다중층 구조의 데이터 배선(130)이 형성되어 있다.The first and second semiconductor layer contact holes sch1 and sch2 extend in a second direction intersecting the first direction and extend along the first and second gate lines 113a and 113b. The data line 130 of the single layer or the multilayer structure, which defines the second pixel areas P1 and P2 and is made of a low resistance metal material, is formed.

또한, 각 스위칭 영역(TrA)에는 상기 폴리실리콘의 반도체층(105)의 오믹영역(105b)을 노출시키는 반도체층 콘택홀(sch1, sch2)을 통해 상기 오믹영역(105b)과 각각 접촉하며 서로 이격하는 소스 전극(133)과 및 드레인 전극(136)이 형성되어 있다. In addition, each switching region TrA is in contact with the ohmic regions 105b through the semiconductor layer contact holes sch1 and sch2 exposing the ohmic regions 105b of the semiconductor layer 105 of polysilicon, and spaced apart from each other. The source electrode 133 and the drain electrode 136 are formed.

이때, 상기 소스 전극(133)은 상기 데이터 배선(130) 자체의 일부로 이루어지는 것이 본 발명의 일 특징적인 구성이 되며, 상기 드레인 전극(136)은 상기 소스 전극(136)과 이격하여 아일랜드 형태로 각 스위칭 영역(TrA)에 2개씩 구성 되고 있다. In this case, the source electrode 133 is made of a part of the data line 130 itself is a characteristic configuration of the present invention, the drain electrode 136 is spaced apart from the source electrode 136 in the form of an island It consists of two in switching area TrA.

따라서 앞서 설명한 바와같이, 상기 소스 전극(133)이 상기 데이터 배선(130) 자체를 이용하여 구성됨으로서 화소영역(P1, P2) 내부로 연장 형성되는 부분이 없으므로 화소영역(P)의 개구율을 향상시키는 효과를 갖게 된다. Therefore, as described above, since the source electrode 133 is formed using the data line 130 itself, there is no portion extending into the pixel areas P1 and P2, thereby improving the aperture ratio of the pixel area P. Will have an effect.

한편, 각 스위칭 영역(TrA)에 순차 적층된 상기 폴리실리콘의 반도체층(105)과, 게이트 절연막(110)과, 제 1 및 제 2 게이트 전극(115a, 115b)과, 반도체층 콘택홀(sch1, sch2)이 구비된 층간절연막(120)과, 서로 이격하는 소스 및 드레인 전극(133, 136)은 스위칭 소자인 제 1 및 제 2 박막트랜지스터(Tr1, Tr2)를 이룬다.Meanwhile, the polysilicon semiconductor layer 105, the gate insulating layer 110, the first and second gate electrodes 115a and 115b, and the semiconductor layer contact hole sch1 that are sequentially stacked in each switching region TrA. , the interlayer insulating film 120 provided with sch2 and the source and drain electrodes 133 and 136 spaced apart from each other form the first and second thin film transistors Tr1 and Tr2 as switching elements.

이러한 제 1 및 제 2 박막트랜지스터(Tr1, Tr2)는 서로 상하로 이웃하는 제 1 및 제 2 화소영역(P1, P2) 사이에 위치하는 스위칭 영역(TrA)에 상기 제 1 및 제 2 화소영역(P1, P2)을 각각 콘트롤 할 수 있도록 각각 형성되며 이들 제 1 및 제 2 박막트랜지스터(Tr1, Tr2)는 각 스위칭 영역(TrA)에서 서로 소정간격 이격하여 상하로 마주하는 형태로 구비되고 있다.The first and second thin film transistors Tr1 and Tr2 are disposed in the switching region TrA positioned between the first and second pixel regions P1 and P2 adjacent to each other up and down. Each of the first and second thin film transistors Tr1 and Tr2 is formed to face each other in the switching region TrA at a predetermined interval so as to face each other up and down.

한편, 상기 데이터 배선(130)과 박막트랜지스터(Tr1, Tr2) 위로 표시영역 전면에는 유기절연물질 예를들면 포토아크릴로 이루어져 평탄한 표면을 갖는 평탄화층(140)이 형성되고 있다.On the other hand, the planarization layer 140 is formed on the entire display area over the data line 130 and the thin film transistors Tr1 and Tr2 and is formed of an organic insulating material such as photoacryl.

이때, 상기 평탄화층(140)에는 각 스위칭 영역(TrA) 내에 서로 이격하며 형성된 2개의 아일랜드 형태의 드레인 전극(136)을 각각 노출시키는 2개의 드레인 콘택홀(dch)이 구비되고 있다. In this case, the planarization layer 140 includes two drain contact holes dch exposing two island-type drain electrodes 136 which are formed to be spaced apart from each other in each switching region TrA.

이러한 드레인 콘택홀(dch)은 상기 드레인 전극(136)과 폴리실리콘의 반도체층(105)이 접촉하는 구성을 이루도록 하기 상기 층간절연막(120)에 구비된 제 2 반도체층 콘택홀(sch2)과 각각 중첩하도록 형성되는 것이 특징이다. The drain contact hole dch is formed in contact with the second semiconductor layer contact hole sch2 provided in the interlayer insulating layer 120 so that the drain electrode 136 is in contact with the semiconductor layer 105 of polysilicon. It is characterized by being formed to overlap.

다음, 각 스위칭 영역(TrA) 별로 2개의 드레인 콘택홀(dch)이 구비된 평탄화층(140) 상부에는 표시영역 전면에 투명 도전성 물질로 이루어진 공통전극(150)이 형성되고 있다.Next, a common electrode 150 made of a transparent conductive material is formed on the entire surface of the display area on the planarization layer 140 having two drain contact holes dch for each switching region TrA.

이러한 공통전극(150)은 각 스위칭 영역(TrA)에 대해서는 제 1 개구(op1)가 형성되고 있다. In the common electrode 150, a first opening op1 is formed in each switching region TrA.

이때, 도면에 나타나지 않았지만 상기 공통전극(150)에는 상기 제 1 개구(op1) 이외에 상기 데이터 배선(130)에 대응해서도 제거됨으로써 제 2 개구(미도시)가 더욱 구비될 수도 있다.In this case, although not shown in the drawing, the common electrode 150 may further include a second opening (not shown) by being removed corresponding to the data line 130 in addition to the first opening op1.

도면에 있어서는 상기 공통전극(150)은 박막트랜지스터가 형성된 스위칭 영역(TrA)에 대해서만 제 1 개구(op1)가 구비되고 데이터 배선(130)에 대해서는 중첩하도록 형성된 것을 나타내었다.In the drawing, the common electrode 150 is formed such that the first opening op1 is provided only in the switching region TrA in which the thin film transistor is formed and overlaps the data line 130.

다음, 상기 제 1 개구(op1)가 구비된 상기 공통전극(150) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)로 이루어진 보호층(160)이 형성되고 있다.Next, a passivation layer 160 made of an inorganic insulating material such as silicon oxide (SiO 2 ) or silicon nitride (SiNx) is formed on the common electrode 150 having the first opening op1.

이때, 상기 보호층(160) 또한 상기 평탄화층(140)에 구비된 드레인 콘택홀(dch)에 대해 제거됨으로서 상기 드레인 콘택홀(dch)이 상기 보호층(160)까지 확장된 형태를 이룬다. At this time, the protective layer 160 is also removed with respect to the drain contact hole (dch) provided in the planarization layer 140, so that the drain contact hole (dch) is extended to the protective layer 160.

다음, 상기 보호층(160) 상부에는 투명 도전성 물질로 이루어지며 각 화소영역(P1, P2) 별로 분리되며 상기 보호층(160) 및 평탄화층(140)에 구비된 드레인 콘택홀(dch)을 통해 상기 각 드레인 전극(136)과 각각 접촉하며 상기 제 1 및 제 2 화소영역(P1, P2)까지 연장하는 화소전극(170)이 각각 형성되고 있다.Next, a transparent conductive material is formed on the passivation layer 160, and is separated by each pixel region P1 and P2, and is formed through the drain contact hole dch provided in the passivation layer 160 and the planarization layer 140. Pixel electrodes 170 are formed in contact with the drain electrodes 136 and extend to the first and second pixel regions P1 and P2, respectively.

이때, 그리고 각 제 1 및 제 2 화소영역(P1, P2) 내에 형성된 각 화소전극(170)에는 바(bar) 형태의 다수의 제 3 개구(op3)가 일정간격 이격하며 형성되고 있다. At this time, each of the pixel electrodes 170 formed in each of the first and second pixel regions P1 and P2 is formed with a plurality of third openings op3 having a bar shape at regular intervals.

다음, 상기 보호층(160) 위로 좌우로 이웃한 2개의 스위칭 영역(TrA)의 중앙부에는 각각의 스위칭 영역(TrA)에 이격하며 구비된 2개의 드레인 콘택홀(dch)과 이격하며, 동시에 상기 서로 이웃한 2개의 스위칭 영역(TrA)의 중앙부에 구비된 데이터 배선(130)에 구비된 제 1 반도체층 콘택홀(sch1)과 중첩하며 패턴드 스페이서(180)가 형성되고 있다. Next, at the centers of the two switching regions TrA adjacent left and right above the protective layer 160, the two drain contact holes dch are spaced apart from each of the switching regions TrA. The patterned spacer 180 is formed to overlap the first semiconductor layer contact hole sch1 provided in the data line 130 provided at the centers of two adjacent switching regions TrA.

이러한 패턴드 스페이서(180)는 비표시영역인 스위칭 영역(TrA)에 형성됨으로서 각 화소영역(P1, P2)으로의 침범을 원천적으로 억제할 수 있으므로 개구율 저감을 억제하는 효과가 있다.Since the patterned spacers 180 are formed in the switching region TrA, which is a non-display region, invasion of the pixel regions P1 and P2 can be fundamentally suppressed, thereby reducing the aperture ratio.

종래의 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판(도 1의 1)과 같이 각 화소영역(도 1의 P) 내에 스위칭 영역이 구비되는 경우 스위칭 영역이 상대적으로 작으므로 상기 패턴드 스페이서(도 1의 80)는 스위칭 영역(도 1의 TrA)과 더불어 화소전극(도 1의 70)이 형성된 부분까지 침범하여 형성됨으로서 개구율을 저감시키는 요인이 되었다.When the switching region is provided in each pixel region (P of FIG. 1), as in the conventional fringe field switching mode liquid crystal display array substrate (1 of FIG. 1), since the switching region is relatively small, the patterned spacer (FIG. 80 is formed to intrude to the portion where the pixel electrode (70 in FIG. 1) is formed together with the switching region (TrA in FIG. 1), thereby reducing the aperture ratio.

하지만, 본 발명의 실시예에 따른 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판(101)의 경우, 스위칭 영역(TrA)은 제 1 화소영역(P1)과 제 2 화소영역(P2)이 공통으로 사용할 수 있도록 서로 상하로 이웃하는 제 1 및 제 2 화소영역(P1, P2) 사이에 구비되고 있다. However, in the array substrate 101 for a fringe field switching mode liquid crystal display device according to an exemplary embodiment of the present invention, the switching region TrA is commonly used by the first pixel region P1 and the second pixel region P2. It is provided between the first and second pixel areas P1 and P2 that are adjacent to each other up and down so as to be adjacent to each other.

이러한 구성적 특징에 의해 이러한 본 발명에 따른 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판(101)에 있어 상기 스위칭 영역(TrA)은 종래의 하나의 화소영역(도 1의 P) 내에 구비되는 스위칭 영역(도 1의 TrA) 대비 큰 면적을 갖지만, 각각의 화소영역(도 1의 P) 내에 구비되는 스위칭 영역(도 1의 TrA)을 2개 합산한 면적보다는 작은 면적을 갖는다.Due to this configuration, in the array substrate 101 for a fringe field switching mode liquid crystal display device according to the present invention, the switching region TrA is a switching region provided in one conventional pixel region (P of FIG. 1). Although it has a larger area than (TrA in FIG. 1), it has an area smaller than the area obtained by adding two switching regions (TrA in FIG. 1) included in each pixel region (P in FIG. 1).

따라서, 본 발명의 실시예에 따른 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판(101)의 스위칭 영역(TrA)의 총 합산 면적은 종래의 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판의 총 스위칭 영역 면적 대비 줄어들게 되므로 개구율이 향상되는 효과를 갖는다.Therefore, the total sum of the switching areas TrA of the fringe field switching mode liquid crystal display array substrate 101 according to the embodiment of the present invention is the total switching area area of the conventional fringe field switching mode liquid crystal display array substrate. Since the contrast is reduced, the aperture ratio is improved.

동시에 본 발명의 실시예에 따른 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판(101)의 각 스위칭 영역(TrA)은 각 화소영역(도 1의 P)에 각각 구비되는 스위칭 영역(도 1의 TrA)의 면적보다는 크므로, 이러한 스위칭 영역(TrA) 내에 패턴드 스페이서(180)를 형성하는 것은 충분한 면적이 되므로 상기 패턴드 스페이서(180)가 상기 스위칭 영역과 이웃하는 제 1 및 제 2 화소영역(P1, P2)으로 침범될 여지는 없다.At the same time, each switching region TrA of the array substrate 101 for a fringe field switching mode liquid crystal display according to an exemplary embodiment of the present invention is provided in each pixel region P of FIG. 1 (TrA of FIG. 1). Since the patterned spacers 180 are larger than the area of the switching region TrA, the first and second pixel regions P1 adjacent to the switching region are formed because the patterned spacers 180 become a sufficient area. , P2).

따라서 본 발명의 실시예에 따른 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판(101)은 패턴드 스페이서(180)의 형성에 따른 개구율 저하 또한 억제하는 효과가 있다.Therefore, the array substrate 101 for the fringe field switching mode liquid crystal display according to the exemplary embodiment of the present invention has an effect of suppressing the decrease in the aperture ratio due to the formation of the patterned spacers 180.

한편, 전술한 구성을 갖는 본 발명의 실시예에 따른 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판(101)은 화소전극(170)이 공통전극(150) 상부에 위치하는 픽셀 탑 구조를 일례로 보이고 있지만, 그 변형예로서 공통전극(150)이 화소전극(170) 상부에 위치하는 커먼 탑 구조를 이룰 수도 있음은 자명하다 할 것이다. On the other hand, the array substrate 101 for a fringe field switching mode liquid crystal display device according to an embodiment of the present invention having the above-described configuration shows an example of a pixel top structure in which the pixel electrode 170 is located above the common electrode 150. However, as a modification, it will be apparent that the common electrode 150 may form a common top structure positioned on the pixel electrode 170.

나아가, 본 발명의 실시예에 있어서는 일례로 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판을 일례로 하고 설명하였지만, 공통전극 대향기판에 형성됨으로서 어레이 기판 상에서는 생략된 구성을 갖는 수직전계 모드 또는 트위스트 네마틱 모드 액정표시장치용 어레이 기판에도 적용될 수 있음은 자명하다 할 것이다.
Furthermore, in the exemplary embodiment of the present invention, an array substrate for a fringe field switching mode liquid crystal display device has been described as an example. However, a vertical electric field mode or a twist nematic has a configuration omitted from the array substrate by being formed on a common electrode counter substrate. It will be apparent that the present invention can be applied to an array substrate for a mode liquid crystal display.

본 발명은 전술한 실시예 및 변형예에 한정되지 아니하며, 본 발명의 정신을 벗어나지 않는 이상 다양한 변화와 변형이 가능하다. The present invention is not limited to the above-described embodiments and modifications, and various changes and modifications are possible without departing from the spirit of the present invention.

101 : 어레이 기판
105 : 폴리실리콘의 반도체층
113a, 113b : 제 1 및 제 2 게이트 배선
115a, 115b : 제 1 및 제 2 게이트 전극
130 : 데이터 배선
133 : 소스 전극
136 : 드레인 전극
150 : 공통전극
170 : 화소전극
dch : 드레인 콘택홀
sch1, sch2 : 반도체층 콘택홀
op3 : 제 3 개구
P : 화소영역
P1, P2 : 제 1 및 제 2 화소영역
Tr1, Tr2 : 박막트랜지스터
TrA : 스위칭 영역 101: array substrate
105: semiconductor layer of polysilicon
113a, 113b: first and second gate wirings
115a, 115b: first and second gate electrodes
130: data wiring
133: source electrode
136: drain electrode
150: common electrode
170: pixel electrode
dch: Drain contact hole
sch1, sch2: semiconductor layer contact hole
op3: third opening
P: pixel area
P1, P2: first and second pixel areas
Tr1, Tr2: Thin Film Transistor
TrA: switching area

Claims (8)

상하로 서로 이웃한 복수의 제 1 및 제 2 화소영역과, 상기 제 1 및 제 2 화소영역 사이에 배치된 스위칭 영역을 포함하는 기판과;
상기 기판 상의 상기 각 스위칭 영역에 형성되고 제1영역 및 제2영역을 포함하는 폴리실리콘 반도체층과;
상기 폴리실리콘 반도체층이 형성된 기판 전체에 걸쳐 형성된 게이트 절연막과;
상기 게이트 절연막 위에 배치되며, 한 쌍이 제 1 간격 이격되어 배치되고 상기 한쌍이 다른 쌍과 제 2 간격 이격되어 배치되는 다수의 게이트 배선과;
상기 게이트절연막 위의 상기 폴리실리콘 반도체층의 제1영역 및 제2영역에 대응하는 영역에 각각 적어도 하나씩 배치된 게이트전극과;상기 다수의 게이트 배선 및 게이트전극이 형성된 상기 기판 위에 형성되며, 상기 스위칭 영역에 상기 폴리실리콘 반도체층을 각각 노출시키는 제 1, 2, 3 반도체층 콘택홀이 형성된 층간절연막과;
상기 층간절연막 위에 배치되어 상기 다수 쌍의 게이트 배선과 교차하여 상기 제 1 및 제 2 화소영역과 스위칭 영역을 정의하는 다수의 데이터 배선과;
상기 폴리실리콘 반도체층의 제1영역 및 제2영역 상부의 층간절연막 위에 각각 배치된 제1드레인 전극 및 제2드레인 전극과;상기 제 1 및 제 2 화소영역에 각각 형성되어 상기 제1 드레인전극 및 제2 드레인 전극과 각각 접속되는 제1화소전극 및 제2화소전극을 포함하며,
상기 데이터 배선은 상기 폴리실리콘 반도체층과 중첩 형성되어 그 자체로 하나의 소스 전극을 형성하며,
상기 제1반도체층 콘택홀은 폴리실리콘 반도체층의 제1영역과 제2영역 사이에 배치되며, 상기 소스전극은 상기 폴리실리콘 반도체층의 제1영역과 제2영역 상부의 층간절연막 위에 배치되어 상기 제1반도체층 콘택홀을 통해 상기 폴리실리콘 반도체층과 접속되며,
상기 제2반도체층 콘택홀 및 상기 제3반도체층 콘택홀은 각각 폴리실리콘 반도체층의 제1영역과 제2영역에 형성되어, 상기 제1드레인 전극 및 상기 제2드레인 전극이 각각 상기 제2반도체층 콘택홀 및 상기 제3반도체층 콘택홀을 통해 폴리실리콘 반도체층의 제1영역과 제2영역에 접속되는 것이 특징인 어레이 기판.
A substrate comprising a plurality of first and second pixel regions adjacent to each other up and down and a switching region disposed between the first and second pixel regions;
A polysilicon semiconductor layer formed in each of the switching regions on the substrate and including a first region and a second region;
A gate insulating film formed over the entire substrate on which the polysilicon semiconductor layer is formed;
A plurality of gate wires disposed on the gate insulating layer, the pair being spaced apart from each other by a first interval, and the pair being spaced apart from the other pair by a second interval;
At least one gate electrode disposed in a region corresponding to a first region and a second region of the polysilicon semiconductor layer on the gate insulating layer; and formed on the substrate on which the plurality of gate wires and gate electrodes are formed, and the switching An interlayer insulating film having first, second, and third semiconductor layer contact holes exposing the polysilicon semiconductor layer in a region;
A plurality of data wires disposed on the interlayer insulating film to define the first and second pixel areas and the switching area to cross the plurality of pairs of gate wires;
First and second drain electrodes disposed on an interlayer insulating layer on the first and second regions of the polysilicon semiconductor layer, respectively; and formed in the first and second pixel regions, respectively; A first pixel electrode and a second pixel electrode respectively connected to the second drain electrode;
The data line overlaps the polysilicon semiconductor layer to form one source electrode per se,
The first semiconductor layer contact hole is disposed between the first region and the second region of the polysilicon semiconductor layer, and the source electrode is disposed on the interlayer insulating layer on the first region and the second region of the polysilicon semiconductor layer. Is connected to the polysilicon semiconductor layer through a first semiconductor layer contact hole,
The second semiconductor layer contact hole and the third semiconductor layer contact hole are respectively formed in the first region and the second region of the polysilicon semiconductor layer, and the first drain electrode and the second drain electrode are respectively the second semiconductor. And a first contact region and a second contact region of the polysilicon semiconductor layer through a layer contact hole and the third semiconductor layer contact hole.
제 1 항에 있어서,
상기 각 스위칭 영역에 구비된 폴리실리콘 반도체층은 상기 제 1 및 제 2 게이트 배선과 각각 2회씩 교차하는 형태를 이루도록 다수 절곡된 구조를 갖는 것이 특징인 어레이 기판.
The method of claim 1,
And a plurality of polysilicon semiconductor layers provided in the switching regions have a plurality of bent structures to cross each of the first and second gate lines twice.
제 2 항에 있어서,
상기 각 폴리실리콘 반도체층은 상기 스위칭 영역의 중앙부를 기준으로 상하 선대칭 구조를 이루는 것이 특징인 어레이 기판.
The method of claim 2,
And each of the polysilicon semiconductor layers has an up-and-down linear symmetry structure based on a central portion of the switching region.
제 1 항에 있어서,
상기 데이터 배선 위에 상기 각 드레인 전극을 노출시키는 드레인 콘택홀이 구비된 평탄화층이 구비되며, 상기 제1화소전극 및 제2화소전극은 각각 상기 평탄화층 상부에 상기 드레인 전극과 접촉하는 것이 특징인 어레이 기판.
The method of claim 1,
And a planarization layer having a drain contact hole exposing each drain electrode on the data line, wherein the first pixel electrode and the second pixel electrode contact the drain electrode on the planarization layer, respectively. Board.
제 4 항에 있어서,
상기 평탄화층 상부에 형성되며, 서로 좌우로 이웃하는 2개의 스위칭 영역에 구비된 4개의 드레인 콘택홀로 둘러싸인 영역에 배치된 패턴드 스페이서를 더 포함하는 것이 특징인 어레이 기판.
The method of claim 4, wherein
And a patterned spacer formed on the planarization layer and disposed in an area surrounded by four drain contact holes provided in two switching areas adjacent to each other.
제 4 항에 있어서,
상기 평탄화층과 상기 화소전극 사이에는 순차적으로 상기 각 스위칭 영역에 대응하여 제 1 개구를 갖는 공통전극과 상기 공통전극을 덮는 보호층이 형성된 것이 특징인 어레이 기판. The method of claim 4, wherein
And a passivation layer covering the common electrode and a common electrode having a first opening sequentially corresponding to the respective switching regions, between the planarization layer and the pixel electrode. 제 6 항에 있어서,
상기 제 1 간격은 상기 스위칭 영역의 상하 폭이 되며, 상기 제 2 간격은 상기 제 1 및 제 2 화소영역을 합한 폭이 되는 것이 특징인 어레이 기판. The method of claim 6,
And the first interval is a vertical width of the switching region, and the second interval is a sum of the widths of the first and second pixel regions. 제 1 항에 있어서, 상기 게이트전극은 상기 폴리실리콘 반도체층의 제1영역 및 제2영역 상부에 각각 2개씩 배치된 이중게이트전극 구조를 형성하는 것이 특징인 어레이기판.
The array substrate of claim 1, wherein each of the gate electrodes forms a double gate electrode structure disposed on the first region and the second region of the polysilicon semiconductor layer.
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