KR102195275B1 - Method of forming contact hole and array substrate applying to the same - Google Patents

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Abstract

본 발명은, 다수의 화소영역을 갖는 표시영역과 이의 외측으로 비표시영역이 정의되며, 상기 다수의 각 화소영역에는 하나 이상의 콘택홀이 구비되며 박막트랜지스터와 상기 박막트랜지스터의 드레인 전극과 연결된 화소전극이 구비되고, 상기 콘택홀을 통해 제 1 패턴과 제 2 패턴이 서로 접촉하는 구성을 이루는 어레이 기판에 있어서, 상기 콘택홀은 상기 제 1 패턴의 일 끝단의 소정폭의 표면과 상기 일끝단의 측면 및 상기 제 1 패턴이 형성된 층 표면을 노출시키는 형태를 가지며, 상기 제 2 패턴은 상기 콘택홀 내부에서 상기 제 1 패턴의 일끝단의 소정폭의 표면 및 측면과 접촉하는 구성을 이루는 것이 특징인 어레이 기판 및 콘택홀 형성 방법을 제공한다.In the present invention, a display area having a plurality of pixel areas and a non-display area are defined outside the display area, and each of the plurality of pixel areas includes one or more contact holes, and a pixel electrode connected to a thin film transistor and a drain electrode of the thin film transistor In the array substrate having a configuration in which the first pattern and the second pattern are in contact with each other through the contact hole, the contact hole has a surface having a predetermined width at one end of the first pattern and a side surface of the one end And exposing the surface of the layer on which the first pattern is formed, wherein the second pattern contacts a surface and a side surface of a predetermined width of one end of the first pattern within the contact hole. A method of forming a substrate and a contact hole is provided.

Description

콘택홀 형성 방법 및 이를 적용한 어레이 기판{Method of forming contact hole and array substrate applying to the same} Method of forming contact hole and array substrate applying to the same}

본 발명은 개구율을 향상시킬 수 있는 콘택홀 형성 방법 및 이를 적용한 어레이 기판에 관한 것이다.
The present invention relates to a method of forming a contact hole capable of improving an aperture ratio and an array substrate to which the same is applied.

근래에 들어 사회가 본격적인 정보화 시대로 접어듦에 따라 대량의 정보를 처리 및 표시하는 디스플레이(display) 분야가 급속도로 발전해 왔고, 최근에는 특히 박형화, 경량화, 저소비전력화의 우수한 성능을 지닌 평판표시장치로서 액정표시장치 또는 유기전계 발광소자가 개발되어 기존의 브라운관(Cathode Ray Tube : CRT)을 대체하고 있다.In recent years, as society enters the era of full-fledged information, the field of display processing and displaying a large amount of information has developed rapidly, and in recent years, it is especially a flat panel display device with excellent performance of thinner, lighter, and low power consumption. Liquid crystal displays or organic electroluminescent devices have been developed to replace the existing cathode ray tube (CRT).

액정표시장치 중에서는 각 화소(pixel)별로 전압의 온(on),오프(off)를 조절할 수 있는 스위칭 소자인 박막트랜지스터가 구비된 어레이 기판을 포함하는 액티브 매트릭스형 액정표시장치가 해상도 및 동영상 구현능력이 뛰어나 가장 주목받고 있다.Among liquid crystal displays, an active matrix type liquid crystal display device including an array substrate equipped with a thin film transistor, which is a switching element capable of adjusting voltage on and off for each pixel, realizes resolution and video. It is attracting the most attention because of its ability.

또한, 유기전계 발광소자는 높은 휘도와 낮은 동작 전압 특성을 가지며, 스스로 빛을 내는 자체발광형이기 때문에 명암대비(contrast ratio)가 크고, 초박형 디스플레이의 구현이 가능하며, 응답시간이 수 마이크로초(㎲) 정도로 동화상 구현이 쉽고, 시야각의 제한이 없으며 저온에서도 안정적이고, 직류 5 내지 15V의 낮은 전압으로 구동하므로 구동회로의 제작 및 설계가 용이하므로 최근 평판표시장치로서 주목 받고 있다. In addition, the organic light emitting device has high luminance and low operating voltage characteristics, and is a self-luminous type that emits light by itself, so the contrast ratio is large, it is possible to implement an ultra-thin display, and the response time is several microseconds ( ㎲) is easy to implement a moving image, there is no limit on the viewing angle, it is stable even at low temperatures, and it is driven by a low voltage of 5 to 15V DC, so that it is easy to manufacture and design a driving circuit, and thus, it has recently attracted attention as a flat panel display device.

이러한 액정표시장치와 유기전계 발광소자에 있어서 공통적으로 화소영역 각각을 온(on)/오프(off) 제거하기 위해서 필수적으로 스위칭 소자인 박막트랜지스터를 구비한 어레이 기판이 구성된다. In such a liquid crystal display device and an organic light emitting device, an array substrate having a thin film transistor, which is essentially a switching device, is formed in order to remove each pixel region on/off in common.

상기 어레이 기판에는 서로 교차하여 화소영역을 정의하는 게이트 및 데이터 배선과, 각 화소영역 내에 스위칭 소자인 박막트랜지스터가 구비되고 있다.The array substrate is provided with a gate and a data line crossing each other to define a pixel region, and a thin film transistor as a switching element in each pixel region.

또한, 각 화소영역에는 화소전극이 상기 박막트랜지스터와 연결되며 구비되고 있다.In addition, a pixel electrode is provided in each pixel region to be connected to the thin film transistor.

조금 더 상세히 일례로서 액정표시장치에 구비되는 어레이 기판의 평면도를 참고하여 어레이 기판의 대해 설명한다.As an example in more detail, an array substrate will be described with reference to a plan view of an array substrate provided in a liquid crystal display.

도 1은 종래의 액정표시장치용 어레이 기판의 표시영역에 구비된 하나의 화소영역에 대한 평면도이다. 1 is a plan view of one pixel area provided in a display area of an array substrate for a conventional liquid crystal display device.

도시한 바와 같이, 종래의 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판(1)에는 일 방향을 따라 다수의 게이트 배선(43)이 형성되어 있으며, 상기 다수의 각 게이트 배선(43)과 교차하여 화소영역(P)을 정의하며 다수의 데이터 배선(51)이 형성되어 있다. As shown, a plurality of gate wires 43 are formed along one direction on the array substrate 1 for a conventional fringe field switching mode liquid crystal display device, and the pixels cross each of the plurality of gate wires 43 A region P is defined, and a plurality of data lines 51 are formed.

그리고 상기 각 게이트 배선(43)과 데이터 배선(51)에 의해 포획된 영역인 각 화소영역(P)에는 상기 게이트 배선(43) 및 데이터 배선(51)과 연결되는 박막트랜지스터(Tr)가 형성되어 있다.In addition, a thin film transistor Tr connected to the gate line 43 and the data line 51 is formed in each pixel area P, which is an area captured by each of the gate lines 43 and the data lines 51. have.

상기 박막트랜지스터(Tr)는 게이트 전극(45)과 게이트 절연막(미도시)과 반도체층(미도시)과 서로 이격하는 소스 및 드레인 전극(55, 58)으로 구성되고 있다.The thin film transistor Tr includes a gate electrode 45, a gate insulating layer (not shown), a semiconductor layer (not shown), and source and drain electrodes 55 and 58 spaced apart from each other.

이때, 상기 게이트 전극(44a 44b)은 상기 게이트 배선(43) 그 자체의 일부와 상기 게이트 배선(43)에서 분기한 이중 게이트 전극 형태를 이루고 있으며, 상기 소스 전극(55)은 상기 데이터 배선(51)이 그 자체로 형성되고 있으며, 상기 드레인 전극(58)은 화소전극(60)과 전기적 연결을 위해 화소영역(P)의 중앙부 또는 일 측부 즉, 상기 게이트 배선(43)의 외측으로 길게 연장 형성되고 있다.In this case, the gate electrode 44a 44b forms a part of the gate wiring 43 itself and a double gate electrode branched from the gate wiring 43, and the source electrode 55 is the data line 51 ) Is formed by itself, and the drain electrode 58 is formed to extend long to the center or one side of the pixel region P, that is, to the outside of the gate wiring 43 for electrical connection with the pixel electrode 60 Has become.

한편, 상기 박막트랜지스터(Tr)를 덮으며 제 1 보호층(미도시) 및 제 2 보호층(미도시)이 구비되고 있으며, 상기 제 1 보호층(미도시)에는 상기 박막트랜지스터(Tr)의 드레인 전극(56)을 노출시키는 드레인 콘택홀(dch)이 구비되고 있다. Meanwhile, a first protective layer (not shown) and a second protective layer (not shown) are provided to cover the thin film transistor Tr, and the first protective layer (not shown) includes the thin film transistor Tr. A drain contact hole dch exposing the drain electrode 56 is provided.

그리고 상기 제 제 1 보호층(미도시) 상부에는 상기 드레인 콘택홀(dch)을 통해 상기 드레인 전극(56)의 표면과 접촉하며 각 화소영역(P)에 대해 화소전극(60)이 형성되고 있다.Further, a pixel electrode 60 is formed on the first protective layer (not shown) in contact with the surface of the drain electrode 56 through the drain contact hole dch and for each pixel region P. .

또한, 도면에 나타나지 않았지만, 상기 화소전극(60) 위로 절연층(미도시)을 개재하여 표시영역 전면에 상기 화소전극(60)에 대응하여 다수의 바(bar) 형태의 개구(op)를 갖는 공통전극(70)이 형성되고 있다. In addition, although not shown in the drawing, the pixel electrode 60 has a plurality of bar-shaped openings op corresponding to the pixel electrode 60 in the entire display area through an insulating layer (not shown). The common electrode 70 is formed.

이러한 구조를 갖는 종래의 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판(1)의 경우, 각 화소영역(P) 내에서 다수의 콘택홀(sch, dch)이 구비되고 있다.In the case of the conventional array substrate 1 for a fringe field switching mode liquid crystal display device having such a structure, a plurality of contact holes sch and dch are provided in each pixel region P.

이러한 다수의 각 콘택홀(sch, dch)은 일반적으로 제조 공정시의 미스얼라인(msialign) 등을 고려하여 항상 상기 콘택홀(sch, dch)을 통해 노출되어야 하는 층의 일정 부분을 패드로 하고, 상기 패드에 대해 형성하게 된다.Each of these contact holes (sch, dch) is generally made of a certain portion of the layer to be exposed through the contact holes (sch, dch) as a pad in consideration of misalignment during the manufacturing process. , Formed for the pad.

일례로 반도체층(41)에 있어 이와 소스 전극 및 드레인 전극(55, 58)을 접촉시키기 위해 상기 반도체층(41)의 일정 부분을 패드로 하여 상기 각 패드를 노출시키기 위해 게이트 절연막(미도시) 및 층간절연막(미도시)에 대해 반도체층 콘택홀(sch)을 형성함으로서 상기 반도체층(41)의 패드의 표면을 노출시키고 있다.For example, in order to contact the source electrode and drain electrodes 55 and 58 with the semiconductor layer 41, a gate insulating layer (not shown) to expose the respective pads by using a certain portion of the semiconductor layer 41 as a pad And by forming a semiconductor layer contact hole (sch) in the interlayer insulating film (not shown), the surface of the pad of the semiconductor layer 41 is exposed.

또 따른 일례로 상기 드레인 콘택홀(dch)은 상기 드레인 전극(58)의 일부를 패드로 하여 상기 드레인 전극 패드에 대해 제 1 보호층(미도시)을 제거시켜 상기 드레인 전극(58)의 표면을 노출시키는 형태로 형성되고 있다.As another example, in the drain contact hole dch, a first protective layer (not shown) is removed from the drain electrode pad by using a part of the drain electrode 58 as a pad, thereby forming a surface of the drain electrode 58. It is formed in the form of exposing.

이렇게 각 화소영역(P) 내에 구비되는 다수의 콘택홀(sch, dch)이 구비되는 부분은 각 화소영역(P) 내에서 실제 화상을 표시하는 영역이 되지 않으며, 비표시영역을 이루게 되므로 실제 화소영역(P)에 있어 개구율을 저하시키는 요인이 되고 있다.In this way, a portion in which a plurality of contact holes (sch, dch) provided in each pixel area (P) is provided does not become an area that displays an actual image in each pixel area (P), but forms a non-display area, so the actual pixel It is a factor of lowering the aperture ratio in the region P.

한편, 전술한 구성을 갖는 어레이 기판(1)은 컬러필터층이 구비된 대향기판(미도시)과 액정층을 개재하여 합착되어 액정표시장치(미도시)를 이루거나, 또는 각 화소영역(P) 내에 유기전계 발광 다이오드(미도시)를 구비한 후 인캡슐레이션 기판(미도시)과 합착하여 유기전계 발광소자(미도시)를 이룸으로서 TV 등의 대형 표시장치에 이용되기도 하고, 또는 상대적으로 그 크기가 작은 표시영역을 포함하는 개인용 휴대기기 예를들면 스마트폰, 테블릿 PC 등에 이용되고 있다.On the other hand, the array substrate 1 having the above-described configuration is bonded to a counter substrate (not shown) with a color filter layer through a liquid crystal layer to form a liquid crystal display device (not shown), or each pixel area P An organic light emitting diode (not shown) is provided inside and then bonded to an encapsulation substrate (not shown) to form an organic light emitting device (not shown), which is used in large display devices such as TVs, or relatively It is used in personal portable devices including a small display area, for example, smart phones and tablet PCs.

그리고 이러한 대형 및 소형 표시장치는 고해상도의 사양을 갖춤으로서 표시품질이 우수한 제품이 선호되고 있다.In addition, such large and small display devices have high-resolution specifications, and thus, products having excellent display quality are preferred.

표시장치에 있어서 해상도라 함은 단위 면적당 표시되는 화소수(PPI:pixel per inch)로 정의되며, 고해상도 제품이라 함은 통상 300PPI(pixel per inch) 이상인 제품을 의미하고 있으며, 최근에는 500PPI 이상의 초고해상도를 갖는 표시장치 또한 요구되고 있다. In a display device, resolution is defined as the number of pixels displayed per unit area (PPI: pixel per inch), and high-resolution products generally mean products with 300 PPI (pixel per inch) or higher, and recently, ultra-high resolution of 500 PPI or higher. A display device having a is also in demand.

한편, 표시장치에 있어서 고해상도를 구현하기 위해서는 단위면적당 구현되는 화소영역의 수를 늘려야 하므로 이를 실현시키기 위해서는 각 화소영역의 크기를 줄여야 하지만, 화소영역의 크기를 줄이는 것은 표시장치를 이루는 구성요소와 이들 구성요소의 배치 및 화소영역의 개구율 등이 고려되어야 하므로 어려움이 있는 실정이다.On the other hand, in order to realize high resolution in a display device, the number of pixel areas to be implemented per unit area must be increased, so to realize this, the size of each pixel area must be reduced, but reducing the size of the pixel area is Since the arrangement of elements and the aperture ratio of the pixel area must be considered, there is a difficulty.

특히, 표시장치에 있어, 개구율은 고해상도를 구현하기 위한 매우 중요한 요소가 되고 있으며, 고해상도 제품 구현을 위해선 우선적으로 고개구율 특성이 확보되어야 한다.In particular, in a display device, the aperture ratio has become a very important factor for realizing a high resolution, and in order to implement a high resolution product, a high aperture ratio characteristic must be secured first.

어레이 기판이 고개구율 특성을 확보하기 위해서는 각 화소영역 내에서 비표시영역은 되도록 그 면적을 줄이고, 실제 화상을 표시하기 위한 표시영역 즉 화소전극의 면적은 넓혀야 한다.In order for the array substrate to secure high aperture characteristics, the area of the non-display area within each pixel area should be reduced, and the area of the display area for displaying an actual image, that is, the area of the pixel electrode should be widened.

한편, 각 화소영역 내에서 비표시영역은 다수의 콘택홀(sch, dch)이 포함되고 있으며, 이러한 다수의 콘택홀(sch, dch)의 크기를 줄이거나 또는 상기 각 콘택홀의 개구를 통해 노출되는 부분의 면적을 줄임으로서 개구율을 향상시킬 수 있다.Meanwhile, the non-display area within each pixel area includes a plurality of contact holes (sch, dch), and the size of the plurality of contact holes (sch, dch) is reduced or exposed through the opening of each contact hole. The aperture ratio can be improved by reducing the area of the part.

하지만, 종래의 어레이 기판에 구현되는 콘택홀 구조를 통해서는 콘택홀 자체의 면적 및 콘택홀의 개구를 통해 노출되는 부분의 면적을 줄일 수 없으며, 따라서 콘택홀 면적 또는 상기 각 콘택홀의 개구를 통해 노출되는 부분의 면적을 최소화하여 개구율을 향상시킬 수 있는 어레이 기판이 요구되고 있는 실정이다.
However, through the contact hole structure implemented in the conventional array substrate, the area of the contact hole itself and the area of the portion exposed through the opening of the contact hole cannot be reduced. Therefore, the area of the contact hole or the area exposed through the opening of each contact hole There is a demand for an array substrate capable of improving the aperture ratio by minimizing the area of the portion.

본 발명은 이러한 문제를 해결하기 위해 안출된 것으로, 화소영역 내의 개구율을 향상시킬 수 있는 콘택홀 형성 방법 및 각 화소영역에 구비되는 각 콘택홀 면적 또는 상기 각 콘택홀의 개구를 통해 노출되는 부분의 면적을 을 최소화함으로서 개구율을 향상시킬 수 있는 구성을 갖는 어레이 기판을 제공하는 것을 그 목적으로 한다.
The present invention was conceived to solve this problem, and a method of forming a contact hole capable of improving an aperture ratio in a pixel region, and an area of each contact hole provided in each pixel region or an area of a portion exposed through the opening of each contact hole. It is an object of the present invention to provide an array substrate having a configuration capable of improving an aperture ratio by minimizing a.

전술한 바와 같은 목적을 달성하기 위한 본 발명의 일 실시예에 따른 어레이 기판은, 다수의 화소영역을 갖는 표시영역과 이의 외측으로 비표시영역이 정의되며, 상기 다수의 각 화소영역에는 하나 이상의 콘택홀이 구비되며 박막트랜지스터와 상기 박막트랜지스터의 드레인 전극과 연결된 화소전극이 구비되고, 상기 콘택홀을 통해 제 1 패턴과 제 2 패턴이 서로 접촉하는 구성을 이루는 어레이 기판에 있어서, 상기 콘택홀은 상기 제 1 패턴의 일 끝단의 소정폭의 표면과 상기 일끝단의 측면 및 상기 제 1 패턴이 형성된 층 표면을 노출시키는 형태를 가지며, 상기 제 2 패턴은 상기 콘택홀 내부에서 상기 제 1 패턴의 일끝단의 소정폭의 표면 및 측면과 접촉하는 구성을 이루는 것이 특징이다.In the array substrate according to an embodiment of the present invention for achieving the above object, a display area having a plurality of pixel areas and a non-display area are defined outside the display area, and at least one contact is formed in each of the plurality of pixel areas. In an array substrate in which a hole is provided, a thin film transistor and a pixel electrode connected to a drain electrode of the thin film transistor are provided, and a first pattern and a second pattern contact each other through the contact hole, the contact hole is A surface of a predetermined width of one end of the first pattern, a side surface of the one end, and a surface of the layer on which the first pattern is formed are exposed, and the second pattern is one end of the first pattern within the contact hole. It is characterized by forming a configuration in contact with the surface and side surfaces of a predetermined width.

이때, 상기 제 1 패턴은 상기 드레인 전극이 되고, 상기 제 2 패턴은 상기 화소전극을 이루는 것이 특징이다.In this case, the first pattern becomes the drain electrode, and the second pattern constitutes the pixel electrode.

또한, 상기 박막트랜지스터는 순차 적층된 형태로 폴리실리콘의 반도체층과, 게이트 절연막과, 게이트 전극과, 상기 폴리실리콘의 반도체층을 노출시키는 반도체층 콘택홀을 구비한 층간절연막과, 상기 반도체층 콘택홀을 통해 상기 폴리실리콘의 반도체층과 각각 접촉하며 서로 이격하는 소스 전극 및 상기 드레인 전극의 구성을 갖는 것이 특징이며, 상기 반도체층 콘택홀은 상기 반도체층의 일끝단의 소정폭의 표면 및 측면과 상기 어레이 기판의 표면을 노출시키는 것이 특징이다.In addition, the thin film transistor is a polysilicon semiconductor layer, a gate insulating film, a gate electrode, an interlayer insulating film having a semiconductor layer contact hole exposing the semiconductor layer of the polysilicon, and the semiconductor layer contact in a sequentially stacked form. It is characterized in that it has a configuration of a source electrode and a drain electrode that are respectively in contact with the semiconductor layer of the polysilicon through a hole and are spaced apart from each other, and the semiconductor layer contact hole includes a surface and a side surface of a predetermined width of one end of the semiconductor layer. It is characterized by exposing the surface of the array substrate.

한편, 상기 어레이 기판은 COG(chio on gate) 또는 GIP(gate in panel) 구조 표시장치용 어레이 기판이 되며, 상기 비표시영역에는 제 1 및 제 2 구동소자가 더욱 구비되며, 상기 제 1 구동소자는 이를 구성하는 제 1 구동패턴에 대응하여 상기 콘택홀이 구비되며, 상기 콘택홀을 통해 상기 제 2 구동소자의 제 2 구동패턴이 상기 제 1 구동패턴과 접촉하는 것이 특징이다.Meanwhile, the array substrate is an array substrate for a COG (chio on gate) or GIP (gate in panel) structure display device, and first and second driving elements are further provided in the non-display area, and the first driving element Is characterized in that the contact hole is provided in correspondence with the first driving pattern constituting the same, and the second driving pattern of the second driving element contacts the first driving pattern through the contact hole.

이때, 상기 제 1 및 제 2 구동소자는 각각 구동용 박막트랜지스터 또는 커패시터인 것이 특징이다.In this case, the first and second driving elements are characterized in that each is a driving thin film transistor or a capacitor.

그리고 상기 어레이 기판에는 상기 박막트랜지스터의 게이트 전극과 연결되며 제 1 방향으로 연장하는 게이트 배선과, 상기 박막트랜지스터의 소스 전극과 연결되며 상기 제 1 방향과 교차하는 제 2 방향으로 연장하며 상기 게이트 배선과 더불어 상기 화소영역을 정의하는 데이터 배선이 더 구비된다.And the array substrate is connected to the gate electrode of the thin film transistor and extending in a first direction, the gate wiring is connected to the source electrode of the thin film transistor and extends in a second direction crossing the first direction, and the gate wiring and In addition, a data line defining the pixel area is further provided.

또한, 상기 어레이 기판에는 상기 박막트랜지스터 위로 상기 표시영역 전면에 제 1 보호층이 구비되며, 상기 화소전극은 상기 제 1 보호층 상부에 형성되며, 상기 콘택홀은 상기 제 1 보호층에 구비된 것이 특징이며, 이때, 상기 화소전극 위로 제 2 보호층이 형성되며, 상기 제 2 보호층 위로 상기 화소전극에 대해 다수의 바(bar) 형태를 갖는 제 1 개구를 구비한 공통전극이 형성된 것이 특징이다.In addition, the array substrate is provided with a first protective layer over the thin film transistor and over the display area, the pixel electrode is formed over the first protective layer, and the contact hole is provided in the first protective layer. In this case, a second protective layer is formed over the pixel electrode, and a common electrode having a plurality of bar-shaped first openings for the pixel electrode is formed over the second protective layer. .

그리고 상기 어레이 기판은 액정표시장치용 어레이 기판 또는 유기전계 발광소자용 어레이 기판이 것이 특징이다.In addition, the array substrate is characterized in that it is an array substrate for a liquid crystal display device or an array substrate for an organic light emitting device.

본 발명의 일 실시예에 따른 콘택홀 형성 방법은, 기판 상에 제 1 패턴을 형성하는 단계와; 상기 제 1 패턴 위로 절연층을 형성하는 단계와; 상기 절연층에 대해 상기 제 1 패턴의 일 끝단의 표면 소정폭과 측면을 노출하는 형태의 콘택홀을 형성하는 단계와; 상기 절연층 위로 상기 콘택홀 내부에서 상기 제 1 패턴의 일끝단의 표면 및 측면과 접촉하는 제 2 패턴을 형성하는 단계를 포함한다.A method of forming a contact hole according to an embodiment of the present invention includes the steps of forming a first pattern on a substrate; Forming an insulating layer over the first pattern; Forming a contact hole for exposing a predetermined width and a side surface of one end of the first pattern to the insulating layer; And forming a second pattern on the insulating layer and in contact with the surface and side surfaces of one end of the first pattern in the contact hole.

본 발명의 실시예에 따른 어레이 기판은, 제 1 패턴에 대해 이를 노출시키는 콘택홀은 그 개구에 대해 상기 제 1 패턴의 표면 전면이 노출된 형태가 아닌 상기 제 1 패턴의 일끝단의 소정폭의 표면 및 측면과 상기 제 1 패턴이 형성된 층의 표면이 노출되도록 하는 형태로 구비되며 제 2 패턴은 상기 콘택홀 내부에서 상기 제 1 패턴의 소정폭의 표면 및 측면과 접촉하는 형태를 이룸으로서 상기 콘택홀을 통해 노출되는 제 1 패턴의 면적으로 줄일 수 있다.In the array substrate according to the embodiment of the present invention, the contact hole exposing the first pattern has a predetermined width at one end of the first pattern, not in a form in which the entire surface of the first pattern is exposed to the opening. The contact is provided in a form such that the surface and side surfaces and the surface of the layer on which the first pattern is formed are exposed, and the second pattern contacts the surface and side surfaces of the first pattern within the contact hole. It can be reduced to the area of the first pattern exposed through the hole.

따라서 본 발명의 실시예에 따른 어레이 기판은은 상기 각 화소영역 내에서 콘택홀을 통해 노출되는 제 1 패턴의 면적을 최소화할 수 있으므로 개구율을 향상시키는 효과가 있다. Accordingly, the array substrate according to the exemplary embodiment of the present invention can minimize the area of the first pattern exposed through the contact hole in each of the pixel regions, thereby improving the aperture ratio.

나아가 본 발명에 따른 액정표시장치는 개구율이 향상됨으로서 고해상도의 고품의 표시장치를 구현할 수 있는 장점이 있다. Furthermore, the liquid crystal display device according to the present invention has an advantage of implementing a high-quality display device with high resolution by improving an aperture ratio.

또한, 본 발명의 실시예에 따른 어레이 기판이 COG(chio on gate) 또는 GIP(gate in panel) 구조를 이루는 경우, 표시영역 외측의 비표시영역에 대해서도 구동요소간 전기적 연결이 전술한 바와같은 형태의 콘택홀 구조로서 이루어지도록 함으로서 비표시영역의 폭을 줄여 네로우 베젤을 구현하는 효과를 갖는다.
In addition, when the array substrate according to the embodiment of the present invention has a chio on gate (COG) or gate in panel (GIP) structure, the electrical connection between the driving elements is as described above even in the non-display area outside the display area. By making it as a contact hole structure of, it has the effect of implementing a narrow bezel by reducing the width of the non-display area.

도 1은 종래의 액정표시장치용 어레이 기판의 표시영역에 구비된 하나의 화소영역에 대한 평면도.
도 2는 본 발명의 실시예에 따른 어레이 기판에 있어서 콘택홀이 형성된 부분에 대한 단면도로서, 하부패드와 콘택홀 및 상기 하부패드와 연결된 연결패턴을 도시한 단면도.
도 3은 비교예로서 종래의 콘택홀이 형성된 부분에 대한 단면도로서, 하부패드와 콘택홀 및 상기 하부패드와 연결된 연결패턴을 도시한 단면도.
도 4는 본 발명의 일 실시예에 따른 어레이 기판의 표시영역 내의 하나의 화소영역에 대한 평면도.
도 5는 도 4를 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 단면도.
도 6은 도 4를 절단선 Ⅵ-Ⅵ를 따라 절단한 부분에 대한 단면도.
도 7은 본 발명의 일 실시예에 따른 GIP 또는 COG 타입 표시장치용 어레이 기판의 비표시영역에 구비되는 콘택홀을 구비한 일 구성요소에 대한 평면도.
도 8은 종래의 GIP 또는 COG 타입 표시장치용 어레이 기판의 비표시영역에 구비되는 콘택홀을 구비한 일 구성요소에 대한 평면도.1 is a plan view of one pixel area provided in a display area of an array substrate for a conventional liquid crystal display device.
2 is a cross-sectional view of a portion in which a contact hole is formed in an array substrate according to an exemplary embodiment of the present invention, showing a lower pad and a contact hole, and a connection pattern connected to the lower pad.
3 is a cross-sectional view of a portion in which a conventional contact hole is formed as a comparative example, and is a cross-sectional view illustrating a lower pad, a contact hole, and a connection pattern connected to the lower pad.
4 is a plan view of one pixel area in a display area of an array substrate according to an exemplary embodiment of the present invention.
5 is a cross-sectional view of a portion of FIG. 4 taken along the cutting line V-V.
6 is a cross-sectional view of a portion of FIG. 4 taken along the cutting line VI-VI.
7 is a plan view of a component having a contact hole provided in a non-display area of an array substrate for a GIP or COG type display device according to an embodiment of the present invention.
8 is a plan view of a component having a contact hole provided in a non-display area of an array substrate for a conventional GIP or COG type display device.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명한다.Hereinafter, preferred embodiments of the present invention will be described with reference to the accompanying drawings.

우선, 본 발명의 실시예에 따른 콘택홀 형태 및 콘택홀 형성 방법에 대해 설명한다.First, a contact hole shape and a contact hole forming method according to an embodiment of the present invention will be described.

도 2는 본 발명의 실시예에 따른 어레이 기판에 있어서 콘택홀이 형성된 부분에 대한 단면도로서, 하부패드와 콘택홀 및 상기 하부패드와 연결된 연결패턴을 도시한 단면도이며, 도 3은 비교예로서 종래의 콘택홀이 형성된 부분에 대한 단면도로서, 하부패드와 콘택홀 및 상기 하부패드와 연결된 연결패턴을 도시한 단면도이다. 이때, 상기 본 발명의 실시예 및 비교예에 따른 어레이 기판에 있어 상기 콘택홀이 형성된 부분은 일례로 드레인 콘택홀이 형성된 부분으로 상기 하부패드는 드레인 전극, 상기 콘택홀은 드레인 콘택홀, 상기 연결패턴은 화소전극이 될 수 있다. 2 is a cross-sectional view of a portion in which a contact hole is formed in an array substrate according to an embodiment of the present invention, and is a cross-sectional view showing a lower pad, a contact hole, and a connection pattern connected to the lower pad, and FIG. 3 is a conventional comparative example A cross-sectional view of a portion in which the contact hole of is formed, and is a cross-sectional view illustrating a lower pad, a contact hole, and a connection pattern connected to the lower pad. In this case, in the array substrate according to the embodiment and the comparative example of the present invention, the contact hole is formed, for example, a drain contact hole is formed, and the lower pad is a drain electrode, the contact hole is a drain contact hole, and the connection The pattern can be a pixel electrode.

도 2에 도시한 바와같이, 본 발명의 실시예에 따른 어레이 기판에 구비되는 콘택홀(ch1)은 부분의 단면을 살펴보면, 연결패턴(150)과 접촉하기 위한 하부패드(136)가 제 1 폭(w1)을 가지며 형성되고 있다.As shown in FIG. 2, when looking at a cross section of the contact hole ch1 provided in the array substrate according to the embodiment of the present invention, the lower pad 136 for contacting the connection pattern 150 has a first width. (w1) and is formed.

또한, 상기 하부패드(136)를 덮으며 절연물질층(140)(일례로 제 1 보호층)이 구비되고 있다.In addition, an insulating material layer 140 (for example, a first protective layer) is provided to cover the lower pad 136.

이때, 본 발명의 실시예에 따른 콘택홀 형성 방법에 따른 가장 특징적인 구성으로서 상기 절연물질층(140)에는 상기 하부패드(136)의 일측 표면 일부와 상기 하부패드(136) 외측으로 노출된 기판 또는 절연막(120)(일례로 게이트 절연막, 층간절연막)의 소정폭에 대응하여 이를 노출시키는 제 2 폭(w2)의 개구를 갖는 콘택홀(ch1)이 형성되고 있는 것이 특징이다. At this time, as the most characteristic configuration according to the method of forming a contact hole according to an embodiment of the present invention, the insulating material layer 140 includes a part of the surface of one side of the lower pad 136 and the substrate exposed to the outside of the lower pad 136 Alternatively, a contact hole ch1 having an opening having a second width w2 exposing the insulating layer 120 (eg, a gate insulating layer, an interlayer insulating layer) corresponding to a predetermined width is formed.

그리고 상기 콘택홀(ch1)이 구비된 상기 절연물질층(140) 위로 상기 콘택홀(ch1)을 통해 노출된 상기 하부패드(136)의 일측 표면 및 일측 측면과 상기 하부패드(136) 외측으로 노출된 상기 절연막(120)의 표면과 접촉하며 연결패턴(150)이 형성되고 있다. In addition, one surface and one side of the lower pad 136 exposed through the contact hole ch1 over the insulating material layer 140 having the contact hole ch1, and the lower pad 136 are exposed to the outside. The connection pattern 150 is formed in contact with the surface of the insulating layer 120.

이러한 구성을 갖는 본 발명의 실시예에 따른 콘택홀 구조는 상기 콘택홀(ch1) 자체가 상기 하부패턴(136)의 표면만을 완전히 노출시키는 형태를 갖지 않으므로 콘택홀(ch1) 중 상기 하부패드(136)에 의해 가려지지 않은 부분에 대해서는 빛을 투과시키는 형태를 가질 수 있으며, 상기 콘택홀(ch1) 내부에서 반드시 상기 하부패드(136) 표면 전체를 노출시키는 형태를 이루지 않아도 되므로 상기 하부패드(136)의 제 1 폭(w1)을 줄일 수 있는 장점이 있다.In the contact hole structure according to the embodiment of the present invention having such a configuration, since the contact hole ch1 itself does not have a shape that completely exposes only the surface of the lower pattern 136, the lower pad 136 of the contact hole ch1 The lower pad 136 may have a shape that transmits light to the portion not covered by ), and does not necessarily have a shape to expose the entire surface of the lower pad 136 inside the contact hole ch1. There is an advantage of reducing the first width w1 of.

즉, 비교예에 따른 종래의 어레이 기판에 구비되는 콘택홀 형태를 나타낸 도 3을 참조하면, 도시한 바와같이, 종래의 어레이 기판의 경우, 콘택홀(ch2)이 형성된 부분을 살펴보면, 하부패드(58)가 제 3 폭(w3)을 가지며 형성되고 있다. 이때, 상기 제 3 폭(w1)은 본 발명에 따른 어레이 기판에 구비되는 하부패드(도 2의 136)의 제 1 폭(도 2의 w1)보다 1.5배 내지 2배 정도 더 큰 값을 갖는다. 이는 종래의 콘택홀 형성 특성 상 상기 콘택홀(ch2)은 상기 콘택홀(ch2) 개구 전체에 대해 상기 하부패드(58)의 표면이 노출된 형태를 이루도록 형성되기 때문이다.
일례로 도 2 및 도 3을 참조하면 콘택홀(ch1, ch2)의 하부 개구의 폭(w2 = w4)이 일정하다고 가정하는 경우, 종래의 어레이 기판에 구비되는 하부패드(58)의 제 3 폭(w3)은 최소 상기 콘택홀(ch2) 하부 개구 폭인 제 4 폭(w4)을 포함하도록 형성되어야 함을 알 수 있다.That is, referring to FIG. 3 showing the shape of the contact hole provided in the conventional array substrate according to the comparative example, as shown, in the case of the conventional array substrate, looking at the portion where the contact hole ch2 is formed, the lower pad ( 58) has a third width w3 and is formed. In this case, the third width w1 has a value that is about 1.5 to 2 times greater than the first width (w1 in FIG. 2) of the lower pad (136 in FIG. 2) provided in the array substrate according to the present invention. This is because the contact hole ch2 is formed so that the surface of the lower pad 58 is exposed to the entire opening of the contact hole ch2 due to the conventional contact hole formation characteristics.
For example, referring to FIGS. 2 and 3, when it is assumed that the width of the lower openings of the contact holes ch1 and ch2 (w2 = w4) is constant, the third width of the lower pad 58 provided in the conventional array substrate It can be seen that (w3) should be formed to include at least the fourth width w4, which is the width of the lower opening of the contact hole ch2.

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하지만, 본 발명의 실시예에 따른 어레이 기판에 구비되는 하부패드(136)의 제 1 폭(w1)은 상기 콘택홀(ch1) 하부 개구의 제 2 폭(w2) 전체를 포함하지 않고 일부만을 포함하도록 형성됨으로서 상기 종래의 하부패드(58)의 제 3 폭(w3)보다 작게 됨을 알 수 있다.However, the first width w1 of the lower pad 136 provided in the array substrate according to the embodiment of the present invention does not include the entire second width w2 of the lower opening of the contact hole ch1, but includes only a portion. It can be seen that it is formed to be smaller than the third width w3 of the conventional lower pad 58.

한편, 이렇게 콘택홀(ch1)을 통해 상기 연결패턴(150)과 접촉하는 구성을 이루는 하부패드(136)의 폭이 줄어들면 상기 화소영역 내에서 상기 하부패드(136)가 자치하는 면적이 줄어들게 되며 이는 곧 화소영역 자체의 개구율을 향상시키게 됨을 알 수 있다. On the other hand, if the width of the lower pad 136 forming a configuration in contact with the connection pattern 150 through the contact hole ch1 is reduced, the area in which the lower pad 136 self-self in the pixel area decreases. It can be seen that this soon improves the aperture ratio of the pixel region itself.

따라서 본 발명의 실시예에 따른 콘택홀 형성 방법에 의한 콘택홀 구조가 비교예에 따른 종래의 콘택홀 구조대비 화소영역의 개구율 향상 측면에서 월등히 유리한 구조가 됨을 알 수 있다. Accordingly, it can be seen that the contact hole structure according to the method of forming a contact hole according to an exemplary embodiment of the present invention is an excellent structure in terms of improving the aperture ratio of the pixel region compared to the conventional contact hole structure according to the comparative example.

이러한 구조를 갖는 콘택홀의 형성 방법에 대해 도 2를 참조하여 간단히 설명한다.A method of forming a contact hole having such a structure will be briefly described with reference to FIG. 2.

우선, 기판 또는 절연막(120) 상에 하부패드(136)를 형성한다. 이러한 하부패드(136)는 종래의 하부패드(도 3의 58) 대비 작은 폭 또는 면적을 갖는 것이 특징이다.First, a lower pad 136 is formed on the substrate or the insulating layer 120. The lower pad 136 is characterized by having a smaller width or area than that of the conventional lower pad (58 in FIG. 3).

다음, 상기 하부패턴(136) 위로 절연물질층(140)을 형성한다. Next, an insulating material layer 140 is formed over the lower pattern 136.

이후, 상기 절연물질층(140)을 마스크 공정을 진행하여 패터닝함으로서 상기 하부패드(136)의 일끝단의 소정폭의 표면과 그 측면 및 상기 기판 또는 절연막(120)을 노출시키는 형태의 콘택홀(ch1)을 형성한다.Thereafter, the insulating material layer 140 is patterned by performing a masking process to expose the surface and side surfaces of one end of the lower pad 136 and the substrate or the insulating layer 120. ch1) is formed.

다음, 상기 절연물질층(140) 위로 상기 콘택홀(ch1) 내부에서 상기 하부패드(1396)의 일끝단 표면 및 측면과 접촉하는 연결패턴(160)을 형성함으로서 완성하게 된다.
Next, it is completed by forming a connection pattern 160 over the insulating material layer 140 and in contact with one end surface and a side surface of the lower pad 1396 in the contact hole ch1.

이후에는 전술한 콘택홀 구조가 적용된 본 발명의 실시예에 따른 어레이 기판에 대해 설명한다.Hereinafter, an array substrate according to an embodiment of the present invention to which the above-described contact hole structure is applied will be described.

도 4는 본 발명의 일 실시예에 따른 어레이 기판의 표시영역 내의 하나의 화소영역에 대한 평면도이다. 이때, 상기 어레이 기판은 일례로 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판을 나타내었다. 4 is a plan view of one pixel area in a display area of an array substrate according to an exemplary embodiment of the present invention. In this case, the array substrate is, for example, an array substrate for a fringe field switching mode liquid crystal display.

도시한 바와 같이, 본 발명의 실시예에 따른 어레이 기판(101)에는 제 1 방향으로 연장하며 저저항 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo), 몰리브덴합금(MoTi) 중 어느 하나 또는 둘 이상의 물질로 이루어진 다수의 게이트 배선(113)이 일정간격 이격하며 형성되어 있다.As shown, the array substrate 101 according to the embodiment of the present invention extends in a first direction and includes a low-resistance metallic material such as aluminum (Al), aluminum alloy (AlNd), copper (Cu), copper alloy, A plurality of gate wirings 113 made of any one or two or more of molybdenum (Mo) and molybdenum alloy (MoTi) are formed at regular intervals.

그리고 상기 저저항 금속 물질로 이루어지며 상기 제 1 방향과 교차하는 제 2 방향으로 연장하며 일정간격 이격하는 다수의 데이터 배선(130)이 형성되고 있다. In addition, a plurality of data wires 130 are formed of the low-resistance metal material, extending in a second direction crossing the first direction, and spaced apart at a predetermined interval.

이때, 상기 제 1 및 제 2 방향으로 연장함으로서 서로 교차하는 게이트 배선(113) 및 데이터 배선(130)에 의해 포획되는 영역이라 정의되는 다수의 화소영역(P)이 구비되고 있다.In this case, a plurality of pixel regions P defined as regions captured by the gate wiring 113 and the data wiring 130 crossing each other by extending in the first and second directions are provided.

그리고 다수의 각 화소영역(P)에는 상기 게이트 배선(113) 및 데이터 배선(130)과 연결되며 스위칭 소자인 박막트랜지스터(Tr)가 구비되고 있다. In addition, a thin film transistor Tr, which is connected to the gate line 113 and the data line 130 and is a switching element, is provided in each of the plurality of pixel regions P.

이때, 상기 각 화소영역(P)에 구비되는 박막트랜지스터(Tr)는 이격하는 제 1 및 제 2 게이트 전극(115a, 115b)이 구비되어 이중 게이트 전극 구조를 이루는 것을 일례로 보이고 있지만, 상기 게이트 전극(115)은 각 화소영역(P)별로 하나가 형성됨으로서 단일 게이트 전극 구조를 이룰 수도 있다. At this time, it is shown as an example that the thin film transistor Tr provided in each pixel region P is provided with spaced apart first and second gate electrodes 115a and 115b to form a double gate electrode structure, but the gate electrode One 115 is formed for each pixel region P, so that a single gate electrode structure may be formed.

이는 상기 반도체층(105)을 이동도 특성이 향상된 폴리실리콘 재질로 형성됨에 기인한 것으로 상기 반도체층(105)을 폴리실리콘이 아닌 비정질 실리콘 또는 산화물 반도체물로 형성 시에는 단일 게이트 전극 구조를 이루게 된다. This is due to the fact that the semiconductor layer 105 is formed of a polysilicon material having improved mobility characteristics, and when the semiconductor layer 105 is formed of an amorphous silicon or oxide semiconductor material instead of polysilicon, a single gate electrode structure is formed. .

한편, 폴리실리콘의 반도체층(105)을 구비한 박막트랜지스터(Tr)의 경우, 이동도 특성이 비정질 실리콘의 반도체층을 구비한 박막트랜지스터 대비 수 배 내지 수 백 배 더 우수하지만 오프 전류(Ioff)가 커지는 경향이 있으며, 이러한 오프 전류(Ioff)가 커지는 현상을 억제하기 위해 전술한 바와같이 이중 게이트 전극 구조를 이루도록 한 것이다.On the other hand, in the case of a thin film transistor (Tr) having a semiconductor layer of polysilicon 105, the mobility characteristics are several to several hundred times better than that of a thin film transistor having a semiconductor layer of amorphous silicon, but the off current (I off ) Tends to increase, and the double gate electrode structure is formed as described above in order to suppress the phenomenon that the off current I off increases.

이때, 상기 각 화소영역(P)에 구비되는 박막트랜지스터(Tr)에 있어 제 1 게이트 전극(115a)은 게이트 배선(113) 자체의 일부분이 되며, 제 2 게이트 전극(115b)은 상기 게이트 배선(113)에서 각 화소영역(P)으로 분기한 부분이 되도록 구성되고 있다. 이는 이중 게이트 전극 구조를 이루는 경우 개구율 저하를 저감시키기 위함이다. In this case, in the thin film transistor Tr provided in each pixel region P, the first gate electrode 115a becomes a part of the gate wiring 113 itself, and the second gate electrode 115b is the gate wiring ( It is configured to be a part divided into each pixel region P at 113). This is to reduce a decrease in the aperture ratio when forming a double gate electrode structure.

한편, 각 화소영역(P)에는 상기 게이트 전극(115) 외측으로 노출된 상기 반도체층(105)과 반도체층 콘택홀(sch)을 통해 접촉하며 서로 이격하는 소스 전극(133) 및 드레인 전극(136)이 형성되고 있다. 이러한 반도체층 콘택홀(sch)은 상기 게이트 전극(115)을 덮으며 상기 기판(101) 전면에 형성된 층간절연막(미도시)에 대해 형성되고 있다.Meanwhile, in each pixel region P, the semiconductor layer 105 exposed to the outside of the gate electrode 115 and the source electrode 133 and the drain electrode 136 are in contact through the semiconductor layer contact hole sch and spaced apart from each other. ) Is being formed. The semiconductor layer contact hole sch is formed for an interlayer insulating film (not shown) formed on the entire surface of the substrate 101 while covering the gate electrode 115.

이때, 상기 층간절연막(미도시)에 구비된 상기 반도체층 콘택홀(sch)은 본 발명의 실시예에 따른 콘택홀 구조가 적용된 것이 특징이며, 따라서 상기 각 반도체층 콘택홀(sch)은 상기 반도체층(105)의 일측단 표면 및 측면 및 상기 반도체층 콘택홀(sch) 외측으로 노출된 기판 또는 버퍼층(미도시) 표면을 노출시키는 형태를 이루는 것이 특징이다. At this time, the semiconductor layer contact hole (sch) provided in the interlayer insulating layer (not shown) is characterized in that the contact hole structure according to the embodiment of the present invention is applied, and therefore, each of the semiconductor layer contact holes (sch) is the semiconductor It is characterized in that the surface of one end and side surfaces of the layer 105 and the surface of the substrate or buffer layer (not shown) exposed outside the semiconductor layer contact hole sch are exposed.

또한, 상기 본 발명의 실시예에 따른 어레이 기판(101)은 화소영역(P)의 개구율 향상을 위해 상기 소스 전극(133)은 상기 데이터 배선(130) 자체의 일부를 이용하고 있는 것이 특징이다. In addition, the array substrate 101 according to the exemplary embodiment of the present invention is characterized in that the source electrode 133 uses a part of the data line 130 itself to improve the aperture ratio of the pixel region P.

이렇게 데이터 배선(130) 자체로서 그 일부가 소스 전극(133)을 이루는 경우 데이터 배선(130) 자체는 화소영역(P)의 경계에 위치하게 되며 이러한 데이터 배선(130)은 개구율을 저하시키는 구성요소가 되지 않으므로 통상적으로 화소영역(P) 내에 소스 전극(133)이 구비되는 어레이 기판(도 1의 1) 대비 더욱 개구율을 향상시킬 수 있다. In this way, when a part of the data line 130 itself forms the source electrode 133, the data line 130 itself is located at the boundary of the pixel region P, and the data line 130 is a component that lowers the aperture ratio. As compared to the array substrate (1 of FIG. 1) in which the source electrode 133 is usually provided in the pixel region P, the aperture ratio can be further improved.

한편, 상기 박막트랜지스터(Tr) 상부로 상기 표시영역 또는 상기 기판 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어지거나, 또는 유기절연물질 예를들면 포토아크릴로 이루어진 제 1 보호층(미도시)이 형성되고 있다. Meanwhile, an inorganic insulating material such as silicon oxide (SiO 2 ) or silicon nitride (SiNx) is formed on the display area or the entire surface of the substrate above the thin film transistor (Tr), or an organic insulating material such as photoacrylic. The formed first protective layer (not shown) is formed.

일례로 상기 제 1 보호층(미도시)이 포토아크릴로 이루어져 그 표면이 평탄한 형태를 갖도록 하는 것은 상기 게이트 및 데이터 배선(113, 130)과 박막트랜지스터(Tr)의 형성에 의한 단차의 영향을 최소화하기 위함이며, 특히 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판(101)의 경우 화소전극(150)과 공통전극(170)이 표시영역 전면에 대해 일정한 이격간격을 유지시키기 위함이다. For example, the fact that the first protective layer (not shown) is made of photoacrylic and has a flat surface minimizes the effect of the step difference due to the formation of the gate and data wirings 113 and 130 and the thin film transistor Tr. This is for the following purposes, and in particular, in the case of the array substrate 101 for a fringe field switching mode liquid crystal display device, the pixel electrode 150 and the common electrode 170 are to maintain a constant spacing with respect to the entire display area.

이때, 본 발명의 실시예에 따른 어레이 기판(101)에 있어 가장 특징적인 구성 중 하나로서 상기 제 1 보호층(미도시)에는 본 발명의 실시예에 따른 콘택홀 구조가 적용된 상기 박막트랜지스터(Tr)의 드레인 전극(136)을 노출시키는 드레인 콘택홀(dch)이 구비되고 있다.In this case, as one of the most characteristic configurations in the array substrate 101 according to the embodiment of the present invention, the first protective layer (not shown) is the thin film transistor Tr to which the contact hole structure according to the embodiment of the present invention is applied. A drain contact hole dch exposing the drain electrode 136 of) is provided.

즉, 상기 제 1 보호층(미도시)에 구비된 드레인 콘택홀(dch)은 상기 드레인 전극(136)의 일끝단의 표면 일부와 측면과 상기 드레인 전극(136) 외측으로 노출된 상기 층간절연막(미도시) 표면을 노출시키는 형태를 이루는 것이 특징이며, 이러한 드레인 콘택홀(dch)의 구조적 특징에 의해 상기 드레인 전극(136)은 종래의 어레이 기판(도 1의 1) 대비 1.5배 내지 2배 정도 작은 면적으로 갖도록 각 화소영역(P)에 대해 형성되는 것이 특징이다.That is, the drain contact hole dch provided in the first protective layer (not shown) includes a portion of the surface and a side surface of one end of the drain electrode 136 and the interlayer insulating layer exposed to the outside of the drain electrode 136 ( Not shown) is characterized in that the surface is exposed, and due to the structural characteristics of the drain contact hole (dch), the drain electrode 136 is about 1.5 to 2 times that of a conventional array substrate (1 in FIG. 1). It is characterized in that it is formed for each pixel area P to have a small area.

따라서 이러한 드레인 콘택홀(dch)의 구조적 특징에 의해 본 발명의 실시예에 따른 어레이 기판(101)은 각 화소영역(P) 내에서 상기 드레인 전극(136)에 의해 가려지게 되는 면적이 저감됨으로서 개구율이 종래의 어레이 기판(도 1의 1) 대비 향상되는 효과를 갖는다.Therefore, due to the structural characteristics of the drain contact hole dch, the array substrate 101 according to the exemplary embodiment of the present invention reduces the area covered by the drain electrode 136 in each pixel region P. Compared to this conventional array substrate (1 in Fig. 1), it has an improved effect.

한편, 그리고 이러한 제 1 보호층(미도시) 상부에는 표시영역 전면에 대응하여 투명한 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)로 이루어지며 각 화소영역(P) 별로 판 형태의 화소전극(150)이 구비되고 있다.On the other hand, the upper part of the first protective layer (not shown) is made of a transparent conductive material such as indium-tin-oxide (ITO) or indium-zinc-oxide (IZO), corresponding to the entire display area, and each pixel area ( Each P) is provided with a plate-shaped pixel electrode 150.

이때, 각 화소영역(P)에 형성된 화소전극(150)은 상기 스위칭 영역(TrA)에 구비된 드레인 전극(136)과 상기 드레인 콘택홀(dch)을 통해 접촉하는 구성을 이룬다. In this case, the pixel electrode 150 formed in each pixel region P is configured to contact the drain electrode 136 provided in the switching region TrA through the drain contact hole dch.

다음, 상기 화소전극(150) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어진 제 2 보호층(미도시)이 상기 기판(101) 전면에 구비되고 있으며, 상기 제 2 보호층(미도시) 위로 상기 표시영역 전면에 대응하여 투명한 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)로 이루어진 공통전극(170)이 형성되고 있다.Next, a second protective layer (not shown) made of an inorganic insulating material, for example, silicon oxide (SiO 2 ) or silicon nitride (SiNx), is provided on the entire surface of the substrate 101 on the pixel electrode 150, and the A common electrode 170 made of a transparent conductive material such as indium-tin-oxide (ITO) or indium-zinc-oxide (IZO) is formed on the second protective layer (not shown) to correspond to the entire display area. .

이때, 상기 공통전극(170)에는 각 화소영역(P)에 구비된 화소전극(150)에 대응하여 바(bar) 형태를 갖는 다수의 제 1 개구(op1)가 일정간격 이격하며 형성되고 있으며, 각 박막트랜지스터(Tr) 대응해서는 제 2 개구(op1)가 구비되고 있다.In this case, in the common electrode 170, a plurality of first openings op1 having a bar shape corresponding to the pixel electrode 150 provided in each pixel region P are formed at a predetermined interval, A second opening op1 is provided corresponding to each thin film transistor Tr.

이렇게 공통전극(150)에 있어서 제 2 개구(op2)가 형성된 것은, 박막트랜지스터(Tr)를 구성하는 전극 즉, 게이트 전극(115a, 115b)과 소스 및 드레인 전극(133, 136)과 중첩됨으로서 발생되는 기생용량을 억제하기 위함이다.The formation of the second opening op2 in the common electrode 150 is caused by overlapping the gate electrodes 115a and 115b and the source and drain electrodes 133 and 136, that is, the electrodes constituting the thin film transistor Tr. This is to suppress the parasitic capacity.

이러한 평면 구성을 갖는 본 발명의 실시예에 따른 어레이 기판(101)은 일례로 프린지 필드 스위칭 모드 액정표시장치용 어레이 기판(101)의 평면 구성을 나타낸 것이며, 트위스트 네마틱 모드 또는 수직 전계모드 액정표시장치용 어레이 기판(미도시)의 경우, 상기 화소전극(150) 위로 형성된 제 2 보호층(미도시)과 제 1 및 제 2 개구(op1, op2)를 갖는 공통전극(170)이 생략된 구성을 이루며, 나아가 횡전계형 모드 액정표시장치용 어레이 기판(미도시)의 경우는 상기 제 1 보호층(미도시) 위로 각 화소영역(P)에 화소전극과 공통전극이 모두 바(bar) 형태를 가져 서로 일정간격 이격하며 교대하는 형태를 이루며 상기 제 2 보호층(미도시)은 생략된다. The array substrate 101 according to the embodiment of the present invention having such a planar configuration shows a planar configuration of the array substrate 101 for a fringe field switching mode liquid crystal display device as an example, and a twist nematic mode or a vertical electric field mode liquid crystal display In the case of the device array substrate (not shown), the second protective layer (not shown) formed on the pixel electrode 150 and the common electrode 170 having first and second openings op1 and op2 are omitted Furthermore, in the case of an array substrate (not shown) for a transverse electric field mode liquid crystal display device, both the pixel electrode and the common electrode have a bar shape in each pixel area P above the first protective layer (not shown). Thus, they are spaced apart from each other by a certain distance to form an alternating shape, and the second protective layer (not shown) is omitted.

한편, 상기 어레이 기판(101)이 유기전계 발광소자용 어레이 기판(미도시)을 이루는 경우, 상기 제 2 보호층(미도시)과 공통전극(170)은 생략되며, 상기 판 형태의 화소전극(150) 위로 유기 발광층(미도시)과 대향전극(미도시)이 형성된 구성을 이루게 된다.Meanwhile, when the array substrate 101 forms an array substrate (not shown) for an organic light emitting device, the second protective layer (not shown) and the common electrode 170 are omitted, and the plate-shaped pixel electrode ( 150) An organic emission layer (not shown) and a counter electrode (not shown) are formed on the top.

한편, 이러한 구성을 갖는 어레이 기판(101)은 본 발명의 실시예에 따른 콘택홀(도 2의 ch1) 구조 특성에 의해 각 화소영역(P)의 개구율을 향상시키는 효과를 갖는다.
On the other hand, the array substrate 101 having such a configuration has an effect of improving the aperture ratio of each pixel region P by the structural characteristics of the contact hole (ch1 in FIG. 2) according to the embodiment of the present invention.

이후에는 전술한 평면 구성을 갖는 본 발명의 실시예에 따른 어레이 기판의 단면 구성에 대해 설명한다.Hereinafter, a cross-sectional configuration of an array substrate according to an embodiment of the present invention having the above-described planar configuration will be described.

도 5는 도 4를 절단선 Ⅴ-Ⅴ를 따라 절단한 부분에 대한 단면도이며, 도 6은 도 4를 절단선 Ⅵ-Ⅵ를 따라 절단한 부분에 대한 단면도이다. 이때, 설명의 편의를 위해 각 화소영역(P)에 있어 스위칭 소자인 박막트랜지스터(Tr)가 형성되는 부분을 스위칭 영역(TrA)이라 정의한다. FIG. 5 is a cross-sectional view of a portion of FIG. 4 taken along a cutting line V-V, and FIG. 6 is a cross-sectional view of a portion of FIG. 4 taken along a cutting line VI-VI. In this case, for convenience of explanation, a portion in which the thin film transistor Tr, which is a switching element, is formed in each pixel region P is defined as a switching region TrA.

도시한 바와같이, 투명한 절연기판(101) 예를들면 유리기판 또는 플라스틱 기판 상의 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)로 이루어진 버퍼층(103)이 형성되어 있다. As shown, a buffer layer 103 made of an inorganic insulating material such as silicon oxide (SiO 2 ) or silicon nitride (SiNx) is formed on the entire surface of a transparent insulating substrate 101, for example, a glass substrate or a plastic substrate. .

상기 버퍼층(103)은 비정질 실리콘을 폴리실리콘으로 결정화 할 경우, 레이저 조사 또는 가열에 발생하는 열로 인해 상기 절연기판(101) 내부에 존재하는 알칼리 이온, 예를 들면 칼륨 이온(K+), 나트륨 이온(Na+) 등이 발생할 수 있는데, 이러한 알칼리 이온에 의해 폴리실리콘으로 이루어진 반도체층의 막특성이 저하되는 것을 방지하기 위함이다. When the buffer layer 103 crystallizes amorphous silicon into polysilicon, alkali ions, such as potassium ions (K+), and sodium ions (eg, potassium ions (K+)) and sodium ions ( Na+) or the like may occur, but this is to prevent the film properties of the semiconductor layer made of polysilicon from deteriorating by such alkali ions.

이때, 상기 버퍼층(103)은 반드시 형성될 필요는 없으며 상기 기판(101)이 어떠한 재질로 이루어지느냐에 따라 생략할 수도 있다. In this case, the buffer layer 103 does not necessarily need to be formed, and may be omitted depending on what material the substrate 101 is made of.

상기 버퍼층(105) 위로 스위칭 영역(TrA)에 있어서는 폴리실리콘의 반도체층(105)이 형성되어 있다. 이때, 상기 폴리실리콘의 반도체층(105) 중 상부에 이격하며 형성되는 제 1 및 제 2 게이트 전극(115a, 115b)에 대응하는 부분은 불순물이 도핑되지 않은 순수한 폴리실리콘으로 이루어진 액티브영역(105a, 150b)을 이루며, 상기 액티브영역(105a, 105b)의 사이 또는 상기 액티브영역(105a, 105b) 외측에 위치하는 부분은 n 타입 또는 p타입의 불순물이 도핑됨으로써 오믹영역(105c)을 이루고 있다. A polysilicon semiconductor layer 105 is formed over the buffer layer 105 in the switching region TrA. In this case, a portion of the polysilicon semiconductor layer 105 corresponding to the first and second gate electrodes 115a and 115b formed to be spaced apart from each other is an active region 105a made of pure polysilicon which is not doped with impurities. 150b), a portion between the active regions 105a and 105b or outside the active regions 105a and 105b is doped with n-type or p-type impurities to form the ohmic region 105c.

다음, 이러한 구성을 갖는 상기 폴리실리콘의 반도체층(105) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어진 게이트 절연막(110)이 형성되어 있다.Next, a gate insulating layer 110 made of an inorganic insulating material, for example, silicon oxide (SiO 2 ) or silicon nitride (SiNx), is formed on the polysilicon semiconductor layer 105 having this configuration.

또한, 상기 게이트 절연막(110) 위로 저저항 특성을 갖는 금속물질 예를들면 알루미늄(Al), 알루미늄 합금(AlNd), 구리(Cu), 구리합금, 몰리브덴(Mo), 몰리브덴합금(MoTi) 중 어느 하나로 이루어져 단일층 구조를 갖거나, 또는 둘 이상의 물질로 이루어져 이중층 이상의 다중층 구조를 가지며, 화소영역(P)을 정의하는 하나의 요소인 게이트 배선(113)이 제 1 방향으로 서로 일정간격 이격하여 다수 형성되어 있다.In addition, a metal material having a low resistance characteristic over the gate insulating layer 110, for example, aluminum (Al), aluminum alloy (AlNd), copper (Cu), copper alloy, molybdenum (Mo), molybdenum alloy (MoTi) A single layer structure made of one or two or more materials has a multilayer structure of a double layer or more, and the gate wiring 113, which is one element defining the pixel region P, is spaced apart from each other by a predetermined distance in the first direction. Many are formed.

이때, 상기 게이트 배선(113)은 그 자체의 일부 더욱 정확히는 상기 게이트 배선(113) 중 데이터 배선(130)과 교차하는 부분이 제 1 게이트 전극(115a)을 이루고 있으며, 각 스위칭 영역(TrA)에는 상기 게이터 배선(113)에서 분기하여 돌출된 부분이 구비되며 이러한 돌출된 부분은 제 2 게이트 전극(115b)을 이루는 것이 특징이다. In this case, a part of the gate wiring 113 itself, more precisely, a portion of the gate wiring 113 that crosses the data wiring 130 forms the first gate electrode 115a, and each switching region TrA A portion protruding from the gator wiring 113 is provided, and the protruding portion constitutes the second gate electrode 115b.

다음, 상기 게이트 배선(113)과 제 1 및 제 2 게이트 전극(115a, 115b) 위로 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)로 이루어진 층간절연막(120)이 형성되고 있다.
이때, 상기 층간절연막(120)에는 각 스위칭 영역(TrA)에 대해 상기 폴리실리콘의 반도체층(105) 중 상기 액티브영역(105a, 105b) 사이에 위치하는 오믹영역(105c)을 제외한 상기 액티브영역(105a, 105b) 외측에 위치하는 오믹영역(105c)을 각각 노출시키는 반도체층 콘택홀(sch)이 구비되고 있다. 이러한 반도체층 콘택홀(sch)은 각 폴리실리콘의 반도체층(105)에 대해 2개씩 형성되고 있다.Next, an interlayer insulating film 120 made of an inorganic insulating material such as silicon oxide (SiO 2 ) or silicon nitride (SiNx) is formed on the gate wiring 113 and the first and second gate electrodes 115a and 115b, have.
In this case, in the interlayer insulating layer 120, the active regions (105c) excluding the ohmic regions 105c positioned between the active regions 105a and 105b among the polysilicon semiconductor layers 105 for each switching region TrA ( A semiconductor layer contact hole sch exposing each of the ohmic regions 105c positioned outside the 105a and 105b is provided. Two of these semiconductor layer contact holes sch are formed for each of the polysilicon semiconductor layers 105.

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이때, 상기 반도체층 콘택홀(sch) 내부에서 노출되는 상기 오믹영역(105c)은 상기 반도체층 콘택홀(sch)의 개구 전면에 대해 그 표면이 전부 노출된 구성이 아니라 상기 오믹영역(105c) 각각의 끝단의 소정폭의 표면과 측면이 노출된 구성을 이루며 상기 각 반도체층 콘택홀(sch)의 개구 중 일부는 상기 오믹영역(105c) 외측으로 노출된 버퍼층(103)(또는 기판(101))을 노출시키는 구성을 이루는 것이 특징이다. 이러한 구성적 특징에 의해 상기 반도체층(105)의 총 면적 또는 길이는 종래의 어레이 기판(도 1의 1) 대비 줄어들게 됨으로서 개구율을 향상시키는 요인으로 작용된다.In this case, the ohmic region 105c exposed inside the semiconductor layer contact hole sch is not a structure in which the entire surface of the opening of the semiconductor layer contact hole sch is exposed, but each of the ohmic regions 105c The surface and side surfaces of a predetermined width of the end of the are exposed, and some of the openings of the contact holes sch of each semiconductor layer are exposed outside the ohmic region 105c, the buffer layer 103 (or the substrate 101) It is characterized by forming a configuration that exposes. Due to this constitutive feature, the total area or length of the semiconductor layer 105 is reduced compared to the conventional array substrate (1 in FIG. 1), which serves as a factor for improving the aperture ratio.

한편, 상기 반도체층 콘택홀(sch)을 갖는 층간절연막(120) 위로 상기 제 1 방향과 교차하는 제 2 방향으로 연장하여 상기 게이트 배선(113)과 더불어 화소영역(P)을 정의하며 저저항 특성을 갖는 금속물질로 이루어진 단일층 또는 다중층 구조의 데이터 배선(130)이 형성되어 있다.Meanwhile, the interlayer insulating layer 120 having the semiconductor layer contact hole sch is extended in a second direction crossing the first direction to define a pixel region P together with the gate wiring 113 and has low resistance characteristics. A single-layer or multi-layered data line 130 made of a metal material having a is formed.

또한, 각 스위칭 영역(TrA)에는 상기 폴리실리콘의 반도체층(105)의 오믹영역(105c)을 각각 노출시키는 상기 반도체층 콘택홀(sch)을 통해 노출된 상기 오믹영역(105c)의 일 끝단 표면 및 측면과 각각 접촉하며 서로 이격하는 소스 전극(133)과 및 드레인 전극(136)이 형성되어 있다.In addition, in each switching region TrA, one end surface of the ohmic region 105c exposed through the semiconductor layer contact hole sch exposing the ohmic region 105c of the semiconductor layer 105 of the polysilicon, respectively. And a source electrode 133 and a drain electrode 136 in contact with the side surface and spaced apart from each other.

한편, 각 화소영역(P) 내의 스위칭 영역(TrA)에 순차 적층된 상기 폴리실리콘의 반도체층(105)과, 게이트 절연막(110)과, 게이트 전극(115a, 115b)과, 반도체층 콘택홀(sch)이 구비된 층간절연막(120)과, 서로 이격하는 소스 및 드레인 전극(133, 136)은 박막트랜지스터(Tr)를 이룬다. Meanwhile, the semiconductor layer 105 of the polysilicon sequentially stacked in the switching region TrA in each pixel region P, the gate insulating film 110, the gate electrodes 115a and 115b, and the semiconductor layer contact hole ( The interlayer insulating film 120 provided with sch) and the source and drain electrodes 133 and 136 spaced apart from each other form a thin film transistor Tr.

한편, 상기 박막트랜지스터(Tr)는 반도체층(105)이 폴리실리콘으로 이루어져 전술한 바와같은 코플라나(coplanar) 구조를 이루고 있지만, 상기 반도체층(105)은 비정질 실리콘의 반도체층 또는 산화물 반도체 물질로 이루어진 반도체층을 갖는 보텀 게이트 타입(Bottom gate type)으로 구성될 수도 있다.Meanwhile, in the thin film transistor Tr, the semiconductor layer 105 is made of polysilicon to form a coplanar structure as described above, but the semiconductor layer 105 is made of a semiconductor layer of amorphous silicon or an oxide semiconductor material. It may be configured as a bottom gate type having a formed semiconductor layer.

상기 박막트랜지스터(Tr)가 보텀 게이트 타입으로 구성되는 경우, 게이트 전극과, 게이트 절연막과, 순수 비정질 실리콘의 액티브층과 서로 이격하며 불순물 비정질 실리콘의 오믹콘택층으로 이루어진 반도체층과, 서로 이격하는 소스 및 드레인 전극의 적층구조를 갖거나, 또는 게이트 전극과, 게이트 절연막과, 산화물 반도체층과, 에치스토퍼와, 상기 에치스토퍼 상에서 서로 이격하며 각각 상기 산화물 반도체층과 접촉하는 소스 및 드레인 전극의 적층구조를 갖는다.When the thin film transistor Tr is of a bottom gate type, a gate electrode, a gate insulating layer, a semiconductor layer formed of an ohmic contact layer of impurity amorphous silicon and spaced apart from each other, and a source spaced apart from each other And a stacked structure of a drain electrode, or a stacked structure of a gate electrode, a gate insulating film, an oxide semiconductor layer, an etch stopper, and a source and drain electrodes spaced apart from each other on the etch stopper and in contact with the oxide semiconductor layer, respectively. Has.

이러한 보텀 게이트 타입의 박막트랜지스터(미도시)가 형성된 어레이 기판(미도시)의 경우, 상기 게이트 배선은 상기 게이트 전극이 형성된 동일한 층에 상기 박막트랜지스터의 게이트 전극과 연결되도록 형성되며, 상기 데이터 배선은 상기 박막트랜지스터의 소스 전극이 형성된 동일한 층에 상기 소스 전극과 연결되도록 형성된 구성을 이루게 된다.In the case of an array substrate (not shown) on which such a bottom gate type thin film transistor (not shown) is formed, the gate wiring is formed to be connected to the gate electrode of the thin film transistor on the same layer on which the gate electrode is formed, and the data wiring is The thin film transistor has a configuration formed to be connected to the source electrode on the same layer on which the source electrode is formed.

한편, 상기 데이터 배선(130)과 박막트랜지스터(Tr) 위로 표시영역 전면에는 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)으로 이루어지거나, 또는 유기절연물질 예를들면 포토아크릴로 이루어진 제 1 보호층(140)이 형성되고 있다.On the other hand, on the data line 130 and the thin film transistor Tr, the entire display area is formed of an inorganic insulating material such as silicon oxide (SiO 2 ) or silicon nitride (SiNx), or an organic insulating material such as photoacrylic. The first protective layer 140 made of is formed.

이때, 도면에 있어서는 상기 제 1 보호층(140)이 포토아크릴로 이루어져 평타한 표면을 이루는 것을 일례로 나타내었다.In this case, in the drawings, it is shown as an example that the first protective layer 140 is made of photoacrylic to form a flat surface.

이때, 상기 제 1 보호층(140)에는 상기 드레인 전극(136)의 일끝단의 소정폭의 표면 및 측면을 노출시키며 동시에 상기 드레인 전극(136)의 일끝단 외측으로 노출된 층간절연막(120)의 소정폭을 노출시키는 형태를 갖는 드레인 콘택홀(dch)이 구비되고 있는 것이 특징이다.At this time, the first passivation layer 140 exposes the surface and side surfaces of one end of the drain electrode 136 with a predetermined width, and at the same time, the interlayer insulating film 120 exposed outside one end of the drain electrode 136 A characteristic feature is that a drain contact hole dch having a shape exposing a predetermined width is provided.

이때, 본 발명의 일 실시예에 따른 어레이 기판(101)은 이러한 드레인 전극(136)과 드레인 콘택홀(dch)의 특징적인 구성에 의해 종래의 어레이 기판(도 1의 1) 대비 각 화소영역(P)에서 상기 드레인 전극(136)이 차지하는 면적이 저감됨에 의해 개구율을 향상시킬 수 있다.In this case, the array substrate 101 according to the exemplary embodiment of the present invention has a characteristic configuration of the drain electrode 136 and the drain contact hole dch, so that each pixel region ( By reducing the area occupied by the drain electrode 136 in P), the aperture ratio may be improved.

다음, 상기 드레인 콘택홀(dch)이 구비된 상기 제 1 보호층(140) 상부에는 각 화소영역(P)별로 상기 스위칭 영역(TrA)에 구비된 드레인 콘택홀(dch)을 통해 상기 드레인 전극(136) 일끝단의 소정폭의 표면 및 측면과 접촉하며 상기 화소영역(P) 내부로 연장하는 판 형태의 화소전극(150)이 형성되고 있다.Next, the drain electrode (dch) provided in the switching region TrA for each pixel region P is provided on the first passivation layer 140 with the drain contact hole dch. 136) A plate-shaped pixel electrode 150 is formed in contact with a surface and a side surface of one end having a predetermined width and extending into the pixel region P.

그리고 상기 화소전극(150) 위로 상기 기판(101) 전면에 무기절연물질 예를들면 산화실리콘(SiO2) 또는 질화실리콘(SiNx)로 이루어진 제 2 보호층(160)이 형성되고 있다.In addition, a second protective layer 160 made of an inorganic insulating material, for example, silicon oxide (SiO 2 ) or silicon nitride (SiNx), is formed over the pixel electrode 150 on the entire surface of the substrate 101.

또한, 상기 제 2 보호층(160) 위로 표시영역 전면에 투명 도전성 물질 예를들면 인듐-틴-옥사이드(ITO) 또는 인듐-징크-옥사이드(IZO)로 이루어진 공통전극(170)이 형성되고 있다.In addition, a common electrode 170 made of a transparent conductive material, for example, indium-tin-oxide (ITO) or indium-zinc-oxide (IZO), is formed over the second passivation layer 160 on the entire display area.

이러한 공통전극(170)에는 각 화소전극(150)에 대응하여 바(bar) 형태의 다수의 제 1 개구(op1)가 일정간격 이격하며 형성되고 있으며, 나아가 상기 각 박막트랜지스터(Tr)에 대응하여 이를 노출시키는 제 2 개구(op2)가 형성되고 있다.In this common electrode 170, a plurality of bar-shaped first openings op1 are formed at predetermined intervals corresponding to each pixel electrode 150, and further, corresponding to each of the thin film transistors Tr. A second opening op2 exposing this is formed.

한편, 전술한 구성을 갖는 본 발명의 실시예에 따른 어레이 기판(101)은 공통전극(170)이 화소전극(150) 상부에 위치하는 커먼 탑(common top) 구조를 일례로 보이고 있지만, 그 변형예로서 화소전극(150)이 공통전극(170) 상부에 위치하는 픽셀 탑(pixel top) 구조를 이룰 수도 있음은 자명하다 할 것이다. Meanwhile, in the array substrate 101 according to the embodiment of the present invention having the above-described configuration, a common top structure in which the common electrode 170 is positioned above the pixel electrode 150 is shown as an example, but the modification As an example, it will be apparent that the pixel electrode 150 may form a pixel top structure positioned above the common electrode 170.

나아가 전술한 구성을 갖는 본 발명의 실시예에 따른 어레이 기판(101)은 상기 제 2 보호층(160) 및 공통전극(170)이 생략된 구성을 이룰 수도 있으며, 상기 화소전극(150)과 공통전극(170)이 바(bar) 형태를 가지며 상기 제 1 보호층(140) 상에 교대하는 형태로 형성될 수 도 있다.
Further, the array substrate 101 according to the embodiment of the present invention having the above-described configuration may have a configuration in which the second protective layer 160 and the common electrode 170 are omitted, and is common to the pixel electrode 150. The electrode 170 may have a bar shape and may be alternately formed on the first protective layer 140.

한편, 이러한 본 발명의 실시예에 따른 어레이 기판(101)에 구현된 콘택홀(dch, sch) 구조는 일례로 화소영역(P) 내에 구비되는 반도체층 콘택홀(sch) 및 드레인 콘택홀(dch)을 일례로 하여 설명하였지만, 상기 반도체층 콘택홀(sch) 및 드레인 콘택홀(dch)에 한정되지 않으며, 표시영역 외측의 비표시영역에 구비되는 소자에 대해서도 적용될 수 있음은 자명하다 할 것이다.Meanwhile, the contact hole (dch, sch) structure implemented in the array substrate 101 according to the embodiment of the present invention is, for example, a semiconductor layer contact hole sch and a drain contact hole dch provided in the pixel region P. ) Has been described as an example, but it will be apparent that it is not limited to the semiconductor layer contact hole sch and the drain contact hole dch, and can be applied to a device provided in a non-display area outside the display area.

전술한 콘택홀 구조가 표시영역 외측의 비표시영역에 구비되는 소자에 대해 적용될 경우, 본 발명의 실시예에 따른 어레이 기판(101)은 개구율 향상과 더불어 내로우 베젤(narrow bezel)을 구현하는 효과를 더욱 갖게 된다.When the above-described contact hole structure is applied to a device provided in a non-display area outside the display area, the array substrate 101 according to the embodiment of the present invention improves the aperture ratio and implements a narrow bezel. You will have more.

즉, 전술한 구조를 갖는 어레이 기판은 표시장치로서의 역할을 하기 위해서는 대향기판을 구비하여 패널을 이룬 상태에서 이의 구동을 위한 구동부를 필요로 하는데, 이러한 구동부는 통상 구동회로기판(미도시)에 별도로 구비되어 실장 되지만, 근래들어 구동회로기판(미도시)을 상기 어레이 기판에 실장시키는 경우 표시장치의 부피가 커지고, 그 무게 또한 증가하게 된다. That is, in order to function as a display device, the array substrate having the above-described structure requires a driving unit for driving it in a state in which a panel is formed with a counter substrate. Such a driving unit is usually separate from a driving circuit board (not shown). Although provided and mounted, in recent years, when a driving circuit board (not shown) is mounted on the array substrate, the volume of the display device increases and the weight thereof increases.

이를 개선하고자 어레이 기판의 비표시영역에 구동회로를 직접 구현하는 COG(chio on gate) 또는 GIP(gate in panel) 구조 표시장치가 제안되었다. To improve this, a chio on gate (COG) or gate in panel (GIP) structure display device that directly implements a driving circuit in a non-display area of an array substrate has been proposed.

따라서 이러한 COG 또는 GIP 구조 표시장치용 어레이 기판에 있어서는 표시영역 외측의 비표시영역에는 게이트 회로부와, 상기 게이트 회로부와 연결된 신호입력부가 더욱 정의되고 있으며, 이러한 게이트 회로부와 신호입력부에는 구동 회로 구현을 위한 다수의 구동용 박막트랜지스터 및 커패시터가 구비되고 있다.Therefore, in such an array substrate for a COG or GIP structure display device, a gate circuit part and a signal input part connected to the gate circuit part are further defined in a non-display area outside the display area, and the gate circuit part and the signal input part are used for implementing a driving circuit. A plurality of driving thin film transistors and capacitors are provided.

그리고 이러한 구동용 박막트랜지스터 및 커패시터 등은 서로 연결될 수 있도록 동일한 층에 형성된 구성요소끼리는 서로 직접 연결시키지만, 층을 달리하여 형성되는 구성요소 간에는 콘택홀을 통해 연결패턴을 개재하여 전기적으로 연결시키고 있다.In addition, the driving thin film transistors and capacitors are directly connected to each other so that the components formed on the same layer can be connected to each other, but the components formed by different layers are electrically connected through a connection pattern through a contact hole.

도 7은 본 발명의 일 실시예에 따른 GIP 또는 COG 타입 표시장치용 어레이 기판의 비표시영역에 구비되는 콘택홀을 구비한 일 구성요소에 대한 평면도이며, 도 8은 종래의 GIP 또는 COG 타입 표시장치용 어레이 기판의 비표시영역에 구비되는 콘택홀을 구비한 일 구성요소에 대한 평면도이다.7 is a plan view of a component having a contact hole provided in a non-display area of an array substrate for a GIP or COG type display device according to an embodiment of the present invention, and FIG. 8 is a conventional GIP or COG type display A plan view of a component having a contact hole provided in a non-display area of an array substrate for a device.

도 7에 도시한 바와같이, 본 발명의 실시예에 따른 어레이 기판은 이러한 비표시영역(NA)에 구비되는 구동용 박막트랜지스터 및 커패시터 등의 구동소자(de1)에 대해서도 앞서 설명한 바와같은 구조를 갖는 콘택홀(ch3)을 구현함으로서 이들 구동소자 중 더욱 정확히는 콘택홀(ch3)의 개구를 통해 노출되는 제 1 패턴(201)의 면적이나 폭(d1)을 줄임으로서 이들 제 1 패턴(201)을 구비한 구동소자(de)의 면적이나 폭(d1) 저감에 의해 상기 게이트 회로부 및 신호입력부의 폭을 줄일 수 있으며, 최종적으로 표시영역 외측의 비표시영역(NA)의 폭을 줄일 수 있으므로 내로우 베젤을 구현하는 효과를 갖는다.As shown in FIG. 7, the array substrate according to the embodiment of the present invention has the same structure as described above for driving elements de1 such as a driving thin film transistor and capacitor provided in the non-display area NA. By implementing the contact hole ch3, more precisely, the first pattern 201 is provided by reducing the area or width d1 of the first pattern 201 exposed through the opening of the contact hole ch3 among these driving devices. The width of the gate circuit part and the signal input part can be reduced by reducing the area or width d1 of one driving device de, and finally, the width of the non-display area NA outside the display area can be reduced. Has the effect of implementing it.

도면에 있어서는 상기 구동소자(del)의 제 1 패턴(201)의 양측 끝단의 소정폭의 표면 및 측면을 노출시키는 형태의 다수의 콘택홀(ch3)이 구비되고 있으며, 이들 콘택홀(ch3)을 통해 상기 제 1 패턴(201)의 표면 및 측면과 접촉하는 제 2 패턴(203)이 구비되고 있음을 나타내고 있다. In the drawing, a plurality of contact holes ch3 are provided to expose the surface and side surfaces of a predetermined width of both ends of the first pattern 201 of the driving device del, and these contact holes ch3 are provided. Through this, it indicates that the second pattern 203 contacting the surface and the side surface of the first pattern 201 is provided.

하지만, 도 8을 참조하면, 종래의 GIP 또는 COG 타입 표시장치용 어레이 기판의 경우, 구동용 박막트랜지스터 및 커패시터 등의 구동소자(de2)는 도시한 바와같이 콘택홀(ch4)의 개구를 통해 노출되는 제 1 패턴(81)은 상기 콘택홀(ch4)의 개구 전면에 대해 그 표면이 노출되는 형태로 형성됨으로서 상기 콘택홀(ch4) 개구 전면이 상기 제 1 패턴(81)과 중첩하도록 형성해야 하므로 상기 제 1 패턴(81)은 그 면적 또는 폭(d2)이 본 발명의 실시예에 따른 어레이 기판에 구비된 구동소자(도 7의 de1)의 제 1 패턴(도 7의 201) 대비 상대적으로 더 커야함(d2>eh 7의 d1)을 알 수 있다.However, referring to FIG. 8, in the case of an array substrate for a conventional GIP or COG type display device, a driving element de2 such as a driving thin film transistor and a capacitor is exposed through the opening of the contact hole ch4 as shown. Since the first pattern 81 is formed in a form in which the surface of the opening of the contact hole ch4 is exposed, the entire opening of the contact hole ch4 must be formed to overlap the first pattern 81. The area or width d2 of the first pattern 81 is relatively more than that of the first pattern (201 of FIG. 7) of the driving device (de1 of FIG. 7) provided on the array substrate according to the embodiment of the present invention. It can be seen that it should be large (d2> d1 of eh 7).

따라서 이렇게 본 발명의 실시예에 따른 콘택홀 구조를 GIP 또는 COG 타입 표시장치용 어레이 기판에 적용하는 경우, 게이트 회로부 및 신호입력부의 폭을 줄일 수 있으며, 이에 의해 비표시영역(도 7의 NA)의 폭을 줄일 수 있으므로 네로우 베젤을 구현한 표시장치를 제공할 수 있는 장점을 갖는다.
Therefore, when the contact hole structure according to the embodiment of the present invention is applied to an array substrate for a GIP or COG type display device, the widths of the gate circuit unit and the signal input unit can be reduced, whereby the non-display area (NA of FIG. 7) Since the width of the screen can be reduced, it has the advantage of providing a display device implementing a narrow bezel.

발명은 전술한 실시예 및 변형예에 한정되지 아니하며, 본 발명의 정신을 벗어나지 않는 이상 다양한 변화와 변형이 가능하다.The invention is not limited to the above-described embodiments and modifications, and various changes and modifications are possible without departing from the spirit of the invention.

120 : 절연막(층간절연막)
136 : 하부패드(드레인 전극)
140 : 절연물질층(제 1 보호층)
150 : 연결패턴(화소전극)
ch1 : 콘택홀
w1 : 제 1 폭
w2 : 제 2 폭 120: insulating film (interlayer insulating film)
136: lower pad (drain electrode)
140: insulating material layer (first protective layer)
150: connection pattern (pixel electrode)
ch1: contact hole
w1: first width
w2: second width

Claims (10)

제 1 방향을 따라 위치하는 게이트배선과, 상기 제 1 방향과 교차하는 제 2 방향을 따라 위치하는 데이터배선에 의해 정의되는 다수의 화소영역을 갖는 표시영역과 이의 외측으로 비표시영역이 정의되며, 상기 다수의 각 화소영역에는 하나 이상의 콘택홀이 구비되는 박막트랜지스터와, 상기 박막트랜지스터의 드레인 전극과 연결된 화소전극이 구비되고, 상기 콘택홀을 통해 제 1 패턴과 제 2 패턴이 서로 접촉하는 구성을 이루는 어레이 기판에 있어서,
상기 박막트랜지스터는 상기 게이트배선의 일부분으로 이루어지는 제 1 게이트전극과, 상기 게이트배선으로부터 상기 데이터배선과 평행하게 분기하는 제 2 게이트전극을 포함하며,
상기 박막트랜지스터는 상기 제 1 및 제 2 게이트전극 하부로, 상기 제 1 및 제 2 게이트전극에 각각 대응하여 위치하는 액티브영역과, 상기 액티브영역 사이 또는 상기 액티브영역의 각 외측에 위치하는 오믹영역을 포함하는 폴리실리콘의 반도체층을 더욱 포함하며, 상기 콘택홀은 상기 제 1 패턴의 일 끝단의 소정폭의 표면과 상기 일끝단의 측면 및 상기 제 1 패턴이 형성된 층 표면을 노출시키는 형태를 가지며, 상기 제 2 패턴은 상기 콘택홀 내부에서 상기 제 1 패턴의 일끝단의 소정폭의 표면 및 측면과 접촉하는 구성을 이루는 것이 특징이며,
상기 액티브영역 사이로 위치하는 상기 오믹영역은 평면상에서 수직 절곡된 형태를 이루는 어레이 기판.
A display area having a plurality of pixel areas defined by a gate wiring positioned along a first direction and a data wiring positioned along a second direction crossing the first direction, and a non-display area are defined outside the display area, Each of the plurality of pixel regions includes a thin film transistor having at least one contact hole, a pixel electrode connected to a drain electrode of the thin film transistor, and a first pattern and a second pattern contacting each other through the contact hole. In the forming array substrate,
The thin film transistor includes a first gate electrode formed as a part of the gate line, and a second gate electrode branching from the gate line in parallel with the data line,
The thin film transistor includes an active region positioned under the first and second gate electrodes, respectively, corresponding to the first and second gate electrodes, and an ohmic region positioned between the active regions or outside each of the active regions. Further comprising a semiconductor layer of polysilicon containing, wherein the contact hole has a shape exposing a surface of a predetermined width of one end of the first pattern, a side surface of the one end, and a surface of the layer on which the first pattern is formed, The second pattern is characterized in that it forms a configuration in contact with a surface and a side surface of a predetermined width of one end of the first pattern inside the contact hole,
The ohmic region positioned between the active regions is vertically bent on a plane.
 제 1 항에 있어서,
상기 제 1 패턴은 상기 드레인 전극이 되고, 상기 제 2 패턴은 상기 화소전극을 이루는 것이 특징인 어레이 기판.
The method of claim 1,
The first pattern is the drain electrode, and the second pattern is the pixel electrode.
 제 1 항에 있어서,
상기 박막트랜지스터는 순차 적층된 형태로 상기 폴리실리콘의 반도체층과, 게이트 절연막과, 상기 제 1 및 제 2 게이트 전극과, 상기 폴리실리콘의 반도체층을 노출시키는 반도체층 콘택홀을 구비한 층간절연막과, 상기 반도체층 콘택홀을 통해 상기 폴리실리콘의 반도체층과 각각 접촉하며 서로 이격하는 소스 전극 및 상기 드레인 전극의 구성을 갖는 것이 특징이며,
상기 반도체층 콘택홀은 상기 반도체층의 일끝단의 소정폭의 표면 및 측면과 상기 어레이 기판의 표면을 노출시키는 것이 특징인 어레이 기판.
The method of claim 1,
The thin film transistor is an interlayer insulating film having a semiconductor layer of the polysilicon, a gate insulating film, the first and second gate electrodes, and a semiconductor layer contact hole exposing the semiconductor layer of the polysilicon in a sequentially stacked form; And a source electrode and a drain electrode respectively in contact with the semiconductor layer of the polysilicon through the semiconductor layer contact hole and spaced apart from each other,
The semiconductor layer contact hole is an array substrate characterized in that the surface and side surfaces of one end of the semiconductor layer and a surface of the array substrate are exposed.
 제 1 항에 있어서,
상기 어레이 기판은 COG(chio on gate) 또는 GIP(gate in panel) 구조 표시장치용 어레이 기판이 되며, 상기 비표시영역에는 제 1 및 제 2 구동소자가 더욱 구비되며, 상기 제 1 구동소자는 이를 구성하는 제 1 구동패턴에 대응하여 상기 콘택홀이 구비되며, 상기 콘택홀을 통해 상기 제 2 구동소자의 제 2 구동패턴이 상기 제 1 구동패턴과 접촉하는 것이 특징인 어레이 기판.
The method of claim 1,
The array substrate is an array substrate for a COG (chio on gate) or GIP (gate in panel) structure display device, and first and second driving elements are further provided in the non-display area, and the first driving element is The array substrate characterized in that the contact hole is provided in correspondence with the constituting first driving pattern, and a second driving pattern of the second driving element contacts the first driving pattern through the contact hole.
 제 1 항에 있어서,
상기 제 1 및 제 2 구동소자는 각각 구동용 박막트랜지스터 또는 커패시터인 것이 특징인 어레이 기판.
The method of claim 1,
The first and second driving elements are a thin film transistor or a capacitor for driving, respectively.
 제 3 항에 있어서,
상기 소스 전극은 상기 데이터배선과 연결되며,
상기 소스 전극은 상기 데이터배선의 일부분으로 이루어지는 어레이 기판.
The method of claim 3,
The source electrode is connected to the data line,
The source electrode is an array substrate comprising a part of the data line.
 제 6 항에 있어서,
상기 어레이 기판에는 상기 박막트랜지스터 위로 상기 표시영역 전면에 제 1 보호층이 구비되며, 상기 화소전극은 상기 제 1 보호층 상부에 형성되며, 상기 콘택홀은 상기 제 1 보호층에 구비된 것이 특징인 어레이 기판.
The method of claim 6,
The array substrate is characterized in that a first protective layer is provided on the thin film transistor and on the entire display area, the pixel electrode is formed on the first protective layer, and the contact hole is provided in the first protective layer. Array substrate.
 제 7 항에 있어서,
상기 화소전극 위로 제 2 보호층이 형성되며, 상기 제 2 보호층 위로 상기 화소전극에 대해 다수의 바(bar) 형태를 갖는 제 1 개구를 구비한 공통전극이 형성된 것이 특징인 어레이 기판.
The method of claim 7,
An array substrate, characterized in that a second protective layer is formed over the pixel electrode, and a common electrode having a plurality of bar-shaped first openings for the pixel electrode is formed over the second protective layer.
 제 1 항에 있어서,
상기 어레이 기판은 액정표시장치용 어레이 기판 또는 유기전계 발광소자용 어레이 기판이 것이 특징인 어레이 기판.
The method of claim 1,
The array substrate is an array substrate for a liquid crystal display device or an array substrate for an organic light emitting device.
 제 8 항에 있어서,
상기 공통전극은 상기 박막트랜지스터에 대응하는 제 2 개구를 갖는 것이 특징인 어레이 기판.
The method of claim 8,
The array substrate, wherein the common electrode has a second opening corresponding to the thin film transistor.
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