KR20170078075A - Organic light emitting diode display device - Google Patents
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Abstract
본 발명은 소비 전력을 저감함과 아울러 스토리지 커패시터 용량을 향상시킬 수 있는 OLED 표시 장치에 관한 것이다. 한 실시예에 따른 OLED 표시 장치에서 각 화소 회로는 구동 트랜지스터의 게이트 전극과 접속되는 게이트 절연층 상의 제1 스토리지 전극과, 구동 트랜지스터의 소스 전극과 접속되고 층간 절연층을 사이에 두고 제1 스토리지 전극과 오버랩하는 제2 스토리지 전극과, 제2 스토리지 전극과 접속되고 제1 스토리지 전극과 게이트 절연층을 사이에 두고 오버랩하거나, 게이트 절연층 및 버퍼층을 사이에 두고 오버랩하는 제3 스토리지 전극을 구비한다.The present invention relates to an OLED display device capable of reducing power consumption and improving storage capacitor capacity. In an OLED display according to an embodiment, each pixel circuit includes a first storage electrode on a gate insulating layer connected to a gate electrode of a driving transistor, a second storage electrode connected to a source electrode of the driving transistor, And a third storage electrode connected to the second storage electrode and overlapping the first storage electrode and the gate insulating layer or overlapped with the gate insulating layer and the buffer layer interposed therebetween.
Description
본 발명은 스토리지 커패시터 용량을 증가시킬 수 있음과 아울러 배선 간격을 충분히 확보할 수 있는 유기 발광 다이오드 표시 장치에 관한 것이다. The present invention relates to an organic light emitting diode (OLED) display device capable of increasing the capacity of a storage capacitor and ensuring a sufficient wiring interval.
표시 장치는 액정 표시 장치(Liquid Crystal Display; LCD), 유기 발광 다이오드(Organic Light Emitting Diode; OLED), 전기영동 표시 장치(ElectroPhoretic Display; EPD), 전기 습윤 표시 장치(Electro Wetting Display) 등이 있다. The display device includes a liquid crystal display (LCD), an organic light emitting diode (OLED), an electrophoretic display (EPD), and an electro wetting display.
이들 중 OLED 표시 장치는 전자와 정공의 재결합으로 유기 발광층을 발광시키는 자발광 소자로 휘도가 높고 구동 전압이 낮으며 박막화가 가능하여 차세대 표시 장치로 기대되고 있다. OLED 표시 장치는 휴대 단말기, TV 세트, 플렉서블 디스플레이나 투명 디스플레이 등과 같은 다양한 응용 제품에 적용 가능하다. Of these, OLED display devices are self-luminous devices that emit organic light-emitting layers by recombination of electrons and holes, and are expected to be a next generation display device because of their high brightness, low driving voltage and thin film. OLED display devices are applicable to various applications such as portable terminals, TV sets, flexible displays, and transparent displays.
OLED 표시 장치를 구성하는 다수의 화소 각각은 애노드 및 캐소드 사이의 유기 발광층으로 구성된 OLED 소자와, OLED 소자를 독립적으로 구동하는 화소 회로를 구비한다. 화소 회로는 데이터 전압을 스토리지 커패시터에 공급하는 스위칭 박막 트랜지스터(Thin Film Transistor; TFT)와, 스토리지 커패시터에 충전된 구동 전압에 따라 구동 전류를 제어하여 OLED 소자로 공급하는 구동 TFT 등을 포함하고, OLED 소자는 구동 전류에 비례하는 광을 발생한다.Each of the plurality of pixels constituting the OLED display device includes an OLED element composed of an organic light emitting layer between the anode and the cathode, and a pixel circuit independently driving the OLED element. The pixel circuit includes a switching thin film transistor (TFT) that supplies a data voltage to the storage capacitor, a driving TFT that controls the driving current according to the driving voltage charged to the storage capacitor and supplies the OLED element to the OLED element, The device generates light proportional to the driving current.
최근 표시 장치에 적용되는 TFT로는 아몰퍼스 실리콘(Amorphous Silicon) TFT 보다 이동도가 높고, 폴리 실리콘(Poly-Silicon) TFT 보다 저온 공정으로 대면적 응용이 용이하고 극소 누설 전류 특징이 있는 산화물 반도체(Oxide Semiconductor) TFT(이하 산화물 TFT)가 각광받고 있다. Recently, TFTs applied to display devices have higher mobility than amorphous silicon TFTs, have a lower temperature than polycrystalline silicon TFTs, are easy to apply for large-area applications, and have an oxide semiconductor (Oxide Semiconductor ) TFT (hereinafter, referred to as an oxide TFT) is attracting attention.
OLED 표시 장치는 해상도가 높아지면서 각 화소의 크기와 함께 각 화소에서 화소 회로 영역의 크기도 감소되고 있으므로 제한된 화소 회로 영역내에서 스토리지 커패시터의 용량을 증가시킬 수 있는 방안이 요구된다.OLED display devices are required to have a capacity to increase the capacity of a storage capacitor within a limited pixel circuit area because the pixel circuit area of each pixel is reduced along with the size of each pixel as the resolution is increased.
또한, 중소형 플렉서블 표시 장치에 적용되는 OLED 표시 장치는 배선수가 증가함에 따라 제한된 비표시 영역에서 배선간 간격을 확보하기 위한 방안이 요구된다.In addition, as the number of wirings increases, an OLED display device applied to small and medium-sized flexible display devices is required to secure a gap between wirings in a limited non-display area.
본 발명은 스토리지 커패시터 용량을 증가시킬 수 있음과 아울러 배선 간격을 충분히 확보할 수 있는 OLED 표시 장치를 제공한다.The present invention provides an OLED display device capable of increasing a storage capacitor capacity and sufficiently securing a wiring interval.
본 발명의 한 실시예에 따른 OLED 표시 장치에서 각 화소 회로는 버퍼층 상에 적층된 액티브층, 게이트 절연층, 게이트 전극 및 층간 절연층과, 층간 절연층 상에 위치하고 컨택홀을 통해 액티브층과 접속된 소스 전극 및 드레인 전극을 포함하는 복수개의 박막 트랜지스터와, 버퍼층 아래에서 복수개의 박막 트랜지스터 중 어느 하나의 액티브층과 오버랩하는 쉴드 금속층을 구비한다.In an OLED display according to an embodiment of the present invention, each pixel circuit includes an active layer, a gate insulating layer, a gate electrode, and an interlayer insulating layer stacked on a buffer layer, and an interlayer insulating layer disposed on the interlayer insulating layer, A plurality of thin film transistors each including a source electrode and a drain electrode, and a shield metal layer overlapping one of the plurality of thin film transistors under the buffer layer.
각 화소 회로는 구동 트랜지스터의 게이트 전극과 접속되는 게이트 절연층 상의 제1 스토리지 전극과, 구동 박막 트랜지스터의 소스 전극과 접속되고 층간 절연층을 사이에 두고 제1 스토리지 전극과 오버랩하는 제2 스토리지 전극과, 제2 스토리지 전극과 접속되고 제1 스토리지 전극과 게이트 절연층을 사이에 두고 오버랩하거나, 게이트 절연층 및 버퍼층을 사이에 두고 오버랩하는 제3 스토리지 전극을 구비한다.Each pixel circuit includes a first storage electrode on the gate insulating layer connected to the gate electrode of the driving transistor, a second storage electrode connected to the source electrode of the driving thin film transistor and overlapping the first storage electrode through the interlayer insulating layer, And a third storage electrode connected to the second storage electrode and overlapping the first storage electrode and the gate insulating layer or overlapping the gate insulating layer and the buffer layer.
한 실시예에 따른 OLED 표시 장치는 표시 영역과, 구동 회로를 연결하는 다수의 링크 배선들을 추가로 구비한다. 다수의 링크 배선들은 소스 전극 및 드레인 전극과 동일하게 층간 절연층 상에 위치하고, 소스 전극 및 드레인 전극과 동일 재료로 구성되는 제1 링크 배선과, 제3 스토리지 전극과 동일층에 위치하고 제3 스토리지 전극과 동일 재료로 구성되는 제2 링크 배선을 구비한다.An OLED display device according to an embodiment further includes a display area and a plurality of link wires connecting the drive circuit. The plurality of link wirings are disposed on the interlayer insulating layer like the source electrode and the drain electrode, and have a first link wiring composed of the same material as the source electrode and the drain electrode, a second link wiring located on the same layer as the third storage electrode, And a second link wiring composed of the same material as the first link wiring.
액티브층은 산화물 반도체층으로 구성되고, 버퍼층 아래에는 복수의 절연층이 적층된 멀티 배리어층과, 멀티 배리어층 아래의 플렉서블 기재가 추가로 구비될 수 있다.The active layer is composed of an oxide semiconductor layer, and a multi-barrier layer in which a plurality of insulating layers are stacked below the buffer layer and a flexible substrate below the multi-barrier layer may be additionally provided.
본 발명의 한 실시예에 따른 OLED 표시 장치는 소비 전력을 저감할 수 있는 코플래너 구조의 산화물 TFT를 화소 회로의 스위칭 소자로 이용함과 아울러, 게이트 절연층 상의 제1 스토리지 전극이 층간 절연층 상의 제2 스토리지 전극과 오버랩하여 형성하는 제1 커패시터와, 제2 스토리지 전극과 접속되는 제3 스토리지 전극이 제1 스토리지 전극과 게이트 절연층을 사이에 두고 오버랩하거나, 게이트 절연층 및 버퍼층을 사이에 두고 오버랩하여 형성하는 제2 커패시터의 병렬 구조로 스토리지 커패시터를 구비함으로써 제한된 화소 회로 영역내에서 면적 증가없이 스토리지 커패시터의 용량을 향상시킬 수 있다.An OLED display according to an embodiment of the present invention uses an oxide TFT having a coplanar structure capable of reducing power consumption as a switching element of a pixel circuit and also has a structure in which a first storage electrode on a gate insulating layer is made of a The first storage electrode overlaps with the first storage electrode and the second storage electrode overlaps with the first storage electrode with the gate insulating layer interposed therebetween or the first storage electrode overlaps the first storage electrode with the gate insulating layer therebetween, The capacity of the storage capacitor can be improved without increasing the area within the limited pixel circuit area by providing the storage capacitor in a parallel structure of the second capacitors formed by the second capacitor.
본 발명의 한 실시예에 따른 OLED 표시 장치는 비표시 영역에는 데이터 라인과 동일층인 제1 링크 배선과, 제3 스토리지 전극과 동일층인 제2 링크 배선이 교번적으로 배치됨으로써 다수의 링크 배선들을 포함하는 제한된 비표시 영역에서 링크 배선간의 간격을 충분히 확보하여 신뢰성을 향상시킬 수 있다.In the OLED display according to the embodiment of the present invention, the first link interconnection in the same layer as the data line and the second interconnection interconnection in the same layer as the third storage electrode are alternately arranged in the non-display region, The interval between the link wirings in the limited non-display area including the wirings can be sufficiently secured and the reliability can be improved.
도 1은 본 발명의 한 실시예에 따른 산화물 TFT를 이용하는 OLED 표시 장치 및 한 화소의 구성을 나타낸 도면이다.
도 2는 본 발명의 한 실시예에 따른 화소 회로를 나타낸 단면도이다.
도 3은 본 발명의 다른 실시예에 따른 화소 회로를 나타낸 단면도이다.
도 4a 내지 도 4c는 본 발명의 한 실시예에 따른 제3 스토리지 전극 및 액티브층 형성 방법을 순차적으로 나타낸 단면도들이다.
도 5는 본 발명의 한 실시예에 따른 OLED 표시 장치의 링크 배선들을 간략하게 나타낸 도면이다.
도 6은 본 발명의 한 실시예에 따른 링크 배선부를 나타낸 단면도이다.
도 7은 본 발명의 다른 실시예에 따른 링크 배선부를 나타낸 단면도이다.1 illustrates an OLED display using an oxide TFT according to an embodiment of the present invention and a pixel.
2 is a cross-sectional view illustrating a pixel circuit according to an embodiment of the present invention.
3 is a cross-sectional view illustrating a pixel circuit according to another embodiment of the present invention.
4A to 4C are cross-sectional views sequentially illustrating a method of forming a third storage electrode and an active layer according to an embodiment of the present invention.
5 is a simplified view of the link wires of an OLED display according to an embodiment of the present invention.
6 is a cross-sectional view showing a link wiring portion according to an embodiment of the present invention.
7 is a cross-sectional view illustrating a link wiring portion according to another embodiment of the present invention.
도 1은 본 발명의 한 실시예에 따른 산화물 TFT를 이용하는 OLED 표시 장치와 한 화소의 구성을 나타낸 도면이다.FIG. 1 is a diagram illustrating a structure of a pixel and an OLED display using an oxide TFT according to an embodiment of the present invention. Referring to FIG.
도 1를 참조하면, OLED 표시 장치는 표시 패널(100), 게이트 구동부(200), 데이터 구동부(300) 등을 포함한다.Referring to FIG. 1, an OLED display includes a
표시 패널(100)은 화소들이 매트릭스 형태로 배열된 화소 어레이(AA)를 통해 영상을 표시한다. The
각 화소(SP)은 고전위 전원(EVDD) 라인 및 저전위 전원(EVSS) 라인 사이에 접속된 OLED 소자와, OLED 소자를 독립적으로 구동하기 위하여 제1 및 제2 스위칭 TFT(ST1, ST2) 및 구동 TFT(DT)와 스토리지 커패시터(Cst)를 포함하는 화소 회로를 구비하며, 화소 회로 구성은 다양하므로 도 1의 구조로 한정되지 않는다. 각 화소(P)의 스위칭 TFT(ST1, ST2) 및 구동 TFT(DT)는 산화물 TFT를 이용한다. 산화물 TFT는 오프 전류가 작아 턴-온 시간이 짧고 턴-오프 시간을 길게 안정적으로 유지할 수 있으므로 저소비 전력 구동이 가능하다.Each pixel SP includes an OLED element connected between a high potential power supply (EVDD) line and a low potential power supply (EVSS) line, a first and a second switching TFTs ST1 and ST2 for independently driving the OLED element, And a pixel circuit including a driver TFT (DT) and a storage capacitor (Cst). Since the pixel circuit configuration is varied, the structure is not limited to the structure of FIG. The switching TFTs (ST1, ST2) and the driving TFT (DT) of each pixel (P) use an oxide TFT. Since the oxide TFT has a small off-current, the turn-on time is short and the turn-off time can be kept long and stable, low power consumption driving is possible.
OLED 소자는 구동 TFT(DT)와 접속된 애노드와, 저전위 전압(EVSS)과 접속된 캐소드와, 애노드 및 캐소드 사이의 발광층을 구비하여, 구동 TFT(DT)로부터 공급된 전류량에 비례하는 광을 발생한다.The OLED element includes an anode connected to the driving TFT DT, a cathode connected to the low potential voltage EVSS, and a light emitting layer between the anode and the cathode to emit light proportional to the amount of current supplied from the driving TFT DT Occurs.
제1 스위칭 TFT(ST1)는 한 게이트 라인(GLa)의 게이트 신호에 의해 구동되어 해당 데이터 라인(DL)으로부터의 데이터 전압을 구동 TFT(DT)의 게이트 노드에 공급하고, 제2 스위칭 TFT(ST2)는 다른 게이트 라인(GLb)의 게이트 신호에 의해 구동되어 레퍼런스 라인(RL)으로부터의 레퍼런스 전압을 구동 TFT(DT)의 소스 노드에 공급한다. 제2 스위칭 TFT(ST2)는 센싱 모드에서 구동 TFT(DT)로부터의 전류를 레퍼런스 라인(R)으로 출력하는 경로로 더 이용된다.The first switching TFT ST1 is driven by the gate signal of one gate line GLa to supply the data voltage from the corresponding data line DL to the gate node of the driving TFT DT and the second switching TFT ST2 Is driven by the gate signal of the other gate line GLb to supply a reference voltage from the reference line RL to the source node of the driver TFT DT. The second switching TFT ST2 is further used as a path for outputting the current from the driving TFT DT to the reference line R in the sensing mode.
구동 TFT(DT)의 게이트 전극 및 소스 전극 사이에 접속된 스토리지 커패시터(Cst)는 제1 스위칭 TFT(ST1)를 통해 구동 TFT(DT)의 게이트 전극으로 공급된 데이터 전압과, 제2 스위칭 TFT(ST2)를 통해 구동 TFT(DT)의 소스 전극으로 공급된 레퍼런스 전압의 차전압을 충전하고, 충전된 전압을 제1 및 제2 스위칭 TFT(ST1, ST2)가 턴-오프되는 구간에서 구동 TFT(DT)의 구동 전압으로 공급한다.The storage capacitor Cst connected between the gate electrode and the source electrode of the driving TFT DT receives the data voltage supplied to the gate electrode of the driving TFT DT through the first switching TFT ST1 and the data voltage supplied to the second switching TFT ST2 to the source electrode of the driving TFT DT and supplies the charged voltage to the driving TFTs (ST1, ST2) during the period in which the first and second switching TFTs ST1, ST2 are turned off DT).
구동 TFT(DT)는 고전위 전원(EVDD)으로부터 공급되는 전류를 스토리지 커패시터(Cst)로부터 공급된 구동 전압에 따라 제어함으로써 구동 전압에 비례하는 전류를 OLED 소자로 공급하여 OLED 소자를 발광시킨다. The driving TFT DT controls the current supplied from the high potential power supply EVDD according to the driving voltage supplied from the storage capacitor Cst to supply a current proportional to the driving voltage to the OLED element to emit the OLED element.
데이터 구동부(300)는 타이밍 컨트롤러(도시 생략)로부터의 영상 데이터를 감마 전압들을 이용하여 아날로그 데이터 신호로 변환하고, 아날로그 데이터 신호를 표시 패널(100)의 데이터 라인들(DL)로 각각 공급한다. The
게이트 구동부(200)는 표시 패널(100)의 다수의 게이트 라인을 각각 구동한다. 게이트 구동부(200)는 각 게이트 라인에 해당 스캔 기간에서 게이트 온 전압의 스캔 펄스를 공급하고, 나머지 기간에서는 게이트 오프 전압을 공급한다. 게이트 구동부(200)는 표시 패널(100)의 비표시 영역에서 화소 어레이(AA)의 각 화소(P)를 구성하는 박막 트랜지스터들과 함께 박막 트랜지스터 어레이 기판(백플레인 기판)에 형성되어 표시 패널(100)에 내장될 수 있다. 표시 패널(100)에 내장된 게이트 구동부(200)를 구성하는 스위칭 소자들도 산화물 TFT가 적용될 수 있다.The
도 2는 본 발명의 한 실시예에 따른 화소 회로를 나타낸 단면도로써, 도 1에 도시된 화소 회로 중 구동 TFT(DT)와 스토리지 커패시터(Cst)의 구조를 나타낸 것이다.FIG. 2 is a cross-sectional view of a pixel circuit according to an embodiment of the present invention, showing a structure of a driving TFT DT and a storage capacitor Cst in the pixel circuit shown in FIG.
도 2에 도시된 구동 TFT(DT)는 버퍼층(BUF) 아래 기판(SUB) 상의 쉴드 금속층(BSM), 버상에 적층된 액티브층(ACT), 게이트 절연층(GI), 게이트 전극(GE)과, 버퍼층(BUF) 상에서 액티브층(ACT), 게이트 절연층(GI), 게이트 전극(GE)의 적층 구조를 덮는 층간 절연층(ILD)과, 층간 절연층(ILD)을 관통하는 컨택홀(H1, H2) 각각을 통해 액티브층(ACT)의 소스 영역(SA) 및 드레인 영역(DA)과 각각 접속하는 소스 전극(SE) 및 드레인 전극(DE)과, 층간 절연층(ILD) 상에서 소스 전극(SE) 및 드레인 전극(DE)를 덮는 페시베이션층(PAS)을 구비한다. The driving TFT DT shown in Fig. 2 includes a shielding metal layer BSM on the substrate SUB under the buffer layer BUF, an active layer ACT stacked on the buffer layer, a gate insulating layer GI, a gate electrode GE, An interlayer insulating layer ILD covering the laminated structure of the active layer ACT, the gate insulating layer GI and the gate electrode GE on the buffer layer BUF and a contact hole H1 A source electrode SE and a drain electrode DE respectively connected to the source region SA and the drain region DA of the active layer ACT via the source electrode SE and the drain electrode H2, SE, and a drain electrode DE.
스토리지 커패시터(Cst)는 게이트 절연층(GI) 상의 제1 스토리지 전극(CE1)과, 제1 스토리지 전극(CE1)과 층간 절연층(ILD)을 사이에 두고 오버랩하여 제1 커패시터(C1)를 형성하는 층간 절연층(ILD) 상의 제2 스토리지 전극(CE2)과, 제1 스토리지 전극(CE1)과 게이트 절연층(GI) 및 버퍼층(BUF)을 사이에 두고 오버랩하여 제2 커패시터(C2)를 형성하고, 층간 절연층(ILD) 및 버퍼층(BUF)을 관통하는 컨택홀(H3)을 통해 제2 스토리지 전극(CE2)과 접속되는 버퍼층(BUF) 상의 제3 스토리지 전극(CE3)을 구비한다. 제1 및 제2 커패시터(C1, C2)가 서로 오버랩하면서 병렬로 접속된 구조를 갖으므로 제한된 화소 회로 영역내에서 스토리지 커패시터(Cst)의 용량을 증대시킬 수 있다.The storage capacitor Cst overlaps the first storage electrode CE1 on the gate insulating layer GI and the first storage electrode CE1 with the interlayer insulating layer ILD to form the first capacitor C1 A second storage electrode CE2 on the interlayer insulating layer ILD overlaps the first storage electrode CE1 with the gate insulating layer GI and the buffer layer BUF to form a second capacitor C2 And a third storage electrode CE3 on the buffer layer BUF connected to the second storage electrode CE2 through a contact hole H3 penetrating the interlayer insulating layer ILD and the buffer layer BUF. Since the first and second capacitors C1 and C2 are connected in parallel while overlapping each other, the capacitance of the storage capacitor Cst can be increased within a limited pixel circuit area.
도 2에 도시된 화소 회로는 플렉서블 OLED 표시 장치에 적용되는 백플레인(Backplane) 기판 구조를 예시한 것으로, 유리 기판(SUB)과 버퍼층(BUF) 상에 적층되는 플렉서블 기재(P1) 및 멀티 배리어층(MB)를 더 구비하며, 유리 기판(SUB)는 제조 공정 동안 강성을 유지하기 위한 것으로 후속 공정에서 OLED 표시 장치가 완성되면 제거된다.The pixel circuit shown in Fig. 2 exemplifies a backplane substrate structure applied to a flexible OLED display device. The pixel circuit shown in Fig. 2 includes a glass substrate SUB, a flexible substrate P1 laminated on the buffer layer BUF, and a multi- MB), and the glass substrate (SUB) is for maintaining rigidity during the manufacturing process, and is removed when the OLED display is completed in a subsequent process.
플렉서블 기재(P1)는 플렉서블 플라스틱 필름으로, 폴리에스테르(polyester) 또는 폴리 에스테르를 포함하는 공중합체, 폴리이미드(polyimide) 또는 폴리 이미드를 포함하는 공중합체, 올레핀계 공중합체, 폴리아크릴산(polyacrylic acid) 또는 폴리아크릴산을 포함하는 공중합체, 폴리스티렌(polystyrene) 또는 폴리스테린을 포함하는 공중합체, 폴리설페이트(polysulfate) 또는 폴리설페이트를 포함하는 공중합체, 폴리카보네이트(polycarbonate) 또는 폴리 카보네이트를 포함하는 공중합체, 폴리아믹산(polyamic acid) 또는 폴리아믹산을 포함하는 공중합체, 폴리아민(polyamine) 및 폴리아믹산을 포함하는 공중합체, 폴리비닐 알콜(polyvinylalcohol), 폴리 알릴아민(polyallyamine)으로 이루어진 군에서 선택되는 하나 이상의 고분자 화합물을 포함할 수 있다.The flexible substrate P1 is a flexible plastic film which is made of a copolymer including a polyester or a polyester, a copolymer containing a polyimide or a polyimide, an olefin copolymer, a polyacrylic acid ) Or a copolymer comprising polyacrylic acid, a copolymer comprising polystyrene or polystyrene, a copolymer comprising polysulfate or polysulfate, a copolymer comprising polycarbonate or polycarbonate, A copolymer including a polyamic acid or a polyamic acid, a copolymer including a polyamine and a polyamic acid, a polyvinyl alcohol, and a polyallyamine. And may include a polymer compound.
플렉서블 기재(PI) 상에 적층된 멀티 배리어층(MB)은 플렉서블 기재(PI)의 외부로부터 유입될 외부 수분이나 가스 등을 차단하기 위한 것으로, 유기 절연층과 무기 절연층이 교번적으로 적층된 구조나, 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산화 알루미늄(AlOx) 등과 같은 무기 절연 물질이 적층된 구조로 형성될 수 있다.The multi-barrier layer (MB) laminated on the flexible substrate (PI) is for blocking external moisture or gas to be introduced from the outside of the flexible substrate (PI), and is formed by stacking an organic insulating layer and an inorganic insulating layer alternately Or an inorganic insulating material such as silicon oxide (SiOx), silicon nitride (SiNx), aluminum oxide (AlOx), or the like.
멀티 배리어층(MB) 상의 쉴드 금속층(BSM)은 산화물 액티브층(ACT)의 특성을 가변시키는 외부의 빛이 액티브층(ACT)으로 유입되는 것을 차단하기 위하여 차광 기능을 갖는 금속 재료로 형성되고, 제3 스토리지 전극(CE3)이 쉴드 금속층(BSM)과 함께 동일층에 동일 재료로 형성된다. 쉴드 금속층(BSM)은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 등의 금속 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 복층 구조로 형성될 수 있다. 쉴드 금속층(BSM)은 화소 회로를 구성하는 TFT들 중 적어도 하나의 액티브층과 오버랩할 수 있다. The shielding metal layer BSM on the multi-barrier layer MB is formed of a metal material having a light-shielding function so as to block external light that changes the characteristics of the oxide active layer ACT from entering the active layer ACT, The third storage electrode CE3 is formed of the same material in the same layer together with the shielding metal layer BSM. The shield metal layer BSM may be any of metals such as molybdenum (Mo), aluminum (Al), chromium (Cr), tungsten (W), titanium (Ti), nickel (Ni), neodymium (Nd), and copper Or a single layer or a multi-layer structure composed of an alloy thereof. The shield metal layer BSM may overlap with at least one of the active layers of the TFTs constituting the pixel circuit.
기판(SUB) 상에서 쉴드 금속층(BSM) 및 제3 스토리지 전극(CE3)을 덮는 버퍼층(BUF)은 멀티 배리어층(MB)으로부터 산화물 액티브층(ACT)으로 수소가 유입되는 것을 억제한다. 버퍼층(BUF)은 단일 절연층 또는 복수의 절연층이 적층된 구조로 형성되며, 액티브층(ACT)의 특성 변화를 방지하기 위하여 산화 실리콘(SiOx), 산화 알루미늄(AlOx) 등과 같은 산화물계 절연 물질로 형성된다.The buffer layer BUF covering the shield metal layer BSM and the third storage electrode CE3 on the substrate SUB prevents hydrogen from flowing into the oxide active layer ACT from the multi-barrier layer MB. The buffer layer BUF is formed by stacking a single insulating layer or a plurality of insulating layers and is formed of an oxide insulating material such as silicon oxide (SiOx), aluminum oxide (AlOx), or the like to prevent the characteristic change of the active layer (ACT) .
버퍼층(BUF) 상에 적층된 액티브층(ACT)은 채널 영역(CH)과, 옵셋 저항 감소를 위해 도체화 처리된 저저항의 소스 영역(SA) 및 드레인 영역(DA)을 구비한다. 액티브층(ACT)은 In, Ga, Zn, Al, Sn, Zr, Hf, Cd, Ni, Cu 중 적어도 하나의 금속을 포함하는 산화물 반도체로 형성된다. 액티브층(ACT)의 소스 영역(SA) 및 드레인 영역(DA)은 액티브층(ACT)이 후속 공정에서 플라즈마, 자외선(UV) 또는 에천트에 의해 노출되어 산소가 다소 제거되어 도체화된다.The active layer ACT stacked on the buffer layer BUF has a channel region CH and a low resistance source region SA and a drain region DA which are conductively processed to reduce the offset resistance. The active layer ACT is formed of an oxide semiconductor containing at least one of In, Ga, Zn, Al, Sn, Zr, Hf, Cd, Ni and Cu. The source and drain regions SA and DA of the active layer ACT are exposed to plasma, ultraviolet (UV), or etchant in the subsequent process so that the active layer ACT is partially removed by oxygen to become conductive.
액티브층(ACT) 상에 채널 영역(CH)과 오버랩하는 게이트 절연층(GI) 및 게이트 전극(GE)이 적층 구조로 형성됨과 아울러 버퍼층(BUF) 상에 게이트 절연층(GI) 및 제1 스토리지 전극(CE1)이 적층 구조로 형성된다. 게이트 절연층(GI)은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산화 알루미늄(AlOx) 등과 같은 무기 절연 물질이 단층 또는 복층 구조로 형성될 수 있다. 게이트 절연층(GI)은 산화물 반도체를 이용하는 액티브층(ACT)의 특성 변화를 방지하기 위하여 산화물계 절연 물질로 형성될 수 있다. 게이트 전극(GE) 및 제1 스토리지 전극(CE1)으로 이용되는 게이트 금속층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 등의 금속 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 복층 구조로 형성될 수 있다. 제1 스토리지 전극(CE1)은 버퍼층(BUF)을 사이에 두고 제3 스토리지 전극(CE3)고 오버랩하여 제2 커패시터(C2)를 형성한다.A gate insulating layer GI and a gate electrode GE overlapping the channel region CH are formed in a laminated structure on the active layer ACT and a gate insulating layer GI and a first storage The electrode CE1 is formed in a laminated structure. The gate insulating layer GI may be formed of a single layer or a multilayer structure of an inorganic insulating material such as silicon oxide (SiOx), silicon nitride (SiNx), aluminum oxide (AlOx) and the like. The gate insulating layer GI may be formed of an oxide-based insulating material to prevent a change in characteristics of the active layer ACT using an oxide semiconductor. The gate metal layer used as the gate electrode GE and the first storage electrode CE1 may be at least one selected from the group consisting of Mo, Al, Cr, W, Ti, Ni, (Nd), and copper (Cu), or an alloy thereof. The first storage electrode CE1 overlaps the third storage electrode CE3 with the buffer layer BUF therebetween to form the second capacitor C2.
버퍼층(BUF) 상에 액티브층(ACT), 게이트 절연층(GI), 게이트 전극(GE) 및 제1 스토리지 전극(CE1)를 덮는 층간 절연층(ILD)이 형성되고, 층간 절연층(ILD)을 관통하는 컨택홀(H1, H2)과, 층간 절연층(ILD) 및 버퍼층(BUF)을 관통하는 컨택홀(H3)이 형성된다. 층간 절연층(ILD)은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산화 알루미늄(AlOx) 등과 같은 무기 절연 물질이 단층 또는 복층 구조로 형성되거나, 유기 절연 물질로 형성될 수 있다.An interlayer insulating layer ILD covering the active layer ACT, the gate insulating layer GI and the gate electrode GE and the first storage electrode CE1 is formed on the buffer layer BUF, Contact holes H1 and H2 penetrating through the interlayer insulating layer ILD and the buffer layer BUF are formed. The ILD may be formed of a single layer or a multilayer structure or an organic insulating material such as silicon oxide (SiOx), silicon nitride (SiNx), aluminum oxide (AlOx), or the like.
층간 절연층(ILD) 상에 소스 전극(SE) 및 드레인 전극(DE)이 형성됨과 아울러 제1 스토리지 전극(CE1)과 오버랩하여 제1 커패시터(C1)를 형성하고, 제3 스토리지 전극(CE3)과 접속되는 제2 스토리지 전극(CE2)이 형성된다. 소스 전극(SE)은 컨택홀(H1)을 통해 액티브층(ACT)의 소스 영역(SA)과 접속되고, 드레인 전극(DE)은 컨택홀(H2)을 통해 액티브층(ACT)의 드레인 영역(DA)과 접속된다. 제2 스토리지 전극(CE2)은 컨택홀(H3)을 통해 제3 스토리지 전극(CE3)과 접속된다. 소스 전극(SE) 및 드레인 전극(DE)과 제2 스토리지 전극(CE2)으로 이용되는 소스/드레인 금속층은 몰리브덴(Mo), 알루미늄(Al), 크롬(Cr), 텅스텐(W), 티타늄(Ti), 니켈(Ni), 네오디뮴(Nd) 및 구리(Cu) 등의 금속 중 어느 하나 또는 이들의 합금으로 이루어진 단일층 또는 복층 구조로 형성될 수 있다.A source electrode SE and a drain electrode DE are formed on the interlayer dielectric layer ILD and overlap the first storage electrode CE1 to form a first capacitor C1 and a third storage electrode CE3, The second storage electrode CE2 is formed. The source electrode SE is connected to the source region SA of the active layer ACT via the contact hole H1 and the drain electrode DE is connected to the drain region of the active layer ACT through the contact hole H2 DA. The second storage electrode CE2 is connected to the third storage electrode CE3 through the contact hole H3. The source / drain metal layer used as the source electrode SE and the drain electrode DE and the second storage electrode CE2 may be formed of a metal such as molybdenum (Mo), aluminum (Al), chromium (Cr), tungsten (W) ), Nickel (Ni), neodymium (Nd), and copper (Cu), or an alloy thereof.
층간 절연층(ILD) 상에 소스 전극(SE) 및 드레인 전극(DE)과, 제2 스토리지 전극(CE2)을 덮는 페시베이션층(PAS)이 형성된다. 층간 절연층(ILD)은 산화 실리콘(SiOx), 질화 실리콘(SiNx), 산화 알루미늄(AlOx) 등과 같은 무기 절연 물질이 단층 또는 복층 구조로 형성될 수 있다.A passivation layer PAS covering the source electrode SE and the drain electrode DE and the second storage electrode CE2 is formed on the interlayer insulating layer ILD. The ILD may be formed of a single layer or a multilayer structure of an inorganic insulating material such as silicon oxide (SiOx), silicon nitride (SiNx), aluminum oxide (AlOx), or the like.
본 발명의 한 실시예에 따른 스토리지 커패시터(Cst)는 게이트 절연층(GI) 상의 제1 스토리지 전극(CE1)과, 층간 절연층(ILD) 상의 제2 스토리지 전극(CE2)과, 버퍼층(BUF) 상의 제3 스토리지 전극(CE3)이 서로 오버랩함으로써 제1 및 제2 커패시터(C1, C2)가 서로 오버랩하면서 병렬로 접속된 구조를 갖으므로 제한된 화소 회로 영역내에서 스토리지 커패시터(Cst)의 용량을 증대시킬 수 있다. 이때, 제3 스토리지 전극(CE2)는 쉴드 금속층(BSM)과 동일층에 동일 재료로 형성되므로 이를 위한 별도의 제조 공정이 요구되지 않아 코스트 경쟁력을 강화할 수 있다.The storage capacitor Cst according to an embodiment of the present invention includes a first storage electrode CE1 on the gate insulating layer GI, a second storage electrode CE2 on the interlayer insulating layer ILD, a buffer layer BUF, Since the first and second storage capacitors C1 and C2 are overlapped and connected in parallel with each other by overlapping the third storage electrode CE3 on the storage capacitor Cst, . At this time, since the third storage electrode CE2 is formed of the same material as the shielding metal layer BSM in the same layer, a separate manufacturing process is not required, thereby enhancing cost competitiveness.
한편, 버퍼층(BUF)은 멀티 배리어층(MB)으로부터 산화물 액티브층(ACT)으로 수소가 유입되는 것을 억제하기 위하여 버퍼층(BUF)은 상대적으로 두껍게, 예를 들면 600nm 이상의 두께를 유지해야 한다. 이로 인하여, 제1 스토리지 전극(CE1) 및 제3 스토리지 전극(CE3) 사이의 거리는 버퍼층(BUF)과 게이트 절연층(GI)의 두께에 의해 700nm 이상이 되어야 하므로 스토리지 커패시터(Cst)의 용량 증가에 한계가 있다.On the other hand, in the buffer layer BUF, the buffer layer BUF must be relatively thick, for example, a thickness of 600 nm or more in order to suppress the inflow of hydrogen from the multi-barrier layer MB to the oxide active layer ACT. Because of this, the distance between the first storage electrode CE1 and the third storage electrode CE3 must be 700 nm or more due to the thickness of the buffer layer BUF and the gate insulating layer GI, so that the capacity of the storage capacitor Cst There is a limit.
이를 개선하기 위하여, 본 발명의 다른 실시예에 따른 화소 회로는 도 3에 도시된 바와 같이 제3 스토리지 전극(CE3')을 버퍼층(BUF) 상에 형성한 구조를 제안한다.To improve this, a pixel circuit according to another embodiment of the present invention proposes a structure in which a third storage electrode CE3 'is formed on a buffer layer BUF as shown in FIG.
도 3을 참조하면, 제3 스토리지 전극(CE3')을 버퍼층(BUF) 상에 위치함으로써 제1 스토리지 전극(CE1)과 제3 스토리지 전극(CE3')은 게이트 절연층(GI)을 사이에 두고 서로 오버랩하여 제2 커패시터(C2')를 형성한다. 이에 따라, 제3 스토리지 전극(CE3)이 버퍼층(BUF) 상에 형성된 도 2의 제2 커패시터(C2)와 대비하여, 도 3에 도시된 제2 커패시터(C2')는 제1 스토리지 전극(CE1)과 제3 스토리지 전극(CE3')간 간격이 게이트 절연층(GI)의 두께로 감소함으로써 스토리지 용량 증가를 극대화할 수 있다.Referring to FIG. 3, the first storage electrode CE1 and the third storage electrode CE3 'are sandwiched between the gate insulating layer GI by placing the third storage electrode CE3' on the buffer layer BUF And overlap each other to form the second capacitor C2 '. Accordingly, the second capacitor C2 'shown in FIG. 3 is electrically connected to the first storage electrode CE1 (FIG. 3) in comparison with the second capacitor C2 in FIG. 2 in which the third storage electrode CE3 is formed on the buffer layer BUF. And the third storage electrode CE3 'is reduced to the thickness of the gate insulating layer GI, thereby maximizing the storage capacity increase.
제3 스토리지 전극(CE3)은 액티브층(ACT)과 동일층인 버퍼층(BUF) 상에 형성되지만 액티브층(ACT)과 다른 금속층으로 형성된다. 제3 스토리지 전극(CE3)은 액티브층(ACT)을 동일층에 형성하는 방법은 다음과 같다.The third storage electrode CE3 is formed on the buffer layer BUF, which is the same layer as the active layer ACT, but is formed of a metal layer different from the active layer ACT. The method of forming the active layer ACT on the third layer of the third storage electrode CE3 is as follows.
도 4a에 도시된 바와 같이, 버퍼층(BUF) 상에 마스크 공정을 이용하여 제3 스토리지 전극(CE3)을 먼저 형성하고, 도 4b에 도시된 바와 같이 버퍼층(BUF) 상에 제3 스토리지 전극(CE3)을 덮는 산화물 반도체층(OSL)을 전면 증착한다. 이어서, 마스크를 이용한 포토리쏘그래피 공정 및 에칭 공정에 의해 산화물 반도체층(OSL)을 패터닝함으로써 액티브층(ACT)이 형성된다. 이때, 산화물 반도체층(OSL)의 에칭시 혼산과 OZ산을 모두 사용할 수 있으나, 금속층의 에천트로 주로 이용되는 혼산이 아닌 ITO, IGZO 등의 에천트로 주로 이용되는 OZ산을 이용함으로써 산화물 반도체층(OSL)의 에칭시 제3 스토리지 전극(CE3')이 에칭되는 것을 방지할 수 있다.4A, a third storage electrode CE3 is first formed on the buffer layer BUF using a mask process, and a third storage electrode CE3 is formed on the buffer layer BUF as shown in FIG. 4B, (OSL) is deposited on the entire surface. Then, the active layer (ACT) is formed by patterning the oxide semiconductor layer (OSL) by a photolithography process and an etching process using a mask. At this time, both the mixed oxide and the OZ acid can be used in the etching of the oxide semiconductor layer (OSL), but the oxide semiconductor layer (the oxide semiconductor layer) can be used by using OZ acid, which is mainly used as an etchant such as ITO and IGZO, It is possible to prevent the third storage electrode CE3 'from being etched during the etching of the second storage electrode OSL.
도 5는 본 발명의 한 실시예에 따른 OLED 표시 장치의 링크 배선들을 간략하게 나타낸 도면이다.5 is a simplified view of the link wires of an OLED display according to an embodiment of the present invention.
도 5를 참조하면, 표시 영역(AA)의 데이터 라인(도시 생략)은 비표시 영역에 형성된 데이터 링크(LKa, LKb)를 경유하여 패드 영역에 형성된 데이터 패드(PD)와 개별적으로 접속된다. 데이터 패드들(DP)은 구동 IC와 접속될 부분이다. Referring to FIG. 5, a data line (not shown) of the display area AA is connected to a data pad PD formed in the pad area via the data links LKa and LKb formed in the non-display area. The data pads DP are portions to be connected to the driving IC.
데이터 링크(LKa, LKb)는 데이터 라인과 동일층에 동일한 소스/드레인 금속층으로 형성되어 제1 데이터 라인과 접속되는 제1 데이터 링크(LKa)와, 데이터 라인과 다른 배선층인 전술한 제3 스토리지 전극(CE3, CE')과 동일층에 동일한 금속층으로 형성되고 컨택부(CT)를 경유하여 제2 데이터 라인과 접속되는 제2 데이터 링크(LKb)를 구비한다. 비표시 영역에는 서로 다른 층에 형성되는 제1 데이터 링크(LKa)와 제2 데이터 링크(LKb)가 교번적으로 배치되고, 표시 영역에 교번적으로 배치된 제1 및 제2 데이터 라인과 개별적으로 접속된다. 이에 따라, 다수의 데이터 링크들(LKa, LKb)을 포함하는 제한된 비표시 영역에서 데이터 링크(LKa, LKb)간의 간격을 충분히 확보할 수 있으므로 신뢰성을 향상시킬 수 있다.The data links LKa and LKb include a first data link LKa formed of the same source / drain metal layer on the same layer as the data line and connected to the first data line, And a second data link LKb formed of the same metal layer on the same layer as the data lines CE3 and CE 'and connected to the second data line via the contact portion CT. The first data link LKa and the second data link LKb formed on different layers are alternately arranged in the non-display area, and the first and second data lines alternately arranged in the display area are separately provided Respectively. Accordingly, the interval between the data links (LKa and LKb) can be sufficiently secured in the limited non-display area including the plurality of data links (LKa and LKb), thereby improving the reliability.
도 6은 본 발명의 한 실시예에 따른 링크 배선부를 나타낸 단면도이고, 도 7은 본 발명의 다른 실시예에 따른 링크 배선부를 나타낸 단면도이다.FIG. 6 is a cross-sectional view illustrating a link wiring portion according to an embodiment of the present invention, and FIG. 7 is a cross-sectional view illustrating a link wiring portion according to another embodiment of the present invention.
도 6을 참조하면, 제1 데이터 링크(LKa)는 데이터 라인(DL)과 동일층인 층간 절연층(ILD) 상에 형성되고, 제2 데이터 링크(LKb)는 도 2에서 전술한 제3 스토리지 전극(CE3) 및 쉴드 금속층(BSM)과 동일층, 동일 재료로 멀티 배리어층(MB) 상에 형성된다. 멀티 배리어층(MB) 상의 제2 데이터 링크(LKb)는 컨택부(CT)에서 버퍼층(BUF) 및 층간 절연층(ILD)을 관통하는 컨택홀(LH)을 통해 데이터 라인(DL)과 접속된다. 이에 따라, 다수의 데이터 링크들(LKa, LKb)을 포함하는 제한된 비표시 영역에서 데이터 링크(LKa, LKb)간의 간격을 충분히 확보할 수 있으므로 신뢰성을 향상시킬 수 있음과 아울러 별도의 마스크 공정이 필요하지 않으므로 코스트 상승을 방지할 수 있다.Referring to FIG. 6, the first data link LKa is formed on the interlayer insulating layer ILD, which is the same layer as the data line DL, and the second data link LKb is formed on the third storage Is formed on the multi-barrier layer (MB) in the same layer and the same material as the electrode CE3 and the shield metal layer (BSM). The second data link LKb on the multi-barrier layer MB is connected to the data line DL through the contact hole LH through the buffer layer BUF and the interlayer insulating layer ILD in the contact portion CT . Accordingly, since the interval between the data links (LKa, LKb) can be sufficiently secured in the limited non-display area including the plurality of data links (LKa, LKb), reliability can be improved and a separate mask process is required The cost increase can be prevented.
도 7을 참조하면, 제1 데이터 링크(LKa)는 데이터 라인(DL)과 동일층인 층간 절연층(ILD) 상에 형성되고, 제2 데이터 링크(LKb)는 도 3에서 전술한 제3 스토리지 전극(CE3')과 동일층, 동일 재료로 버퍼층(BUF) 상에 형성된다. 버퍼층(BUF) 상의 제2 데이터 링크(LKb)는 컨택부(CT)에서 버퍼층(BUF)을 관통하는 컨택홀(LH)을 통해 데이터 라인(DL)과 접속된다. 이에 따라, 다수의 데이터 링크들(LKa, LKb)을 포함하는 제한된 비표시 영역에서 데이터 링크(LKa, LKb)간의 간격을 충분히 확보할 수 있으므로 신뢰성을 향상시킬 수 있음과 아울러 별도의 마스크 공정이 필요하지 않으므로 코스트 상승을 방지할 수 있다.7, the first data link LKa is formed on the interlayer insulating layer ILD, which is the same layer as the data line DL, and the second data link LKb is formed on the third storage Is formed on the buffer layer BUF in the same layer as the electrode CE3 'and the same material. The second data link LKb on the buffer layer BUF is connected to the data line DL through the contact hole LH through the buffer layer BUF in the contact portion CT. Accordingly, since the interval between the data links (LKa, LKb) can be sufficiently secured in the limited non-display area including the plurality of data links (LKa, LKb), reliability can be improved and a separate mask process is required The cost increase can be prevented.
전술한 바와 같이, 본 발명의 한 실시예에 따른 OLED 표시 장치는 소비 전력을 저감할 수 있는 코플래너 구조의 산화물 TFT를 화소 회로의 스위칭 소자로 이용함과 아울러, 게이트 절연층 상의 제1 스토리지 전극이 층간 절연층 상의 제2 스토리지 전극과 오버랩하여 형성하는 제1 커패시터와, 제2 스토리지 전극과 접속되는 제3 스토리지 전극이 제1 스토리지 전극과 게이트 절연층을 사이에 두고 오버랩하거나, 게이트 절연층 및 버퍼층을 사이에 두고 오버랩하여 형성하는 제2 커패시터의 병렬 구조로 스토리지 커패시터를 구비함으로써 제한된 화소 회로 영역내에서 면적 증가없이 스토리지 커패시터의 용량을 향상시킬 수 있다.As described above, an OLED display according to an embodiment of the present invention uses an oxide TFT having a coplanar structure that can reduce power consumption, as a switching element of a pixel circuit, and a first storage electrode on a gate insulating layer The first storage electrode overlaps with the second storage electrode on the interlayer insulating layer and the third storage electrode connected to the second storage electrode overlaps the first storage electrode with the gate insulating layer therebetween or the gate insulating layer and the buffer layer The capacity of the storage capacitor can be improved without increasing the area in the limited pixel circuit area by providing the storage capacitor in a parallel structure of the second capacitor formed by overlapping with each other.
본 발명의 한 실시예에 따른 OLED 표시 장치는 비표시 영역에는 데이터 라인과 동일층인 제1 링크 배선과, 제3 스토리지 전극과 동일층인 제2 링크 배선이 교번적으로 배치됨으로써 다수의 링크 배선들을 포함하는 제한된 비표시 영역에서 링크 배선간의 간격을 충분히 확보하여 신뢰성을 향상시킬 수 있다.In the OLED display according to the embodiment of the present invention, the first link interconnection in the same layer as the data line and the second interconnection interconnection in the same layer as the third storage electrode are alternately arranged in the non-display region, The interval between the link wirings in the limited non-display area including the wirings can be sufficiently secured and the reliability can be improved.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구 범위에 의해 정하여져야만 할 것이다.It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Therefore, the technical scope of the present invention should not be limited to the contents described in the detailed description of the specification, but should be defined by the claims.
SUB: 기판 PI: 플렉서블 기재
MB: 멀티 배리어층 BSM: 쉴드 금속층
CE1, CE2, CE3, CE3': 스토리지 전극 ACT: 액티브층
CH: 채널 영역 SA: 소스 영역
DA: 드레인 영역 GI: 게이트 절연층
GE: 게이트 전극 SE: 소스 전극
DE: 드레인 전극 PAS: 페시베이션층
H1, H2, H3, H3', LH: 컨택홀SUB: substrate PI: flexible substrate
MB: Multi-barrier layer BSM: Shield metal layer
CE1, CE2, CE3, CE3 ': storage electrode ACT: active layer
CH: channel region SA: source region
DA: drain region GI: gate insulating layer
GE: gate electrode SE: source electrode
DE: drain electrode PAS: passivation layer
H1, H2, H3, H3 ', LH: Contact holes
Claims (8)
상기 버퍼층 아래에서 상기 복수개의 박막 트랜지스터 중 적어도 하나의 액티브층과 오버랩하는 쉴드 금속층과,
상기 복수개의 박막 트랜지스터 중 구동 트랜지스터의 게이트 전극과 접속되는 상기 게이트 절연층 상의 제1 스토리지 전극과,
상기 구동 트랜지스터의 소스 전극과 접속되고 상기 층간 절연층을 사이에 두고 상기 제1 스토리지 전극과 오버랩하는 제2 스토리지 전극과,
상기 제2 스토리지 전극과 접속되고, 상기 제1 스토리지 전극과 상기 게이트 절연층을 사이에 두고 오버랩하거나, 상기 게이트 절연층 및 상기 버퍼층을 사이에 두고 오버랩하는 제3 스토리지 전극을 구비하는 각 화소 회로를 포함하는 유기 발광 다이오드 표시 장치.A plurality of thin film transistors each including an active layer, a gate insulating layer, a gate electrode and an interlayer insulating layer stacked on a buffer layer, a source electrode and a drain electrode which are located on the interlayer insulating layer and are connected to the active layer through contact holes, ,
A shield metal layer which overlaps with at least one of the plurality of thin film transistors under the buffer layer,
A first storage electrode on the gate insulating layer connected to a gate electrode of a driving transistor among the plurality of thin film transistors,
A second storage electrode connected to the source electrode of the driving transistor and overlapping the first storage electrode with the interlayer insulating layer interposed therebetween,
And a third storage electrode connected to the second storage electrode and overlapping the first storage electrode and the gate insulating layer or overlapping the gate insulating layer and the buffer layer, And an organic light emitting diode (OLED) display device.
상기 제3 스토리지 전극은
상기 쉴드 금속층과 동일하게 상기 버퍼층 아래에 위치하고, 상기 쉴드 금속층과 동일 재료로 구성되고, 상기 버퍼층 및 층간 절연층을 관통하는 컨택홀을 통해 상기 제2 스토리지 전극과 접속되는 유기 발광 다이오드 표시 장치. The method according to claim 1,
The third storage electrode
Wherein the shielding metal layer is formed of the same material as the shielding metal layer and is connected to the second storage electrode through a contact hole passing through the buffer layer and the interlayer insulating layer.
상기 화소 회로를 포함하는 다수의 화소들이 위치하는 표시 영역과, 구동 회로를 연결하는 다수의 링크 배선들을 추가로 구비하고,
상기 다수의 링크 배선들은
상기 소스 전극 및 드레인 전극과 동일하게 상기 층간 절연층 상에 위치하고, 상기 소스 전극 및 드레인 전극과 동일 재료로 구성되는 제1 링크 배선과,
상기 쉴드 금속층 및 상기 제3 스토리지 전극과 동일하게 상기 버퍼층 아래에 위치하고, 상기 쉴드 금속층 및 제3 스토리지 전극과 동일 재료로 구성되는 제2 링크 배선을 구비하고,
비표시 영역에서 상기 제1 및 제2 링크 배선이 교번적으로 배치되는 유기 발광 다이오드 표시 장치.The method of claim 2,
Further comprising: a display region in which a plurality of pixels including the pixel circuit are located; and a plurality of link wirings connecting the driver circuit,
The plurality of link wirings
A first wiring line located on the interlayer insulating layer like the source electrode and the drain electrode and made of the same material as the source electrode and the drain electrode,
And a second link wiring which is located under the buffer layer in the same manner as the shield metal layer and the third storage electrode and is formed of the same material as the shield metal layer and the third storage electrode,
And the first and second link wirings are alternately arranged in the non-display area.
상기 표시 영역에서 상기 소스 전극 및 드레인 전극과 동일하게 상기 층간 절연층 상에 위치하고, 상기 소스 전극 및 드레인 전극과 동일 재료로 구성되는 제1 및 제2 데이터 라인이 교번적으로 배열되는 복수개의 데이터 라인들을 추가로 구비하고,
상기 제2 데이터 라인은 상기 제1 링크 배선과 직접 접속하고,
상기 제2 데이터 라인은 상기 층간 절연층 및 버퍼층을 관통하는 링크 컨택홀을 통해 상기 제2 링크 배선과 접속하는 유기 발광 다이오드 표시 장치.The method of claim 3,
A plurality of data lines arranged on the interlayer insulating layer in the same manner as the source electrode and the drain electrode in the display region and having first and second data lines alternately arranged with the same material as the source electrode and the drain electrode, Respectively,
The second data line is directly connected to the first link wiring,
And the second data line is connected to the second link wiring via a link contact hole passing through the interlayer insulating layer and the buffer layer.
상기 제3 스토리지 전극은
상기 액티브층과 동일하게 상기 버퍼층에 위치하고, 상기 액티브층과 다른 금속층으로 구성되고, 상기 층간 절연층을 관통하는 컨택홀을 통해 상기 제2 스토리지 전극과 접속되는 유기 발광 다이오드 표시 장치. The method according to claim 1,
The third storage electrode
Wherein the active layer is formed of a metal layer different from the active layer and is connected to the second storage electrode through a contact hole passing through the interlayer insulating layer.
상기 화소 회로를 포함하는 다수의 화소들이 위치하는 표시 영역과, 구동 회로를 연결하는 다수의 링크 배선들을 추가로 구비하고,
상기 다수의 링크 배선들은
상기 소스 전극 및 드레인 전극과 동일하게 상기 층간 절연층 상에 위치하고, 상기 소스 전극 및 드레인 전극과 동일 재료로 구성되는 제1 링크 배선과,
상기 제3 스토리지 전극과 동일하게 상기 버퍼층 상에 위치하고, 상기 제3 스토리지 전극과 동일 재료로 구성되는 제2 링크 배선을 구비하고,
비표시 영역에서 상기 제1 및 제2 링크 배선이 교번적으로 배치되는 유기 발광 다이오드 표시 장치.The method of claim 5,
Further comprising: a display region in which a plurality of pixels including the pixel circuit are located; and a plurality of link wirings connecting the driver circuit,
The plurality of link wirings
A first wiring line located on the interlayer insulating layer like the source electrode and the drain electrode and made of the same material as the source electrode and the drain electrode,
And a second link wiring located on the buffer layer in the same manner as the third storage electrode and composed of the same material as the third storage electrode,
And the first and second link wirings are alternately arranged in the non-display area.
상기 표시 영역에서 상기 소스 전극 및 드레인 전극과 동일하게 상기 층간 절연층 상에 위치하고, 상기 소스 전극 및 드레인 전극과 동일 재료로 구성되는 제1 및 제2 데이터 라인이 교번적으로 배열되는 복수개의 데이터 라인들을 추가로 구비하고,
상기 제2 데이터 라인은 상기 제1 링크 배선과 직접 접속하고,
상기 제2 데이터 라인은 상기 층간 절연층을 관통하는 링크 컨택홀을 통해 상기 제2 링크 배선과 접속하는 유기 발광 다이오드 표시 장치.The method of claim 6,
A plurality of data lines arranged on the interlayer insulating layer in the same manner as the source electrode and the drain electrode in the display region and having first and second data lines alternately arranged with the same material as the source electrode and the drain electrode, Respectively,
The second data line is directly connected to the first link wiring,
And the second data line is connected to the second link wiring through a link contact hole penetrating the interlayer insulating layer.
상기 액티브층은 산화물 반도체층으로 구성되고,
상기 버퍼층 아래에 복수의 절연층이 적층된 멀티 배리어층을 추가로 구비하는 유기 발광 다이오드 표시 장치.The method according to any one of claims 1 to 7,
Wherein the active layer is composed of an oxide semiconductor layer,
And a multi-barrier layer in which a plurality of insulating layers are stacked under the buffer layer.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1020150188214A KR102567317B1 (en) | 2015-12-29 | 2015-12-29 | Organic light emitting diode display device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
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KR1020150188214A KR102567317B1 (en) | 2015-12-29 | 2015-12-29 | Organic light emitting diode display device |
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---|---|
KR20170078075A true KR20170078075A (en) | 2017-07-07 |
KR102567317B1 KR102567317B1 (en) | 2023-08-16 |
Family
ID=59353479
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Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1020150188214A KR102567317B1 (en) | 2015-12-29 | 2015-12-29 | Organic light emitting diode display device |
Country Status (1)
Country | Link |
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KR (1) | KR102567317B1 (en) |
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