JP2003223120A - Semiconductor display device - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 66
- 239000010408 film Substances 0.000 claims abstract description 109
- 239000010409 thin film Substances 0.000 claims abstract description 101
- 239000000758 substrate Substances 0.000 claims abstract description 18
- 239000013078 crystal Substances 0.000 claims description 19
- 239000011521 glass Substances 0.000 abstract description 7
- 239000011159 matrix material Substances 0.000 abstract description 7
- 238000009413 insulation Methods 0.000 abstract description 3
- 230000004043 responsiveness Effects 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 63
- 238000000034 method Methods 0.000 description 17
- 238000005401 electroluminescence Methods 0.000 description 15
- 230000008569 process Effects 0.000 description 10
- 238000004519 manufacturing process Methods 0.000 description 9
- 239000000463 material Substances 0.000 description 9
- 239000003990 capacitor Substances 0.000 description 5
- 229910052751 metal Inorganic materials 0.000 description 5
- 239000002184 metal Substances 0.000 description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 4
- 230000006872 improvement Effects 0.000 description 4
- 238000005468 ion implantation Methods 0.000 description 4
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 3
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910021417 amorphous silicon Inorganic materials 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 150000002500 ions Chemical class 0.000 description 3
- 238000005224 laser annealing Methods 0.000 description 3
- 229910052698 phosphorus Inorganic materials 0.000 description 3
- 239000011574 phosphorus Substances 0.000 description 3
- 230000000704 physical effect Effects 0.000 description 3
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 2
- 230000004913 activation Effects 0.000 description 2
- 229910052796 boron Inorganic materials 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- VBVAVBCYMYWNOU-UHFFFAOYSA-N coumarin 6 Chemical compound C1=CC=C2SC(C3=CC4=CC=C(C=C4OC3=O)N(CC)CC)=NC2=C1 VBVAVBCYMYWNOU-UHFFFAOYSA-N 0.000 description 2
- 229910021419 crystalline silicon Inorganic materials 0.000 description 2
- 238000002425 crystallisation Methods 0.000 description 2
- 230000008025 crystallization Effects 0.000 description 2
- 230000005525 hole transport Effects 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 238000005268 plasma chemical vapour deposition Methods 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- HXWWMGJBPGRWRS-CMDGGOBGSA-N 4- -2-tert-butyl-6- -4h-pyran Chemical compound O1C(C(C)(C)C)=CC(=C(C#N)C#N)C=C1\C=C\C1=CC(C(CCN2CCC3(C)C)(C)C)=C2C3=C1 HXWWMGJBPGRWRS-CMDGGOBGSA-N 0.000 description 1
- JXVJDYSSKSDYNM-UHFFFAOYSA-N CCC=C1C=C(C=CC(C=C2C(C)(C)CC3)=CC4=C2N3CCC4(C)C)OC(C(C)(C)C)=C1 Chemical compound CCC=C1C=C(C=CC(C=C2C(C)(C)CC3)=CC4=C2N3CCC4(C)C)OC(C(C)(C)C)=C1 JXVJDYSSKSDYNM-UHFFFAOYSA-N 0.000 description 1
- 102100032244 Dynein axonemal heavy chain 1 Human genes 0.000 description 1
- 101001016198 Homo sapiens Dynein axonemal heavy chain 1 Proteins 0.000 description 1
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 1
- 239000007983 Tris buffer Substances 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- UFVXQDWNSAGPHN-UHFFFAOYSA-K bis[(2-methylquinolin-8-yl)oxy]-(4-phenylphenoxy)alumane Chemical compound [Al+3].C1=CC=C([O-])C2=NC(C)=CC=C21.C1=CC=C([O-])C2=NC(C)=CC=C21.C1=CC([O-])=CC=C1C1=CC=CC=C1 UFVXQDWNSAGPHN-UHFFFAOYSA-K 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 230000002542 deteriorative effect Effects 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000005684 electric field Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000017525 heat dissipation Effects 0.000 description 1
- 238000010438 heat treatment Methods 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000004973 liquid crystal related substance Substances 0.000 description 1
- 238000002156 mixing Methods 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- IBHBKWKFFTZAHE-UHFFFAOYSA-N n-[4-[4-(n-naphthalen-1-ylanilino)phenyl]phenyl]-n-phenylnaphthalen-1-amine Chemical compound C1=CC=CC=C1N(C=1C2=CC=CC=C2C=CC=1)C1=CC=C(C=2C=CC(=CC=2)N(C=2C=CC=CC=2)C=2C3=CC=CC=C3C=CC=2)C=C1 IBHBKWKFFTZAHE-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 230000004044 response Effects 0.000 description 1
- XOLBLPGZBRYERU-UHFFFAOYSA-N tin dioxide Chemical compound O=[Sn]=O XOLBLPGZBRYERU-UHFFFAOYSA-N 0.000 description 1
- 229910001887 tin oxide Inorganic materials 0.000 description 1
- TVIVIEFSHFOWTE-UHFFFAOYSA-K tri(quinolin-8-yloxy)alumane Chemical compound [Al+3].C1=CN=C2C([O-])=CC=CC2=C1.C1=CN=C2C([O-])=CC=CC2=C1.C1=CN=C2C([O-])=CC=CC2=C1 TVIVIEFSHFOWTE-UHFFFAOYSA-K 0.000 description 1
- LENZDBCJOHFCAS-UHFFFAOYSA-N tris Chemical compound OCC(N)(CO)CO LENZDBCJOHFCAS-UHFFFAOYSA-N 0.000 description 1
Abstract
Description
【０００１】[0001]
【発明の属する技術分野】本発明は、表示装置の画素毎
に複数の薄膜トランジスタを有して構成されたアクティ
ブマトリクス駆動方式の半導体表示装置およびその製造
方法に関する。BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to an active matrix driving type semiconductor display device having a plurality of thin film transistors for each pixel of a display device and a method of manufacturing the same.
【０００２】[0002]
【従来の技術】近年、薄膜トランジスタ（ＴＦＴ：Thin
Film Transistor）を有して構成されたアクティブマト
リクス駆動方式の半導体表示装置が広く利用されるよう
になってきている。特に、有機エレクトロルミネッセン
ス（ＥＬ：Electroluminescence ）素子を発光源とする
有機発光表示装置（ＯＬＥＤ：Organic Light Emitting
Display）は、液晶表示装置にとって代わりうる表示装
置として盛んに研究開発がすすめられている。2. Description of the Related Art In recent years, thin film transistors (TFTs)
2. Description of the Related Art Active matrix drive type semiconductor display devices having a film transistor have been widely used. In particular, an organic light-emitting display device (OLED: Organic Light Emitting) using an organic electroluminescence (EL) element as a light source.
Display) is being actively researched and developed as a display device that can replace a liquid crystal display device.
【０００３】このＯＬＥＤは電流を流すことにより発光
する素子を用いていることから、表示信号の記憶素子
（補助容量）を用いたアクティブマトリクス方式にて駆
動するためには、画素あたり少なくとも２つのＴＦＴを
必要とする。これらのＴＦＴとは、図８に１つの画素を
拡大した平面図を示すように、表示信号の入力に基づい
て画素の発光状態を制御する駆動用ＴＦＴ１０２と、そ
の表示信号を外部から駆動用ＴＦＴ１０２に伝達する画
素スイッチング用ＴＦＴ（ＳＷ用ＴＦＴ）１０３であ
る。このうち、ＳＷ用ＴＦＴ１０３は、表示装置の走査
サイクル毎に画素の表示信号を駆動用ＴＦＴ１０２に伝
達するとともに、その表示信号を補助容量１０４に保持
させる機能を有している。他方、駆動用ＴＦＴ１０２
は、ＳＷ用ＴＦＴ１０３から伝達された（補助容量１０
４に保持された）表示信号に基づいて画素の発光素子に
流す電流を制御する機能を有している。Since this OLED uses an element which emits light when a current is passed, at least two TFTs per pixel are required for driving by an active matrix method using a storage element (auxiliary capacitance) of a display signal. Need. As shown in the enlarged plan view of one pixel in FIG. 8, these TFTs are a driving TFT 102 that controls the light emitting state of the pixel based on the input of a display signal, and a driving TFT 102 that externally drives the display signal. And a pixel switching TFT (SW TFT) 103 which is transmitted to. Among them, the SW TFT 103 has a function of transmitting the display signal of the pixel to the driving TFT 102 and holding the display signal in the auxiliary capacitance 104 in each scanning cycle of the display device. On the other hand, the driving TFT 102
Is transmitted from the SW TFT 103 (the auxiliary capacitance 10
It has a function of controlling the current flowing through the light emitting element of the pixel based on the display signal (held in 4).
【０００４】そして、これら機能の異なる２種のＴＦＴ
には通常、異なった特性が求められている。まず、ＳＷ
用ＴＦＴ１０３には、表示信号を所定の期間保持するた
めにオフリーク電流の小さい特性が求められる。これ
は、オフリーク電流が大きいと補助容量１０４に記憶し
た表示信号の変化が速くなってしまい、表示状態を所定
期間維持することができなくなるためである。また、駆
動用ＴＦＴ１０２には、均一で制御性のよい入出力特性
が求められる。これは、入力信号に対する出力特性がそ
ろっていないと、あるレベルの表示信号に対して画素毎
に発光状態が異なってしまい、表示面にムラが発生する
ためである。加えて、その入出力の信号レベルは制御性
のよいものとすることが望ましい。これにより、制御が
容易になるとともに回路を簡素に構成することができる
ようになる。Two types of TFTs having different functions are provided.
Are usually required to have different characteristics. First, SW
The TFT 103 for use is required to have a characteristic of small off-leakage current in order to hold the display signal for a predetermined period. This is because if the off-leakage current is large, the change in the display signal stored in the auxiliary capacitance 104 becomes fast and the display state cannot be maintained for a predetermined period. Further, the driving TFT 102 is required to have uniform input / output characteristics with good controllability. This is because if the output characteristics for the input signal are not uniform, the light emitting state differs for each pixel for a display signal of a certain level, and unevenness occurs on the display surface. In addition, it is desirable that the input / output signal levels have good controllability. This facilitates control and simplifies the circuit configuration.
【０００５】こうした理由から、上記２種のＴＦＴは各
々、これらの特性が得られるように構成される。たとえ
ば、ＳＷ用ＴＦＴ１０３については、オフリーク電流を
低減するためにチャネル領域にゲートを２つ並べたダブ
ルゲート電極１０５が採用されることがある。また、駆
動用ＴＦＴ１０２については、素子の均一性や制御性を
確保できるように考慮して、そのチャネル長Ｌ等の寸法
が決定される。For these reasons, each of the above two types of TFTs is constructed so as to obtain these characteristics. For example, the SW TFT 103 may employ a double gate electrode 105 in which two gates are arranged in the channel region in order to reduce the off-leakage current. Further, with respect to the driving TFT 102, the dimensions such as the channel length L are determined in consideration of ensuring the uniformity and controllability of the element.
【０００６】[0006]
【発明が解決しようとする課題】ところで、ＳＷ用ＴＦ
Ｔ１０３は、走査サイクル毎の表示信号を正確に駆動用
ＴＦＴ１０２に伝達する必要がある。このため、ＳＷ用
ＴＦＴ１０３には、上記補助容量１０４をすばやく充電
するに足る電流駆動能力が要求される。また同時に、Ｓ
Ｗ用ＴＦＴ１０３は、画素の開口率向上の観点からその
素子寸法をより縮小することが望ましい。したがって、
ＳＷ用ＴＦＴ１０３としては、小型で十分に電流を流す
能力があり、かつその入出力の信号レベルは制御性のよ
いものが求められる。すなわち、ＳＷ用ＴＦＴ１０３の
ゲート絶縁膜の膜厚については、これを可能な限り薄く
形成することが好ましい。By the way, TF for SW
T103 needs to accurately transmit the display signal for each scanning cycle to the driving TFT 102. For this reason, the SW TFT 103 is required to have a current driving capability sufficient to quickly charge the auxiliary capacitor 104. At the same time, S
It is desirable to further reduce the element size of the W TFT 103 from the viewpoint of improving the aperture ratio of the pixel. Therefore,
The SW TFT 103 is required to be small in size, capable of sufficiently passing a current, and have good controllability of its input / output signal level. That is, it is preferable that the gate insulating film of the SW TFT 103 is formed as thin as possible.
【０００７】また通常、上記駆動用ＴＦＴ１０２とＳＷ
用ＴＦＴ１０３とは、製造にかかる工程数等を考慮し
て、各々の半導体層となる膜が同じ層に形成される。図
９は、図８のＸ−Ｘ’線およびＹ−Ｙ’線に沿った断面
図である。図９に示すように、ＳＷ用ＴＦＴ１０３を駆
動用ＴＦＴ１０２と同じ層に形成すると、ＳＷ用ＴＦＴ
１０３の膜厚の薄いゲート絶縁膜１０６に合わせて駆動
用ＴＦＴ１０２が形成されることになる。その結果、駆
動用ＴＦＴ１０２に対する入出力特性の均一性と制御性
とを確保するためには、そのチャネル長Ｌ２の寸法を大
きくとる必要がある。すなわちこの場合、表示装置を構
成する画素の開口率が制限されてしまうことになる。そ
して、こうした画素の開口率の制限が表示装置の表示品
質に及ぼす影響は無視できないものとなっている。Further, normally, the driving TFT 102 and the SW
In consideration of the number of manufacturing steps and the like, the TFTs for use 103 have respective films to be semiconductor layers formed in the same layer. 9 is a cross-sectional view taken along line XX 'and line YY' of FIG. As shown in FIG. 9, when the SW TFT 103 is formed in the same layer as the driving TFT 102, the SW TFT is formed.
The driving TFT 102 is formed according to the thin gate insulating film 106 of 103. As a result, in order to secure the uniformity of input / output characteristics and controllability with respect to the driving TFT 102, it is necessary to increase the dimension of the channel length L2. That is, in this case, the aperture ratio of the pixels forming the display device is limited. The influence of the restriction of the aperture ratio of the pixel on the display quality of the display device cannot be ignored.
【０００８】本発明は、こうした実情に鑑みてなされた
ものであり、その目的は、アクティブマトリクス方式に
て駆動される表示装置の高速応答性や制御性を低下させ
ることなく、各画素の開口率を向上させることのできる
半導体表示装置を提供することにある。The present invention has been made in view of these circumstances, and an object thereof is to reduce the aperture ratio of each pixel without deteriorating the high-speed response and controllability of a display device driven by an active matrix system. It is to provide a semiconductor display device capable of improving
【０００９】[0009]
【課題を解決するための手段】以下、上記目的を達成す
るための手段について記載する。請求項１に記載の発明
は、半導体表示装置として、表示装置基板上に形成され
た画素毎に、駆動回路から付与される走査信号に基づい
てスイッチング動作を行う画素スイッチング用薄膜トラ
ンジスタと、このスイッチング動作に基づいて画素を駆
動する駆動用薄膜トランジスタとを備えるものであっ
て、前記画素スイッチング用薄膜トランジスタと前記駆
動用薄膜トランジスタとのうち、一方がトップゲート構
造に、他方がボトムゲート構造に形成されてなることを
その要旨とする。Means for achieving the above object will be described below. The invention according to claim 1 is, as a semiconductor display device, a pixel switching thin film transistor which performs a switching operation for each pixel formed on a display device substrate based on a scanning signal applied from a drive circuit, and the switching operation. A driving thin film transistor for driving a pixel based on the above, wherein one of the pixel switching thin film transistor and the driving thin film transistor has a top gate structure, and the other has a bottom gate structure. Is the gist.
【００１０】また、請求項２に記載の発明は、請求項１
記載の半導体表示装置において、前記画素スイッチング
用薄膜トランジスタがトップゲート構造に、前記駆動用
薄膜トランジスタがボトムゲート構造に形成されてなる
ことをその要旨とする。The invention described in claim 2 is the same as claim 1.
The gist of the semiconductor display device is that the pixel switching thin film transistor is formed in a top gate structure and the driving thin film transistor is formed in a bottom gate structure.
【００１１】また、請求項３に記載の発明は、請求項２
記載の半導体表示装置において、前記駆動回路を構成す
る薄膜トランジスタが、前記画素スイッチング用薄膜ト
ランジスタ共々、トップゲート構造にて形成されてなる
ことをその要旨とする。The invention described in claim 3 is the same as claim 2
In the semiconductor display device described above, the gist is that the thin film transistors forming the drive circuit are formed in a top gate structure together with the pixel switching thin film transistors.
【００１２】また、請求項４に記載の発明は、請求項１
〜３のいずれかに記載の半導体表示装置において、前記
画素スイッチング用薄膜トランジスタと前記駆動用薄膜
トランジスタとで、その各ゲート絶縁膜の膜厚が異なら
しめられてなることをその要旨とする。The invention according to claim 4 is the same as claim 1.
The gist of the semiconductor display device according to any one of 1 to 3 is that the pixel switching thin film transistor and the driving thin film transistor have different gate insulating films.
【００１３】また、請求項５に記載の発明は、請求項４
記載の半導体表示装置において、前記駆動用薄膜トラン
ジスタは、前記画素スイッチング用薄膜トランジスタに
比べて、そのゲート絶縁膜の膜厚が厚く形成されてなる
ことを要旨とする。The invention according to claim 5 is the same as claim 4
In the semiconductor display device described above, the gist of the driving thin film transistor is that the gate insulating film is thicker than the pixel switching thin film transistor.
【００１４】また、請求項６に記載の発明は、請求項１
〜５のいずれかに記載の半導体表示装置において、前記
画素スイッチング用薄膜トランジスタと前記駆動用薄膜
トランジスタとで、その各チャネル領域における結晶の
粒径が異ならしめられてなることをその要旨とする。The invention described in claim 6 is the same as claim 1.
The gist of the semiconductor display device according to any one of 1 to 5 is that the pixel switching thin film transistor and the driving thin film transistor have different crystal grain sizes in their respective channel regions.
【００１５】また、請求項７に記載の発明は、請求項６
記載の半導体表示装置において、前記駆動用薄膜トラン
ジスタは、前記画素スイッチング用薄膜トランジスタに
比べて、そのチャネル領域における結晶の粒径が小径に
形成されてなることをその要旨とする。The invention described in claim 7 is the same as claim 6
In the semiconductor display device described above, the gist of the driving thin film transistor is that the crystal grain size in the channel region is smaller than that of the pixel switching thin film transistor.
【００１６】また、請求項８に記載の発明は、半導体表
示装置として、表示装置基板上に形成された画素毎に、
駆動回路から付与される走査信号に基づいてスイッチン
グ動作を行う画素スイッチング用薄膜トランジスタと、
このスイッチング動作に基づいて画素を駆動する駆動用
薄膜トランジスタとを備える半導体表示装置であって、
前記画素スイッチング用薄膜トランジスタと前記駆動用
薄膜トランジスタとで、その各ゲート絶縁膜の物理特性
が異ならしめられてなることをその要旨とする。The invention according to claim 8 is, as a semiconductor display device, for each pixel formed on a display device substrate,
A pixel switching thin film transistor that performs a switching operation based on a scanning signal applied from a drive circuit,
A semiconductor display device comprising a driving thin film transistor for driving a pixel based on this switching operation,
The gist of the present invention is that the pixel switching thin film transistor and the driving thin film transistor have different physical properties of their respective gate insulating films.
【００１７】また、請求項９に記載の発明は、請求項８
記載の半導体表示装置において、前記画素スイッチング
用薄膜トランジスタと前記駆動用薄膜トランジスタと
で、その各ゲート絶縁膜の膜厚が異ならしめられてなる
ことをその要旨とする。The invention according to claim 9 is the same as that of claim 8.
In the semiconductor display device described above, the gist is that the film thickness of each gate insulating film is made different between the pixel switching thin film transistor and the driving thin film transistor.
【００１８】また、請求項１０に記載の発明は、請求項
９記載の半導体表示装置において、前記駆動用薄膜トラ
ンジスタは、前記画素スイッチング用薄膜トランジスタ
に比べて、そのゲート絶縁膜の膜厚が厚く形成されてな
ることをその要旨とする。According to a tenth aspect of the present invention, in the semiconductor display device according to the ninth aspect, the driving thin film transistor is formed such that its gate insulating film is thicker than the pixel switching thin film transistor. The main point is to become.
【００１９】また、請求項１１に記載の発明は、請求項
８〜１０のいずれかに記載の半導体表示装置において、
前記画素スイッチング用薄膜トランジスタと前記駆動用
薄膜トランジスタとで、その各チャネル領域における結
晶の粒径が異ならしめられてなることをその要旨とす
る。The invention according to claim 11 is the semiconductor display device according to any one of claims 8 to 10, wherein
The gist of the present invention is that the pixel switching thin film transistor and the driving thin film transistor have different crystal grain sizes in their respective channel regions.
【００２０】そして、請求項１２に記載の発明は、請求
項１１記載の半導体表示装置において、前記駆動用薄膜
トランジスタは、前記画素スイッチング用薄膜トランジ
スタに比べて、そのチャネル領域における結晶の粒径が
小径に形成されてなることをその要旨とする。According to a twelfth aspect of the present invention, in the semiconductor display device according to the eleventh aspect, the driving thin film transistor has a smaller crystal grain size in its channel region than the pixel switching thin film transistor. What is formed is the gist.
【００２１】[0021]
【発明の実施の形態】以下、本発明にかかる半導体表示
装置を、カラー表示装置に適用した一実施の形態につい
て図１〜図７を使って説明する。なお、本実施の形態に
おいて示す半導体表示装置は、トップゲート構造とボト
ムゲート構造とを有し、発光素子として有機エレクトロ
ルミネッセンス（ＥＬ）を用いている。BEST MODE FOR CARRYING OUT THE INVENTION An embodiment in which a semiconductor display device according to the present invention is applied to a color display device will be described below with reference to FIGS. Note that the semiconductor display device described in this embodiment has a top gate structure and a bottom gate structure and uses organic electroluminescence (EL) as a light-emitting element.
【００２２】まず、本実施の形態の半導体表示装置の構
成例について図１および図２を使って説明する。図１は
この表示装置の表示面を構成する基板の拡大平面図であ
り、１つ画素の構成を示している。上記表示面にはこの
画素が格子状をなして構成されており、上記基板上にお
いてその表示面の周辺には表示装置を駆動するための図
示しない駆動回路が配置されている。図１に示されるよ
うに、１つの画素は駆動回路から延設されている各種配
線に対応して、有機ＥＬ素子が形成されている発光部１
６と、それを制御するための駆動素子が形成されている
画素駆動部１７とを有して構成されている。そして、こ
の画素は以下の各種配線の信号および電源電圧に基づい
て所定のレベル（輝度）にて発光するように構成されて
いる。First, a structural example of the semiconductor display device of the present embodiment will be described with reference to FIGS. FIG. 1 is an enlarged plan view of a substrate that constitutes a display surface of this display device, and shows the configuration of one pixel. The pixels are arranged in a grid on the display surface, and a drive circuit (not shown) for driving the display device is arranged on the substrate around the display surface. As shown in FIG. 1, one pixel is a light emitting section 1 in which organic EL elements are formed corresponding to various wirings extended from a driving circuit.
6 and a pixel drive unit 17 in which a drive element for controlling the drive unit 6 is formed. Then, this pixel is configured to emit light at a predetermined level (luminance) based on signals and power supply voltages of various wirings described below.
【００２３】図１において画素左端に縦方向に設けられ
たドレイン信号線１１は、表示信号を伝達する信号配線
である。また、画素右端に縦方向に設けられた駆動電源
線１２は、有機ＥＬ素子を発光させるための電流を供給
する電源配線である。他方、図１において画素上端に横
方向に設けられたゲート信号線１３は、ドレイン信号線
１１により与えられる表示信号の画素内への伝達を制御
する信号配線である。さらに、ゲート信号線１３と平行
して設けられている容量電源線１４は、その伝達された
表示信号を画素内に記憶するために設けられた補助容量
１５を充電する電源配線である。この容量電源線１４
は、換言すれば、表示信号を記憶する補助容量１５に対
しての基準電位となっている。In FIG. 1, the drain signal line 11 provided in the vertical direction at the left end of the pixel is a signal line for transmitting a display signal. The drive power supply line 12 provided in the vertical direction at the right end of the pixel is a power supply line that supplies a current for causing the organic EL element to emit light. On the other hand, in FIG. 1, the gate signal line 13 provided in the lateral direction at the upper end of the pixel is a signal wiring for controlling the transmission of the display signal given by the drain signal line 11 into the pixel. Further, the capacitive power supply line 14 provided in parallel with the gate signal line 13 is a power supply wiring for charging the auxiliary capacitance 15 provided for storing the transmitted display signal in the pixel. This capacity power line 14
In other words, is the reference potential for the auxiliary capacitance 15 that stores the display signal.
【００２４】これら各種配線から付与される信号および
電源電圧によって、画素駆動部１７を構成する薄膜トラ
ンジスタ（ＴＦＴ）が以下のように動作して画素の発光
部１６が発光する。まず、画素に対する表示信号がドレ
イン信号線１１に与えられ、それに対応した所定のタイ
ミングにてゲート信号線１３に活性化信号が与えられ
る。このゲート信号線１３に対する活性化信号が走査信
号となり、その周期にて各画素における表示状態が更新
される。この走査線信号によって活性化された画素スイ
ッチング用（ＳＷ用）ＴＦＴ２１は、ドレイン信号線１
１の表示信号を補助容量１５および駆動用ＴＦＴ２２に
伝達する。そののち、ゲート信号線１３が不活性にされ
ると、補助容量１５はその伝達された表示信号を次の走
査信号が与えられるまで保持する。そして、この補助容
量１５に保持された表示信号を入力として、駆動用ＴＦ
Ｔ２２が、その入出力特性によって決まる電流を駆動電
源線１２から有機ＥＬ素子の透明電極（陽極）３１、そ
して図示しない陰極へと流すように動作して発光部を発
光させる。なおここで、ＳＷ用ＴＦＴ２１のゲート電極
２１Ｇは、半導体層のチャネル領域を直列に２分割した
ダブルゲート構造により形成してある。これは、補助容
量１５が保持している表示信号を、ＳＷ用ＴＦＴ２１の
オフリーク電流により変化させないようにするためであ
る。The thin film transistors (TFTs) forming the pixel driving section 17 operate as follows by the signals and power supply voltage applied from these various wirings, and the light emitting section 16 of the pixel emits light. First, the display signal for the pixel is applied to the drain signal line 11, and the activation signal is applied to the gate signal line 13 at a predetermined timing corresponding thereto. The activation signal for the gate signal line 13 becomes a scanning signal, and the display state in each pixel is updated in the cycle. The pixel switching (SW) TFT 21 activated by this scanning line signal is the drain signal line 1
The display signal of 1 is transmitted to the auxiliary capacitor 15 and the driving TFT 22. After that, when the gate signal line 13 is deactivated, the storage capacitor 15 holds the transmitted display signal until the next scanning signal is applied. Then, the display signal held in the auxiliary capacitance 15 is used as an input to drive the TF.
T22 operates so that a current determined by the input / output characteristics flows from the drive power supply line 12 to the transparent electrode (anode) 31 of the organic EL element and a cathode (not shown) to cause the light emitting section to emit light. Here, the gate electrode 21G of the SW TFT 21 is formed by a double gate structure in which the channel region of the semiconductor layer is divided into two in series. This is to prevent the display signal held by the auxiliary capacitor 15 from being changed by the off-leak current of the SW TFT 21.
【００２５】ところで、本実施の形態の表示装置におい
ては、画素駆動部１７を構成しているＳＷ用ＴＦＴ２１
および駆動用ＴＦＴ２２は、それぞれトップゲート構造
およびボトムゲート構造にて形成してある。By the way, in the display device of the present embodiment, the SW TFT 21 that constitutes the pixel driving section 17 is formed.
The driving TFT 22 is formed to have a top gate structure and a bottom gate structure, respectively.
【００２６】図２（ａ）は、それらＴＦＴとその周辺の
構成を、先の図１におけるＡ−Ａ’線およびＢ−Ｂ’線
に沿った断面に対応して示す図である。図２（ａ）に示
したように、この表示装置は、ガラス基板４１にボトム
ゲート層４２、ボトムゲート絶縁膜４３、半導体層４
４、トップゲート絶縁膜４５、トップゲート層４６、配
線層絶縁膜４７、配線層４８、および第１平坦化膜４９
などをこの順に堆積形成してある。なお、これら積層膜
の構成と材料、およびその膜厚は次の表に示すとおりで
ある。FIG. 2A is a diagram showing the structure of the TFT and its periphery in correspondence with the cross section taken along the line AA 'and the line BB' in FIG. As shown in FIG. 2A, this display device includes a glass substrate 41, a bottom gate layer 42, a bottom gate insulating film 43, and a semiconductor layer 4.
4, top gate insulating film 45, top gate layer 46, wiring layer insulating film 47, wiring layer 48, and first flattening film 49
Are deposited in this order. The structures and materials of these laminated films and the film thickness thereof are as shown in the following table.
【００２７】[0027]
【表１】 [Table 1]
【００２８】このうち、ボトムゲート層４２、半導体層
４４、トップゲート層４６、および配線層４８はパター
ン形成されている。また、これらパターン形成された各
層に対応してボトムゲート絶縁膜４３、トップゲート絶
縁膜４５、配線層絶縁膜４７、および第１平坦化膜には
コンタクトホールが形成され、そこに配線材料が充填さ
れて各層間の電気的接続が確保されている。なお、ボト
ムゲート絶縁膜４３、トップゲート絶縁膜４５、および
配線層絶縁膜４７がシリコン窒化膜（ＳｉＮ）とシリコ
ン酸化膜（ＳｉＯ2 ）との積層膜により構成してあるの
は、各層ごとに注入した不純物等が各層間の接触界面を
越えて拡散することがないようにするためである。Of these, the bottom gate layer 42, the semiconductor layer 44, the top gate layer 46, and the wiring layer 48 are patterned. Contact holes are formed in the bottom gate insulating film 43, the top gate insulating film 45, the wiring layer insulating film 47, and the first flattening film in correspondence with the respective patterned layers, and the wiring material is filled therein. As a result, electrical connection between the layers is secured. The bottom gate insulating film 43, the top gate insulating film 45, and the wiring layer insulating film 47 are formed of a laminated film of a silicon nitride film (SiN) and a silicon oxide film (SiO2). This is to prevent the impurities and the like from diffusing beyond the contact interface between the layers.
【００２９】ここで、ＳＷ用ＴＦＴ２１はトップゲート
構造にて、また駆動用ＴＦＴ２２はボトムゲート構造に
て形成してある。すなわち、両者のゲート電極は、トッ
プゲート絶縁膜４５およびボトムゲート絶縁膜４３によ
り、それぞれ半導体層４４に形成されたチャネル領域２
１Ｃおよび２２Ｃと絶縁されている。こうして、各ＴＦ
Ｔのゲート絶縁膜を互いに異なる層にて形成することに
よって、それら各特性を異ならしめられたものとするこ
とを容易にしている。そして、本実施の形態において
は、ＳＷ用ＴＦＴ２１が小型であっても十分な電流駆動
能力を確保できるように、トップゲート絶縁膜４５を薄
く形成してある。また、駆動用ＴＦＴ２２が制御性のよ
い入出力特性となり、かつそのチャネル２２Ｃのチャネ
ル長寸法Ｌ１が大きくならないように、ボトムゲート絶
縁膜４３を厚く形成してある（表１参照）。なおここ
で、制御性がよいとはすなわち、ゲート電極２２Ｇに入
力される信号レベル（駆動電源線１２の電位に対するゲ
ート電極２２Ｇの電位）が、発光部１６の発光輝度を制
御するのに適した範囲の電流を駆動可能であるというこ
とである。さらに、上記２種のＴＦＴは、半導体層４４
を構成している多結晶シリコン膜の結晶の粒径が、チャ
ネル領域２１Ｃとチャネル領域２２Ｃとで異ならしめら
れて形成してある。特に、本実施の形態においては、駆
動用ＴＦＴ２２のチャネル領域２２Ｃにおける結晶の粒
径が小さく形成してある。このため、駆動用ＴＦＴ２２
のチャネル領域２２Ｃの結晶粒の界面が画素毎にそろう
ことで物理的な構造のばらつきが小さくなり、同駆動用
ＴＦＴ２２の入出力特性が複数の素子間でより均一化さ
れたものとなる。こうしてＳＷ用ＴＦＴ２１および駆動
用ＴＦＴ２２は、それら各ゲート絶縁膜の膜厚を適切に
選ぶことによりそれぞれのＴＦＴに要求される特性を満
たしつつ、その素子寸法が最小となるように設計してあ
る。Here, the SW TFT 21 is formed in a top gate structure, and the driving TFT 22 is formed in a bottom gate structure. That is, the gate electrodes of both are formed in the semiconductor layer 44 by the top gate insulating film 45 and the bottom gate insulating film 43, respectively.
Insulated from 1C and 22C. Thus, each TF
By forming the T gate insulating film in different layers, it is easy to make the characteristics different from each other. Further, in the present embodiment, the top gate insulating film 45 is formed thin so that sufficient current drive capability can be secured even if the SW TFT 21 is small. Further, the bottom gate insulating film 43 is formed thick so that the driving TFT 22 has an input / output characteristic with good controllability and the channel length dimension L1 of the channel 22C does not become large (see Table 1). Note that the controllability is good here, that is, the signal level input to the gate electrode 22G (the potential of the gate electrode 22G with respect to the potential of the drive power supply line 12) is suitable for controlling the emission brightness of the light emitting unit 16. This means that it is possible to drive a range of currents. Further, the above-mentioned two types of TFTs include
The grain sizes of the crystals of the polycrystalline silicon film constituting the above are different between the channel region 21C and the channel region 22C. In particular, in the present embodiment, the crystal grain size in the channel region 22C of the driving TFT 22 is small. Therefore, the driving TFT 22
Since the interface of the crystal grains of the channel region 22C is aligned in each pixel, the variation in the physical structure is reduced, and the input / output characteristics of the driving TFT 22 are made more uniform among a plurality of elements. In this way, the SW TFT 21 and the driving TFT 22 are designed so as to have the minimum element size while satisfying the characteristics required for each TFT by appropriately selecting the film thickness of each gate insulating film.
【００３０】ちなみに、第１平坦化膜４９上面の発光部
１６の領域においては陽極３１が形成されており、さら
にその上面には画素駆動部１７の領域を含めて有機ＥＬ
素子層５０、および陰極３２がこの順に堆積形成されて
いる。図２（ｂ）はその断面を拡大して示す図であり、
有機ＥＬ素子層５０とその上下層を含む積層膜の積層構
造を示している。ここで、この陽極３１としては、イン
ジウムとスズとの酸化物である透明な「ＩＴＯ」（Indi
um Tin Oxide）を用いている。また、有機ＥＬ素子層５
０の材料および構成は、次の表に示すとおりである。Incidentally, the anode 31 is formed in the region of the light emitting portion 16 on the upper surface of the first flattening film 49, and the organic EL including the region of the pixel driving portion 17 is further formed on the upper surface thereof.
The element layer 50 and the cathode 32 are deposited and formed in this order. FIG. 2B is an enlarged view of the cross section,
It shows a laminated structure of a laminated film including the organic EL element layer 50 and upper and lower layers thereof. Here, as the anode 31, a transparent “ITO” (Indi) which is an oxide of indium and tin is used.
um Tin Oxide) is used. In addition, the organic EL element layer 5
The material and composition of No. 0 are as shown in the following table.
【００３１】[0031]
【表２】 [Table 2]
【００３２】ただし、上記表２において略称にて記載し
た材料の正式名称は以下のとおりである。
「ＮＰＢ」…N,N'-Di(naphthalene-1-yl)-N,N'-dipheny
l-benzidine
「Ａｌｑ３」…Tris(8-hydroxyquinolinato)aluminum
「ＤＣＪＴＢ」…(2-(1,1-Dimethylethyl)-6-(2-(2,3,
6,7-tetrahydro-1,1,7,7-tetramethyl-1H,5H-benzo[ij]
quinolizin-9-yl)ethenyl)-4H-pyran-4-ylidene)propan
edinitrile
「Ｃｏｕｍａｒｉｎ ６」…3-(2-Benzothiazolyl)-7-
(diethylamino)coumarin
「ＢＡｌｑ」…(1,1'-Bisphenyl-4-Olato)bis(2-methyl
-8-quinolinplate-N1,08)Aluminum
上記ホール輸送層５２、電子輸送層５４、電子注入層５
５、および陰極３２は全画素に共通に形成されており、
発光層５３は陽極３１の形状に対応して各発光色の材料
の膜が島状に形成されている。また、陽極３１の上面に
はこれを囲繞してその端部を覆うように第２平坦化膜５
１が形成してある。これは、陽極３１の厚みに起因して
形成される有機ＥＬ素子層５０の段差５８において、絶
縁不良が発生したり電界集中による劣化が助長されたり
するのを防止するためである。However, the official names of the materials indicated by the abbreviations in Table 2 above are as follows. "NPB" ... N, N'-Di (naphthalene-1-yl) -N, N'-dipheny
l-benzidine “Alq3”… Tris (8-hydroxyquinolinato) aluminum “DCJTB”… (2- (1,1-Dimethylethyl) -6- (2- (2,3,
6,7-tetrahydro-1,1,7,7-tetramethyl-1H, 5H-benzo [ij]
quinolizin-9-yl) ethenyl) -4H-pyran-4-ylidene) propan
edinitrile "Coumarin 6" ... 3- (2-Benzothiazolyl) -7-
(diethylamino) coumarin "BAlq" ... (1,1'-Bisphenyl-4-Olato) bis (2-methyl
-8-quinolinplate-N1,08) Aluminum The hole transport layer 52, the electron transport layer 54, and the electron injection layer 5 described above.
5 and the cathode 32 are formed commonly to all pixels,
In the light emitting layer 53, a film of a material of each emission color is formed in an island shape corresponding to the shape of the anode 31. Further, the second flattening film 5 is formed on the upper surface of the anode 31 so as to surround it and cover the end portion thereof.
1 is formed. This is to prevent the occurrence of insulation failure or the promotion of deterioration due to electric field concentration in the step 58 of the organic EL element layer 50 formed due to the thickness of the anode 31.
【００３３】次に、上述の半導体表示装置の製造方法に
ついて説明する。図３〜図７は、先の図１および図２に
示した表示装置についてその製造工程例を示す図であ
り、いずれも図１に示したＡ−Ａ’線およびＢ−Ｂ’線
に沿った基板断面に対応させて示したものである。そし
てさらに、各工程に対応して、表示装置の表示面の周辺
に駆動回路として同時形成するｐ型およびｎ型のＴＦＴ
も併せて示してある。なお、これら各工程において形成
する膜の材料や膜厚等は、たとえば先の表１に示したも
のを用いることができる。また、この製造工程では、画
素毎に形成されるＳＷ用ＴＦＴ２１はトップゲート構造
のｎチャネル型にて、駆動用ＴＦＴ２２はボトムゲート
構造のｐチャネル型にて形成する。また、表示面の周辺
に駆動回路として形成されるＴＦＴは、トップゲート構
造のｎチャネル型およびｐチャネル型にて形成する。Next, a method of manufacturing the above semiconductor display device will be described. 3 to 7 are views showing an example of the manufacturing process of the display device shown in FIGS. 1 and 2, and are all taken along the line AA 'and the line BB' shown in FIG. It is shown corresponding to the cross section of the substrate. Further, corresponding to each step, p-type and n-type TFTs are simultaneously formed as a drive circuit around the display surface of the display device.
Is also shown. The materials and film thicknesses of the films formed in each of these steps may be those shown in Table 1 above. Further, in this manufacturing process, the SW TFT 21 formed in each pixel is formed as an n-channel type having a top gate structure, and the driving TFT 22 is formed as a p-channel type having a bottom gate structure. Further, the TFT formed as a driving circuit around the display surface is formed of an n-channel type and a p-channel type having a top gate structure.
【００３４】まず、図３（ａ）に示すように、ガラス基
板４１上に駆動用ＴＦＴ２２のゲート電極２２Ｇを含む
ボトムゲート層４２の金属膜をスパッタ法によりパター
ン形成する。続いて、図３（ｂ）に示すように、ボトム
ゲート層４２の上面にボトムゲート絶縁膜４３をプラズ
マＣＶＤ（化学的気相成長）法により堆積し、さらにそ
の上面に非結晶シリコン膜をプラズマＣＶＤ法により堆
積する。そののち、非結晶シリコン膜をたとえばレーザ
アニール処理により結晶化して多結晶シリコン膜４４ａ
とする。このとき、ボトムゲート電極２２Ｇが設けられ
ている部分においては熱の放散量が大きいことから、非
結晶シリコン膜のうちのボトムゲート電極２２Ｇに対向
している領域においてはそれ以外の領域と比較して結晶
化が進まず、その結晶の粒径は小さいものとなる。ただ
し、この放熱の影響はボトムゲート絶縁膜４３の膜厚に
よって調整することができるため、上記結晶の粒径もそ
れに応じて可変とすることができる。特に本実施の形態
においては、ボトムゲート絶縁膜４３の膜厚は、トップ
ゲート絶縁膜４５の膜厚とは独立した構成となっている
ため、ＳＷ用ＴＦＴ２１の特性に影響を及ぼすことなく
これを自由度高く選ぶことができるようになる。ここ
で、図３に示した断面において、ボトムゲート層４２お
よび半導体層４４に形成した膜に起因して発生する段差
の図示は割愛した（以下に示す図４〜図７についても同
様）。First, as shown in FIG. 3A, the metal film of the bottom gate layer 42 including the gate electrode 22G of the driving TFT 22 is patterned on the glass substrate 41 by the sputtering method. Subsequently, as shown in FIG. 3B, a bottom gate insulating film 43 is deposited on the upper surface of the bottom gate layer 42 by a plasma CVD (chemical vapor deposition) method, and an amorphous silicon film is plasma-deposited on the upper surface. It is deposited by the CVD method. After that, the amorphous silicon film is crystallized by, for example, a laser annealing process to form a polycrystalline silicon film 44a.
And At this time, since the amount of heat dissipation is large in the portion where the bottom gate electrode 22G is provided, the region of the amorphous silicon film facing the bottom gate electrode 22G is compared with other regions. As a result, crystallization does not proceed, and the grain size of the crystal becomes small. However, since the influence of this heat radiation can be adjusted by the film thickness of the bottom gate insulating film 43, the grain size of the above-mentioned crystal can be changed accordingly. In particular, in the present embodiment, the thickness of the bottom gate insulating film 43 is independent of the thickness of the top gate insulating film 45, so that it can be set without affecting the characteristics of the SW TFT 21. You will be able to select with a high degree of freedom. Here, in the cross-section shown in FIG. 3, illustration of the step generated due to the film formed in the bottom gate layer 42 and the semiconductor layer 44 is omitted (the same applies to FIGS. 4 to 7 described below).
【００３５】次に、図４（ａ）に示すように、この多結
晶シリコン膜４４ａを各ＴＦＴの形状に合わせて島状に
パターニングする。そののち、このパターニングした多
結晶シリコン膜のうち、ｐチャネル型ＴＦＴのチャネル
領域となる部分にホウ素を、またｎチャネル型ＴＦＴの
チャネル領域となる部分にリンを、それぞれ「１０12io
ns／ｃｍ2」程度イオン注入する（ともに図示略）。な
お、図４（ａ）に付した符号２１Ｃおよび２２Ｃはそれ
ぞれＳＷ用ＴＦＴ２１および駆動用ＴＦＴ２２のチャネ
ル領域であり、これらは駆動回路のＴＦＴのチャネル領
域とともにこの工程で形成される。ひきつづき、ｐチャ
ネル型ＴＦＴの全面とｎチャネル型ＴＦＴのチャネル領
域にレジストマスク６１を形成し、その上面からリンを
「１０ 15 ions／ｃｍ2」程度イオン注入する。これに
より、ｎチャネル型ＴＦＴのｎ型導電領域を形成する。
そして、図４（ｂ）に示すように、レジストマスク６１
を除去したのち、トップゲート絶縁膜４５をプラズマＣ
ＶＤ法により堆積し、さらにその上面にトップゲート層
４６をなす金属膜４６ａをスパッタ法により堆積する。Next, as shown in FIG.
The crystalline silicon film 44a is formed into an island shape according to the shape of each TFT.
Pattern. After that, this patterned poly
Channel of p-channel TFT of crystalline silicon film
Boron is added to the part that becomes the region, and
Phosphorus was added to each of the channel regions at “1012io
ns / cm2Approximately, ion implantation is performed (both not shown). Na
Incidentally, the reference numerals 21C and 22C attached to FIG.
Channels of the SW TFT 21 and the driving TFT 22 respectively
Area, which is the channel area of the TFT of the drive circuit.
It is formed in this process along with the zone. Continued, pcha
The entire area of the channel TFT and the channel area of the n-channel TFT
A resist mask 61 is formed in the area, and phosphorus is
"10 15 ions / cm2"Ion implantation is performed. to this
Thus, the n-type conductive region of the n-channel TFT is formed.
Then, as shown in FIG. 4B, the resist mask 61
Then, the top gate insulating film 45 is removed by plasma C
Deposited by VD method and top gate layer on top of it
A metal film 46a forming 46 is deposited by a sputtering method.
【００３６】次に、図５（ａ）に示すように、金属膜４
６ａのうち、半導体層４４においてｐチャネル型ＴＦＴ
の導電領域に対向する部分（ＳＷ用ＴＦＴ２１との配線
部分を含む）をエッチング除去する。そののち、その表
面にレジストを塗布して、そのレジストをガラス基板４
１の裏面から露光、現像してパターニングする。これに
より、レジストはボトムゲート電極２２Ｇが形成されて
いる部分と、トップゲート電極２１Ｇを形成するための
金属膜４６ａが形成されている部分とを除いて除去さ
れ、レジストマスク６２が形成される。そして、このレ
ジストマスク６２の上面からホウ素を「１０15 ions／
ｃｍ2」程度イオン注入する。これにより、ｐチャネル
型ＴＦＴのｐ型導電領域が形成される。続いて、図５
（ｂ）に示すように、レジストマスク６２を除去したの
ち、トップゲート構造を有するｎチャネル型ＴＦＴであ
るＳＷ用ＴＦＴ２１および駆動回路を構成するＴＦＴの
ゲート電極（それぞれ図中に符号２１Ｇおよび符号２３
にて図示）をパターニングしてトップゲート層４６を形
成する。Next, as shown in FIG. 5A, the metal film 4
6a, p-channel TFT in the semiconductor layer 44
The portion facing the conductive region (including the wiring portion with the SW TFT 21) is removed by etching. After that, a resist is applied to the surface and the resist is applied to the glass substrate 4
The back surface of 1 is exposed, developed and patterned. As a result, the resist is removed except for the portion where the bottom gate electrode 22G is formed and the portion where the metal film 46a for forming the top gate electrode 21G is formed, and the resist mask 62 is formed. Then, from the upper surface of the resist mask 62, boron is added at “10 15 ions /
Ion implantation of about "cm 2 ". As a result, the p-type conductive region of the p-channel TFT is formed. Then, FIG.
As shown in (b), after removing the resist mask 62, the SW TFT 21 which is an n-channel TFT having a top gate structure and the gate electrodes of the TFTs forming the drive circuit (reference numerals 21G and 23 in the drawing, respectively).
Patterning) to form a top gate layer 46.
【００３７】次に、図６（ａ）に示すように、表面にレ
ジストを塗布して、そのレジストをガラス基板４１の裏
面から露光、現像してパターニングする。これにより、
レジストはボトムゲート構造およびトップゲート構造の
すべてのゲート電極が形成されている部分を除いて除去
され、レジストマスク６３が形成される。そして、この
レジストマスク６３の上面からリンを「１０13 ions／
ｃｍ2」程度イオン注入し、ｎチャネル型ＴＦＴのＬＤ
Ｄ（Lightly Doped Drain ）領域を形成する。この工程
により、半導体層４４が完成する。引き続き、図６
（ｂ）に示すように、レジストマスク６３を除去したの
ち、配線層絶縁膜４７をプラズマＣＶＤ法により基板表
面の全面に堆積する。そして、その表面をエッチングし
て配線層絶縁膜４７、トップゲート絶縁膜４５、および
ボトムゲート絶縁膜４３の各膜のボトムゲート電極２２
Ｇ、半導体層４４の導電領域、およびトップゲート電極
２１Ｇの各パターンに対応した位置にコンタクトホール
３３を形成する。さらに、その表面に配線材料を堆積し
てコンタクトホール３３にプラグを充填するとともに、
配線層４８をパターン形成する。この配線層４８が、ド
レイン信号線１１や駆動電源線１２など表示面に格子状
に設けられる配線、各画素内の配線、あるいは駆動回路
の配線となる。本実施の形態においては、Ｍｏ、アルミ
ニウム（Ａｌ）、およびＭｏを、それぞれこの順に「１
００ｎｍ」、「４００ｎｍ」、および「１００ｎｍ」堆
積する。Next, as shown in FIG. 6A, a resist is applied to the front surface, and the resist is exposed and developed from the back surface of the glass substrate 41 to be patterned. This allows
The resist is removed except for the portions where all the gate electrodes of the bottom gate structure and the top gate structure are formed, and the resist mask 63 is formed. Then, from the upper surface of the resist mask 63, phosphorus is added to the “10 13
cm 2 "ion-implanted and n-channel TFT LD
D (Lightly Doped Drain) area is formed. Through this process, the semiconductor layer 44 is completed. Continuing to FIG.
As shown in (b), after removing the resist mask 63, the wiring layer insulating film 47 is deposited on the entire surface of the substrate by the plasma CVD method. Then, the surface is etched to form the bottom gate electrode 22 of each of the wiring layer insulating film 47, the top gate insulating film 45, and the bottom gate insulating film 43.
The contact hole 33 is formed at a position corresponding to each pattern of G, the conductive region of the semiconductor layer 44, and the top gate electrode 21G. Further, a wiring material is deposited on the surface to fill the contact hole 33 with a plug, and
The wiring layer 48 is patterned. The wiring layer 48 serves as a wiring provided in a grid on the display surface such as the drain signal line 11 and the driving power supply line 12, a wiring in each pixel, or a wiring of a driving circuit. In the present embodiment, Mo, aluminum (Al), and Mo are each added in this order as “1.
00 nm "," 400 nm ", and" 100 nm "are deposited.
【００３８】次に、図７（ａ）に示すように、基板表面
の全面に第１平坦化膜４９を堆積し、これにコンタクト
ホール３４を形成する。このコンタクトホール３４は、
駆動用ＴＦＴ２２と画素の発光部１６とを接続するため
のものである。そののち、発光部１６の陽極３１として
上述のＩＴＯの透明導電膜をパターン形成する。そし
て、図７（ｂ）に示すように、第２平坦化膜５１を陽極
３１の端部３５を覆うように形成する。このとき、陽極
３１の形成されている部分はその端部３５を除いて開口
し、その開口端部３６をテーパ状に形成する。そして、
この上面に上記表２に示した有機ＥＬ素子層５０を堆積
し、さらにその上面に陰極３２を堆積する。ここで、第
２平坦化膜５１の開口端部３６をテーパ状に形成するの
は、陽極端部３５の段差に起因する有機ＥＬ素子層５０
内での層間短絡等の不良を防止するためである。Next, as shown in FIG. 7A, a first flattening film 49 is deposited on the entire surface of the substrate, and a contact hole 34 is formed therein. This contact hole 34 is
It is for connecting the driving TFT 22 and the light emitting portion 16 of the pixel. After that, the above-mentioned transparent conductive film of ITO is patterned as the anode 31 of the light emitting section 16. Then, as shown in FIG. 7B, the second flattening film 51 is formed so as to cover the end portion 35 of the anode 31. At this time, the portion where the anode 31 is formed is opened except for the end portion 35, and the open end portion 36 is formed in a tapered shape. And
The organic EL element layer 50 shown in Table 2 above is deposited on the upper surface, and the cathode 32 is further deposited on the upper surface. Here, the opening end portion 36 of the second flattening film 51 is formed in a tapered shape because the organic EL element layer 50 is caused by the step difference of the anode end portion 35.
This is to prevent defects such as interlayer short-circuiting inside.
【００３９】以上説明したように、本実施の形態にかか
る半導体表示装置によれば、以下のような効果を得るこ
とができるようになる。
（１）ＳＷ用ＴＦＴ２１をトップゲート構造にて、また
駆動用ＴＦＴ２２をボトムゲート構造にてそれぞれ形成
しているため、各々のＴＦＴに要求される機能に応じて
それらを自由度高く設計することができるようになる。
したがって、それらＴＦＴを所望の特性としつつもその
素子寸法を縮小することができるようになり、画素の開
口率の向上にも寄与することができるようになる。換言
すれば、上記各ＴＦＴの特性と素子寸法とを最適なバラ
ンスの元に形成することができるようなる。As described above, according to the semiconductor display device of this embodiment, the following effects can be obtained. (1) Since the SW TFT 21 is formed with the top gate structure and the driving TFT 22 is formed with the bottom gate structure, it is possible to design them with a high degree of freedom according to the function required for each TFT. become able to.
Therefore, it becomes possible to reduce the element size of the TFT while having desired characteristics, and it is possible to contribute to the improvement of the aperture ratio of the pixel. In other words, it becomes possible to form the characteristics of the above-mentioned TFTs and the element dimensions based on an optimum balance.
【００４０】（２）ＳＷ用ＴＦＴ２１をトップゲート構
造により構成し、駆動用ＴＦＴ２２をボトムゲート構造
により構成することによって、レーザアニール処理の際
に前者の半導体層の結晶の粒径を大きく、後者のそれを
小さくすることができるようになる。これにより、ＳＷ
用ＴＦＴ２１の電流駆動能力の増大と駆動用ＴＦＴ２２
の特性の均一化との両立が図られるようになる。(2) By forming the SW TFT 21 with a top gate structure and the driving TFT 22 with a bottom gate structure, the crystal grain size of the former semiconductor layer is large during the laser annealing process, and the latter is large. It will be possible to make it smaller. This allows the SW
Of the current driving capacity of the driving TFT 21 and the driving TFT 22
It becomes possible to achieve compatibility with the uniformity of the characteristics.
【００４１】（３）駆動回路におけるｎチャネル型およ
びｐチャネル型のＴＦＴを、ＳＷ用ＴＦＴ２１共々、ト
ップゲート構造にて形成している。このため、表示面す
なわち画素駆動部１７のＴＦＴと同時に、駆動回路のＴ
ＦＴを効率よく形成することができるようになる。(3) The n-channel TFT and the p-channel TFT in the drive circuit are formed in the top gate structure together with the SW TFT 21. Therefore, at the same time as the TFT of the display surface, that is, the pixel drive unit 17, the T of the drive circuit is displayed.
The FT can be efficiently formed.
【００４２】（４）トップゲート絶縁膜４５の膜厚を薄
く、ボトムゲート絶縁膜４３の膜厚を厚く形成してい
る。このため、トップゲート構造にて形成されたＴＦＴ
を電流駆動能力の高いものとし、ボトムゲート構造にて
形成されたＴＦＴを制御性がよく信頼性の高いものとす
ることができるようになる。(4) The top gate insulating film 45 is formed thin and the bottom gate insulating film 43 is formed thick. Therefore, a TFT formed with a top gate structure
Can be made to have high current drive capability, and the TFT formed with the bottom gate structure can be made to have good controllability and high reliability.
【００４３】なお、上記実施の形態は以下のように変更
して実施してもよい。
・上記実施の形態においては、表示装置の基板としてガ
ラス基板４１を用いた場合について例示したが、化学的
および物理的に安定でかつ透明な他の絶縁性基板を用い
てもよい。The above embodiment may be modified as follows. In the above-described embodiment, the case where the glass substrate 41 is used as the substrate of the display device is illustrated, but another chemically and physically stable and transparent insulating substrate may be used.
【００４４】・半導体層４４に注入するイオンの種類お
よびその濃度は、適宜変更してもよい。
・上記実施の形態においては、ボトムゲート絶縁膜４
３、トップゲート絶縁膜４５、および配線層絶縁膜４７
は、シリコン窒化膜とシリコン酸化膜との積層膜として
構成した場合について例示したが、必ずしもこの構成に
限定されるものではない。これら絶縁膜として、シリコ
ン酸化膜およびシリコン窒化膜のいずれか一方のみを用
いてもよいし、これら以外の他の絶縁膜を用いてもよ
い。The type and concentration of ions implanted into the semiconductor layer 44 may be changed as appropriate. In the above embodiment, the bottom gate insulating film 4
3, top gate insulating film 45, and wiring layer insulating film 47
In the above, the case where it is configured as a laminated film of a silicon nitride film and a silicon oxide film is illustrated, but the invention is not necessarily limited to this configuration. As these insulating films, only one of the silicon oxide film and the silicon nitride film may be used, or an insulating film other than these may be used.
【００４５】・上記実施の形態において示した積層構造
をなす膜の材料とその膜厚は、適宜変更してもよい。ま
た、それら各層の成膜工程についても、上記実施の形態
において示した方法に限定されるものではない。The material and the film thickness of the film having the laminated structure shown in the above embodiment may be appropriately changed. Further, the film forming process of each of these layers is not limited to the method shown in the above embodiment.
【００４６】・上記実施の形態においては、ＳＷ用ＴＦ
Ｔ２１をトップゲート構造にて、また駆動用ＴＦＴ２２
をボトムゲート構造にて構成した場合について例示した
が、これらＴＦＴのゲート構造は必ずしもこの構成に限
定されるものではない。たとえば、ＳＷ用ＴＦＴ２１を
ボトムゲート構造にて、また駆動用ＴＦＴ２２をトップ
ゲート構造にて構成した場合にあっても、本実施の形態
に準じた効果を得ることができるようになる。さらに、
これらＴＦＴをトップゲート構造とボトムゲート構造と
を混在させて構成する必要は必ずしもない。要は、互い
に異なるゲート絶縁層を有してＴＦＴの特性を独立に決
定できるようにそれぞれのゲート構造を構成しさえすれ
ば、本実施の形態に準じた効果を得ることができる。In the above embodiment, the SW TF
T21 has a top gate structure and a driving TFT 22
However, the gate structure of these TFTs is not necessarily limited to this structure. For example, even when the SW TFT 21 has a bottom gate structure and the driving TFT 22 has a top gate structure, the effect according to the present embodiment can be obtained. further,
It is not always necessary to configure these TFTs by mixing the top gate structure and the bottom gate structure. In short, the effect according to the present embodiment can be obtained as long as the respective gate structures are configured so that the characteristics of the TFT can be independently determined by having different gate insulating layers.
【００４７】・上記実施の形態においては、ＳＷ用ＴＦ
Ｔ２１および駆動用ＴＦＴ２２のゲート絶縁膜を互いに
異なる層の異なる膜厚にて構成することにより、それら
ＴＦＴの物理特性が異ならしめられたものとする場合に
ついて例示したが、必ずしもこの構成に限定されるもの
ではない。これらＴＦＴのゲート絶縁膜は、同じ層に異
なる膜厚にて形成することによっても、また異なる材料
にて形成することによっても、あるいはその絶縁膜にイ
オン注入処理や熱処理などを施すことによっても、さら
にはこれらを適宜組み合わせることによっても、その物
理特性が異ならしめられたものとすることができる。要
は、上記各ＴＦＴとして物理特性が異ならしめられたゲ
ート絶縁膜を形成することができさえすればよい。In the above embodiment, the SW TF
The case where the physical properties of the TFTs are made different by arranging the gate insulating films of the T21 and the driving TFT 22 with different film thicknesses of different layers has been illustrated, but the structure is not necessarily limited to this. Not a thing. The gate insulating films of these TFTs may be formed in the same layer with different film thicknesses, by using different materials, or by subjecting the insulating film to ion implantation treatment or heat treatment. Furthermore, the physical characteristics can be made different by appropriately combining these. The point is that it is only necessary to be able to form a gate insulating film having different physical characteristics as each of the above TFTs.
【００４８】・上記実施の形態においては、ＳＷ用ＴＦ
Ｔ２１をｎチャネル型にて、また駆動用ＴＦＴ２２をｐ
チャネル型にて、さらに駆動回路をなすＴＦＴをｎチャ
ネル型およびｐチャネル型にて構成する場合について例
示したが、これらＴＦＴのチャネル導電型は任意であ
る。また、画素毎に備える薄膜トランジスタの数を２つ
とする必要は必ずしもなく、３つ以上備えていてもよ
い。In the above embodiment, the SW TF
T21 is an n-channel type, and driving TFT22 is p
The case where the TFTs which are the channel type and the driving circuits are configured to be the n channel type and the p channel type has been exemplified, but the channel conductivity type of these TFTs is arbitrary. Further, the number of thin film transistors provided for each pixel does not necessarily have to be two, and may be three or more.
【００４９】・上記実施の形態においては、発光部に有
機エレクトロルミネッセンス素子を用いた半導体表示装
置およびその製造方法について説明したが、この構成お
よび方法に限定されるものではない。アクティブマトリ
クス方式にて駆動される他の発光素子を用いたものに対
しても、本実施の形態にて示した半導体表示装置および
その製造方法を広く適用することができる。In the above embodiments, the semiconductor display device using the organic electroluminescence element in the light emitting portion and the manufacturing method thereof have been described, but the present invention is not limited to this configuration and method. The semiconductor display device and the manufacturing method thereof described in this embodiment can be widely applied to those using other light emitting elements driven by the active matrix method.
【００５０】[0050]
【発明の効果】請求項１に記載の半導体表示装置によれ
ば、上記画素毎に形成される画素スイッチング用薄膜ト
ランジスタおよび駆動用薄膜トランジスタの各ゲート絶
縁膜を相異なる層に独立に形成することができる。この
ため、上記両薄膜トランジスタに対して互いに異なる特
性を容易にもたせることができるようになる。これによ
り、上記両薄膜トランジスタを、その各々に対して要求
される機能に応じて形成することができるようになる。
したがって、上記両薄膜トランジスタに所望の特性をも
たせつつ、その素子寸法を縮小して上記画素の開口率を
向上させることができるようになる。According to the semiconductor display device of the first aspect, the gate insulating films of the pixel switching thin film transistor and the driving thin film transistor formed for each pixel can be independently formed in different layers. . Therefore, it becomes possible to easily give different characteristics to the both thin film transistors. As a result, both of the thin film transistors can be formed according to the functions required for each.
Therefore, it is possible to reduce the element size and improve the aperture ratio of the pixel while providing the thin film transistors with desired characteristics.
【００５１】また、請求項２に記載の半導体表示装置に
よれば、上記両薄膜トランジスタのゲート絶縁膜を確実
に異ならしめることができるようになる。特に、それら
薄膜トランジスタの半導体層となる膜の結晶化をレーザ
アニール処理などにより行う場合には、ボトムゲート電
極における照射熱の放散により駆動用薄膜トランジスタ
のチャネル領域における結晶の粒径が画素スイッチング
用薄膜トランジスタのそれよりも小径となる。このた
め、画素スイッチング用薄膜トランジスタの電流駆動能
力の向上と駆動用薄膜トランジスタの特性の均一化との
両立が図られるようになる。According to the semiconductor display device of the second aspect, the gate insulating films of both the thin film transistors can be surely made different from each other. In particular, when crystallization of a film to be a semiconductor layer of these thin film transistors is performed by laser annealing treatment or the like, the grain size of crystals in the channel region of the driving thin film transistor due to the dissipation of irradiation heat in the bottom gate electrode The diameter is smaller than that. Therefore, it is possible to achieve both the improvement of the current driving capability of the pixel switching thin film transistor and the uniformity of the characteristics of the driving thin film transistor.
【００５２】また、請求項３に記載の半導体表示装置に
よれば、表示面の薄膜トランジスタを駆動するために駆
動回路として形成する薄膜トランジスタが上記画素スイ
ッチング用薄膜トランジスタ共々、トップゲート構造に
形成される。このため、駆動回路の薄膜トランジスタは
画素スイッチング用薄膜トランジスタと共通のゲート絶
縁膜を有し、その特性を同画素スイッチング用薄膜トラ
ンジスタと同じものにすることができるようになる。そ
して、表示面と駆動回路とを同時に形成するため、製造
工程としての効率も向上するようになる。According to the semiconductor display device of the third aspect, the thin film transistors which are formed as a drive circuit for driving the thin film transistors on the display surface are formed in a top gate structure together with the pixel switching thin film transistors. Therefore, the thin film transistor of the drive circuit has the same gate insulating film as the pixel switching thin film transistor, and its characteristics can be made the same as those of the pixel switching thin film transistor. Since the display surface and the drive circuit are formed at the same time, the efficiency of the manufacturing process can be improved.
【００５３】また、請求項４に記載の半導体表示装置に
よれば、上記画素スイッチング用薄膜トランジスタと駆
動用薄膜トランジスタとで、その特性が確実に異ならし
められるようになる。特に、請求項５に記載の半導体表
示装置のように、駆動用薄膜トランジスタのゲート絶縁
膜の膜厚が画素スイッチング用薄膜トランジスタのそれ
に比べて厚く形成される場合には、画素スイッチング用
薄膜トランジスタの電流駆動能力の向上と駆動用薄膜ト
ランジスタの特性の均一化との両立が図られるようにな
る。According to the semiconductor display device of the fourth aspect, the characteristics of the pixel switching thin film transistor and the driving thin film transistor can be surely made different from each other. Particularly, when the gate insulating film of the driving thin film transistor is formed thicker than that of the pixel switching thin film transistor as in the semiconductor display device according to claim 5, the current driving capability of the pixel switching thin film transistor is improved. It becomes possible to achieve both the improvement of the characteristics and the uniformity of the characteristics of the driving thin film transistor.
【００５４】また、請求項６に記載の半導体表示装置に
よれば、上記両薄膜トランジスタの特性が、その各チャ
ネル領域における結晶の粒径を変化させることによって
も、可変とすることができるようになる。特に、請求項
７に記載の半導体表示装置のように、駆動用薄膜トラン
ジスタのチャネル領域における結晶の粒径を画素スイッ
チング用薄膜トランジスタのそれに比べて小径とする場
合には、駆動用薄膜トランジスタの特性をより均一なも
のとすることができるようになる。Further, according to the semiconductor display device of the sixth aspect, the characteristics of both the thin film transistors can be made variable by changing the crystal grain size in each channel region. . In particular, when the crystal grain size in the channel region of the driving thin film transistor is smaller than that of the pixel switching thin film transistor as in the semiconductor display device according to claim 7, the characteristics of the driving thin film transistor are more uniform. You will be able to do anything.
【００５５】また、請求項８に記載の半導体表示装置に
よれば、上記画素スイッチング用薄膜トランジスタと上
記駆動用薄膜トランジスタとで、その各ゲート絶縁膜の
物理特性が異ならしめられるため、それら薄膜トランジ
スタの特性が互いに異なったものとなる。これにより、
上記両薄膜トランジスタを、その各々に対して要求され
る機能に応じて形成することができるようになる。した
がって、上記両薄膜トランジスタに所望の特性をもたせ
つつ、その素子寸法を小さいものとして上記画素の開口
率を向上させることが可能になる。Further, according to the semiconductor display device of the eighth aspect, the pixel switching thin film transistor and the driving thin film transistor have different physical properties of their respective gate insulating films. It will be different from each other. This allows
Both of the thin film transistors can be formed according to the function required for each. Therefore, it is possible to improve the aperture ratio of the pixel by reducing the element size while providing the thin film transistors with desired characteristics.
【００５６】また、請求項９に記載の半導体表示装置に
よれば、上記画素スイッチング用薄膜トランジスタと駆
動用薄膜トランジスタとで、その特性が確実に異ならし
められるようになる。特に、請求項１０に記載の半導体
表示装置のように、駆動用薄膜トランジスタのゲート絶
縁膜の膜厚が画素スイッチング用薄膜トランジスタのそ
れに比べて厚く形成される場合には、画素スイッチング
用薄膜トランジスタの電流駆動能力の向上と駆動用薄膜
トランジスタの特性の均一化との両立が図られるように
なる。According to the semiconductor display device of the ninth aspect, the characteristics of the pixel switching thin film transistor and the driving thin film transistor can be surely made different from each other. Particularly, when the gate insulating film of the driving thin film transistor is formed thicker than that of the pixel switching thin film transistor as in the semiconductor display device according to claim 10, the current drivability of the pixel switching thin film transistor is improved. It becomes possible to achieve both the improvement of the characteristics and the uniformity of the characteristics of the driving thin film transistor.
【００５７】また、請求項１１に記載の半導体表示装置
によれば、上記両薄膜トランジスタの特性が、その各チ
ャネル領域における結晶の粒径を変化させることによっ
ても、可変とすることができるようになる。特に、請求
項１２に記載の半導体表示装置のように、駆動用薄膜ト
ランジスタのチャネル領域における結晶の粒径を画素ス
イッチング用薄膜トランジスタのそれに比べて小径とす
る場合には、駆動用薄膜トランジスタの特性をより均一
なものとすることができるようになる。Further, according to the semiconductor display device of the eleventh aspect, the characteristics of both the thin film transistors can be made variable by changing the grain size of the crystal in each channel region. . Particularly, when the crystal grain size in the channel region of the driving thin film transistor is smaller than that of the pixel switching thin film transistor as in the semiconductor display device according to claim 12, the characteristics of the driving thin film transistor are more uniform. You will be able to do anything.
【図１】本発明にかかる半導体表示装置の一実施の形態
について、画素の構成例を模式的に示す部分平面図。FIG. 1 is a partial plan view schematically showing a configuration example of a pixel in an embodiment of a semiconductor display device according to the present invention.
【図２】同画素の構成例を模式的に示す部分断面図。FIG. 2 is a partial cross-sectional view schematically showing a configuration example of the same pixel.
【図３】本発明にかかる半導体表示装置の製造方法の一
実施の形態について、その形成過程例を模式的に示す部
分断面図。FIG. 3 is a partial cross-sectional view schematically showing an example of the forming process of the embodiment of the method for manufacturing the semiconductor display device according to the present invention.
【図４】同形成過程例を模式的に示す部分断面図。FIG. 4 is a partial cross-sectional view schematically showing an example of the same forming process.
【図５】同形成過程例を模式的に示す部分断面図。FIG. 5 is a partial cross-sectional view schematically showing an example of the same forming process.
【図６】同形成過程例を模式的に示す部分断面図。FIG. 6 is a partial cross-sectional view schematically showing an example of the same forming process.
【図７】同形成過程例を模式的に示す部分断面図。FIG. 7 is a partial cross-sectional view schematically showing an example of the same forming process.
【図８】従来の半導体表示装置について、画素の構成例
を模式的に示す部分平面図。FIG. 8 is a partial plan view schematically showing a configuration example of a pixel in a conventional semiconductor display device.
【図９】同画素の構成例を模式的に示す部分断面図。FIG. 9 is a partial cross-sectional view schematically showing a configuration example of the same pixel.
１１…ドレイン信号線、１２…駆動電源線、１３…ゲー
ト信号線、１４…容量電源線、１５…補助容量、１６…
発光部、１７…画素駆動部、２１…ＳＷ用ＴＦＴ、２１
Ｃ…チャネル領域、２１Ｇ…トップゲート電極、２２…
駆動用ＴＦＴ、２２Ｃ…チャネル領域、２２Ｇ…ボトム
ゲート電極、２３…ゲート電極、３１…透明電極（陽
極）、３２…陰極、３３…コンタクトホール、３４…コ
ンタクトホール、３５…端部、３６…開口端部、４１…
ガラス基板、４２…ボトムゲート層、４３…ボトムゲー
ト絶縁膜、４４…半導体層、４４ａ…多結晶シリコン
膜、４５…トップゲート絶縁膜、４６…トップゲート
層、４６ａ…金属膜、４７…配線層絶縁膜、４８…配線
層、４９…第１平坦化膜、５０…有機ＥＬ素子層、５１
…第２平坦化膜、５２…ホール輸送層、５３…発光層、
５４…電子輸送層、５５…電子注入層、５８…段差、６
１〜６３…レジストマスク。11 ... Drain signal line, 12 ... Driving power supply line, 13 ... Gate signal line, 14 ... Capacitance power supply line, 15 ... Auxiliary capacitor, 16 ...
Light emitting portion, 17 ... Pixel driving portion, 21 ... SW TFT, 21
C ... Channel region, 21G ... Top gate electrode, 22 ...
Driving TFT, 22C ... Channel region, 22G ... Bottom gate electrode, 23 ... Gate electrode, 31 ... Transparent electrode (anode), 32 ... Cathode, 33 ... Contact hole, 34 ... Contact hole, 35 ... End portion, 36 ... Opening Edge, 41 ...
Glass substrate, 42 ... Bottom gate layer, 43 ... Bottom gate insulating film, 44 ... Semiconductor layer, 44a ... Polycrystalline silicon film, 45 ... Top gate insulating film, 46 ... Top gate layer, 46a ... Metal film, 47 ... Wiring layer Insulating film, 48 ... Wiring layer, 49 ... First flattening film, 50 ... Organic EL element layer, 51
... second flattening film, 52 ... hole transport layer, 53 ... light emitting layer,
54 ... Electron transport layer, 55 ... Electron injection layer, 58 ... Step, 6
1 to 63 ... Resist mask.
フロントページの続き Ｆターム(参考） 3K007 AB02 AB11 AB17 DB03 GA04 5C094 AA10 AA13 BA03 BA27 CA19 DA15 EA04 EA07 FB15 5F110 AA06 AA30 BB02 BB04 CC02 CC07 CC08 DD02 EE04 EE28 EE44 FF02 FF03 FF09 FF29 FF30 FF40 GG02 GG13 GG16 GG44 HJ01 HJ04 HJ13 HL02 HL03 HL04 HL07 HL11 HL12 HL22 HM15 NN03 NN23 NN24 NN73 NN78 PP03 PP40 QQ12Continued front page F-term (reference) 3K007 AB02 AB11 AB17 DB03 GA04 5C094 AA10 AA13 BA03 BA27 CA19 DA15 EA04 EA07 FB15 5F110 AA06 AA30 BB02 BB04 CC02 CC07 CC08 DD02 EE04 EE28 EE44 FF02 FF03 FF09 FF29 FF30 FF40 GG02 GG13 GG16 GG44 HJ01 HJ04 HJ13 HL02 HL03 HL04 HL07 HL11 HL12 HL22 HM15 NN03 NN23 NN24 NN73 NN78 PP03 PP40 QQ12
Claims (12)
動回路から付与される走査信号に基づいてスイッチング
動作を行う画素スイッチング用薄膜トランジスタと、こ
のスイッチング動作に基づいて画素を駆動する駆動用薄
膜トランジスタとを備える半導体表示装置において、 前記画素スイッチング用薄膜トランジスタと前記駆動用
薄膜トランジスタとのうち、一方がトップゲート構造
に、他方がボトムゲート構造に形成されてなることを特
徴とする半導体表示装置。1. A pixel switching thin film transistor that performs a switching operation based on a scanning signal provided from a drive circuit for each pixel formed on a display device substrate, and a driving device that drives a pixel based on the switching operation. A semiconductor display device comprising a thin film transistor, wherein one of the pixel switching thin film transistor and the driving thin film transistor is formed in a top gate structure and the other is formed in a bottom gate structure.
がトップゲート構造に、前記駆動用薄膜トランジスタが
ボトムゲート構造に形成されてなる請求項１記載の半導
体表示装置。2. The semiconductor display device according to claim 1, wherein the pixel switching thin film transistor is formed in a top gate structure, and the driving thin film transistor is formed in a bottom gate structure.
が、前記画素スイッチング用薄膜トランジスタ共々、ト
ップゲート構造にて形成されてなる請求項２記載の半導
体表示装置。3. The semiconductor display device according to claim 2, wherein the thin film transistors forming the drive circuit are formed in a top gate structure together with the pixel switching thin film transistors.
と前記駆動用薄膜トランジスタとで、その各ゲート絶縁
膜の膜厚が異ならしめられてなる請求項１〜３のいずれ
かに記載の半導体表示装置。4. The semiconductor display device according to claim 1, wherein the pixel switching thin film transistor and the driving thin film transistor have different gate insulating films.
スイッチング用薄膜トランジスタに比べて、そのゲート
絶縁膜の膜厚が厚く形成されてなる請求項４記載の半導
体表示装置。5. The semiconductor display device according to claim 4, wherein the driving thin film transistor is formed so that a film thickness of its gate insulating film is larger than that of the pixel switching thin film transistor.
と前記駆動用薄膜トランジスタとで、その各チャネル領
域における結晶の粒径が異ならしめられてなる請求項１
〜５のいずれかに記載の半導体表示装置。6. The pixel switching thin film transistor and the driving thin film transistor have different crystal grain sizes in their respective channel regions.
6. The semiconductor display device according to any one of to 5.
スイッチング用薄膜トランジスタに比べて、そのチャネ
ル領域における結晶の粒径が小径に形成されてなる請求
項６記載の半導体表示装置。7. The semiconductor display device according to claim 6, wherein the driving thin film transistor is formed so that the crystal grain size in the channel region is smaller than that of the pixel switching thin film transistor.
動回路から付与される走査信号に基づいてスイッチング
動作を行う画素スイッチング用薄膜トランジスタと、こ
のスイッチング動作に基づいて画素を駆動する駆動用薄
膜トランジスタとを備える半導体表示装置において、 前記画素スイッチング用薄膜トランジスタと前記駆動用
薄膜トランジスタとで、その各ゲート絶縁膜の物理特性
が異ならしめられてなることを特徴とする半導体表示装
置。8. A pixel switching thin film transistor that performs a switching operation based on a scanning signal applied from a drive circuit for each pixel formed on a display device substrate, and a driving device that drives a pixel based on the switching operation. A semiconductor display device comprising a thin film transistor, wherein the pixel switching thin film transistor and the driving thin film transistor have different physical characteristics of their respective gate insulating films.
と前記駆動用薄膜トランジスタとで、その各ゲート絶縁
膜の膜厚が異ならしめられてなる請求項８記載の半導体
表示装置。9. The semiconductor display device according to claim 8, wherein the pixel switching thin film transistor and the driving thin film transistor have different gate insulating films.
素スイッチング用薄膜トランジスタに比べて、そのゲー
ト絶縁膜の膜厚が厚く形成されてなる請求項９記載の半
導体表示装置。10. The semiconductor display device according to claim 9, wherein the driving thin film transistor has a gate insulating film thicker than that of the pixel switching thin film transistor.
タと前記駆動用薄膜トランジスタとで、その各チャネル
領域における結晶の粒径が異ならしめられてなる請求項
８〜１０のいずれかに記載の半導体表示装置。11. The semiconductor display device according to claim 8, wherein the pixel switching thin film transistor and the driving thin film transistor have different crystal grain sizes in respective channel regions.
素スイッチング用薄膜トランジスタに比べて、そのチャ
ネル領域における結晶の粒径が小径に形成されてなる請
求項１１記載の半導体表示装置。12. The semiconductor display device according to claim 11, wherein the driving thin film transistor is formed so that the crystal grain size in the channel region thereof is smaller than that of the pixel switching thin film transistor.
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| Application Number | Priority Date | Filing Date | Title |
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Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| JP2002021846A JP2003223120A (en) | 2002-01-30 | 2002-01-30 | Semiconductor display device |
Publications (1)
| Publication Number | Publication Date |
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| JP2003223120A true JP2003223120A (en) | 2003-08-08 |
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| Application Number | Title | Priority Date | Filing Date |
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| JP2002021846A Pending JP2003223120A (en) | 2002-01-30 | 2002-01-30 | Semiconductor display device |
Country Status (1)
| Country | Link |
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| JP (1) | JP2003223120A (en) |
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