KR20120122641A - 센스 앰프 회로 - Google Patents

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KR20120122641A
KR20120122641A KR1020110040914A KR20110040914A KR20120122641A KR 20120122641 A KR20120122641 A KR 20120122641A KR 1020110040914 A KR1020110040914 A KR 1020110040914A KR 20110040914 A KR20110040914 A KR 20110040914A KR 20120122641 A KR20120122641 A KR 20120122641A
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Abstract

센스 앰프 회로가 개시된다. 센스 앰프 회로는, 셀 데이터를 인가받는 비트라인과 상보 비트라인, 상기 비트라인과 상기 상보 비트라인에 각각 연결되는 제 1, 2 부스팅 노드를 부스팅하기 위한 제 1 부스팅부, 상기 비트라인과 상기 제 1 부스팅 노드에 연결되는 제 1 감지 노드와, 상기 상보 비트라인과 상기 제 2 부스팅 노드에 연결되는 제 2 감지 노드를 부스팅하기 위한 제 2 부스팅부, 상기 부스팅된 제 1, 2 부스팅 노드와 상기 부스팅된 제 1, 2 감지 노드를 센싱하는 프리센싱부, 상기 프리센싱부의 센싱 결과에 응답하여 상기 비트라인과 상기 상보 비트라인 중 하나를 풀업 구동하는 풀업 구동부 및 상기 프리센싱부의 센싱 결과에 응답하여 상기 비트라인과 상기 상보 비트라인 중 다른 하나를 풀다운 구동하는 풀다운 구동부를 포함한다.

Description

센스 앰프 회로{SENSE AMP CIRCUIT}
본 발명은 미세한 전기적 신호의 차이를 감지 및 증폭하는 센스 앰프 회로에 관한 것이다.
센스 앰프 회로는 각종 반도체 장치에서 미세한 전기적 신호 차이를 감지하고 이를 증폭시키기 위한 회로이다. DRAM{Dynamic Random Access Memory)과 같은 반도체 메모리 장치의 경우, 메모리 셀에 저장된 데이터에 의해 비트라인에 인가되는 전기적 신호의 차이를 감지하기 위해 센스 앰프 회로가 사용되며, 이러한 전기적 신호의 차이는 메모리 셀의 커패시터 용량과 비트라인의 커패시터 용량의 비율 및 전원전압의 크기에 의해 결정된다.
최근에는 반도체 메모리 장치의 저전압화 추세에 따라 센스 앰프 회로의 동작 속도 및 안정성이 계속 떨어지고 있다. 특히, 낮은 전원전압 조건에서 비트라인에 인가되는 전압이 센스 앰프 회로 내의 트랜지스터들의 문턱 전압보다 더 낮아지는 경우에는 센싱(sensing) 동작이 정상적으로 수행되지 않는 문제가 발생할 수 있다. 이러한 문제점을 해결하기 위해, 낮은 전원전압 조건에서 센싱 동작 이전에 비트라인 전압을 센스 앰프 회로에 포함된 트랜지스터들의 문턱 전압보다 높여주기 위한 부스팅(Boosting) 방식의 회로가 사용된다.
도 1은 종래 기술에 의한 부스팅 방식을 이용하는 센스 앰프 회로의 구성도이고, 도 2는 도 1의 센스 앰프 회로의 동작 순서도이다.
도 1을 참조하면, 종래의 센스 앰프 회로는 비트라인(BL)과 상보 비트라인(BLb), 프리앰프 회로부(101), 풀업 구동부(103) 및 풀다운 구동부(105)를 포함한다.
프리앰프 회로부(101)는 비트라인(BL)과 상보 비트라인(BLb)에 각각 연결된 감지 노드(SN1, SN2)를 부스팅하기 위한 부스팅 커패시터(BC1, BC2)와, 감지 노드(SN1, SN2)의 전압을 각각 게이트 입력받는 래치 형태의 NMOS 트랜지스터(NM4, NM3) 및 제어신호(PSE, RST)에 응답하여 스위칭 역할을 하는 NMOS 트랜지스터(NM1, NM2, NM5, NM6)를 포함하여 구성된다. 부스팅 커패시터(BC1, BC2)는 모스 트랜지스터(MOS Transistor)로 구현될 수 있으며, 이 경우 모스 트랜지스터의 게이트(Gate)가 커패시터의 일단을 형성하고 드레인(Drain)과 소스(Source)가 결합되어 커패시터의 타단을 형성한다.
풀업 구동부(103)는 비트라인(BL) 또는 상보 비트라인(BLb)의 풀업(Pull-up) 래치 동작을 위한 PMOS 트랜지스터(PM1, PM2) 및 스위칭 동작을 위한 PMOS 트랜지스터(PM3)를 포함한다.
풀다운 구동부(105)는 비트라인(BL) 또는 상보 비트라인(BLb)의 풀다운(Pull-down) 래치 동작을 위한 NMOS 트랜지스터(NM7, NM8) 및 스위칭 동작을 위한 NMMOS 트랜지스터(NM9)를 포함한다.
도 1 및 도 2를 참조하여 반도체 메모리 장치의 리드(Read) 동작시 종래의 부스팅 방식을 이용한 비트라인 센싱 동작을 구체적으로 살펴 보기로 한다. 셀 데이터는 논리 '하이(High)', 즉, '1'인 것으로 가정한다.
비트라인 프리차지(Precharge) 단계(S201)에서는 제어신호(RST)가 '하이'로 활성화되어 트랜지스터(NM5, NM6)가 턴온되고, 비트라인 쌍(BL, BLb)과 프리앰프 회로부(101)의 부스팅 커패시터(BC1, BC2)가 전기적으로 연결되어 부스팅 커패시터(BC1, BC2)와 비트라인 쌍(BL, BLb)이 동일한 프리차지 전압(Vpch)으로 충전된다. 이어서 제어신호(RST)가 '하이'에서 '로우'로 천이되어 비트라인 쌍(BL, BLb)과 부스팅 커패시터(BC1, BC2)가 전기적으로 분리된다.
워드라인 활성화 단계(S203)에서는 로우(Row) 선택 신호에 의해 비트라인(BL)에 셀 데이터에 의한 전기적 신호 차이가 인가된다.
부스팅 단계(S205)에서는 부스팅 신호(BST)가 '로우' 상태에서 '하이'로 천이되면서 부스팅 커패시터(BC1, BC2)에 전압(Vbst)이 인가되어 감지 노드(SN1, SN2)의 전압이 상승한다. 이 때, 비트라인 쌍(BL, BLb)의 전압은 각각 Vpch + dV, Vpch이 되고, 감지 노드(SN1, SN2)의 전압은 Vpch+Vbst이 된다.
프리센싱(Pre-sensing) 단계에서는 제어신호(PSE)가 '하이'로 활성화되면서 트랜지스터(NM1, NM2)가 턴온되어 트랜지스터(NM3, NM4)를 통해 비트라인 쌍(BL, BLb)과 부스팅 커패시터(BC1, BC2)가 연결된다. 이 때 트랜지스터(NM3, NM4)의 게이트-소스 전압은 감지 노드(SN1, SN2)의 전압과 비트라인(BL, BLb) 전압의 차이가 되는데, 양 트랜지스터(NM3, NM4)의 게이트-소스 전압 차이에 의해 래치(Latch) 동작이 일어난다. 구체적으로, 트랜지스터(NM3)의 게이트-소스 전압은 (Vpch + Vbst) - (Vpch + dV)이고, 트랜지스터(NM4)의 게이트-소스 전압은 (Vpch + Vbst) - Vpch가 된다. 여기에서 셀 데이터에 의해 유기된 전위차 dV가 양(+)의 값을 가지므로, 트랜지스터(NM4)가 트랜지스터(NM3)보다 상대적으로 높은 게이트-소스 전압을 가지게 되어 래치 동작에 의해 감지 노드(SN2)의 전압이 상보 비트라인(BLb)의 값에 수렴하게 된다. 이를 통해 감지 노드(SN1, SN2)의 전위차는 비트라인 쌍(BL, BLb) 사이의 전위차 dV보다 더 큰 (Vbst - dV) 값을 가지게 된다.
풀다운 구동 단계(S209)에서는 제어신호(SAN)가 '하이'로 활성화되어 트랜지스터(NM9)가 턴온되고, 트랜지스터(NM7, NM8)가 접지전압(VSS)에 연결된다. 비트라인(BL)에 연결된 감지 노드(SN1)의 전압이 상보 비트라인(BLb)에 연결된 감지 노드(SN2)의 전압보다 더 높으므로 감지 노드(SN1) 전압을 게이트 입력받는 상보 비트라인(BLb) 쪽 트랜지스터(NM8)가 더 강하게 턴온되고, 양 트랜지스터(NM7, NM8)의 래치 동작에 의해 감지 노드(SN2) 및 상보 비트라인(BLb)의 전압이 접지전압(VSS)으로 수렴한다.
풀업 구동 단계(S211)에서는 제어신호(SAP)가 '로우'로 활성화되어 트랜지스터(PM3)가 턴온되고, 트랜지스터(PM1, PM2)가 전원전압(VDD)에 연결된다. 상보 비트라인(BLb)에 연결된 감지 노드(SN2)의 전압이 비트라인(BL)에 연결된 감지 노드(SN1)의 전압보다 더 낮으므로, 감지 노드(SN2) 전압을 게이트 입력받는 비트라인(BL) 쪽 트랜지스터(PM1)가 더 강하게 턴온되고, 양 트랜지스터(PM1, PM2)의 래치 동작에 의해 감지 노드(SN1) 및 비트라인(BL)의 전압이 전원전압(VDD)으로 수렴한다. 풀다운 구동 단계(S209)와 풀업 구동 단계(S211)는 동시에 수행될 수 있으며, 이를 통해 센싱 동작이 완료된다.
그런데, 위와 같은 종래의 센스 앰프 회로에서 프리앰프 회로부(101)의 트랜지스터(NM3, NM4)에 의한 래치 동작은 각 트랜지스터의 게이트-소스 전압 차, 즉, 셀 데이터에 의한 전위차 dV에 의해 결정되는데, 이러한 dV 값은 전원전압의 크기에 민감한 특성을 가진다. 따라서 낮은 전원전압 조건에서는 프리앰프 회로부(101)의 래치 동작 시간이 지연되고, 트랜지스터(NM3, NM4)의 미스매치(Mismatch) 및 오프셋(Offset) 등의 조건에 의해 오류가 발생할 확률이 높아진다. 또한, 부스팅 동작시 감지 노드(SN1, SN2)의 전압은 부스팅 신호(BST)의 전압 변화에 의해 결정되는데, 이 때 트랜지스터(NM3, NM4)는 드레인-게이트 전압이 0이기 때문에 NMOS 트랜지스터의 특성상 문턱전압 강하 현상을 피할 수 없으며, 이에 따라 낮은 전원전압 조건에서는 별도의 부스팅 전압원이 요구될 수 있다. 더불어, 종래의 센스 앰프 회로는 전원전압(VDD)과 접지전압(VSS) 사이에 다수의 트랜지스터가 직렬 연결된 형태로 되어 있어, 낮은 전원전압 조건에서 문턱전압 강하 현상에 의해 성능이 크게 저하될 수 있다.
본 발명은 상기한 문제점을 해결하기 위해 제안된 것으로, 낮은 전원전압 조건에서 비트라인에 인가되는 전기적 신호 차이의 감소를 보상하여 센싱 동작의 신뢰성을 높일 수 있는 센스 앰프 회로를 제공하는 것을 목적으로 한다.
이러한 목적을 달성하기 위한 본 발명에 의한 센스 앰프 회로는, 셀 데이터를 인가받는 비트라인과 상보 비트라인, 상기 비트라인과 상기 상보 비트라인에 각각 연결되는 제 1, 2 부스팅 노드를 부스팅하기 위한 제 1 부스팅부, 상기 비트라인과 상기 제 1 부스팅 노드에 연결되는 제 1 감지 노드와, 상기 상보 비트라인과 상기 제 2 부스팅 노드에 연결되는 제 2 감지 노드를 부스팅하기 위한 제 2 부스팅부, 상기 부스팅된 제 1, 2 부스팅 노드와 상기 부스팅된 제 1, 2 감지 노드를 센싱하는 프리센싱부, 상기 프리센싱부의 센싱 결과에 응답하여 상기 비트라인과 상기 상보 비트라인 중 하나를 풀업 구동하는 풀업 구동부 및 상기 프리센싱부의 센싱 결과에 응답하여 상기 비트라인과 상기 상보 비트라인 중 다른 하나를 풀다운 구동하는 풀다운 구동부를 포함한다.
상기 제 1 부스팅부는 상기 제 1, 2 부스팅 노드에 각각 일단이 연결되는 제 1, 2 커패시터를 포함하고, 상기 제 1, 2 커패시터의 타단을 통해 상기 제 1, 2 부스팅 노드에 제 1 부스팅 전압을 인가할 수 있다.
상기 제 2 부스팅부는 상기 제 1, 2 감지 노드에 각각 일단이 연결되는 제 3, 4 커패시터를 포함하고, 상기 제 3, 4 커패시터의 타단을 통해 상기 제 1, 2 감지 노드에 제 2 부스팅 전압을 인가할 수 있다. 또한, 상기 제 1, 2 감지노드는 상기 제 1, 2 부스팅 노드에 각각 연결되어 상기 제 1 부스팅 전압을 인가받을 수 있다.
상기 프리센싱부는, 상기 제 2 감지 노드 전압을 게이트 입력받고, 상기 제 1 감지 노드와 상기 제 1 부스팅 노드에 드레인-소스 연결되는 제 1 NMOS 트랜지스터 및 상기 제 1 감지 노드 전압을 게이트 입력받고, 상기 제 2 감지 노드와 상기 제 2 부스팅 노드에 드레인-소스 연결되는 제 2 NMOS 트랜지스터를 포함할 수 있다.
상기 풀업 구동부는, 상기 제 2 감지 노드 전압을 게이트 입력받아 상기 비트라인을 풀업 구동하는 제 1 PMOS 트랜지스터, 상기 제 1 감지 노드 전압을 게이트 입력받아 상기 상보 비트라인을 풀업 구동하는 제 2 PMOS 트랜지스터 및 상기 제 2, 1 감지 노드를 각각 상기 제 1, 2 PMOS 트랜지스터의 게이트에 연결하는 스위칭부를 포함할 수 있다.
상기 풀다운 구동부는, 상기 제 2 감지 노드 전압을 게이트 입력받아 상기 비트라인을 풀다운 구동하는 제 3 NMOS 트랜지스터, 상기 제 1 감지 노드 전압을 게이트 입력받아 상기 상보 비트라인을 풀다운 구동하는 제 4 NMOS 트랜지스터 및 상기 제 2, 1 감지 노드를 각각 상기 제 3, 4 NMOS 트랜지스터의 게이트에 연결하는 스위칭부를 포함할 수 있다.
본 발명에 의하면, 기존 한 쌍의 부스팅 커패시터 외에 추가적인 한 쌍의 부스팅 커패시터를 이용하여 2회에 걸친 부스팅 동작을 수행함으로써 충분한 부스팅 전압을 얻을 수 있다.
또한, 부스팅 동작 이후 프리앰프 회로의 래치 트랜지스터의 게이트-소스 전압 차이가 증가하므로 낮은 전원전압 조건에서 비트라인 쌍에 인가되는 전기적 신호차의 감소를 보상할 수 있고, 프리앰프 회로의 래치 트랜지스터 사이의 미스매치 및 오프셋 문제를 해결할 수 있다.
또한, 센싱 동작을 수행하는 래치 트랜지스터의 게이트 전압을 스위칭 회로를 사용하여 직접적으로 조정함으로써 트랜지스터의 문턱전압 강하에 의한 성능 저하를 최소화할 수 있다.
도 1은 종래 기술에 의한 부스팅 방식을 이용하는 센스 앰프 회로의 구성도.
도 2는 도 1의 센스 앰프 회로의 동작 순서도.
도 3은 본 발명에 의한 센스 앰프 회로의 일 실시예 구성도.
도 4는 도 3의 센스 앰프 회로의 동작 순서도.
도 5는 도 3의 센스 앰프 회로로 인가되는 제어신호들의 타이밍도.
도 6 및 도 7은 도 3의 센스 앰프 회로의 동작을 시뮬레이션한 결과를 나타낸 도면.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있도록 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명에 의한 센스 앰프 회로의 일 실시예 구성도이다.
도 3을 참조하면, 본 발명에 의한 센스 앰프 회로는, 한 쌍의 비트라인(BL, BLb), 프리앰프 회로부(301), 풀업 구동부(309) 및 풀다운 구동부(311)를 포함한다.
프리앰프 회로부(301)는, 비트라인(BL)과 상보 비트라인(BLb)에 각각 연결되는 제 1, 2 부스팅 노드(BN1, BN2)를 부스팅하기 위한 제 1 부스팅부(303), 비트라인(BL)과 제 1 부스팅 노드(BN1)에 연결되는 제 1 감지 노드(SN1)와, 상보 비트라인(BLb)과 제 2 부스팅 노드(BN2)에 연결되는 제 2 감지 노드(SN2)를 부스팅하기 위한 제 2 부스팅부(305), 부스팅된 제 1, 2 부스팅 노드(BN1, BN2)와 부스팅된 제 1, 2 감지 노드(SN1, SN2)를 센싱하는 프리센싱부(307), 프리센싱부(307)의 센싱 결과에 응답하여 비트라인(BL)과 상보 비트라인(BLb) 중 하나를 풀업 구동하는 풀업 구동부(309) 및 프리센싱부(307)의 센싱 결과에 응답하여 비트라인(BL)과 상보 비트라인(BLb) 중 다른 하나를 풀다운 구동하는 풀다운 구동부(311)를 포함한다.
제 1 부스팅부(303)는 제 1, 2 부스팅 노드(BN1, BN2)에 각각 일단이 연결되는 제 1, 2 커패시터(C1, C2)를 포함하고, 제 1, 2 커패시터(C1, C2)의 타단을 통해 제 1, 2 부스팅 노드(BN1, BN2)에 제 1 부스팅 전압(Vbst1)을 인가한다.
제 2 부스팅부(305)는 제 1, 2 감지 노드(SN1, SN2)에 각각 일단이 연결되는 제 3, 4 커패시터(C3, C4)를 포함한다. 제 1, 2 감지 노드(SN1, SN2)는 다이오드-커넥티드 PMOS 트랜지스터(PM3, PM4)를 통해 제 1, 2 부스팅 노드(BN1, BN2)로 인가되는 제 1 부스팅 전압(Vbst1)을 인가받고, 제 3, 4 커패시터(C3, C4)의 타단을 통해 제 2 부스팅 전압(Vbst2)을 인가받는다.
여기에서 제 1 ~ 4 커패시터(C1 ~ C4)는 MOS 트랜지스터로 구현될 수 있다. 이 경우 커패시터의 일단은 MOS 커패시터의 게이트가 되고, 타단은 MOS 트랜지스터의 드레인과 소스가 결합되는 형태가 된다.
프리센싱부(307)는 제 2 감지 노드(SN2) 전압을 게이트 입력받고 제 1 감지 노드(SN1)와 제 1 부스팅 노드(BN1)에 드레인-소스 연결되는 제 1 NMOS 트랜지스터(MS1) 및 제 1 감지 노드(SN1) 전압을 게이트 입력받고 제 2 감지 노드(SN2)와 제 2 부스팅 노드(BN2)에 드레인-소스 연결되는 제 2 NMOS 트랜지스터(MS2)를 포함한다.
풀업 구동부(309)는 제 2 감지 노드(SN2) 전압을 게이트 입력받아 비트라인(BL)을 풀업 구동하는 제 1 PMOS 트랜지스터(PU1), 제 1 감지 노드(SN1) 전압을 게이트 입력받아 상보 비트라인(BLb)을 풀업 구동하는 제 2 PMOS 트랜지스터(PU2) 및 제 2, 1 감지 노드(SN2, SN1)를 각각 제 1, 2 PMOS 트랜지스터(PU1, PU2)의 게이트에 연결하기 위한 스위칭 역할을 하는 다수의 트랜지스터(PM1, PM2, NM1, NM2)를 포함한다.
풀다운 구동부(311)는 제 2 감지 노드(SN2) 전압을 게이트 입력받아 비트라인(BL)을 풀다운 구동하는 제 3 NMOS 트랜지스터(PD1), 제 1 감지 노드(SN1) 전압을 게이트 입력받아 상보 비트라인(BLb)을 풀다운 구동하는 제 4 NMOS 트랜지스터(PD2) 및 제 2, 1 감지 노드(SN2, SN1)를 각각 제 3, 4 NMOS 트랜지스터(PD1, PD2)의 게이트에 연결하기 위한 스위칭 역할을 하는 다수의 트랜지스터(NM9, NM10, NM11, NM12)를 포함한다.
도 4는 도 3의 센스 앰프 회로의 동작 순서도이고, 도 5는 도 3의 센스 앰프 회로로 인가되는 제어신호들의 타이밍도이다. 도 6 및 도 7은 도 3의 센스 앰프 회로의 동작을 시뮬레이션한 결과를 나타낸 도면이다.
이하, 도 3 내지 도 7을 참조하여 본 발명에 의한 센스 앰프 회로의 데이터 센싱 동작을 상세히 살펴보기로 한다. 셀 데이터는 논리 '하이', 즉, '1'인 것으로 가정한다.
비트라인 프리차지 단계(S401)에서는 제어신호(RST1, RST2)가 '하이'로 활성화되어 트랜지스터(NM3, NM4, NM5, NM6)가 턴온되고, 비트라인 쌍(BL, BLb)과 제 1, 2 부스팅 노드(BN1, BN2), 제 1, 2 감지 노드(SN1, SN2)가 모두 프리차지 전압(Vpch)으로 동일하게 프리차지된다.
워드라인 활성화 단계(S403)에서는 비트라인 쌍(BL, BLb)과 교차하는 워드라인(도면에 미도시)이 활성화되어 비트라인(BL)에 셀 데이터('1')가 인가된다. 이에 따라 비트라인(BL)에 연결된 제 1 부스팅 노드(BN1)와 제 1 감지 노드(SN1)의 전압은 Vpch + dV가 되고, 상보 비트라인(BLb)에 연결된 제 2 부스팅 노드(BN2)와 제 2 감지 노드(SN2)의 전압은 Vpch를 유지한다. 이후 제어신호(RST1, RST2)가 '하이'에서 '로우'로 천이되어 부스팅 노드(BN1, BN2)와 감지 노드(SN1, SN2)가 비트라인 쌍(BL, BLb)으로부터 전기적으로 분리된다.
제 1 부스팅 단계(S405)에서는 1차 부스팅 신호(BST1)가 활성화되어 제 1, 2 커패시터(C1, C2)로 제 1 부스팅 전압(Vbst1)이 인가되고, 제 1, 2 커패시터(C1, C2)에 저장되어 있던 전하가 각각 제 3, 4 커패시터(C3, C4)로 전달된다. 이 때, 제 1, 2 부스팅 노드(BN1, BN2)와 제 1, 2 감지 노드(SN1, SN2)는 다이오드 커넥티드 형태의 PMOS 트랜지스터(PM3, PM4)로 연결되기 때문에 문턱전압의 영향을 받지 않고, 이에 따라 제 1 부스팅 노드(BN1)의 전압은 Vpch + dV + Vbst1, 제 2 부스팅 노드(BN2)의 전압은 Vpch + Vbst2가 된다. 도 6을 참조하면, 제 1, 2 부스팅 노드(BN1, BN2)의 전압이 1차 부스팅 신호(BST1)에 의해 상승하고, 제 3, 4 커패시터(C3, C4)로 전하가 전달되어 제 1, 2 감지 노드(SN1, SN2)의 전압이 상승하는 것을 확인할 수 있다.
제 2 부스팅 단계(S407)에서는 2차 부스팅 신호(BST2)가 활성화되어 제 3, 4 커패시터(C3, C4)로 제 2 부스팅 전압(Vbst2)이 인가된다. 이에 따라, 제 1 부스팅 단계(S405)에서 전달된 전하를 받은 비트라인(BL) 측의 제 1 감지 노드(SN1) 전압은 Vpch + dV + Vbst1 + Vbst2가 되고, 상보 비트라인(BLb) 측의 제 2 감지 노드(SN2) 전압은 Vpch + Vbst1 + Vbst2가 된다. 동시에, 1차 부스팅 신호(BST1)는 '하이'에서 '로우'로 천이되어 제 1, 2 부스팅 노드(BN1, BN2)의 전압은 제 1 부스팅 단계(S405) 이전 상태로 돌아간다.
프리센싱 단계(S409)에서는 제어신호(PSE)와 제어신호(RST1)이 '하이'로 되어 프리센싱부(307)의 스위칭 역할을 하는 트랜지스터(NM7, NM8)가 턴온되고, 제 1, 2 감지노드(SN1, SN2)와 비트라인(BL), 상보 비트라인(BLb)이 각각 연결된다. 이 때, 프리센싱부(307)의 제 1 NMOS 트랜지스터(MS1)의 게이트-소스 전압은 (Vpch + Vbst1 + Vbst2) - (Vpch + dV)가 되고, 제 2 NMOS 트랜지스터(MS2)의 게이트-소스 전압은 (Vpch + dV + Vbst1 + Vbst2) - Vpch가 되어, 게이트-소스 전압 차에 의한 래치 동작이 수행된다. 여기에서 양 트랜지스터(MS1, MS2)의 게이트-소스 전압 차이는 2*dV가 되므로, 종래 방식(도 1)에서의 게이트-소스 전압 차이 dV보다 높은 전압 차이를 가지게 되고, 이로 인해 양 트랜지스터(MS1, MS2) 간의 미스매치 및 오프셋 성분에 둔감한 특성을 가지게 된다. 결과적으로, 제 2 NMOS 트랜지스터(MS2)가 제 1 NMOS 트랜지스터(MS1)보다 더 높은 게이트-소스 전압을 가지게 되어 래치 동작에 의해 감지 노드(SN2)의 전압이 상보 비트라인(BLb)의 값에 수렴하게 된다. 도 6을 참조하면, 제 2 부스팅 단계(S407)에서 상승한 제 1, 2 감지 노드(SN1, SN2)의 전압이 프리센싱 단계(S409)를 거치면서 큰 전위차를 형성하는 것을 볼 수 있다.
풀업/풀다운 구동 단계(S411)에서는 제어신호(SAP, SWP, SWN, SAN)에 응답하여 풀업 구동부(309)와 풀다운 구동부(311)가 비트라인 쌍(BL, BLb)의 풀업/풀다운 동작을 수행한다. 먼저 풀업 구동부(309)의 경우, 제어신호(SAP)가 '하이'로 되어 풀업 동작을 위한 제 1, 2 PMOS 트랜지스터(PU1, PU2)의 게이트가 전원전압(VDD)으로부터 분리되고, 제어신호(SWP)가 '하이'로 되어 제 1, 2 감지 노드(SN1, SN2)가 각각 제 2, 1 PMOS 트랜지스터(PU2, PU1)의 게이트에 연결된다. 프리센싱 단계(S409)에서 제 2 감지 노드(SN2)의 전압이 크게 떨어졌으므로, 제 2 감지 노드(SN2) 전압을 게이트 입력받는 제 1 PMOS 트랜지스터(PU1)가 더 강하게 턴온되어 비트라인(BL)의 전압이 전원전압(VDD)으로 수렴한다. 풀다운 구동부(311)의 경우, 제어신호(SAN)이 '로우'로 되어 풀다운 동작을 위한 제 3, 4 NMOS 트랜지스터(PD1, PD2)의 게이트가 접지전압(VSS)으로부터 분리되고, 제어신호(SWN)가 '하이'로 되어 제 1, 2 감지 노드(SN1, SN2)가 각각 제 4, 3 NMOS 트랜지스터(PD2, PD1)의 게이트에 연결된다. 여기에서는 제 1 감지 노드(SN1) 전압을 게이트 입력받는 제 4 NMOS 트랜지스터(PD2)가 더 강하게 턴온되어 상보 비트라인(BLb)의 전압이 접지전압(VSS)으로 수렴한다. 도 7을 참조하면, 프리센싱 단계(S409)에서 형성된 제 1, 2 감지 노드(SN1, SN2)의 전위차에 의해 비트라인 쌍(BL, BLb)이 풀업/풀다운 구동되는 것을 확인할 수 있다.
여기에서,풀업 구동부(309)의 트랜지스터(PM1,PM2,NM1,NM2)와 풀다운 구동부(311)의 트랜지스터(NM9, NM10, NM11, NM12)는 스위칭부를 구성하는데, 이러한 스위칭부에 의한 풀업, 풀다운 트랜지스터(PU1, PU2, PD1, PD2)의 제어는 게이트 전압을 직접적으로 제어한다는 점에서 안정적인 턴 온/오프(turn on/off) 동작이 가능하게 하며, 종래의 센스 앰프 회로(도 1)와 같이 다수의 트랜지스터가 직렬 연결되는 형태를 취하지 않으므로 저전압 동작시 문턱전압 강하 현상을 최소화할 수 있다.
또한, 종래 방식의 경우(도 1) 풀업 구동부(103)의 PMOS 트랜지스터(PM1, PM2)의 게이트가 비트라인(BL, BLb)에 연결되어 있기 때문에 풀업 래치 동작시 상대적으로 낮은 커패시턴스를 가지는 커패시터(BC1, BC2)와 비트라인(BL, BLb)이 연결되면서 감지 노드(SN1, SN2) 전압이 비트라인(BL, BLb) 전압 수준으로 따라가게 되지만, 본 발명에서 풀업 구동부(309)의 PMOS 트랜지스터(PU1, PU2)의 게이트는 제 1, 2 감지 노드(SN1, SN2)에 연결되어 있고, 제 1, 2 감지 노드(SN1, SN2)와 비트라인(BL, BLb)은 프리센싱부(307)의 트랜지스터를 통해 선택적으로 연결되기 때문에, 커패시터(C3, C4)와 비트라인(BL, BLb)의 커패시턴스 차이에 의한 게이트 전압의 변화가 발생하지 않게 된다.
정리하면, 기존의 일반적인 센스 앰프 회로에서는 미스매치 등의 환경 요인에 대한 둔감성을 확보하기 위해 게이트-소스 전압 차이(dV)에 의한 풀다운 래치 동작을 수행하여 일정 수준의 전위차를 생성시킨 후에 풀업 래치 동작을 수행한다. 하지만 전원전압 강하에 의해 셀 데이터의 크기 또한 감소하고, 게이트-소스 전압 차이(dV)가 감소하여 풀다운 래치 동작의 신뢰성이 저하되며, 안정적인 풀업 래치 동작을 위한 전위차를 얻기까지 걸리는 시간이 증가하게 된다.
부스팅 회로를 사용한 프리앰프가 추가된 센스 앰프 회로를 사용할 경우, 프리앰프 동작을 통해 풀다운 래치의 입력이 되는 전위차를 dV보다 더 큰 Vbst ± dV로 만들어 낮은 전원전압 조건에서도 풀다운 래치 동작의 신뢰성을 확보할 수 있다.
기존의 부스팅 회로의 경우(도 1) 프리앰프 회로의 트랜지스터(NM3, NM4)의 게이트-소스 전위차가 부스팅 전압(Vbst)에 의해 결정되기 때문에, 전원전압과 동일한 크기의 부스팅 전압(Vbst)을 사용하는 경우 낮은 전원전압 조건에서 프리앰프 회로의 래치 동작 속도가 저하되어 전체적인 센싱 시간이 증가하는 결과를 야기한다. 전원전압보다 높은 부스팅 전압(Vbst)을 사용하여 이 문제를 해결할 수도 있지만, 이는 별도의 전압 펌프 회로를 필요로 하게 된다.
본 발명에 의한 부스팅 회로는 별도의 전압 펌프 대신 2차 부스팅 회로를 사용하여, 기존의 부스팅 회로의 프리앰프 회로가 NM3의 게이트-소스 전위차가 Vbst, NM4의 게이트-소스 전위차가 Vbst-dV 였다면, 본 발명의 부스팅 회로의 경우 NM3의 게이트-소스 전위차가 (Vbst1 + Vbst2 + dV), NM4의 게이트-소스 전위차가 (Vbst1 + Vbst2 - dV)가 되기 때문에 프리앰프 회로의 전체 동작 신뢰성이 향상된다. 또한, 2차 부스팅 동작에 의한 전체 센싱 속도의 저하는 낮은 전원전압 조건에서도 프리앰프 회로의 래치 동작 속도와 생성 전위차의 향상을 통해 프리센싱 동작에 소요되는 시간 감소를 통해 보상되고, 이에 따라 풀다운, 풀업 회로의 안정적인 동작에 필요한 전위차를 생성하는 데 필요한 시간 또한 단축되므로, 낮은 전원전압 조건에서 센싱 속도의 저하 문제가 해결될 수 있다.
본 발명의 기술사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술분야의 통상의 전문가라면 본 발명의 기술사상의 범위 내에서 다양한 실시예가 가능함을 알 수 있을 것이다.

Claims (8)

  1. 셀 데이터를 인가받는 비트라인과 상보 비트라인;
    상기 비트라인과 상기 상보 비트라인에 각각 연결되는 제 1, 2 부스팅 노드를 부스팅하기 위한 제 1 부스팅부;
    상기 비트라인과 상기 제 1 부스팅 노드에 연결되는 제 1 감지 노드와, 상기 상보 비트라인과 상기 제 2 부스팅 노드에 연결되는 제 2 감지 노드를 부스팅하기 위한 제 2 부스팅부;
    상기 부스팅된 제 1, 2 부스팅 노드와 상기 부스팅된 제 1, 2 감지 노드를 센싱하는 프리센싱부;
    상기 프리센싱부의 센싱 결과에 응답하여 상기 비트라인과 상기 상보 비트라인 중 하나를 풀업 구동하는 풀업 구동부; 및
    상기 프리센싱부의 센싱 결과에 응답하여 상기 비트라인과 상기 상보 비트라인 중 다른 하나를 풀다운 구동하는 풀다운 구동부;
    를 포함하는 센스 앰프 회로.
  2. 제 1항에 있어서,
    상기 제 1 부스팅부는
    상기 제 1, 2 부스팅 노드에 각각 일단이 연결되는 제 1, 2 커패시터를 포함하고,
    상기 제 1, 2 커패시터의 타단을 통해 상기 제 1, 2 부스팅 노드에 제 1 부스팅 전압을 인가하는
    센스 앰프 회로.
  3. 제 2항에 있어서,
    상기 제 1, 2 감지노드는
    상기 제 1, 2 부스팅 노드에 각각 연결되어 상기 제 1 부스팅 전압을 인가받는
    센스 앰프 회로.
  4. 제 1항에 있어서,
    상기 제 2 부스팅부는
    상기 제 1, 2 감지 노드에 각각 일단이 연결되는 제 3, 4 커패시터를 포함하고,
    상기 제 3, 4 커패시터의 타단을 통해 상기 제 1, 2 감지 노드에 제 2 부스팅 전압을 인가하는
    센스 앰프 회로.
  5. 제 2항 또는 제 4항에 있어서,
    상기 제 1, 2 커패시터와 상기 제 3, 4 커패시터는 드레인과 소스가 결합된 MOS 트랜지스터로 구현되는
    센스 앰프 회로.
  6. 제 1항에 있어서,
    상기 프리센싱부는
    상기 제 2 감지 노드 전압을 게이트 입력받고, 상기 제 1 감지 노드와 상기 제 1 부스팅 노드에 드레인-소스 연결되는 제 1 NMOS 트랜지스터; 및
    상기 제 1 감지 노드 전압을 게이트 입력받고, 상기 제 2 감지 노드와 상기 제 2 부스팅 노드에 드레인-소스 연결되는 제 2 NMOS 트랜지스터를 포함하는
    센스 앰프 회로.
  7. 제 1항에 있어서,
    상기 풀업 구동부는
    상기 제 2 감지 노드 전압을 게이트 입력받아 상기 비트라인을 풀업 구동하는 제 1 PMOS 트랜지스터;
    상기 제 1 감지 노드 전압을 게이트 입력받아 상기 상보 비트라인을 풀업 구동하는 제 2 PMOS 트랜지스터; 및
    상기 제 2, 1 감지 노드를 각각 상기 제 1, 2 PMOS 트랜지스터의 게이트에 연결하는 스위칭부를 포함하는
    센스 앰프 회로.
  8. 제 1항에 있어서,
    상기 풀다운 구동부는
    상기 제 2 감지 노드 전압을 게이트 입력받아 상기 비트라인을 풀다운 구동하는 제 3 NMOS 트랜지스터;
    상기 제 1 감지 노드 전압을 게이트 입력받아 상기 상보 비트라인을 풀다운 구동하는 제 4 NMOS 트랜지스터; 및
    상기 제 2, 1 감지 노드를 각각 상기 제 3, 4 NMOS 트랜지스터의 게이트에 연결하는 스위칭부를 포함하는
    센스 앰프 회로.
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