KR20120111750A - Ｇｐｓ 및 ｇｌｏｎａｓｓ 신호들을 동시에 수신하는 시스템을 위한 아날로그 프런트 엔드 - Google Patents

Abstract

GPS 신호들 및 GLONASS 신호들 양쪽 모두를 수신하기 위한 수신기가 제공된다. 이 수신기는 아날로그 프런트 엔드 (AFE), AFE의 출력을 수신하기 위한 GPS 디지털 프런트 엔드 (DFE) 및 GLONASS DFE, 그리고 GPS DFE 및 GLONASS DFE의 출력들을 수신하기 위한 듀얼 모드 인터페이스 (DMI) 를 포함한다. 검색 엔진들이 DMI의 출력들을 수신하기 위해 제공된다. 특히, AFE의 어떤 프런트 엔드 구성요소들은 GPS 신호들 및 GLONASS 신호들 양쪽 모두를 처리하도록 구성된다.

Description

ＧＰＳ 및 ＧＬＯＮＡＳＳ 신호들을 동시에 수신하는 시스템을 위한 아날로그 프런트 엔드{ANALOG FRONT END FOR SYSTEM SIMULTANEOUSLY RECEIVING GPS AND GLONASS SIGNALS}

관련 출원들

본 출원은 2010년 1월 25일자로 출원된 발명의 명칭이 "System And Method For Simultaneously Receiving GPS And GLONASS Signals"인 미국 특허 가출원 제61/298,187호의 우선권을 주장한다.

발명의 분야

본 발명은 포지션 결정을 용이하게 하는 위성 시스템들에 관한 것이고, 특히 GPS 및 GLONASS 위성 시스템들로부터의 위성들이 실시간 포지션 결정을 동시에 제공하는 것을 허용하는 시스템 및 방법에 관한 것이다.

GPS (global positioning system) 는 미합중국에 의해 개발되고 운영되는 무선-기반 위성 시스템이다. GPS는 1995년에 완전히 가동되었다. 글로벌 커버리지를 제공하기 위해, GPS는 24-32개 사이의 위성들을 사용한다. 최소 수로 24개의 위성들을 가정하면, 4개의 위성들은 6개 궤도들의 각각에 배치된다. 6개 궤도면들의 승교점 (ascending node) 들은 60 도씩 분리된다. 이 구성 (configuration) 에서, 최소 6개의 위성들은 임의의 시간에 임의의 주어진 지점에서 시야에 (in view) 있어야 한다.

모든 GPS 위성들은 1575 MHz로 송신하고, 여기서 수신기는 상이한 위성들로부터의 신호들을 구별할 수 있는데, 이는 각각의 신호가 각각의 위성에 고유한 1023개 "칩들"의 고속 의사-랜덤 (high-rate pseudo-random; PRN) 시퀀스로 인코딩되기 때문이다. CA (coarse acquisition) 코드라고도 지칭되는 이들 칩들은, 계속적으로 반복되어 수신기의 검색 엔진들이 포지션 결정에 이용가능한 위성들을 식별하는 것을 허용한다. 예를 들어, GPS는 1023 칩/ms의 칩핑 레이트 (chipping rate) 를 가진다. CA 위상은, 반복형 CA 코드 내의 포지션을 지칭하며, 또한 시야에 있는 위성들 (satellites in view) 을 결정하는데 사용될 수 있다. 수신기에서의 오류 정정에 의존하여, GPS는 1 cm와 15 미터 사이의 포지셔닝 정확도를 제공할 수 있다.

GLONASS (global navigation satellite system) 는 구 소련 연방에 의해 개발되고 러시아에 의해 운영되는 무선-기반 위성 시스템이다. 2009년 현재, GLONASS는 글로벌 커버리지를 가진다. 이 글로벌 커버리지를 제공하기 위해, GLONASS는 24개의 위성들을 포함하는데, 21개의 위성들은 신호들을 송신하는데 사용될 수 있고 3개의 위성들은 예비용으로서 사용될 수 있다. 24개의 위성들은 각각의 궤도가 8개의 위성들을 갖는 세 개의 궤도들에 배치된다. 세 개의 궤도면들의 승교점들은 120 도씩 분리된다. 이 구성에서, 최소한 5개의 위성들은 임의의 시간에 임의의 주어진 지점에서 시야에 있어야 한다.

모든 GLONASS 위성들은 동일한 표준 정밀도 (standard precision; SP) 신호를 송신하지만, 각각의 위성은 상이한 주파수로 송신한다. 구체적으로는, GLONASS는 중심이 1602.0 MHz인 15 채널 FDMA (frequency division multiple access) 를 사용한다. 그러므로, 각각의 위성은 1602 MHz + (N x 0.5625 MHz) 으로 송신하며, 여기서 N은 주파수 채널 번호 (N = -7, -6, -5,... 5, 6) 이다. GLONASS는 511 chips/ms의 칩핑 레이트를 가진다. GLONASS는 5-10 미터 내의 수평 포지셔닝 정확도, 및 15 미터 내의 수직 포지셔닝 정확도를 제공할 수 있다.

이제 포지션 정보를 제공하는데 이제 이용 가능한 GLONASS 위성들의 출현으로, 포지션 결정을 위해 GPS 및 GLONASS 신호들 양쪽 모두를 이용하는 능력을 포함하는 시스템을 가지는 것이 바람직하다. 현재의 시스템들은 각각의 유형의 신호에 대한 분리된 수신 경로들을 포함한다. 예를 들어, Gradincic 등에 의해 2006년 10월 30일자로 출원 (및 2007년 5월 3일자로 공개) 된 미국 공개 공보 제2007/0096980호는, 복수의 독립 신호 경로들을 포함하는 RF 수신기를 설명하고, 각각의 신호 경로는 분리된 IF 및 기저대역 하향 변환기를 포함한다. 각각의 신호 경로는 외부 IF 필터들의 선택에 의해 특정 IF 대역으로 튜닝된다.

그러므로, GPS 및 GLONASS 신호들 양쪽 모두를 수신하기 위한 시스템 및 방법으로서, 구성요소들을 최소화하는 한편 양쪽 모두의 신호들의 세트들이 포지션 결정에 이용되는 것을 허용하여, 위치 결정 정확도를 향상시키는, 그러한 시스템 및 방법이 필요하다.

GPS 신호들 및 GLONASS 신호들 양쪽 모두를 수신하기 위한 수신기가 제공된다. 이 수신기는 아날로그 프런트 엔드 (AFE), AFE의 출력을 수신하기 위한 GPS 디지털 프런트 엔드 (DFE) 및 GLONASS DFE, 그리고 GPS 및 GLONASS DFE들의 출력들을 수신하기 위한 듀얼 모드 인터페이스 (DMI) 를 포함한다. 각각이 DMI의 출력들을 수신하기 위한 검색 엔진들 및 추적 엔진들이 제공된다. 특히, AFE의 특정한 프런트 엔드 구성요소들은 GPS 신호들 및 GLONASS 신호들 양쪽 모두를 처리하도록 구성된다.

GPS 및 GLONASS 신호들 양쪽 모두를 처리하도록 구성된 예시적인 프런트 엔드 구성요소들은 저잡음 증폭기 (LNA) 및 단일 믹서 세트 (즉 단일 I/Q 믹서 쌍) 을 포함할 수 있다. 하나의 바람직한 실시형태에서, 프런트 엔드 구성요소들은 단일 국부 발진기 (LO) 를 포함할 수 있다. 이 LO는 정적으로 또는 동적으로 x튜닝 (tuning) 될 수 있다.

AFE는 GPS 다상 필터 (polyphase filter) 및 GLONASS 다상 필터를 포함할 수 있다. 하나의 실시형태에서, GPS 다상 필터 및/또는 GLONASS 다상 필터에 대한 LO 주파수 및 필터 중심 주파수는 (정적으로 또는 동적으로) 튜닝될 수 있다. 이 구성에서, LO는 정수-N 합성기 또는 분수-N 합성기로 구현될 수 있다. 다른 실시형태에서, GPS 및 GLONASS 다상 필터들의 통과대역들은 양의 주파수들 및 음의 주파수들 중의 하나로 (정적으로 또는 동적으로) 선택 가능할 수 있다. 또 다른 실시형태에서, GPS 및 GLONASS 다상 필터들의 각각에 대한 필터 대역폭은 (정적으로 또는 동적으로) 조정될 수 있다. 하나의 실시형태에서, 이들 필터들의 다상 기능이 스위치되어, 다상 필터들을 표준 중간 주파수 (IF) 필터들로 변환할 수 있다.

하나의 실시형태에서, LO의 주파수는 GPS과 GLONASS 주파수들 사이로 설정될 수 있다. 예를 들어, 바람직한 실시형태에서, LO의 주파수는 GPS IF가 GLONASS IF 미만이 되도록 설정될 수 있다. 하나의 실시형태에서, LO 주파수는 GPS 신호를 최적화하는데 사용될 수 있다. 구체적으로는, LO의 주파수가 대략 1581.67 MHz일 때, GPS 신호의 결과적인 IF 주파수는 대략 6 MHz이다. 하향변환된 GPS 신호는 이 IF 주변의 유한 대역폭, 예컨대 4 내지 8 MHz를 점유한다. 일반적으로, 하향변환된 신호 스펙트럼이 1 내지 6 MHz 사이의 대역에 있으면, IF는 DC 오프셋 및 1/f 잡음을 피할 만큼 충분히 높지만 필터 성능을 최대화할 만큼 충분히 낮다. 그러므로, 이 구성에서, GPS 필터의 최적화에는 GLONASS 필터보다 높은 우선권이 효과적으로 주어진다.

GPS DFE는 저역 통과 필터 (LPF) 및 멀티플렉서를 포함할 수 있다. LPF는 AFE의 출력 신호를 필터링 및 데시메이트 (decimate) 할 수 있다. 멀티플렉서는 AFE의 출력 신호 또는 LPF의 출력 신호 중 어느 하나를 선택할 수 있다. 하나의 실시형태에서, 멀티플렉서는, AFE의 출력 신호가 64 MHz일 때, LPF의 출력을 선택할 수 있고, 여기서 LPF는 32 MHz 신호를 발생하는 2:1 데시메이터를 포함한다. GPS DFE는 또한 멀티플렉서의 출력 신호로부터 간섭을 필터링하여 제거하는 대역통과 필터를 포함할 수 있다.

GPS DFE는 멀티플렉서의 출력 신호로부터 알려진 스퍼 (spur) 주파수를 제거하기 위한 적어도 하나의 스퍼 추정 제거 (SEC) 블록을 더 포함할 수 있다. 각각의 SEC 블록은 스퍼 주파수/아날로그-디지털 변환기 (ADC) 주파수인 샘플에 기초하여 스퍼의 위상을 생성하는 수치 제어 발진기 (NCO) 를 포함할 수 있다. sin/cos 테이블은 NCO에 의해 제공된 위상에 기초하여 4상한 페이저 (four quadrant phasor) 를 생성할 수 있다. 공액 곱셈기 (conjugate multiplier) 는 4상한 페이저의 공액 및 AFE의 출력 신호를 곱할 수 있다. 합산 블록은 큰 블록 사이즈에 대한 공액 곱셈기의 결과들을 평균할 수 있다. 복소-복소 곱셈기 (complex-by-complex multiplier) 는 4상한 페이저 및 합산 블록으로부터의 덤프 (dump) 된 값을 곱할 수 있다. 가산기는 AFE의 출력 신호 및 복소-복소 곱셈기의 실수부 결과 (real result) 를 가산하여 SEC 블록 출력을 생성할 수 있다.

GPS DFE는, 샘플 카운트들에 의해 정규화되는 누산기 기능 (accumulator function) 을 수행하는 DC 추정 및 제거 (DC estimation and cancellation; DEC) 블록을 더 포함할 수 있다. DEC의 출력 신호는 유리하게는 양자화 에러를 감소시키기 위해 분수 비트 (fractional bit) 들을 포함할 수 있다.

GPS DFE는 중간 주파수 (IF) 신호를 기저대역 신호로 변환하는 디지털 믹서를 더 포함할 수 있다. 디지털 믹서는 유리하게는 변환 후에 최대 도플러 주파수보다 큰 잔차 주파수 오프셋을 제공할 수 있다. 하나의 실시형태에서, 디지털 믹서는, 1 경로 입력, 2 경로 (I/Q) 출력 구성을 가진다.

GPS DFE는 디지털 믹서의 출력 신호들을 수신하는 적분 및 덤프 데시메이션 (integrate and dump decimation; ID2) 블록을 더 포함할 수 있다. 하나의 실시형태에서, ID2 블록은 16 MHz 신호를 생성하는 2:1 데시메이터를 포함한다.

GPS DFE는 ID2 블록의 출력 신호들을 부호 비트 및 크기 비트로 변환하는 양자화기 블록을 더 포함할 수 있다. 양자화기는 부호 및 크기 비트들을 레거시 디바이스들과 호환 가능한 2-비트 형식 (two-bit format) 으로 결합할 수 있다. 특히, 크기 비트들은 GPS DFE의 출력에서의 최대 전력에 대한 원하는 신호 전력, 및 양자화기의 입력에서의 최대 전력에 대한 원하는 신호 전력을 포함하는 파라미터들에 기초한 임계치와 비교될 수 있다.

GLONASS DFE는 알려진 스퍼 주파수를 제거하기 위한 적어도 하나의 스퍼 추정 제거 (SEC) 블록, 디지털 믹서, LPF, 및 양자화기를 포함할 수 있다. 하나의 실시형태에서, SEC 블록, 디지털 믹서, 및 LPF는 GPS SEC 블록을 위해 제공된 것들과 실질적으로 동일한 것들일 수 있다. 양자화기 블록은 또한, 임계치가 GLONASS DFE의 출력에서의 최대 전력에 대한 원하는 신호 전력, 및 양자화기의 입력에서의 최대 전력에 대한 원하는 신호 전력을 포함하는 파라미터들에 기초할 수 있다는 점을 제외하면, GPS DFE를 위한 것과 실질적으로 동일한 것일 수 있다.

이 수신기는 유리하게는, AGC (automatic gain control) 블록의 적어도 부분들이 GPS 신호들 및 GLONASS 신호들 양쪽 모두에 인가된 이득의 공통 제어를 제공하는 AGC 블록을 포함할 수 있다. 하나의 실시형태에서, 이득은 저잡음 증폭기 (LNA) 와 연관된다. AGC를 제공하는 것은 GPS 신호 경로에서의 이득들을 최적화한 다음 GLONASS 신호 경로에서의 이득들을 조정하는 것을 포함할 수 있다. 구체적으로는, AFE에 대해, AGC를 제공하는 것은 GPS-특정 증폭기들, GLONASS-특정 증폭기들, 및 공유된 GPS/GLONASS 증폭기들을 초기화하는 것을 포함할 수 있다. 그러면, GPS-특화 증폭기들 및 공유된 GPS/GLONASS 증폭기의 이득은 GPS DFE의 출력들을 이용하여 정정될 수 있다. GPS AGC 잠금 (lock) 다음에, GLONASS-특정 증폭기들의 이득은 GLONASS DFE의 출력들을 이용하여 정정될 수 있다. 하나의 실시형태에서, GPS-특화 증폭기들 및 공유된 GPS/GLONASS 증폭기들의 이득들을 정정하는 것뿐만 아니라 GLONASS-특화 증폭기들의 이득을 정정하는 것은 인터페이스 카운터 디바이스 (ICD) 에 의해 수행될 수 있다. 특히, GPS DFE 및 GLONASS DFE의 출력들은 크기 비트들만이 카운트되는 양자화된 출력들일 수 있다. 하나의 실시형태에서, ICD는 수신기에서 다른 양자화된 출력들을 측정함으로써 디버깅될 수 있다.

이 수신기를 동작시키는 방법은 GPS 신호 및 GLONASS 신호를 동일한 검색 엔진을 이용하여 처리하는 것을 포함할 수 있다. 특히, 이 검색 엔진은 코히어런트 적분 (coherent integration) 및 비-코히어런트 적분 (non-coherent integration) 양쪽 모두를 수행하고, 결과적인 최대 출력 값들을 포획 결정 (acquisition determination) 을 위한 소프트웨어에 전송할 수 있다.

이 수신기는 듀얼 모드 인터페이스로부터 GPS-특정 신호들을 수신하도록 구성된 GPS 사전-상관 잡음 추정기, 및 듀얼 모드 인터페이스로부터 GLONASS-특정 신호들을 수신하도록 구성된 GLONASS 사전-상관 잡음 추정기를 더 포함할 수 있다. GPS 사전-상관 잡음 추정기 및 GLONASS 추정기는 임의의 트레이닝 엔진 (training engine) 들과는 별개라는 점에 유의한다. GPS 및 GLONASS 사전-상관 잡음 추정기들의 각각은 인입 신호 (incoming signal) 의 I 및 Q 성분들 양쪽 모두에 대한 대역 외 잡음을 제거하기 위한 제 1 적분 및 덤프 블록을 포함할 수 있다. 절대값 블록들은 제 1 적분 및 덤프 블록으로부터 출력들의 절대값들을 제공할 수 있다. 가산기는 절대값 블록들의 출력들을 가산할 수 있다. 제 2 적분 및 덤프 블록은 가산기의 출력을 처리하고 잡음 추정 출력을 생성할 수 있다. GPS 및 GLONASS 사전-상관 잡음 추정기들의 각각은 각각의 덤프를 카운트하는 카운터를 더 포함할 수 있다. GPS 사전-상관 잡음 추정기의 절대값 블록들 및 가산기를 위한 비트 폭들은, GLONASS 사전-상관 잡음 추정기의 절대값 블록들 및 가산기를 위한 비트 폭들과는 상이할 수도 있다는 점에 유의한다.

이 수신기를 위한 탭 생성기는 시프트 레지스터, 5개의 멀티플렉서들, 및 제어 회로를 포함할 수 있다. 시프트 레지스터는 새 칩이 생성될 때 시프트되게 구성될 수 있다. 시프트 레지스터의 각각의 레지스터는 다른 칩을 저장할 수 있고, 여기서 중간 레지스터가 프롬프트 코드를 제공할 수 있다. 각각의 멀티플렉서는, 시프트 레지스터에 의해 저장된 칩들 중의 하나를 선택하도록 구성될 수 있으며, N (noise) 코드, VE (very early) 코드, E (early) 코드, L (late) 코드, 또는 매우 늦은 VL (very late) 코드를 출력할 수 있다. 제어 회로는 5개의 멀티플렉서들을 제어할 수 있다. 하나의 실시형태에서, 제어 회로는 5개의 가산기들 및 5개의 플로어 (floor) 블록들을 포함할 수 있다. 각각의 가산기는 탭 N, 탭 VE, 탭 E, 탭 L, 또는 탭 VL에 대한 상대 탭 간격 (RTS), 및 절단형(truncated) 코드 위상을 가산할 수 있다. 각각의 플로어 블록은 5개의 가산기들에 의해 생성된 5개의 합들 중의 하나를 플로어 (floor) 하고, 5개의 멀티플렉서들 중의 하나에 대한 제어 신호를 생성하도록 구성될 수 있다.

이 수신기는 수신기에서의 필터들의 지연들이 정정되어 GPS 및 GLONASS 신호들의 레이턴시가 동등해지도록 교정될 수 있다. 하나의 실시형태에서, 정정은 AFE에 대해, 예컨대 표면 음향파 (SAW) 필터에서 행해질 수 있다. 하나의 실시형태에서, 온도 센서는 교정 (calibration) 이 언지 요구되는지를 결정하고 및/또는 정정 량을 조정하는데 사용될 수 있다. 필터들은 중간 주파수 (IF) 필터들을 포함할 수 있다. 하나의 실시형태에서, 교정 신호는 정정될 지연 차이를 계산하는데 사용될 수 있다. 정정은 DFE에서, 예컨대 기저대역 필터들에서 행해질 수 있다. 하나의 실시형태에서, 정정은 라이브 GPS 신호들을 이용하여 행해질 수 있다.

하나의 실시형태에서, IF 필터들을 교정하는 것은 수신기의 임의의 선행하는 구성요소들로부터 IF 필터들을 접속해제 (disconnecting) 하는 것을 포함할 수 있다. 이때, 복소 톤 (complex tone) 이 IF 필터들로의 입력을 위해 생성될 수 있다. 복소 톤은 IF 필터들에 의해 필터링될 수 있다. 결과적인 필터링된 신호들은 아날로그-디지털 변환기들 (ADC들) 을 포함한, IF 필터들에 후속하는 구성요소들을 통해 전파될 수 있다. ADC들의 출력들 및 복소 톤은 상관될 수 있다. 그러면 지연 교정 값은 상관에 기초하여 생성될 수 있다. 이 지연 교정 값은 IF 필터들을 교정하기 위해 사용될 수 있다.

하나의 실시형태에서, 수신기의 디지털 프로세싱 체인을 교정하는 것은 디지털 프로세싱 체인의 복수의 디지털 구성요소들을 위한 룩업 테이블 (LUT) 을 구축하는 것을 포함할 수 있다. LUT는 아날로그-디지털 클록 사이클에 의해 측정되는 바와 같은 각각의 디지털 구성요소에 대한 레이턴시를 포함할 수 있다.

하나의 실시형태에서, 수신기에 대한 입력에서 강한 간섭이 검출될 때 신호가 블랭킹 (blanking) 될 수 있다. 블랭킹은 수신기에서의 저잡음 증폭기 (LNA) 의 피크 검출기, 수신기와 공존하는 블루투스 시스템의 송신 표시자 (transmit indicator), WiFi 시스템의 송신 표시자, 및/또는 셀 전화기의 송신 표시자에 의해 제어될 수 있다. 하나의 실시형태에서, 피크 검출기와 적어도 하나의 송신 표시자는 인에이블 /디스에이블 특징 (enable/disable feature)을 가질 수 있다. 블랭킹은 AGC, 추적 채널, 및 검색 엔진 중 적어도 하나에 적용될 수 있다.

하나의 실시형태에서, GPS-전용 모드, GPS 및 GLONASS 고정 모드, 그리고 GPS 및 GLONASS 동적 모드 중의 하나로부터 동작 모드가 선택될 수 있다. GPS 및 GLONASS 고정 모드는 GPS 및 GLONASS가 상시 온 (on) 되는 반면, GPS 및 GLONASS 동적 모드는 GPS 및 GLONASS 중 하나가 상시 온되고, 다른 하나의 시스템은 미리 결정된 조건들에 기초하여 온된다.

하나의 실시형태에서, 수신기를 위한 비활성화 회로가 제공된다. 이 비활성화 회로는 (1) 제 1 시스템으로부터의 대응하는 신호가 필요하지 않거나 또는 (2) 제 2 시스템으로부터의 신호들이 단독으로 정확한 포지션 결정을 제공할 때, 제 1 시스템 (즉 GPS 또는 GLONASS) 의 전용 회로를 비활성화할 수 있다. 이 비활성화 회로는 내비게이션 엔진에 의해 제어될 수 있다.

도 1은 GPS 및 GLONASS 양쪽 모두를 위한 신호들을 수신하고 디코딩하는 예시적인 수신기를 도시한다.
도 2a는 도 1의 수신기를 위한 예시적인 아날로그 프런트 엔드를 도시한다.
도 2b는 도 1의 수신기를 위한 다른 예시적인 아날로그 프런트 엔드를 도시한다.
도 3a-도 3f는 주어진 GPS 및 GLONASS 주파수들에 대한 국부 발진기 (LO) 주파수를 위한 다양한 포지션들, 및 믹싱 후의 그러한 LO 주파수들의 효과를 도시한다.
도 4는 GPS를 위한 예시적인 디지털 프런트 엔드 (DFE) 를 도시한다.
도 5는 GPS DFE를 위한 예시적인 저역 통과 필터 (LPF) 를 도시한다.
도 6은 GPS DFE를 위한 예시적인 대역 통과 필터 (BPF) 를 도시한다.
도 7은 GPS DFE를 위한 예시적인 스퍼 추정 및 제거 (SEC) 블록을 도시한다.
도 8은 GPS DFE를 위한 다른 예시적인 SEC 블록을 도시한다.
도 9는 GPS DFE를 위한 예시적인 DC 추정 및 제거 (DEC) 블록을 도시한다.
도 10은 GPS DFE를 위한 예시적인 디지털 믹서 (DM) 를 도시한다.
도 11은 GPS DFE를 위한 예시적인 적분 및 덤프 (I&D) 세트 (ID2) 를 도시한다.
도 12는 GPS DFE를 위한 예시적인 2-비트 양자화기를 도시한다.
도13a-도 13f는 64 MHz의 ADC 주파수 및 6 MHz의 IF 주파수에 대한 예시적인 시뮬레이션 결과들을 도시한다.
도 14a는 상이한 신호 전력들에 대한 SE 검출 확률 (Pd(%)) 대 스퍼 전력 레벨을 보여주는 플롯이다.
도 14b는 4개의 상이한 신호 전력 레벨들에 대한 SE 검출 확률 (Pd(%)) 대 스퍼 주파수를 보여주는 플롯이다.
도 14c는 상이한 스퍼들에 대한 SE 검출 확률 (Pd(%)) 대 신호 전력 (신호 표시자) (dBm) 을 보여주는 플롯이다.
도 14d는 SE 검출 확률 (PD (%)) 대 스퍼 주파수 에러 (Hz) 를 보여주는 플롯이다.
도 15는 예시적인 GLONASS DFE를 도시한다.
도 16은 GLONASS DFE를 위한 예시적인 SEC 블록을 도시한다.
도 17은 GLONASS DFE를 위한 예시적인 DM을 도시한다.
도 18은 GLONASS DFE를 위한 예시적인 LPF를 도시한다.
도 19는 도 1에 도시된 수신기의 구성요소들을 제어할 수 있는 비활성화 회로를 도시한다.
도 20은 다수의 칩들을 포함한 로케이션 결정 시스템을 도시한다.
도 21은 GPS DFE 동작 및 GLO DFE 동작의 예시적인 타이밍 다이어그램을 도시한다.
도 22는 예시적인 GPS AGC 동작을 도시한다.
도 23은 예시적인 GLONASS AGC 동작을 도시한다.
도 24는 예시적인 듀얼 모드 인터페이스 (DMI) 를 도시한다.
도 25는 DMI를 위한 예시적인 채널 선택 믹서를 도시한다.
도 26은 예시적인 검색 엔진을 도시한다.
도 27는 예시적인 GPS 코드 생성기를 도시한다.
도 28은 예시적인 GLONASS 코드 생성기를 도시한다.
도 29는 예시적인 GLONASS 데이터 시퀀스 생성을 도시한다.
도 30은 예시적인 코드 추적 루프를 도시하고, 도 31은 코드 추적 루프 및 추적 엔진들 사이의 예시적인 인터페이스를 도시한다.
도 32는 예시적인 추적 엔진을 도시한다.
도 33은 사전-상관 잡음 추정기들에 대한 예시적인 포지션을 도시한다.
도 34는 예시적인 GPS 사전-상관 잡음 추정기를 도시한다.
도 35는 예시적인 GLONASS 사전-상관 잡음 추정기를 도시한다.
도 36 및 37은 사전-상관 잡음 추정기 (즉 GPS 사전-상관 잡음 추정기 또는 GLONASS 사전-상관 잡음 추정기) 및 종래의 잡음-탭 추정기 각각에 대한 추정된 잡음 전력 대 시간의 예시적인 시뮬레이션 그래프들을 도시한다.
도 38은 진보된 더블-델타 코드 판별기를 지원하는 예시적인 6-탭 생성기를 도시한다.
도 39는 도 38에 도시된 6-탭 생성기를 위한 예시적인 코드 수치 제어 발진기 (NCO) 를 도시한다.
도 40은 다상 필터들에서의 상이한 레이턴시들을 보상하기 위해 도 2a에 도시된 AFE의 예시적인 교정 구성을 도시한다.
도 41은 도 40에 도시된 교정 구성을 위한 예시적인 상관기를 도시한다.
도 42는 레이턴시에 기여할 수도 있는 듀얼 모드 인터페이스의 GPS DFE 및 GPS에 의해 사용되는 구성요소들로부터의 예시적인 구성요소들을 도시한다.
도 43은 레이턴시에 기여할 수도 있는 듀얼 모드 인터페이스의 GLONASS DFE 및 GLONASS에 의해 사용되는 구성요소들로부터의 예시적인 구성요소들을 도시한다.
도 44는 다수의 제어 신호들을 결합하여 블랭크 인에이블 신호를 생성하는 예시적인 회로를 도시한다.
도 45는 블루투스에서 사용되는 예시적인 HV3 송신을 도시한다.
도 46은 블랭크 인에이블 신호를 수신하고 ICD 유효 신호를 생성하는 예시적인 회로를 도시한다.

GPS 및 GLONASS 신호들의 양쪽 모두를 수신할 수 있는 수신기가 설명된다. 이 수신기는 유리하게는 구성요소들을 공유하도록 구성될 수 있으며, 이에 의해 수신기 사이즈를 상당히 감소시킨다. 이 수신기는 또한 유리하게는 양쪽 세트들의 신호들이 포지션 결정에서 동시에 사용되는 것을 허용하며, 이에 의해 수신기의 포지션 정확도를 향상시킨다.

수신기 개요

도 1은 GPS 및 GLONASS 양쪽 모두를 위한 신호들을 수신하고 디코딩하는 예시적인 수신기를 도시한다. 하나의 실시형태에서, 수신기는 2 칩 (즉 집적회로) 솔루션, 예컨대 RF 칩 (110) 및 기저대역 칩 (111) 을 포함할 수 있다. RF 칩 (110) 은 아날로그 프런트 엔드 (AFE) (101), GPS용 디지털 프런트 엔드 (DFE_GPS) (102A), GLONASS 용 DFE (DFE_GLO (102B)), 및 멀티플렉서 (MUX) (103) 를 포함할 수 있다.

AFE (101) 는 수신된 GPS 신호에 대해 32 또는 64 MHz의 아날로그-디지털 변환기 (ADC) 신호를 출력하고, 수신된 GLONASS 신호에 대해 64 MHz의 ADC 신호를 출력한다. DFE_GPS (102A) 및 DFE_GLO (102B) 의 DFE 출력들은 양쪽 모두가 16 MHz로 샘플링된다. MUX (103) 는 이들 두 개의 출력들을 32 MHz로 다중화하여 RF 칩 (110) 의 출력에서 단일 신호를 생성하며, 이에 의해 칩의 핀들을 절약할 수 있다.

기저대역 칩 (111) 은 듀얼 모드 인터페이스 (104), 복수의 검색 엔진들 (105A), 및 복수의 추적 엔진들 (105B) 을 포함할 수 있다. 듀얼 모드 인터페이스 (104) 는 MUX (103) 의 출력을 수신하고 검색 엔진들 (105A) 을 위한 (예컨대 16 MHz의) 신호들뿐만 아니라 추적 엔진들 (105B) 을 위한 (예컨대 8 MHz의) 신호들을 생성할 수 있다. 하나의 실시형태에서, 기저대역 칩 (111) 은 이들 기능들을 수행하는 표준 칩으로 구현될 수 있다.

아날로그 프런트 엔드

도 2a는 신호 (GPS 및/또는 GLONASS) 를 수신하는 저잡음 증폭기 (LNA) (201) 를 포함한 예시적인 AFE를 도시한다. 표면 음향파 (SAW) 필터 (202) 가 LNA (201) 의 출력을 수신하고 대역통과 필터링을 제공할 수 있다. 버퍼 (203) 가 SAW 필터 (202) 의 출력을 수신하고 그것의 버퍼링된 신호를 단일 믹서 세트 (즉 단일 I/Q 믹서 쌍) (204) 에 제공할 수 있고, 여기서 세트 (204) 의 하나의 믹서는 국부 발진기로부터 cos 신호를 더 수신하고 세트 (204) 의 다른 믹서는 국부 발진기로부터 sin 신호를 더 수신한다. 이들 믹서 출력들은, 전류-대-전압 블록들 (I2V) (205) 에 의해 전류 모드에서 전압 모드로 변환되며, 그 다음 다상 필터들 (PPF들) (206A 및 206B) 에 제공된다. PPF들 (206A 및 206B) 은 복소 입력들 (I/Q) 을 가지며, 일반적으로 허수부 (image) 신호를 제거하고, 실수부 (real) 출력 (I) 을 가진다는 점에 유의한다. 전압 이득 증폭기들 (VGA들) (207A 및 207B) 은 PPF들 (206A 및 206B) 의 출력들을 각각 수신한다. 아날로그-디지털 변환기들 (ADC들) (208A 및 208B) (예컨대 두 개의 8 비트 ADC들) 은 VGA들 (207A 및 207B) 의 증폭된 출력들을 각각 수신하고, 그 다음 신호들을 (도 2a에서 전후관계를 위해 도시되는) DFE-GPS (102A) 및 DFE_GLO (102B) 에 제공한다. 따라서, 위에서 설명된 구성에서, GPS 및 GLONASS는 프런트 엔드 수신기 경로, 즉 LNA (201), SAW 필터 (202), 버퍼 (203), 및 믹서 세트 (204) 를 공유한다. 그러나, 믹서 세트 (204) 뒤에서, GPS 및 GLONASS는 상이한 PPF들, AGC들, 및 ADC들을 사용한다.

하나의 바람직한 실시형태에서, 단일 국부 발진기 (LO) (220) 가 믹서 세트 (204) 를 위한 cos 및 sin 신호들 양쪽 모두를 생성하는데 사용될 수 있다. 하나의 실시형태에서, LO (220) 의 RF 주파수는 GPS 및 GLONASS 신호들을 위한 미리 결정된 IF 주파수들을 획득하도록 설정될 수 있다. 예를 들어, 도 3a를 참조하면, LO의 RF 주파수 (302) 는 1581.67 MHz로 설정될 수 있는데, 그것은 1575.42 MHz의 GPS 주파수 (301) 및 1601.72 MHz의 GLONASS 주파수 (303) 사이에 있다. 믹서 세트 (204) 뒤에서, 결과적인 GPS 및 GLO IF 주파수들은, 도 3b에 도시된 바와 같이 각각 6.25 MHz (312) 및 20.05 MHz (313) 일 것이다 (DC (311) 는 전후 관계를 위해 보임).

도 3c에 도시된 다른 실시형태에서, LO RF 주파수 (304) 는 1585 MHz로 설정될 수 있다. 이 경우, 믹서 세트 (204) 뒤에서, GPS 및 GLO 믹싱된 주파수들은 도 3d에 도시된 바와 같이 각각 10 MHz (314) 및 16 MHz (315) 이다. LO 주파수가 GLONASS 주파수에 더 가깝게 이동되면, 결과적으로 GPS 및 GLONASS IF 주파수들은 더 가깝게 된다는 점에 유의한다.

도 3e에 도시된 또 다른 실시형태에서, LO RF 주파수 (304) 는 GPS 주파수 (301) 및 GLONASS 주파수 (303) 사이의 중간 주파수로 설정될 수 있다. 이 경우, 믹서 세트 (204) 뒤에서, GPS 믹싱된 주파수 (316) 및 GLONASS 믹싱된 주파수 (317) 는 도 3f에 도시된 바와 같이 대략 13-14 MHz에서 중첩된다. 이 설정은 GLONASS에 대한 최저 IF 주파수를 산출 한다는 점에 유의한다.

특히, LO 주파수의 설정은 GPS 또는 GLONASS를 위한 (예컨대 다상 필터들 (206A 및 206B) 을 위한) 필터 구현에 영향을 줄 수 있다. 구체적으로는, LO의 주파수를 더 높게 설정하는 것 (예를 들어, 주파수 302 대신 주파수 304를 이용하는 것) 은 GPS 필터 (즉 다상 필터 206A) 를 더 비싸고 구현하기 어렵게 만들 수도 있고, GLONASS 필터 (즉 다상 필터 206B) 를 덜 비싸고 구현하기는 더 쉽게 만들 수도 있다. 한편, LO 주파수를 더 낮게 설정하는 것 (예를 들어, 주파수 304 대신 주파수 302를 사용하는 것) 은 GPS 필터를 덜 비싸고 구현하기는 더 쉽게 만들 수 있고 GLONASS 필터를 더 비싸고 구현하기 어렵게 만들 수 있다.

LO 주파수 305의 경우, 다상 필터들 (206A 및 206B) 은 양 또는 음의 주파수들에 기초하여 GPS 및 GLONASS 신호들 간에 구별할 수 있다는 점에 유의한다. 다시 말하면, 도 3f가 신호들이 중첩되어 보이는 것을 나타내지만, GPS 신호는 실제로는 음의 주파수인 반면, GLONASS 신호는 실제로는 양의 주파수이다. 그러므로, 다상 필터들 (206A 및 206B) 은 GPS 및 GLONASS 신호들에 대한 필터 대역폭들을 맞출 수 있다 (GPS에 대해서는 일점쇄선 및 GLONASS에 대해서는 이점쇄선 참조). 그러나, 이 LO 설정은 잠재적으로는 I/Q 미스매치가 일어나게 하며, 결국 다른 신호 경로에의 신호 커플링을 유발할 수 있다는 점에 유의한다. 이 신호 커플링은 수신기 성능을 상당히 떨어뜨릴 수 있다.

LO 주파수 302 또는 LO 주파수 304 중의 어느 하나를 이용하는 것에 의해, 다상 필터들 (206A 및 206B) 은 또한 유리하게는 GPS 및 GLONASS 대역폭들에 맞추어 (tailor) 질 수 있다는 점에 유의한다 (도 3b 및 도 3d에서 GPS에 대해서는 일점쇄선 및 GLONASS에 대해서는 이점쇄선 참조). 부가적으로, 그들의 IF 주파수 분리는 I/Q 미스매치를 완화시키며, 이에 의해 양호한 수신기 성능을 보장할 수 있다. 그러나, I/Q 미스매치가 있을 때의 이 LO 설정은 GLONASS 및 GPS 경로들 간에 신호 커플링 유발할 수도 있다는 점에 유의한다.

바람직한 실시형태에서, LO 주파수 302는 GPS 신호를 최적화하는데 사용된다. 구체적으로는, GPS 신호의 이상적인 IF 주파수는 대략 1-6 MHz 사이인데, 그것은 DC 오프셋 및 1/f 잡음을 피할 만큼 충분히 높지만, 필터 성능을 최대화할 만큼 충분히 낮다. 하나의 실시형태에서, 다상 필터 (106A) 의 최적화에는 다상 필터 (106B) 보다 높은 우선권이 주어질 수 있다. 예를 들어, LO 주파수 302는 낮은 GPS IF 주파수를 제공할 수 있으며, 이에 의해 낮은 비용, 쉽게 구현되는 GPS 필터를 보장할 수 있지만, GLONASS 필터를 너무 비싸지게 하거나 또는 구현하기 어렵게 하지는 않는다. 도 3b에 도시된 필터 대역폭들은 뚜렷하게 분리되고 그러므로 도 3d에 도시된 것들보다 양호한 수신기 성능을 제공할 수 있다는 점에 또한 유의한다.

하나의 실시형태에서, LO 주파수 및 다상 필터 중심 주파수 양쪽 모두는 튜닝 (tuning) 될 수 있다. 이 튜닝은 유리하게는 스퍼들을 피하고 및/또는 상이한 크리스털 기준 주파수들을 수용 (accommodate) 하는데 사용될 수 있다. 이 조정 특징은 LO (220) 가 임의의 크리스털 주파수들을 갖는 정수-N 합성기로 구현되는 것을 허용한다. 정수-N 합성기는 구현이 간단하고 위상 잡음이 최소라는 장점들을 가진다. 하나의 실시형태에서, LO 및 다상 필터 중심 주파수들 조정은 정상적인 수신기 동작 동안 동적으로 수행될 수 있다.

다른 실시형태에서, 다상 필터 대역폭은 또한 조정 가능할 수 있다. 이 대역폭 조정은 유리하게는 간섭 제거 (inteference rejection) 대 감도에서의 절충이 수신기 성능을 최적화하기 위해 고려되는 것을 허용할 수 있다. 예를 들어, 대역폭이 넓게 만들어진다면, 원하는 신호의 감쇠는 아주 작지만, 더 많은 간섭이 허용된다. 한편, 대역폭이 좁게 만들어진다면, 간섭은 최소화되지만, 원하는 신호는 부분적으로 감쇠될 수도 있다. 이 필터 대역폭 조정은 정적 또는 동적인 방식으로 수행될 수 있다.

하나의 실시형태에서, 다상 필터들의 각각의 통과대역은 양의 주파수들 또는 음의 주파수들 중의 어느 하나로 선택될 수 있다. 예를 들어, 하나의 실시형태에서, GPS 다상 필터 통과대역은 양의 주파수들로 스위칭될 수 있다 (그리고 GLONASS 다상 필터 극성은 음의 주파수들로 스위칭될 수 있다). 이러한 스위칭은 그렇지 않으면 GPS 및 GLONASS 신호들 중의 하나와 간섭하게될 스퍼를 피하는데 사용될 수도 있다. 이 통과대역 선택은 정적 또는 동적인 방식으로 수행될 수 있다.

필터링이 다상 필터링에 의해 수행되지 않는다면, 예컨대 종래의 IF 필터들이 사용된다면, 필터 대역폭은 더 넓은 신호 (즉 GLONASS 신호) (일점쇄선만) 로 조절될 수도 있다는 점에 유의한다. 종래의 IF 필터 구성은 다상 필터를 위한 것보다 더 간단하게 될 것이다. 더구나, 종래의 필터 구성은 다상 필터에 비해 전력을 절약할 수 있다. 그러나, 종래의 필터 구성은 또한 증가된 I/Q 미스매치 그리고 이에 따라 원하지 않는 신호 커플링에 취약할 수 있다. 더구나, (예컨대 3 dB 정도) 일부 신호 대 잡음 (SNR) 열화는 종래의 필터 구성을 사용함으로써 발생할 수도 있다.

도 2b는 AFE (101') 의 다른 예시적인 실시형태를 도시한다. 이 실시형태에서, I2V 블록들 (205) 은 제거되고 믹서 세트 (204) 는 믹서 세트들 (210A 및 210B) 에 의해 대체된다. 이 구성에서, 각각의 믹서 세트의 믹서들은 직접 그들의 각각의 PPF들에 제공된다. LO (220) 는 믹서 세트들 (210A 및 210B) 에서의 각각의 믹서에 여전히 제공될 수 있다는 점에 유의한다. AFE (101') 는 AFE (101) (도 2a) 보다 양호한 선형성 및 잡음 성능을 제공할 수도 있다. 그러나, AFE (101) 는 LNA (201) 의 보다 낮은 로딩을 가지며, 이것은 잠재적으로는 더 높은 이득을 제공할 수 있다.

하나의 실시형태에서, GPS 자동 이득 제어 (AGC) 블록 (2006A) 및 GLO AGC 블록 (2006B) (전후 관계를 위해 보여진 오프-칩) 은 각각 DFE_GPS (102A) 및 DFE_GLO (102B) 로부터의 입력들을 수신할 수 있다. 하나의 실시형태에서, AGC 입력들은 DFE들로부터의 16 MHz 복소 (I/Q) 2 비트 샘플들일 수 있다. GPS AGC (2006A) 는 버퍼 (203), PPF (206A), 및 VGA (207A) 의 이득을 제어한다. 그 반면, GPS AGC (2006B) 는 PPF (206B) 및 VGA (207B) 의 이득을 제어한다.

GPS 디지털 프런트 엔드 ( DFE )

종래의 GPS 수신기는 일반적으로 1 또는 2 비트 ADC를 사용하는데, 그것은 수신된 GPS 신호가 보통은 열 잡음 플로어 미만이기 때문에 충분하다. 예를 들어, 열 잡음 전력은 통상적인 아날로그 필터를 이용하여 약 -110 dBm인 반면, GPS 신호의 수신된 전력은 -130 dBm 이하이다. 이 경우, ADC에 의해 도입된 양자화 잡음이 열 잡음에 비해 무시할 수 있는 한, 전체 성능은 열화되지 않는다.

위에서 언급된 바와 같이, GPS 신호 및 열 잡음 만이 ADC 입력에 존재한다고 가정된다. 그러나, ADC 입력에 간섭 신호 또한 존재한다면, ADC 동적 범위의 일부는 심각한 클립핑 (clipping) 을 방지하기 위해 간섭에 대해 할당되어야 한다. 그 결과, 원하는 신호는 더 작은 사이즈로 되며, 열 잡음에 비해 양자화 잡음이 증가하고, 성능은 저하된다.

실제 사용에서, 주파수 스펙트럼은 모든 종류들의 RF 신호들로 패킹 (packing) 되며, 그 신호들의 일부는 보호된 GPS 대역에서부터 오직 수십 MHz 떨어져 있다. 부가적으로, 칩에서 디지털 클록의 고조파 또는 RF 누설은 GPS 대역에서 매우 가깝거나 또는 같게 나타날 수도 있다. 유감스럽게도, 신호 간섭을 ADC 입력에서 없도록 하는 것은 아날로그 회로 설계에서 매우 많은 비용이 들고 상당한 전력 및 면적을 소모한다.

개량된 AFE의 하나의 실시형태에 따라, 아날로그 설계 요구사항들은 완화될 수 있다. 구체적으로는, 다중-비트 ADC (예컨대 도 2a에 있는 각각의 ADC (208A 및 208B) 를 위한 8 비트 구현) 가 사용될 수 있고, 이에 의해 일부 간섭이 통과하는 것을 허용할 수 있다. 그 다음 이 간섭은 디지털적으로 억제될 수 있다. 특히, 이 구현은 상업적으로 바람직한데 왜냐하면 DFE가 AFE에 비해 더 작고 전력이 더 낮기 때문이다. 더구나, 집적회로 기술이 더 작은 기하학적 구조로 계속 축소됨에 따라, AFE에 비하여, DFE는 더잘 스케일링 (scaling) 된다.

일반적으로, DFE는 ADC와 나머지 기저대역 모듈들 사이에 위치된 것이 특징일 수 있다. 이후로 설명되는 DFE는 하나 이상의 스퍼들, DC 오프셋, 및 블로커들을 제거하도록 구성될 수 있다. 하나의 실시형태에서, DFE는 다수의 비트 입력을 2 비트 출력으로 감소시킬 수 있다. 특히, 출력 비트 폭은 코어 디지털 회로의 면적 및 전력이 유지될 수 있도록 표준 수의 ADC 비트들로 절단될 수 있다.

도 4는 저역 통과 필터 (LPF) (402), 멀티플렉서 (MUX) (403), 대역통과 필터 (BPF) (404), 스퍼 추정 및 제거 (SEC) 블록들 (405-406), DC 추정 및 제거 (DEC) 블록 (407), 디지털 믹서 (DM) (408), 적분 및 덤프 데시메이션 블록 (409), 그리고 양자화기 (410) 를 포함할 수 있는 예시적인 DFE_GPS (102A) (도 1) 를 도시한다. 하나의 실시형태에서, BPF (404), SEC들 (405 및 406), DEC (407), 및 DM (408) 은 32 MHz 및 64 MHz ADC 모드들 양쪽 모두에서 32 MHz에서 실행될 수 있다.

이 실시형태의 DFE_GPS (102A) 에서, MUX (403) 는 ADC (208A) (전후 관계를 위해 보여짐) 및 LPF (402) (그의 입력을 ADC (208) 로부터 수신함) 로부터 입력들을 수신할 수 있고, 출력을 대역통과 필터 (BPF) (404) 에 제공할 수 있다. ADC 샘플 주파수는 32 또는 64 MHz에서 (2가지 동작 모드들) 실행하여 에일리어싱 (aliasing) 을 방지할 수 있다.

ADC (208) 가 64 MHz로 실행될 때, LPF (402) 는 25-27 MHz에서 허수부를 억제하는데 사용될 수 있다. 하나의 실시형태에서, LPF (402) 에서의 2:1 데시메이터가 클록을 32 MHz로 감소시킬 수 있다. 그 반면, ADC (208) 가 32 MHz에서 실행될 때, LPF (402) 는 MUX (402) 를 이용하여 바이패스될 수 있다. 어느 경우에나, (32 MHz에서 실행되는) BPF (404) 는 간섭을 필터링하여 제거할 수 있다.

하나의 실시형태에서, LPF (402) 는 고정 계수 7-탭 필터 (도 5에서 더 상세히 보여짐) 로서 구현될 수 있다. LPF (402) 는 64 MHz 대 32 MHz 데시메이션 전에 (IF = 5-7 MHz에 대해) 25-27 MHz 에서 허수부를 30 dB만큼 억제하도록 구성될 수 있다.

도 5는 데이지 (daisy) 체인에서의 복수의 레지스터들 (501(1)-501(6)) 과 복수의 곱셈기들 (502(0)-502(6)) 을 포함한 예시적인 LPF (402) 를 도시하며, 여기서 각각의 레지스터에 대한 입력은 또한 그것에 연관된 곱셈기에 제공된다 (예컨대 래치 (501(5)) 에 대한 입력은 또한 곱셈기 (502 (5) 에 제공된다). 곱셈기들 (502(0)-502(6)) 은 필터 계수들 H(0)-H(6)을 각각 추가로 수신한다. 하나의 실시형태에서, 필터 계수들은 고정될 수 있고 중앙 탭에 대해 대칭일 수 있다. 곱셈은 비트 시프트들 및 가산들에 의해 구현될 수 있다. 각각의 탭 (즉 각각의 믹서) 의 출력은 합산 블록 (503) 에 제공되고, 합산 블록 (503) 은 차례로 출력 (504) 을 생성한다. 2:1 데시메이션에 기인하여, 매 2개의 출력 샘플들 중 하나의 출력 샘플만이 계산될 필요가 있다는 점에 유의한다. 데시메이션은 필터 계수들을 두 개의 세트들 (2개의 위상들) 로 스플리팅 (splitting) 함으로써 입력에서 일어날 수 있다.

도 6은 데이지 체인의 복수의 레지스터들 (601(1)-601(12)) 과 복수의 곱셈기들 (602(0)-602(12)) 을 포함한 예시적인 BPF (404) 를 도시하며, 여기서 각각의 레지스터에 대한 입력은 또한 그것에 연관된 곱셈기에 제공된다 (예컨대 레지스터 (601(11)) 에 대한 입력은 또한 곱셈기 (502(11)) 에 제공된다). 곱셈기들 (502(0)-502(11)) 은 필터 계수들 H(0)-H(12) 을 각각 추가로 수신한다. 곱셈은 비트 시프트들 및 가산들에 의해 구현될 수 있다. 탭들의 출력들은 합산 블록 (603) 에 제공되고, 합산 블록 (603) 은 차례로 출력 (604) 을 생성한다.

BPF (404) 는, 대역 외 블로커들 및 잡음을 억제하도록 구성되며, IF 주파수에 중심을 두고, 통과 대역 및 저지 대역에 의해 지정될 수 있다. IF 주파수가 기준 크리스털에 의존하여 변경될 수도 있고, 통과 대역 및 저지 대역은 상관 피크 및 간섭 거부의 요구된 예도 (sharpness) 에 의존하여 변경될 수도 있기 때문에, 필터 계수들은 소프트웨어에 의해 구성될 수 있다. 이런 이유로, 범용 곱셈기들이 하드 코딩된 (hard coded) 탭들 대신 사용될 수 있다. 하나의 실시형태에서, BPF (404) 는 대역 외 간섭이 없다면 바이패스될 수 있다.

도 7은 예시적인 SEC (405) 를 도시한다. 이 실시형태에서, SEC (405) 는 스퍼가 단일 톤이라고 가정하며, 그것의 진폭 및 위상을 추정하는 것을 시도하며, 스퍼를 재구성하고, 스퍼를 감산하여 제거한다. 위상 잡음이 스퍼를 지우고 톤 주위에 '스커트 (skirt)'를 만들 수 있지만, 단일 톤을 제거한 후의 잔차 에러는 무시가능하고 그러므로 SEC (405) 에 의해 무시될 수 있다는 점에 유의한다. 이 단일 스퍼 추정/감산은 신호를 노치 (notch) 필터를 통과시키는 것보다 더 잘 작동될 수 있는데, 왜냐하면 노치가 대역 내에 있을 때 신호를 왜곡시키지 않고서 좁은 노치 필터를 구축하는 것은 매우 어렵기 때문이라는 점에 추가로 유의한다.

SEC (405) 에서, 수치 제어 발진기 (NCO) (701) 가 수신된 스퍼 주파수 (f_spur_over_f_ADC) 를 사용하여 스퍼의 위상을 생성하는데 사용될 수 있다. 하나의 실시형태에서, SEC (405) 에서의 최대 샘플 레이트는 32 MHz로 설정될 수 있다. 0.01 Hz의 타깃 주파수 오차 (즉 1초에 3.6 도의 위상 오차) 에 대해, 32개 비트들이 NCO에서 사용될 수 있다 (예컨대 log2(32e6/0.01) - 1 = 31 비트들이며, 편이상 32 비트로 증가됨).

깨끗한 제거를 이루기 (예컨대 -130 dBm 미만의 잔차를 가지게 하기) 위해, 스퍼 진폭 및 위상의 정확한 추정들이 필요하다. 그러므로, sin/cos 테이블 (702) 의 해상도의 요건은 따라서 도플러 와이퍼의 요건 (당업자들에 의해 알려져 있므로 본 명세서에서 상세히 설명되지 않음) 보다 더 엄격하다. 하나의 실시형태에서, 스퍼 추정 및 재구성은 일부 분수 비트들을 이용할 수도 있다는 점에 유의한다.

스퍼 추정의 알고리즘은 다음과 같이 계산될 수 있다. 인입 신호에서의 스퍼는 다음과 같이 가정된다:

이 값은 스퍼 페이저의 공액 (공액 생성기 (703) 에 의해 계산됨) 에 의해 곱해져 다음이 얻어진다:

그러므로, 곱셈기 (704) 의 출력은 다음과 같다:

이 결과는 큰 블록 사이즈에 대해 (누산기 (705) 에 의해) 평균화된다 (그리고 블록 (706) 에 저장된다). 하나의 실시형태에서, 디폴트 사이즈는 N=4096개 샘플들일 수 있고, 최대 사이즈는 2¹⁸=262144개의 샘플들 또는 8 ms이다 (덤프 신호가 블록 (706) 에 행사 (asserted) 될 때 추정은 업데이트된다는 점에 유의한다). 이 평균화 동안, 두 번째 항은 감해지고 (diminish) (상수인) 첫 번째 항은 남겨진다. 아래의 수학식에 의해 생성된 결과적인 복소 값은 스퍼의 진폭 및 위상을 나타낸다:

스퍼를 제거하기 위해, 이 복소 값은 스퍼 페이저와 (곱셈기 (707) 를 사용하여) 곱해질 수 있고, 여기서 실수 부분 (블록 (708) 에 의해 저장됨) 이 다음에 의해 표현된다:

이 값은 재구성된 스퍼를 나타내며, 그것은 원래 신호로부터 (가산기 (709) 를 이용하여) 감산될 때 스퍼를 효과적으로 제거할 수 있다.

이 실시형태에서, 곱셈기 (704) 는 복소-복소 곱셈기일 수 있다. 누산기 (705) 는 최대 블록 사이즈를 지원할 수 있는 형식으로 있을 수 있다. 곱셈기 (707) 는 스퍼 제거를 위한 복소-복소 곱셈기로서 구현될 수 있다. 가산기 (709) 의 형식은 아래에서 논의되는 바와 같이, SEC (406) 가 사용중인지의 여부에 의존하여 일부 분수의 부호있는 비트들을 포함할 수 있다. 하나의 실시형태에서, 포화가 (도 8을 참조하여 설명된 바와 같이) 사용될 있다.

도 4에 도시된 실시형태에서, DFE_GPS (102A) 는 두 개의 SEC들, 즉 SEC (405) 및 SEC (406) 를 포함한다. 연쇄하는 (concatenating) SEC들 (405 및 406) 은 두 개의 별개의 스퍼들을 추정 및 제거하는 것을 허용할 수 있다. 도 8은 SEC (405) 에 대해 설명된 구성요소들 외에, 라운더 블록 (801), 멀티플렉서 (802), 및 포화 블록 (803) 을 더 포함하는 예시적인 SEC (406) 를 도시한다. 이 실시형태에서, SEC (405) 로부터 수신된 신호는 (라운딩 블록 (801) 에 의해) 라운딩되고 스퍼 추정을 위해 분수 비트들을 제거한다. 이 라운딩은 SEC (405) 에서와 동일한 곱셈기를 재사용하는 것을 허용한다. 특히, 분수 비트들이 제 1 스퍼 주파수에서의 에너지를 나타내기 때문에 라운딩에도 불구하고 SEC 성능은 나빠지지 않는다.

(SEC2 인에이블 신호에 의해 결정된 바와 같이) SEC (405) 및 SEC (406) 양쪽 모두가 사용된다면, MUX (802) 는 그의 출력을 위해 가산기 (709) 의 출력을 선택한다. 한편, SEC (405) 만이 사용된다면, MUX (802) 는 그것의 출력을 위해, 수신된 신호를 선택한다 (즉 가산기 (709) 를 바이패스한다). 전체 범위를 SEC (405) 출력에서 유지하는 것은 강한 스퍼가 SEC (406) 에서 제거되는 것을 허용하고 (그렇지 않으면 클리핑/왜곡은 발생할 수도 있다), SEC (405) 및 SEC (406) 의 입력 형식을 유사하게 만든다. SEC (406) 뒤에서, 신호 사이즈는 상당히 감소될 수 있다. 그러므로, 하나의 실시형태에서, 포화 블록 (803) 은 그것의 출력을 위해 감소된 비트 세트를 생성할 수 있다. 특히, 제 2 스퍼의 추정은 제 1 스퍼가 추정되고 제거가 시작된 후에만 일어난다. 그러므로, 이 기법은 추정 및 제거 프로세스의 안정성을 보장할 수 있다.

하나의 실시형태에서, 스퍼가 존재하지 않으면, SEC (405 및 406) 양쪽 모두는 멀티플렉서 바이패스 (보이진 않았지만 도 8에서 도시된 것과 유사함) 를 이용하여 바이패스될 수 있다. 이 경우, MSB들은 포화될 수 있고 LSB들은 영들로 패딩 (padding) 될 수 있다.

스퍼 추정 및 제거가 인에이블되면, 새 추정은 하드웨어 리셋 및 임의의 이득 변경 후에 수행될 수 있다. 추정/제거는 신호의 하나의 블록을 취하고 블록 뒤에서 즉시 이용 가능하다. 추정/제거는 계속적으로 또는 주기적으로 실행할 수 있다는 점에 유의한다. 주기적으로 실행하면, 주기는 허용 누산 위상 오차에 기초하여 결정될 수 있다. 예를 들어, 746 ms는 32 MHz 샘플 레이트 및 32 비트 NCO를 갖는 엔드쪽으로 약 1 도의 위상 오차를 준다. 그러므로, 이 경우, 제거는 계속적으로 실행해야 한다. 하나의 실시형태에서, 가장 최근의 스퍼 진폭 및 위상 추정은 다음의 추정이 이용 가능할 때까지 사용될 수 있다.

도 9는 DC 추정 및 제거를 제공할 수 있는 예시적인 DEC (407) 를 도시한다. 이 실시형태에서, DEC (407) 는 누산기 (905) 를 포함할 수 있는데, 그것은 샘플 카운트들에 의해 정규화된다. DC는 샘플들의 하나의 블록을 이용하여 추정되고 (디폴트는 N=4096, 최대 사이즈는 2¹⁵=32768 또는 1 ms) (블록 (906) 에 의해 저장되고 덤프 신호에 의해 트리거됨), 그 결과는 그 블록 뒤에서 즉시 적용될 수 있다.

하나의 실시형태에서, 분수 비트들은 블록 평균에서 유지되어 양자화 에러를 줄일 수 있다. 예를 들어, 비대칭 코드 워드들 (-128 내지 127) 로 인해 8-비트 ADC의 출력에서 체계적인 -0.5*LSB 바이어스들이 존재한다는 점에 유의한다. GPS 신호가 블로커들에 대한 충분한 헤드룸을 남겨 주기 위해 작은 사이즈로 되는 경우, 이 0.5 LSB는 GPS 신호 자체에 비하여 무시가능하지 않을 수도 있다. 이 경우, 그것이 제거되지 않는다면, 2-비트 양자화기 (QUAN) (410) 는 바이어스된 출력들도 생성하며, 이에 의해 성능에 부정적인 영향을 줄 수도 있다. 특히, 분수 비트들을 허용하는 것은 유리하게도 이러한 작지만 무시가능하지 않은 DC 값들을 제거할 만큼 충분한 해상도를 제공할 수 있다.

BPF (404) 가 인에이블되는 경우, DC 구성요소는 설계에 의해 30 dB 만큼 억제될 수 있다는 점에 유의한다. 이 경우, DEC (407) 는 바이패스될 수 있다. (DEC 인에이블 신호에 의해 결정된 바와 같이) DEC (407) 가 사용된다면, MUX (908) 는 그것의 출력을 위해 가산기 (907) 의 출력을 선택할 수 있다. 한편, DEC (407) 가 바이패스되야 하면, MUX (908) 는 그것의 출력을 위해 (예컨대 SEC (406) 로부터) 수신된 신호를 선택할 수 있다. 하나의 실시형태에서, 포화 블록 (909) 은 MUX (908) 로부터의 출력을 수신하고 출력을 생성할 수 있다. DEC (407) 가 사용되는 경우, 새 추정은 하드웨어 리셋 및 임의의 이득 변경 후에 수행될 수 있다. DEC 추정은 계속적으로 또는 주기적으로 실행할 수 있다. 주기적으로 실행되면, 주기는 DC의 특성들을 드리프트하는 것에 의해 결정되어야 한다. 하나의 실시형태에서, 제거는 가장 최근의 추정으로 계속적으로 실행할 수 있다. DEC (407) 가 바이패스되는 경우, 임의의 영의 분수 비트들이 패딩될 수 있다는 점에 유의한다.

도 10은 DEC (407) 의 출력을 수신하는 2개의 믹서들 (1001A 및 1001B) 을 포함한 예시적인 DM (408) 을 도시한다. 하나의 실시형태에서, DM (408) 은 32 MHz (즉 AFE (101) 에서의 DFE_GPS (102A) 출력 샘플링 레이트의 2배의 속도) 로 실행할 수 있다. DM (408) 은 IF(f₀) 에 중심을 둔 통과-대역 신호를 기저대역으로 변환할 수 있다. 반송파 NCO (1003) 는 16 비트 폭일 수 있다. 입력 주파수의 스텝 사이즈는 f_step = 32 MHz/2¹⁶ = 488.28125 Hz이다. 변환 후의 요구된 잔차 주파수 오프셋은 적어도 Δf인데, 여기서 Δf는 보통은 최대 도플러 주파수보다 크다. 라운딩된 IF 주파수는 다음과 같이 계산될 수 있다:

이 계산은 잔차 주파수

가 Δf 보다 크도록 보장한다. 도 10에서 언급된 바처럼, DM (408) 은 1 경로 (I) 입력 및 2 경로 (I/Q) 출력을 가진다. I 경로는

와 곱해질 수 있고, Q 경로는

와 곱해질 수 있다.

도 11은 멀티플렉서들 (1001A 및 1001B) 로부터의 입력들을 각각 수신하는 두 개의 적분 및 덤프 블록들 (1101A 및 1102B) (전후관계를 위해 보임) 을 포함할 수 있는 ID2 (409) 를 도시한다. 하나의 실시형태에서, I&D 블록들 (1101A 및 1101B) 의 각각은 간단한 2:1 적분 및 덤프 데시메이션을 이용하여 신호를 32 MHz에서 16 MHz로 다운샘플링한다. 신호가 기저대역에 미리 믹싱되고 BPF 저지 (rejection) 는 +/-5 MHz를 넘어 30 dB이기 때문이라는 점에 유의한다. 그러므로, 저역 통과 필터는 적분 및 덤프 전에 필요하지 않다. I&D들 (1101A 및 1101B) 은 각각이 2 비트들을 (전후 관계를 위해 도시되는) QUAN (410) 의 그들 각각의 양자화기들에 제공한다.

도 12는 예시적인 2-비트 양자화기를 도시하고 그 2-비트 양자화기는 그것의 입력을 (부호 블록 (1201) 에 의해 생성되는) 부호 비트 및 (크기 블록 (1202) 에 의해 생성되는) 크기 비트로 변환할 수 있다. 부호 비트는 그것이 양이면 "0"이고 그것이 음이면 "1"이다. 크기 비트는 (비교기 (1203) 를 이용하여) 임계치와 비교된다. 크기가 임계치보다 크거나 또는 같다면, 비교기 (1203) 는 "1"을 출력한다. 그렇지 않으면, 비교기 (1203) 는 "0"을 출력한다. 하나의 실시형태에서, 부호 및 크기는 (결합 블록 (1204) 을 이용하여) 결합되어, 2-비트 형식 (부호, 크기) 을 이용하여 4개의 레벨들을 표현할 수 있고, 여기서 (2-비트 ADC 출력 형식과 호환될 수 있는) 00=+1, 01=+3, 10=-1, 및 11=-3 이다. 양자화 임계치는 원하는 신호 사이즈로부터 결정될 수 있다.

도 13a-도 13f는 64 MHz의 ADC 주파수 및 6 MHz의 IF 주파수에 대한 예시적인 시뮬레이션 결과들을 도시한다. 이 시뮬레이션에서, 수신된 신호에는 IF로부터 0, 1, 및 5 MHz 떨어진 곳들에서 세 개의 스퍼들이 존재하며, 이것들 모두는 -85 dBm의 동일한 레벨에 있다. 도 13a는 ADC의 출력에서의 전력 스펙트럼 밀도 (PSD) 를 보여주는 제 1 플롯이다. 도 13b는 LPF의 출력에서의 PSD를 보여주는 제 2 플롯이다. 도 13c는 5 MHz 스퍼가 BPF에 의해 이미 억제되어 있는, BPF의 출력에서의 PSD를 보여주는 제 3 플롯이다. 도 13d는 반송파로부터 0 및 1 MHz 떨어진 두 개의 스퍼들을 추정하고 제거하도록 구성된 SEC에서의 PSD를 보여주는 제 4 플롯이다. 스퍼들은 제거 후에 거의 볼 수 없다는 점에 유의한다. 훨씬 더 낮은 전력에서의 몇몇 대역 외 스퍼들이 재구성된 스퍼에서의 양자화 잡음에 기인하여 만들어진다. 도 13e는 DM 출력에서의 PSD를 보여주는 제 5 플롯이다. -6 MHz에서의 신호는 DC로 회전되고, +6 MHz에서의 허수부는 +12 MHz로 회전된다. 도 13f는 ID2 및 2-비트 양자화가 일어나는 DFE의 출력에서의 PSD를 보여주는 제 6 플롯이다. 이때, 신호는 32 Msps에서 16 Msps로 다운 샘플링되었다. 잡음 플로어는 양자화에 기인하여 일어난다. 12 MHz (또는 -4 MHz) 주변의 범프는 허수부 잡음 때문에 유발되지만, 대역내 신호에 영향을 주지 않는다.

GLO 디지털 프런트 엔드 ( DFE )

도 15는 19 MHz 및 21 MHz 사이의 IF 주파수, 및 64 MHz의 ADC 샘플 주파수를 갖는 예시적인 DFE_GLO (102B) 를 도시한다. 이 실시형태에서, DFE_GLO (102B) (도 1) 는 스퍼 추정 및 제거 (SEC) 블록들 (1502-1503), 디지털 믹서 (DM) (1504), 저역 통과 필터들 (1505-1506), 및 양자화기 (QUAN) (1507) 를 포함할 수 있고, 모두가 직렬로 결합된다. SEC (1502) 는 ADC (208B) (전후 관계를 위해 보여짐) 의 출력을 수신할 수 있다. 하나의 실시형태에서, SEC들 (1502-1503) 은 필요에 따라 독립적으로 인에이블/디스에이블될 수 있는 반면, DM (1504), LPF들 (1505-1506), 및 QUAN (1507) 은 항상 인에이블될 수 있다.

도 16은 예시적인 SEC (1502) 를 도시한다. SEC (1502) 는 큰 스퍼들을 제거하여 신호 동적 범위를 감소시키도록 구성될 수 있지만, GPS SEC 보다 더 큰 잔차 스퍼를 남길 수 있다는 점에 유의한다. 다시 말하면, GLONASS가 FDMA이기 때문에, (더 높은 잔차 스퍼 전력을 갖는) 나쁜 채널은 더 쉽게 버려질 수 있다. SEC들 (1502 및 1503) 의 출력들에서의 전체 범위를 유지하는 것은 강한 대역 외 스퍼들 및 블로커들이 LPF (1505) 및 LPF (1506) 에서 억제되는 것을 허용한다.

SEC (1502) 에서, 수치 제어 발진기 (NCO) (1601) (예컨대 32 비트들) 는 수신된 스퍼 주파수를 이용하여 스퍼의 위상을 생성하는데 이용될 수 있다. 하나의 실시형태에서, SEC (1502) 에서의 최대 샘플 레이트는 64 MHz로 설정될 수 있다. 스퍼 주파수에는 부호가 있고 샘플 주파수의 절반보다 크지 않다는 점에 유의한다.

(예컨대 -130 dBm 미만의 잔차를 갖는) 깨끗한 제거를 얻기 위해, 스퍼 진폭 및 위상의 정확한 추정들이 필요하다. sin/cos 테이블 (1602) 의 하나의 실시형태에서, 각도 해상도는 (파이*2)/512, 또는 하나의 상한 (quadrant) 에 대한 128 레벨들일 수 있고, 출력 비트 폭은 8일 수 있다. 부호 확장은 sin/cos 테이블 (1602) 에서의 4상한들을 커버 (cover) 하는데 사용될 수 있다는 점에 유의한다.

sin/cos 테이블 (1602) 을 이용하여 스퍼 추정의 알고리즘을 계산한 후, 이 값은 스퍼 페이저의 공액에 의해 곱해질 수 있다 (공액화는 공액 생성기 (1603) 에 의해 수행되고 곱셈은 곱셈기 (1604) 에 의해 수행됨). 곱셈기 (1604) 의 출력은 누산기 (1605) 에 의해 평균화되고 블록 (1606) 에 저장될 수 있다. 하나의 실시형태에서, 디폴트 사이즈는 N=8192개 샘플들일 수 있으며, 최대 사이즈는 2¹⁹=524288개 샘플들 또는 8 ms이다 (덤프 신호가 블록 (1606) 에 행사될 때 추정은 업데이트된다는 점에 유의한다). 스퍼를 제거하기 위해, 블록 (1606) 에 저장된 복소 값은 곱셈기 (1606) 를 사용하여 스퍼 페이저와 곱해질 수 있다. (블록 (1608) 에 의해 제공되는) 재구성된 스퍼의 실수 부분은 가산기 (1609) 를 사용하여 원래 신호로부터 감산될 수 있다.

이 실시형태에서, 곱셈기 (1604) 는 스퍼 추정을 위해 복소-복소 곱셈기에 의해 구현될 수 있다. 누산기 (105) 는 최대 블록 사이즈를 지원하는 형식일 수 있다. 곱셈기 (1607) 는 스퍼 제거를 위한 복소-복소 곱셈기에 의해 구현될 수 있다. 하나의 실시형태에서, 포화 (블록 1610) 는 분수 비트들을 포함하는 값으로부터 정수 비트들만으로 가산기 (1609) 의 출력을 라운딩하는데 사용되며, 이에 의해 하류의 DFE_GLO 모듈들 (예컨대 DM 및 LPF들) 의 비트-폭을 감소시킬 수 있다.

SEC (1503) 는 SEC (1502) 에 대해 위에서 설명된 것들과 유사한 구성에서 유사한 구성요소들을 이용하여 구현될 수 있다는 점에 유의한다. 연쇄하는 SEC들 (1502 및 1503) 은 두 개의 분리된 스퍼들을 추정 및 제거하는 것을 허용할 수 있다. SEC들 (1502 및 1503) 양쪽 모두가 인에이블된다면, 제 1 스퍼가 추정되고 제거가 시작된 후에는 스퍼 추정만이 일어나고, 이에 의해 추정 및 제거 프로세스의 안정성을 보장한다.

도 17은 SEC (1503) 의 출력을 수신하는 두 개의 믹서들 (1701A 및 1701B) 을 포함한 예시적인 DM (1504) 을 도시한다. DM (1504) 은 IF(f₀)에 중심을 둔 통과-대역 신호를 기저대역으로 변환할 수 있다. 하나의 실시형태에서, 반송파 NCO (1703) 는 16 비트 폭으로 될 수 있다. 입력 주파수의 스텝 사이즈는 f_step = 64 MHz/2¹⁶ = 976.5625 Hz일 수 있다. 주파수 f₀ 는 GLONASS 대역의 중간, 즉 채널 -1 및 채널 0 사이의 중간 (20.05 MHz) 에 설정될 수 있다. 최소 사후-DM 잔차 주파수 오프셋은 300 kHz일 수도 있다. 디지털 IF 주파수는 다음과 같이 계산될 수 있다:

라운딩으로 인한 잔차 IF 주파수는 듀얼 모드 인터페이스에서 믹서들 (1701A 및 1701B) 의 출력들에 각각 기초하여 라운딩 블록들 (1704A 및 1704B) 에 의해 생성될 수 있다.

도 17에 도시된 바와 같이, 입력 신호는 I-경로 및 Q-경로로서 복제될 수 있다. I-경로는

과 곱해지고, Q-경로는

과 곱해진다.

LPF들 (1505 및 1506) 은 대역 외 (예컨대 12-32 MHz) 블로커들 및 잡음을 30 dB만큼 억제하도록 구성될 수 있다. 도 18은 데이지 체인의 복수의 레지스터들 (1801(1)-1801(6)) 과 복수의 곱셈기들 (1802(0)-1802(6)) 을 포함한 예시적인 LPF (1505) 를 도시하며, 여기서 각각의 레지스터에 대한 입력은 또한 그것에 연관된 곱셈기에 제공된다 (예컨대 레지스터 (1801(5)) 에 대한 입력은 또한 곱셈기 (1802(5) 에 제공된다). 곱셈기들 (1802(0)-1802(6)) 은 필터 계수들 H(0)-H(6)을 각각 추가로 수신한다. 하나의 실시형태에서, 필터 계수들은 고정될 수 있고 중앙 탭에 대해 대칭일 수 있다. 곱셈은 비트 시프트들 및 가산들에 의해 구현될 수 있다. 각각의 탭 (즉 각각의 믹서) 의 출력은 누산 블록 (1803) 에 제공되고, 누산 블록은 차례로 출력 (1804) 을 생성한다. 2:1 데시메이션에 기인하여, 매 2개의 출력 샘플들 중 하나의 출력 샘플만이 계산될 필요가 있다는 점에 유의한다. 데시메이션은 필터 계수들을 두 개의 세트들 (2개의 위상들) 로 스플리팅함으로써 입력에서 일어날 수 있다.

LPF (1506) 는 32 MHz 대 16 MHz 데시메이션 전에 12 MHz 대 16 MHz에서 30 dB만큼의 추가의 필터링을 제공하도록 구성될 수 있다. 하나의 실시형태에서, LPF (1506) 는 LPF (1505) 와 유사한 구성을 가질 수 있지만, 합산 블록 (1813) 의 출력은 비교적 더 적은 비트들을 가질 수도 있다. LPF2/DECI 뒤에서, 신호 사이즈는 상당히 감소될 수 있고, 그래서 더 적은 비트들이 출력을 위해 사용될 수 있다는 점에 유의한다. 하나의 실시형태에서, 분수 비트들 (이 경우 네 개의 분수 비트들) 은 하류의 양자화기의 해상도를 증가시키기 위해 LPF (1506) 의 출력에서 유지될 수 있다.

QUAN (1507) 은 GPS QUAN에 대해 설명된 것 (예컨대 도 11 및 12) 과 유사한 구성을 이용하여 구현될 수 있다. 예를 들어, 16 MHz에서의 두 개의 2-비트 양자화기들은 I 및 Q 채널들을 위해 사용될 수 있다. 하나의 실시형태에서, 이들 2-비트 양자화기들은 항상 온으로 될 수 있다. 이들 양자화기들은 그것들의 입력들을 2-비트 형식 (부호, 크기) 을 이용하여 4 레벨들로 변환할 수 있다.

하나의 실시형태에서, GLO C/A 코드는 27 dB 역확산 이득 (de-spreading gain) 을 제공할 수도 있다. 스퍼의 역확산 이득은 그것의 주파수에 의존한다. 최대 역확산 이득은 신호로부터 n kHz 떨어져 있는 스퍼에 대해 달성될 수 있으며, 여기서 n 은 정수이다. 이들 n kHz 주파수 오프셋들의 모두에 대한 역확산 이득들은 13.5 dB이다.

비활성화 회로

도 19는 도 1에 도시된 수신기의 구성요소들을 유리하게 제어할 수 있는 비활성화 회로 (1900) 를 도시한다. 하나의 실시형태에서, 비활성화 회로 (1900) 는 DFE_GPS (102), DFE_GLO (102B), MUX (103), 및 듀얼 모드 인터페이스 (104) 를 제어할 수 있다. 비활성화 회로 (1900) 는 차례로 내비게이션 엔진 (1901) (이것은 소프트웨어로 구현됨) 에 의해 제어될 수도 있다. 하나의 실시형태에서, 비활성화 회로 (1900) 는 GPS 또는 GLONASS 신호들 중의 하나만이 수신기에 의해 사용되고 있을 때, DFE_GPS (102A), DFE_GLO (102B), 및/또는 듀얼 모드 인터페이스 (104) 에 제공된 특정한 전용 회로들을 파워 다운 (power down) 할 수 있다.

인터페이스 카운터 디바이스 및 자동 이득 제어

도 20은 (위에서 설명된) RF 칩 (110), 기저대역 (BB) 칩 (111), 및 GML (GNSS Measurement Layer SW) (2012) 을 포함한 로케이션 결정 시스템을 도시한다. BB 칩 (111) 은 (도 1을 참조하여 설명된 구성요소들 외에도) 디멀티플렉서 (2001) 및 인터페이스 카운터 디바이스 (ICD) (2002) 를 포함할 수 있다. ICD (2002) 는 GPS DFE 두 경로 (I/Q) 2-비트 출력, 또는 GLO DFE 두 경로 (I/Q) 2-비트 출력 중의 어느 하나를 취할 수 있다.

GML (2012) 은 자동 이득 제어 (AGC) 유닛 (2006) 을 포함할 수 있고, AGC 유닛은 차례로 GPS AGC (2006A) 및 GLO AGC (2006B) (도 2a 참조) 를 포함할 수 있다. AGC 유닛 (2006) 은 전력이 목표를 달성하거나 또는 이득 변경들의 최대 수가 도달될 때까지, 신호 전력을 계속적으로 측정하며, 측정된 신호 전력을 원하는 타깃 사이즈와 비교하고, 아날로그 이득 스테이지들을 업데이트할 수 있다. 하나의 실시형태에서, AGC 전력 측정 윈도 사이즈는 0.25 ms부터 32 ms까지로 설정될 수 있다. 하나의 실시형태에서, GPS AGC (2006A) 및 GLO AGC (2006B) 는 2048-65536 사이의 블록 길이들을 사용하여 16 MHz에서 전력 측정을 운영할 수 있다.

ICD (2002) 는 값들 (-3, -1, +1, +3) 을 갖는 2-비트 데이터 스트림에서 +/-3들의 수를 카운트할 수 있고, 그 수를 AGC 전력 측정을 위해 GML (2012) 에 제공할 수 있다. AGC 유닛 (2006) 은 크기=3을 갖는 샘플들의 비율들이 원하는 목표를 달성하기까지 이득을 조정할 수 있다. 정상 동작 (MUX (103) 에 의해 다중화되고 DEMUX (2001) 에 의해 역다중화된 후) 시에, ICD (2002) 는 GPS AGC 동작 동안 GPS DFE (102A) 의 I2Q2 출력, 또는 GLONASS AGC 동작 동안 GLO DFE (102B) 의 I2Q2 출력을 측정할 수 있다. GPS 및 GLO AGC 동작들은 동시가 아닌, 순차적으로 행해지고, 이에 의해 ICD (2002) 가 GPS 및 GLONASS 양쪽 모두에 의해 공유되는 것을 허용할 수도 있다는 점에 유의한다.

디버깅 목적을 위해, ICD (2002) 는 또한 시스템에서의 다른 2-비트 양자화기들의 출력, 예컨대 (도 24 및 25를 참조하여 논의된) GLONASS 채널 선택 믹서들 의 I2Q2 출력, 및 검색 엔진들 (105A) 에서의 코스 도플러 와이퍼 (coarse Doppler wiper) (도 26의 믹서 (2603) 참조) 의 I2Q2 출력을 측정하여, 2-비트 양자화기 임계치들을 교정하도록 구성될 수 있다.

예를 들어, 도 26에 도시된 예시적인 검색 엔진 (2600) 을 참조하면, 검색 엔진들 (2600) 내부의 모듈은 코스 도플러 와이퍼 (2603) (IR 코스 믹서) 출력을 2 비트들로 양자화할 수도 있다. 양자화 임계치는 DFE 및 검색 엔진 동작 모드에 의존하는데, DFE 및 검색 엔진 동작 모드가 잡음 전력 스펙트럼 밀도를 변화시키고 이에 따라 검색 엔진 (2600) 에서의 I&D 블록 (2601) 의 출력 신호 사이즈를 변화시키기 때문이다. 잡음이 더 좁은 대역이 될 수록, 샘플들이 더 많이 상관되고, 적분 및 덤프 (I&D) 후의 출력이 더 높아진다. I&D 블록 (2601) 에서의 출력이 더 높아질수록, IR 코스 믹서 (2603) 에서의 출력이 더 높아지며, 이에 의해 더 높은 양자화기 임계치를 필요로 한다. 하나의 실시형태에서, (입력 신호의 RMS와 동일한) 2-비트 양자화 임계치는 출력 샘플들의 대략 33%가 +/-3이 되게 할 수 있다. 따라서, 양자화기 (2606) 의 출력을 모니터링하는 것은 유리하게는 하드웨어에서의 임계치를 최적화하는 것을 허용할 수 있다.

하나의 실시형태에서, 4:1 멀티플렉서 (미도시, ICD (2002) 를 디버깅하기 위해 사용됨) 가 (1) DFE_GPS (102A) 의 I2Q2 출력, (2) DFE_GLO (102B) 의 I2Q2 출력, (3) GLONASS 채널 선택 믹서들 (2403) (12개 믹서들 중 임의의 것) 의 I2Q2 출력, 및 (4) 코스 도플러 와이퍼 출력 (예컨대 믹서 (2603)) 의 I2Q2 출력을 수신할 수 있다.

도 21은 GPS DFE 동작 (2101) 및 GLO DFE 동작 (2106) 의 예시적인 타이밍 다이어그램을 도시한다. 하나의 실시형태에서, GPS AGC (예컨대 GPF AGC (2006A)) 는 GPS 및 GLONASS에 의해 공유되는 LNA (예컨대 LNA (201)) 의 이득을 제어할 수 있다. GPS AGC의 레이스 (race) 조건들뿐만 아니라 성능 열화를 피하기 위해, GLONASS AGC 전력 측정은 GPS AGC 동작 뒤에 일어날 수 있다. 예를 들어, 하나의 AGC 동작 기간 (2102) 동안, GPS AGC 동작 (2103) 이 수행될 수 있다. 결과적인 GPS AGC 잠금 후, GPS 스퍼 추정 (SE) (2105) 이 시작될 수 있다. 동시에, GLO DFE 동작 (2106) 및 GLO AGC 동작 (2107) 이 시작될 수 있다. 결과적인 GLO AGC 잠금 후, GLO SE 동작 (2109) 이 시작될 수 있다.

도 22는 예시적인 GPS AGC 동작 (2201) 을 도시한다. 과도 기간 (2202) 은 스퍼 추정 기간 (2203) 및 스퍼 제거 기간 (2204) 에 선행한다. 과도 기간 (2202) 은, 무효한 데이터를 포함하며, 하드웨어 리셋 또는 이득 변경 후에 발생한다. 그러므로, DFE 동작들은 과도 기간 (2202) 후에만 일어난다. 이 실시형태에서, GPS DFE는 스퍼 추정 (및 제거) 뿐만 아니라 DC 추정 (및 제거) 양쪽 모두를 포함할 수 있다. 스퍼가 DC에 가까울 때 문제가 될 수 있는 스퍼 추정부터 DC 추정까지의 간섭을 피하기 위해, DC 추정 기간 (2205) 는 스퍼 추정 기간 (2203) 뒤에 일어난다. DC 제거 기간 (2206) 은 DC 추정 기간 (2205) 을 뒤따른다. 따라서, 제 1 블록의 샘플들 (2210) 은 스퍼 추정에 사용될 수 있으며, 스퍼 제거를 가지는 제 2 블록의 샘플들 (2211) 은 DC 추정에 사용될 수 있고, 스퍼 및 DC 제거 양쪽 모두를 가지는 제 3 블록의 샘플들 (2212) (및 모든 후속 블록들의 샘플들) 은 AGC 전력 측정 기간 (2207) 동안 사용될 수 있다. 하나의 스퍼 추정 기간 (2203) 및 스퍼 제거 기간 (2204) 이 간결성을 위해 도 22에서 보이고 있다는 점에 유의한다. 따라서, SEC 유닛들 양쪽 모두가 사용될 때, 제 2 스퍼 추정 기간은 제 1 스퍼 추정 기간 (2203) 을 뒤따를 것이며, DC 추정 및 제거 기간은 제 2 스퍼 추정 기간 뒤 (즉 제 2 스퍼 제거 기간 동안) 에서만 시작될 것이다.

도 23은 예시적인 GLONASS AGC 동작 (2301) 을 도시한다. 과도 (무효 데이터) 기간 (2302) 은 스퍼 추정 기간 (2303) 및 스퍼 제거 기간 (2304) 에 선행한다. GLONASS DFE는 DC 추정 또는 제거를 가지지 않는다는 점에 유의한다. 그러므로, GLONASS AGC 전력 측정 기간은 스퍼 추정 기간 (2303) 이 완료된 후에 발생할 수 있다 (스퍼 추정이 인에이블된다고 가정함). 이 타이밍은 유리하게는 AGC 전력 측정으로 스퍼 간섭을 방지할 수 있다.

하나의 실시형태에서, GPS 및 GLONASS에 대한 스퍼 추정, 및 GPS에 대한 DC 추정은 하드웨어 리셋 후에 그리고 모든 AGC 전력 측정 전에 실행될 수 있다. 후속하여, 스퍼 및 DC 추정은 미리 결정된 수의 블록들 후에 주기적으로 반복될 수 있다. 하나의 실시형태에서, 미리 결정된 수의 블록들이 0으로 설정되면, 추정들은 한 번만 수행되고 반복되지 않는다. 주기가 1이면, 추정들은 매 블록마다, 또는 계속적으로 행해진다.

GPS 및 GLONASS AGC 동작들은 주기적으로 수행될 수 있다. 하나의 실시형태에서, 이들 동작들은 각각의 후속 AGC 동작 기간 동안 반복될 수 있다. 예를 들어 도 21을 다시 참조하면, 후속 AGC 기간 (2108) 동안, GPS AGC 동작 (2104) 은 GLONASS AGC 동작 (2109) 에 선행할 수 있다 (간결성을 위해 다른 동작들은 보이지 않음). 임의의 스퍼 또는 DC 추정이 그 시간에 계속 진행 중이면, 스퍼 또는 DC 추정기는 리셋되고 새 추정을 시작할 수 있다는 점에 유의한다.

듀얼 모드 인터페이스

다시 도 1을 참조하면, 듀얼 모드 인터페이스 (DMI) (104) 는 처리된 DFE 출력 신호들을 검색 엔진들 (105A) 및 추적 엔진들 (105B) 에 제공할 수 있다. 도 24는 디멀티플렉서 (DEMUX) (2402), 채널 선택 믹서들 (2403), 두 개의 적분 및 덤프 (I&D) 유닛들 (2404A 및 2404B), 제 1 스위치 매트릭스 (2405), 및 제 2 스위치 매트릭스 (2406) 를 포함한 예시적인 DMI (104) 를 도시한다. MUX (103) (전후 관계를 위해 보여짐) 는 두 16 MHz GPS 및 GLO 신호들을 함께 RF 칩 (110) 의 출력에서 다중화한다 (도 1 참조). 그러므로, DEMUX (2402) 는 이 두 개의 신호들을 기저대역 칩 (111) 의 입력에서 분리할 수 있다.

GLONASS는 14개의 채널들을 지원하는 FDMA 시스템이다. 채널 선택 믹서들 (2403) 은 GLONASS 신호들을 기저대역으로 (예컨대 DC에서 또는 실질적으로 DC에서) 하향 변환하는데 사용될 수 있다. 그 14개의 채널들의 중심 주파수들은 다음과 같다:

여기서 k는 -7, -6, -5,..., 5, 6이다.

GLONASS 채널 간격은 562.5 kHz이다. 하나의 실시형태에서, 국부 발진기 (LO) 주파수는 1581.67 Hz 이고, DMI 주파수는 20.05 MHz이다. 따라서, 채널 선택 믹서들 (2403) 의 각각의 앞에서의 입력 주파수는 다음과 같다:

여기서 k는 -7, -6, -5,..., 5, 6이다.

도 25는 편이를 위해 반송파 NCO (2503) 의 16 비트들을 이용하여 대략 250 Hz 해상도를 제공하는 예시적인 채널 선택 믹서 (2403A) 를 도시한다. 프로그래밍된 채널 주파수는 다음과 같이 계산될 수 있다:

여기서 f_in은 채널 선택 믹서 (2403) 에 대한 입력 샘플링 레이트 (예컨대 약 16 MHz) 이다.

곱셈기 (2501) 는 I/Q 신호들을 5 비트들에 의해 곱하고 그 곱을 양자화기 (QUAN) (2504) 에 제공한다. 도 12는 QUAN (2504) 를 위한 예시적인 구성을 도시한다. 이 실시형태에서, 크기 비트들만이 전력 결정을 위해 카운트된다는 점에 유의한다. 다시 말하면, 종래의 전력 결정에서, 부호 및 크기 양쪽 모두는 제곱되고 누산된다. 세 개의 레벨들만이 GLONASS에서 가능하기 때문에, 이 프로세스는 유리하게는 크기 비트들만을 카운트하고 이 정보를 곱셈기 (2501) 에 제공하는 것에 의해 단순화된다.

하나의 실시형태에서, 제 1 (즉 부호) 비트는 그것이 양이면 "0"과 동일하고 그것이 음이면 "1"과 동일하다. 크기는, 제 2 비트이며, QUAN (2504) 에서 임계치와 비교될 수 있다. 크기가 임계치보다 크면, 출력은 "1"이다. 그렇지 않으면, 출력은 "0"이다. 부호 및 크기는 함께 결합되어, 00=+1, 01=+3, 10=-1, 및 11=-3인 2-비트 형식 (부호, 크기) 을 이용한 4개의 레벨들을 나타낼 수 있다. 하나의 실시형태에서, QUAN (2504) 의 최적의 임계치는 29이다. 이 임계치는 제어 레지스터를 통해 프로그램가능할 수 있다.

적분 및 덤프 (I&D) 블록들 (2404A 및 2404B) 은 DEMUX (2402) 및 채널 선택 믹서 (2403) 의 출력들에 대해 16 MHz 대 8 MHz 데시메이션을 수행하는 2 비트 입력 (bit in) 및 3 비트 출력 (bit out) 모듈들로서 구현될 수 있다. 하나의 실시형태에서, GPS를 위한 하나의 I&D 블록 (2404A), 및 GLONASS를 위한 14개의 I&D 블록들 (2404B) (즉 각각의 채널 선택 믹서에 대해 하나의 I&D 블록) 이 있다. GLONASS는 1023 chips/ms의 GPS보다 낮은 칩핑 레이트, 즉 511 chips/ms를 가진다는 점에 유의한다. 그러므로, 하나의 실시형태에서, I&D (2404A) 는 I&D들 (2404B) 과는 다른 덤프 시간을 가질 수도 있다. 다른 실시형태에서, I&D (2404A) 및 I&D들 (2404B) 양쪽 모두는 고정된 2:1 비율, 예컨대 입력 16 MHz, 출력 8 MHz를 가질 수도 있다. 하나의 실시형태에서, 덤프 시간들은 프로그램 가능할 수 있고 소프트웨어에 의해 결정될 수 있다.

스위치 매트릭스 (2405) 는 각각의 검색 엔진에 대해 전체수의 경로들 (예컨대 15개 경로들: GPS용 1개 그리고 GLONASS용 14개) 로부터 원하는 신호를 생성하도록 구성될 수 있다. 하나의 실시형태에서, 스위치 매트릭스 (2405) 는 DEMUX (2402) 및 채널 선택 믹서들 (2403) 의 출력들을 수신하고 검색 엔진들을 위해 출력들 (SE_00_IN [3:0] 내지 SE_07_IN [3:0]) 을 선택하도록 구성될 수 있다. 하나의 실시형태에서, 스위치 매트릭스 (2405) 의 사이즈는 각각의 요소에 대해 4 비트들 및 16 MHz를 가지는 15x8일 수 있다.

스위치 매트릭스 (2406) 는 I&D들 (2404A 및 2404B) 의 출력들을 수신하고 추적 엔진들을 위해 출력들 (CORR_00_IN [5:0] 내지 CORR_15_IN [5:0]) 을 생성할 수 있다. 다른 실시형태에서, 채널 선택 믹서들 (2403) 은 추적 엔진들의 각각에 하드 와어이드될 수 있는데 왜냐하면 각각의 채널 선택 믹서가 임의의 채널로 프로그래밍될 수 있기 때문이다. 채널 선택 믹서들, 검색 엔진들, 및 추적 채널들의 최종 수는 하드웨어 비용에 기초하여 변경될 수도 있다는 점에 유의한다. 예를 들어, 하나의 실시형태에서, 14개의 채널 선택 믹서들 및 16개의 추적 엔진들이 사용될 수 있다.

도 26은 검색 엔진들 (105A) (도 1) 의 부분을 형성할 수 있는 예시적인 검색 엔진 (2600) 을 도시한다. 이 실시형태에서, 검색 엔진 (2600) 은 적분 및 덤프 (I&D) 유닛 (2601), 믹서 (2603), 양자화기 (2606), 상관기 (2607), 믹서 (2609), 코히어런트 적분 블록 (2612), 절대 값 블록 (2613), 비-코히어런트 블록 (2614), 및 MAX 블록 (2615) (이것은 검색 엔진 (2600) 의 출력을 제공한다) 을 포함할 수 있고, 모두가 직렬로 결합된다. 코드 NCO (2602) 는 입력들을 I&D (2601), 두 개의 반송파 NCO들 (2605 및 2611), 코히어런트 적분 블록 (2612), 및 비-코히어런트 적분 블록 (2614) 에 제공할 수 있다. 반송파 NCO들 (2605 및 2611) 은 그것들의 출력들을 sin/cos 테이블들 (2604 및 2610) 에 각각 제공하며, sin/cos 테이블 (2604 및 2610) 은 차례로 그것들의 출력들을 믹서들 (2603 및 2609) 에 각각 제공한다. 검색 엔진 (2600) (도 27에서 더 상세히 보여짐) 에 의해 수행되는 예시적인 동작들은, 적분/덤핑 (dumping), 코스 반송파 주파수와의 믹싱, 2 비트 양자화, 기준 코드와의 믹싱 및 상관, 미세 (fine) 반송파 주파수와의 믹싱, 코히어런트 적분 (데이터 시프트를 포함), 절대 값의 계산, 비-코히어런트 적분 (데이터 시프트를 포함), 및 최대 값의 계산을 포함한다.

하나의 실시형태에서, 상관기 (2607) 는 시프트 레지스터 지연 라인을 이용하여 구현될 수 있는데, 그것은 그것의 저장된 비트들을 코드 생성기 (2608) (즉 도 29 및 30을 참조하여 아래에서 설명되는 GPS 코드 생성기 (2608A) 또는 GLONASS 코드 생성기 (2608B)) 로부터 수신된 C/A 코드 비트들과 비교한다. 코드 생성기 (2608) 는 NMS (navigation message sequencer) 뿐만 아니라 위상 오프셋을 수신 (즉 아래에서 설명되는, 위상 선택기를 위한 G2 생성기의 특정한 출력들을 선택) 한다는 점에 유의한다. 하나의 실시형태에서, 상관기 (2607) 는 상관된 결과를 1 ms마다 제공할 수 있고 코히어런트 적분은 20 ms 미만 동안 수행될 수 있다 (그렇지 않으면, 코히어런트 적분은 데이터 신호에 연관된 비트 천이와 간섭할 수 있다).

하나의 실시형태에서, NMS는 더 높은 감도 포착 모드를 허용할 수 있다. 구체적으로는, 데이터 비트들의 비트 경계 및 극성이 알려질 때, 더 긴 코히어런트 적분이 수행될 수 있다. 신호 대 잡음 비 (SNR) 는 논코히어런트 적분에 비하여 코히어런트 적분에 의해 더 효율적으로 부스트 (boost) 된다 (왜냐하면 코히어런트 적분에 대한 잡음이 시간이 지남에 따라 제거되지만, 논코히어런트 적분의 경우에는 아니기 때문이다) 는 점에 유의한다. 그러므로, 적분을 위해 설정된 시간을 고려하면, 코히어런트 적분은 통상적으로 비-코히어런트 적분보다 선호된다. 그 결과, 비트 극성이 알려지 (고 NMS에 의해 제공된다) 면, 코드 생성기 (2608) 에 의한 C/A 코드 출력은 2607에 의해 상관되기 전에 비트들의 극성에 의해 변조 (modulate) 될 수 있으며, 이에 의해 더 긴 코히어런트 적분이 코히어런트 적분 블록 (2612) 에 의해 수행되는 것을 허용한다.

GLONASS용의 코드 주파수가 GPS의 주파수의 절반이기 때문에, GLONASS용의 (I&D 블록 (2601) 에 연관되는) 제 1 적분 및 덤프의 출력 샘플링 레이트는 GPS의 출력 샘플링 레이트의 절반이라는 점에 유의한다. 예를 들어, ½ 칩 해상도의 경우, 출력 샘플링 레이트는 GPS에 대해 2 MHz이고 GLONASS에 대해 1 MHz이다. ¼ 칩 해상도의 경우, 출력 샘플링 레이트는 GPS에 대해 4 MHz이고 GLONASS에 대해 2 MHz이다.

신호가 코스 도플러 와이퍼 (즉 믹서 (2603)) 뒤의 양자화기 (2606) 에 의해 다중 비트들에서부터 2 비트들로 양자화될 수 있다. 하나의 최적화된 2-비트 양자화 임계치는 입력 신호의 평균제곱근 (RMS) 과 동일하다. 다른 잡음 형상이 I&D 블록 (2601) 의 출력 신호 사이즈를 변화시킬 수도 있다는 점에 유의한다. LPF (402) 및 BPF (404) (도 4) 의 사용은 잡음 전력 스펙트럼을 변경시킬 수도 있다. 잡음 형상을 변화시킬 수 있는 DFE_GPS (102A) 의 네 가지 구성들은 다음과 같다: ADC (208A) 가 64 MHz에서 실행하며, LPF (402) 가 사용되고, BPF (404) 가 사용된다; ADC (208A) 가 64 MHz에서 실행하며, LPF (402) 가 사용되고, BPF (404) 가 바이패스된다; ADC (208A) 가 32 MHz에서 실행하며, LPF (402) 가 바이패스되고 BPF (404) 가 사용된다; ADC (208A) 가 32 MHz에서 실행하며, LPF (402) 는 바이패스되고 BPF (402) 는 바이패스된다.

한편, ½ 또는 ¼ I&D 동작 모드는 I&D 블록 (2601) 의 출력 사이즈의 RMS에 영향을 줄 수도 있다. 그러므로, I&D 블록 (2601) 은 다음 네 개의 동작 모드들을 가질 수 있다: GPS ½ 칩 모드에서, I&D 블록 (2601) 은 16 MHz 대 2 MHz 변환 (8:1 데시메이션) 을 수행할 수 있으며; GPS ¼ 칩 모드에서, I&D 블록 (2601) 은 16 MHz 대 4 MHz 변환 (4:1 데시메이션) 을 수행할 수 있으며; GLO ½ 칩 모드에서, I&D 블록 (2601) 은 16 MHz 대 1 MHz 변환 (16:1 데시메이션) 을 수행할 수 있고; GLONASS ¼ 칩 모드에서, I&D 블록 (2601) 은 16 MHz 대 2 MHz 변환 (8:1 데시메이션) 을 수행할 수 있다.

도 27은 GPS용의 예시적인 코드 생성기 (2608A) (도 26의 코드 생성기 (2608) 의 부분을 형성하는 코드 생성기 (2608A)) 를 도시한다. 이 실시형태에서, 코드 생성기 (2608A) 는 G1 코드를 생성하기 위한 G1 생성기 (2701), G2 코드를 생성하기 위한 G2 생성기 (2702), 초기화 블록 (2903), 위상 선택기 (2704), 및 XGi C/A 코드를 생성하기 위한 가산기 (2705) 를 포함한다. 위상 선택기 (2704) 에서, S1 및 S2는 G2 생성기 (2702) 의 시프트 레지스터 (2712) 의 어느 비트들이 각각의 에포크 (epoch) 에서의 G2i 출력을 만들기 위해 가산되는지를 나타낸다는 점에 유의한다. S1 및 S2는 상이한 위성들에 대해 다르다는 점에 더 유의한다. 예를 들어, PRN 1은 G2i 비트를 형성하기 위해 시프트 레지스터 (2712) 로부터의 비트들 2 및 6을 가산함으로써 생성될 수 있는 반면, PRN 2는 G2i 비트를 형성하기 위해 비트들 3 및 7을 가산함으로써 형성될 수 있다. XGi C/A 코드는 다음에 의해 만들어질 수 있다:

a. 초기화 블록 (2703) 을 이용하여 모두 1들로 G1 생성기 (2701) 및 G2 생성기 (2702) 에서 시프트 레지스터들 (2711 및 2712) 양쪽 모두를 로딩.

b. 모든 XOR 연산들로부터의 합들을 계산하여 현재 에포크에 대한 출력 비트를 결정.

c. G1 생성기 (2701) 및 G2 생성기 (2702) 의 레지스터들 양쪽 모두를 오른쪽으로 하나의 요소만큼 시프트. 시프트 바로 전으로부터 적절히 계산된 비트들로 G1 생성기 (2701) 및 G2 생성기 (2702) 의 가장 왼쪽 요소들을 로딩.

d. 단계 2로 되돌아감.

GPS용의 C/A 코드 시퀀스들은 두 개의 PRN 시퀀스들 (G1 및 G2) 을 배타적논리합 (XORing) 함으로써 결합된다. 코드 주파수는 약 1.023 MHz이다. 하나의 실시형태 (도 27에 보임) 에서, G1 및 G2를 생성하는 LFSR들에 대응하는 다항식들은 다음과 같다

도 28은 GLONASS용의 예시적인 코드 생성기 (2608B) (코드 생성기 (도 26에, 2608) 의 부분을 형성하는 코드 생성기 (2608B)) 를 도시한다. 이 실시형태에서, 코드 생성기 (2608B) 는 G1/CA 코드를 생성하기 위한 G1 생성기 (2801), G2 (유휴) 코드를 생성하기 위한 G2 생성기 (2802), 초기화 블록 (2803), 및 위상 선택기 (2804) 를 포함한다. 위상 선택기 (2804) 에서, S1 및 S2는 G2 생성기 (2802) 의 시프트 레지스터 (2812) 의 어느 비트들이 각각의 에포크에서의 G2i (유휴) 출력을 만들기 위해 가산되는지를 나타낸다는 점에 유의한다.

도 28에 도시된 코드 생성기 (2608B) 의 구성에서, C/A 코드 시퀀스는 G1에만 의존할 수 있고, 코드 주파수는 511 kHz일 수 있다. 하나의 실시형태에서, G1 및 G2를 생성하는 LFSR들에 대응하는 다항식들은 다음과 같다

GLONASS를 위한 코드 시퀀스는 1 ms 지속시간을 갖는 511개 칩들이다. 코드 시퀀스는 9-스테이지 최대 길이 시프트 레지스터 (MLSR) 에 의해 생성될 수 있다. 생성 다항식

및 모든 초기 상태들은 (초기화 블록 (2803) 을 이용하여) 1로 설정된다. 하나의 실시형태에서, 코드 생성기 (2608B) 는 재구성가능 코드 생성기 (2608A) 를 이용하여 구현될 수 있다.

도 29는 예시적인 GLONASS 데이터 시퀀스 생성을 도시한다. 라인 2901은 주기 T = 10 ms를 갖는 클록 펄스들을 보여주며; 라인 2902는 사형 (meander) 신호들 (T = 10 ms) 을 보여주며; 라인 2903은 상대 코드 (T = 20 ms) 에서의 데이터 비트들을 보여주며; 라인 2904는 쌍-이진 (bi-binary) 코드 (T = 10 ms) 에서의 데이터 비트들을 보여주고; 라인 2905는 시간 마크 비트들 (T = 10 ms) 을 보여준다. 도 29에서, 각각의 스트링은 1.7 초의 내비게이션 데이터 및 0.3 초의 시간 마크 시퀀스로 구성된다. 하나의 실시형태에서, 20 ms 주기를 갖는 85개의 데이터 비트들은 매 10 ms마다 극성을 변경하는 사행 시퀀스에 의해 변조될 수 있다. 이 극성 변경은 10 ms의 효과적인 데이터 비트 지속시간을 초래한다. 마지막 0.3 초는 각각의 비트가 10 ms의 길이인 30개의 비트들로 구성되는 시간 마크 시퀀스이다. 시간 마크 패턴의 30개 비트들은, 이 경우,

[111110001101110101000010010110]이다.

추적 엔진들 및 사전-상관 잡음 추정기들

도 30은 수신기 내의 예시적인 코드 추적 루프 (3000) 를 도시한다. 이 실시형태에서, 추적 루프 (3000) 는 직교 상관기 블록 (quadrature correlator block; 3001), 동위상 상관기 블록 (in-phase correlator block; 3002), 코드 생성기 (3003), 판별기 (3004), 코드 루프 필터 (2705), 코드 클록 생성기 (3006) 를 포함한다.

코드 생성기 (3003) 는 특정한 시퀀스 파라미터들 및 PRN 클록 신호 (3018) 에 기초하여, 특정 위성의 PRN 코드 시퀀스에 연관된 PRN 코드 시퀀스를 국부적으로 생성하도록 구성된다. 코드 생성기 (3003) 는 연관된 위성 신호에 관하여 빠른 정도들 내지 늦은 정도의 범위의 PRN 코드 시퀀스의 복수의 위상-시프트된 버전들을 생성할 수도 있다.

하나의 실시형태에서, 코드 생성기 (3003) 는 PRN 코드 시퀀스의 VE (very early) (3040-2), E (early) (3040-3), P (prompt) (3040-4), L (late) (3040-5), 및 VL (very late) (3040-6) 위상에 대응하는 5개의 PRN 신호들 (3040) (3040-2 내지 3040-6) 을 생성한다. 예를 들어, VE (very early) (3040-2) 신호는 P (prompt) (3040-4) 신호로부터 0.75 칩 타임들만큼 오프셋 될 수 있으며; 대칭적으로, VL (very late) (3040-6) 신호는 P (prompt) (3040-4) 신호로부터 0.75 칩 타임들만큼 오프셋 될 수도 있다. E (early) 신호 (3040-3) 는 시간적으로 P (prompt) 신호 (3040-4) 에 대해 0.25 칩 타임들만큼 이를 수도 있는 반면, L (late) 신호 (3040-4) 는 P (prompt) 신호 (3040-4) 에 대해 0.25 칩 타임들만큼 늦을 수도 있다. P (prompt) 신호 (3040-4) 의 타이밍은 대응하는 위성 신호를 위한 코드 추적 루프 (2700) 내의 현재의 타이밍 및 위상 추정치에 대응한다.

동위상 상관기 블록 (3002) 은 PRN 신호들 (3040) 및 동위상 신호 i(n) (3012), 이를테면 스위치 매트릭스 (2406) 로부터 출력되는 동위상 성분을 수신한다. 동위상 상관기 블록 (3002) 은 동위상 입력 i(n) (3012) 및 PRN 신호들 (3040) 에 기초하여 동위상 상관 샘플들 (3014) 을 생성하도록 구성된다. 예를 들어, 동위상 상관 샘플들 (3014) 은 동위상 신호 i(n) (3012) 및 매우 이른 PRN 신호 (3040-2) 사이의 상관 함수에 대응하는 IVE (in-phase, very early) 신호를 포함할 수도 있다.

직교 상관기 블록 (3001) 은 PRN 신호들 (3040) 및 직교 신호 q(n) (3011), 이를테면 스위치 매트릭스 (2406) 로부터 출력되는 직교 성분을 수신한다. 직교 상관기 블록 (3001) 은 직교 신호 q(n) (3011) 및 PRN 신호들 (3040) 에 기초하여 직교 상관 샘플들 (3013) 을 생성하도록 구성된다.

직교 상관 샘플들 (3013) 및 동위상 상관 샘플들 (3014) 은 판별기 (3004) 에 송신된다. 이들 상관 샘플들을 이용하여, 판별기 (3004) 는 동위상 입력 i(n) (3013) 및 프롬프트 PRN 신호 (3040-4) 사이의 위상 차이들을 검출하도록 구성된다. 판별기 (3004) 는 판별기 출력 신호 (3015) 를 생성하는데, 이 신호는 프롬프트 PRN 코드 (3040-4) 의 위상이 입력 i(n) (3013) 보다 앞서는지, 뒤지는지, 또는 그것과 나란한지를 나타낸다. 다르게 말하면, 판별기 출력 신호 (3015) 는 코드 생성기 (3003) 에 의해 국부적으로 생성된 PRN 코드 시퀀스와 수신기의 안테나에서 수신된 위성 신호 사이의 위상 차이를 나타낸다.

판별기 출력 신호 (3015) 및 레이트 지원 신호 (rate aiding signal; 3016) 는 코드 루프 필터 (3005) 내에서 결합되어 코드 클록 제어 신호 (3016) 를 생성한다. 하나의 실시형태에서, 레이트 지원 신호 (3016) 는 연관된 위성 신호로부터 포착된 코스 타이밍 신호에 대응한다. 코드 루프 필터 (3005) 는 판별기 출력 신호 (3015) 에 대한 저역-통과 동작을 구현하도록 구성되어야 한다.

코드 클록 (3006) 은 PRN 클록 신호 (3018) 를 코드 클록 제어 신호 (3016) 에 기초하여 생성한다. 코드 클록 생성기 (3006), 코드 생성기 (3003), 직교 상관기 블록 (3001), 동위상 상관기 블록 (3002), 판별기 (3004), 및 코드 루프 필터 (3005) 는 동위상 입력 i(n) (3012) 의 인입 코드 시퀀스의 위상 정렬을 추적하도록 구성된 부궤환 제어 루프를 형성한다. 코드 추적 루프 (3000) 가 입력 i(n) (3012) 을 적절히 추적할 때, 프롬프트 PRN 신호 (3040-4) 에 대한 천이 (transition) 들은 i(n) (3012) 신호 내의 천이들과 위상 정렬된다. 수신된 PRN 시퀀스 (동위상 입력 i(n) (3012)) 및 국부 발생된 PRN 시퀀스 사이의 위상 차이들은 판별기 출력 신호 (3015) 및 코드 클록 제어 신호 (3016) 에 반영되며, 코드 클록 제어 신호는 코드 클록 생성기 (3006) 및 결과적인 PRN 클록 신호 (3018) 의 위상을 제어한다. PRN 클록 신호 (3018) 의 위상은 국부 발생된 PRN 시퀀스의 위상을 결정한다. 코드 클록 생성기 (3006) 는 특정 구현 요건들에 따라, 주파수 조정, 위상 조정, 또는 주파수 및 위상 조정 양쪽 모두를 이용하여, PRN 클록 신호 (3018) 를 조정함으로써 코드 클록 제어 신호 (3016) 에서 나타내어진 위상 차이들을 보상할 수도 있다.

국부 발생된 PRN 시퀀스가 동위상의 수신된 PRN 시퀀스에 앞서는 경우, 판별기 출력 신호 (3015) 는 양의 위상 차이를 나타내어, 코드 클록 생성기 (3006) 가 PRN 클록 신호 (3018) 를 그에 따라 조정 (주파수 감소, 위상 시프트 감소) 하게 한다. 국부 발생된 PRN 시퀀스가 동위상의 수신된 PRN 시퀀스에 뒤쳐지는 경우, 판별기 출력 신호 (3015) 는 음의 위상 차이를 나타내어, 코드 클록 생성기 (3006) 가 PRN 클록 신호 (3018) 를 그에 따라 조정 (주파수 증가, 위상 시프트 증가) 하게 한다. 하나의 실시형태에서, 입력들 q(n) (3011) 및 i(n) (3012) 은 코드 추적 루프 (3000) 내에 위상 정렬된 상태로 도달한다, 그러나, 직교 신호 q(n) (3011) 은 ADC 내에서 i(n) (3012) 으로부터 90도 오프셋으로 샘플링된다. 당업자들은 수신된 PRN 코드 시퀀스 및 국부 발생된 PRN 코드 시퀀스 사이의 위상 차이의 특정한 임계치가 부궤환 제어 루프에서의 적절한 위상 잠금을 저하시키지 않고서도 정상 동작 동안 임의의 시간에 존재할 수도 있다는 것을 인식할 것이다.

판별기 출력 신호 (3015) 는 PRN 클록 신호 (3018) 및 동위상 입력 i (n) (3012) 사이의 위상 오차 추정치를 나타낸다. 이 위상 오차 추정치는 동위상 입력 i(n) (3012) 의 위상 및 주파수를 추적하기 위해 코드 클록 생성기 (3006) 를 조정하는데 사용된다. 반송파 정보, 이를테면 GPS 반송파에서의 도플러 시프트들에 기초한 변경의 의사거리 레이트 (pseudorange rate) 는 잡음 성능과 동적 성능 사이의 유익한 절충을 구현하기 위해 코드 루프 필터 (3005) 의 대역폭을 조정하는데 사용될 수도 있다. 반송파 정보는 레이트 지원 신호 (3016) 를 통해 전달될 수 있다.

도 31은 추적 엔진 (3200) (도 32를 참조하여 설명됨), 코드 추적 루프 (3000) 및 코드 생성기 (3303) (도 30을 참조하여 설명됨), 및 6-탭 생성기 (4100) (도 41을 참조하여 설명됨) 사이의 예시적인 관계를 도시한다. 도 31에 도시된 바와 같이, 6-탭 생성기 (4100) 는 코드 생성기 (3003) 에 포함되며, 차례로 코드 생성기는 코드 추적 루프 (3000) 에 포함되며, 차례로 코드 추적 루프는 추적 엔진 (3200) 에 포함된다. 이들 구성요소들 간이 특정 커플링은 도 30, 도 32, 및 도 41을 참조하여 설명된다는 점에 유의한다.

검색 엔진들 (105A) 에 의한 GPS 및/또는 GLONASS 위성들의 포착 후에, 추적 엔진들 (105B) 은 연속 실시간 포지션 결정을 제공하기 위하여 시야에서 식별된 위성들의 각각을 추적할 수 있다. 하나의 실시형태에서, GPS 추적 엔진 및 GLONASS 추적 엔진들 (그것들은 추적 엔진들 (105B) 의 부분을 형성한다) 은 실질적으로 유사한 구성요소들을 가질 수 있다. GPS 및 GLONASS 추적 엔진들 사이의 차이들은 아래에서 더 상세히 설명된다.

위에서 언급된 바와 같이, GLONASS는 CDMA 시스템 대신에 FDMA 시스템을 사용한다. 그러나, 듀얼 모드 인터페이스 (104) 의 채널 믹서들에서의 채널 주파수 오프셋들이 제거될 수 있기 때문에, GPS 및 GLONASS 위성들을 추적하기 위한 동일한 입력 샘플링 레이트 및 데이터 비트-폭이 사용될 수 있다. GLONASS는 GPS와 동일한 내비게이션 비트 지속시간 (20 ms/비트) 을 가지지만, 이들 내비게이션 비트들은 10 ms 사행 시퀀스로 모듈-2 (Module-2) 변조된다. 그 사행 시퀀스는 10 ms 비트 천이들을 초래하고, 이 비트 천이들은 스트링 싱크 (string sync) 가 검출되기 전에 FLL (Frequency Lock Loop) 및 DLL (Delay Lock Loop) 에 대한 코히어런트 적분 시간을 제한한다. GLONASS는 2배의 C/A 칩 지속시간 (약 2 ㎲) 를 가지며, 이는 GPS보다 미터들에서의 더 큰 코드 위상 오차가 생기게 한다는 점에 추가로 유의한다.

도 32는 하드웨어 기반 상관기 (3210) 및 펌웨어-기반 GML 알고리즘 (3211) 을 포함하는 예시적인 추적 엔진 (3200) 을 도시한다. 이 실시형태에서, 상관기 (3210) 는 믹서 (3201), 적분 및 덤프 (I&D) 블록 (3204), 믹서 (3205), 및 I&D 블록 (3208) 를 포함하고, 모두가 직렬로 결합된다. 코드 NCO (3203) (예컨대 32 비트) 는 그것의 출력을 코드 생성기 (3202) 에 제공할 수 있으며, 차례로 코드 생성기는 그것의 출력을 믹서 (3201) 에 제공한다. 반송파 NCO (3207) (예컨대 24 비트) 는 그것의 출력을 sin/cos 테이블 (3206) 에 제공할 수 있으며, sin/cos 테이블은 차례로 그것의 출력을 믹서 (3205) 에 제공한다. 소극화기 (Depolarizer) (3209) 는, GML (3211) 의 부분이며, I&D 블록 (3208) 에 의해 출력된 결과들을 소극될 수 있다. 이들 분극된 (polarized) 결과들은 추적 제어, DLL, FLL, 비트 경계 결정, 시간 마크 결정, 및 데이터 비트 추출을 제공하기 위해 (소프트웨어에 의해) 사용될 수 있다. 소프트웨어가 코드 주파수를 코드 NCO (3203) 에 그리고 도플러 주파수를 반송파 NCO (3207) 에 제공할 수 있다는 점에 유의한다. 하나의 실시형태에서, 상관기 (3210) 는, 코드 생성기 (3202) (예컨대 GPS 코드 생성기 (2608A) (도 29), 및 GLONASS 코드 생성기 (2608B) (도 30) 참조) 를 제외하면, GPS에 대해 그리고 GLONASS에 대해 동일할 수 있다.

GPS 신호는 열 잡음에 빠지게 된다. 예를 들어, 전형적인 신호 전력은 -130 dBm 미만인 반면, (1 MHz의 대역폭 위의) 열 잡음은 일반적으로 약 -110 dBm이다. 잡음 전력은 신호의 상대 품질을 결정하기 위해 측정될 수 있다는 점에 유의한다. 도 33에 도시된 하나의 실시형태에서, 이 기능을 제공하기 위해, 사전-상관 GPS 잡음 추정기 (3301) 및 사전-상관 GLONASS 잡음 추정기 (3302) 가 상관 전에 잡음 전력을 측정하는데 사용될 수 있다. 사전-상관 GPS 잡음 추정기 (3301) (즉 추적 엔진 (3200) 의 상관기 (3210) 앞에 있음) 는 모든 GPS 추적 채널들 (I&D (2404A) 의 출력들) 에 의해 공유될 수 있다는 점에 유의한다. 그 반면, 사전-상관 GLONASS 잡음 추정기 (3302) 는 멀티플렉서 (미도시) 로 입력 (I&D (2404B) 로부터의 출력들 중 하나) 을 선택하는 것에 의해 특정 GLONASS 채널로 튜닝될 수 있다.

하나의 실시형태에서, 종래의 잡음-탭-기반 잡음 추정기들은 추적 엔진 (3200) 에서 추적 채널들 내부에 유지될 수 있다. 다시 말하면, 종래의 추적 엔진은 인입 신호와 상관하기 위해 각각의 탭이 상이한 코드 위상을 위한 것인 복수의 탭들을 포함할 수 있다. 데이터 잠금 루프가 작용하기 위해 (이에 의해 정확한 로케이션 결정을 허용하기 위해), 프롬프트 탭, 이른 탭, 및 늦은 탭이 사용될 수 있다. 이 구성에서, 프롬프트 탭 값이 가장 높은 값 (전력) 이고, 이른 및 늦은 탭들의 값들이 균형이 맞는다면, 추적은 양호한 것으로 특징짓는다. 하나의 실시형태에서, 프롬프트 탭으로부터 몇몇 칩들 떨어져 잡음 탭이 또한 제공될 수 있다. 이 잡음 탭의 값은 무시할 수 있어야 하고 신호 대 잡음 비 (SNR) 를 계산하는데 사용될 수 있다. SNR은 데이터 잠금 루프를 조정하기 위해 프롬프트, 이른, 및 늦은 탭들의 값들과 함께 사용될 수 있다. 유감스럽게도, 이 SNR 계산은 늦게 도달하는데 그것이 비교적 느린 상관 (각각의 ms가 하나의 측정만을 제공된다) 을 뒤따르기 때문이다. 그러므로, 수 밀리 초가 안정한 데이터 잠금 루프를 제공하기 위해 필요할 수도 있다. (GPS 및 GLONASS를 위한) 사전-상관 잡음 추정기들 (3301 및 3302) 은 대부분의 조건들 하에서 고속 SNR 계산을 용이하게 할 수 있다.

사전-상관 잡음 추정기들 (3301 및 3302) 이 잡음-탭 기반 잡음 추정기보다 협 대역 간섭에 더 취약할 수도 있는데, 잡음-탭 기반 잡음 추정기가 상관 출력에 대한 간섭의 영향을 반영하지 않기 때문이라는 점에 유의한다. 그러므로, 위에서 언급했듯이, 하나의 실시형태에서, 종래의 잡음-탭 잡음 추정기들은 시스템 내에 유지될 수 있다. 이 경우, 사전-상관 잡음 추정기들 (3301 및 3302) 은 종래의 잡음 추정기들을 보상하고 성능을 향상시키는데 사용될 수 있다.

도 34는 예시적인 GPS 사전-상관 잡음 추정기 (3301) 를 도시한다. 입력 신호는 I 및 Q 성분들을 갖는 8 MHz 신호일 수 있다. 합산 블록 (3402) 및 덤프 블록 (3402) 은 고정된 비율의 8:1 적분-및-덤프 동작을 수행하여 대역 외 잡음을 제거할 수 있다. 덤프 블록 (3402) 의 출력들은 절대값 블록들 (3403A 및 3403B) 에 제공된다. 절대값 블록들 (3403A 및 3403B) 의 출력들은 가산기 (3404) 에 의해 함께 가산될 수 있다. 다른 합산 블록 (3405) 및 덤프 블록 (3406) 은 가산기 (3404) 의 출력에 대한 적분-및-덤프 동작을 수행할 수 있다. 이 실시형태에서, 덤프는 1 ms 클록에 의해 구동될 수 있다. 각각의 덤프에서의 누산 횟수는 덤프 마다 다를 수 있다 (비율 카운트: 1) 는 점에 유의한다.

하나의 실시형태에서, 합산 블록 (3405) 은 각각의 덤프의 정확한 카운트를 제공하기 위해 카운터를 포함할 수 있다. 이 카운트 값뿐만 아니라 덤프 블록 (3406) 에 의해 생성된 누산기 출력은 정확한 평균을 계산하기 위해 GML (3211) (도 32) 에 전달될 수 있다. 다르게는,

의 공칭 값은 카운트 값을 근사화할 수 있으며, 여기서

는 기저대역에서의 클록 레이트 (예 16 MHz) 이다. GPS 잡음 추정기 (3301) 의 출력은 추정된 잡음 전력을 계산하기 위해 1 ms마다 GML (3211) 에 전달될 수 있다. 상이한 GPS 위성들이 동일한 주파수 대역을 점유하기 때문에, 하나의 GPS 잡음 추정기 (3301) 만이 모든 GPS 추적 채널들을 위해 필요하다는 점에 유의한다.

도 35는 예시적인 GLONASS 사전-상관기 잡음 추정기 (3302) 를 도시한다. GLONASS 잡음 추정기 (3302) 는 GPS 잡음 추정기 (3301) 와는 동일한 구성요소들을 포함하지만, 중간 블록들에 대해 상이한 데시메이션 비율들 및 비트 폭들을 가진다는 점에 유의한다.

GLONASS가 FDMA 시스템이기 때문에, 하나의 GLONASS 잡음 추정기 (3302) 는 (채널 주파수 오프셋 제거 후에) 모든 채널마다 제공될 수 있다. 하나의 자원-효율적인 실시형태에서, GLONASS용 하나의 사전-상관 잡음 추정기 (3302) 는 모든 액티브 GLONASS 채널들과 함께 사용하기 위해 시간 공유될 수 있다. 이 실시형태는 안정한 측정치인 잡음 전력에 의존한다. 다시 도 33을 참조하면, MUX (3303) 는 원하는 채널을 선택하고 그 채널 상의 신호를 사전-상관 잡음 추정기 (3302) 에 전달할 수 있다. 하나의 실시형태에서, 카운터는 누산 횟수를 카운트하기 위한 누산기 (3405) 의 부분으로서 포함될 수 있다. 이 카운트는 적분 시간이 상이한 채널들 간에 차이가 있다면 적절한 정규화를 보장할 수 있다.

GPS 사전-상관 잡음 추정기 (3301), GLONASS 사전-상관 잡음 추정기 (3302), 및 추적 엔진들 (105B) 에서의 종래의 탭들의 결과들은 백색 잡음만이 존재하는지 여부 (예컨대 사전-상관 잡음 추정기 및 종래의 탭들로부터의 결과들이 실질적으로 동일한 경우), 간섭자 (interferer) 이 존재하는지 여부 (예컨대 사전-상관 잡음 추정기 및 종래의 탭들의 결과들이 상이한 경우), 및 어느 위성 (들) 이 역가중되어 (de-weighted) 야 하는지 또는 어쩌면 로케이션 결정을 위해 심지어 사용되지 않아야 하는지를 결정하는데 사용될 수 있다. 하나의 실시형태에서, 두 개의 잡음 측정치들 사이의 차이는 상당한 간섭이 존재하는지를 결정하기 위해 임계치와 비교될 수 있다. 다른 실시형태에서, 이 정보는 대응하는 위성이 열화된 품질에 기인하여 사용자 포지션을 결정하는데 사용되는 것으로부터 배제되어야 하는지 여부를 결정하기 위해, 추정된 신호 전력과 결합될 수 있다.

도 36 및 도 37은 사전-상관 잡음 추정기 (예컨대 GPS 사전-상관 잡음 추정기 (3301) 또는 GLONASS 사전-상관 잡음 추정기 (3302)) 및 종래의 잡음-탭 추정기에 대한 추정된 잡음 전력 대 시간의 예시적인 시뮬레이션 그래프들을 각각 도시한다. 이들 시뮬레이션들에서, 총 800회의 관측들이 계속적으로 기록된다. 도 36 및 도 37을 비교하면 드러나 보이는 바와 같이, 사전-상관 잡음 추정기는 종래의 잡음-탭 추정기에 비하여 훨씬 더 안정적인 추정을 제공할 수 있다. 안정적인 잡음 전력 추정을 제공하는 것은 GML이 정확한 C/N0 추정을 신속하게 획득하는 것을 허용할 수 있다.

플렉시블 6-탭 생성기

종래의 생성기는 각각의 추적 채널에서 4 탭들인 E (early), P (prompt), L (late), 및 N (noise) 을 지원한다. 이 생성기에서, 최소 탭 간격은 2, 4, 및 8 MHz의 시프트 레지스터 레이트 (SRR) 에 대해 각각 1/2, 1/4, 및 1/8 칩이다. 개선된 추적 엔진의 하나의 특징에 따라, 6-탭 생성기가 포함될 수 있다.

6-탭 생성기는 유리하게는 다중경로 완화 가능한 더블 델타 (DD) 지연 잠금 루프들이 GML에 포함될 때 사용될 수 있다. 하나의 실시형태에서, 1^번째 - 5^번째 탭들 (즉 VE (very early), E (early), P (prompt), L (late), 및 VL (very late)) 이 판별기를 형성하는데 사용될 수 있고, 6^번째 탭은 잡음 탭으로서 사용될 수 있다.

도 38은 진보된 더블-델타 코드 판별기를 지원하는 예시적인 6-탭 코드 생성기 (3800) 를 도시한다. 이 실시형태에서, 코드 NCO (3203) (전후 관계를 위해 보여짐) 는 프롬프트 탭에 대한 순시 코드 위상을 카운트할 수 있다. 그것의 캐리 (carry) (예컨대 1 비트 캐리) 는 CA 코드 생성기 (3202) (또한 전후 관계를 위해 보여짐) 를 구동하여 9-스테이지 시프트 레지스터 (3207) 에서 버퍼링되는 코드 시퀀스를 생성한다. 시프트 레지스터 (3807) 에서의 중간 비트 (채움 패턴으로 보여짐) 는 프롬프트 탭에 대한 현재의 코드 비트 (코드 P) 를 저장할 수 있다. 모든 다른 탭들의 코드 시퀀스들은 프롬프트 탭의 코드 시퀀스를 참조하여 생성된다. 그것들의 코드 위상들 (코드들 N, VE, E, L, 및 VL) 은 프롬프트 탭 코드 위상 및 상대 탭 간격 (RTS) (이것은 소프트웨어에 의해 결정됨) 에 기초하여 계산될 수 있다. 계산된 코드 위상들 그 다음 시프트 레지스터 (3807) 에서 적절한 비트들을 선택하여 적절한 칩들을 출력하기 위한 어드레스들로서 사용될 수 있다. 종래의 탭 생성기는 칩 샘플들을 저장한다는 점에 유의한다. 그러므로, 6-탭 생성기 (3800) 는 유리하게는 저장 자원들을 최소화할 수 있다.

도 39는 32 비트 주파수 신호를 수신하고 멀티플렉서 (3902) 에 대한 입력을 생성하는 가산기 (3901) 를 포함한 예시적인 코드 NCO (3201) 를 도시한다. 멀티플렉서 (3902) 에 대한 다른 입력은 8 비트 위상 신호이다. 멀티플렉서 (3902) 는 그것의 출력 (NCO를 초기화하거나 또는 NCO를 증분들에 의해 업데이트하기 위해 GML에 의해 생성되는 SET 신호에 의해 선택됨) 을 32 비트 NCO 레지스터 (3903) 에 제공할 수 있다. 코드 NCO (3903) 의 1 비트 캐리 신호는 CA 코드 생성기 (3202) 의 클록을 구동하는데 사용된다. NCO 레지스터 (3903) 의 출력은 가산기 (3901) 뿐만 아니라 절단 블록 (3803) 에 제 2 입력으로서 제공된다. 절단 블록 (3803) 은 코드 위상을 그것의 5 최대 유효 비트들 (MSB) (그것은 31/32 칩 해상도를 제공한다) 까지 절단한다. 이 구성에서, 시프트 레지스터 (3807) 는 캐리 신호에 의해 효과적으로 클록킹될 수 있다, 즉 콘텐츠는 새 칩이 생성될 때마다 시프트될 수 있다.

"프롬프트" 탭 (즉 프롬프트 포지션 (3910)) 에서의 칩은 기준으로서 임의의 주어진 시간에 레지스터 (3807) 의 중앙 (멀티플렉서 (3806A) 에서 0으로 색인됨) 에 저장된다. 그의 칩의 분수 코드 위상은 32-비트 NCO 레지스터 (3903) 에 저장된다. 임의의 다른 탭의 코드 위상은 프롬프트 탭에 대한 상대 탭 간격 (RTS) 및 절단 블록 (3803) 에 의해 출력되는 프롬프트 탭 코드 위상 (도 39에서, RTS:N) 을 이용하여 가산기 (3801A) 에 의해 계산될 수 있다. 계산된 코드 위상은 그 다음 플로어 블록 (3805A) 에 의해 플로어링되며 (즉 플로어 블록 (3805A) 은 가산기 (3804A) 에 의해 생성된 합의 정수 부분만을 이용한다), 그 다음 플로어된 값은 시프트 레지스터 (3807) 로부터 원하는 칩을 (MUX (3806A) 를 통해) 선택하기 위한 어드레스로서 사용된다. RTS 값들 (N=잡음, VE=매우 이른, E=이른, L=늦은, 및 VL=매우 늦은) 은 s3.5 형식이고 P 탭 분수 코드 위상의 상위 5 비트들은 u0.5로 형식화되어서, 탭 간격 해상도는 1/32 칩이고 최종 칩 스팬 (span) 은 -4 내지 4의 칩들이다.

다시 도 38을 참조하면, 복수의 가산기들 (3804B-3804E), 플로어들 (3805B-3805E), 및 멀티플렉서들 (3806B-3806E) 은 가산기 (3804A), 플로어 (3805A), 및 멀티플렉서 (3806A) 와 유사하게 기능을 한다. 그러므로, 시프트 레지스터 (3807) 의 각각의 레지스터는 상이한 칩을 유지하며, 이에 의해 탭 간격 및 탭 스팬 간의 상충을 없앤다.

8 MHz 상관 해상도를 획득하기 위해, CA 코드 생성기 (3202) 및 플로어 블록들 (3805A-3805E) (즉 칩 선택기들) 에서의 위상 업데이트는 또한 8 MHz에서 실행될 수 있다는 점에 유의한다. 시프트 레지스터 (3807), CA 코드 생성기 (3202), 및 모든 탭들에 대한 칩 색인은 전력을 절약하기 위해 그것들의 캐리 신호 (예컨대 반송파 신호 또는 NCO 레지스터 (3903)) 의 오버플로우) 에 의해 구동될 수 있다. 전력 절약 특징들을 이용한 낮은 상관 해상도를 가지는 하나의 실시형태에서, CA 코드 생성기 (3202) 및 플로어 블록들 (3805A-3805E) 에서의 위상 업데이트는 또한 2 또는 4 MHz (즉 낮은 주파수) 에서 실행될 수 있다.

유리하게는, 위에서 논의된 공유 구성들 때문에, 로케이션 결정 시스템 (100) 은 3개의 모드들인 GPS 단독, GPS 및 GLONASS (상시 온, 고정), 그리고 GPS 및 GLONASS (동적) 중의 하나로 동작할 수 있다. 하나의 실시형태에서, 선택된 모드는 현재 이용 가능한 전력에 기초할 수 있다 (즉 낮은 전력 가용성은 GPS 단독 모드를 트리거할 수 있는 반면, 높은 전력 가용성은 GPS 및 GLONASS (고정) 모드를 트리거할 수 있다). 하나의 실시형태에서, (동작 주파수에서의 약간의 차이 때문에) GPS 및 GLONASS에 연관된 잡음의 차이는 GPS 단독 모드가 선택되는지 또는 GPS 및 GLONASS 모드가 선택되는지를 결정할 수 있다.

하나의 실시형태에서, GPS 및 GLONASS (동적) 모드는 검색 엔진들 (105A) 에 의해 식별된 GPS 위성들의 수에 기초하여 선택될 수 있다 (예컨대 충분한 GPS 위성들이 시야에 있을 때, GLONASS는 턴오프될 수 있고, 불충분한 GPS 위성들이 시야에 있을 때, GLONASS는 턴온될 수 있다). 하나의 실시형태에서, 충분한 GPS 위성들이 시야에 있는 경우에도, GLONASS 위성들은 로케이션 결정을 추가로 정밀화 (refine) 하는데 사용될 수 있다. 다시 말하면, GPS 위성들은 타이밍 및 기본 로케이션 정보를 제공 가능할 수도 있다. 이 정보로, GLONASS 위성들의 얼머낵 (almanac), 및 대략적 도플러 주파수로, 하나 이상의 GLONASS 위성들의 고속의 효율적인 포착이 수행될 수 있고, 이에 의해 로케이션 결정의 정밀화를 용이하게 할 수 있다.

하드웨어 레이턴시 교정

GPS 및 GLONASS 수신기들은 안테나에서부터 검색 엔진들/추적 엔진들까지의 처리 레이턴시에 민감하다. 레이턴시가 일정하면, 영향은 클록 오프셋에 흡수될 수 있고 그러므로 PVT (포지션, 속도, 및 시간) 솔루션에 투명하다. 그러나, 레이턴시가 검색 엔진들 및 추적 엔진들에 대해 상이하다면, 델타는 포착과 추적 간에 적절한 핸드오버를 보장하기 위해 교정되어야 한다. 더구나, 이 레이턴시가 GLONASS 및 GPS에 대해 상이하다면, 델타는 체계적인 바이어스들을 없애기 위해 교정되어야 한다. 더욱이, 레이턴시가 상이한 하드웨어 모드들에서 상이하다면, 델타 또한 일관된 1 PPS 생성을 위해 교정될 필요가 있다.

아날로그 회로들에서의 레이턴시

SAW 필터 (202) 는 GPS 대역 및 GLONASS 대역에서의 상이한 그룹 지연을 가질 수도 있다. 예를 들어, GPS 및 GLONASS 사이의 8 ns까지의 그리고 다양한 GLONASS 디바이스들에서의 GLONASS 채널들에 걸친 5 ns까지의 그룹 지연 델타가 언급되어 졌다. 하나의 실시형태에서, 상수 오프셋이 워스트 케이스 (worst case) 를 제한하기 위해 추가될 수 있다. 예를 들어, 편차 (variation) 가 -9 ns 및 +3 ns 사이이면, 상수 3 ns를 더하는 것은 워스트 케이스의 절대 오차를 9 ns 대신 6 ns가 되게 할 것이다. 다른 실시형태에서, 룩업 테이블은 온도 변화들 및/또는 프로세스 코너들에 기초한 그룹 지연 델타들을 포함할 수 있다. 하나의 실시형태에서, 교정이 언제 수행되어야 할 때를 알기 위해 온도 센서가 사용될 수 있다. 다른 실시형태에서, 온도 센서는 정정 량을 조정하는데 사용될 수 있다.

LNA (201) 및 믹서 세트 (204) 에서의 그룹 지연 델타는 매우 작다, 즉 -0.1 ns 정도라는 점에 유의한다. 그러므로, LNA (201) 또는 믹서 세트 (204) 에 대한 교정이 필요하지 않다.

GPS 다상 필터 (205A) 의 그룹 지연 (즉 이 필터를 거치는 지연) 은 100 ns일 수 있는 반면, GLONASS 다상 필터 (205B) 의 그룹 지연은 대역 중심에서 80 ns 그리고 대역 가장자리들에서 160-210 ns일 수 있다. 그러므로, 다상 필터들 (205A 및 205B) 의 교정은 바람직하다.

도 40은 다상 필터들 (206A 및 206B) 에서의 상이한 레이턴시들을 보상하는 AFE (101) 의 예시적인 교정 구성을 도시한다. 하나의 실시형태에서, 다상 필터 (206A) 는 GPS를 위한 것이고, 다상 필터 (206B) 는 GLONASS를 위한 것이다. 이 구성에서, 믹서들 (204) 은 정상적인 사용 동안에 다상 필터들 (206A, 206B) 에 결합될 수도 있는 전류 대 전압 변환기들 (I2V 205) 에 결합된다. 교정 구성에서, 다상 필터들 (206A 및 206B) 은 DAC들 (4002A 및 4002B) 의 쌍으로부터 입력들을 각각 수신하기 위해 결합될 수도 있다. 이 커플링은 멀티플렉서들, 트랜지스터들 또는 임의의 다른 기술적으로 실현 가능한 수단에 의해 제공될 수도 있다. I 및 Q 입력들을 톤 생성기 (4001) 로부터 수신하는 DAC들 (4002A 및 4002B) 은, 복소 톤을 생성하며, 그 다음 복소 톤은 다상 필터들 (206A 및 206B) 에 주입될 수 있다. 하나의 실시형태에서, DAC들 (4002A 및 4002B) 은 다른 온-칩 회로들 (예컨대 블루투스 송신기로부터) "차용될" 수 있다. 하나의 실시형태에서, 교정이 부트업 (bootup) 시에 수행될 수 있다. 다른 실시형태에서, 교정은 또한 그룹 지연 (예컨대 밀리초 정도) 에 영향을 주는 임의의 의미있는 온도 변화 후에 수행될 수 있다.

ADC들 (208A 및 208B) 은 멀티플렉서 (4004) 에 결합될 수 있다 (DFE들로의 접속들이 AGC 동작에 대해 유지되어야 한다는 점에 유의한다). 멀티플렉서 (4004) 는 ADC (208A 및 208B) 의 출력들 사이에서 선택하고 그것의 출력을 상관기 (4003) 에 제공하며, 상관기 (4003) 는 각각의 ADC 출력을 그것의 대응하는 DAC 입력과 상관시킨다. 상관 값, 즉 지연 교정치는, 소프트웨어에 보고된 다음 소프트웨어에 의해 위상 오프셋으로 변환될 수 있다. 이 프로세스는 그룹 지연을 계산하기 위해 일련의 주파수들에서 반복될 수 있다.

도 41은 결합 곱셈기들/포화 구성요소들 (4101A 및 4101B) 뿐만 아니라 누산 블록들 (4102A 및 4102B) 을 포함한 예시적인 상관기 (4003) 를 도시한다. X 입력은 복소 테스트 톤 (Re(X) 및 Im(X)) 인 반면, Y 입력은 실수부 ADC 출력이다. 다음을 가정한다:

,

여기서 A는 테스트 톤의 크기이며, B는 ADC 출력에서 수신된 신호 크기이며, ω는 테스트 톤의 주파수이며, t는 시간이고, θ는 수신된 신호의 위상이다.

그러면, 상관의 N-포인트 평균 (여기서 N ? 1) 은 다음과 같이 된다:

그러므로, 위상 오프셋은

과 같이 계산될 수 있다. 이때, 일련의 주파수들은 위상의 기울기를 산출하기 위해 사용될 수 있다. 그룹 지연은 위상의 도함수를 구하는 것에 의해 계산될 수 있다.

DAC 출력 범위는 IF 필터 및 VGA의 최대 이득으로, ADC에서의 출력이 전체 스케일에 도달하도록 설계될 수 있다. ADC에서의 출력이 불충분한 이득에 기인하여 전체 범위가 아니면, 추정 오차는 증가할 수 있다.

다상 필터들 (206A 및 206B) 이 상이한데 왜냐하면 하나는 GPS를 위한 것이고 하나는 GLONASS를 위한 것이기 때문이라는 점에 유의한다. 하나의 실시형태에서, 상관기 (4003) 는 이 편차를 결정하여 RF 내장 자가 테스트 (RF built-in-self-test; RBIST) 를 수행할 수 있다. 예를 들어, 톤 생성기 (4001) 는 상이한 톤들을 생성할 수 있고 상관기 (4003) 는 그들 상이한 톤들 (예컨대 정상적인 중심에서부터 +/-1 Hz) 에 기초하여 전력 측정을 수행할 수 있다. 이들 톤들로부터의 젼력 비교들에 기초하여, 상관기 (4003) 는 필터 오프셋을 계산한 다음, 필터에서의 커패시터 및 레지스터 값을 튜닝하여 필터를 재중심화 (re-center) 할 수 있다. 따라서, 상관기 (4003) 는 또한 제조 편차들을 보상하도록 구성될 수 있다.

디지털 회로들에서의 레이턴시

로케이션 결정 시스템의 디지털 회로들에서의 레이턴시는 특정 디지털 프로세싱 체인, 즉 GPS 또는 GLONASS에 의존한다. 도 42는 레이턴시에 기여할 수도 있는 DFE_GPS (102A) 로부터의 예시적인 구성요소들 및 듀얼 모드 인터페이스 (104) 의 GPS에 의해 사용되는 구성요소들을 도시한다 (ADC (208A), 검색 엔진들 (105A), 및 추적 엔진들 (105B) 은 전후 관계를 위해 보여짐). 도 43은 레이턴시에 기여할 수도 있는 DFE_GLO (102B) 로부터의 예시적인 구성요소들 및 듀얼 모드 인터페이스 (104) 의 GLONASS에 의해 사용되는 구성요소들을 도시한다 (ADC (208B), 검색 엔진들 (105A), 및 추적 엔진들 (105B) 은 전후 관계를 위해 보여짐). 상이한 구성요소들이 GPS 대 GLONASS 디지털 프로세싱 체인에 제공되기 때문에, 이들 체인들은 본래 상이한 레이턴시들을 가질 것이라는 점에 유의한다. 그러나, 각각의 체인에 대한 레이턴시는 결정론적이고 및 그러므로 다른 체인의 레이턴시를 보상하는데 사용될 수 있다.

레이턴시 룩업 테이블

하나의 실시형태에서, 각각의 모듈의 처리 레이턴시는 결정론적으로 카운트되고 룩업 테이블에 저장될 수 있다. 이 레이턴시는 ADC 클록 사이클들의 수로 지정될 수 있다.

논리적으로, 블록이 바이패스되면, 그것의 연관된 레이턴시는 제거된다. 하나의 실시형태에서, 룩업 테이블은 RTL 설계에서의 각각의 구성요소의 모든 모드들 및/또는 구성들을 포함하고, 상이한 클록 레이트들 및/또는 온도들을 고려할 수 있다. 델타는 포착 및 추적 간의, 그리고 GPS 및 GLONASS 간의 코드 위상을 교정하는데 사용될 수 있다.

하나의 실시형태에서, 교정은 라이브 GPS 신호들을 이용하여 수행될 수 있다. 이 교정은 알려진 포지션 및 라이브 GPS 신호들을 이용하여 새 포지션을 결정한다. 알려진 사용자 로케이션 및 알려진 위성 로케이션으로, 위성에서부터 사용자까지의 실제 라디오 신호 이동 시간은 계산될 수 있다. 실제 이동 시간 및 측정된 이동 시간 사이의 차이는 그 다음에 하드웨어 레이턴시로 맵핑 (mapping) 될 수 있다.

상이한 위성들에 대한 교정 적용

GPS 및 GLONASS 사이의, 또는 상이한 GLONASS 채널들에 걸친 레이턴시 델타는, PVT 솔루션에 대해 보상될 수 있다, 즉 LS (Least Square) 또는 칼만 (Kalman) 필터 (이것은 일련의 잡음의 측정들로부터 선형 동적 시스템의 상태를 추정한다) 전에 코드 위상 측정을 그에 따라 조정할 수 있다. 이 조정은 GML, 다른 측정 SW, 또는 내비게이션 SW에서 행해질 수 있다.

블랭킹 (blanking)

하나의 실시형태에서, GPS/GLONASS 수신기의 입력에서 강한 간섭이 존재하는 경우, 신호는 잘못된 AGC 측정치들, 포착 결과들, 및 추적 결과들을 생성하는 것을 피하기 위해 "블랭크킹" 수 있다. 제어 신호 트리거링 블랭킹은 복수의 소스들에 의해 제어될 수 있다. 하나의 실시형태에서, 블랭킹은 네 개까지의 소스들, 예컨대 (1) (내부) LNA에서 포화가 검출될 때 트거리하는 GLONASS 수신기에서의 LNA의 피크 검출기, (2) (내부) 공존하는 BT 시스템의 송신 표시자, (3) (외부, 선택사항) WiFi 송신 표시자, 및 (4) (외부, 선택사항) 셀 전화기 송신 표시자에 의해 제어될 수 있다.

하나의 실시형태에서, 두 개의 내부 제어 신호들은 하나의 신호로 결합될 수 있다. 예를 들어, 도 44를 참조하면, AND 게이트 (4401) 는 피크 검출기 (Peak Det) 및 제 1 인에이블 신호 (en1) 를 수신할 수 있는 반면, AND 게이트 (4402) 는 송신 표시자 (BT Tx1) 및 제 2 인에이블 신호를 수신할 수 있다. 제 1 및 제 2 인에이블 신호들 (en1 및 en2) 은 피크 검출기 및 BT 송신기 각각에 의해 블랭킹을 트리거할 수 있다. AND 게이트들 (4401 및 4402) 의 출력들은 OR 게이트 (4403) 에 의해 수신되며, 블랭크 인에이블 (blank_en) 신호를 제공하는 OR 게이트 (4403) 의 출력은, 기저대역 칩 상의 범용 입력/출력 (GPIO) 핀에 접속될 수 있다.

하나의 실시형태에서, 모든 제어 신호들을 통합하기 위한 도 44에 관해 설명된 유사한 로직으로 블랭킹을 제어하기 위해 WiFi 및 셀 전화기 송신 신호를 위한 기저대역 칩 상의 두 개의 다른 GPIO 핀들이 존재할 수도 있다. 용어 "blank_en"은 본 명세서에서 전체 연합된 블랭킹 제어 신호를 지칭한다.

임의의 시점에, 블루투스 신호는 단지 1 MHz의 대역폭을 점유하지만, 중심 주파수는 초당 1600 회 (슬롯당 625 ㎲) 까지 변한다. 마스터 디바이스는 짝수번호 슬롯들 동안 송신하지만 슬레이브 디바이스들은 홀수번호 슬롯들 동안 송신한다. 현재 블루투스 사양은 또한 패킷들이 다수의 연속적인 슬롯들 (3개 또는 5개) 을 점유하는 다중-슬롯 송신들을 허용한다.

헤드셋 및 핸즈프리 애플리케이션에서 사용되는 가장 통상적인 블루투스 패킷 유형은 HV3이다. HV3는 6개 슬롯들마다 반복되며, 마스터는 슬롯 0으로 송신되며, 슬레이브는 슬롯 1로 송신되고, 슬롯 2-5는 유휴이다. 전송물의 실제 무선 시간 (air time) 은 약 370 ㎲, 하나의 슬롯 미만이다. 활동도는 도 45에서 보여진다. GPS가 마스터 (예컨대 스마트폰) 또는 슬레이브 (예컨대 PND) 와 함께 위치되기 때문에, 유효 온 시간은 0.37 ms이고 오프 시간은 3.38 ms이다.

반면에, WiFi는 CSMA를 사용하고 비동기식이다. 패킷 길이는 수십 마이크로초에서부터 수십 밀리초까지 변한다. 더구나, 전송간의 갭 또한 사용자 활동에 의존하여 상당히 달라질 수 있다.

셀 전화기 전송에 관하여, 각각의 GSM 주파수 채널은 4.615 ms 프레임들로 나누어진다. 하나의 프레임은 8개 슬롯들로 나누어지고, 각각의 슬롯은 577 ㎲이다. GSM 핸드셋은 슬롯들 중의 하나를 사용하여 기지국에 통신한다. 그러므로, 온 시간은 0.58 ms이고, 오프 시간은 약 4.04 ms이다. CDMA 셀-폰들은 계속적으로 송신한다.

블랭킹 AGC

강한 간섭이 존재할 때, ICD 출력은 증가하고 AGC가 이득을 감소시키게 한다. 이 이득 감소는 바람직하지 않은데, 간섭이 사라질 때 AGC는 이득을 백업하는데 시간이 걸리기 때문이다. 이 지연을 피하기 위해, AGC 동작은 blank_en이 미리 결정된 값과 동일할 때 (예컨대 blank_en = 1일 때) 동결될 수 있다.

GML은 AGC를 67 ms마다 주기적으로 실행한다. 네 개의 10 ms 측정치들이 각각의 67 ms 기간에 취해질 수 있다. AGC는 모든 4개의 측정치들을 임의의 이득 변경 판단들 전에 누산한다.

측정 동안 blank_en = 1이면, 대응하는 결과는 무효이다. 하나의 실시형태에서, ICD는 ICD_valid 비트를 도 46에 도시된 회로 (4600) 를 이용하여 생성할 수 있다. 회로 (5700) 는 blank_en 신호를 수신하는 인버터 (4601) 를 포함한다. AND 게이트 (4602) 는 반전된 blank_en 신호 및 레지스터 (4603) 의 출력을 수신한다. AND 게이트 (4602) 의 출력은 ICD_valid 신호이다. 하나의 실시형태에서, 레지스터는 1로 초기화된다. 관심 시간 동안, blank_en이 1이 되면, ICD_valid 신호는 레지스터 (4603) 의 피드백으로 인해 0으로 잠금 (lock) 된다.

블랭킹을 가지는 예시적인 AGC 동작은 다음의 단계들을 포함한다. 제 1 단계에서, HW는 AGC 측정 전에 ICD_valid 신호를 1로 초기화한다. 제 2 단계에서, 측정 동안의 임의의 시간에서의 blank_en = 1이면, ICD_valid 신호는 0으로 설정된다. 이 비트는 blank_en이 0으로 되돌아갈 때도 0에 머무른다. 제 3 단계에서, GML은 측정이 완료된 후에 결과를 체크한다. ICD_valid = 0이면, 결과는 버려진다. GML이 4개의 연속적인 유효 ICD 측정치들을 얻을 수 없으면, 이득 변화는 이루어지지 않는다.

블랭킹 추적 채널

추적 채널의 3-비트 입력은 2의 보수 형식이다. 하나의 실시형태에서, 블랭크 인에이블 비트 (blank_en) 가 "1"일 때, 그 3-비트 입력은 모두 영들로 설정되어 실수부 0들을 생성한다. blank_en = 1이 적분 동안 생성되면, 대응하는 추적 결과들은 무효이다. 하나의 실시형태에서, 각각의 추적 채널은 blank_en에 기초하여 유효 추적 비트 (TRK_valid) 를 설정한다 (도 46 참조). 하나의 실시형태에서, 동작은 다음의 단계들을 포함할 수 있다.

제 1 단계에서, HW는 추적 채널을 시작하기 전에 TRK_valid를 1로 초기화한다. 제 2 단계에서, 적분 동안의 임의의 시간에 blank_en = 1이면, TRK_valid는 0으로 설정된다. 이 비트는 blank_en이 0으로 되돌아갈 때도 0에 머무른다. 제 3 단계에서, 코드 에포크 경계에서, 추적 결과들 및 TRK_valid 비트는 GML에 전달되기 위해 하드웨어에 저장된다. TRK_valid는 다음의 코드 에포크 전에 1로 리셋될 수 있다. 단계 2 및 3은 각각의 에포크에 대해 반복될 수 있다. 코드 에포크는 추적 채널의 C/A 코드이며, TME 에포크가 아니라는 점에 유의한다. 각각의 추적 채널은 그 자신의 유효 비트를 생성해야 한다.

버려질 데이터 단위는 1 ms 적분 결과, 또는 PDI ms의 적분 결과들일 수 있다. ms 간격이 선택되면, 누락 ms (들) 에 대한 측정치들은 조정되어야 하고, 이는 더 많은 코딩 및 더 많은 CPU 사용이 된다. 그러나, 이 조정은 블랭킹의 영향을 최소화할 수 있고 그러므로 양호한 성능을 가져야 한다. PDI 간격이 선택되면, PDI 간격은 현재 코드 구조에서 잘 맞지만, 블랭킹의 영향은 최소화되지 않는다. 하나의 실시형태에서, PDI 간격이 사용된다.

추적 결과들이 무효한 경우, 추적 루프들은 순항할 필요가 있다, 즉 코드 NCO 및 반송파의 주파수는 변경되지 않는다. 블랭킹 기간이 길다면, 이 기간은 신호가 드리프트 어웨이 (drift away) 되게 할 수도 있고, 신호가 돌아온 후에 풀인 (pull-in) 이 필요할 수도 있다.

블랭킹 검색 엔진들

하나의 실시형태에서, 검색 엔진들에 대한 입력은 2-비트 (부호, 크기) 형식이다. 이 입력은 적분-및-덤프 유닛에서 2의 보수로 변환될 수 있다. blank_en = 1일 때, 변환된 신호는 모두 영들로 설정되며, 이에 의해 +1들 대신 실수 영들을 보장한다.

블랭킹 동안 데이터를 활용하는 것이 포착을 위해 가장 복잡한데, 포착 결과가 많은 밀리초들의 코히어런트 및 논-코히어런트 적분으로부터 누산되기 때문이다. 복잡성과 효율성을 절충하는 상이한 접근법들이 있다.

제 1 접근법은 소프트웨어에 대한 변경을 하지 않고 보통 적분 결과들을 사용하는 것이다. 이 접근법은 블랭킹이 신호 에너지의 무시가능한 부분만을 없애고 검출 확률을 저하시키지 않는다면 잘 작동한다. 그러나, 블랭킹이 적분 기간의 상당한 부분을 차지하면, 적분된 값은 임계치를 통과하기 쉽지 않을 것이다. 더구나, 상이한 적분 값들이 불균일하게 블랭킹된다면, 상이한 적분 결과들 간에 바이어스가 존재하고, 이는 더 높은 그릇된 경보 (false alarm) 로 이어질 수도 있다.

제 2 접근법은 단일 ACQ_valid 비트를 전체 적분 기간 동안 생성하고 적분 결과들을 ACQ_valid = 0이면 버리는 것이다. 버려진 검색이 나중에 재시도될 수 있다. 이 접근법은 짧은 적분 지속시간 및 가끔의 간섭에 대해서만 잘 동작하며, 그렇지 않으면 재시도의 비용은 너무 높고 재시도 성공률은 너무 낮다.

제 3 접근법은 더 미세한 입도 (granularity) (예컨대 에포크의 1/8) 로 유효성을 점검하고 유효 비트를 누산하여 각각의 적분 결과에서의 블랭킹된 기간의 백분율을 계산하는 것이다. 이 정보는 그에 따라 결과를 수용/거절하기 위해 소프트웨어에 전달될 수 있다.

예시적인 본 발명의 실시형태들이 첨부 도면들을 참조하여 본 명세서에서 상세히 설명되었지만, 본 발명은 바로 그 실시형태들로 제한되지는 않는다는 것이 이해된다.

예를 들어, 하나의 실시형태에서, GPS 및 GLONASS 사이의 로케이션 정확도 차분이 고려된다. 다시 말하면, GLONASS는 GPS의 2배의 에러 레이트를 가진다. 그러므로, GLONASS 및 GPS로부터의 신호들은 다르게 가중된다, 즉 GPS 신호들에는 GLONASS 신호들보다 더 많은 가중이 주어질 수 있으며 (가중 최소 제곱 해), 이에 의해 시스템 성능을 최적화한다.

본 명세서에서 설명된 실시형태들은 개시된 그대로의 형태들로 본 발명을 망라하거나 또는 제한하는 의도는 아니다. 이처럼, 많은 변형들 및 개조들이 명백하게 될 것이다. 예를 들어, 하나의 실시형태에서, 위에서 설명된 추적 엔진들은 전용 추적 엔진들, 추적 목적을 위해 사용된 검색 엔진들 (예컨대 도 1에서의 추적 엔진들 (105B) 을 없애며, 검색 엔진들 (105A) 만을 사용함), 또는 전용 추적 엔진들 및 추적을 수행하는 검색 엔진들의 조합으로 구현될 수 있다. 따라서, 본 발명의 범위는 다음의 청구항들 및 그것들의 동등물들에 의해 한정되는 것이 의도된다.

Claims (28)

1. GPS 신호들 및 GLONASS 신호들을 수신하기 위한 수신기로서,
   아날로그 프런트 엔드 (AFE);
   상기 AFE의 출력을 수신하기 위한 GPS 디지털 프런트 엔드 (DFE) 및 GLONASS DFE;
   상기 GPS 및 GLONASS DFE들의 출력들을 수신하기 위한 듀얼 모드 인터페이스 (DMI); 및
   상기 DMI의 출력들을 수신하기 위한 검색 엔진들을 포함하며,
   상기 AFE의 프런트 엔드 구성요소들은 상기 GPS 신호들 및 상기 GLONASS 신호들 양쪽 모두를 처리하도록 구성되는, 수신기.
2. 제 1 항에 있어서,
   상기 프런트 엔드 구성요소들은 저잡음 증폭기 (LNA) 를 포함하는, 수신기.
3. 제 1 항에 있어서,
   상기 프런트 엔드 구성요소들은 단일 믹서 세트를 포함하는, 수신기.
4. 제 1 항에 있어서,
   상기 프런트 엔드 구성요소들은 단일 I/Q 믹서 쌍을 포함하는, 수신기.
5. 제 1 항에 있어서,
   상기 프런트 엔드 구성요소들은 단일 국부 발진기 (LO) 를 포함하는, 수신기.
6. 제 5 항에 있어서,
   상기 LO는 튜닝가능한, 수신기.
7. 제 5 항에 있어서,
   상기 LO는 동적으로 튜닝가능한, 수신기.
8. 제 5 항에 있어서,
   상기 AFE는 GPS 다상 필터 및 GLONASS 다상 필터를 포함하고, 상기 GPS 다상 필터 및 상기 GLONASS 다상 필터 중 적어도 하나를 위한 LO 주파수 및 필터 중심 주파수는 튜닝가능한, 수신기.
9. 제 8 항에 있어서,
   상기 LO 주파수 및 상기 필터 중심 주파수는 동적으로 튜닝가능한, 수신기.
10. 제 5 항에 있어서,
    상기 LO는 정수-N 합성기인, 수신기.
11. 제 8 항에 있어서,
    상기 GPS 다상 필터 및 상기 GLONASS 다상 필터의 통과대역들은 양의 주파수들 및 음의 주파수들 중의 하나가 되게 선택가능한, 수신기.
12. 제 11 항에 있어서,
    통과대역 선택은 정적 및 동적 중의 하나인, 수신기.
13. 제 1 항에 있어서,
    상기 AFE는 GPS 다상 필터 및 GLONASS 다상 필터를 포함하고, 상기 GPS 다상 필터 및 상기 GLONASS 다상 필터의 각각에 대한 필터 대역폭은 튜닝가능한, 수신기.
14. 제 13 항에 있어서,
    상기 필터 대역폭은 동적으로 튜닝가능한, 수신기.
15. 제 1 항에 있어서,
    상기 AFE는 GPS 중간 주파수 (IF) 필터 및 GLONASS IF 필터를 포함하는, 수신기.
16. 제 5 항에 있어서,
    상기 LO의 주파수는 GPS 및 GLONASS 주파수들 사이로 설정되는, 수신기.
17. 제 16 항에 있어서,
    상기 LO의 상기 주파수는 GPS 중간 주파수 (IF) 가 GLONASS IF 미만으로 설정되는, 수신기.
18. 제 17 항에 있어서,
    상기 GPS IF는 대략 1-6 MHz 사이인, 수신기.
19. 제 18 항에 있어서,
    상기 LO의 상기 주파수는 대략 1581.67 MHz인, 수신기.
20. GPS 신호들 및 GLONASS 신호들 양쪽 모두를 수신하도록 구성된 수신기를 위한 국부 발진기 (LO) 주파수의 생성 방법으로서,
    상기 LO 주파수를 GPS 및 GLONASS 주파수들 사이로 설정하는 단계를 포함하는, 국부 발진기 (LO) 주파수의 생성 방법.
21. 제 20 항에 있어서,
    상기 LO 주파수는 GPS 중간 주파수 (IF) 가 GLONASS IF 미만이 되도록 설정되는, 국부 발진기 (LO) 주파수의 생성 방법.
22. 제 21 항에 있어서,
    상기 LO 주파수는 상기 GPS IF가 대략 1-6 MHz 사이가 되도록 설정되는, 국부 발진기 (LO) 주파수의 생성 방법.
23. 제 22 항에 있어서,
    상기 LO 주파수는 대략 1581.67 MHz인, 국부 발진기 (LO) 주파수의 생성 방법.
24. GPS 및 GLONASS 신호들 양쪽 모두를 수신하도록 구성된 수신기의 동작 방법으로서,
    GPS-전용 모드, GPS 및 GLONASS 고정 모드, 그리고 GPS 및 GLONASS 동적 모드 중의 하나로부터 동작 모드를 선택하는 단계를 포함하며,
    상기 GPS 및 GLONASS 고정 모드는 GPS 및 GLONASS 상시 온 (always on) 되고,
    상기 GPS 및 GLONASS 동적 모드는 GPS 및 GLONASS 중 하나가 상시 온되고, 미리 결정된 조건들에 기초하여 다른 하나가 온되는, 수신기의 동작 방법.
25. GPS 및 GLONASS 신호들을 동시에 수신하기 위한 수신기로서,
    아날로그 프런트 엔드 (AFE);
    GPS 경로 및 GLONASS 경로를 포함하는 디지털 프런트 엔드 (DFE) 로서, 상기 AFE의 출력을 수신하는, 상기 DFE;
    상기 DFE의 출력들을 수신하기 위한 듀얼 모드 인터페이스 (DMI);
    상기 DMI의 출력들을 수신하기 위한 검색 엔진들; 및
    상기 GPS 및 상기 GLONASS 신호들 중의 하나가 필요하지 않을 때 상기 DFE 및 상기 DMI의 전용 회로를 비활성화하는 비활성화 회로를 포함하는, 수신기.
26. 제 25 항에 있어서,
    상기 비활성화 회로는 내비게이션 엔진에 의해 제어되는, 수신기.
27. GPS 및 GLONASS 신호들을 동시에 수신하기 위한 수신기로서,
    아날로그 프런트 엔드 (AFE);
    GPS 경로 및 GLONASS 경로를 포함하는 디지털 프런트 엔드 (DFE) 로서, 상기 AFE의 출력을 수신하는, 상기 DFE;
    상기 DFE의 출력들을 수신하기 위한 듀얼 모드 인터페이스 (DMI);
    상기 DMI의 출력들을 수신하기 위한 검색 엔진들; 및
    제 2 시스템으로부터의 신호들만이 포지션 결정을 제공할 때 제 1 시스템의 전용 회로를 비활성화시키는 비활성화 회로를 포함하는, 수신기.
28. GPS 및 GLONASS 신호들을 동시에 수신하기 위한 수신기로서,
    복수의 위성들을 포착하기 위한 검색 엔진들; 및
    복수의 위성들을 추적하기 위한 추적 엔진들을 포함하며,
    상기 검색 엔진들 및 상기 추적 엔진들은 상기 GPS 신호들 및 상기 GLONASS 신호들을 처리하도록 구성되는, 수신기.

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