KR20120108312A - Structure for multi-row lead frame and semiconductor package thereof and manufacture method thereof - Google Patents

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Abstract

PURPOSE: A lead frame, a semiconductor package using the same, and a manufacture method thereof are provided to prevent a pattern metal layer from being stripped when a lead frame carrier layer is stripped by forming a molding region of a pattern grip structure and a depressed region fixing the pattern metal layer. CONSTITUTION: A photosensitive material layer is formed on a lead frame carrier layer(110). A pattern metal layer is formed by performing multilayer plating using a first pattern as a mask pattern. A depressed region(111) is formed on a surface of the lead frame carrier layer exposed between pattern metal layers. A semiconductor chip(140) is mounted on the pattern metal layer. The semiconductor chip and an I/O pad are connected using a wire(141).

Description

리드프레임 및 이를 이용한 반도체패키지, 이들의 제조방법{Structure for multi-row lead frame and semiconductor package thereof and manufacture method thereof}Lead frame and semiconductor package using same, manufacturing method thereof {Structure for multi-row lead frame and semiconductor package

본 발명은 패턴 도금층의 분리를 제거하여 신뢰성을 확보할 수 있는 공정기술과 이를 이용하여 제조되는 리드프레임 및 반도체 패키지의 구조에 관한 것이다.The present invention relates to a process technology capable of securing reliability by removing the separation of the pattern plating layer and a structure of a lead frame and a semiconductor package manufactured using the same.

반도체 칩 패키지는 반도체 칩 자체만으로는 외부로부터 전기를 공급받아 전기 신호를 전달해 주거나 전달받을 수 없기 때문에, 반도체 칩이 각종 전기적인 신호를 외부와 주고받기 위하여 칩을 패키징하는 것이 필요하다. 최근에는 칩의 크기 축소, 열 방출 능력 및 전기적 수행능력 향상, 신뢰성 향상, 제조비용 등을 고려하여, 리드프레임, 인쇄회로기판, 회로필름 등의 각종 부재를 이용하여 다양한 구조로 제조되고 있다.Since the semiconductor chip package cannot receive or transmit electric signals by receiving electricity from the outside by the semiconductor chip itself, it is necessary for the semiconductor chip to package the chip in order to exchange various electrical signals with the outside. Recently, in consideration of chip size reduction, heat dissipation capability and electrical performance improvement, reliability improvement, manufacturing cost, and the like, various structures such as lead frames, printed circuit boards, and circuit films have been manufactured.

도 1은 종래 기술에 따른 반도체 패키지의 제조공정 및 문제점을 도시한 공정 개념도이다.1 is a process conceptual diagram illustrating a manufacturing process and a problem of a semiconductor package according to the prior art.

도시된 도면을 참조하면, 종래의 반도체패키지의 제조공정은 (S 1) 구리(Cu) 포일로 형성되는 캐리어(10)의 상부에 패턴도금층(31, 32)형성하고, 다이패드 기능을 수행하는 패턴도금층(31)의 상부에 실장되는 반도체칩(40)이 실장한다.Referring to the drawings, a conventional semiconductor package manufacturing process is performed by forming pattern plating layers 31 and 32 on the carrier 10 formed of (S 1) copper (Cu) foil and performing a die pad function. The semiconductor chip 40 mounted on the pattern plating layer 31 is mounted.

(S 2) 이후, 반도체칩(40)과 패턴도금층(31)의 와이어본딩과 몰딩재(50)를 이용한 몰딩공정이 수행된다. 그리고 백에칭을 통해 캐리어(10)를 박리시는 공정으로 반도체 패키지를 완성하게 된다.Subsequently, a molding process using wire bonding and the molding material 50 of the semiconductor chip 40 and the pattern plating layer 31 is performed. The semiconductor package is completed by the process of peeling the carrier 10 through back etching.

그리나, (S 3)에 도시된 것과 같이, 몰딩재(50) 후 백에칭을 실시하여 캐리어(30)를 박리시키는 경우, 패턴도금층(31, 32)과 몰딩재(50)와의 계면 접착력이 낮은 부분에서 패턴도금층이 박리(Peel off)되는 현상이 발생하여 제품의 신뢰성에 치명적인 문제를 발생시키며, 나아가 공정 진행이 불가능한 상황이 초래되는 문제가 발생하게 된다.However, as shown in (S 3), when the carrier 30 is peeled off by back etching after the molding material 50, the interfacial adhesion between the pattern plating layers 31 and 32 and the molding material 50 is low. In this case, the pattern plating layer is peeled off, thereby causing a fatal problem in the reliability of the product, and a problem in which the process cannot be performed is caused.

본 발명은 상술한 문제를 해결하기 위하여 안출된 것으로, 본 발명의 목적은 반도체패키지의 제조공정에서 패턴금속층을 고정하는 함몰영역과 패턴그립구조의 몰딩영역을 형성하여, 몰딩 후 패턴금속층에서 리드프레임 캐리어층의 박리시, 패턴금속층의 박리(Peel off) 되는 문제를 해소함으로써, 신뢰성 있는 반도체패키지를 제공할 수 있는 제조공정 및 이에 따른 구조물을 제공하는 데 있다.The present invention has been made to solve the above-described problems, an object of the present invention is to form a recessed area for fixing the pattern metal layer and a molding region of the pattern grip structure in the manufacturing process of the semiconductor package, the lead frame in the pattern metal layer after molding In the peeling of the carrier layer, the problem of peeling (Peel off) of the pattern metal layer is solved, to provide a manufacturing process and a structure that can provide a reliable semiconductor package.

상술한 과제를 해결하기 위한 본 발명의 구성은 리드프레임 캐리어층 상면에 다수의 패턴금속층을 형성하고, 상기 패턴금속층 사이에 노출되는 상기 리드프레임캐리어층의 표면에 함몰영역을 형성하는 것을 포함하는 리드프레임의 제조방법을 제공할 수 있도록 한다.The configuration of the present invention for solving the above problems includes forming a plurality of pattern metal layers on an upper surface of a lead frame carrier layer, and forming a recessed region on the surface of the lead frame carrier layer exposed between the pattern metal layers. To provide a method for manufacturing the frame.

특히, 상기 리드프레임 캐리어층의 표면에 함몰영역을 형성하는 것은, 상기 리드프레임 캐리어층의 상부면보다 낮은 함몰영역을 형성하도록 상기 패턴금속층을 에칭마스크로 하프에칭 하여 구현할 수 있다.In particular, forming the recessed region on the surface of the leadframe carrier layer may be implemented by half-etching the pattern metal layer with an etching mask to form a recessed region lower than the upper surface of the leadframe carrier layer.

또한, 상술한 공정에서 상기 함몰영역은, 상기 함몰영역의 일부가 상기 패턴금속층의 하부와 서로 오버랩되는 영역이 구현되도록 하프에칭을 수행하여 형성할 수 있다.In addition, in the above-described process, the recessed region may be formed by performing half etching so that a portion of the recessed region overlaps with a lower portion of the pattern metal layer.

나아가, 상기 다수의 패턴금속층을 형성하는 것은, 감광성물질층에 1차패턴을 형성하고, 반도체칩이 실장될 다이패드부 또는 I/O 패드부를 도금공정으로 패터닝하는 공정일 수 있다.Further, forming the plurality of pattern metal layers may be a process of forming a primary pattern on the photosensitive material layer and patterning a die pad portion or an I / O pad portion on which a semiconductor chip is to be mounted by a plating process.

또한, 상술한 공정에서 상기 다수의 패턴금속층을 형성하는 것은, Ni, Pd, Au, Sn, Ag, Co, Cu 중에 선택되는 1원, 2원 또는 3원의 합금을 사용하여, 단층 또는 다층의 도금패턴을 적어도 1 이상 형성하는 것으로 구현할 수 있다. 또는, 상기 다수의 패턴금속층을 형성하는 것은, Au를 초기층으로 하여, Pd, Ni, Pd 층을 형성하되, 최상위층인 Pd 또는 Ni 층의 표면에 요철구조를 구현할 수 있다.
In the above-described process, the plurality of pattern metal layers may be formed using a single, two or three-membered alloy selected from Ni, Pd, Au, Sn, Ag, Co, and Cu. It can be implemented by forming at least one plating pattern. Alternatively, the forming of the plurality of pattern metal layers may be performed using Au as an initial layer to form Pd, Ni, and Pd layers, but may have an uneven structure on the surface of the Pd or Ni layer, which is the uppermost layer.

또한, 본 발명은 리드프레임 캐리어층 상면에 다수의 패턴금속층을 형성하고, 상기 패턴금속층 사이에 노출되는 상기 리드프레임캐리어층의 표면에 함몰영역을 형성하고, 칩 실장 및 와이어본딩 후, 상기 칩, 와이어 및 상기 함몰영역을 몰딩재로 충진하는 몰딩공정을 수행하고, 상기 리드프레임 캐리어층을 제거하는 것을 포함하는 반도체패키지의 제조방법을 제공할 수 있다.In addition, the present invention forms a plurality of pattern metal layers on the upper surface of the lead frame carrier layer, forming a recessed region on the surface of the lead frame carrier layer exposed between the pattern metal layer, and after chip mounting and wire bonding, the chip, A method of manufacturing a semiconductor package may be provided, which includes performing a molding process of filling a wire and the recessed area with a molding material, and removing the leadframe carrier layer.

이 경우, 상기 몰딩재는, 상기 패턴금속층의 하부로 돌출되는 구조의 패턴그립영역이 형성되도록 할 수 있다. 상기 패턴그립영역은, 상기 패턴금속층의 일부를 상기 몰딩재가 덮는 구조로 구현될 수 있다.
In this case, the molding material may have a pattern grip region having a structure protruding below the pattern metal layer. The pattern grip region may be implemented in a structure in which the molding material covers a portion of the pattern metal layer.

상술한 제조공정에 따라 제조되는 리드프레임은 다음과 같은 구조로 형성될 수 있다.The lead frame manufactured according to the above-described manufacturing process may be formed in the following structure.

구체적으로는, 리드프레임용 캐리어층의 상면에 형성되는 다수의 패턴금속층; 상기 패턴금속층 사이에 노출되는 상기 리드프레임용 캐리어층의 노출영역이 상기 리드프레임용 캐리어층의 상부면보다 낮은 함몰영역;을 포함하여 형성될 수 있다.Specifically, a plurality of pattern metal layer formed on the upper surface of the carrier layer for lead frame; And an exposed area of the lead frame carrier layer exposed between the pattern metal layers is lower than an upper surface of the lead frame carrier layer.

이 경우, 상술한 리드프레임 구조에서의 상기 함몰영역의 폭은, 상기 패턴금속층간의 간격보다 크게 형성될 수 있으며, 특히 상기 함몰영역의 일부가 상기 패턴금속층의 하부와 서로 오버랩되도록 형성되는 것이 바람직하다.In this case, the width of the recessed region in the above-described lead frame structure may be greater than the gap between the pattern metal layers, and particularly, the portions of the recessed regions overlap the lower portions of the pattern metal layers. Do.

또한, 본 발명은 반도체칩; 상기 반도체칩이 실장되는 다이패드부를 포함하는 적어도 1 이상의 패턴금속층; 상기 반도체칩을 몰딩하는 몰딩부;를 포함하되, 상기 몰딩부는 상기 패턴금속층의 하부로 돌출되는 패턴그립영역을 구비하는 반도체패키지로 구현할 수 있다. 이 경우에도 상술한 바와 같이, 상기 패턴그립영역은, 상기 패터금속층 간의 폭보다 넓은 폭을 구비하며, 상기 패턴금속층의 하부면 일부를 덮도록 형성될 수 있음은 물론이다.In addition, the present invention is a semiconductor chip; At least one pattern metal layer including a die pad unit on which the semiconductor chip is mounted; And a molding part molding the semiconductor chip, wherein the molding part may be implemented as a semiconductor package having a pattern grip region protruding below the pattern metal layer. In this case, as described above, the pattern grip region may have a width wider than the width between the pattern metal layers and may cover a portion of the lower surface of the pattern metal layer.

본 발명에 따르면, 반도체패키지의 제조공정에서 패턴금속층을 고정하는 함몰영역과 패턴그립구조의 몰딩영역을 형성하여, 몰딩 후 패턴금속층에서 리드프레임 캐리어층의 박리시, 패턴금속층의 박리(Peel off)되는 문제를 해소함으로써, 신뢰성있는 반도체패키지를 제공할 수 있는 효과가 있다.According to the present invention, in the manufacturing process of the semiconductor package, a recessed area for fixing the pattern metal layer and a molding area of the pattern grip structure are formed, and when the lead frame carrier layer is peeled off from the pattern metal layer after molding, the pattern metal layer is peeled off. By solving the problem, a reliable semiconductor package can be provided.

도 1은 종래의 반도체 패키지의 문제를 도시한 공정개념도이다.
도 2는 본 발명에 따른 반도체 패키지 제조공정을 도시한 순서도이다.
도 3 내지 도 4는 본 발명에 따른 반도체 패키지 제조공정을 도시한 공정개념도이다.
도 5a 및 도 5b는 본 발명에 따른 제조공정에 따라 제조된 리드프레임 및 반도체 패키지의 구조를 도시한 것이다.
도 6은 종래 기술과 본 발명에 따른 반도체패키지의 구조를 비교한 이미지이다. 1 is a process conceptual diagram illustrating a problem of a conventional semiconductor package.
2 is a flowchart illustrating a semiconductor package manufacturing process according to the present invention.
3 to 4 is a process conceptual diagram showing a semiconductor package manufacturing process according to the present invention.
5A and 5B illustrate structures of a lead frame and a semiconductor package manufactured according to the manufacturing process according to the present invention.
Figure 6 is an image comparing the structure of the semiconductor package according to the prior art and the present invention.

이하에서는 첨부한 도면을 참조하여 본 발명에 따른 구성 및 작용을 구체적으로 설명한다. 첨부 도면을 참조하여 설명함에 있어, 도면 부호에 관계없이 동일한 구성요소는 동일한 참조부여를 부여하고, 이에 대한 중복설명은 생략하기로 한다. 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
Hereinafter, with reference to the accompanying drawings will be described in detail the configuration and operation according to the present invention. DETAILED DESCRIPTION OF THE PREFERRED EMBODIMENTS In the following description with reference to the accompanying drawings, the same reference numerals denote the same elements regardless of the reference numerals, and redundant description thereof will be omitted. Terms such as first and second may be used to describe various components, but the components should not be limited by the terms. The terms are used only for the purpose of distinguishing one component from another.

도 2는 본 발명에 따른 리드프레임 및 반도체패키지 제조 공정의 순서도이며, 도 3 내지 도 4는 본 발명에 따른 리드프레임 및 반도체패키지의 공정개념도를 도시한 것이다.2 is a flow chart of a lead frame and semiconductor package manufacturing process according to the present invention, Figures 3 to 4 shows a process conceptual diagram of the lead frame and semiconductor package according to the present invention.

도 2를 참조하면, 본 발명에 따른 리드프레임은 리드프레임 캐리어층 상면에 다수의 패턴금속층을 형성하고, 상기 패턴금속층 사이에 노출되는 상기 리드프레임캐리어층의 표면에 함몰영역을 형성하는 공정을 포함하여 구성된다. 이후, 패턴금속층이 형성된 리드프레임에 반도체칩을 실장하고, 와이어 본딩 공정 및 몰딩공정이 수행되게 되며, 백에칭 공정을 통해 리드프레임 캐리어층을 제거하여 반도체 패키지를 완성할 수 있게 된다.Referring to FIG. 2, a lead frame according to the present invention includes a process of forming a plurality of pattern metal layers on an upper surface of a lead frame carrier layer and forming a recessed region on a surface of the lead frame carrier layer exposed between the pattern metal layers. It is configured by. Thereafter, the semiconductor chip is mounted on the lead frame on which the pattern metal layer is formed, the wire bonding process and the molding process are performed, and the semiconductor package may be completed by removing the lead frame carrier layer through the back etching process.

도 3 및 도 4를 참조하여 본 발명에 따른 제조공정을 구체적으로 설명하기로 한다.Referring to Figures 3 and 4 will be described in detail the manufacturing process according to the present invention.

도 3은 본 발명에 따른 리드프레임의 제조공정도로, 우선 도시된 것과 같이 리드프레임 캐리어(110) 상에 감광물질층(120)을 형성하고, 노광마스크(M)를 매개로 다이패드와 I/O 패드를 구현하기 위한 감광물질로 이루어진 1차패턴(121)을 구현한다(P 1~P 4). 3 is a manufacturing process of a lead frame according to the present invention. First, as shown in FIG. 3, a photosensitive material layer 120 is formed on a lead frame carrier 110, and a die pad and I / O are formed through an exposure mask (M). Implement the primary pattern 121 made of a photosensitive material for implementing the pad (P 1 ~ P 4).

이후, 상기 1차패턴(121)를 마스크패턴으로 하여, 다층도금을 수행하여 패턴금속층(130)을 구현한다. 상기 패턴금속층은 칩이 실장될 다이패드패턴(132)와 연결부가 되는 입출력단자 패턴인 I/O 패드 패튼을 적어도 1 이상 구현할 수 있다. 나아가, 상기 패턴금속층을 형성하는 금속은 Ni, Pd, Au, Sn, Ag, Co, Cu 중에 선택되는 1원 또는 2원, 3원의 합금층을 사용하여, 단층 또는 다층으로 형성하는 것이 가능하다. 더욱 바람직한 본 발명에 따른 일실시예로서, 상기 도금패턴은 Au를 초기층으로 하여, Pd, Ni, Pd 층으로 구현하는 4중 구조의 패턴층을 형성할 수 있다. 본 공정에서는 즉 본 발명에서는 리드프레임 캐리어의 하프 에칭 과정이나 Flash 도금의 공정의 진행단계 없이, 리드프레임 캐리어에 바로 감광성물질층을 이용하여 마스크 패턴(1차패턴)을 구현하고, 이후, 직접 다층 도금을 진행함으로써, 공정단계를 간소화할 수 있게 된다.Subsequently, the pattern metal layer 130 is implemented by performing multilayer plating using the primary pattern 121 as a mask pattern. The pattern metal layer may implement at least one I / O pad pattern that is an input / output terminal pattern that is connected to the die pad pattern 132 on which the chip is to be mounted. Further, the metal forming the pattern metal layer may be formed in a single layer or multiple layers using an alloy layer of one, two, or three members selected from Ni, Pd, Au, Sn, Ag, Co, and Cu. . As a preferred embodiment according to the present invention, the plating pattern may be a Au layer as an initial layer, to form a pattern layer of a quadruple structure implemented as a Pd, Ni, Pd layer. In this process, that is, in the present invention, a mask pattern (primary pattern) is immediately implemented using a photosensitive material layer directly on the leadframe carrier without a half etching process or a flash plating process of the leadframe carrier, and then directly multilayered. By performing the plating, the process step can be simplified.

이후, 상기 1차패턴(121)을 박리하고, 상기 패턴금속층(131, 132) 사이에 노출되는 상기 리드프레임캐리어층의 표면에 함몰영역을 형성하는 공정이 수행된다(P 6~P 7). 상기 함몰영역(111)은 각각의 상기 패턴금속층(131, 132) 사이에 노출되는 리드프레임 캐리어층의 표면을 하프에칭(Half etching)하여 형성되는 오목한 구조의 패턴을 의미한다. 이 경우 상기 함몰영역(111)은 상기 리드프레임 캐리어층(110)의 상부면이 형성하는 수평면보다 낮은 깊이를 가지도록 형성되며, 특히 바람직하게는 상기 함몰영역의 일부가 상기 패턴금속층의 하부와 서로 오버랩되도록 에칭을 수행할 수 있다. 오버랩이란 도시된 것과 같이, 상기 패턴금속층(131, 132)의 일측 또는 양측의 하부에 에칭을 통해 잔류하는 리드프레임 캐리어층과의 사이에 오목한 빈공간이 형성되는 구조가 형성되는 것을 의미한다. 이러한 함몰영역(111)을 구비하는 구조는 후술할 몰딩재가 함몰영역 내에 충진되는 경우, 패턴금속층(131, 132)의 밑면 일부분을 몰딩재가 덮은 구조로 형성되게 되는바, 상기 몰딩재와 패턴금속층과의 견고한 결합력을 유지할 수 있게 되는 장점이 구현된다.
Thereafter, a process of peeling the primary pattern 121 and forming a recessed area on the surface of the lead frame carrier layer exposed between the pattern metal layers 131 and 132 is performed (P 6 to P 7). The recessed region 111 refers to a concave structure pattern formed by half etching the surface of the lead frame carrier layer exposed between the pattern metal layers 131 and 132. In this case, the recessed region 111 is formed to have a depth lower than the horizontal surface formed by the upper surface of the lead frame carrier layer 110, and particularly preferably a portion of the recessed region is different from the lower portion of the pattern metal layer. Etching may be performed to overlap. As shown in the drawings, a structure in which concave void spaces are formed between the lead frame carrier layer remaining through etching is formed on one side or both sides of the pattern metal layers 131 and 132 as shown. The structure having the recessed region 111 is formed when the molding material to be described later is filled in the recessed region, the bottom portion of the pattern metal layer (131, 132) is covered with a molding material, the molding material and the pattern metal layer and The advantage of being able to maintain a tight coupling force is realized.

도 4는 도 3에서 제조되는 리드프레임을 이용하여 반도체 패키지를 완성하는 공정을 도시한 것이다.FIG. 4 illustrates a process of completing a semiconductor package using the lead frame manufactured in FIG. 3.

P 8 과정에 도시된 것과 같이, 다이패드가 되는 패턴금속층(131)에 반도체칩을 실장하고, 이후 와이어(141)를 이용해 칩과 I/O 패드(131)를 연결하며, 반도체 칩(140), 와이어(141)를 몰딩재(150)를 도포하여 몰딩하게 된다(P 8~P 10). 특히, 이 경우 상기 몰딩재(150)는 상술한 함몰영역(111)의 존재로 인해, 상기 패턴금속층(131, 132)의 하부로 돌출되는 돌출영역(이하, '패턴그립영역'이라 한다.)이 형성되는 구조로 몰딩재 하부가 형성되며, 상기 패턴그립영역은 상기 패터금속층 간의 폭보다 넓은 폭을 구비하며, 상기 패턴금속층(131, 132)의 하부면 일부를 덮는 구조로 구현되게 된다.As shown in the P 8 process, the semiconductor chip is mounted on the pattern metal layer 131 to be a die pad, and then the chip and the I / O pad 131 are connected using the wire 141, and the semiconductor chip 140 is connected. The molding of the wire 141 by applying the molding material 150 to mold (P 8 ~ P 10). In particular, in this case, the molding member 150 may protrude to the bottom of the pattern metal layers 131 and 132 due to the presence of the recessed region 111 described above (hereinafter referred to as a pattern grip region). The lower part of the molding material is formed, and the pattern grip region has a width wider than the width between the pattern metal layers and covers a part of the lower surfaces of the pattern metal layers 131 and 132.

이후, 리드프레임 캐리어층(110)을 백에칭(backing etching)을 통해 제거하게 되며(P 11), 패턴금속층에 솔더(160)를 형성하는 공정이 수행될 수 있다. 특히 상기 리드프레임 캐리어층(110)을 백에칭(backing etching)을 통해 제거하는 경우에도, 상술한 패턴그립영역으로 구현되는 몰딩재가 패턴금속층의 일측 또는 양측을 일부 덮는 구조로 그립(grip)하게 되는바, 종래의 구조와 같은 패턴 금속층의 박리(Peel off) 현상은 현저하게 제거되게 된다.
Thereafter, the leadframe carrier layer 110 is removed through back etching (P 11), and a process of forming the solder 160 on the pattern metal layer may be performed. In particular, even when the lead frame carrier layer 110 is removed through back etching, the molding material, which is implemented as the pattern grip region, is gripped with a structure covering a portion or both sides of the pattern metal layer. The peel off phenomenon of the pattern metal layer as in the conventional structure is remarkably eliminated.

도 5a 및 도 5b는 상술한 제조공정에 따라 제조된 리드프레임 및 반도체 패키지의 구조를 도시한 것이다.5A and 5B illustrate structures of a lead frame and a semiconductor package manufactured according to the above-described manufacturing process.

도 5a에 도시된 것과 같이, 본 발명에 따른 리드프레임은 리드프레임용 캐리어층(110)의 상면에 형성되는 다수의 패턴금속층(131, 132)을 포함하며, 상기 패턴금속층 사이에 노출되는 리드프레임용 캐리어층(110)에 오목한 구조의 함몰영역(111)이 형성된 것을 특징으로 한다. 상기 함몰영역(111)의 깊이(d1)은 리드프레임을 관통하지 않는 깊이로 형성됨이 바람직하다.As shown in Figure 5a, the lead frame according to the present invention includes a plurality of pattern metal layers (131, 132) formed on the upper surface of the carrier layer for lead frame 110, the lead frame exposed between the pattern metal layer A recessed region 111 having a concave structure is formed in the carrier layer 110. The depth d1 of the recessed region 111 is preferably formed to a depth not penetrating the lead frame.

상기 함몰영역의 폭(X2)은 상기 패턴금속층간의 간격(X1)보다 크게 형성됨이 바람직하며, 특히, 상기 함몰영역의 일부가 상기 패턴금속층의 하부와 서로 오버랩되는 영역(X3)이 구비되도록 형성될 수 있다. 상기 오버랩되는 영역(X3)은 상기 패턴금속층(131, 132)의 일측 또는 양측의 하부에 에칭을 통해 잔류하는 리드프레임 캐리어층과의 사이에 오목한 빈공간이 형성되는 구조가 형성되는 것을 의미한다. Preferably, the width X2 of the recessed area is greater than the gap X1 between the pattern metal layers, and in particular, a portion X3 of the recessed area overlaps with a lower portion of the pattern metal layer. Can be. The overlapping region X3 means that a structure is formed in which concave void spaces are formed between the lead frame carrier layer remaining through etching under one side or both sides of the pattern metal layers 131 and 132.

이러한 함몰영역(111)을 구비하는 구조는 도 5b에 도시된 것과 같이, 몰딩재(150)가 함몰영역 내에 충진되는 경우, 패턴금속층(131, 132)의 밑면 일부분을 몰딩재가 덮은 구조로 형성되게 되는바, 상기 몰딩재와 패턴금속층과의 견고한 결합력을 유지할 수 있게 되는 장점이 구현된다.As shown in FIG. 5B, when the molding material 150 is filled in the recessed area, the structure having the recessed area 111 may be formed in a structure in which the bottom surface of the pattern metal layers 131 and 132 is covered with the molding material. The bar is implemented to maintain a strong bonding force between the molding material and the patterned metal layer is implemented.

도 5b에 도시된 것과 같이, 상기 리드프레임 상에 반도체칩(140)을 실장하고, 와이어(141) 본딩을 수행한 후, 몰딩재를 도포하여 몰딩부(150)를 형성하게 되며, 이 경우 패턴금속층(131, 132)의 밑면 일부분을 몰딩재가 덮은 구조인 패턴그립영역(G)을 구비할 수 있도록 형성됨이 바람직하다. 이는 (c)에 도시된 것과 같이, 리드프레임 캐리어층이 제거된 후, 패턴도금층을 안정적으로 결합될 수 있도록 할 수 있다.As shown in FIG. 5B, the semiconductor chip 140 is mounted on the lead frame, the wire 141 is bonded, and a molding material is coated to form the molding part 150. The bottom surface portions of the metal layers 131 and 132 may be formed to have the pattern grip region G, which is a structure in which the molding material is covered. This may allow the pattern plating layer to be stably bonded after the leadframe carrier layer is removed, as shown in (c).

특히, 상기 패턴금속층(131, 132)을 형성하는 금속은 Ni, Pd, Au, Sn, Ag, Co, Cu 중에 선택되는 1원 또는 2원, 3원의 합금층을 사용하여, 단층 또는 다층으로 형성하는 것이 가능하다. 더욱 바람직한 본 발명에 따른 일실시예로서, 상기 도금패턴은 Au를 초기층으로 하여, Pd, Ni, Pd 층으로 구현하는 4중 구조의 패턴층을 형성할 수 있다. 나아가, 몰딩부와 상기 패턴금속층과의 더욱 견고한 결합력을 구현하기 위하여 Au를 초기층으로 하여, Pd, Ni, Pd 층을 형성하되,최상위층인 Pd 또는 Ni 층의 표면에 요철구조를 구현할 수 있다. 또한, 이 경우 최상위층을 형성하는 Pd층은 Co와의 합금인 Pd-Co로 형성하도록 할 수 있으며, Co의 경우 Ni과 비슷한 물리화학적 특성을 가지고 있으며, Pd-Co 합금은 Ni 확산방지가 우수할 뿐만 아니라, 높은 부식저항성을 가지게 되어, 품질향상과 더불어 저비용으로 층구현이 가능하게 되는 장점도 있게 된다.In particular, the metal forming the pattern metal layers 131 and 132 may be formed of a single layer or a multilayer using an alloy layer of 1, 2, or 3 members selected from Ni, Pd, Au, Sn, Ag, Co, and Cu. It is possible to form. As a preferred embodiment according to the present invention, the plating pattern may be a Au layer as an initial layer, to form a pattern layer of a quadruple structure implemented as a Pd, Ni, Pd layer. Furthermore, in order to realize a more firm bonding force between the molding part and the pattern metal layer, Au may be formed as an initial layer, and a Pd, Ni, and Pd layer may be formed, and a concave-convex structure may be implemented on the surface of the Pd or Ni layer, which is the uppermost layer. In this case, the Pd layer forming the uppermost layer may be formed of Pd-Co, which is an alloy with Co. Co has similar physical and chemical properties as Ni, and Pd-Co alloy has excellent Ni diffusion prevention. In addition, it has a high corrosion resistance, and also has the advantage that the layer can be implemented at a low cost along with the quality improvement.

도 6은 (a)종래의 몰딩공정 후 백에칭을 통해 리드프레임 캐리어층을 제거한 경우, 반도체 패키지에 패턴도금층 박리(Peel off)가 일어난 것을 도시한 사진이며, (b)는 본 발명에 따른 함몰영역을 형성 후 몰딩재를 충진하여 패턴그립영역을 구비한 경우 신뢰성 높은 반도체 패키지를 구현한 이미지를 도시한 것이다. 도시된 것과 같이 본 발명에 따른 반도체 패키지는 패턴도금층 박리(Peel off)가 전혀 발생하지 않는 안정성 높은 구조로 구현할 수 있음을 확인할 수 있다.FIG. 6 is a photograph showing that when a lead frame carrier layer is removed through back etching after (a) a conventional molding process, a pattern plating layer peeling occurs on a semiconductor package, and (b) is a depression according to the present invention. When the region is formed and the molding material is filled to provide the pattern grip region, an image showing a highly reliable semiconductor package is illustrated. As shown in the drawings, it can be seen that the semiconductor package according to the present invention can be implemented in a highly stable structure in which no pattern plating layer peeling occurs.

전술한 바와 같은 본 발명의 상세한 설명에서는 구체적인 실시예에 관해 설명하였다. 그러나 본 발명의 범주에서 벗어나지 않는 한도 내에서는 여러 가지 변형이 가능하다. 본 발명의 기술적 사상은 본 발명의 기술한 실시예에 국한되어 정해져서는 안 되며, 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.In the foregoing detailed description of the present invention, specific examples have been described. However, various modifications are possible within the scope of the present invention. The technical idea of the present invention should not be limited to the embodiments of the present invention but should be determined by the equivalents of the claims and the claims.

110: 리드프레임 캐리어층
120: 감광물질층
121: 1차패턴
130, 131, 132: 패턴금속층
140: 반도체칩
141: 와이어
150: 몰딩부110: leadframe carrier layer
120: photosensitive material layer
121: primary pattern
130, 131, and 132: pattern metal layer
140: semiconductor chip
141: wire
150: Molding part

Claims (14)

리드프레임 캐리어층 상면에 다수의 패턴금속층을 형성하고,
상기 패턴금속층 사이에 노출되는 상기 리드프레임캐리어층의 표면에 함몰영역을 형성하는 것을 포함하는 리드프레임의 제조방법.
A plurality of pattern metal layers are formed on the lead frame carrier layer,
And forming a recessed area on the surface of the lead frame carrier layer exposed between the pattern metal layers.
청구항 1에 있어서,
상기 리드프레임 캐리어층의 표면에 함몰영역을 형성하는 것은,
상기 리드프레임 캐리어층의 상부면보다 낮은 오목한 구조의 패턴을 상기 패턴금속층을 에칭마스크로 하프에칭하여 구현하는 리드프레임의 제조방법.
The method according to claim 1,
Forming a recessed area on the surface of the leadframe carrier layer,
And a half-etched pattern metal layer with an etching mask to form a concave structure lower than an upper surface of the leadframe carrier layer.
청구항 2에 있어서,
상기 함몰영역은,
상기 함몰영역의 일부가 상기 패턴금속층의 하부와 서로 오버랩되는 영역이 구현되도록 하프에칭을 수행하여 형성하는 리드프레임의 제조방법.
The method according to claim 2,
The recessed area,
And half-etching a portion of the recessed area so that a region overlapping a lower portion of the pattern metal layer is formed.
청구항 1에 있어서,
상기 다수의 패턴금속층을 형성하는 것은,
감광성물질층에 1차패턴을 형성하고,
반도체칩이 실장될 다이패드부 또는 I/O 패드부를 도금공정으로 패터닝하는 공정인 리드프레임의 제조방법.
The method according to claim 1,
Forming the plurality of pattern metal layers,
Forming a primary pattern on the photosensitive material layer,
A method of manufacturing a lead frame which is a step of patterning a die pad portion or an I / O pad portion on which a semiconductor chip is to be mounted by a plating process.
청구항 4에 있어서,
상기 다수의 패턴금속층을 형성하는 것은,
Ni, Pd, Au, Sn, Ag, Co, Cu 중에 선택되는 1원, 2원 또는 3원의 합금을 사용하여, 단층 또는 다층의 도금패턴을 적어도 1 이상 형성하는 것인 리드프레임의 제조방법.
The method of claim 4,
Forming the plurality of pattern metal layers,
A method of manufacturing a lead frame in which at least one or more plating patterns of a single layer or a multilayer are formed using an alloy of one, two, or three members selected from Ni, Pd, Au, Sn, Ag, Co, and Cu.
청구항 5에 있어서,
상기 다수의 패턴금속층을 형성하는 것은,
Au를 초기층으로 하여, Pd, Ni, Pd 층을 형성하되,
최상위층인 Pd 또는 Ni 층의 표면에 요철구조를 구현하는 리드프레임의 제조방법.
The method according to claim 5,
Forming the plurality of pattern metal layers,
Using Au as an initial layer, to form a Pd, Ni, Pd layer,
A method of manufacturing a lead frame that implements an uneven structure on the surface of a Pd or Ni layer, which is a top layer.
리드프레임 캐리어층 상면에 다수의 패턴금속층을 형성하고,
상기 패턴금속층 사이에 노출되는 상기 리드프레임캐리어층의 표면에 함몰영역을 형성하고,
칩 실장 및 와이어본딩 후, 상기 칩, 와이어 및 상기 함몰영역을 몰딩재로 충진하는 몰딩공정을 수행하고,
상기 리드프레임 캐리어층을 제거하는 것을 포함하는 반도체패키지의 제조방법.
A plurality of pattern metal layers are formed on the lead frame carrier layer,
Forming a recessed area on the surface of the lead frame carrier layer exposed between the pattern metal layers,
After chip mounting and wire bonding, a molding process of filling the chip, wire, and the recessed area with a molding material is performed.
A method of manufacturing a semiconductor package comprising removing the leadframe carrier layer.
청구항 7에 있어서,
상기 몰딩공정을 수행하는 것은,
상기 패턴금속층의 하부로 돌출되는 구조의 패턴그립영역이 형성되도록 하는 반도체패키지의 제조방법.
The method of claim 7,
Performing the molding process,
A method of manufacturing a semiconductor package to form a pattern grip region protruding below the pattern metal layer.
청구항 7에 있어서,
상기 패턴그립영역은,
상기 패턴금속층의 일부를 상기 몰딩재가 덮는 구조로 구현되는 반도체패키지의 제조방법.
The method of claim 7,
The pattern grip region,
A method of manufacturing a semiconductor package implemented in a structure in which the molding material covers a portion of the pattern metal layer.
리드프레임용 캐리어층의 상면에 형성되는 다수의 패턴금속층;
상기 패턴금속층 사이에 노출되는 상기 리드프레임용 캐리어층의 노출영역이 상기 리드프레임용 캐리어층의 상부면보다 낮은 함몰영역;을 포함하는 리드프레임.
A plurality of pattern metal layers formed on an upper surface of the carrier layer for lead frame;
And a recessed area in which an exposed area of the lead frame carrier layer exposed between the pattern metal layers is lower than an upper surface of the lead frame carrier layer.
청구항 10에 있어서,
상기 함몰영역의 폭은,
상기 패턴금속층 간의 간격보다 크게 형성되는 리드프레임.
The method of claim 10,
The width of the recessed area,
Lead frame formed larger than the gap between the pattern metal layer.
청구항 12에 있어서,
상기 함몰영역은,
상기 함몰영역의 일부가 상기 패턴금속층의 하부와 서로 오버랩되도록 형성되는 리드프레임.
The method of claim 12,
The recessed area,
A lead frame is formed so that a portion of the recessed region overlaps with a lower portion of the pattern metal layer.
반도체칩;
상기 반도체칩이 실장되는 다이패드부를 포함하는 적어도 1 이상의 패턴금속층;
상기 반도체칩을 몰딩하는 몰딩부;를 포함하되,
상기 몰딩부는 상기 패턴금속층의 하부로 돌출되는 패턴그립영역을 구비하는 반도체패키지.
Semiconductor chip;
At least one pattern metal layer including a die pad unit on which the semiconductor chip is mounted;
Including; molding unit for molding the semiconductor chip;
The molding part has a semiconductor package having a pattern grip region protruding below the pattern metal layer.
청구항 13에 있어서,
상기 패턴그립영역은,
상기 패터금속층 간의 폭보다 넓은 폭을 구비하며, 상기 패턴금속층의 하부면 일부를 덮도록 형성되는 반도체패키지.The method according to claim 13,
The pattern grip region,
A semiconductor package having a width wider than the width between the patterned metal layers, the semiconductor package formed to cover a portion of the lower surface of the pattern metal layer.
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