KR20120106534A - 메모리 워드 라인 드라이버 방법 및 장치 - Google Patents
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Abstract
워드 라인 드라이버 회로 및 상응하는 방법이 개시된다. 장치는, 어드레스 입력을 수신하도록 결합되며, 디코더 출력을 갖는 디코더 회로, 및 상기 디코더 출력 및 워드 라인 클럭 신호에 결합되며, 상기 워드 라인 클럭 신호 상의 에지에 응답하여 워드 라인 신호를 선택적으로 출력하는 워드 라인 클럭 게이팅 회로를 포함하되, 상기 어드레스 입력은 상기 워드 라인 클럭 신호의 에지에 대한 셋업 타임 요건을 가지며, 상기 어드레스 입력은 상기 워드 라인 클럭 신호의 상기 에지에 관한 영 이하의 홀드 타임 요건을 가진다. 워드 라인 드라이버로부터 워드 라인 신호를 제공하는 방법이 개시된다.
Description
본 발명은 메모리 워드 라인 드라이버 방법 및 장치에 관한 것이다.
반도체 공정에서 진보된 전자 회로 특히 집적 회로(IC)로 제조되는 회로에 대한 일반적인 요건은 저장을 위한 메모리의 사용이며, 더욱 최근에는, 다이나믹 랜덤 억세스 메모리(DRAM), 스태틱 랜덤 억세스 메모리(SRAM) 및 플래시 메모리와 같은 비휘발성 장치와 같은 이산적 메모리의 사용이다. 일부 고 집적 장치에서, 내장된 메모리 어레이가 추가 기능을 포함할 수 있는 집적 회로의 일부로서 제공된다. 이른바 시스템 온 칩(SoC)으로 불리는 장치는 프로세서, 프로그램 메모리, 데이터 저장 메모리, 및 전체 솔루션을 구현하는데 필요한 다른 기능을 제공할 수 있다. 단일 칩 무선 전화기, 피디에이 등이 SoC 기술을 이용할 수 있다. 이러한 진보된 집적 회로는 무선 송수신기, 마이크로프로세서, 마이크로컨트롤러, 프로세서, 무선 전화기 회로 등과 같은 다른 기능들을 또한 포함하는 집적 회로의 일부로서 형성된 내장 메모리를 필요로 한다. 최근 들어, 내장 메모리 설계는 주문형 집적 회로(ASIC)와 같은 집적 회로 상의 다른 기능들과 함께 포함된 같은 "코어" 또는 "매크로"로서 제공된다.
메모리 어레이는, 액티브 로(row) 라인 또는 워드(word) 라인 상의 신호에 응답하여, 데이터를 나타내는 저장된 전하를 하나 또는 한 쌍의 비트 라인, 또는 컬럼(column) 라인에 배치하도록 배열된 메모리 셀의 어레이와 함께 형성될 수 있다. 메모리 셀 억세스의 타이밍은 따라서 워드 라인 상의 액티브 펄스의 지속시간에 의해 상당한 정도로 결정된다.
메모리 어레이의 타이밍 요건은 클럭 펄스의 타이밍 및 인터페이스 회로에도 영향을 미친다. 메모리 어레이로 워드 라인 신호를 생성하는데 있어서, 어드레스 디코딩 회로가 사용된다. 이 어드레스 디코딩 회로는 메모리 주소의 일부를 로 디코더로 수신한다. 선택된 워드 라인은 어드레스가 제공된 이후에 로 디코딩 로직 회로로부터 결정된다. 로 디코더로의 어드레스는 워드 라인 드라이버를 인에이블할 라이징 워드 라인 클럭 에지 이전 일정 기간(셋업 타임) 동안 반드시 유지되어야 한다. 또한, 디코더 출력은 메모리 억세스 동안 일정한 값으로 반드시 유지되어야 하며, 워드 라인 클럭 에지가 떨어진 이후 일정 기간(홀드 타임) 동안 일정하게 유지되어야 한다. 이 타이밍 요건은 전체 집적 회로의 설계에 있어 중요한 설계 제한사항이 된다.
이 셋업 및 홀드 타임 요건에 대한 요건을 만족하기 위한 요구는 메모리 어레이와 집적 회로의 나머지 로직 사이의 인터페이스 회로에 많은 래치를 이용하는 결과를 초래한다. 이 인터페이스 래치 각각은 클럭킹 및 전력을 요구하여, 귀중한 실리콘의 면적을 차지한다. 워드 라인 드라이버를 위한 타이밍 요건은 따라서 타이밍 제한을 생성하는데, 이는 집적 회로 설계를 제한하며 내장 메모리 어레이를 포함하는 새로운 장치의 설계자에게 어려운 제한을 부여한다.
따라서 종래 기술의 해결책의 단점을 극복하는 메모리 워드 라인 드라이버 회로 및 방법에 대한 계속적인 필요가 존재한다.
실시예에서, 장치는, 어드레스 디코드 신호를 수신하고 워드 라인 디코더 신호를 출력하는 워드 라인 디코더; 및 상기 워드 라인 디코더 신호에 결합되고 워드 라인 클럭 신호를 수신하며, 상기 워드 라인 디코더 신호에 응답하여, 상기 워드 라인 클럭 신호의 액티브 페이즈에 대한 워드 라인 신호를 출력하는 워드 라인 클럭 게이팅 구조를 포함하되, 상기 어드레스 디코드 신호는 상기 워드 라인 클럭 신호의 라이징 에지에 관한 셋업 타임 요건 및 상기 워드 라인 클럭 신호의 라이징 에지에 관한 영 또는 보다 작은 홀드 타임 요건을 가진다.
다른 실시예에서, 장치는, 어드레스 입력을 수신하도록 결합되며, 디코더 출력을 갖는 디코더 회로; 및 상기 디코더 출력 및 워드 라인 클럭 신호에 결합되며, 상기 워드 라인 클럭 신호 상의 에지에 응답하여 워드 라인 신호를 선택적으로 출력하는 워드 라인 클럭 게이팅 회로를 포함하되, 상기 어드레스 입력은 상기 워드 라인 클럭 신호의 에지에 대한 셋업 타임 요건을 가지며, 상기 어드레스 입력은 상기 워드 라인 클럭 신호의 상기 에지에 관한 영 또는 보다 작은 홀드 타임 요건을 가진다.
다른 실시예에서, 방법은, 어드레스 신호에 결합되며 디코더 출력을 출력하는 워드 라인 디코더를 제공하는 단계; 및 워드 라인 클럭 게이팅 회로를 상기 디코더 출력 및 워드 라인 클럭 신호에 결합하는 단계-여기서, 상기 워드 라인 클럭 게이팅 회로는 상기 워드 라인 클럭 신호 상의 에지에 응답하여 워드 라인 상에 워드 라인 펄스를 출력함-를 포함하되, 상기 어드레스 신호는 상기 워드 라인 클럭 신호의 상기 에지에 관한 셋업 타임 요건 및 상기 워드 라인 클럭 신호의 상기 에지에 관한 영 이하의 홀드 타임 요건을 가진다.
본 발명 및 그 장점의 보다 완벽한 이해를 위해서, 첨부된 도면과 함께 후술할 설명을 참조한다.
도 1은 실시예와 함께 사용될 메모리 셀 어레이를 블록 다이어그램으로 도시한다.
도 2는 메모리 어레이, 워드 라인 드라이버 및 워드 라인 클럭 발생기를 실시예 회로 다이어그램으로 도시한다.
도 3은 실시예 워드 라인 드라이버를 블록 다이어그램으로 도시한다.
도 4는 실시예 워드 라인 드라이버를 회로 다이어그램으로 도시한다.
도 5는 다른 실시예 워드 라인 드라이버를 회로 다이어그램으로 도시한다.
도 6은 워드 라인 드라이버 실시예에 대한 셋업 및 홀드 타임 요건을 타이밍 다이어그램으로 도시한다.
도면, 도해 및 다이어그램은 설명을 위한 것일 뿐 이에 제한되도록 의도된 것이 아니며, 본 발명의 실시예들의 예시이며, 설명의 목적을 위해 단순화된 것이며, 일정한 비례로 도시된 것이 아니다.
도 1은 실시예와 함께 사용될 메모리 셀 어레이를 블록 다이어그램으로 도시한다.
도 2는 메모리 어레이, 워드 라인 드라이버 및 워드 라인 클럭 발생기를 실시예 회로 다이어그램으로 도시한다.
도 3은 실시예 워드 라인 드라이버를 블록 다이어그램으로 도시한다.
도 4는 실시예 워드 라인 드라이버를 회로 다이어그램으로 도시한다.
도 5는 다른 실시예 워드 라인 드라이버를 회로 다이어그램으로 도시한다.
도 6은 워드 라인 드라이버 실시예에 대한 셋업 및 홀드 타임 요건을 타이밍 다이어그램으로 도시한다.
도면, 도해 및 다이어그램은 설명을 위한 것일 뿐 이에 제한되도록 의도된 것이 아니며, 본 발명의 실시예들의 예시이며, 설명의 목적을 위해 단순화된 것이며, 일정한 비례로 도시된 것이 아니다.
개시된 실시예들의 제조 및 사용은 이하에서 상세히 설명된다. 그러나 본 발명은 폭 넓은 다양한 맥락으로 구현될 수 있는 많은 적용 가능한 진보적 개념을 제공함을 이해하여야 한다. 설명된 특정 실시예는 본 발명을 제조하고 사용하는 특정 방법의 단순한 예시일 뿐이며, 본 발명의 범위를 한정하는 것은 아니다.
이제 상세하게 설명될 본 출원의 실시예는 워드 라인 드라이버에 메모리 어레이를 위한 네거티브 홀드 타임을 제공하는 방법 및 구조에 대한 신규한 방법 및 장치를 제공한다. 제한하지 않는, 본보기 및 예시적인 예로서, SRAM 어레이가 설명된다. 그러나, 실시예는, 셀의 종류에 상관없이, 예를 들어, 스태틱 RAM, 다이나믹 RAM, 컨텐트 어드레서블 메모리(CAM), 시리얼리 억세스드 메모리(SAM)을 포함하는 그래픽 메모리, 및 비휘발성 메모리를 포함하는 임의의 어드레서블 메모리 어레이에 적용할 수 있다. 실시예는 다양한 크기의 어드레서블 메모리에 적용할 수 있다.
도 1은 실시예의 적용을 위한 예시적 적용을 간단한 블록 다이어그램으로 도시한다. 메모리 어레이(11)는, 주문형 집적회로(ASIC)과 같은 다른 기능을 포함하는 집적 회로의 일부로서 사용될 수 있거나, 전용 SRAM 집적 회로 장치의 일부로서 사용될 수 있다. 메모리 어레이(11)는 다수의 메모리 셀(13)을 포함하는데, 이들 각각은 하나의 데이터 또는 비트를 저장한다. 저장된 데이터는 이진 데이터에 상응하는 저장된 "0" 또는 저장된 "1"로 설명될 것이다. 메모리 셀로부터 읽어오는 전압 및 메모리 셀에 기록되는 전압은 하이(high) 또는 로우(low)이며, 각 전압은 논리적 "1" 또는 논리적 "0" 값으로 임의적으로 할당될 수 있다. 편의를 위해, 로우 전압 출력은 여기서 "0" 논리 레벨을 나타내는 것으로 설명되지만, 이 논리 대응은 실시예의 동작에 영향을 미치지 않고도 변경될 수 있다.
메모리 셀 어레이(11)는 워드 라인 W/L 및 상보적인 비트 라인 B/L 및 B/L_를 또한 포함한다. 비트 라인은 트루 및 상보적인 비트 라인 쌍이며 데이터를 메모리 셀 안으로 그리고 메모리 셀 밖으로 전달한다. 비트 라인은 일반적으로 컬럼 및 하나의 비트에 대응하는 한 쌍의 비트 라인 B/L 및 B/L_으로 배열된다. 메모리 어레이는 8비트, 16비트, 32비트, 64비트 등과 같은 임의의 편리한 폭일 수 있으며, 다수의 서브-어레이가 일반적으로 사용된다. 설명을 위한 예로서, 128K 워드 SRAM은, 예를 들어, 8비트 워드가 사용된다면, 1백만 비트(즉, 1Mbit)를 가질 수 있으며, 32비트 워드가 사용된다면, 4Mbit를 가질 수 있다. 다수의 서브-어레이는 SRAM 어레이를 형성하는데 일반적으로 사용된다. 로컬 및 글로벌 비트 라인은 로딩을 분산하는데 사용되며, 필요에 따라 추가적인 드라이브 및 팬 아웃을 제공한다.
각 비트 라인 쌍 B/L 및 B/L_은 감지 증폭기(19)에 결합된다. 감지 증폭기는 예를 들어 100 밀리볼트 정도로 작을 수 있는 소신호 차등 전압(small signal differential voltage)을 감지하는 차등 감지(differential sensing)를 이용하여 SRAM 셀에 저장된 값에 상응하는 전압을 결정할 수 있다. 당업자에게 알려진 바와 같이, 차등 감지는 매우 빠른 동작을 제공한다. 도 1의 어레이는 그러나 실시예를 설명하기 위해 제공되는 하나의 제한되지 않는 예이며, 많은 종류의 메모리 셀과 어레이에 적용될 수 있다.
도 2는 실시예 메모리 어레이 회로(41)를 회로 블록 다이어그램으로 도시한다. 메모리 어레이 회로(41)는, 메모리 어레이 회로(41)를 포함하는 집적 회로에 의해 일반적으로 사용되는 클럭 입력 CLK를 수신하고, 워드 라인 클럭(WL CLK)신호를 출력하는 클럭 발생기(31)를 포함한다. 워드 라인 드라이버 회로(53)는 WL CLK 신호 및 워드 라인 디코드 신호(WL decode)를 수신한다. 워드 라인 드라이버 회로(53)는 이후 워드 라인 W/L 상에 펄스를 출력한다. WL CLK 신호의 하이 부분은, 이하에서 설명될 워드 라인 펄스 W/L의 길이 (또는 지속 시간)을 결정한다. 워드 라인 펄스 신호 W/L은 이후 그 특정 워드 라인에 결합된 셀의 로 상에 있는 선택된 SRAM 셀(13)에 결합된다. W/L 펄스가 도달하면, 이 셀(13)은 대응하는 비트 라인 B/L 및 B/L_의 비트 라인 쌍에 데이터를 위치시키기 시작한다. 감지 증폭기 회로(19)는 이후 비트 라인 상의 차등 전압을 감지하고 신호를 래치하며 논리 값을 출력한다; 따라서 차등 전압을 감지하고 증폭한다. 감지 증폭기는 일반적으로, 메모리 어레이로부터의 데이터 DQ를 제공하기 위한 클럭드 래치(clocked latch) 또는 레지스터를 포함할 수 있는 I/O 회로(21)에 결합된다. 이와 같은 방법으로, 메모리 셀에 의해 출력된 매우 작은 전압을 완전한 로직 레벨 전압으로 증폭하고, 시스템 클럭에 동기화시킴으로써, 메모리 어레이 외부의 로직 회로가 검색된 데이터를 이용할 수 있다.
도 3은 워드 라인 드라이버(53)의 예시적인 실시예를 단순한 블록 다이어그램으로 도시한다. 도 3에서, 포스트 디코더(71)는 어드레스 신호 xa, xb를 입력으로 수신한다. 홀드 타임 프리 클럭 게이팅 구조(73)는 포스트 디코더의 출력을 수신한다. 이 예시적인 실시예에서, 포스트 디코더(71)는 NAND 게이트이다. 다른 실시예에서, 다른 포스트 디코더, 예를 들어, AND 게이트, NOR 게이트, OR 게이트 또는 XOR 게이트가 이용될 수 있다. 출력 인버터(75)는 이후 워드 라인 신호 W/L을 구동한다. 이하에서 설명되듯이, 다양한 실시예에서, 홀드 타임 프리 클럭 게이팅 구조(73)의 내부 회로는, 클럭 신호의 라이징 에지에 대한 셋업 타임만이 타이밍 요건이고, 요구되는 홀드 타임이 없으므로, 어드레스 입력 xa, xb를 제공하는 회로에 대한 요건을 상당히 감소시키도록 배열된다.
도 4는 워드 라인 드라이버(53)를 위한 홀드 타임 프리 클럭 게이팅 구조(73)의 회로 구현을 한 실시예로 도시한다. 도 4에서, NAND 게이트(71)는, PMOS 트랜지스터(I11) 및 NMOS 트랜지스터(I12) 그리고 PMOS 트랜지스터(P11) 및 NMOS 트랜지스터(N11)의 클럭 게이팅 회로를 포함하는 CMOS 인버터(다른 방식이 이용될 수 있음)로 형성된 래치 입력 회로(72)에 결합된다. 내부 노드 A는 래치 입력 회로(72)의 출력을 수신한다. 로직 게이트 L1 및 키퍼 인버터 K1로 형성된 래치(74)는 노드 A에서의 전압을 수신한다. 래치(74)의 출력은 이후 워드 라인 출력 W/L을 구동하는 인버터(75)에 입력된다.
동작시, WL CLK 신호가 로우 레벨일 때, 입력 래치 회로(72)는 NAND 게이트(71)의 출력을 수신한다. 로우 전압(WL CLK)이 게이트 터미널에 걸릴 때 PMOS 트랜지스터 P11은 액티브하고, WL CLK가 로우일 때 NMOS 트랜지스터(N11)는 액티브이며 이제 하이가 된 인버터(77)의 출력을 그 게이트에서 수신한다. PMOS 트랜지스터 P11은 Vdd 전압을 인버터 I11 및 I12에 공급하며, NMOS 트랜지스터 N11은 인버터 I11 및 I12에 저전압 또는 접지 신호를 공급한다. 노드 A는 이후 CMOS 인버터를 형성하는 PMOS 트랜지스터 I11 및 NMOS 트랜지스터 I12에 의해 인버스된 NAND 게이트(71)의 출력을 수신한다. 따라서 노드 A는 신호 xa, xb의 AND 함수를 수신한다. 만일 WL CLK 신호가 로우일 때 xa, xb 모두가 "1"이면, NAND 게이트(71)의 출력은 "0"이다. PMOS 트랜지스터 I11 및 NMOS 트랜지스터 I12로의 게이트가 로우 전압이므로, PMOS 트랜지스터 I11은 액티브이고, 노드 A에서 전압은 하이거나 "1"이다. 한편, 만일 xa 또는 xb가 "0"이면, NAND 게이트(71)의 출력은 "1"이다. 이 경우, NMOS 트랜지스터 I12는 액티브이고, PMOS 트랜지스터 I11은 인액티브이며, 노드 A에서 전압은 로우 전압이거나 "0"이다. WL CLK가 로우 전압일 때, 이후 노드 A는 입력 신호 xa, xb의 AND와 논리적으로 동일하다.
한편, WL CLK 신호 라이징 에지가 발생하면, PMOS 트랜지스터 P11의 게이트는 WL CLK에 결합되었으므로 하이가 된다. NMOS 트랜지스터 N11의 게이트는, 인버터(77)의 출력에 결합되어 있으므로, 로우가 된다. 이후 래치 입력 회로(72)는 클로즈되고, 신호 xa, xb는 더 이상 노드 A에 영향을 주지 않는다. 노드 A에서의 전압은 이후 래치(24)의 동작에 의해 유지되는데, 래치는 로직 게이트 L1(본 실실시예에서는 NAND 게이트이나, 다른 로직 게이트도 사용될 수 있음) 및 키퍼 인버터 K1을 포함한다. WL CLK 신호가 하이가 될 때 로직 게이트 L1은 인에이블되며, 하이이기 때문에, NAND 게이트인 로직 게이트 L1의 출력은 노드 A에서의 전압의 인버스이다. 키퍼 인버터 K1은 이후 피드백 루프에서 이 전압을 보강하며, WL CLK 신호가 하이 전압인 동안, 이 래치(72)가 노드 A에서 전압을 유지한다. 인버터(75)는 워드 라인 W/L을 구동하며 로직 게이트 L1의 출력을 인버스함으로써, 워드 라인 W/L 상의 전압이 노드 A에서와 같다.
워드 라인 드라이버 회로(73)의 동작의 타이밍은 WL CLK 신호의 라이징 에지에 의해 결정된다. 입력 xa, xb는 WL CLK 신호의 라이징 에지에 대한 셋업 타임 요건을 가진다. WL CLK 신호가 상승한 후, 노드 A는 신호 xa, xb에 의해 더 이상 영향을 받지 않으며 그래서 신호 xa, xb는 워드 라인 W/L 상의 전압에 영향을 주지 않으면서 변경될 수 있다. 래치(74)는 WL CLK 신호의 하이 부분에 의해 인에이블 됨으로써, 워드 라인 W/L은 하이 부분일 때만 인에이블 된다.
워드 라인 클럭 신호 WL CLK가 상승한 직후에, 신호 xa, xb는 노드 A 또는 워드 라인 신호 W/L에 영향을 미치지 않는다. 신호 WL CLK의 라이징 에지에 대한 매우 짧은 홀드 타임 제한이 있다. 어드레스 신호 xa, xb에서 신호 WL CLK의 폴링 에지에 대한 타이밍 제한은 없다. WL CLK의 폴링 에지에 대한 타이밍 제한의 결여는 신호 xa, xb를 구동하는 외부 회로(미도시)가 WL CLK가 하이인 기간 동안, 그리고 WL CLK 신호의 라이징 에지에 대한 셋업 타임을 만족하면, WL CLK 로우 페이즈의 상당 부분 동안에도 이 신호를 변화시킬 수 있음을 의미한다. 따라서 타이밍 제한은 회로에서 상당히 감소된다. NAND 게이트(71)가, 워드 라인 클럭 WL CLK가 상승한 후 요구되는 어떠한 홀드 타임보다 더 길 수 있는 지연을 제공하므로, 워드 라인 드라이버 회로(73)는 입력 신호 xa, xb에 대한 홀드 타임으로부터 자유롭다. WL CLK의 라이징 에지에 도달하면, 입력 신호에 대한 타이밍 제한은 더 이상 없다. 워드 라인 클럭 드라이버 회로(73)는 따라서 WL CLK의 라이징 및 폴링 에지 모두에 대해서 "홀드 타임 프리"이다.
도 5는 다른 실시예 구현인 다른 홀드 타임 프리 클럭 게이팅 구조(93)를 도시한다. 도 5에서, 래치 입력 회로(92)는, 신호 WL CLK의 로우 부분 동안 NAND 게이트(71)의 출력을 트랜지스터 I11, I12의 인버터의 입력으로 패스하는 패스 게이트 T1, T2에 의해 형성된다. 클럭 신호가 하이 페이즈로 천이하면, 패스 게이트는 디스에이블된다. PMOS 트랜지스터 I11 및 NMOS 트랜지스터 I12는 패스 게이트 T1, T2의 출력을 노드 A에 결합시키는 CMOS 인버터를 형성한다. 노드 A는 이후 래치 회로(94)에 의해 래치되는데, 래치 회로는 도 4에 도시된 바와 같이 로직 게이트 L1 및 조건적 키퍼 K1을 포함한다. 이 다른 실시예에서, 로직 게이트 L1의 출력은 다시 신호 WL CLK의 하이 페이즈에 의해 게이트된 신호이다. 인버터(75)는 이후 이전과 같이 워드 라인 출력 W/L을 구동한다. 도 4와 5의 구현이 서로 다르지만, 도 4에 도시된 홀드 타임 프리 클럭 게이팅 구조(73) 및 도 5에 도시된 홀드 타임 프리 클럭 게이팅 구조(93)의 기능적 동작은 동등하다.
도 6은 타이밍 다이어그램으로 도 4 및 도 5의 홀드 타임 프리 클럭 게이팅 구조(73 또는 93)로의 디코더 NAND 게이트(71)의 출력에 대한 라이징 에지 타이밍 요건을 도시한다. 도 6에, 신호 CLK의 라이징 에지에 관련된 셋 타임 요건 tsu이 있다. 래치 입력 회로로의 신호 입력(도 4 또는 5의 NAND 게이트(71)의 출력)은 신호 WL CLK의 라이징 에지의 도달 전 짧은 시간 동안 안정되어야 한다. 또한, 래치 회로(73 또는 93)로의 입력은 신호 WL CLK의 라이징 에지의 도달 후 짧은 시간 동안 안정되어야 한다. 도 6에서, 이는 홀드 타임 (라이징) 요건 thold로 나타난다. 그러나 그 짧은 홀드 타임이 경과한 후 입력 신호에 대한 더 이상의 타이밍 요건은 없는데, 워드 라인 클럭 신호 WL CLK의 액티브 부분 동안 도 4 또는 5의 래치가 워드 라인 드라이버 회로 실시예의 내부 노드 A에서 값을 유지하기 때문이다. 도 4 및 5의 신호 xa, xb는 이후 워드 라인 신호 W/L에 영향을 미치지 않고 변화할 수 있다. 따라서 나머지 회로에 대한 타이밍 제한은, 종래 방법과 비교할 때, 상당히 완화된다. 워드 라인 드라이버 실시예의 사용은 메모리와 어드레스 신호, 제어 신호 등 사이의 인터페이스에서 많은 입력 래치에 대한 필요를 제거한다.
더욱이, 홀드 타임 (라이징)은 매우 짧음이 도 6에서 관측된다. 디코더 NAND 게이트(71)에서 자연적으로 발생하는 지연은 홀드 타임 (라이징)과 같은 또는 더 긴 지연을 제공하기에 충분할 수 있다. 도 4 및 5에서 신호 xa, xb에 대한 홀드 타임은 0 또는 심지어 네거티브가 될 수 있다. 실시예 워드 라인 드라이버 회로는 따라서 디코드되어 액티브 워드 라인을 선택하는 메모리 어드레스 신호인 입력 신호 xa, xb에 대해 홀드 타임 프리이다.
본 출원의 범위는 명세서에서 설명된 구조, 방법 및 단계의 특정 실시예에 한정하려고 의도되지 않았다. 본 발명의 개시로부터 용이하게 이해할 수 있는 당업자라면, 여기에서 설명된 대응되는 실시예와 실질적으로 동일한 기능을 수행하거나 같은 결과를 실질적으로 달성하는 현존하거나 이후에 개발될 공정, 또는 단계가 본 발명에 따라 이용될 수 있다. 따라서 첨부된 청구항은 그러한 공정이나 단계를 그 범위 내에 포함하도록 의도되었다.
Claims (10)
- 어드레스 디코드 신호를 수신하고 워드 라인 디코더 신호를 출력하는 워드 라인 디코더; 및
상기 워드 라인 디코더 신호에 결합되고 워드 라인 클럭 신호를 수신하며, 상기 워드 라인 디코더 신호에 응답하여, 상기 워드 라인 클럭 신호의 액티브 페이즈에 대한 워드 라인 신호를 출력하는 워드 라인 클럭 게이팅 구조를 포함하되,
상기 어드레스 디코드 신호는 상기 워드 라인 클럭 신호의 라이징 에지에 관한 셋업 타임 요건 및 상기 워드 라인 클럭 신호의 라이징 에지에 관한 영 또는 이하의 홀드 타임 요건을 가지는 장치.
- 제1항에 있어서, 상기 워드 라인 클럭 게이팅 구조는,
상기 워드 라인 클럭 신호의 제1 부분에 응답하여 상기 워드 라인 디코더 신호를 내부 노드에 결합하는 래치 입력 회로; 및
상기 워드 라인 클럭 신호의 제2 부분에 응답하여 상기 워드 라인 디코더의 출력을 상기 내부 노드에서 유지하는 래치를 더 포함하는 장치.
- 제2항에 있어서, 상기 래치 입력 회로는
상기 워드 라인 디코더 신호를 수신하도록 결합되는 인버터 및 상기 워드 라인 클럭 신호의 상기 제1 부분 동안 상기 인버터를 인에이블시키는 클럭 게이팅 회로를 더 포함하며,
상기 래치는
상기 신호를 상기 내부 노드에서 수신하고 상기 워드 라인 클럭 신호를 수신하도록 결합되며, 상기 워드 라인 클럭 신호의 상기 제2 부분 동안 상기 래치를 인에이블시키는 로직 게이트, 및 상기 로직 게이트의 출력에 피드백 방식으로 결합되며 상기 래치 입력 회로가 디스에이블될 때 상기 내부 노드의 값을 상기 로직 게이트의 입력으로 유지하는 조건부 키퍼를 더 포함하는 장치.
- 제2항에 있어서, 상기 래치 입력 회로는
상기 워드 라인 클럭 신호의 트루 및 상보적인 형태에 결합된 한 쌍의 패스 게이트에 결합된 입력을 가진 인버터-여기서, 상기 패스 게이트는 상기 인버터의 입력을 상기 워드 라인 클럭 신호의 상기 제1 부분에 대한 응답하여 상기 워드 라인 디코더 신호에 결합함-, 및 상기 인버터의 상기 출력에 있는 내부 노드를 더 포함하며,
상기 래치는
상기 신호를 상기 내부 노드에서 수신하기 위해 결합되고 상기 워드 라인 클럭 신호를 수신하도록 결합되며, 상기 워드 라인 클럭 신호의 제2 부분 동안 상기 래치를 인에이블시키는 로직 게이트, 및 상기 로직 게이트의 출력에 피드백 방식으로 결합되며 상기 래치 입력 회로가 디스에이블될 때 상기 내부 노드의 값을 상기 로직 게이트의 입력으로 유지하는 조건부 키퍼를
- 어드레스 입력을 수신하도록 결합되며, 디코더 출력을 갖는 디코더 회로; 및
상기 디코더 출력 및 워드 라인 클럭 신호에 결합되며, 상기 워드 라인 클럭 신호 상의 에지에 응답하여 워드 라인 신호를 선택적으로 출력하는 워드 라인 클럭 게이팅 회로를 포함하되,
상기 어드레스 입력은 상기 워드 라인 클럭 신호의 에지에 대한 셋업 타임 요건을 가지며, 상기 어드레스 입력은 상기 워드 라인 클럭 신호의 상기 에지에 관한 영 이하의 홀드 타임 요건을 가지는 장치.
- 제5항에 있어서,
상기 적어도 하나의 워드 라인 클럭 게이팅 구조는
상기 디코더 출력 및 상기 워드 라인 클럭 신호에 결합되며 상기 워드 라인 클럭 신호의 제1 부분에 응답하여 상기 디코더 출력을 내부 노드에 입력하는 래치 입력 회로; 및
상기 디코더 출력을 상기 워드 라인 클럭 신호의 제2 부분에 응답하여 상기 내부 노드에서의 전압으로 유지하는 래치를 더 포함하는 장치.
- 제6항에 있어서,
상기 래치는,
상기 신호를 상기 내부 노드에서 수신하고 상기 워드 라인 클럭 신호를 수신하도록 결합되며, 상기 워드 라인 클럭 신호의 상기 제2 부분 동안 상기 래치를 인에이블시키는 로직 게이트, 및 상기 로직 게이트의 출력에 피드백 방식으로 결합되며 상기 워드 라인 클럭 신호의 상기 제2 부분 동안 상기 내부 노드의 값을 상기 로직 게이트의 입력으로 유지하는 조건부 키퍼를 더 포함하되,
상기 래치 입력 회로는
상기 워드 라인 디코더 출력을 수신하도록 결합되는 인버터 및 상기 워드 라인 클럭 신호의 상기 제1 부분 동안 상기 인버터를 인에이블시키는 클럭 게이팅 회로를 더 포함하는 장치.
- 어드레스 신호에 결합되며 디코더 출력을 출력하는 워드 라인 디코더 회로를 제공하는 단계; 및
워드 라인 클럭 게이팅 회로를 상기 디코더 출력 및 워드 라인 클럭 신호에 결합하는 단계-여기서, 상기 워드 라인 클럭 게이팅 회로는 상기 워드 라인 클럭 신호 상의 에지에 응답하여 워드 라인 상에 워드 라인 펄스를 출력함-를 포함하되,
상기 어드레스 신호는 상기 워드 라인 클럭 신호의 상기 에지에 관한 셋업 타임 요건 및 상기 워드 라인 클럭 신호의 상기 에지에 관한 영 이하의 홀드 타임 요건을 가지는 방법.
- 제8항에 있어서,
상기 워드 라인 클럭 게이팅 회로를 결합하는 단계는
래치 입력 회로를 상기 디코더 출력 및 상기 워드 라인 클럭 신호에 결합하는 단계, 및 워드 라인 클럭 신호의 제1 부분에 응답하여 상기 디코더 출력 신호를 내부 노드로 입력하는 단계를 더 포함하는 방법.
- 제9항에 있어서,
상기 워드 라인 클럭 신호의 상기 에지에 응답하여 래치 회로 내의 상기 내부 노드에서 전압을 래치하는 단계; 및 상기 워드 라인 클럭 신호의 제2 부분에 대한 응답으로 상기 내부 노드에서 전압을 유지하는 단계를 더 포함하는 방법.
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