KR20120105373A - Method of forming barrier film, and ic chip package - Google Patents

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KR20120105373A
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Abstract

PURPOSE: A formation method of a barrier film and an IC(Integrated Circuit) chip package are provided to form the barrier film in which insulation property and barrier performance are improved at low temperature using a deposition polymerization method obtaining a desire film with a polymerization reaction. CONSTITUTION: A vacuum chamber mounts a substrate(S) to be processed. The vacuum chamber comprises an exhaust system(12) for reducing pressure inside the vacuum chamber. A tungsten boat(13a) for a first raw material monomer(A) and a tungsten boat(13b) for a second raw material monomer(B) are arranged inside the vacuum chamber. Shutters(14a,14b) are respectively mounted on the top of the tungsten boat for the first raw material monomer and the tungsten boat for the second raw material monomer. The substrate to be processed is fixed to a tray(15).

Description

배리어막의 형성 방법 및 ＩＣ 칩 패키지{METHOD OF FORMING BARRIER FILM, AND IC CHIP PACKAGE}METHODS OF FORMING BARRIER FILM, AND IC CHIP PACKAGE}

본 발명은, 배리어막의 형성 방법 및 IC 칩 패키지에 관한 것으로, 특히 증착 중합법을 이용하여 배리어막을 형성하는 방법 및 이 배리어막을 갖는 IC 칩 패키지에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a barrier film and an IC chip package, and more particularly to a method of forming a barrier film using a deposition polymerization method and an IC chip package having the barrier film.

종래, 반도체 디바이스 (IC 칩) 의 분야에서는, Si 웨이퍼 상에 디바이스를 제작한 후, 디바이스와 디바이스를 전기적으로 접속하기 위해서 와이어 본딩 기술을 이용해 왔다. 그러나, 디바이스가 미세화됨에 따라 접속하는 와이어의 피치가 좁아져, 접속 공정이 곤란해진다는 문제가 발생하고, 또한 와이어에 의한 신호 지연이 심각한 문제가 되어 왔다. 동시에, 디바이스의 미세화도 한계에 가까워져, 대용량, 고속 동작의 한계에 이르러 왔다.Background Art Conventionally, in the field of semiconductor devices (IC chips), after fabricating a device on a Si wafer, a wire bonding technique has been used to electrically connect the device to the device. However, as the device becomes smaller, the pitch of the connecting wires becomes narrower, which leads to a problem in that the connecting process becomes difficult, and the signal delay caused by the wire has become a serious problem. At the same time, the miniaturization of devices is approaching its limits, and the limits of large capacity and high speed operation have been reached.

이 해결법의 하나로서, 디바이스를 중첩하여 접착하고, 구멍을 파서, 그 구멍 안에 매립한 Cu, Al 로 이루어지는 배선막으로 접속하는 기술이 개발되고 있다. 예를 들어, 플래시 메모리 분야에서는, 메모리를 다수 장 중첩한 대용량 플래시 메모리가 일부 제품화되어 있다. 이들 기술을 총칭하여 TSV 나 3 차원 실장이라고 부르고 있다. 전술한 바와 같은 메모리계에서는, 동일한 디바이스를 다수 장 중첩하여 용량을 모으는 것이나, 메모리와 로직과 같이 상이한 종류의 디바이스를 중첩하여 배선을 짧게 하여 고속 동작을 목적으로 하는 것 등, 그 조합은 목적에 따라 자유롭게 선택되고 있다.As one of these solutions, a technique has been developed in which devices are overlapped and bonded, a hole is dug, and a connection film made of Cu and Al embedded in the hole is connected. For example, in the field of flash memory, some large-capacity flash memory products in which a plurality of memories are superimposed are commercialized. These technologies are collectively called TSV or 3D implementation. In the above-described memory system, a combination of a plurality of identical devices is accumulated to accumulate capacity, or a combination of different types of devices, such as memory and logic, to shorten wiring and to achieve high speed operation. It is freely selected accordingly.

TSV 기술에서는, 크게 나누어, IC 칩 (또는 Si 웨이퍼) 끼리의 접착 전에 구멍을 뚫어 배선막으로서의 Cu 막 등을 매립하는 비아 퍼스트 공정과, 접착 후에 구멍을 뚫어 Cu 막 등을 형성하는 비아 라스트 공정으로 나누어져 있다.In the TSV technology, a via-first step of dividing the IC chip (or Si wafer) into holes and burying a Cu film as a wiring film and a via-last step of forming a Cu film or the like after the bonding are performed. divided.

상기 비아 라스트 공정에서는, 접착제도 포함하여 구멍을 뚫어 Cu 를 매립하기 때문에, 프로세스의 최고 온도가 접착제의 내열성에 의해 정해진다. 접착제의 종류에 따라 상이하기도 하지만, 일반적으로는 200 ℃ 이하가 바람직하다.In the above via last step, Cu is embedded in the via last process, so that the maximum temperature of the process is determined by the heat resistance of the adhesive. Although it may differ according to the kind of adhesive agent, generally 200 degrees C or less is preferable.

한편, 이 구멍의 형상은 φ 2 ? 20 ㎛ 정도이고, 깊이 50 ? 200 ㎛ 정도이다. 따라서, 애스펙트비 (A/R) 로는 10 ? 100 정도에 이른다. 이만큼의 A/R 의 구멍 안에 균일하게 성막하기 위해서는, 종래 이용되고 있던 스퍼터링법으로는 무리이고, CVD 법에 따를 필요가 있다.On the other hand, the shape of this hole is φ 2? It is about 20 μm, depth 50? It is about 200 micrometers. Therefore, the aspect ratio (A / R) is 10? Up to 100. In order to form a film uniformly in such A / R holes, the sputtering method conventionally used is unreasonable, and it is necessary to follow the CVD method.

또, 지금까지 반도체 디바이스 제작 공정에서 사용되고 있던 배리어막은, CVD 법에 의해 형성된 Ti, TiN, Ta, 및 TaN 의 막이 주류이고 (예를 들어, 특허문헌 1 참조), 성막 온도가 300 ℃ 이상으로 높아, 저온에서의 실시를 목적으로 하는 TSV 기술을 이용한 공정에서는 사용할 수 없다. 즉, TSV 기술을 이용한 공정용으로 새로운 배리어막을 개발하는 것이 요구되고 있다. 또한 종래는, 배선막은 SiO2 막 위에 형성되어 있었기 때문에, 배리어막은 도전체여도 되었다. 그러나, TSV 기술을 이용한 공정에서는, 하지는 Si 로 도체 (반도체) 이므로, 배리어막으로서는 절연성도 요구된다. 따라서 재료적으로도 신규 개발이 필요하다.In addition, the barrier films used in the semiconductor device fabrication process so far are mainly formed of Ti, TiN, Ta, and TaN films formed by the CVD method (see, for example, Patent Document 1), and have a high film formation temperature of 300 ° C or higher. It cannot be used in the process using TSV technique for the purpose of implementing at low temperature. That is, it is required to develop a new barrier film for a process using TSV technology. In addition, since the wiring film was conventionally formed on the SiO 2 film, the barrier film may be a conductor. However, in the process using TSV technology, since the base is a conductor (semiconductor) of Si, insulation is also required as a barrier film. Therefore, new development is needed in material.

상기 배리어막 위에는, 통상, 공지된 방법에 의해, 배선막으로서 Cu 막이 CVD 법에 의해 형성된다 (예를 들어, 특허문헌 2 참조).On the said barrier film, a Cu film is normally formed by a CVD method as a wiring film by a well-known method (for example, refer patent document 2).

또한, 상기한 바와 같이, 종래 기술에서는, 통상, Cu 나 Al 등의 배선막의 배리어막으로서, 스퍼터링법 또는 CVD 법에 의해 금속이나 금속 질화물의 막을 형성하고 있었다. 특히, A/R 이 높아지면 (예를 들어, 5 이상) CVD 법을 이용할 필요가 있었다. 따라서, 배리어막 원료로서 유기 금속 재료 또는 금속의 염화물이나 불화물을 사용하므로, 그 성막 온도는 300 ℃ 이상이 일반적이다. 유기 금속 재료의 경우에는, 유기물을 분해하여 제거하기 위해서 고온에 의한 열에너지가 필요하다. 또, 금속의 염화물이나 불화물의 경우에는, 일반적으로 반응 온도는 낮지만, 염소나 불소를 막 중으로부터 제거하기 위해서는 고온이 필요하다. 또, 종래 기술에서는, 금속 등으로 이루어지는 배리어막 표면의 산화를 방지하기 위해서, 배리어막 형성 후에 진공 중에서 연속하여 Al 이나 Cu 등의 성막이 필요하였다. As described above, in the prior art, usually, a metal or metal nitride film is formed by sputtering or CVD as a barrier film of a wiring film such as Cu or Al. In particular, when A / R became high (for example, 5 or more), it was necessary to use the CVD method. Therefore, since the organic metal material or the chloride or fluoride of a metal is used as a barrier film raw material, the film-forming temperature is generally 300 degreeC or more. In the case of an organometallic material, thermal energy due to high temperature is required in order to decompose and remove an organic substance. In the case of chlorides and fluorides of metals, the reaction temperature is generally low, but high temperatures are required to remove chlorine and fluorine from the film. Moreover, in the prior art, in order to prevent oxidation of the barrier film surface which consists of metals etc., film formation, such as Al and Cu, was performed continuously in vacuum after barrier film formation.

국제 공개 제2010/007991호 팜플렛International Publication No. 2010/007991 Pamphlet 일본 공개특허공보 2009-081431호Japanese Unexamined Patent Publication No. 2009-081431

본 발명의 과제는, 상기 서술한 종래 기술의 문제점을 해결하는 것에 있고, 진공 중에서 2 종류의 모노머를 동시에 또는 각각 증착하여, 기판 상에서 반응시키고, 그 후 필요에 따라 가열하여, 중합 반응으로 원하는 막을 얻는 이른바 증착 중합법을 이용함으로써, 저온에서 절연 특성, 배리어 특성, 홀 내의 균일 성막 특성이 우수한 배리어막을 형성하는 방법 및 이 배리어막을 구비한 IC 칩 패키지를 제공하는 것에 있다. An object of the present invention is to solve the above-mentioned problems of the prior art, and in the vacuum, two or more kinds of monomers are deposited at the same time or separately, reacted on a substrate, and then heated as necessary, thereby obtaining a desired film by a polymerization reaction. It is providing the method of forming the barrier film excellent in the insulation characteristic, a barrier characteristic, the uniform film-forming characteristic in a hole at low temperature, and the IC chip package provided with this barrier film by using what is called vapor deposition polymerization method obtained.

본 발명의 배리어막의 형성 방법에 관련된 제 1 형성 방법의 발명은, IC 칩이 형성되어 있는 Si 웨이퍼를 복수 장 중첩하여 접합하고, TSV 기술에 의해, 이 접합된 Si 웨이퍼에 IC 칩끼리를 전기적으로 접속하기 위한 구멍을 뚫은 후, 복수의 IC 칩을 연결하는 그 구멍 안에 도전체막을 형성하기 전에, 그 구멍 안에 배리어막을 형성하는 방법으로서, 2 종류 이상의 모노머를 진공 중에서 증발시키고, 증착 중합법에 의해 그 구멍 안에 폴리이미드로 이루어지는 배리어막을 형성하는 것을 특징으로 한다.In the invention of the first forming method according to the method for forming a barrier film of the present invention, a plurality of Si wafers on which an IC chip is formed are superimposed and bonded, and the IC chips are electrically connected to the bonded Si wafer by TSV technology. As a method of forming a barrier film in the hole after the hole for connection is formed and before the conductor film is formed in the hole for connecting the plurality of IC chips, two or more types of monomers are evaporated in vacuo and subjected to vapor deposition polymerization. A barrier film made of polyimide is formed in the hole.

상기 제 1 형성 방법의 발명에 있어서, 그 모노머를 동시에 또는 각각 증발시켜 증착시키는 것을 특징으로 한다.In the invention of the first forming method, the monomers are evaporated at the same time or respectively to be deposited.

상기 제 1 형성 방법의 발명에 있어서, 그 모노머가 방향족 디아민과 테트라카르복실산 2 무수물로 이루어지는 것을 특징으로 한다.In the invention of the first forming method, the monomer comprises aromatic diamine and tetracarboxylic dianhydride.

본 발명의 배리어막의 형성 방법에 관련된 제 2 형성 방법의 발명은, IC 칩이 형성되어 있는 Si 웨이퍼를 복수 장 중첩하여 접합하고, TSV 기술에 의해, 이 접합된 Si 웨이퍼에 IC 칩끼리를 전기적으로 접속하기 위한 구멍을 뚫은 후, 복수의 IC 칩을 연결하는 그 구멍 안에 도전체막을 형성하기 전에, 그 구멍 안에 배리어막을 형성하는 방법으로서, 2 종류 이상의 모노머를 진공 중에서 증발시키고, 증착 중합법에 의해 그 구멍 안에 폴리머로 이루어지는 배리어막을 형성하는 것을 특징으로 한다.In the invention of the second forming method according to the method for forming the barrier film of the present invention, a plurality of Si wafers on which an IC chip is formed are superimposed and bonded, and the IC chips are electrically connected to the bonded Si wafer by TSV technology. As a method of forming a barrier film in the hole after the hole for connection is formed and before the conductor film is formed in the hole for connecting the plurality of IC chips, two or more types of monomers are evaporated in vacuo and subjected to vapor deposition polymerization. A barrier film made of a polymer is formed in the hole.

상기 제 2 형성 방법의 발명에 있어서, 그 모노머를 동시에 또는 각각 증발시켜 증착시키는 것을 특징으로 한다.In the invention of the second forming method, the monomers are evaporated at the same time or respectively to be deposited.

상기 제 2 형성 방법의 발명에 있어서, 그 폴리머가 폴리이미드인 것을 특징으로 한다.In the invention of the second forming method, the polymer is polyimide.

상기 제 2 형성 방법의 발명에 있어서, 그 모노머가 방향족 디아민과 테트라카르복실산 2 무수물로 이루어지는 것을 특징으로 한다.In the invention of the second forming method, the monomer is composed of an aromatic diamine and tetracarboxylic dianhydride.

본 발명의 IC 칩 패키지에 관련된 제 1 IC 칩 패키지의 발명은, IC 칩이 각각에 형성된 복수 장의 Si 웨이퍼의 각 Si 웨이퍼가 중첩되어 접합되어 있는 Si 웨이퍼 적층물을 갖는 IC 칩 패키지로서, 그 Si 웨이퍼 적층물에는 접합 후에 TSV 기술에 의해 뚫린 구멍이 형성되고, 그 구멍 안에는, 2 종류 이상의 모노머를 이용하여 증착 중합하여 이루어지는 폴리이미드로 이루어지는 배리어막이 형성되어 있고, 그리고 이 배리어막 위에는 도전체막이 형성되어 있는 것을 특징으로 한다.The invention of the first IC chip package according to the IC chip package of the present invention is an IC chip package having a Si wafer stack in which each Si wafer of a plurality of Si wafers in which an IC chip is formed is superimposed and bonded. In the wafer stack, a hole formed by TSV technology is formed after bonding, and a barrier film made of polyimide formed by vapor deposition polymerization using two or more types of monomers is formed in the hole, and a conductor film is formed on the barrier film. It is characterized by that.

상기 제 1 IC 칩 패키지의 발명에 있어서, 그 모노머가 방향족 디아민과 테트라카르복실산 2 무수물로 이루어지는 것을 특징으로 한다.In the invention of the first IC chip package, the monomer is composed of an aromatic diamine and tetracarboxylic dianhydride.

본 발명의 IC 칩 패키지에 관련된 제 2 IC 칩 패키지의 발명은, IC 칩이 각각에 형성된 복수 장의 Si 웨이퍼의 각 Si 웨이퍼가 중첩되어 접합되어 있는 Si 웨이퍼 적층물을 갖는 IC 칩 패키지로서, 그 Si 웨이퍼 적층물에는 접합 후에 TSV 기술에 의해 뚫린 구멍이 형성되고, 그 구멍 안에는, 증착 중합하여 이루어지는 폴리머로 이루어지는 배리어막이 형성되어 있고, 그리고 이 배리어막 위에는 도전체막이 형성되어 있는 것을 특징으로 한다.The invention of the second IC chip package according to the IC chip package of the present invention is an IC chip package having a Si wafer stack in which each of the Si wafers of a plurality of Si wafers in which the IC chip is formed is superimposed and bonded. The wafer laminate is characterized in that a hole formed by TSV technology after bonding is formed, a barrier film made of a polymer formed by vapor deposition polymerization is formed in the wafer stack, and a conductor film is formed on the barrier film.

상기 제 2 IC 칩 패키지의 발명에 있어서, 그 폴리머가 폴리이미드인 것을 특징으로 한다.In the invention of the second IC chip package, the polymer is polyimide.

상기 제 2 IC 칩 패키지의 발명에 있어서, 그 폴리머가 방향족 디아민과 테트라카르복실산 2 무수물의 증착 중합체인 것을 특징으로 한다. In the invention of the second IC chip package, the polymer is a vapor deposition polymer of aromatic diamine and tetracarboxylic dianhydride.

본 발명에 의하면, TSV 기술을 적용하여 뚫은 구멍 안에, 증착 중합법에 의해 250 ℃ 이하로 성막 가능하고, 또한 A/R 이 10 이상에서도 충분한 균일 전착을 나타내어, 배리어막으로서 충분히 사용 가능한 배리어막을 형성할 수 있다는 효과를 나타낸다.According to the present invention, it is possible to form a film at a temperature of 250 ° C. or lower by vapor deposition polymerization in a hole drilled by applying the TSV technique, and exhibit sufficient uniform electrodeposition even at an A / R of 10 or more, thereby forming a barrier film that can be sufficiently used as a barrier film. It can do the effect.

또, 본 발명에 의하면, 상기 배리어막을 구비한 IC 칩 패키지는, 신호 지연의 문제가 발생할 우려도 없고, 또한 대용량, 고속 동작도 가능하다는 효과를 나타낸다. Moreover, according to this invention, the IC chip package provided with the said barrier film has the effect that a signal delay problem does not arise, and a large capacity and a high speed operation are also possible.

도 1 은 본 발명에 관련된 배리어막의 형성 방법을 실시하기 위한 성막 장치의 일 구성예를 모식적으로 나타내는 개략도.
도 2 는 IC 칩 패키지의 모식적인 일 구성예를 나타내는 단면도.
도 3 은 실시예 1 에서 얻어진 폴리이미드의 막두께를 측정하는 장소를 설명하기 위한 Si 웨이퍼의 모식적인 단면도.
도 4 는 실시예 1 에서 얻어진 폴리이미드막의 막두께 (㎚) 와, 전압 인가시의 전류 밀도 (리크 전류 밀도 (A/㎠)) 의 관계를 나타내는 그래프.
도 5 는 실시예 2 에 있어서 증착 중합막에 대해 측정한 적외선 흡수 (IR) 스펙트럼의 시간 경과적 변화에 기초하여 평가한 증착막의 폴리아믹산 (폴리아미드산) 및 폴리이미드의 생성률과의 관계를 나타내는 그래프이고, 가로축은 경과시간 (hr) 을 나타내고, 세로축은 아미드화율 (％) 및 이미드화율 (％) 을 나타낸다.BRIEF DESCRIPTION OF THE DRAWINGS It is a schematic diagram which shows typically an example of a structure of the film-forming apparatus for implementing the barrier film formation method which concerns on this invention.
2 is a cross-sectional view illustrating a schematic configuration example of an IC chip package.
3 is a schematic cross-sectional view of a Si wafer for explaining a place where a film thickness of a polyimide obtained in Example 1 is measured.
4 is a graph showing the relationship between the film thickness (nm) of the polyimide film obtained in Example 1 and the current density (leak current density (A / cm 2)) at the time of voltage application.
FIG. 5 shows the relationship between the production rates of polyamic acid (polyamic acid) and polyimide of the deposited film evaluated based on the temporal change in the infrared absorption (IR) spectrum measured for the deposited polymer film in Example 2. FIG. In the graph, the horizontal axis represents elapsed time (hr), and the vertical axis represents amidation rate (%) and imidization rate (%).

이하, 본 발명에 관련된 배리어막의 형성 방법의 실시형태 및 IC 칩 패키지의 실시형태에 대해 설명하고, 그 후에, 각 구성 요건에 대해 상세하게 설명한다.EMBODIMENT OF THE INVENTION Hereinafter, embodiment of the formation method of the barrier film which concerns on this invention, and embodiment of an IC chip package are described, and each structural requirement is explained in full detail after that.

본 발명에 관련된 배리어막의 형성 방법의 실시형태에 의하면, 이 형성 방법은, Si 웨이퍼 표면 상에 IC 칩 (IC 디바이스) 이 형성되어 있는 복수 장의 Si 웨이퍼를, IC 칩이 형성되어 있지 않은 Si 웨이퍼의 이면측과 IC 칩이 형성되어 있는 다른 Si 웨이퍼의 표면측이 접하도록 중첩하고, 예를 들어 실록산 수지나 에폭시 수지 등에서 선택된 접착제를 이용하여 접합하고, 3 차원 실장 공정 (TSV 기술?공정) 에 의해, 이 접합된 Si 웨이퍼 적층물에 IC 칩끼리를 전기적으로 접속하기 위한 구멍을 뚫은 후, 복수의 IC 칩을 연결하는 Cu 나 Al 이나 W 나 Ni 등으로 이루어지는 도전체막을 구멍 안, 또한 구멍의 주변에 형성하기 전에, 구멍 안이나 그 주변에 배리어막을 형성하는 방법으로서, 2 종류 이상의 모노머를, 바람직하게는 방향족 디아민과 테트라카르복실산 2 무수물을 진공 중에서 증발시키고, 예를 들어 각 모노머를 동시에 증발시키거나 또는 시간을 어긋나게 하여 각각 증발시키고, 구멍 안이나 그 주변에서 증착 중합시켜, 바람직하게는 폴리이미드 등의 폴리머로 이루어지는 배리어막을 형성하는 것으로 이루어진다. 본 명세서 중에서 「구멍 안」이라고 한 경우는, 구멍 안과 그 주변을 포함하는 것으로 한다. 이 경우, 구멍의 주변에 형성된 막은, 목적으로 하는 디바이스에 따라 에칭 제거한다.According to an embodiment of the method for forming a barrier film according to the present invention, the forming method includes a plurality of Si wafers on which an IC chip (IC device) is formed on a Si wafer surface of a Si wafer on which an IC chip is not formed. The back side overlaps with the surface side of another Si wafer on which the IC chip is formed, and is bonded, for example, using an adhesive selected from a siloxane resin, an epoxy resin, or the like, followed by a three-dimensional mounting process (TSV technology? Process). After drilling a hole for electrically connecting the IC chips to the bonded Si wafer stack, a conductor film made of Cu, Al, W, Ni, or the like for connecting a plurality of IC chips is formed in the hole and the periphery of the hole. As a method of forming a barrier film in or around a hole before forming in the film, at least two monomers are preferably aromatic diamine and tetracarboxylic dianhydride. Evaporate in a vacuum, e.g., evaporate each monomer at the same time or at different time intervals, and evaporate and polymerize in or around the pores, preferably to form a barrier film made of a polymer such as polyimide. Is done. In this specification, when it says "in a hole", it shall include in a hole and its periphery. In this case, the film formed around the hole is etched away according to the target device.

또, 본 발명에 관련된 IC 칩 패키지의 실시형태에 의하면, 이 IC 칩 패키지는, IC 칩이 각각에 형성된 복수 장의 Si 웨이퍼의 각 Si 웨이퍼가 IC 칩이 형성되어 있지 않은 Si 웨이퍼의 이면측과 IC 칩이 형성되어 있는 다른 Si 웨이퍼의 표면측이 접하도록 중첩되고, 예를 들어 실록산 수지나 에폭시 수지 등에서 선택된 접착제에 의해 접합되어 있는 Si 웨이퍼 적층물을 갖고, 이 Si 웨이퍼 적층물에는, 접합 후에 TSV 기술에 의해 뚫린 구멍이 형성되고, 구멍 안이나 그 주변에는, 2 종류 이상의 모노머, 바람직하게는 방향족 디아민과 테트라카르복실산 2 무수물을 이용하여 증착 중합하여 이루어지는 폴리이미드 등의 폴리머로 이루어지는 배리어막이 형성되어 있고, 그리고 이 배리어막 위에는 Cu 나 Al 이나 W 나 Ni 등으로 이루어지는 도전체막이 형성되어 있는 것으로 이루어진다.In addition, according to the embodiment of the IC chip package according to the present invention, the IC chip package is characterized in that each Si wafer of a plurality of Si wafers in which the IC chip is formed is the back side of the Si wafer and the IC wafer is not formed. The surface side of the other Si wafer in which the chip is formed is overlapped so that it has a Si wafer laminated body bonded by the adhesive agent chosen from siloxane resin, an epoxy resin, etc., for example, and this Si wafer laminated body is TSV after bonding. A hole formed by the technique is formed, and a barrier film made of a polymer such as polyimide formed by vapor deposition polymerization using two or more kinds of monomers, preferably aromatic diamine and tetracarboxylic dianhydride, is formed in or around the hole. And a conductor film made of Cu, Al, W, Ni, or the like is formed on the barrier film. It consists of.

종래 기술에서는, 상기한 바와 같이, 배선막의 배리어막으로서, 스퍼터링법 또는 CVD 법에 의해 금속이나 금속 질화물을 형성하고 있었다. 특히, A/R 이 높아지면 (예를 들어, 5 이상) CVD 법을 이용할 필요가 있었다. 따라서, 그 성막 온도는 300 ℃ 이상이라는 고온에 의한 열에너지가 필요하고, 또 사용하는 원료에서 유래하는 염소나 불소를 막 중으로부터 제거하기 위해서 고온이 필요했다. 또한, 종래 기술에서는, 금속을 함유하는 배리어막 표면의 산화를 방지하기 위해서, 배리어 막형성 후에 진공 중에서 연속하여 배선막을 형성하는 것이 필요했다.In the prior art, as described above, as the barrier film of the wiring film, a metal or a metal nitride was formed by the sputtering method or the CVD method. In particular, when A / R became high (for example, 5 or more), it was necessary to use the CVD method. Therefore, the film formation temperature required thermal energy at a high temperature of 300 ° C. or higher, and high temperature was required in order to remove chlorine and fluorine derived from the raw materials used from the film. Moreover, in the prior art, in order to prevent oxidation of the barrier film surface containing a metal, it was necessary to form a wiring film continuously in vacuum after barrier film formation.

그러나, 상기한 본 발명에 의하면, 배리어막은 유기물로 이루어지는 폴리머막이기 때문에, 성막 온도도 낮은 데다가, 이 폴리머막을 형성한 후에, 얻어진 Si 웨이퍼를 일단 대기 중에 꺼내어, 다음의 공정을 진행시키는 것도 가능하다.However, according to the present invention described above, since the barrier film is a polymer film made of an organic substance, the film forming temperature is also low, and after the polymer film is formed, the obtained Si wafer can be once taken out in the atmosphere to proceed to the next step. .

또, 본 발명의 경우, 어닐 처리가 필요한 경우에는, 어닐 후에 Al, Cu 등의 성막을 실시할 수도 있다. In addition, in the case of the present invention, when annealing treatment is required, film formation such as Al and Cu may be performed after the annealing treatment.

또한, Al 이나 Cu 막 등의 배리어막에 대한 밀착성 향상을 위해서, 이하 서술하는 실란 커플링제를, 폴리이미드 성막 전 또는 성막 중에, 또 Al 이나 Cu 등의 성막 전 (어닐 후) 에 소망량, 예를 들어, 성막 중인 경우는, 폴리이미드 1 ㏖ 에 대해 0.01 ? 0.1 ㏖ 정도, 또 성막 전인 경우는, 10 분자층 정도와 같은 미량을 첨가할 수도 있다.In addition, in order to improve the adhesiveness to barrier films, such as Al and Cu films, the silane coupling agent mentioned below is a desired amount before polyfilm formation, or before film formation (after annealing), and before film formation, such as Al and Cu, for example, For example, in the case of film formation, it is 0.01? In the case of about 0.1 mol and before film-forming, the trace amount similar to about 10 molecular layers can also be added.

본 발명에 따라 형성할 수 있는 배리어막을 구성하는 폴리머로는, 예를 들어, 폴리이미드, 폴리아미드, 폴리아조메틴, 폴리우레아 또는 그들의 임의의 혼합물 등을 들 수 있고, 바람직하게는 폴리이미드를 들 수 있다.As a polymer which comprises the barrier film which can be formed by this invention, a polyimide, polyamide, polyazomethine, polyurea, arbitrary mixtures thereof, etc. are mentioned, for example, Preferably a polyimide is mentioned Can be.

상기 폴리이미드를 형성할 수 있는 일방의 모노머인 방향족 디아민으로는, 예를 들어, 4,4'디페닐에테르, 1,4-디아미노벤젠, 1,3-디아미노벤젠, 2,4-디아미노톨루엔, 4,4'-디아미노디페닐메탄, 3,4'-디아미노디페닐에테르, 3,3'-디메틸-4,4'-디아미노비페닐, 2,2'-디메틸-4,4'-디아미노비페닐, 2,2'-비스(트리플루오로메틸)-4,4'-디아미노비페닐, 3,7-디아미노-디메틸디벤조티오펜-5,5-디옥사이드, 4,4'-디아미노벤조펜, 3',3'-디아미노벤조펜, 4,4'-비스(4-아미노페닐)술파이드, 4,4'-디아미노디페닐술폰, 4,4'-디아미노벤즈아닐리드, 1,n-비스(4-아미노페녹시)알칸, 1,3-비스(4-아미노페녹시)-2,2-디메틸프로판, 1,2-비스[2-(4-아미노페녹시)에톡시]에탄, 9,9-비스(4-아미노페닐)플루오렌, 5(6)-아미노-1-(4-아미노메틸)-3,3,3-트리메틸인단, 1,4-비스(4-아미노페녹시)벤젠, 1,3-비스(4-아미노페녹시)벤젠, 1,3-비스(3-아미노페녹시)벤젠, 4,4'-비스(4-아미노페녹시)비페닐, 4,4'-비스(3-아미노페녹시)비페닐, 2,2-비스(4-아미노페녹시페닐)프로판, 비스[4-(4-아미노페녹시)페닐]술폰, 비스[4-(3-아미노페녹시)페닐]술폰, 2,2-비스[4-(4-아미노페녹시)페닐]헥사플루오로프로판, 3,3'-디카르복시-4,4'-디아미노디페닐메탄, 4,6-디하이드록시-1,3-페닐렌디아민, 3,3'-하이드록시-4,4'-디아미노비페닐, 3,3',4,4'-테트라아미노비페닐, 1-아미노-3-아미노메틸-3,5,5-트리메틸시클로헥산, 및 1,3-비스(3-아미노프로필)-1,1,3,3-테트라메틸디실록산 등에서 선택된 적어도 1 종류를 사용할 수 있다.As aromatic diamine which is one monomer which can form the said polyimide, For example, 4,4 'diphenyl ether, 1, 4- diamino benzene, 1, 3- diamino benzene, 2, 4- dia Minotoluene, 4,4'-diaminodiphenylmethane, 3,4'-diaminodiphenylether, 3,3'-dimethyl-4,4'-diaminobiphenyl, 2,2'-dimethyl-4 , 4'-diaminobiphenyl, 2,2'-bis (trifluoromethyl) -4,4'-diaminobiphenyl, 3,7-diamino-dimethyldibenzothiophene-5,5-dioxide , 4,4'-diaminobenzophene, 3 ', 3'-diaminobenzophene, 4,4'-bis (4-aminophenyl) sulfide, 4,4'-diaminodiphenylsulfone, 4, 4'-diaminobenzanilide, 1, n-bis (4-aminophenoxy) alkane, 1,3-bis (4-aminophenoxy) -2,2-dimethylpropane, 1,2-bis [2- (4-aminophenoxy) ethoxy] ethane, 9,9-bis (4-aminophenyl) fluorene, 5 (6) -amino-1- (4-aminomethyl) -3,3,3-trimethylindane , 1,4-bis (4-aminophenoxy) benzene, 1,3-bis (4-aminophenoxy ) Benzene, 1,3-bis (3-aminophenoxy) benzene, 4,4'-bis (4-aminophenoxy) biphenyl, 4,4'-bis (3-aminophenoxy) biphenyl, 2 , 2-bis (4-aminophenoxyphenyl) propane, bis [4- (4-aminophenoxy) phenyl] sulfone, bis [4- (3-aminophenoxy) phenyl] sulfone, 2,2-bis [ 4- (4-aminophenoxy) phenyl] hexafluoropropane, 3,3'-dicarboxy-4,4'-diaminodiphenylmethane, 4,6-dihydroxy-1,3-phenylenediamine , 3,3'-hydroxy-4,4'-diaminobiphenyl, 3,3 ', 4,4'-tetraaminobiphenyl, 1-amino-3-aminomethyl-3,5,5-trimethyl At least one selected from cyclohexane, 1,3-bis (3-aminopropyl) -1,1,3,3-tetramethyldisiloxane, and the like can be used.

또, 폴리이미드를 형성할 수 있는 타방의 모노머인 테트라카르복실산 2 무수물로는, 예를 들어, 2 무수피로멜리트산, 옥시디프탈산 2 무수물, 비페닐-3,4,3',4'-테트라카르복실산 2 무수물, 벤조페논-3,4,3', 4'-테트라카르복실산 2 무수물, 디페닐술폰-3,4,3',4'-테트라카르복실산 2 무수물, 4,4'-(2,2-헥사플루오로이소프로필리덴)디프탈산 2 무수물, m(p)-터페닐-3,4,3',4'-테트라카르복실산 2 무수물, 시클로부탄1,2,3,4-테트라카르복실산 2 무수물, 및 1-카르복시메틸-2,3,5-시클로펜탄트리카르복실산-2,6:3,5-2 무수물 등에서 선택된 적어도 1 종류를 사용할 수 있다.Moreover, as tetracarboxylic dianhydride which is the other monomer which can form a polyimide, for example, dipyromellitic anhydride, oxydiphthalic acid dianhydride, biphenyl-3,4,3 ', 4' Tetracarboxylic dianhydride, benzophenone-3,4,3 ', 4'-tetracarboxylic dianhydride, diphenylsulfone-3,4,3', 4'- tetracarboxylic dianhydride, 4 , 4 '-(2,2-hexafluoroisopropylidene) diphthalic anhydride, m (p) -terphenyl-3,4,3', 4'-tetracarboxylic dianhydride, cyclobutane 1, At least one kind selected from 2,3,4-tetracarboxylic dianhydride and 1-carboxymethyl-2,3,5-cyclopentanetricarboxylic acid-2,6: 3,5-2 anhydride can be used. have.

상기한 본 발명에 있어서의 증착 중합의 경우, 통상적인 용액 중합법 (용매로서, 예를 들어 디메틸포름아미드 등을 사용함) 에 의해 용액 중합을 실시하여 폴리아믹산 (폴리아미드산) 용액을 얻고, 이어서 용매를 제거하고, 탈수 폐환하여 폴리이미드막을 얻는 방법의 경우와 마찬가지로, 상기에서 예시한 용액 중합법에서 통상적으로 사용할 수 있는 방향족 디아민 및 테트라카르복실산 2 무수물로부터 적절하게 선택하여 이용하면, 동일하게 증착 중합한 폴리이미드막을 얻을 수 있다.In the above-mentioned vapor deposition polymerization in the present invention, solution polymerization is carried out by a conventional solution polymerization method (for example, dimethylformamide or the like is used as a solvent) to obtain a polyamic acid (polyamic acid) solution. In the same manner as in the case of removing the solvent, dehydrating and closing the ring to obtain a polyimide membrane, the same method is appropriately selected and used from the aromatic diamine and tetracarboxylic dianhydride that can be commonly used in the above-described solution polymerization method. A polyimide film obtained by vapor deposition polymerization can be obtained.

상기한 실란 커플링제로는, 분자 내에 유기 재료와 반응 결합하는 관능기, 및 무기 재료와 반응 결합하는 관능기를 동시에 갖는 유기 규소 화합물로, 다음 식의 구조를 갖는 것 등이 알려져 있다.As said silane coupling agent, the organosilicon compound which has the functional group reactively couple | bonded with an organic material in a molecule | numerator, and the functional group reactively couple | bonded with an inorganic material is known to have a structure of a following formula etc.

Z-R-Si-(X)2 ZR-Si- (X) 2

상기 식 중, Z 는, 유기 재료와 반응 결합하는 관능기로, 예를 들어 비닐기, 에폭시기, 아미노기, 메타크릴기, 또는 메르캅토기 등이고, X 는, 무기 재료와 반응하는 관능기 또는 할로겐 원자로, 예를 들어 메톡시기 및 에톡시기 등에서 선택된 알콕시기, 아세톡시기, 페녹시기, 또는 염소 원자 등이다.In said formula, Z is a functional group which reacts and couples with an organic material, for example, a vinyl group, an epoxy group, an amino group, a methacryl group, or a mercapto group, etc., X is a functional group or halogen atom which reacts with an inorganic material, for example For example, an alkoxy group, an acetoxy group, a phenoxy group, or a chlorine atom selected from a methoxy group and an ethoxy group.

상기한 바와 같이 배리어막에 대한 Al 막이나 Cu 막 등으로 이루어지는 배선막의 밀착성 향상을 위해서, 이미 알려진 방법에 따라, 소정 순서로, 소정량 첨가해도 되는 실란 커플링제로는, 예를 들어 이하의 것을 들 수 있다.In order to improve the adhesiveness of the wiring film which consists of an Al film, a Cu film, etc. with respect to a barrier film as mentioned above, according to a well-known method, the silane coupling agent which may add a predetermined amount in predetermined order is the following, for example. Can be mentioned.

예를 들어, 3-아미노프로필트리메톡시실란, 3-아미노프로필트리에톡시실란, 3-(2-아미노에틸)아미노프로필트리메톡시실란, 3-(2-아미노에틸)아미노프로필트리메톡시실란, 3-페닐아미노프로필트리메톡시실란, 1,2-에탄디아민, N-{3-(트리메톡시실릴)프로필}-, N-{(에테닐페닐)메틸}유도체?염산염 40 ％ 메탄올 용액, 3-글리시독시프로필트리메톡시실란, 3-글리시독시프로필메틸디메톡시실란, 3-글리시독시프로필메틸디에톡시실란, 2-(3,4-에폭시시클로헥실)에틸트리메톡시실란, 비닐트리아세톡시실란, 비닐트리메톡시실란, 비닐트리에톡시실란, 알릴트리메톡시실란, 3-메타크릴록시프로필트리메톡시실란, 3-메타크릴록시프로필메틸디메톡시실란, 3-메르캅토프로필트리메톡시실란, 3-메르캅토프로필메틸디메톡시실란, 3-메르캅토프로필트리에톡시실란, 아미노실란 (메탄올 용액), 아미노실란 혼합물, 및 아미노실란 (IPA 용액) 에 추가로, 알킬알콕시실란으로서, 메틸트리메톡시실란, 디메틸디메톡시실란, 트리메틸메톡시실란메톡시, 메틸트리에톡시실란에톡시, 메틸트리페녹시실란, 에틸트리메톡시실란, n-프로필트리메톡시실란, 디이소프로필디메톡시실란, 이소부틸트리메톡시실란, 디이소부틸디메톡시실란, 이소부틸트리에톡시실란, n-헥실트리메톡시실란, n-헥실트리에톡시실란, 시클로헥실메틸디메톡시실란, n-옥틸트리에톡시실란, n-데실트리메톡시실란, 및 페닐트리메톡시실란, 알킬클로로실란으로서, 메틸트리클로로실란, 디메틸디클로로실란, 트리메틸클로로실란, 및 n-옥틸디메틸클로실란, 테트라에톡시실란 및 1,1,1,3,3,3-헥사메틸디실라잔, 그리고 올리고머로서, 메틸메톡시실록산, 메틸메톡시실록산, 디메틸-페닐메톡시실록산, 디에틸-페닐메톡시실록산, 및 알킬알콕시실록산 등에서 선택된 적어도 1 종류를 사용할 수 있다.For example, 3-aminopropyltrimethoxysilane, 3-aminopropyltriethoxysilane, 3- (2-aminoethyl) aminopropyltrimethoxysilane, 3- (2-aminoethyl) aminopropyltrimethoxy Silane, 3-phenylaminopropyltrimethoxysilane, 1,2-ethanediamine, N- {3- (trimethoxysilyl) propyl}-, N-{(ethenylphenyl) methyl} derivative hydrochloride 40% methanol Solution, 3-glycidoxypropyltrimethoxysilane, 3-glycidoxypropylmethyldimethoxysilane, 3-glycidoxypropylmethyldiethoxysilane, 2- (3,4-epoxycyclohexyl) ethyltrimethoxy Silane, vinyltriacetoxysilane, vinyltrimethoxysilane, vinyltriethoxysilane, allyltrimethoxysilane, 3-methacryloxypropyltrimethoxysilane, 3-methacryloxypropylmethyldimethoxysilane, 3- Mercaptopropyltrimethoxysilane, 3-mercaptopropylmethyldimethoxysilane, 3-mercaptopropyltriethoxysilane, amino In addition to the silane (methanol solution), aminosilane mixture, and aminosilane (IPA solution), as alkylalkoxysilane, methyltrimethoxysilane, dimethyldimethoxysilane, trimethylmethoxysilanemethoxy, methyltriethoxysilane Methoxy, methyltriphenoxysilane, ethyltrimethoxysilane, n-propyltrimethoxysilane, diisopropyldimethoxysilane, isobutyltrimethoxysilane, diisobutyldimethoxysilane, isobutyltriethoxysilane, n -Hexyltrimethoxysilane, n-hexyltriethoxysilane, cyclohexylmethyldimethoxysilane, n-octyltriethoxysilane, n-decyltrimethoxysilane, and phenyltrimethoxysilane, alkylchlorosilane, Methyltrichlorosilane, dimethyldichlorosilane, trimethylchlorosilane, and n-octyldimethylclosilane, tetraethoxysilane and 1,1,1,3,3,3-hexamethyldisilazane, and methylme as oligomers Methoxysiloxane, methylmethoxysiloxane At least one selected from dimethyl-phenylmethoxysiloxane, diethyl-phenylmethoxysiloxane, alkylalkoxysiloxane, and the like can be used.

상기 실란 커플링제는, 공지된 방법 (예를 들어, 일본 공개특허공보 2006-231134호) 에 의해, 폴리이미드 성막 전 또는 성막 중, 또 Al 이나 Cu 등의 성막 전 (어닐 후) 에 소망량 첨가하면 된다.The silane coupling agent is added by a known method (for example, Japanese Patent Laid-Open No. 2006-231134) before the polyimide film formation or during film formation, and before the film formation (after annealing) such as Al or Cu. Just do it.

다음으로, 본 발명에 관련된 배리어막의 형성 방법을 실시하기 위한 성막 장치에 대해, 모식적인 일 구성예를 나타내는 도 1 을 참조하여 설명한다.Next, the film-forming apparatus for implementing the barrier film formation method which concerns on this invention is demonstrated with reference to FIG. 1 which shows a typical structural example.

도 1 에 나타내는 성막 장치 (1) 는, 피처리 기판 (S) 을 재치 (載置) 할 수 있는 진공조 (11) 를 가지고 있고, 이 진공조 (11) 는, 진공조 내를 감압으로 하기 위한 배기계 (12) 를 구비하고 있다. 진공조 (11) 내에는 제 1 원료 모노머 (A) 용의 텅스텐 보트 (13a) 및 제 2 원료 모노머 (B) 용의 텅스텐 보트 (13b) 가 배치되고, 텅스텐 보트 (13a 및 13b) 의 각각에는, 그 상부에 셔터 (14a 및 14b) 가 설치되어 있다. 피처리 기판 (S) 은, 트레이 (15) 상에 재치되어 고정되고, 그 처리 표면을 제 1 및 제 2 원료 모노머 (A 및 B) 와 대향하도록, 진공조 (11) 의 상방에 설치되어 있다. 또, 텅스텐 보트 (13a 및 13b) 는, 도시하지 않지만, 고체 또는 액체의 원료 모노머의 증기를 발생시키기 위한 가열 수단을 구비하고 있다.The film-forming apparatus 1 shown in FIG. 1 has the vacuum chamber 11 which can mount the to-be-processed board | substrate S, and this vacuum chamber 11 makes the inside of a vacuum chamber into pressure reduction. An exhaust system 12 for the same is provided. In the vacuum chamber 11, a tungsten boat 13a for the first raw material monomer (A) and a tungsten boat 13b for the second raw material monomer (B) are disposed, and in each of the tungsten boats 13a and 13b. And shutters 14a and 14b are provided on the upper portion thereof. The substrate S to be processed is placed on the tray 15 and fixed, and is provided above the vacuum chamber 11 so as to face the first and second raw material monomers A and B. . In addition, although not shown, the tungsten boats 13a and 13b are equipped with the heating means for generating the vapor | steam of the raw material monomer of a solid or a liquid.

또한, 제 1 및 제 2 원료 모노머 (A 및 B) 가 실온에서 고체인 경우, 텅스텐 보트 (13a 및 13b) 상에는, 도시하지 않지만, 모노머의 증발량을 동일하게 조정하기 위한 슬릿판을 각각 장착하는 것이 바람직하다.In addition, when the 1st and 2nd raw material monomers A and B are solid at room temperature, although not shown on the tungsten boats 13a and 13b, it is equipped with the slit boards for adjusting the evaporation amount of a monomer the same, respectively. desirable.

상기한 성막 장치 (1) 를 사용하여 배리어막을 형성하는 경우, 예를 들어, 먼저, 표면에 제 1 반도체 소자 영역 (IC 칩) 이 형성된 제 1 Si 웨이퍼의 표면측과, 표면에 제 2 반도체 소자 영역 (IC 칩) 이 형성되어 있는 제 2 Si 웨이퍼의 이면측을, 실록산 수지나 에폭시 수지 등의 접착제를 이용하여 접합한다. 이렇게 하여 얻어진 Si 웨이퍼 적층물에 대해, TSV 기술에 의해, 드라이 에칭으로, 소정 프로세스 조건 하, 제 2 Si 웨이퍼에 형성되어 있는 제 2 반도체 소자 영역과 제 1 Si 웨이퍼에 형성되어 있는 제 1 반도체 소자 영역을 전기적으로 접속하는 구멍을 뚫는다. 이 구멍이 뚫린 Si 웨이퍼 적층물을 본 발명에 있어서의 피처리 기판 (S) 으로서 사용한다.When forming a barrier film using the said film-forming apparatus 1, for example, first, the surface side of the 1st Si wafer in which the 1st semiconductor element area | region (IC chip) was formed in the surface, and the 2nd semiconductor element in the surface The back surface side of the 2nd Si wafer in which the area | region (IC chip) is formed is bonded together using adhesive agents, such as a siloxane resin and an epoxy resin. The Si wafer laminate thus obtained was subjected to dry etching by TSV technology, and the first semiconductor element formed on the first semiconductor wafer and the second semiconductor element region formed on the second Si wafer under predetermined process conditions. Drill holes to electrically connect the area. This perforated Si wafer laminate is used as the substrate S to be processed in the present invention.

이 TSV 기술에 의한 에칭에 대해, 제 1 Si 웨이퍼 및 제 2 Si 웨이퍼를 갖는 Si 웨이퍼 적층물로 이루어지는 IC 칩 패키지의 모식적인 일 구성예를 나타내는 도 2 를 참조하여 설명한다.The etching by this TSV technique is explained with reference to FIG. 2 which shows a typical structural example of the IC chip package which consists of a Si wafer laminated body which has a 1st Si wafer and a 2nd Si wafer.

도 2 에 나타내는 IC 칩 패키지 (2) 는, 제 1 Si 웨이퍼 (21) 의 표면측과 제 2 Si 웨이퍼 (22) 의 이면측이 실록산 수지나 에폭시 수지 등으로 이루어지는 접착제층 (23) 을 개재하여 적층된 것이다. 제 1 Si 웨이퍼 (21) 의 표층의 일부에는 제 1 반도체 소자 영역 (IC 칩) (21a) 이 공지된 방법에 의해 형성되어 있고, 또 제 2 Si 웨이퍼 (22) 의 표층의 일부에는 제 2 반도체 소자 영역 (IC 칩) (22a) 이 공지된 방법에 의해 형성되어 있다. 또, 제 1 Si 웨이퍼 (21) 와 접착제층 (23) 사이에는 절연층 (24) 이, 또 제 2 Si 웨이퍼 (22) 와 접착제층 (23) 사이에는 절연층 (25) 이 형성되어 있다. 이러한 Si 웨이퍼 적층물에 대해, TSV 기술에 의해, 소정의 드라이 에칭 조건 하, 제 2 Si 웨이퍼 (22) 에 형성되어 있는 제 2 IC 칩 (22a) 과 제 1 Si 웨이퍼 (21) 에 형성되어 있는 제 1 IC 칩 (21a) 을 전기적으로 접속하는 구멍을 뚫는다. 이렇게 하여 얻어진 구멍 안 및 그 주변에, 상기한 바와 같이 하여, 2 종류 이상의 모노머, 바람직하게는 방향족 디아민과 테트라카르복실산 2 무수물을 이용하여 증착 중합에 의해 폴리이미드 등의 폴리머로 이루어지는 배리어막 (26) 을 형성한다. 그 후, 이 배리어막 (26) 의 구멍 (홀) 의 저부를 에칭 제거하고, 그 후 배리어막 (26) 및 노출된 제 1 반도체 소자 영역 (21a) 위에, Cu 나 Al 이나 W 나 Ni 등으로 이루어지는 도전체막 (27) 을 형성한다. 이렇게 하여 본 발명의 IC 칩 패키지 (2) 가 얻어진다.The IC chip package 2 shown in FIG. 2 has the surface side of the 1st Si wafer 21 and the back surface side of the 2nd Si wafer 22 via the adhesive bond layer 23 which consists of siloxane resin, an epoxy resin, etc. It is stacked. A first semiconductor element region (IC chip) 21a is formed in a part of the surface layer of the first Si wafer 21 by a known method, and a second semiconductor is formed in a part of the surface layer of the second Si wafer 22. An element region (IC chip) 22a is formed by a known method. The insulating layer 24 is formed between the first Si wafer 21 and the adhesive layer 23, and the insulating layer 25 is formed between the second Si wafer 22 and the adhesive layer 23. The Si wafer laminate is formed on the second IC chip 22a and the first Si wafer 21 formed on the second Si wafer 22 under a predetermined dry etching condition by TSV technology. The hole which electrically connects the 1st IC chip 21a is drilled. A barrier film made of a polymer such as polyimide by vapor deposition polymerization using two or more kinds of monomers, preferably aromatic diamine and tetracarboxylic dianhydride, as described above, in and around the pores thus obtained ( 26). Thereafter, the bottom of the hole (hole) of the barrier film 26 is etched away, and then, on the barrier film 26 and the exposed first semiconductor element region 21a, Cu, Al, W, Ni, or the like is used. A conductive film 27 is formed. In this way, the IC chip package 2 of the present invention is obtained.

상기 드라이 에칭은, 예를 들어, 제 2 Si 웨이퍼 (22) 위에 형성된 SiN 하드 마스크 (예를 들어, 0.5 ㎛ 두께) 를 개재하여 실시한다. 즉, 제 2 IC 칩 (22a), 제 2 Si 웨이퍼 (22), 절연층 (25), 접착제층 (23), 및 절연층 (24) 을 순차 에칭하고, 제 1 IC 칩 (21a) 위까지 에칭하여, 상기 접속 구멍을 뚫는다.The dry etching is performed, for example, via a SiN hard mask (for example, 0.5 μm thick) formed on the second Si wafer 22. That is, the 2nd IC chip 22a, the 2nd Si wafer 22, the insulating layer 25, the adhesive bond layer 23, and the insulating layer 24 are etched one by one, and to the upper part of the 1st IC chip 21a. By etching, the connection hole is drilled.

상기 마스크의 에칭 공정은, 예를 들어, 진공조 내의 압력을 0.67 Pa 로 설정하고, Ar/C4F8/O2 가스를 180/20/10 sc㎝ 의 유량으로 흘리고, 안테나용 고주파 전원으로부터의 공급 전력으로서 1200 W 를 인가하고, 그리고 바이어스용 고주파 전원으로부터의 공급 전력으로서 400 W 를 인가하여 실시된다.Etching process of the mask is, for example, setting the pressure in the vacuum chamber to 0.67 Pa and, Ar / C 4 F 8 / O 2 gas into the shed of 180/20/10 sc㎝ flow rate, from the antenna for the radio frequency It is implemented by applying 1200 W as the supply power of and applying 400 W as the supply power from the bias high frequency power supply.

제 2 Si 웨이퍼 (22) (예를 들어, 10 ㎛ 두께) 의 에칭 공정은, 예를 들어, 진공조 내의 압력을 6.65 Pa 로 설정하고, SF6/O2/HBr 가스를 150/55/0 sc㎝ 의 유량으로 흘리고, 안테나용 고주파 전원으로부터의 공급 전력으로서 1000 W 를 인가하고, 그리고 바이어스용 고주파 전원으로부터의 공급 전력으로서 50 W 를 인가하여 실시된다.Claim 2 Si wafer 22, the etching process (for example, 10 ㎛ thickness) is, for example, setting the pressure in the vacuum chamber to 6.65 Pa, and 150/55/0 a SF 6 / O 2 / HBr gas It flows by the flow volume of sccm, 1000 W is applied as supply power from an antenna high frequency power supply, and 50 W is applied as supply power from a bias high frequency power supply.

SiO2 로 이루어지는 절연층 (예를 들어, 0.5 ㎛ 두께) 의 에칭 공정은, 예를 들어, 진공조 내의 압력을 2 Pa 로 설정하고, Ar/C4F8/O2 가스를 180/20/10 sc㎝ 의 유량으로 흘리고, 안테나용 고주파 전원으로부터의 공급 전력으로서 1200 W 를 인가하고, 그리고 바이어스용 고주파 전원으로부터의 공급 전력으로서 400 W 를 인가하여 실시된다.Etching process of the insulating layer (e.g., 0.5 ㎛ thickness) made of SiO 2, for example, setting the pressure in the vacuum chamber to 2 Pa, and, Ar / C 4 to F 8 / O 2 gas of 180/20 / The flow is performed at a flow rate of 10 sccm, 1200 W is applied as the supply power from the high frequency power supply for the antenna, and 400 W is applied as the supply power from the high frequency power supply for the bias.

상기 접착제층 (23) 의 에칭 공정은, 예를 들어, 진공조 내의 압력을 1.5 Pa로 설정하고, SF6/O2/N2 가스를 30/200/85 sc㎝ 의 유량으로 흘리고, 안테나용 고주파 전원으로부터의 공급 전력으로서 2000 W 를 인가하고, 그리고 바이어스용 고주파 전원으로부터의 공급 전력으로서 300 W 를 인가하여 실시된다.Etching process of the adhesive layer 23 is, for example, setting the pressure in the vacuum chamber to 1.5 Pa, and spilling the SF 6 / O 2 / N 2 gas at a flow rate of 30/200/85 sc㎝, an antenna It is implemented by applying 2000 W as the supply power from the high frequency power supply and 300 W as the supply power from the high frequency power supply for bias.

상기 SiO2 로 이루어지는 절연층은, 예를 들어, TEOS 를 원료 가스로서 이용하여, 공지된 프로세스 조건 (예를 들어, 일본 공개특허공보 2001-345315호 참조) 하에서 형성하면 된다.An insulating layer made of the SiO 2, for example, may be formed under using a TEOS gas as a starting material, the known process conditions (for example, see Japanese Laid-Open Patent Publication No. 2001-345315).

이렇게 하여 얻어진 피처리 기판 (S) 을 트레이 (15) 상에 재치하여 고정시킨다. 또, 도 1 에 나타내는 성막 장치 (1) 의 진공조 (11) 내의 증발용 텅스텐 보트 (13a 및 13b) 에, 각각, 제 1 원료 모노머 A (예를 들어, 피로멜리트산 2 무수물 등의 테트라카르복실산 2 무수물) 및 제 2 원료 모노머 B (예를 들어, 4,4'-디페닐에테르 등의 방향족 디아민) 를 충전하고, 상기 피처리 기판 S 가 재치?고정된 트레이 (15) 를 진공조 (11) 내의 상방에 설치한다. 이어서 진공조 (11) 내를 소정 압력 (예를 들어, 1E-4 Pa) 까지 배기한 후, 각 텅스텐 보트 (13a 및 13b) 를 각 모노머 A 및 B 의 증기를 발생시킬 수 있는 소정 온도로 가열하고, 각 셔터 (14a 및 14b) 를 열어, 제 1 원료 모노머와 제 2 원료 모노머의 증기가 등몰씩 동시에 날리도록 하거나, 또는 셔터 (14a 및 14b) 의 각각을 교대로 열어, 각각의 증기가 등몰씩 시간을 어긋나게 하여 날리도록 하여, 피처리 기판 (S) 상에서 증착 중합시켜 소정 막두께의 폴리아믹산 (폴리아미드산) 막을 형성한다. 양 원료 모두 실온에서 고체인 경우에는, 텅스텐 보트 (13a 및 13b) 상에는, 도시하지 않지만, 증발량을 동일하게 하기 위해서 슬릿판을 장착하고, 등몰씩 증발하도록 하는 것이 바람직하다. 피처리 기판 (S) 상에서 원료 모노머 A 와 B 가 분자상으로 섞인 순간에 반응하여, 폴리아미드산이 생성된다. 그 후, 소정 온도 (예를 들어, 250 ℃ 이하) 에서 소정 시간 동안, N2 분위기 등의 불활성 분위기 중에서 어닐 처리를 실시한다. 이로써, 폴리아미드산이 이미드화되어, 목적으로 하는 폴리이미드막으로 이루어지는 배리어막이 얻어진다.The to-be-processed substrate S thus obtained is placed on the tray 15 and fixed. Moreover, in the tungsten boats 13a and 13b for evaporation in the vacuum tank 11 of the film-forming apparatus 1 shown in FIG. The tray 15 in which the said to-be-processed substrate S was mounted and fixed was filled with the acidic anhydride) and the 2nd raw material monomer B (for example, aromatic diamine, such as 4,4'- diphenyl ether). (11) is installed above. Subsequently, after evacuating the inside of the vacuum chamber 11 to a predetermined pressure (for example, 1E-4 Pa), the respective tungsten boats 13a and 13b are heated to a predetermined temperature capable of generating steam of the respective monomers A and B. Then, each shutter 14a and 14b is opened, and the steam of a 1st raw material monomer and a 2nd raw material monomer is blown at the same time by equimolar, or each of shutters 14a and 14b is alternately opened, and each vapor is etc. The film is blown at a time shifted by moles, and vapor-deposited on the substrate S to form a polyamic acid (polyamic acid) film having a predetermined film thickness. When both raw materials are solid at room temperature, although not shown on the tungsten boats 13a and 13b, in order to make the evaporation amount the same, it is preferable to mount a slit plate and to evaporate in equimolar increments. Reaction is carried out at the moment when raw material monomers A and B are mixed in the molecular form on the to-be-processed substrate S, polyamic acid is produced | generated. Thereafter, annealing is performed in an inert atmosphere such as an N 2 atmosphere for a predetermined time at a predetermined temperature (for example, 250 ° C. or lower). Thereby, a polyamic acid is imidated and the barrier film which consists of a target polyimide membrane is obtained.

이렇게 하여 얻어진 피처리 기판 (S) 을 다른 CVD 장치에 반입하여, 공지된 프로세스 조건 (예를 들어, 일본 공개특허공보 2009-130288호) 하에서, 배선막으로서의 소정 두께의 Cu 막이나 Al 막 등을 형성하면, 본 발명의 IC 칩 패키지가 얻어진다. 250 ℃ 이하의 성막 온도에서 절연 특성, 배리어 특성, 홀 내의 균일 성막 특성이 우수한 배리어막이 형성된다.The substrate S thus obtained is loaded into another CVD apparatus, and a Cu film, an Al film, or the like having a predetermined thickness as a wiring film is removed under known process conditions (for example, Japanese Patent Application Laid-Open No. 2009-130288). When formed, the IC chip package of the present invention is obtained. At the film formation temperature of 250 degrees C or less, the barrier film excellent in the insulation characteristic, barrier property, and uniform film-forming property in a hole is formed.

실시예 1Example 1

배리어막으로서 폴리이미드막을 형성하는 경우의 실시예를 나타낸다. 본 실시예에서는, 도 1 에 나타내는 성막 장치를 이용하여, 증발용 텅스텐 보트 (13a 및 13b) 에, 각각, 제 1 원료 모노머 (A) 로서 피로멜리트산 2 무수물 및 제 2 원료 모노머 (B) 로서 4,4'-디페닐에테르를 충전하고, 트레이 (15) 상에 고정시킨 Si 웨이퍼 (S) 를 진공조 (11) 내에 반입하고, 1E-4 Pa 까지 배기하고, 또한 텅스텐 보트 (13a 및 13b) 를 소정 온도로 가열하고, 셔터 (14a 및 14b) 를 열어, 피로멜리트산 2 무수물과 4,4'-디페닐에테르의 증기가 등몰씩 동시에 날리도록 하여, 두께 300 ㎚ 의 폴리아믹산 (폴리아미드산) 막을 형성하였다. 양 원료 모두 실온에서 고체이기 때문에, 텅스텐 보트 (13a 및 13b) 상에는, 도시하지 않지만, 증발량을 동일하게 하기 위해서 슬릿판을 장착하여 실시하였다. Si 웨이퍼 (S) 상에서 피로멜리트산 2 무수물과 4,4'-디페닐에테르가 분자상으로 섞인 순간에 반응하여, 폴리아믹산이 생성된다. 그 후, 150 ℃ 에서 6 시간 동안, N2 분위기 중에서 어닐 처리를 실시하였다. 이로써, 80 ％ 이상이 이미드화되어 있는 것을 알 수 있었다. 이 Si 웨이퍼 (S) 를 다른 Cu-CVD 장치에 반입하여, 공지된 프로세스 조건으로 두께 30 ㎚ 의 Cu 막을 형성하였다. Cu 막이 형성된 Si 웨이퍼 (S) 를 꺼내고, 그 단면을 SEM 에 의해 관찰하여, Si 웨이퍼 (S) 상의 폴리이미드의 각 장소에 있어서의 막두께를 측정하였다. Cu 막은 밀착성 확인을 위해서 형성한 것이다. 각 장소에 있어서의 측정한 폴리이미드 막의 막두께를 이하의 표 1 에 나타낸다. 본 실시예에서 사용한 Si 웨이퍼 (S) 는, 구멍 직경 5 ㎛ 이고, 깊이 50 ㎛ 및 70 ㎛ 의 홀 패턴을 갖는 것이었다. Si 웨이퍼 (S) 상의 막두께 측정 장소는, 도 3 에 나타내는 바와 같이, Si 웨이퍼 (S) 의 상부 표면 A, 홀 내의 측벽 상부 B, 홀 내의 측벽 중간부 C, 홀 내의 측벽 하부 D, 홀 내의 하부 E 이다.The Example at the time of forming a polyimide film as a barrier film is shown. In this embodiment, the evaporation tungsten boats 13a and 13b are used as the first raw material monomer (A) as pyromellitic dianhydride and the second raw material monomer (B), respectively, using the film forming apparatus shown in FIG. The 4,4'-diphenyl ether was filled, and the Si wafer S fixed on the tray 15 was loaded into the vacuum chamber 11, exhausted to 1E-4 Pa, and further tungsten boats 13a and 13b. ) Is heated to a predetermined temperature, the shutters 14a and 14b are opened, and the pyromellitic dianhydride and the vapor of 4,4'-diphenyl ether are simultaneously blown by equimolar, so that the polyamic acid (polyamide) having a thickness of 300 nm Acid) film was formed. Since both raw materials are solid at room temperature, although not shown on the tungsten boats 13a and 13b, a slit plate was attached to carry out the same amount of evaporation. On the Si wafer (S), it reacts at the moment when a pyromellitic dianhydride and 4,4'- diphenyl ether are mixed molecularly, and a polyamic acid is produced | generated. Thereafter, annealing was performed at 150 ° C. for 6 hours in an N 2 atmosphere. Thereby, it turned out that 80% or more are imidated. This Si wafer (S) was carried in another Cu-CVD apparatus, and the Cu film of 30 nm in thickness was formed on well-known process conditions. The Si wafer S in which the Cu film was formed was taken out, the cross section was observed with SEM, and the film thickness in each place of the polyimide on Si wafer S was measured. Cu film | membrane was formed in order to confirm adhesiveness. The film thickness of the measured polyimide membrane in each place is shown in Table 1 below. The Si wafer S used in the present example had a hole diameter of 5 µm and a hole pattern having a depth of 50 µm and 70 µm. As shown in FIG. 3, the film thickness measurement place on the Si wafer S is the upper surface A of the Si wafer S, the side wall upper part B in a hole, the side wall middle part C in a hole, the side wall lower part D in a hole, and a hole Bottom E.

Figure pat00001
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표 1 로부터 명백한 바와 같이, 구멍 직경 5 ㎛ 이고, 깊이 50 및 70 ㎛ 의 어느 것에 있어서도, 충분히 균일한 폴리이미드막이 형성되어 있는 것을 알 수 있다. 또, 상기 관찰 중에, Cu 막의 박리는 없었기 때문에, 밀착성도 충분히 얻어지고 있는 것을 알 수 있다.As is apparent from Table 1, it can be seen that a polyimide film having a sufficiently uniform diameter is formed in any of a pore diameter of 5 m and a depth of 50 and 70 m. Moreover, since there was no peeling of a Cu film | membrane during the said observation, it turns out that adhesiveness is also fully acquired.

이어서, 상기 폴리이미드막의 막두께를 변화시키면서, Si 웨이퍼 상의 홀 패턴이 없는 장소에, 0.5 ㎜φ 의 Al 막을 형성하고, 이 Al 막과 Si 웨이퍼 사이에 전압을 가하여 V-I 특성을 측정하였다. 폴리이미드막 두께 (㎚) 와, 실용 전압인 3 V 인가시의 전류 밀도 (리크 전류 밀도 (A/㎠)) 의 관계를 도 4 에 나타낸다.Next, while changing the film thickness of the said polyimide film, the Al film of 0.5 mm (phi) was formed in the place without a hole pattern on a Si wafer, and the voltage was applied between this Al film and Si wafer, and V-I characteristic was measured. The relationship between the polyimide film thickness (nm) and the current density (leak current density (A / cm <2>) at the time of 3V application which is a utility voltage is shown in FIG.

도 4 로부터 명백한 바와 같이, 리크 전류는, 폴리이미드막 두께의 증가와 함께 감소하는데, 막두께가 얇으면 높다. 리크 전류가 높은 것은, 실용상은 바람직하지 않은 특성이지만, 막두께 200 ㎚ 에서 10-7 A/㎠, 300 ㎚ 에서 10-8 A/㎠ 대의 값이 얻어지고 있는 점에서, 목적에 알맞게 막두께를 조정하면, 충분히 실용 가능한 값이 얻어지고 있다고 할 수 있다.As apparent from Fig. 4, the leakage current decreases with the increase in the polyimide film thickness, but is high when the film thickness is thin. It is the leakage current is high, practically from the points, but this undesirable property, and the film thickness from 200 ㎚ 10 -7 A / ㎠, at 300 ㎚ 10 -8 A / ㎠ single value is obtained, and accordingly the object thickness When adjusted, it can be said that a value that is sufficiently practical can be obtained.

실시예 2Example 2

실시예 1 에 기재된 방법에 따라 증착 중합시켜 형성한 막에 대해 적외선 흡수 (IR) 스펙트럼을 측정하였다.Infrared absorption (IR) spectra were measured for films formed by vapor deposition polymerization according to the method described in Example 1.

이어서, 증착막의 폴리아미드산 및 폴리이미드의 생성률을 구하기 위해서, 100 ℃, 150 ℃ 에서 IR 스펙트럼의 시간 경과적 변화를 측정하였다. 그 결과를 도 5 에 나타낸다.Next, in order to calculate | generate the production rate of the polyamic acid and polyimide of a vapor deposition film, the temporal change of an IR spectrum was measured at 100 degreeC and 150 degreeC. The result is shown in FIG.

도 5 에 있어서, 가로축은 경과 시간 (hr) 을 나타내고, 세로축은 아미드화율 (％) 및 이미드화율 (％) 을 나타낸다. 각각, 1650 ㎝-1, 1380 ㎝- 1 의 흡수의 최대치를 100 ％ 로 하여 각 시간에서의 흡수의 깊이의 측정으로부터 구하였다. 도 5 로부터 명백한 바와 같이, 100 ℃ 에서의 증착 직후의 막은, 70 ％ 정도 폴리아미드산으로 되어 있고, 가열에 의해 아미드화가 진행되고 있는 것을 알 수 있다. 온도를 150 ℃ 로 높이면, 시간의 경과와 함께 폴리아미드산이 탈수되어, 폴리이미드로 변화해 가는 것을 알 수 있다. 6 시간 후에는, 80 ％ 정도가 폴리이미드로 변화하고 있다.In FIG. 5, the horizontal axis shows elapsed time (hr), and the vertical axis shows amidation rate (%) and imidation rate (%). Respectively, 1650 ㎝ -1, 1380 ㎝ - to the maximum of absorption of 1 to 100% was determined from the measurement of the depth of the absorption at each time. As is apparent from FIG. 5, it is understood that the film immediately after deposition at 100 ° C. is about 70% polyamic acid, and amidation proceeds by heating. It is understood that when the temperature is increased to 150 ° C, the polyamic acid dehydrates over time and changes to polyimide. After 6 hours, about 80% is changing to polyimide.

실시예 3Example 3

실시예 1 에 기재된 방법에 따라 증착 중합시켜 폴리이미드막을 형성하였다. 단, 셔터 (14a 및 14b) 의 개폐를 조절하고, 피로멜리트산 2 무수물과 4,4'-디페닐에테르의 증기가 등몰씩 시간을 어긋나게 하여 각각 날리도록 하여, Si 웨이퍼 (S) 상에 소정 두께의 폴리이미드막을 형성하였다.The deposition polymerization was carried out according to the method described in Example 1 to form a polyimide film. However, opening and closing of the shutters 14a and 14b are controlled, and vapors of pyromellitic dianhydride and 4,4'-diphenyl ether are allowed to fly at an equimolar interval, respectively, so as to be blown, respectively, on the Si wafer S. A polyimide film of thickness was formed.

그 결과, 구멍 직경 5 ㎛ 이고, 깊이 50 및 70 ㎛ 의 어느 것에 있어서도, 표 1 에 나타내는 결과와 거의 동일하게 균일한 Cu 성막이 되어 있고, Cu 막의 박리도 없었다. 또, 실시예 1 의 경우와 마찬가지로 V-I 특성을 측정한 바, 리크 전류와 폴리이미드막 두께의 관계는 도 4 의 경우와 동일하고, 목적에 알맞게 막두께를 조정하면, 충분히 실용 가능한 값이 얻어졌다. As a result, in the case of 5 micrometers of pore diameters, and in depth 50 and 70 micrometers, it became uniform Cu film formation substantially the same as the result shown in Table 1, and there was no peeling of a Cu film | membrane. In addition, as in the case of Example 1, VI characteristics were measured, and the relationship between the leakage current and the polyimide film thickness was the same as that of FIG. 4, and when the film thickness was adjusted according to the purpose, a sufficiently practical value was obtained. .

본 발명에 의하면, TSV 기술에 의해, 접합된 Si 웨이퍼에 IC 칩끼리를 전기적으로 접속하기 위한 구멍을 뚫은 후, 구멍 안에 배리어막을 형성하는 방법으로서, 2 종류 이상의 모노머를 진공 중에서 증발시키고, 증착 중합법에 의해 250 ℃ 이하의 성막 온도로 구멍의 표면에 배리어막을 형성할 수 있음과 함께, A/R 이 10 이상에서도 충분한 균일 전착을 나타내고, 충분히 사용 가능한 배리어막 및 이 배리어막을 갖는 IC 칩 패키지를 제공할 수 있으므로, TSV 공정을 이용하는 반도체 디바이스 분야에서 이용 가능하다.According to the present invention, a method of forming a barrier film in a hole after drilling a hole for electrically connecting IC chips to a bonded Si wafer by TSV technology, wherein two or more kinds of monomers are evaporated in vacuum to evaporate polymerization. By the method, a barrier film can be formed on the surface of the hole at a film formation temperature of 250 ° C. or lower, and A / R exhibits sufficient uniform electrodeposition even at 10 or more, and a barrier film and an IC chip package having the barrier film can be used. The present invention can be used in the field of semiconductor devices using a TSV process.

1 성막 장치
S 피처리 기판 (웨이퍼)
11 진공조
12 배기계
13a, 13b (증발용) 텅스텐 보트
14a, 14b 셔터
15 트레이
A 제 1 원료 모노머
B 제 2 원료 모노머
2 IC 칩 패키지
21 제 1 Si 웨이퍼
21a 제 1 반도체 소자 영역 (IC 칩)
22 제 2 Si 웨이퍼
22a 제 2 반도체 소자 영역 (IC 칩)
23 접착제층
24, 25 절연층
26 배리어막
27 도전체막1 film forming device
S substrate (wafer)
11 vacuum chamber
12 exhaust system
13a, 13b (evaporative) tungsten boat
14a, 14b shutter
15 trays
A first raw material monomer
B Second Raw Material Monomer
2 IC Chip Package
21st Si wafer
21a first semiconductor element region (IC chip)
22 Second Si Wafer
22a second semiconductor element region (IC chip)
23 adhesive layer
24, 25 insulation layer
26 barrier film
27 conductor film

Claims (12)

IC 칩이 형성되어 있는 Si 웨이퍼를 복수 장 중첩하여 접합하고, TSV 기술에 의해, 이 접합된 Si 웨이퍼에 IC 칩끼리를 전기적으로 접속하기 위한 구멍을 뚫은 후, 복수의 IC 칩을 연결하는 그 구멍 안에 도전체막을 형성하기 전에, 그 구멍 안에 배리어막을 형성하는 방법으로서, 2 종류 이상의 모노머를 진공 중에서 증발시키고, 증착 중합법에 의해 그 구멍 안에 폴리이미드로 이루어지는 배리어막을 형성하는 것을 특징으로 하는 배리어막의 형성 방법.A plurality of Si wafers on which IC chips are formed are superimposed and bonded, and a hole for connecting a plurality of IC chips after a hole for electrically connecting the IC chips to the bonded Si wafer by TSV technology. A method of forming a barrier film in a hole before forming a conductor film therein, wherein two or more kinds of monomers are evaporated in vacuo and a barrier film made of polyimide is formed in the hole by a vapor deposition polymerization method. Forming method. 제 1 항에 있어서,
상기 모노머를 동시에 또는 각각 증발시켜 증착시키는 것을 특징으로 하는 배리어막의 형성 방법.The method of claim 1,
And evaporating the monomers at the same time or respectively. 제 1 항 또는 제 2 항에 있어서,
상기 모노머가 방향족 디아민과 테트라카르복실산 2 무수물로 이루어지는 것을 특징으로 하는 배리어막의 형성 방법.The method according to claim 1 or 2,
The said monomer consists of aromatic diamine and tetracarboxylic dianhydride, The formation method of the barrier film characterized by the above-mentioned. IC 칩이 형성되어 있는 Si 웨이퍼를 복수 장 중첩하여 접합하고, TSV 기술에 의해, 이 접합된 Si 웨이퍼에 IC 칩끼리를 전기적으로 접속하기 위한 구멍을 뚫은 후, 복수의 IC 칩을 연결하는 그 구멍 안에 도전체막을 형성하기 전에, 그 구멍 안에 배리어막을 형성하는 방법으로서, 2 종류 이상의 모노머를 진공 중에서 증발시키고, 증착 중합법에 의해 그 구멍 안에 폴리머로 이루어지는 배리어막을 형성하는 것을 특징으로 하는 배리어막의 형성 방법.A plurality of Si wafers on which IC chips are formed are superimposed and bonded, and a hole for connecting a plurality of IC chips after a hole for electrically connecting the IC chips to the bonded Si wafer by TSV technology. A method of forming a barrier film in a hole before forming a conductor film therein, wherein two or more kinds of monomers are evaporated in vacuo and a barrier film made of a polymer is formed in the hole by a vapor deposition polymerization method. Way. 제 4 항에 있어서,
상기 모노머를 동시에 또는 각각 증발시켜 증착시키는 것을 특징으로 하는 배리어막의 형성 방법.The method of claim 4, wherein
And evaporating the monomers at the same time or respectively. 제 4 항 또는 제 5 항에 있어서,
상기 폴리머가 폴리이미드인 것을 특징으로 하는 배리어막의 형성 방법.The method according to claim 4 or 5,
A method for forming a barrier film, wherein the polymer is polyimide. 제 4 항 또는 제 5 항에 있어서,
상기 모노머가 방향족 디아민과 테트라카르복실산 2 무수물로 이루어지는 것을 특징으로 하는 배리어막의 형성 방법.The method according to claim 4 or 5,
The said monomer consists of aromatic diamine and tetracarboxylic dianhydride, The formation method of the barrier film characterized by the above-mentioned. IC 칩이 각각에 형성된 복수 장의 Si 웨이퍼의 각 Si 웨이퍼가 중첩되어 접합되어 있는 Si 웨이퍼 적층물을 갖는 IC 칩 패키지로서, 그 Si 웨이퍼 적층물에는 접합 후에 TSV 기술에 의해 뚫린 구멍이 형성되고, 그 구멍 안에는, 2 종류 이상의 모노머를 이용하여 증착 중합하여 이루어지는 폴리이미드로 이루어지는 배리어막이 형성되어 있고, 그리고 이 배리어막 위에는 도전체막이 형성되어 있는 것을 특징으로 하는 IC 칩 패키지.An IC chip package having a Si wafer stack in which Si wafers of a plurality of Si wafers each having an IC chip formed thereon are bonded to each other, wherein the Si wafer stack is formed with holes drilled by TSV technology after bonding. An IC chip package comprising a barrier film made of polyimide formed by vapor deposition polymerization using two or more kinds of monomers in a hole, and a conductor film formed on the barrier film. 제 8 항에 있어서,
상기 모노머가 방향족 디아민과 테트라카르복실산 2 무수물로 이루어지는 것을 특징으로 하는 IC 칩 패키지.The method of claim 8,
An IC chip package, wherein said monomer consists of an aromatic diamine and tetracarboxylic dianhydride. IC 칩이 각각에 형성된 복수 장의 Si 웨이퍼의 각 Si 웨이퍼가 중첩되어 접합되어 있는 Si 웨이퍼 적층물을 갖는 IC 칩 패키지로서, 그 Si 웨이퍼 적층물에는 접합 후에 TSV 기술에 의해 뚫린 구멍이 형성되고, 그 구멍 안에는, 증착 중합하여 이루어지는 폴리머로 이루어지는 배리어막이 형성되어 있고, 그리고 이 배리어막 위에는 도전체막이 형성되어 있는 것을 특징으로 하는 IC 칩 패키지.An IC chip package having a Si wafer stack in which Si wafers of a plurality of Si wafers each having an IC chip formed thereon are bonded to each other, wherein the Si wafer stack is formed with holes drilled by TSV technology after bonding. A barrier film made of a polymer formed by vapor deposition polymerization is formed in a hole, and a conductor film is formed on the barrier film. 제 10 항에 있어서,
상기 폴리머가 폴리이미드인 것을 특징으로 하는 IC 칩 패키지.11. The method of claim 10,
And the polymer is a polyimide. 제 10 항 또는 제 11 항에 있어서,
상기 폴리머가 방향족 디아민과 테트라카르복실산 2 무수물의 증착 중합체인 것을 특징으로 하는 IC 칩 패키지.The method of claim 10 or 11,
And the polymer is a deposited polymer of aromatic diamine and tetracarboxylic dianhydride.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160136287A (en) * 2014-03-24 2016-11-29 인텔 코포레이션 Through-body via formation techniques

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2015032591A (en) * 2013-07-31 2015-02-16 株式会社アルバック Wiring structure and method for forming the same
JP6525327B2 (en) * 2016-02-26 2019-06-05 三菱電機株式会社 Power semiconductor module and method of manufacturing the same

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3494572B2 (en) * 1998-03-27 2004-02-09 株式会社アルバック Method for forming low dielectric polymer film
JP3897908B2 (en) * 1998-06-16 2007-03-28 株式会社アルバック Method for forming low dielectric constant insulating film, interlayer insulating film, and semiconductor device
JP2001011176A (en) * 1999-06-25 2001-01-16 Matsushita Electric Works Ltd Method for formation of polyimide film and polyimide film
JP2002275246A (en) * 2001-03-21 2002-09-25 Toray Ind Inc Epoxy resin composition and semiconductor device
JP2006012895A (en) * 2004-06-22 2006-01-12 Canon Inc Semiconductor device and its manufacturing method
JP2006141821A (en) * 2004-11-22 2006-06-08 Ulvac Japan Ltd Corrosion protection method
KR20060076856A (en) * 2004-12-29 2006-07-05 매그나칩 반도체 유한회사 Method for forming metal line of semiconductor device
JP4617174B2 (en) * 2005-02-22 2011-01-19 株式会社アルバック Formation method of organic material film
KR101229180B1 (en) * 2008-02-18 2013-02-01 코오롱인더스트리 주식회사 Polyimide film
KR20100021856A (en) * 2008-08-18 2010-02-26 삼성전자주식회사 Method of forming semiconductor device having tsv and related device
JP5391905B2 (en) * 2009-07-31 2014-01-15 宇部興産株式会社 Polyimide film and method for producing polyimide film

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160136287A (en) * 2014-03-24 2016-11-29 인텔 코포레이션 Through-body via formation techniques

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