KR20120100888A

KR20120100888A - 병렬 아날로그-디지털 컨버터에서, 특히 다중-표준, 소프트웨어-정의 무선, 및/또는 인지 무선 사용을 위한 아날로그 결함의 보정

Info

Publication number: KR20120100888A
Application number: KR1020127005270A
Authority: KR
Inventors: 알리 베이둔; 방 탐 윙; 빠트리끄 루모
Original assignee: 그루쁘 데제꼴 데 뗄레꼬뮈니까시옹-에꼴 나시오날 수페리예 데 뗄레꼬뮈니까시옹
Priority date: 2009-07-30
Filing date: 2010-07-28
Publication date: 2012-09-12
Also published as: US20120281784A1; EP2460275B1; WO2011012812A3; FR2948835A1; WO2011012812A2; CN102668383A; EP2460275A2; FR2948835B1; JP2013500662A

Abstract

본 발명은 타임-인터리브 다중-채널 아키텍처를 구비한 아날로그-디지털 컨버터에서의 신호 처리에 관한 것이다. 본 발명에 따라: 디지털 필터링(H(z))이 적어도 컨버터 오프셋 에러를 추정하기 위해 각 채널에 적용되며, 오프셋의 보상이 추정된 오프셋 에러를 기반으로 적용된다. 이점적으로, 오프셋을 추정하기 위해, 보통 양자화 잡음을 필터하는데 사용되는, 가령 시그마/델타 변조기를 갖는 컨버터의 콤 필터와 같은 디지털 필터(H(z))의 존재로부터 이득이 얻는 것이 가능하다. 그 다음, 동일한 필터링은 또한 서로 다른 채널 사이의 이득 차이를 추정하기 위해 적용된다.

Description

병렬 아날로그-디지털 컨버터에서, 특히 다중-표준, 소프트웨어-정의 무선, 및/또는 인지 무선 사용을 위한 아날로그 결함의 보정{CORRECTION OF ANALOG DEFECTS IN PARALLEL ANALOG-TO-DIGITAL CONVERTERS, IN PARTICULAR FOR MULTI-STANDARD, SOFTWARE-DEFINED RADIO, AND/OR COGNITIVE RADIO USE}

본 발명은 아날로그-디지털 변환으로 생긴 신호의 처리에 관한 것이다.

전자 통신 시스템에서 현재의 추세는 다양한 수신 표준을 이용하는 서비스 및 어플리케이션(멀티미디어, 인터넷, 텔레비전, GPS, WiFi 어플리케이션 등)의 증가하는 통합이다. 표준의 확산과 더불어, 전송 대역폭의 확장은 광대역에서 작동하면서 서로 다른 표준에 적합하게 하는 수신기를 설계할 필요로 이어지고 있다. 멀티-표준 기능에 대해, 소프트웨어를 사용하여 온라인으로 수신기를 재구성하는 가능성이 특히 이점적이어서, 이와 같은 장치에 대해 "소프트웨어-정의 무선(software-defined radio)"이란 용어를 낳는다. 또한, 이와 같은 수신기는 지능형 스펙트럼 관리(intelligent spectrum management)를 위해 주파수 대역의 상태를 실시간으로 분석하게 한다. 이를 "인지 무선(cognitive radio)"이라 일컫는다.

이러한 목적을 달성하기 위해, 수신된 신호는 소프트웨어 처리 및 지능형 스펙트럼 관리를 가능하게 하도록 안테나에 가능한 한 가깝게 디지털화되어야 한다. 이러한 상황에서, 하나의 유망한 해결책은 타임-인터리빙(time-interleaving) 기술을 사용하여 다중-채널 구조에서 병렬 아날로그-디지털 컨버터를 갖추는 것이다. 예컨대, 적절한 보간(interpolation)의 혁신 시그마-델타(sigma-delta) 변조기를 사용하는 4개의 채널을 갖는 시스템은 102dB의 이상적 신호대 잡음비(SNR)를 제공한다. 이러한 시그마-델타 변조기는 참고문헌 FR-08 58632 및 FR-08 53213에 상세히 기술된다.

그러나, 제조 공정에서 야기되는 아날로그 에러의 불가피한 존재(오프셋(offset)의 존재, 다중-채널 구조의 다양한 채널에서의 이득차)는 이러한 타입의 컨버터에서 예상되는 성능을 상당히 제한한다. 예컨대, 매우 작은 오프셋(2×10^-6의 표준편차)을 갖는 경우, SNR 비는 30dB 만큼 강등된다. 또한, 이득차에 기인한 SNR 비에서의 30dB 하락은 단지 0.1%의 표준편차로 관찰된다. 이러한 에러를 보정하기 위한 여러 해결책이 제안되었다. 이러한 해결책은 다음의 3가지 접근법 중 하나로 분류될 수 있다.

제 1 접근법은 각 채널에 절대 에러(absolute error)를 제거하는 것으로 구성된다. 이 기술은 각 변조기에 대한 오프셋 및 이득값을 제거하는 것을 기반으로 하는데, 이는 이득을 보정하기 위해 추정된 이득의 역과 출력 신호를 곱하고 오프셋을 보정하기 위해 추정된 오프셋을 빼냄에 의해 오프셋 및 이득값을 보정하기 위함이다. 이를 달성하기 위해, 여러 방법이 제안되었다.

제 1 방법은 참고문헌 "Calibration of parallel ∑Δ ADCs" (R. Batten, A. Eshraghi, T. Fiez, IEEE transactions on circuits and systems-II analog and digital signal processing, vol. 49, no. 6, June 2002, p. 390-399)에 기술된다.

이 방법은 에러를 추정하고 보상하기 위해, 아날로그 변조기의 상향에 디지털 시그마-델타 변조기를 사용하는 것으로 구성된다. 이 방법은 실시간으로 보정을 수행하지 않는다. 오프셋 및 이득 추정은 디지털 변조기로 이루어지며, 아날로그 변조기의 입력을 접지 또는 일정한 기준 전압으로 연결한다. 보정은 디지털 변조기의 리턴 경로(return path)에서의 값을 조절하여 이루어진다. 디지털 변조기의 차수는 잡음 레벨의 증가를 피하기 위해 아날로그 변조기의 차수보다 더 높아야 한다. 이러한 해결책은, 디지털 처리를 부가하여 아날로그 변조기와 같은 수의 디지털 변조기를 부가할 필요가 있기 때문에, 사용되는 자원(resource) 및 소모되는 전력의 관점에서 최적이 아니다.

제 2 방법은 실시간 오프셋 보정을 제안하며, 참고문헌 "Digital offset compensation of time-interleaved ADC using random chopper sampling" (JE Eklund, F Gustafsson, IEEE ISCAS 2000, Geneva, Switzerland, May 2000)에 기술된다.

이 방법은 백색화(whiten)하기 위해 각 변조기의 입력 신호와 의사-랜덤 시퀀스(pseudo-random sequence){+1, -1}의 곱으로 구성된다. 그 다음, 변조기로부터의 출구에서, N개의 포인트에 대한 평균값의 계산은 오프셋 값의 추정을 제공한다. 끝으로, 추정된 값은 유효 신호(useful signal)를 얻기 위해 동일한 의사-랜덤 시퀀스를 갖는 신호를 곱하기 전에 신호로부터 빼내진다. 이러한 제 2 방법은 다음의 문제점을 갖는다:

- 의사-랜덤 시퀀스로의 곱은 아날로그 영역에서 발생하여 그다지 정확하지 않다; 또한, 이러한 아날로그 곱은 시그마-델타 변조기의 제 1 단계에 제한들을 부가한다.

- 변조기가 낮은 차수이며 루프 내 아날로그-디지털 컨버터(또는 ADC)가 낮은 비트수를 갖는 경우, 변조기로의 입력에서 신호를 백색화하는 것은 잡음의 레벨을 증가시키고 변조기에 의한 양자화 잡음의 형태를 복잡하게 만든다.

- 변조기의 신호 전달 함수(STF)의 이득이 1과 동일하지 않다면, 출력에서 동일한 시퀀스로의 곱은 유효 신호를 복구하도록 하지 못한다.

- 변조기로의 입력에서 의사-랜덤 시퀀스를 곱하기 전에, 도입된 수신 체인(receiving chain)에서 에러를 보정하는 것이 불가능하다.

비실시간, 고역-통과 시그마-델타 변조기에서 절대 이득 에러의 보정 전용인 제 3 방법은 참조문헌 "Advantages of high-pass Δ∑ modulators in interleaved Δ∑ analog to digital converter" (V.T.Nguyen; P.Loumeau; J.F.Naviner, Circuits and Systems, MWSCAS-2002 (45th Midwest Symposium), Volume 1, 4-7, Page(s): I-136 - I-139, August 2002)에 제안되었다.

이 방법은 스토캐스틱 최소 자승 알고리즘(stochastic least square algorithm)을 사용하며, 각 채널에서 이득의 역을 추정하는데, 구현에 있어서 간단하다는 이점을 제공한다. 그러나, 이 방법의 단점은 오프셋이 존재하지 않은 채 적용되어야 한다는 점이다; 그렇지 않으면, 이득의 역을 추정함에 있어 에러가 너무 높다. 따라서, 대개는 저역-통과 변조기의 경우에, 이득 에러 보정을 시작하기 전, 오프셋 보정을 적용하는 것이 바람직하다. 또한, 이 방법은 입력 기준 신호에 대한 타임-인터리브 아키텍처의 이상적 반응을 인지할 필요가 있으며, 시그마-델타 변조기의 혼돈 행동(chaotic behavior) 때문에 구현하는데 어려움이 존재한다.

제 2 접근법은 서로 다른 채널에서 에러의 등화(equalization)를 기반으로 한다.

출력에서 스펙트럼 선 잡음(spectral line noise)의 출현은 시그마-델타 변조기의 이득과 오프셋 에러 사이의 부정합(mismatch)에 기인하는 점에서, 상기 제 2 접근법은 또한 이러한 이득과 오프셋 에러를 등화하는 것을 목적으로 한다.

모든 채널에서 에러를 등화하기 위해, 참고문헌 EP1401105는 기준 컨버터로서 보조 아날로그-디지털 컨버터를 사용하도록 구성된 방법을 제안한다. 이러한 보조 컨버터는 그 오프셋 및 이득을 기준 컨버터의 것과 등화시키기 위해 보정 위상에서 컨버터와 병렬로 연결된다. 이 방법이 실시간으로 보정을 수행하는 이점을 제공한다 하더라도, 극복될 수 없는 이득 에러의 존재로 인해 오프셋 보정은 완전할 수 없다. 또한, 이득 에러를 등화시키는 디지털 처리가 상당히 복잡하다.

실시간으로 이득 보정을 수행하는데 보조 컨버터를 부가하는 것을 피하기 위해, 참고문헌 "A digital background calibration technique for time-interleaved analog-to-digital converters" (D. Fu, K.C Dyer, S.H. Lewis, P.J. Hurst, IEEE Journal of Solid-State Circuits, December 1998)에서는 보조 아날로그-디지털 컨버터를, 단일-비트 디지털-아날로그 컨버터, 의사-랜덤 신호{+1, -1} 발생기 및 이득의 등화를 위한 최소 평균 자승(LMS) 알고리즘이 내장된 디지털 유닛으로 대체하는 것이 제안되었다. 이 방법의 단점은 그 처리가 아날로그 영역의 변조기로의 입력에서 발생하므로, 오프셋을 제거하도록 하지 못한다는 것이다.

제 3 접근법은 전체 주파수 영역에 걸쳐 이득 및 오프셋 에러로부터 생긴 스펙트럼 선의 에너지를 확산시켜, 이득 및 오프셋 에러를 백색화하는 것으로 구성된다. 이를 위해, 다음의 참고문헌은 타임-인터리브 컨버터의 적절한 작동을 보장하면서, 보조 변조기를 랜덤 채널 선택 기술을 갖는 타임-인터리브 아키텍처에 부가하는 것을 제안한다: "A comparative analysis of parallel delta-sigma ADC architectures" (A. Eshraghi and T. Fiez, Circuits and Systems I: Regular Papers, IEEE Transactions on, vol. 51, no. 3, p. 450-458, 2004)

그러나, 이 기술은 보조 변조기를 필요로 함에 따라, 컨버터에서 부가적인 연산 자원(또한, 필요 "표면적(surface area)"이라 불림)을 수반한다. 또한, 이득 및 오프셋 에러의 백색화에 따른 잡음 레벨의 증가 때문에 원하는 SNR 비의 감소를 초래한다.

상기 언급된 기술 중 어느 것도 너무 많은 자원의 소모 및 SNR 비의 상당한 강등 없이 오프셋과 이득 부정합 모두를 효율적으로 보정하는 것에 대해 만족스럽지 못하다.

본 발명의 목적은 이러한 상황을 개선하는 것이다.

본 발명은 컨버터의 오프셋 에러를 적어도 추정하기 위한 각 채널에서의 디지털 필터링(H(z)) 단계 및 추정된 오프셋 에러의 함수로서 오프셋의 보상 단계가 적용되는, 다중-채널 타임-인터리브(time-interleaved) 아키텍처를 포함하는 아날로그-디지털 컨버터에서 신호를 처리하는 방법을 제안한다.

따라서, 본 발명은 결함을 효율적으로 보정하기 위해, 가령 오프셋 및 가능한 이득 차와 같은 결함의 정확한 추정을 제안한다. 오프셋의 정확한 추정의 주요한 이점은 하기의 상세한 설명에 나타난다. 본 발명은 아날로그 결함에 기인한 모든 원치 않는 영향을 상당히 줄이도록 한다. 예컨대, 매우 작은 오프셋(2×10^-6의 표준편차)으로, 보통 SNR 비는 30dB 만큼 저하되고/저하되거나, SNR 비에서 30dB의 감소는 보통 이득 값에서 단지 0.1%의 표준편차를 갖는 이득 차에 기인하여 관찰된다. 본 발명에 의해 제안된 디지털 보정은 시스템의 일반적인 SNR 비를 (SNR 비의 감쇠 없는 이상적 처리와 비교하여 약 2dB 감소인) 100dB 이상으로 유지하는 것을 가능하게 한다.

이점적인 실시예에서, 본 발명은 각 채널에서 시그마-델타 변조기를 갖는 다중-채널 아키텍처를 이용하며, 특히 아날로그-디지털 변환으로부터 생긴 유효 신호를 재구성하며 오프셋 에러를 추정하기 위해, 상기 디지털 필터링이 각 채널에 적용된다.

하기에 명시될 오프셋 에러의 추정이 선택적 디지털 저역-통과 필터링에 의해 바람직하게 달성된다. 예컨대, 측정은 저역-통과 필터의 대역폭(-3dB 대역폭)이 0.0025*f_e(f_e는 컨버터의 샘플링 주파수이다)와 같다는 것을 보여준다.

이점적으로, 필터링은 콤(comb) 필터에 의해 각 채널에 적용된다. 필터링은 보상을 위한 오프셋의 정확한 추정을 얻도록, 타임-인터리브 아키텍처를 갖는 컨버터에서 일반적인 상기 필터를 이용한다.

오프셋의 보상 그 자체는 바람직하게, 출력으로서 단독으로 오프셋을 얻기 위해 입력으로서 널(null) 신호를 컨버터에 적용하는 단계, 각 채널에 대한 오프셋 값을 추정하는데 디지털 필터링을 사용하는 단계, 및 각 채널에서 오프셋의 추정치를 보상하는 단계(S3)를 포함한다.

하기에 상세히 기술되는 바람직한 실시예에서, 오프셋 에러는 10^-(0.3n+1.9) 미만의 정확도로 추정되는데, n은 컨버터의 비트수에서 해상도이다. 예시적인 실시예에서, 상기 정확도에서 추정된 오프셋 에러의 보상은 신호대 잡음비(signal-to-noise ratio)의 손실을 3dB 미만으로 제한하는 것이 하기에 명시될 것이다.

이점적인 실시예에서, 본 발명은 부가적으로 컨버터의 서로 다른 채널에 걸쳐 이득을 등화하는 것을 제공한다. 이점적으로, 상기 언급된 디지털 필터링은 또한 오프셋의 보상 후에, 다중-채널 아키텍처의 서로 다른 채널에 걸쳐 이득을 등화하도록 적용된다.

일실시예에서는 다음의 단계가 수행된다:

- 동일한 일정 신호가 각 채널에 적용된다.

- 동일한 상기 신호와 각 채널의 고유 이득의 곱에 해당하는 출력 신호가 수집된다,

- 각 채널에 대하여 기준 채널에 대한 이득 등화 가중치를 추정하기 위해, 각 채널로부터의 곱이 기준 채널로부터의 곱과 비교된다.

채널의 가중치를 추정하는 것은 바람직하게

형태의 관계식에서, 최소 평균 제곱(least mean square)을 사용하는 반복 처리(iterative processing)를 적용(S8)하여 실행되며,

및

는 반복 횟수 n+1 및 n 각각에 대하여 채널(i)에 대한 가중치의 추정이고,

는 상수이며,

는 기준 채널로부터의 출력 신호 및 채널(i) 사이의 차와 채널(i)로부터의 출력 신호의 부호의 곱, 채널(i)로부터의 출력 신호와 기준 채널로부터의 출력 신호 및 채널(i) 사이의 차의 부호의 곱, 채널(i)로부터의 출력 신호와 기준 채널로부터의 출력 신호 및 채널(i) 사이의 차의 곱, 또는 채널(i)로부터의 출력 신호의 부호와 기준 채널로부터의 출력 신호 및 채널(i) 사이의 차의 부호의 곱이다.

기술된 상기 처리에 대하여, 이점적인 처리는:

형태의 관계식을 따르며,

및

는 각각 기준 채널 및 채널(i)로부터의 출력 신호이고, 기호 sgn(x)는 실수(x)의 부호를 나타낸다.

이점적인 실시예에서, 등화 가중치는 10^{-(0.34n-0.65)} 미만의 정확도로 추정되며, n은 컨버터의 비트수에서 해상도이다. 상수(

)는 바람직하게 반복 처리의 수렴율(rate of convergence)을 최적화하여 상기 정확도를 달성하도록 선택된다. 하기에 기술되는 예시적인 실시예에서, 상수(

)에 대하여 1의 값이 만족하는 것으로 알려진다.

상기 처리에서 반복의 전체 횟수는 상수(

)의 함수로서 선택된다. 상기 기술된 예시적인 실시예에서, 이점적인 수는 μ=1 인 값에 대해 15와 20 사이이다.

이러한 예시적인 실시예에서, 10^{-(0.34n-0.65)} 미만인 상기 정확도로의 가중치의 추정에 기반한 이득 등화는 신호대 잡음비의 손실을 3dB 미만으로 제한한다.

도 30 내지 33을 참조하여 하기에 기술되는 예시적인 실시예에서 보여지는 것처럼, 추정되는 가중치 값은 바람직하게 n+1과 n+4 사이의 비트수로 부호화되며, n은 컨버터의 비트수에서 해상도이다.

이와 같이, 본 발명은 다음의 이점을 제공한다:

- 단지 서로 다른 변조기에서 오프셋 부정합의 영향을 보정하는 것만을 목적으로 하는 다른 해결책과는 달리, 디지털 영역에서 각 변조기에 대한 오프셋 값을 보상함,

- 부가적인 변조기의 필요 없이, 아키텍처에서 변조기에 대한 시그마-델타 변조기의 이득 에러를 등화함,

- 기준 신호가 불필요함,

- 결함을 추정 및 보정하는데, 매우 적은 컨버전스 시간과 훌륭한 정확도.

일실시예에서, 하기에 보여질 것처럼, 본 발명은 유효 신호의 디지털 재구성에 사용되는 기존의 물리적 자원에 더하여, 단지 각 채널에 부가되는 가산기(accumulator)(덧셈을 위한)를 필요로 한다.

실제로, 이점적인 실시예에서, 오프셋 값의 추정은 대부분의 기존 구조에 제공되는 자원을 넘는 임의의 물리적 자원을 필요로 하지 않는다. 하기에 보여질 것처럼, 본 발명은 유효 신호의 디지털 재구성을 위해 이미 보통 존재하는 디지털 필터를 사용한다.

또한, 이득 등화는 기준 신호 또는 보조 변조기 중 어느 하나도 필요로 하지 않는다. 실제로, 이점적으로 아키텍처에서 변조기는 다른 변조기에 대한 기준 변조기로서 수행한다.

본 발명의 관점에서 컨버터는 이점적으로 다중 표준 및 다중 어플리케이션에서(GSM, UMTS, WiMAx 또는 다른 네트워크에서, 또는 GPS 측위 기술에서) 작동할 수 있는 재구성 가능한 무선 어플리케이션, 및 서로 다른 작동 대역폭을 갖는 인지 무선 어플리케이션(일반적으로 OFDMA 광대역 변조)에서 사용될 수 있다. 또한, 컨버터의 작동 대역폭의 증가가 필요한 다른 데이터 획득 시스템에 사용될 수 있다.

본 발명의 또 다른 목적에서, 아날로그-디지털 컨버터는 다중-채널 타임-인터리브 아키텍처를 구비하며, 컨버터의 오프셋 에러를 적어도 추정하기 위한 각 채널에서의 디지털 필터 및 추정된 오프셋 에러의 함수로서 오프셋을 보상하는 수단을 포함한다.

이점적으로, 상기 컨버터는 서로 다른 채널의 이득을 등화하는 수단(EG)을 더 포함하며, 오프셋의 보상 후에, 상기 디지털 필터는 또한 다중-채널 아키텍처의 서로 다른 채널에 걸쳐 이득 등화를 추정하기 위해 이용된다.

또한, 본 발명은 프로세서, 특히 본 발명의 관점에서 컨버터에 의한 프로그램의 실행시, 본 발명에 따른 방법을 구현하기 위한 명령어를 포함하는 컴퓨터 프로그램에 관한 것이다.

본 명세서의 내용 중에 포함되어 있다.

본 발명의 다른 기능 및 이점은 하기의 상세한 설명 및 첨부도면으로부터 명백해질 것이다.
도 1은 변조기에서 이득 및 오프셋 에러를 갖는 타임-인터리브 아키텍처를 도시한다.
도 2는 이상적인 경우에 타임-인터리브 아키텍처로부터의 출력 신호의 스펙트럼 밀도의 예를 나타내며, x축 스케일은 샘플링 주파수(Fe)에 대한 상대 주파수(f=F/Fe)이다.
도 3은 모든 변조기에서 동일한 오프셋을 갖는 타임-인터리브 아키텍처로부터의 출력 신호의 스펙트럼 밀도를 나타낸다.
도 4는 출력(도시된 예에서 4개의 채널에 대한)되는 유효 신호의 스펙트럼에서 부정합 오프셋의 영향을 도시한다.
도 5는 모든 변조기에서 서로 다른 오프셋을 갖는 출력 신호의 스펙트럼 밀도를 도시한다.
도 6은 타임-인터리브 아키텍처의 채널에 적용되는 오프셋 값의 표준편차의 함수로서 신호대 잡음비(SNR)의 변화를 도시한다.
도 7은 σ_O = 2×10^-6인 랜덤 오프셋의 표준편차로, 500의 반복 횟수가 제공되는 신호대 잡음비(SNR)의 히스토그램(histogram)을 도시한다.
도 8은 각 채널에 대한 추정된 오프셋 값의 정확도의 함수로서 SNR 비의 변화를 도시한다.
도 9는 각 채널에서 가우시안(Gaussian) 랜덤 오프셋 및 이득 에러를 갖는 컨버터로부터의 출력 신호의 스펙트럼 밀도를 나타낸다.
도 10은 DS 변조기 및 콤 필터의 주파수 응답(RF)으로부터의 출력 신호의 스펙트럼 밀도를 나타낸다.
도 11a는 오프셋 추정 에러를 도시하며, 도 11b는 수 클럭 사이클(12 미만) 후 에러의 안정화를 도시하며, 도 11c는 안정화 후 에러(그래도 약 10^-7)의 변동(fluctuation)을 도시한다.
도 12는 서로 다른 반복 회수에 대해, 두 표준편차 값 σ_O = 0.002 및 σ_O = 0.2를 갖는 추정 에러(Er 및 Erm)를 도시한다.
도 13은 보상되지 않은 오프셋 에러를 갖는 출력 신호의 스펙트럼 밀도를 도시한다.
도 14는 도 12과 같은 예에 대해, 오프셋 에러의 보정 후 출력 신호의 스펙트럼 밀도를 도시한다.
도 15는 출력되는 유효 신호의 스펙트럼에서 부정합 이득의 영향을 도시한다.
도 16은 채널에서 이득 차를 갖는 출력 신호의 스펙트럼 밀도를 도시한다.
도 17a 및 17b는 이득 에러의 표준편차의 값의 함수로서 SNR 비에서 변화(일반적인 경우 및 구체적인 경우 각각)를 도시한다.
도 18은 σ_g = 10^-4인 랜덤 이득의 표준편차로, 500의 반복 횟수가 제공되는 SNR 비의 히스토그램을 도시한다.
도 19는 각 채널에 대한 추정된 이득 값의 정확도의 함수로서 SNR 비의 변화를 도시한다.
도 20은 타임-인터리브 아키텍처에서 서로 다른 채널에 대한 이득 등화의 블록 다이어그램을 도시한다.
도 21a 및 21b는 도 21b에 대해 0≤n≤100으로 제한된 x축의 스케일로, 컨버전스 스텝-사이즈(step-size)(μ)에 대한 서로 다른 값을 갖는 가중치 추정(w₂)을 도시한다.
도 22는 컨버전스 스텝-사이즈(μ)에 대한 서로 다른 값을 갖는 가중치 추정(w₂)에서 에러의 변화를 도시한다.
도 23은 스텝-사이즈(μ)의 함수로서 가중치 추정(w₂)에서의 최대 에러를 도시한다.
도 24는 μ=1인 스텝-사이즈의 시간 함수로서 가중치 추정(w)에서의 컨버전스를 도시한다.
도 25는 가중치 추정(w)에 대한 추정 시간의 함수로서 SNR 비의 컨버전스를 도시한다.
도 26은 이득 에러의 등화 후 출력 신호의 스펙트럼 밀도를 도시한다.
도 27은 이득과 오프셋 에러 모두를 고려하는 출력 신호의 스펙트럼 밀도를 도시한다.
도 28은 μ=1인 컨버전스 스텝-사이즈에 대하여 시간에 관한 가중치(w)의 컨버전스를 도시한다.
도 29는 이득 및 오프셋 에러의 보정 후 출력 신호의 스펙트럼 밀도를 도시한다.
도 30은 가중치(w)를 양자화하는 비트수의 함수로서 SNR 비의 발전(evolution)을 도시한다.
도 31은 수(Nbw)의 서로 다른 값에 대한 μ=1인 시간에 관한 가중치(w)의 컨버전스를 도시한다.
도 32는 수(Nbw)의 서로 다른 값에 대하여, 가중치(w)에 대한 추정 에러를 도시한다.
도 33은 이득이 수(Nbw)의 서로 다른 값에 대한 가중치(w)에 의해 등화되는 경우, 출력되는 스펙트럼 밀도를 도시한다.
도 34는 본 발명의 일실시예에 따른 방법의 주요 단계를 도시한다.
도 35는 이론상 연산과 두 연속적 추정의 차의 연산을 각각 갖는 가중치 추정에 대한 SD-LMS 반복 처리를 사용하는 컨버전스에 대하여 반복 횟수(Nth 및 Ndiff)를 도시한다.
도 36은 1-z^Lf이며 Lf=3인 형태의 전달함수의 필터로 제공된 컨버전스율을 도시한다.

먼저, 도 1을 참조하면, 아날로그-디지털 컨버터의 타임-인터리브 아키텍처를 나타내는데:

- 아날로그 디멀티플렉서(DEMUX)는 입력 신호를 M개의 동일한 병렬 시그마-델타 변조기(∑Δ₁,...,∑Δ_M)로 분배하며,

- N차의 보간기(interpolator)(INT)는 두 신호의 연속적 샘플 사이에 N-1개의 0을 삽입하며,

- 각 채널(i)에서 시그마-델타 변조기(∑Δ_i)는 양자화 잡음을 형성하며,

- 디지털 필터(H(z))는 유효 대역 밖의 양자화 잡음을 제거하며,

- 디지털 멀티플렉서(MUX)는 디지털화된 입력 신호를 재구성한다.

이와 같은 아키텍처는 3개의 중요한 파라미터를 갖는다:

- 사용되는 시그마-델타 아키텍처 및 그 차수(P),

- 병렬 채널의 수(M),

- 보간율(N),

- 변조기의 작동 주파수(f_op, (N/M)?f_e와 같도록 정의되며, f_e는 컨버터의 샘플링 주파수).

이러한 구조의 제조 공정 동안 나오는 다양한 아날로그 에러(구성요소의 정격치(the rated value)에서의 에러, 증폭기의 유한 이득 또는 다른 에러)는 시그마-델타 변조기에서 타임-인터리브 아키텍처의 각 채널로부터 출력되는 신호에서의 전압 오프셋 및 이득 에러로서 반사된다.

이러한 에러는 병렬 타임-인터리브 아키텍처의 성능을 상당히 제한한다. 실제로, k는 정수인 정규화된 주파수(

)에 스펙트럼 선으로서, 출력되는 유효 신호의 스펙트럼에서 오프셋 값 사이의 부정합은 분명하다. 또한, 단일 변조기이든 병렬 아키텍처이든 간에 전압 오프셋은 널(null) 주파수에 존재하는 유효 정보를 모호하게 만들 수 있다. 이러한 전압 오프셋은 모든 변조기에서 동일하다 하더라도 컨버터의 신호대 잡음비(SNR)의 상당한 감소를 초래한다.

또한, 이득 부정합은 출력 신호의 스펙트럼에서 유효 단일 매

주파수의 복제 신호를 만들어낸다. 유효 신호의 이러한 원치 않은 복제 신호는 컨버터로부터의 출력에서 SNR 비의 감소를 초래한다.

따라서, 병렬 타임-인터리브 아키텍처의 소기의 성능을 유지하기 위해 이러한 에러를 정확히 제거하고 보정하는 것이 제안된다. 이를 위해, 각 변조기로부터의 출력에서 오프셋의 값을 보상하고, 서로 다른 채널의 이득을 등화시키는 단계들이 실행된다.

제한하려는 의도가 아닌 단지 도시적인 예로서, 변조기의 입력에서 80(N=80)의 보간율로, 4개의 채널(M=4)을 갖는 병렬 아키텍처의 경우가 하기에 기술된다. 사용되는 시그마-델타 변조기의 차수는 4(P=4)이다. 사용되는 디지털 필터(H(z))는 6차 콤 필터이다. 입력 신호는 정규화된 진폭 0.6 및 정규화된 주파수 f₀=0.02(따라서, 절대 주파수는 0.002f_e)를 갖는 정현파 신호이다. 에러가 없을 때, 출력에서 유효 신호(SU)의 스펙트럼 밀도는 도 2에 제시된다. 이러한 이상적인 경우에 추정되는 신호대 잡음비(SNR)는 102dB이다.

오프셋 에러의 영향은 하기에 기술된다.

시그마-델타 변조기가 각 채널에서 들여오는 오프셋은 SNR 비의 큰 감소를 야기하며, 타임-인터리브 아날로그-디지털 컨버터의 성능을 제한한다. 이러한 영향을 실증하기 위해, 다음의 두 경우가 구별된다:

- 모든 변조기에 대해 동일한 오프셋인 경우, 및

- 다양한 변조기에 대해 서로 다른 오프셋인 경우.

제 1 경우에서, 기준 전압에 대한 주입된 오프셋의 정규화된 값은, 한 시뮬레이션 예에서 4.11×10^-4이다. 도 3은 이러한 타입의 에러가 제공되는 출력 신호의 스펙트럼 밀도를 보여준다. 기생하는 스펙트럼 선(RP)은 유효 신호와 동일한 진폭의 널 주파수에서 나타나며, 80dB의 SNR 비의 감소를 가져온다.

모든 채널에서 이상적 오프셋을 가지는 것은 유효 신호에서 임의의 왜곡을 가져오지 않는다. 그러나, 널 주파수에서 유효 정보는 잘못된 것이며, 컨버터를 따르는 디지털 처리에서(임계처리(thresholding), 변조 등의 관점에서) 에러의 주요 소스를 가져온다.

이러한 제 1 경우가 그다지 실현 가능하지 않지만, 상기 시뮬레이션은 오프셋이 모든 변조기에 대해 동일하더라도, 오프셋 보상이 이미 유용하다는 것을 보여 주도록 제시된다.

다양한 변조기에 대해 오프셋이 다른 제 2 경우는 더 실현 가능하다. 서로 다른 변조기의 오프셋 사이의 부정합은 출력되는 유효 신호의 스펙트럼에서 스펙트럼 선으로서 반사된다. 이러한 현상은 시간(왼쪽) 및 주파수(오른쪽) 영역의 도 4에서 분명하다. 타임-인터리브 아키텍처로부터의 출력에 사이클릭 멀티플렉싱(cyclic multiplexing)은 유효 신호에 서로 다른 오프셋(O_i)에서 형성된 주기 신호를 부가한다. 이러한 신호는 주기 M(여기서 M=4)로 주기적이며, 스펙트럼 선을 주파수

에서 주파수 영역으로 가져온다(따라서, 도시된 것처럼, 기술된 예에서는 f_e/4 만큼 간격을 두고 떨어져 있는 4개의 선).

도 5는 평균은 0이고 표준편차는 σ_O = 2×10^-6인 가우시안 분포의 랜덤 신호에 의해 생성되고, 기준 전압에 대해 정규화된 서로 다른 오프셋에 관한 출력 신호의 스펙트럼 밀도를 나타낸다. 단지, 처음 3개의 기생적 선이 여기에 도시된다: RP₀(널 주파수에서), RP₁(주파수 f_e/4에서) 및 RP₂(주파수 f_e/2에서). 네번째 선은 주파수 3f_e/4에서 발견된다. 특히, 표준편차(σ_O)의 함수인 선의 가변적 진폭이 관찰된다.

2×10^-6의 값의 표준편차로, 30dB의 차수에서 SNR 비의 큰 감소를 도 5에서 이미 볼 수 있다. 소기의 SNR 비를 유지하도록 오프셋 간에 부정합의 크기의 차수를 결정하기 위해, SNR 비는 각 채널에 부가되는 오프셋의 표준편차(σ_O)의 함수로서 연산되었다. 그 제공된 결과는 도 6에 도시된다. 제공된 곡선은 아키텍처가 오프셋 에러에 매우 민감하다는 것을 보여준다. 10^-5의 차수에서 에러는 50dB 만큼 SNR 비의 감소를 초래할 수 있다.

SNR 비의 변화 범위를 결정하기 위해, σ_O = 2×10^-6인 표준편차를 갖는 가우시안 분배 N(0,σ_O)의 랜덤 오프셋에 관하여 500의 반복 회수를 시행하는 몬테-카를로(Monte-Carlo) 시뮬레이션이 실행되었다. 순전히 예로써, 도 7은 SNR 비에 대해 얻어진 값의 히스토그램을 나타낸다. 4dB의 표준편차를 갖는 30dB 만큼 SNR 비의 평균 감소를 유의하라.

이러한 결과를 기반으로, 오프셋 사이의 약간의 정합 에러가 소기의 SNR 비로부터 30dB의 손실을 가져올 수 있다. 따라서, 소기의 SNR 비를 위해 가능한 한 정확하게, 각 채널에서 오프셋을 보상하는 것이 바람직하다. 이를 위해, 오프셋의 값이 정확히 결정되어야 하며, 그 다음 각 변조기로부터 출력된 신호를 빼내져야 한다.

추정 국면으로 진행하기 전에, 먼저 추정된 값에 대해 원하는 정확도를 결정하는 것이 바람직하다. 이를 위해, SNR 비는 상대적 에러를 다음의 정의된 오프셋의 추정된 값으로 도입하여 연산된다:

추정된_값 = 이론상_값(1+ε)

여기서, ε는 오프셋의 추정된 값과 이론상 값 사이의 상대적 에러이다.

도 8은 SNR 비가 상대적 에러(ε)의 함수로서 어떻게 이끌어 내지는지 보여준다. 안정 상태는 10^-7의 차수에 정확도에서 시작하는 것을 나타낸다. 이와 같은 정확도는 이후 오프셋 보상을 보장하고, 타임-인터리브 아키텍처로부터 예상되는 이론상 SNR 비를 유지하기 위해 바람직하다.

실제로, 오프셋 부정합에 의해 발생된 기생적 선의 진폭이 양자화 잡음의 레벨로 감소되는 경우 포화 상태에 도달하기 전에, 정확도의 함수로서 실질적으로 선형인 도 8의 SNR 비에서의 발전에 유의하라.

이로부터, 선형 부분에서 SNR 비와 정확도 사이의 관계는 SNR = 20×k-36 으로 결정될 수 있으며, 오프셋 추정의 정확도는 다음과 같이 표현됨을 알 수 있다:

컨버터의 균등한 비트수(n)(컨버터 해상도)의 함수로서, SNR 비는 SNR = 6.02n+1.76에 의해 구해짐을 고려하면, 오프셋에 대한 추정된 값에서 정확도는 다음과 같이 표현된다:

하기 기술되는 예시적 실시예에서, 컨버터의 해상도(n)는, 예컨대 16(n=16)이다.

본 발명에 의해 제안된 보정은 다음과 같이 기술될 수 있다.

이득 및 오프셋 에러를 고려한 시그마-델타 변조기로부터 출력된 신호는 다음과 같이 표현된다:

여기서,

- e[n]은 아날로그-디지털 컨버터에 의해 필연적으로 발생되는 양자화 잡음이며,

- NTF(z)는 잡음 전달 함수이며,

- O는 오프셋을 나타내며,

- g는 이득을 나타낸다.

변조기 입력이 접지에 연결된다면, 출력 신호는 다음과 같이 표현된다:

이와 같이, 유효 신호가 없을 때, 서로 다른 변조기 사이의 이득 부정합에 의해 야기된 출력 스펙트럼에서 스펙트럼 선의 문제점은 더 이상 발생하지 않는다. 도 9는 가우시안 분포 N(0.1%)에 랜덤 이득 및 오프셋 에러에 관하여, 출력에서 스펙트럼 밀도를 보여준다. 이 후 오프셋 부정합에 기인한 선(RP)는 유효 신호와는 별개로 나타난다.

변조기로부터 출력된 신호는 백색 잡음으로 추정되고 변조기에 의해 형성된 양자화 잡음이 더해진 오프셋으로 구성된다. 따라서, 변조기로부터 출력된 신호를 기초로 한 오프셋 값의 추정은 다음과 같이 표현되는 최소 자승(Least Squares)의 공지된 추정기(estimator)에 의해 이루어진다:

기호

는 출력 신호(y(i))에 대한 값의 Nech 수를 기초로 한 오프셋의 추정을 나타낸다. 이런 추정기의 구현은 Nech 수가 2의 거듭제곱이라면, Nech 수에 의해 나눠지도록 Nech 데이터와 쉬프트 연산(shift operation)을 부가하기 위한 단지 가산기만을 필요로 한다. 추정된 값의 분산(variance)은 다음에 의해 구해진다:

신호에 존재하는 잡음 전력이 상당히 크면, Nech 수는 추정된 값에서 10^-7의 정확도를 달성하기 위해 커야 한다. 달성된 최대 정확도는 5×10^-6 이라는 것이 2¹⁸ 샘플에서의 시뮬레이션에 의해 확인되었다.

오프셋의 추정된 값에서 정확도를 개선하기 위해, 특히 이점적인 실시예는 각 채널에 존재하는 콤 필터(보통 유효 신호의 디지털 재구성 전용)를 이용하여, 신호 내 존재하는 잡음 전력을 감소시킨다. 도 10은 변조기로부터 출력된 신호와 콤 필터의 주파수 응답(RF)의 스펙트럼 밀도(DS)를 도시한다. 콤 필터는 널 주파수에서 발견되는 오프셋의 값을 얻도록 하며, 최고주파수에서 발견되고 신호 내 존재하는 잡음(특히, 양자화 잡음)의 강한 감쇠를 보장하도록 하는 것에 유의하라.

추정된 오프셋 값의 정확도를 결정하기 위해, 콤 필터로부터의 출력과 오프셋의 이론상 값 사이의 에러가 계산되었다. 얻어진 결과는 도 11a 내지 11c에 도시된다. 많아야 10회 단순 연산(상세하게는 도시된 예에서 6회 연산) 후에 10^-7의 정확도가 이점적으로 관찰되었으므로(도 11c), 프로세서의 단지 10 클럭 사이클에 해당한다(도 11b는 0≤n≤30의 제 1 클럭 사이클을 도시함). 여기서 달성된 정확도는 우수한 오프셋 보정을 보장하기에 충분하다. 또한, 정확도를 더 개선하기 위해, 콤 필터로부터의 출력의 잡음 내에 있는 상수값의 종래의 최소-자승 추정기를 사용하는 것도 가능하다.

다른 오프셋 값으로 얻어지는 정확도를 입증하기 위해, [0...20%]의 간격 내에서 표준편차(σ_O)의 값을 변화시키면서 다른 시뮬레이션이 실행되었다. 표준편차(σ_O)의 각각의 값에 대해, 몬테-카를로 시뮬레이션이 500의 반복 횟수를 사용하여 실행되었다. 각 반복 횟수에 대해, 다음과 같이 계산되었다:

- 타임-인터리브 아키텍처의 모든 채널에서 이론상 오프셋과 콤 필터로부터의 출력 사이의 최대 에러(Er):

- 타임-인터리브 아키텍처의 모든 채널에서 이론상 오프셋과 콤 필터로부터의 출력에 적용되는 최소 자승 추정기를 사용하여 추정된 오프셋 사이의 최대 에러(Erm):

도 12는 구현된 반복 횟수의 함수로서, 표준편차 σ_O=0.002(도면의 왼쪽) 및 σ_O=0.02(도면의 오른쪽)로 얻어진 에러(Er 및 Erm)의 값의 예를 도시한다.

상기 도면은 다음의 사항을 보여준다:

- 최소 자승 추정기가 정확도를 약간 향상시킨다: Nech=100에 대하여, 이전의 10^-7의 차수의 정확도는 10^-8의 차수가 되는데, 정확도의 개선은 궁극적으로 단지 약간 기생적 스펙트럼 선의 진폭을 감소시키며: 특히, 10^-8의 정확도 하에서, SNR 비의 큰 개선은 실제로 예상될 수 없다(도 9를 참조하여 상기 도시된 것처럼).

- 추정 에러는 실제로 오프셋의 값에 의존하지 않고, 다만 콤 필터의 주파수 응답(RF)에 의존한다.

이러한 결과는 콤 필터로 오프셋을 추정하는 것이 우수한 오프셋 보정을 보장하는데 충분하다는 것을 보여준다. 이 추정의 효율성을 실증하기 위해, 다음의 오프셋 값 [-0.202; 0.717; 0.765; 0.1832]×10^-4이 시뮬레이션에서 타임-인터리브 아키텍처의 서로 다른 채널에 부가되었다.

도 13 및 14는 각 채널에서 오프셋 보정 전 및 후 각각에 대한 출력 신호의 스펙트럼 밀도를 나타낸다. 도 14에 도시된 대로, 오프셋 보상은 거의 양자화 잡음의 레벨에 기생적 스펙트럼 선(RP)의 진폭의 큰 감소를 달성하도록 하였다. 이와 같이, 본 발명에서의 보정을 사용하여 SNR 비는 60dB 만큼 향상된다. 이상적 SNR 비와 비교하여, 단지 보정 후 얻어진 약간의 SNR 비의 2dB 감쇠만이 있다.

이와 같이, 본 발명에서의 오프셋 보상 기술은 종래의 방법에 비해 다음의 이점을 제공한다:

- 본 기술은 시그마-델타 변조기에서 불가피한 이득 에러의 존재에도 불구하고, 우수한 정확도를 보장하며,

- 본 기술은 이미 디지털 재구성(특히, 콤 필터)에 전용되는 것을 제외하고는 임의의 부가적인 물리적 자원이 불필요하며,

- 본 기술은 빠르고, 프로세서 클럭의 10 사이클 미만에서 우수한 추정으로의 컨버전스를 제공한다.

지금부터는 서로 다른 채널 사이의 이득 차의 보정을 기술할 것이다. 먼저, 이러한 차이의 영향이 제시되거나, 즉 타임-인터리브 구조에서 이득 에러의 영향이 제시될 것이다.

타임-인터리브 아키텍처의 각 채널(i)에서 각 변조기로부터의 출력에 이득(g_i)을 곱하는 것은 도 15(시간 영역의 왼쪽 및 주파수 영역의 오른쪽)에 도시된 대로, 서로 다른 이득(g_i)에 의해 형성된 M 주기의 주기 신호를 유효 신호와 곱하는 것과 동등하다. 시간 영역에서 주기 신호의 곱은 서로 다른 채널에서 주입된 모든 이득(g_i)에 의존하는 진폭으로, 주파수 영역에서 유효 신호의 스펙트럼과 주파수(

)(여기서, k는 정수)에 디락 피크(Dirac peak)로 구성되는 주기 신호의 스펙트럼 사이의 컨볼루션(convolution)으로 표현된다. 이러한 컨볼루션은 출력 신호의 스펙트럼에서 주기 신호의 스펙트럼 선의 이득이 부과된 주파수

에서 유효 신호의 스펙트럼의 복제 신호의 출현을 의미한다.

도 16은 이득의 차이로 인해, 유효 신호의 기생적 복제 신호(RP₀, RP₁, RP₂)에 적용되는 각 채널에서 주입된 이득(g_i)((1+εg)와 같으며, εg는 평균이 0이고 표준편차σ_g =1% 인 가우시안 랜덤 변수이다)을 갖는, 출력에 유효 신호(SU)의 스펙트럼 밀도를 보여준다. 각 채널에 대한 이상적 이득에서 1%이 에러로, SNR 비에서 60dB의 감소를 알 수 있다. 따라서, 타임-인터리브 아키텍처의 예상되는 성능을 유지하기 위해 이러한 에러를 보정하는 것이 제안된다.

SNR 비에서 너무 많은 감소를 피하도록 채널 사이의 최대 상대 에러를 결정하기 위해, SNR 비는 각 채널에 부가된 이득 에러의 표준편차의 함수로서 계산되었다. 얻어진 결과는 도 17a(표준편차의 빠른 변화로) 및 17b(표준편차의 느린 변화로)에 도시된다. SNR 비는 표준편차(σ_g)의 값이 10^-5 미만의 랜덤 에러에 대해 유지되며, 이는 이득 부정합 에러에 대한 타임-인터리브 아키텍처의 높은 민감도를 설명함을 도 17b에서 주목하라. 더 높은 표준편차 에러, 예컨대 σ_g =10^-4은 이미 SNR비에서 30dB의 감소를 초래한다. SNR 비의 변화의 범위를 결정하기 위해, 500-반복 횟수 몬테 카를로 시뮬레이션이 실행되었다. 도 18은 SNR 비에 대해 얻어진 값의 히스토그램을 보여준다. 4dB의 표준편차로, 30dB(내지 82dB)의 SNR 비의 평균 감소를 주목하라.

이러한 이득 에러의 보정은 바람직하게 각 채널로부터의 출력 신호를 이득의 역수(

)와 같은 가중치(w_i)를 곱하여 일어난다. 이러한 에러의 보정을 진행하기 전에, 가중치(w_i)에 대해 필요한 정확도를 결정하는 것이 바람직하다. 이를 위해, SNR 비는 다음과 같이 정의된 추정된 값으로 상대 에러를 도입하여 계산되었다:

추정된_값 = 이론상_값 ×(1+ε)

여기서, ε는 가중치(w_i)의 추정된 값과 이론상 값 사이의 상대 에러이다.

도 19는 상대 에러(ε)의 함수로서 SNR 비에서의 진전을 보여준다. 이것은 10^-6의 차수에서 정확도가 이득 에러의 우수한 보정을 보장하고 타임-인터리브 아키텍처에서 예상되는 거의 이상적 SNR 비를 유지할 수 있는데 바람직하다는 것을 보여준다. 여기서 다시, 가중치의 정확도는 다음과 같이 컨버터의 일반 해상도(n)의 함수로서 구해진다:

SNR = 17.38×k + 13.23

따라서, 이득 추정의 정확도는 다음과 같다:

SNR 비는 컨버터의 동등한 비트수(n)(해상도)에 의존하기 때문에, SNR 비는 SNR = 6.02n + 1.76으로 구해지며, 추정된 이득 값에 대한 정확도는 다음과 같이 표현된다:

서로 다른 변조기의 이득 사이의 차의 영향을 보정하기 위해, 새로운 기술이 서로 다른 채널에 걸쳐 이득 등화 원리를 기초로 제안된다. 그러나, 사전에 오프셋 에러의 보상을 적용하는 것이 바람직하다. 이 기술은 종래의 기술에 비해 다음의 이점을 제시한다:

- 본 기술은 임의의 기준 신호를 필요로 하지 않으며,

- 임의의 보조 변조기를 필요로 하지 않으며,

- 유효 신호를 재구성하기 위해 이미 존재하는 디지털 처리에 부가하여 단지 가산기 및 곱셈기만을 사용한다.

도 20을 참조하여, 바람직하게는 다음의 단계가 수행된다:

- 연속 입력 신호(V_in)가 동시에 모든 변조기에 적용되는 단계: 이 일정한 신호의 진폭은 기술된 예에서

값으로 고정되며, V_ref는 회로에 대한 전압 기준을 나타낸다(다른 값이 선택된 진폭이 변조기를 불안정적하게 만들지 않는 상태 하에서 선택될 수 있다);

- 변조기로부터의 출력 신호가 형성된 양자화 잡음에 더하여 변조기의 이득(g_i)과 곱해진 입력인 일정한 신호로부터 형성되는 단계(변조기 오프셋은 이미 보정이 되었다고 가정되기 때문에 이에 입력되지 않는다);

- 콤 필터(H(z))가 각 채널로부터의 입력에서 신호(V_in×g_i)를 복구하도록 하는 단계;

- LMS를 뜻하는 최소 평균 자승 알고리즘(또는 스토캐스틱 그라디언트(stochastic gradient))을 사용하는 처리가 기준 채널에 대해 모든 채널의 이득을 등화하는데 사용되는 서로 다른 가중치(w_i)를 계산하는데 적용되는 단계.

도 20의 예에서, 제 1 채널은 다음과 같이 기준 채널로 선택된다:

다음과 같이 약기되는 LMS 알고리즘 및 그 변형은 다른 타입의 추정 알고리즘에 비해 구현에 있어서 큰 간소함을 제공한다:

- 부호 데이터(Sign Data) LMS인 SD-LMS,

- 부호 에러(Sign Error) LMS 인 SE-LMS,

- 부호 데이터 부호 에러(Sign data Sign error) LMS인 SS-LMS.

상기 알고리즘에 의한 가중치()의 추정은 다음의 점화식(recurrence relations)에 의해 결정된다:

상기 4개의 타입의 알고리즘은 컨버전스 시간 및 추정된 값의 정확도에 관하여 테스트되고 비교되었다. 하기에서는, 단지 SD-LMS 알고리즘으로 얻어진 결과만이 연산 원리를 설명하고, 본 발명의 구현의 성능을 평가하는데 제시된다. 다른 기술로 얻어진 성능은 아래의 요약표(표 1)에 제시된다.

이러한 구현의 연산 원리를 실증하기 위해, 이득[1.0113 ; 1.0146 ; 1.0029 ; 0.9884]이 각각의 채널에 도입되었다.

컨버전스율과 알고리즘의 정확도를 결정하는 파라미터 중 하나는 알고리즘의 스텝-사이즈(μ)이다. 스텝-사이즈(μ)의 최적값을 결정하기 위해, 제 2 채널의 가중치(w₂)는 스텝-사이즈(μ)에 대한 서로 다른 값으로 추정된다. 얻어진 결과는 도 21a 및 21b에 도시된다.

스텝-사이즈(μ)의 값의 증가가 크면 클수록, 추정의 컨버전스율은 더 커짐이 나타난다. 그러나, 또한 스텝-사이즈(μ)의 함수로서 추정된 값의 정확도의 반응을 고려하는 것이 바람직하다. 스텝-사이즈(μ)의 각각의 값에 대해, 추정된 값과 이론상 값 사이의 에러(w₂g₂-g₁)는 컨버전스에 이른 후에 계산되었다. 얻어진 결과가 스텝-사이즈(μ)의 서로 다른 값에 대해 도 22에 도시된다.

도 23은 스텝-사이즈(μ)의 함수로서 에러에 대해 얻어진 최대값을 보여준다. 스텝-사이즈(μ)의 값의 증가가 크면 클수록, 가중치(w₂)의 추정된 값에 대한 에러의 증가가 더 커진다. 본 명세서에 기재된 예에서, 컨버전스 스텝-사이즈(μ)의 최적의 선택은 μ=1이다. 또한, 이러한 선택은 도 23에 도시된 대로, 추정에 대한 5×10^-7의 차수에서 우수한 정확도를 보장하면서, 곱셈 연산을 제거하여(그렇지 않으면, 1 이외의 인자에 의하여) 알고리즘을 단순화한다.

도 24는 스텝-사이즈μ=1인 SD-LMS 알고리즘을 사용하여 계산 연산의 횟수의 함수(따라서, 프로세서 계산 시간의 함수)로서 서로 다른 채널에 대한 가중치(w₂, w₃, w₄, 기준 채널인 지수 i=1의 채널)의 추정에서의 진전을 보여준다. 컨버전스는 빠르다(n=20인 프로세서 클럭 사이클 단에서). 각 채널에 대한 가중치와 대응하는 이득값의 곱셈 결과는 실제로 기준 채널로 사용되는 제 1 채널에 대한 이득값과 1.0113으로 같다.

변형으로, 시간의 함수로서 가중치 벡터[w₂,w₃,w₄]의 각각의 추정으로 출력된 SNR 비를 계산하여 컨버전스율을 추정하는 것이 가능하다. 얻어진 결과는 도 25에 도시된다. 소기의 SNR 비를 찾도록 하는 가중치 벡터의 우수한 추정은 n=20인 클럭 사이클(n=16에서 이미 만족함) 후에 달성된다.

도 26은 20의 클럭 사이클 후 추정된 가중치로 이득 에러를 보정한 후에, 출력 신호의 스펙트럼 밀도를 보여준다. 양자화 잡음의 레벨에서 기생적 선(RP)의 명백한 감소는 분명하며, 이는 102dB의 SNR 비를 의미한다.

본 발명의 관점에서, 이득 및 오프셋 부정합 에러 모두의 동시적 처리를 사용하는 실제의 경우가 아래에 제시된다. 이런 상황에서, 이득 및 오프셋 값은 다음과 같이 각 채널에 부가된다:

이득 에러(RPG 선) 및 오프셋 에러(RPO 선)에 따른 출력 신호(유효 신호(SU)를 갖는)의 스펙트럼 밀도는 도 27에 도시된다. 이러한 에러의 값은 SNR 비에서 75dB의 전체 하락을 초래한다.

보정의 제 1 국면은 각 채널에서 오프셋을 보상하는 것이다. 이것은 바람직하게, 변조기 각각에 대한 오프셋을 추정할 수 있도록 하기 위해, 서로 다른 변조기의 입력을 접지와 연결하여 일어난다. 오프셋 보상 후에, 제 2 국면은 기준 채널에 대한 모든 채널의 이득을 등화하도록, 각 채널에 대한 가중치를 추정하기 위해 변조기의 입력에 일정한 전압을 인가하는 것으로 구성된다. 이 국면에서, LMS 알고리즘을 사용하는 가중치 벡터의 추정은 도 28에 도시된 대로, 각 채널에서의 보정 후 잔여 오프셋(residual offset)을 참작한다. 추정된 값의 최대 에러는 2×10^-7이다.

도 29는 오프셋 보정 및 이득 에러의 등화 후 스펙트럼 밀도를 보여준다. 기생적 선의 상당한 감소가 관찰되며, 이는 예상된 SNR 비를 얻도록 해준다.

상기 보정 방법의 실제적 구현에서, LMS 알고리즘의 아키텍처에서 서로 다른 연산 단계에 대한 버퍼의 크기뿐만 아니라 가중치(w)가 저장되는 버퍼의 크기를 결정하는 것이 이점적이다. 계산 자원 및 이득 보정 처리의 속도를 최적화하는 버퍼의 최적 크기를 결정하기 위해, 성능에 영향을 주지 않고, 가중치를 수량화하는데 필요한 비트수가 먼저 결정된다. 이를 위해, 출력되는 SNR 비가 다음의 관계식에 따른 가중치(w)에 대한 양자화 비트수(Nbw)의 함수로서 계산된다:

여기서, w_q는 양자화된 값이며, ||는 반올림(rounding) 연산자이다.

도 30은 가중치에 대한 양자화 비트수의 함수로서 출력되는 SNR 비를 나타낸다. 가중치(w)를 16비트로 양자화하는 것은 소기의 SNR 비를 유지하는데 충분한 것으로 보인다. 가중치 연산 알고리즘에서 레지스터의 유한한 크기를 참작하기 위해, LMS 알고리즘의 양자화된 버전이 다음과 같이 적용된다:

상기 연산자

는 Nb 비트에서 괄호 사이의 값의 양자화를 나타낸다. 이는 다음과 같이 구해진다:

Nbr은 기술된 예에서 25비트인 디지털 필터(H(z))로부터의 출력에서 2진 워드의 길이를 나타낸다. 최적 비트수(Nbw)를 결정하기 위해, 가중치(w)는 양자화의 영향을 참작하면서 SD-LMS 알고리즘에 의해 추정된다. 도 31은 서로 다른 수(Nbw)의 값(16, 17, 19 및 20)에 대한 시간에 따른 추정의 진전을 보여준다. 가중치(w)의 양자화는 컨버전스율에 영향을 미치지 않음을 주목하라. 추정된 값의 정확도에서 상기 수(Nbw)의 영향은 도 32에 도시되며, 서로 다른 상기 수(Nbw)의 값(16, 17, 19 및 20)에 대해 그리고 계산 시간(n)의 함수로서 추정된 값과 추정된 가중치의 이론상 값 사이의 차이를 보여준다. 수(Nbw)가 점점 더 증가할수록, 추정 에러는 점점 더 감소된다. 이와 같이, 20비트에서 추정치를 양자화하는 것은 6×10^-7의 차수에서 정확도를 보장하고 소기의 성능을 유지하는데 충분한 것으로 보인다. 실제로, 최적의 수(Nbw)는 컨버터의 해상도(n으로 표시되며, 여기서는 16인)와 관련이 있음을 알 수 있다. 일반적으로, 비트수(Nbw)는 n과 n+4 사이에 있는 것이 유리하며, 바람직하게는 n+1과 n+4 사이에 있는 것이 유리함이 판명된다.

수(Nbw)의 영향을 설명하기 위해, 도 33은 서로 다른 수(Nbw)로 추정된 가중치(w)를 사용하는 등화된 이득을 갖는 출력 신호의 스펙트럼 밀도를 보여준다. 수(Nbw)가 점점 더 증가될수록, 기생적 선(RPG)의 진폭은 점점 더 감소하여 SNR 비를 향상시킨다. 수(Nbw)에 대해 20의 값은 소기의 SNR 비를 유지하는데 충분하다.

최소 평균 자승법(LMS) 패밀리에서 다른 타입의 알고리즘을 사용하는 가중치 추정의 결과가 아래의 표 1에 요약되어 있다. 상세하게, 표는 물리적 자원 및 서로 다른 타입의 처리에 대한 컨버전스율을 보여준다.

<최소 평균 자승(LMS) 알고리즘의 서로 다른 타입에 따라 필요로 하는 물리적 자원의 요약>

알고리즘	μ	곱셈	덧셈	컨버전스 시간	Nbw
LMS	1	1	2		18
SD-LMS	1	0	2		17
SE-LMS		1(시프트)	2		17
SS-LMS		0	2		17

SE-LMS 및 SS-LMS 알고리즘이 LMS 및 SD-LMS 알고리즘보다 구현하기 더 쉬울지라도, 이들은 더 큰 컨버전스 시간을 갖는다. 물리적 복잡함과 컨버전스 시간 사이의 우수한 절충을 제공하는 알고리즘은 SD-LMS 알고리즘임이 명백하다. 스텝-사이즈 μ=1을 갖는 이러한 타입의 알고리즘은 곱셈기가 필요하지 않으며, 다중-채널 시간-인터리브 컨버터 아키텍처의 종래 구조에 비해, 덧셈을 수행하기 위한 단지 하나의 가산기만이 각 채널에 부가된다.

이제는 도 34를 참조하여, 본 발명의 관점에서 일반적 처리를 요약 기술할 것이다.

상기 처리는 오프셋을 보상하는 것(COF)에서 시작하며, 바람직하게는 다음의 단계를 포함한다:

- 단계(S1)에서 출력으로서 오프셋만을 얻기 위해, 입력으로서 널 신호를 컨버터로 적용하는 단계,

- 디지털 필터(H(z))를 사용하여 단계(S2)에서 각 채널에 대한 오프셋 값을 추정하는 단계, 및

- 단계(S3)에서 보상 수단(MC)을 이용하여, 각 채널에서 오프셋의 추정된 값을 보상하는 단계.

상기 처리는 이어서 하기의 이득을 등화하는 것(EG)을 수행한다:

- 동일한 일정 신호(Vin)이 각 채널에 적용되는 단계(단계(S4)),

- 상기 동일 신호와 각 채널에 특화된 이득(g_i)의 곱에 해당하는 출력 신호가 단계(S5)에서 얻어지는 단계, 및

- 각 채널에 대하여 기준 채널에 대한 이득 등화 가중치(w_i)의 추정을 결정하기 위해(단계(S7)), 각 채널로부터의 곱을 기준 채널로부터의 곱과 비교되는 단계(단계(S6)).

채널에 대한 가중치를 추정하는 것은 바람직하게는 반복 처리에 의해 실행되며, 타임-인터리브 아키텍처의 각 채널에서 이후 단순한 가산기(도 20의 기준 LMS)의 덧셈을 필요로 하는 최소 평균 자승(LMS)을 사용(단계(S8))하고 바람직하게는 SD-LMS를 사용한다. 상기 반복 처리는 두 연속적인 반복 사이의 가중치 사이가 소기의 정확도 미만이 될 때(종료 테스트(exiting test)(T9)의 OK 화살표)까지, 실행된다. 이 후에, 추정된 가중치(w_i)의 함수로서 이득(g_i)의 등화는 수행된다(단계(S10)).

도 34는 본 발명의 컴퓨터 프로그램에 대한 일반적 흐름도의 예를 도시할 수 있다.

SD-LMS 반복 처리를 정지하기 위한 조건(테스트(T9))이 하기에 상술된다. 이론적으로, 가중치의 추정된 값(

)과 그 이론상의 값(

) 사이의 차이가 요구되는 정확도 미만이 되는 경우, 이는 정지해야 한다. 이런 경우, 컨버전스는 달성된다. 그러나, 이론상의 값(

)은 알려지지 않는다. 연속 가중치 추정들 사이의 차이(

)가 소기의 정확도 미만인 경우, 반복 처리가 정지하는 것이 본 명세서에 제안된다. 이런 차이는 (1-Z^-1) 형태의 필터 전달 함수에 의해 SD-LMS 알고리즘(

로 표시됨)으로 추정된 값을 필터하여 계산된다. 실제로, 필터의 과도(trasient) 응답이 나타날 때는, 이런 필터로부터의 제 1 두 출력이 고려되지 않는다. 도 35는 표준편차 σ_g=1%로 서로 다른 채널의 이득 값의 300-반복 몬테 카를로 시뮬레이션에 기반하여, 이 실시예에서는 이론상 계산 및 차이의 계산으로 각각 얻어진 반복 횟수(Nth 및 Ndiff)를 도시한다. 차이(

)를 사용하는 계산은 이론상 계산에 의해 얻어진 것과 동일한 컨버전스 시간을 제공한다는 것이 주목된다.

또한, 어떤 경우에, 추정된 가중치 값의 진전은 단조 출력일 수 없고, 컨버전스에 도달하기 전에 LMS 반복의 실행을 정지할 수 있는 안정도 영역을 통과할 수 있다고 나타난다. 이러한 상황을 피하기 위해, (1-Z^Lf) 형태의 고차 필터 전달 함수가 사용될 수 있다. 도 36은 고차 필터(Lf=3)를 갖는 컨버전스 시간을 보여준다. 여기서, 이와 같은 필터를 사용하여, 이론상 계산에 의해 얻어진 컨버전스에 비해 컨버전스는 기껏해야 Lf 클럭 사이클 후에 보장됨이 주목된다.

물론, 본 발명은 예로서 상기 기술된 실시예에 제한되지 않으며, 다른 변형들을 적용한다.

예컨대, 상기 제안된 보정 방법은, 특히 참고문헌 FR-08 54846에 기술된 대로, 필터 뱅크를 사용하는 다른 타입의 병렬 컨버터 아키텍처로 적용될 수 있다.

더 일반적으로, 오프셋과 이득 차이를 추정하는 콤 필터의 사용은 상기에 기술되었다. 상기 기술된 예시적 실시예에서, 선택 저역-통과 필터는 충분할 것이다.

또한, 상기 기술된 것은 시그마-델타 변조기를 사용하는 타임-인터리브 아키텍처였다. 그러나, 물론 본 발명은 다른 타입의 변조기를 사용하는 타임-인터리브 아키텍처들도 적용한다.

Claims

컨버터의 오프셋 에러를 적어도 추정하기 위한 각 채널에서의 디지털 필터링(H(z)) 단계 및
추정된 오프셋 에러의 함수로서 오프셋의 보상 단계가 적용되는,
다중-채널 타임-인터리브(time-interleaved) 아키텍처를 포함하는 아날로그-디지털 컨버터에서 신호의 처리 방법.
제 1 항에 있어서,
상기 컨버터는 각 채널에서 적어도 하나의 시그마-델타 변조기를 포함하며, 아날로그-디지털 변환으로부터 생긴 유효 신호를 재구성하며 오프셋 에러를 추정하기 위해, 상기 디지털 필터링(H(z))이 각 채널에 적용되는 아날로그-디지털 컨버터에서 신호의 처리 방법.
제 1 항 또는 제 2 항에 있어서,
상기 오프셋의 보상 단계는:
출력으로서 단독으로 오프셋을 얻기 위해 입력으로서 널(null) 신호를 컨버터에 적용하는 단계(S1),
각 채널에 대한 오프셋 값을 추정하는데 디지털 필터링을 사용하는 단계(S2), 및
각 채널에서 오프셋의 추정치를 보상하는 단계(S3)를 포함하는 아날로그-디지털 컨버터에서 신호의 처리 방법.
제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
상기 오프셋 에러의 추정은 선택적 디지털 저역통과 필터링에 의해 수행되는 아날로그-디지털 컨버터에서 신호의 처리 방법.
제 4 항에 있어서,
상기 필터링은 각 채널에서 콤(comb) 필터(H(z))에 의해 적용되는 아날로그-디지털 컨버터에서 신호의 처리 방법.
제 4 항 또는 제 5 항에 있어서,
상기 오프셋 에러는 10^-(0.3n+1.9) 미만의 정확도로 추정되며, n은 컨버터의 비트수에서 해상도인 아날로그-디지털 컨버터에서 신호의 처리 방법.
제 6 항에 있어서,
상기 정확도에서 추정된 오프셋 에러의 보상은 신호대 잡음비(signal-to-noise ratio)의 손실을 3dB 미만으로 제한하는 아날로그-디지털 컨버터에서 신호의 처리 방법.
제 1 항 내지 제 7 항 중 어느 한 항에 있어서,
오프셋의 보상(COF) 후에, 상기 디지털 필터링은 부가적으로 다중-채널 아키텍처의 서로 다른 채널에 걸쳐 이득을 등화하는데(EG) 적용되는 아날로그-디지털 컨버터에서 신호의 처리 방법.
제 8 항에 있어서,
동일한 일정 신호가 각 채널에 적용되며(S4),
동일한 상기 신호와 각 채널의 고유 이득의 곱에 해당하는 출력 신호가 수집되고(S5),
각 채널에 대하여 기준 채널에 대한 이득 등화 가중치를 추정(S7)하기 위해, 각 채널로부터의 곱이 기준 채널로부터의 곱과 비교(S6)되는 아날로그-디지털 컨버터에서 신호의 처리 방법.
제 9 항에 있어서,
채널의 가중치 추정은 최소 평균 제곱(least mean square)을 사용하는 반복 처리(iterative processing)를 적용(S8)하여 실행되는 아날로그-디지털 컨버터에서 신호의 처리 방법.
제 10 항에 있어서,
상기 처리는
형태의 관계식을 따르며,

및
는 반복 횟수 n+1 및 n 각각에 대하여 채널(i)에 대한 가중치의 추정이고,
는 상수이며,
는 기준 채널로부터의 출력 신호 및 채널(i) 사이의 차와 채널(i)로부터의 출력 신호의 부호의 곱, 채널(i)로부터의 출력 신호와 기준 채널로부터의 출력 신호 및 채널(i) 사이의 차의 부호의 곱, 채널(i)로부터의 출력 신호와 기준 채널로부터의 출력 신호 및 채널(i) 사이의 차의 곱, 또는 채널(i)로부터의 출력 신호의 부호와 기준 채널로부터의 출력 신호 및 채널(i) 사이의 차의 부호의 곱인 아날로그-디지털 컨버터에서 신호의 처리 방법.
제 11 항에 있어서,
상기 처리는

형태의 관계식을 따르며,
및
는 각각 기준 채널 및 채널(i)로부터의 출력 신호이고, 기호 sgn(x)는 실수(x)의 부호를 나타내는 아날로그-디지털 컨버터에서 신호의 처리 방법.
제 8 항 내지 제 12 항 중 어느 한 항에 있어서,
등화 가중치는 10^{-(0.34n-0.65)} 미만의 정확도로 추정되며, n은 컨버터의 비트수에서 해상도인 아날로그-디지털 컨버터에서 신호의 처리 방법.
제 11 항 또는 제 12 항에 있어서,
제 13 항과 조합하며, 상수(
)는 반복 처리의 수렴율(rate of convergence)을 최적화하여 상기 정확도를 달성하도록 선택되는 아날로그-디지털 컨버터에서 신호의 처리 방법.
제 11 항 내지 제 14 항 중 어느 한 항에 있어서,
처리에서 반복의 전체 횟수는 상수(
)의 함수로서 선택되는 아날로그-디지털 컨버터에서 신호의 처리 방법.
제 15 항에 있어서,
상기 정확도로의 가중치의 추정에 기반한 이득 등화는 신호대 잡음비의 손실을 3dB 미만으로 제한하는 아날로그-디지털 컨버터에서 신호의 처리 방법.
제 9 항 내지 제 15 항 중 어느 한 항에 있어서,
추정되는 가중치 값은 n+1과 n+4 사이의 비트수로 부호화되며, n은 컨버터의 비트수에서 해상도인 아날로그-디지털 컨버터에서 신호의 처리 방법.
컨버터의 오프셋 에러를 적어도 추정하기 위한 각 채널에서의 디지털 필터(H(z)) 및
추정된 오프셋 에러의 함수로서 오프셋을 보상하는 수단(MC)을 포함하는,
다중-채널 타임-인터리브(time-interleaved) 아키텍처를 구비한 아날로그-디지털 컨버터.
제 18 항에 있어서,
상기 컨버터는 서로 다른 채널의 이득을 등화하는 수단(EG)을 더 포함하며, 오프셋의 보상 후에, 상기 디지털 필터는 또한 다중-채널 아키텍처의 서로 다른 채널에 걸쳐 이득 등화를 추정하기 위해 이용되는 아날로그-디지털 컨버터.
프로세서에 의한 프로그램의 실행시, 제 1 항 내지 제 17 항 중 어느 한 항에 따른 방법을 구현하기 위한 명령어를 포함하는 컴퓨터 프로그램.