KR20120094050A - 글라스 접합층을 이용한 반도체 구조들 및 디바이스들의 제조 방법들 및 이와 같은 방법들에 의해 형성되는 반도체 구조들 및 디바이스들 - Google Patents

글라스 접합층을 이용한 반도체 구조들 및 디바이스들의 제조 방법들 및 이와 같은 방법들에 의해 형성되는 반도체 구조들 및 디바이스들 Download PDF

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Abstract

반도체 구조들 및 디바이스들을 조립하는 방법들은 글라스를 이용하여 시드 구조를 기판에 접합하는 단계를 포함한다. 시드 구조는 반도체 재료의 결정을 포함할 수 있다. 글라스를 이용하여 기판 접합된 시드 구조의 열처리는 시드 구조 내에서 변형 상태를 제어하기 위해 이용될 수 있다. 시드 구조는 실온에서 압축 변형 상태에 놓일 수 있다. 글라스에 접합된 시드 구조는 반도체 재료의 성장을 위해 이용될 수 있고, 추가의 방법들에 있어서, 시드 구조는 글라스를 이용하여 제1 기판에 접합되고, 시드 구조 내에서 변형 상태를 제어하기 위해 열처리될 수 있고, 제2 기판은 비글라스 재료를 이용하여 시드 구조의 대향측에 접합될 수 있다.

Description

글라스 접합층을 이용한 반도체 구조들 및 디바이스들의 제조 방법들 및 이와 같은 방법들에 의해 형성되는 반도체 구조들 및 디바이스들{METHODS OF FABRICATING SEMICONDUCTOR STRUCTURES AND DEVICES USING GLASS BONDING LAYERS, AND SEMICONDUCTOR STRUCTURES AND DEVICES FORMED BY SUCH METHOD}
본 발명은 일반적으로 엔지니어드 기판들(engineered substrates)을 이용하여 반도체 구조들 및 디바이스들을 제조하는 방법들, 반도체 구조들 및 디바이스들의 제조 중 형성되는 중간 구조들, 반도체 구조들 및 디바이스들의 제조에 사용하기 위한 엔지니어드 기판들, 및 엔지니어드 기판들을 이용하여 형성되는 반도체 디바이스들에 관한 것이다.
반도체 재료의 하나 이상의 층들을 포함하는 기판들이, 예를 들어, 집적 회로들(ICs)(예컨대, 로직 프로세서들 및 메모리 디바이스들), 방사선 방출 디바이스(예컨대, 발광 다이오드들(LEDs), 공진 공동 발광 다이오드들(RCLEDs), 및 수직 공동 면발광 레이저들(VCSELs)), 방사선 흡수 디바이스들(예컨대, 광 센서들 및 태양 전지들) 및 스위칭/정류 디바이스들(예컨대, 전력 전자 디바이스들)을 구비하는 매우 다양한 반도체 구조들 및 디바이스들을 형성하기 위해 사용된다. 이와 같은 디바이스들은 양극성 접합 트랜지스터들(BJTs), 파워 금속-산화물-전계-효과-트랜지스터(power metal-oxide-field-effect-transistor; MOSFETS), 사이리스터들(thyristors), 쇼트키 다이오드들(schottky diodes), 접합 전계 효과 트랜지스터들(junction field effect transistors; JFETs), 절연 게이트 바이폴러 트랜지스터들(insulated gate bipolar transistors; IGBTs) 및 PIN 다이오드들을 포함할 수 있다. 이와 같은 반도체 디바이스들은 통상 반도체 기판 위에 겹겹이 쌓이는 방식으로(즉 리소그라피로) 형성된다.
역사적으로, 반도체 디바이스 제조 산업에서 사용되어 온 이와 같은 반도체 기판들의 장점은 실리콘 재료의 얇은 디스크들 또는 "웨이퍼들"로 구성되었다. 실리콘 재료의 이와 같은 웨이퍼들은 먼저 대형의 대략 원통형의 실리콘 단결정 잉곳(ingot)을 형성하고, 이어서 복수의 실리콘 웨이퍼들을 형성하기 위해 그것의 길이방향 축에 대해 수직으로 단결정 잉곳을 슬라이싱하여 제조된다. 이와 같은 실리콘 웨이퍼들은 약 30 센티미터(30 cm) 또는 그 이상(약 12 인치(12 in) 또는 그 이상)만큼 큰 직경을 가질 수 있다. 비록 실리콘 웨이퍼들은 일반적으로 수백 미크론(예컨대, 약 700 미크론) 또는 그 이상의 두께를 가지지만, 실리콘 웨이퍼의 주면 위의 반도체 재료의 매우 얇은 층(예컨대, 약 3백 나노미터(300 nm) 이하)만이 실제로 실리콘 웨이퍼 위에 액티브 디바이스들을 형성하기 위해 사용된다.
반도체 디바이스들의 속도 및 파워 효율은 기판의 나머지 벌크 반도체 재료로부터 반도체 디바이스들을 형성하기 위해 실제로 사용되는 반도체 재료의 부분을 전기적으로 절연시킴으로써 개선될 수 있다는 것이 발견되었다. 게다가, 하나 이상의 재료들을 포함하는, 베이스 기판 위에 반도체 디바이스들을 형성하기 위해 사용되는 반도체 재료를 제공하는 것은 반도체 재료의 특성들의 "엔지니어링"을 허용한다는 것이 더 일반적으로 발견되어 왔다.
그 결과, 하나 이상의 다른 재료, 예컨대, 예를 들어, 절연 재료(예컨대, 실리콘 이산화물(Si02), 실리콘 질화물(Si3N4), 실리콘 카바이드(SiC), 실리콘(Si) 또는 알루미늄 산화물(A1203)) 위에 배치되는 상대적으로 얇은 반도체 재료의 층(예컨대, 약 3백 미크론(300 ㎛)보다 작은 두께를 가진 층)을 포함할 수 있는 소위 "엔지니어드 기판들"이 발견되었다. 선택적으로, 절연 재료의 층은 상대적으로 얇을 수 있고(예컨대 너무 얇아서 종래의 반도체 디바이스 제조 장비에 의해서는 취급할 수 없음), 반도체 재료가 배치되는 층 또는 재료의 층들(즉, 베이스 기판)은 제조 장비에 의해 엔지니어드 기판의 취급을 가능하게 할 수 있을 만큼 충분한 두께로 될 수 있다.
매우 다양한 엔지니어드 기판들이 이 기술분야에서 알려져 있고 반도체 재료들 예컨대, 예를 들어, 실리콘(Si), 게르마늄(Ge), 실리콘 카바이드(SiC), III-V 타입 반도체 재료들, 및 II-VI 타입 반도체 재료들을 포함할 수 있다.
예를 들어, 엔지니어드 기판은 베이스 기판, 예컨대, 예를 들어 알루미늄 산화물(A1203)(종종 "사파이어"로서 불림)의 표면 위에 에피택셜 III-V 타입 반도체 재료의 층을 포함할 수 있다. 이와 같은 엔지니어드 기판을 이용하여, 재료의 추가의 층들이 엔지니어드 기판 위에 하나 이상의 반도체 디바이스들을 형성하기 위해 에피택셜 III-V 타입 반도체 재료의 층 상에 형성 및 처리(패터닝)될 수 있다.
반도체 재료의 층이 엔지니어드 기판 위에서 상승된 온도들에서 에피택셜 성장될 때, 격자 변형이 반도체 재료의 층의 결정 격자에 유도될 수 있다. 반도체 재료 내의 변형은 엔지니어드 기판의 하부 재료들의 결정 격자와 그 위에 형성되는 반도체 재료의 것 간의 격자 상수 불일치에 기인할 수 있다(예컨대, 하부 재료는 반도체 재료의 격자 상수와는 다른 하나 이상의 격자 상수들을 가진다).
게다가, 격자 변형이 또한 각각의 인접한 재료들이 나타내는 열팽창 계수들(CTE)의 차이로 인해 상승된 온도에서 에피택셜 성장 중 반도체 재료의 결정 격자에 유도될 수 있다. 예를 들어, 만약 하부 엔지니어드 기판이 엔지니어드 기판 위에 성장되는 반도체 재료의 것보다 높은 평균 CTE를 가지면, 반도체 재료는 인장 변형 상태에서 성장될 수 있다. 이와 같은 인장 변형 상태는 층 두께가 증가함에 따라, 반도체 재료의 성장 중 증가할 수 있고, 결국 반도체 층에 결함들을 형성할 수 있다. 이와 같은 결함들은 예를 들어 전위 및 크랙들(cracks)을 포함할 수 있다.
본 발명의 실시예들은 엔지니어드 기판들을 이용하는 고품질 반도체 재료의 상대적으로 두꺼운 층들의 형성을 가능하게 할 수 있는, 감소된 격자 변형을 가지는 엔지니어드 기판들 위에 반도체 재료의 층들을 제공하기 위해 사용될 수 있다. 그 결과, 본 발명의 실시예들은 개선된 반도체 디바이스들을 제공하기 위해 사용될 수 있다.
몇몇 실시예들에 있어서, 본 발명은 적어도 하나의 시드 구조가 글라스 접합층을 이용하여 캐리어 기판에 접합되는 반도체 구조들 및 디바이스들을 제조하는 방법들을 포함한다. 적어도 하나의 시드 구조는 적어도 실질적으로 반도체 재료의 단결정에 의해 구성된다. 적어도 하나의 반도체 재료의 층은 적어도 하나의 시드 구조가 글라스 접합층 위에 지지되어 있는 동안 글라스 접합층의 글라스 재료의 글라스 전이 온도보다 높은 온도에서 적어도 하나의 시드 구조 위에 침착될 수 있다.
추가의 실시예들에 있어서, 본 발명은 적어도 하나의 시드 구조가 글라스 접합층을 이용하여 제1 캐리어 기판에 접합되는 반도체 구조들 및 디바이스들을 제조하는 방법들을 포함한다. 적어도 하나의 시드 구조는 적어도 실질적으로 반도체 재료의 단결정으로 구성된다. 제2 캐리어 기판은 비글라스 접합층을 이용하여 제1 캐리어 기판의 반대측의 그것의 측면 상에서 적어도 하나의 시드 구조에 접합된다. 제1 캐리어 기판 및 글라스 접합층은 적어도 하나의 시드 구조로부터 제거될 수 있고, 적어도 하나의 시드 구조의 반도체 재료의 단결정은 적어도 하나의 시드 구조, 비글라스 접합층, 및 제2 캐리어 기판을 가열하는 동안 제2 캐리어 기판의 열팽창을 이용하여 팽창될 수 있다. 적어도 하나의 반도체 재료의 층은 제2 캐리어 기판 및 비글라스 접합층의 반대편의 그것의 측면 상에서 적어도 하나의 시드 구조 위에 침착될 수 있고, 한편 반도체 재료의 단결정은 적어도 부분적으로 제2 캐리어 기판의 열팽창에 의해 생기는 팽창 상태에 있다.
추가의 본 발명의 실시예들은 본원에 기재된 방법들에 의해 형성되는 반도체 구조들 및 디바이스들을 포함한다. 이와 같은 반도체 구조들 및 디바이스들은 예를 들어 집적 회로들(ICs)(예컨대, 로직 프로세서들 및 메모리 디바이스들), 방사선 방출 디바이스(예컨대, 발광 다이오드들(LEDs), 공진 공동 발광 다이오드들(RCLEDs), 및 수직 공동 면발광 레이저들(VCSELs)), 방사선 흡수 디바이스들(예컨대, 광 센서들 및 태양 전지들) 및 스위칭/정류 디바이스들(예컨대, 전력 전자 디바이스들)을 포함한다. 이와 같은 디바이스들은 양극성 접합 트랜지스터들(BJTs), 파워 금속-산화물-전계-효과-트랜지스터(MOSFETS), 사이리스터들, 쇼트키 다이오드들, 접합 전계 효과 트랜지스터들(JFETs), 절연 게이트 바이폴러 트랜지스터들(IGBTs) 및 PIN 다이오드들을 포함할 수 있다.
본 명세서는 본 발명의 실시예들로서 간주되는 것을 특히 가리키고 명확히 청구하는 청구항들로 귀결되지만, 본 발명의 이점들은 첨부 도면들과 관련하여 읽을 때 본 발명의 실시예들의 설명으로부터 더 용이하게 확인될 것이다.
도 1은 본 발명의 방법들의 실시중 형성될 수 있고 제1 기판 위에 반도체 재료의 층을 구비하는 중간 구조의 단순화된 단면도.
도 2는 제2 기판을 도 1의 중간 구조에 부착하여 형성될 수 있는 다른 중간 구조의 단순화된 단면도.
도 3은 도 2의 중간 구조로부터 제1 기판 및 반도체 재료의 층의 일부를 제거하여 형성될 수 있는 다른 구조를 나타내는 단순화된 단면도.
도 4a는 도 3의 중간 구조 위의 반도체 재료의 층의 나머지 부분을 패터닝하여 형성될 수 있는 다른 중간 구조의 단순화된 단면도.
도 4b는 도 4a에 도시된 중간 구조의 상면도.
도 5는 도 4a 및 도 4b의 중간 구조 위의 패터닝된 반도체 재료 상에 추가의 반도체 재료를 성장시켜 형성될 수 있는 다른 중간 구조의 단순화된 단면도.
도 6은 도 4a 및 도 4b의 중간 구조에 제3 기판을 부착하여 형성될 수 있는 다른 중간 구조의 단순화된 단면도.
도 7은 도 6의 중간 구조의 제3 기판 및 패터닝된 반도체 재료로부터 제2 기판을 제거하여 형성될 수 있는 다른 중간 구조의 단순화된 단면도.
도 8은 도 7의 중간 구조 위의 패터닝된 반도체 재료 상에 추가의 반도체 재료를 성장시켜 형성될 수 있는 다른 중간 구조의 단순화된 단면도.
여기에 제시된 설명들은 임의의 특별한 반도체 재료, 구조, 또는 디바이스의 실제 모습들인 것을 의미하지 않고, 본 발명의 실시예들을 기술하기 위해 채용될 수 있는 단지 이상적인 묘사들이다. 게다가, 도면들 간의 공통인 요소들은 동일한 참조 번호를 붙일 수 있다.
본원에 사용된 것과 같이, 용어 "III-V 타입 반도체 재료"는 적어도 대부분 주기율표(B, Al, Ga, In, 및 Ti)의 그룹 IIIA으로부터의 하나 이상의 원소들 및 주기율표(N, P, As, Sb, 및 Bi)의 그룹 VA으로부터의 하나 이상의 원소들로 구성되는 임의의 반도체 재료를 의미하고 포함한다.
본원에 사용된 것과 같이, 용어 "II-VI 타입 반도체 재료"는 적어도 대부분 주기율표(Zn, Cd, 및 Hg)의 그룹 IIB로부터의 하나 이상의 원소들 및 주기율표(O, S, Se, Te, 및 Po)의 그룹 VIA로부터의 하나 이상의 원소들로 구성되는 임의의 반도체 재료를 의미하고 포함한다.
본원에 사용된 것과 같이, 재료 또는 구조에 대해 사용될 용어 "열팽창 계수"는 실온에서 재료 또는 구조의 평균 선형 열팽창 계수를 의미한다.
본원에 사용된 것과 같이, 용어 "엔지니어드 기판"은 다른 재료 상(예컨대 위)에 배치되는 반도체 재료의 상대적으로 얇은 층(예컨대, 약 3백 미크론(300 ㎛) 이하의 평균 두께를 가진 층)을 포함하고 하나 이상의 반도체의 제조를 위한 기판 또는 그 위의 디바이스들로서 사용되도록 의도되는 임의의 기판을 의미하고 포함한다. 엔지니어드 기판들은 예를 들어, 반도체-온-절연체형 기판들을 포함한다.
본원에 사용된 것과 같이, 용어 "반도체 재료의 에피택셜 층"은 적어도 실질적으로 반도체 재료의 단결정에 의해 구성되고 단결정이 알려진 결정학적 배향을 나타내도록 형성된 반도체 재료의 층을 의미한다.
본원에 사용된 것과 같이, 결정성 재료의 층에 대해 사용될 때 용어 "격자 변형"은 재료의 층의 평면에 적어도 실질적으로 평행한 방향들에서의 격자의 변형을 의미한다. 유사하게, 재료의 층에 대해 사용될 때 용어 "평균 격자 상수"는 재료의 층의 평면에 적어도 실질적으로 평행한 치수에서의 평균 격자 상수들을 의미한다.
본원에 사용된 것과 같이, 용어 "리플로"는 재료가 연화되거나 점성이 감소되어 공간에 재분포될 수 있도록 재료를 가열하거나 그렇지 않으면 재료를 처리하는 것을 의미하고 포함한다.
재료의 층과 관련하여 사용될 때 용어 "이완된"은 적어도 실질적으로 격자 변형이 없는 재료의 층을 의미하고 포함한다. 용어 "이완"은 재료의 층 내의 격자 변형을 감소(예컨대 경감)시키는 것을 의미한다.
본원에 사용된 것과 같이, 용어 "시드 구조"는 기판 위에 추가의 반도체 재료를 성장시키거나 그렇지 않으면 침착시키기 위한 기판으로서 사용되는 반도체 재료의 결정을 포함하는 재료의 임의의 체적을 의미하고 포함한다. 시드 구조들은 예를 들어 이하에 더 상세히 기술되는, 패터닝된 시드층들에 의해 형성되는 구조들 뿐만 아니라 시드층들을 포함한다.
본 발명의 실시예들은 이와 같은 반도체 재료들의 이전에 알려진, 통상의 에피택셜 층들과 비교할 때, 반도체 재료 내에 상대적으로 낮은 농도의 결함들을 가지는 반도체 재료의 상대적으로 두꺼운 층들(예컨대, 예를 들어, III-V 타입 반도체 재료들의 에피택셜 층들)의 에피택셜 제조를 조장하는 방법들 및 구조들을 포함한다. 반도체 재료의 이와 같은 에피택셜 층들을 포함하는 반도체 구조들 또는 디바이스들을 제조하는 방법들의 예시적인 실시예들이 도면들을 참조하여 이하에 기술된다.
도 1을 참조하면, 실질적으로 이완된 반도체 재료(104)의 층을 포함하는 제1 중간 구조(100)가 제조되고 그렇지 않으면 제공될 수 있다. 환언하면, 반도체 재료(104)의 층은 실온에서 적어도 실질적으로 격자 변형이 없을 수 있다. 반도체 재료(104)의 층의 일부는, 이하에 더 상세히 기술되는 것과 같이, 액티브 반도체 또는 디바이스의 제조의 부분으로서 엔지니어드 기판 위에 반도체 재료의 하나 이상의 추가의 층들을 형성하는 데 사용하기 위한 엔지니어드 기판 위에 시드층을 제공하기 위해 사용될 수 있다.
도 1에 도시된 것과 같이, 몇몇 실시예들에 있어서, 반도체 재료(104)의 층은 희생 기판(102)에 부착되거나 희생 기판(102)에 의해 보유될 수 있다. 그러나, 추가의 실시예들에 있어서, 반도체 재료(104)는 희생 기판(102) 위에 배치되지 않거나 희생 기판(102)에 의해 보유되지 않는 반도체 재료 또는 임의의 다른 재료의 독립(free-standing), 벌크 층(104)을 포함할 수 있다.
몇몇 실시예들에 있어서, 반도체 재료(104)의 층은 반도체 재료의 에피택셜 층을 포함할 수 있다. 예로서이고 한정하는 것이 아닌 것으로서, 반도체 재료(104)의 층은 에피택셜 III-V 타입 반도체 재료의 층을 포함할 수 있다. 예를 들어, 반도체 재료(104)의 층은 갈륨 질화물(GaN)의 에피택셜 층을 포함할 수 있다.
희생 기판(102)은 적어도 실질적으로 예를 들어, 알루미늄 산화물(A1203)(예컨대, 사파이어), 아연 산화물(ZnO), 실리콘(Si), 실리콘 카바이드(SiC), 갈륨 비화물(GaAs), 리튬 갈레이트(LiGa02), 리튬 알루미네이트(LiA102), 이트륨 알루미늄 산화물(Y3Al5O12), 또는 마그네슘 산화물(MgO)로 구성될 수 있다.
선택적으로, 재료의 하나 이상의 중간층들(도시하지 않음), 예컨대 다른 반도체 재료의 층이 반도체 재료(104)의 층과 희생 기판(102) 사이에 배치될 수 있다. 재료의 이와 같은 중간 층들은 예를 들어 그 위에 반도체 재료(104)의 층을 형성하기 위한 시드층으로서, 또는 희생 기판(102) 위에 직접 반도체 재료(104)의 층을 형성하는 것이 곤란하거나 불가능한 경우 반도체 재료(104)의 층을 희생 기판(102)에 접합하기 위한 접합층으로서 이용될 수 있다. 게다가, 희생 기판(102)에의 반도체 재료(104)의 층의 접합은 반도체 재료(104)가 극성(polar)을 가지면 바람직할 수 있다. 이와 같은 실시예들에 있어서, 접합 공정은 극성 반도체 재료의 극성을 변경하는 데 이용될 수 있다. 도면들은 일정한 비율로 도시되지 않고, 실제로 반도체 재료(104)의 층은 희생 기판(102)에 비해 상대적으로 얇을 수 있다.
도 1에 도시된 중간 구조(100)를 형성하기 위해, 반도체 재료(104)의 층은 희생 기판(102)의 주면(major surface) 위에 에피택셜 성장되거나 그렇지 않으면 형성되거나 제공될 수 있다. 이 기술 분야에서 알려진 다양한 방법들 중 어느 것도 반도체 재료(104)의 층이 희생 기판(102) 위에 형성될 때 반도체 재료(104)의 층의 전위 밀도를 감소시키기 위해 사용될 수 있다. 이와 같은 방법들은 예를 들어, 에피택셜 래터럴 과성장(epitaxial lateral overgrowth; ELO), 펜데오 에피택시(Pendeo epitaxy), 인-시투 마스킹 기술들(in-situ masking techniques) 등을 포함한다.
희생 기판(102)은 반도체 재료(104)의 층이 나타내는 열팽창 계수와 다른 열팽창 계수를 나타낼 수 있다. 예를 들어, 희생 기판(102)이 반도체 재료(104)의 층이 나타내는 열팽창 계수보다 낮은 열팽창 계수를 나타내면, 반도체 재료(104)의 층의 결정 격자는 상승된 온도로 중간 구조(100)를 가열할 때 압축 격자 변형 상태로 될 수 있는 데, 그 이유는 희생 기판(102)과 반도체 재료(104)의 층 사이의 원자 결합이 반도체 재료(104)의 층의 결정 격자가 주어진 상승 온도 동안 평형 치수들로 팽창하는 것을 방지할 수 있기 때문이다. 평형 치수들에 의해, 반도체 재료의 층이 희생 기판(102)에 부착되어 있지 않다면 주어진 온도 및 압력에서 반도체 재료(104)의 층이 나타낼 수 있는 치수들을 의미한다. 희생 기판(102)이 반도체 재료(104)의 층이 나타내는 열팽창 계수보다 높은 열팽창 계수를 나타내면, 반도체 재료(104)의 층의 결정 격자는 중간 구조(100)를 상승 온도로 가열할 때 인장 격자 변형의 상태로 될 수 있는 데, 그 이유는 희생 기판(102)과 반도체 재료(104)의 층 간의 원자 결합들이 주어진 상승 온도 동안 평형 치수들을 넘어 반도체 재료(104)의 층의 결정 격자를 "신장"시킬 수 있기 때문이다.
추가의 실시예들에 있어서, 도 1의 중간 구조는 희생 기판(102)을 포함하지 않을 수 있고, 단지 독립, 반도체 재료(104)의 벌크 층을 포함할 수 있다. 예를 들어, 벌크 재료(104)는 독립 갈륨 질화물 기판을 포함할 수 있다.
도 2를 참조하면, 캐리어 기판(112)은 다른 중간 구조(110)를 형성하기 위해 글라스 접합층(114)을 이용하여 희생 기판(102) 반대쪽의 이들의 측면 위에서 반도체 재료(104)의 층에 접합될 수 있다. 따라서, 글라스 접합층(114)은 캐리어 기판(112)과 반도체 재료(104)의 층 사이에 배치될 수 있다. 캐리어 기판(112) 및 반도체 재료(104)의 층은 캐리어 기판(112) 위의 글라스 접합층(114)을 반도체 재료(104) 층에 접촉시키고, 인접층들간의 충분한 접합 강도를 생성하기 위해 얻어진 구조를 원하는 온도 및 압력에서 충분한 시간량 동안 유지함으로써 함께 접합될 수 있다.
캐리어 기판(112)은 반도체 재료(104)의 층이 나타내는 열팽창 계수보다 높은 열팽창 계수를 나타낼 수 있다. 비제한 예들로서, 캐리어 기판(112)은 적어도 실질적으로, 예를 들어 알루미늄 산화물(A1203)(예컨대, 사파이어), 아연 산화물(ZnO), 이트륨 알루미늄 산화물(Y3Al5O12), 마그네슘 산화물(MgO), 및 금속들 또는 금속 합금들 예컨대 HAYNES Alloy 214 또는 HAYNES Alloy 230로 구성될 수 있다.
글라스 접합층(114)은 글라스 전이 온도(Tg)를 나타내고, 그 온도 아래에서 글라스 접합층(114)은 취성 양상(brittle fashion)으로 거동하고, 그 온도 위에서 글라스 접합층(114)은 연성 양상(ductile fashion)으로 거동한다. 비제한 예로서, 글라스 접합층(114)은 산화물 글라스, PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(borophosphosilicate glass), 폴리이미드, 도핑되거나 도핑되지 않은 의사-무기 실록산 스핀-온-글라스(SOG), 무기 스핀-온-글라스, 및 도핑되거나 도핑되지 않은 실리케이트 글라스 중 적어도 하나를 포함할 수 있다.
예로서 그리고 제한하는 것이 아닌 것으로서, 글라스 접합층(114)은 약 10분의 1 미크론(0.1 ㎛) 내지 약 10 미크론(10 ㎛), 특히, 약 1 미크론(1 ㎛) 내지 약 5 미크론(5 ㎛) 범위 내의 두께를 가질 수 있다.
도 3을 참조하면, 글라스 접합층(114)을 이용하여 반도체 재료(104)의 층에 캐리어 기판(112)을 접합한 후, 반도체 재료(104)의 층의 부분(104A)은, 캐리어 기판(112)과 함께, 반도체 재료(104)의 층의 부분(104A)으로부터 형성되는 시드층(104B)을 구비하는 제3 중간 구조(120)를 형성하기 위해 희생 기판(102)으로부터 제거될 수 있다(또는 희생 기판(102)은 반도체 재료(104)의 층으로부터 제거될 수 있다). 예로서 그리고 제한하는 것이 아닌 것으로서, SMART-CUT™ 공정으로서 이 산업에 알려진 공정이 반도체 재료(104)(및 캐리어 기판(112))의 층의 부분(104A)을 희생 기판(102) 및 반도체 재료(104)의 층의 나머지 부분으로부터 분리하기 위해 사용될 수 있다. 이와 같은 공정들은 예를 들어, 브루엘(Bruel)의 미국 특허 제 RE39,484 호(2007년 2월 6일 발행), 아스파(Aspar) 등의 미국 특허 제 6,303,468 호(2001년 10월 16일 발행), 아스파(Aspar) 등의 미국 특허 제 6,335,258 호(2002년 1월 1일 발행), 모리세아우(Moriceau) 등의 미국 특허 제 6,756,286 호(2004년 6월 29일 발행), 아스파(Aspar) 등의 미국 특허 제 6,809,044 호(2004년 10월 26일 발행), 및 아스파(Aspar) 등의 미국 특허 제 6,946,365 호(2005년 9월 20일 발행)에 상세히 기술되어 있다.
간단히, 도 1을 다시 참조하면, 복수의 이온들(예컨대, 수소, 헬륨, 또는 불활성 가스 이온들)이 중간 구조(100) 내에 주입될 수 있다. 예를 들어, 이온들은 반도체 재료(104)의 층에 인접한 중간 구조(100)의 측면 위에 위치된 이온 소스(도시하지 않음)로부터 반도체 재료(104)의 층으로 주입될 수 있다. 도 1에 도시된 방향 화살표들(108)로 나타낸 것과 같이, 이온들은 반도체 재료(104)의 층에 실질적으로 수직인 방향을 따라 중간 구조(100)로 주입될 수 있다. 이 기술 분야에서 알려진 바와 같이, 이온들이 중간 구조(100) 내로 주입되는 깊이는 적어도 부분적으로 이온들이 중간 구조(100) 내로 주입되는 에너지의 함수이다. 일반적으로, 적은 에너지로 주입된 이온들은 상대적으로 얕은 깊이들로 주입될 것이고, 반면 높은 에너지로 주입된 이온들은 상대적으로 더 깊은 깊이들로 주입될 것이다.
이온들은 중간 구조(100) 내에서(예컨대, 반도체 재료(104)의 층 내에서) 원하는 깊이(D1)로 이온들을 주입하기 위해 선택된 미리 정해진 에너지로 중간 구조 내로 주입될 수 있다. 하나의 특별한 비제한적인 예로서, 몇몇 실시예들에 있어서, 이온 주입층(109)은 반도체 재료(104)의 층의 노출된 주면 아래에서 약 일백 나노미터(100 nm)로부터 약 3백 나노미터(300 nm)로 확장하는 범위에서 깊이(D1)로 반도체 재료(104)의 층 내에 배치될 수 있다. 이 기술 분야에서 알려진 바와 같이, 불가피하게 적어도 몇몇 이온들은 원하는 주입 깊이(D1)와 다른 깊이들로 주입될 수 있고, 반도체 재료(104)의 층의 노출된 표면으로부터 중간 구조(100)로의 깊이의 함수로서의 이온들의 농도의 그라프는 원하는 주입 깊이(D1)에 최대치를 가진 대략 벨형상(대칭 또는 비대칭) 곡선을 나타낼 수 있다.
중간 구조(100) 내로의 주입시, 이온들은 중간 구조(100) 내에 이온 주입층(109)(도 1에 점선으로 도시됨)을 규정할 수 있다. 이온 주입층(109)은 중간 구조(100)와 함께 최대 이온 농도의 평면과 정렬되는(예컨대, 평면에 대해 중심에 오는) 중간 구조(100) 내에 층 또는 영역을 포함할 수 있다. 이온 주입층(109)은, 이하에 더 상세히 기술되는 것과 같이, 중간 구조(100)가 후속 공정에서 클리빙(cleaved) 또는 균열될 수 있는 중간 구조(100) 내에 약화된 영역을 규정할 수 있다.
본 발명의 몇몇 실시예들에 있어서, 이온 주입층(109)은 반도체 재료(104)의 층 내에 배치될 수 있다. 환언하면, 이온 주입층(109)은 전부 반도체 재료(104)의 층 내부에 배치될 수 있다. 추가의 실시예들에 있어서, 이온 주입층(109)은 희생 기판(102)과 반도체 재료(104)의 층 사이의 반도체 재료의 중간층 내에 전부 배치될 수 있고 또는 부분적으로 반도체 재료(104)의 층 내에 및 부분적으로 반도체 재료의 중간층 내에 배치될 수 있다.
도 2를 참조하여 앞에서 기술된 것과 같이, 중간 구조(110)를 형성하기 위해 희생 기판(102) 반대편의 그것의 측면 상에서 반도체 재료(104)의 층에 캐리어 기판(112)을 부착한 후, 중간 구조(110)가 이온 주입층(109)을 따라 클리브(cleave) 또는 균열(fracture)되도록 하여, 도 3에 도시된 중간 구조(120)를 형성하기 위해, 중간 구조(110)는 하나 이상의 추가 처리들, 예컨대, 예를 들어 기계적, 화학적 또는 열처리들을 받을 수 있다. 환언하면, 반도체 재료(104)의 층의 부분(104A)은 시드층(104B)을 형성하기 위해 예를 들어 중간 구조(110)를 열처리할 때 반도체 재료(104)의 층의 나머지 부분 및 하부 희생 기판(102)으로부터 분리될 수 있다. 추가의 반도체 재료는 이하에 더 상세히 논의되는 것과 같이, 시드층(104B) 위에 성장될 수 있다.
예로서 그리고 제한하는 것이 아닌 것으로서, 중간 구조(110)를 형성하기 위해 반도체 재료(104)의 층에 캐리어 기판(112)을 부착한 후, 중간 구조(110)의 온도는 이온 주입층(109) 내의 주입된 이온들이 복수의 마이크로공동들 및/또는 인크루션들(inclusions)을 합체하고 형성하도록 하기에 충분한 시간량 동안 상승된 온도(즉, 약 100℃ 위)에서 유지될 수 있다. 이러한 열처리 공정이 수행되는 상승된 온도는 캐리어 기판(112)이 반도체 재료(104)의 층에 부착되는 온도에, 아래에, 또는 위에 있을 수 있다. 게다가, 이온 주입층(109)을 형성하기 위해 사용되는 이온 주입 공정의 도즈(dose)(및 그러므로, 이온 주입층(109) 내의 이온들의 농도)는 중간 구조(110)를 이온 주입층(109)을 따라 균열시키는 데 필요한 서멀 버짓(thermal budget)(즉, 열 입력)이 캐리어 기판(112)가 반도체 재료(104)의 층에 부착되기 전에 이온 주입층(109)을 따라 중간 구조(110)가 균열하지 않도록 보장하기 위해 반도체 재료(104)의 층에 캐리어 기판(112)을 접합하는 데 필요한 서멀 버짓보다 크도록 조정될 수 있다.
본 발명의 몇몇 실시예들에 있어서, 이온 주입층(109)을 구조적으로 약화시키기 위해 중간 구조(110)(도 2)를 열처리한 후, 이온 주입층(109)에 따른 중간 구조(110)의 분할(splitting)이 중간 구조(110)의 온도를 변경하여 개시될 수 있다. 중간 구조(110)의 온도가 변경됨에 따라, 희생 기판(102)과 캐리어 기판(112)의 열팽창 계수의 차이는 궁극적으로 열처리되는 이온 주입층(109)에 따른 중간 구조(110)의 균열로 이어질 수 있는 중간 구조(110) 내의 스트레스들의 발생을 일으킬 수 있다. 비제한적 예로서, 이온 주입층(109)에 따른 중간 구조(110)의 분할은 이온 주입층(109)을 구조적으로 약화시키기 위해 중간 구조(110)를 열처리한 후 중간 구조가 (예컨대, 실온으로) 냉각될 때 개시될 수 있다.
본 발명의 실시예들은 반도체 재료(104)의 층의 나머지 및 희생 기판(102)으로부터 캐리어 기판(112) 및 반도체 재료(104)의 층의 부분(104A)을 분리하기 위한 SMART-CUT™ 공정의 사용에 한정되지 않는다. 본 발명의 방법들의 추가의 실시예들에 있어서, 다른 방법들, 예컨대, 예를 들어, 에칭 공정들, 그라인딩 공정들, 및 레이저 리프트-오프 공정들이 반도체 재료(104)의 층의 나머지 부분 및 희생 기판(102)으로부터 반도체 재료(104)의 층의 부분(104A) 및 캐리어 기판(112)을 분리하기 위해 사용될 수 있다.
도 3에 도시된 중간 구조(120)는 선택적으로 엔지니어드 기판으로서 사용될 수 있고, 액티브 디바이스는 예를 들어 시드층(104B) 상 및 위에 반도체 재료의 추가의 디바이스층들을 성장시킴으로써 중간 구조(120) 위에 제조될 수 있다. 이하에 더 상세히 논의되는 것과 같이, 글라스 접합층(114)은 후속 처리시 시드층(104B)의 이완을 조장할 수 있다.
몇몇 실시예들에 있어서, 시드층(104B) 위에 추가의 반도체 재료를 성장시키기 전에, 시드층(104B)은 후속 처리시 시드 구조들(104C) 및 시드층(104B)의 반도체 재료의 이완을 더 도울 수 있는, 도 4a 및 도 4b에 도시된 것과 같이, 복수의 시드 구조들(104C)을 포함하는 중간 구조(130)를 형성하기 위해 패터닝될 수 있다. 예로서 그리고 제한하는 것이 아닌 것으로서, 시드층(104B)(도 3)은 2008년 9월 24일자로 출원되었고 발명의 명칭이 "Methods Of Forming Relaxed Layers Of Semiconductor Materials, Semiconductor Structures, Devices And Engineered Substrates Including Same"인 임시 미국 특허 출원 번호 제 61/099,829 호 및 2008년 10월 30일자로 출원되었고 발명의 명칭이 "Methods Of Forming Layers Of Semiconductor Material Having Reduced Lattice Strain, Semiconductor Structures, Devices And Engineered Substrates Including Same"인 임시 미국 특허 출원 번호 제 61/109,784 호에 개시된 것과 같이 패터닝될 수 있다.
예를 들어, 이 기술분야에서 알려진 마스킹 및 에칭 공정들은 시드층(104B)(도 3)을 패터닝하여 시드층(104B)으로부터 하나 이상의 시드 구조들(104C)(도 4a 및 도 4b)을 형성하기 위해 사용될 수 있다. 간단히, 마스크층은 도 3의 중간 구조(120)의 시드층(104B) 위에 형성되고 처리(예컨대, 패터닝)될 수 있다. 마스크층의 조성 및 두께는 하부 재료들, 예컨대 시드층(104B) 및 글라스 접합층(114)에 대해 원하는 에칭 깊이 및 저항에 기초하여 선택될 수 있다. 비제한적 예로서, 마스크층은 포토레지스트 재료 또는 하드 마스크 재료, 예컨대 산화물 재료, 질화물 재료, 또는 금속 재료(즉, 크롬 또는 티타늄)를 포함할 수 있다. 복수의 개구들은 마스크층을 통해 에칭될 시드층(104B)의 표면의 영역들을 노출시키기 위해 마스크층을 통해 제공될 수 있다.
시드층(104B)의 일부는 예를 들어, 드라이 에칭 공정 예컨대 반응성 이온 에칭, 또는 고밀도 플라즈마 에칭 공정, 예컨대 유도 결합 플라즈마(inductively coupled plasma; ICP) 에칭을 이용하여 마스크층의 개구들을 통해 제거될 수 있다. 게다가, 웨트 화학적 에칭 공정이 또한 이용될 수 있다. 예를 들어, 산성 또는 염기성 에칭 용액 공정들이 이용될 수 있다. 이와 같은 공정들은 복수의 시드 구조들(104C)을 형성하기 위해 이용되고, 복수의 시드 구조들 각각은 시드층(104B)(및 반도체 재료(104)의 층)의 반도체 재료를 포함한다. 비제한적 예로서, 시드층(104B)이 갈륨 질화물을 포함하고 글라스 접합층(114)이 BPSG를 포함하는 실시예들에 있어서, 마스크층은 포토레지스트 재료를 포함할 수 있고, 염소계 플라즈마 에칭 공정(예컨대, ICP)는 갈륨 질화물을 포함하는 시드 구조들(104C)을 형성하기 위해 BPSG 및 포토레지스트 재료에 선택성이 있는 갈륨 질화물을 제거하기 위해 사용될 수 있다. 환언하면, 갈륨 질화물은 시드 구조들(104C)이 규정될 때까지 플라즈마가 BPSG 및 포토레지스트 재료를 제거하는 레이트 또는 레이트들보다 상당히 높은 레이트로 플라즈마에 의해 제거될 수 있다. 시드 구조들(104C)의 형성 후, 나머지 마스크층은 상기 구조로부터 제거될 수 있다. 특정 실시예들에 있어서, 시드 구조들(104C)을 에칭하는 것 외에, 에칭 공정은, 시드층(104B)에 형성된 복수의 트렌치들이 시드층을 통해 그리고 글라스 접합층(114)내로 연속할 수 있도록 글라스 접합층(114)의 부분들을 또한 에칭할 수 있다.
각각의 시드 구조들(104C)은 도 4a 및 도 4b에 도시된 것과 같이, 글라스 접합층(114) 위에 지지되고 글라스 접합층(114)에 의해 보유되는 다량의 반도체 재료를 포함할 수 있다. 예로서 그리고 제한하는 것이 아닌 것으로서, 시드 구조들(104C)은 형상이 대략 사각형일 수 있고 약 5 미크론(5 ㎛)과 약 1 밀리미터(1 mm)(예컨대, 약 5백 미크론(500 ㎛)) 사이의 측면치수들 X 및 Y를 가지도록 형성될 수 있다. 각각의 시드 구조(104C)는 약 1 미크론(1 ㎛)과 약 백 미크론(100 ㎛) 사이의 거리 D2만큼 인접한 시드 구조들(104C)로부터 이격될 수 있다.
도 5를 참조하면, 반도체 재료의 다른 층(142)이 도 5에 도시된 중간 구조(140)를 형성하기 위해 시드 구조들(104C) 위에 에피택셜로 성장될 수 있다. 시드 구조(104C)는 시드 구조들(104C) 상에 성장된 반도체 재료의 에피택셜 층(142)을 위한 템플릿들(templates)로서 기능한다. 반도체 재료의 에피택셜 층(142)은 반도체 재료의 단층 또는 반도체 재료의 복층을 포함할 수 있다. 비제한적 예로서, 반도체 재료의 에피택셜 층(142)은 III-V 타입 반도체 재료를 포함할 수 있고 글라스 접합층(114)은 반도체 재료의 층(142)의 III-V 타입 반도체 재료의 성장에 대한 계면활성방지제(anti-surfactant)로서 작용하는 재료로 형성될 수 있다. 환언하면, 글라스 접합층(114)의 재료 조성은 그 위에 III-V 질화물 재료의 핵생성(nucleation) 및 성장을 적어도 실질적으로 방지할 수 있다. 비제한 예들로서, 반도체 재료의 층(142)은 GaN, 또는 InyGa1 - yN일 수 있고, 여기서 y는 0.01과 0.25 사이의 수, 예컨대, 예를 들어, 0.05 또는 0.10를 나타낸다.
반도체 재료의 에피택셜 층(142)은 예를 들어, 고온 공정 예컨대 유기금속 화학적 기상 증착(MOCVD), 분자 빔 에피택시(molecular beam epitaxy; MBE), 또는 혼합형 기장 증착 에피택시(hydride vapor phase epitaxy; HVPE)를 이용하여 침착될 수 있고 글라스 접합층(114)의 점성을 감소시키기에 충분한 온도에서 침착될 수 있다.
비제한 예로서, 반도체 재료의 에피택셜 층(142)은 글라스 접합층(114)의 글라스 전이 온도(Tg)보다 높은 또는 같은 온도에서 침착될 수 있고, 이 온도에서 글라스 접합층(114)의 점성은 감소하고 글라스 접합층(114)의 글라스 재료가 리플로를 시작하도록 허용할 수 있다. 글라스 접합층(114)의 재료 조성은 반도체 재료의 에피택셜 층(142)이 침착되는 온도와 같은 또는 아래의 온도에서 리플로되거나 그렇지 않으면 연화될 수 있도록 선택될 수 있다. 비제한적 예로서, 글라스 접합층(114)은 BPSG를 포함할 수 있고 반도체 재료의 에피택셜 층(142)은 붕소 및 인의 백분율 함량에 기초하여 결정되는 온도에서 형성될 수 있다. 특히, 글라스 접합층(114)이 4중량%의 붕소 및 4중량%의 인을 포함하는 BPSG인 경우, 글라스 접합층(114)은 반도체 재료의 에피택셜 층(142)의 침착 중 약 600℃보다 높은 온도로 노출될 수 있다. 반도체 재료의 에피택셜 층(142)의 침착과 동시에 글라스 접합층(114)을 리플로하기에 충분한 온도(예컨대, 글라스 접합층(114)의 글라스 전이 온도(Tg) 위의 온도)로 글라스 접합층(114)을 가열함으로써, 글라스 접합층(114)에 의해 지지 및 보유되는 시드 구조들(104C)의 결정 격자들은 반도체 재료의 에피택셜 층(142)의 침착 전 또는 침착 중 적어도 부분적으로 내부의 격자 변형을 경감 및 완화시킬 수 있다.
몇몇 실시예들에 있어서, 반도체 재료의 에피택셜 층(142)은 시드 구조들(104C)의 반도체 재료의 격자 상수와 실질적으로 같은 격자 상수를 가진 재료를 포함할 수 있다. 게다가, 시드 구조들(104C) 및 반도체 재료의 에피택셜 층(142)은 하부 중간 구조(130)의 것보다 낮은 평균 열팽창 계수를 가질 수 있다.
에피택셜 반도체층(142)을 성장시키는 데 이용되는 고온 성장 공정들 동안, 중간 구조(130)와의 CTE 불일치로 인해 에피택셜 반도체(142)에서 유도되는 인장 변형은 글라스 접합층(114)의 존재에 의해 보상될 수 있는 데, 그 이유는 글라스 접합층(114)은 상승된 성장 온도들에서 리플로할 수 있기 때문이다. 그러므로, 시드 구조들(104C) 및 반도체 재료의 에피택셜 층(142)에서의 인장 변형도는 감소될 수 있고, 그것에 의해 반도체 재료의 에피택셜 층(142)의 두께가 결함들 및 크랙들이 공통으로 형성할 수 있는 지점을 넘어 증가될 수 있게 허용한다.
예를 들어, 시드 구조들(104C) 및 반도체 재료의 에피택셜 층(142) 각각이 갈륨 질화물을 포함하고, 중간 구조(130)가 BPSG 글라스 접합층(114) 및 사파이어 캐리어 기판(112)을 포함하는 예를 고려하라. 이 예에서, 중간 구조(130)의 평균 CTE는 시드 구조들(104C) 및 반도체 재료의 에피택셜 층(142)의 평균 CTE의 것보다 크다. 반응기의 온도가 에피택셜 반도체층(142)을 형성하기 위해 증가됨에 따라, 사파이어 캐리어 기판(112)의 더 큰 CTE는 인장 변형 상태로 상부 반도체 재료를 놓기 시작한다. 그러나, 반응기의 온도가 BPSG 글라스 접합층(114)의 글라스 전이 온도를 넘기 때문에, 글라스 접합층(114)이 리플로하여, 상부 반도체 구조들(104C, 142) 내의 변형을 감소시킨다(즉, 반도체 재료의 에피택셜 층(142) 및 시드 구조들(104C)의 반도체 재료들의 변형 완화를 허용한다).
몇몇 실시예들에 있어서, 반도체 재료의 에피택셜 층(142)은 시드 구조들(104C)의 반도체 재료의 격자 상수보다 큰 격자 상수를 가진 재료를 포함할 수 있고, 그러므로, 반도체 재료의 에피택셜 층(142)이 그 위에 성장될 때 시드 구조들(104C)의 결정 격자들에 가해지는 힘을 생기게 할 수 있다. 반도체 재료의 에피택셜 층(142)이 시드 구조들(104C) 위에 성장되고 글라스 접합층(114)이 점성의 이동 가능한 상태에 있기 때문에, 결정 격자들은 성장하는 반도체 재료의 에피택셜 층(142)에 의해 시드 구조들(104C)의 결정 격자들에 가해지는 임의의 힘에 응답하여 반도체 재료의 에피택셜 층(142)의 성장 중 팽창 또는 수축될 수 있다.
예를 들어, 시드 구조들(104C) 및 반도체 재료의 에피택셜 층(142) 각각이 인듐 갈륨 질화물을 포함하는 경우, 반도체 재료의 에피택셜 층(142)은 시드 구조들(104C)의 인듐 함량에 비해 높은 인듐 함량을 가질 수 있고, 따라서, 시드 구조들(104C)의 반도체 재료의 격자 상수보다 큰 격자 상수를 가질 수 있다. 반도체 재료의 에피택셜 층(142)의 큰 격자 상수는 하부 시드 구조들(104C) 내에 인장 변형을 생기게 할 수 있는 힘을 생성할 수 있다. 그러나 글라스 접합층(114)이 점성 상태에 있기 때문에, 시드 구조들(104C)의 원자들은 시드 구조들(104C)의 두께 T(도 4a) 전체에 걸쳐 변형이 허용되고, 그것에 의해, 시드 구조들(104C) 및 반도체 재료의 에피택셜 층(142) 내의 스트레스를 감소시킬 수 있다.
대조적으로, 다른 반도체 재료의 층이 시드층 위에 에피택셜로 성장되기 때문에 시드층을 지지 및 보유하는 하부 재료가 점성 상태에 있지 않은 종래 기술의 방법들에 있어서, 하부 재료는 하부 재료에 인접한 시드층의 원자들의 이동을 방해하고, 이것은 시드층 및 반도체 재료의 상부층(들) 내에 높은 스트레스들을 발생시킬 수 있고 결합들이 시드층 및 반도체 재료의 상부층(들) 내에 형성될 가능성을 증가시킨다.
따라서, 본 발명의 몇몇 실시예들에 따르면, 본원에 기술된 것과 같이 형성되는 반도체 재료의 에피택셜 층(142)은 이 기술 분야에서 알려진 방법들을 이용하여 이와 같은 두께 및 재료 조성을 가지도록 형성된 반도체 재료의 에피택셜 층들과 비교할 때 주어진 두께 및 재료 조성에 대해 내부에 감소된 수의 결함들을 가질 수 있다.
글라스 접합층(114)이 점성 상태(예컨대, 글라스 접합층(114)의 글라스 재료의 글라스 전이 온도(Tg) 위의 온도)에 있는 동안 시드 구조들(104C) 위에 반도체 재료의 에피택셜 층(142)을 침착함으로써, 내부에 결함들의 감소된 농도를 갖고 상대적으로 큰 두께까지 적어도 부분적으로 이완된 상태에서 반도체 재료의 층(142)을 성장시킬 수 있는 변형 균형이 반도체 재료의 에피택셜 층(142)과 시드 구조들(104C) 사이에서 얻어질 수 있다.
몇몇 실시예들에 있어서, 반도체 재료의 에피택셜 층(142)은 약 2미크론(2 ㎛) 또는 그 이상의 평균 두께까지 시드 구조들(104C) 위에 성장될 수 있다. 추가의 실시예들에 있어서, 반도체 재료의 에피택셜 층(142)은 약 6 미크론(6 ㎛) 또는 그 이상의 평균 두께까지 시드 구조들(104C) 위에 성장될 수 있다. 본 발명의 몇몇 실시예들에 있어서, 반도체 재료의 에피택셜 층(142)은 약 2미크론(2 ㎛) 이상 약 50 미크론(50 ㎛) 이하의 평균 두께를 가질 수 있다.
비제한 예로서, 만약 도 5에 도시된 시드 구조들(104C) 각각이 갈륨 질화물을 포함하고 글라스 접합층(114)이 BPSG를 포함하면, 갈륨 질화물은 시드 구조들(104C)의 결정 격자의 팽창을 허용하도록 BPSG가 리플로될 수 있는 온도에서 또는 온도 위에서 시드 구조들(104C) 위에 침착될 수 있다. 추가의 실시예들에 있어서, 시드 구조들(104C) 및 반도체 재료의 에피택셜 층(142)은 다른 재료들을 포함할 수 있고, 시드 구조들은 반도체 재료의 에피택셜 층(142)의 형성 및 글라스 접합층(114)의 리플로 동안 수축할 수 있다.
따라서, 상대적으로 더 이완된 격자 구조를 가지는 반도체 재료의 에피택셜 층(142)이 침착될 수 있다. 시드 구조들(104C) 아래에 글라스 접합층(114)을 동시에 리플로시키면서 시드 구조들(104C) 위에 반도체 재료의 에피택셜 층(142)을 형성함으로써, 반도체 재료의 에피택셜 층(142)은 이들의 결함들의 형성을 위한 임계 두께를 넘어 침착될 수 있고, InGaN으로 구성될 때, 결함 형성 및 상분리 없이 통상적으로 침착될 수 있는 높은 백분율의 인듐을 포함할 수 있다.
몇몇 실시예들에 있어서, 반도체 재료의 에피택셜 층(142)은 갈륨 질화물을 포함할 수 있다. 비제한적 예로서, 시드 구조들(104C)은, 도 5에 도시된 것과 같이, 또한 GaN을 포함할 수 있다. GaN의 에피택셜 층(142)은 약 600℃보다 높은 온도에서, 특히 약 700℃에서 약 1150℃로 확장하는 범위에서 유기 금속 화학적 기상 증착(MOCVD)에 의해 침착될 수 있고, 한편 글라스 접합층(114)은 약 700℃ 또는 그 이하 및 에피택셜 층(142)이 침착되는 온도와 같은 또는 그 이하의 글라스 전이 온도(Tg)를 가진 BPSG를 포함한다. 이러한 방식으로, GaN의 층은, 바람직하지 않은 결함들 예컨대 전위들 및 크랙들을 감소시키면서, 증가된 두께를 가지는 적어도 부분적으로 이완된 층의 형성을 조장하는 적어도 부분적으로 이완된 상태에서 침착될 수 있다.
캐리어 기판(112)은 시드 구조들(104C) 및 반도체 재료의 에피택셜 층(142)의 열팽창 계수들보다 큰 열팽창 계수를 나타내는 재료를 포함할 수 있다. 따라서, 냉각시, 도 5의 중간 구조(140)의 온도가 글라스 접합층(114)의 글라스 전이 온도(Tg) 아래를 지난 후, 캐리어 기판(112)은 시드 구조들(104C) 및 반도체 재료의 에피택셜 층(142)보다 더 빠른 속도로 열수축으로 인해 수축할 것이다. 그 결과, 시드 구조들(104C) 및 반도체 재료의 에피택셜 층(142)은 실온으로의 냉각시 압축 상태로 놓일 수 있다. 시드 구조들(104C) 및 반도체 재료의 에피택셜 층(142)을 압축 상태에 놓음으로써, 크랙들 및 다른 결함들이 시드 구조들(104C) 및 반도체 재료의 에피택셜 층(142) 내에서 핵을 형성하고 전달할 가능성이 감소될 수 있다.
본 발명의 추가의 실시예들이 도 6 내지 도 8을 참조하여 이하에 기술된다.
본 발명의 방법들의 추가의 실시예들에 따르면, 도 4a 및 도 4b의 중간 구조(130)는 도 1 내지 도 4a, 4b를 참조하여 본원에 앞에서 기재된 것과 같이 제조될 수 있다.
도 4a 및 도 4b의 중간 구조(130)의 제조 후, 중간 구조(130)는 열처리 공정을 받을 수 있다. 중간 구조(130)는 글라스 접합층(114)의 글라스 재료가 리플로 할 수 있고, 그 위의 시드 구조들(104C)의 반도체 재료가 내부의 임의의 격자 변형을 이완 및 경감시킬 수 있도록 하기 위해 글라스 접합층(114)의 글라스 전이 온도(Tg) 위의 온도로 가열될 수 있다. 이후 중간 구조(130)는 냉각이 허용될 수 있고, 시드 구조들(104C)보다 높은 열팽창 계수를 나타내는 캐리어 기판(112)의 결과로서, 캐리어 기판(112)의 열수축은, 실온까지 글라스 접합층(114)의 글라스 전이 온도(Tg) 아래로 냉각시, 실온에서 시드 구조들(104C)의 결정 격자들을 압축 변형 상태에 놓이게 할 수 있다.
시드 구조들(103C)을 압축 변형 상태로 놓기 위해 도 4a 및 도 4b의 중간 구조(130)에 열 공정을 행한 후, 시드 구조들(103C)은 효과적으로 시드 구조들(104C)을 뒤집기 위해 제2 캐리어 기판으로 이동될 수 있다. 이와 같은 공정은 시드 구조들(104C)이 극성 반도체 재료들을 포함할 때 바람직할 수 있는 데, 그 이유는 플립 공정이 시드 구조들(104C)의 노출된 주면의 극성을 반전시킬 수 있기 때문이다.
도 6을 참조하면, 제2 캐리어 기판(152)은 비글라스 접합층(154)을 이용하여 중간 구조(130)의 시드 구조들(104C)에 접합될 수 있다. 시드 구조들(104C)은 글라스 접합층(114)의 각각과 비글라스 접합층(154) 사이에 배치되고 접합될 수 있다.
제2 캐리어 기판(152)은 시드 구조들(104C)의 반도체 재료가 나타내는 열팽창 계수보다 큰 열팽창 계수를 나타내는 재료를 포함할 수 있다. 예로서 그리고 제한하는 것이 아닌 것으로서, 제2 캐리어 기판(152)은, 적어도 실질적으로, 예를 들어, 알루미늄 산화물(A1203)(예컨대, 사파이어), 아연 산화물(ZnO), 이트륨 알루미늄 산화물(Y3A15012), 마그네슘 산화물(MgO), 및 금속들 또는 금속 합금들 예컨대 HAYNES Alloy 214 또는 HAYNES Alloy 230을 포함하는 제1 캐리어 기판(112)과 관련하여 앞에서 기술된 재료들 중 어느 하나로 구성될 수 있다.
몇몇 실시예들에 있어서, 제2 캐리어 기판(152)은 전기적으로 도전성일 수 있다. 예를 들어, 캐리어 기판은 실온에서 약 100 (ohm-cm)-1 또는 그 이상의 전기 전도성을 나타낼 수 있다. 게다가, 캐리어 기판(152)은 열 전도성을 가질 수 있다. 예를 들어, 캐리어 기판(152)은 실온에서 약 100 W/mK 또는 그 이상의 열전도성을 나타낼 수 있다.
비글라스 접합층(154)은 예를 들어 산화물 재료 및 질화물 재료(예컨대, Si02, Si3N4, 또는 SiOxN) 중 적어도 하나를 포함할 수 있다. 상기한 바와 같이, 캐리어 기판(152)이 전기 및 열전도성인 실시예들에 있어서, 비글라스 접합층(154)은 금속성 접합층(즉, 금속 또는 금속 합금 재료의 층)을 포함할 수 있다. 게다가, 캐리어 기판(152)이 전기 및 열전도성인 실시예들에 있어서, 비글라스 접합층(154)은 대략 100 nm 이하의 두께를 가질 수 있고, 그 결과 접합층(154)은 전체 열 및 전기 특성들에 대해 나쁜 효과를 가지지 않을 수 있다. 이와 같은 실시예들은 상대적으로 높은 파워들 및/또는 온도들에서 동작하는 반도체 디바이스들에 사용하는 것이 특히 유용할 수 있다.
제2 캐리어 기판(152) 및 시드 구조들(104C)은 시드 구조들(104C)에 대해 제2 캐리어 기판(152) 상에 비글라스 접합층(154)을 접촉시킴으로써, 그리고 인접한 층들 사이에 충분한 접합 강도를 생기게 하기 위해 얻어진 중간 구조(150)를 원하는 온도 및 압력에 충분한 시간량 동안 유지함으로써 함께 접합될 수 있다.
비글라스 접합층(154)을 이용하여 제2 캐리어 기판(152)을 중간 구조(130)의 시드 구조들(104C)에 부착한 후, 제1 캐리어 기판(112) 및 글라스 접합층(114)은, 도 7에 도시된 중간 구조(160)를 형성하기 위해, 비글라스 접합층(154)에 의해 제2 캐리어 기판(152)에 접합된 채로 있는, 시드 구조들(104C)로부터 분리되고 또는 그렇지 않으면 제거될 수 있다.
예로서 그리고 제한하는 것이 아닌 것으로서, 레이저 리프트-오프 공정이 제1 캐리어 기판(112)을 시드 구조들(104C)로부터 제거하기 위해 사용될 수 있다. 이와 같은 레이저 리프트-오프 공정은 제1 캐리어 기판(112)을 비파괴 방식으로 제거할 수 있고, 그러므로, 제1 캐리어 기판(112)은 추가의 성장 공정들을 위해 재사용될 수 있다. 에칭 공정, 화학적-기계적 폴리싱(CMP) 공정, 또는 이와 같은 공정들의 조합이 시드 구조들(104C)의 글라스 접합층(114)의 임의의 남아있는 부분을 제거하기 위해 원한다면 사용될 수 있다.
도 8을 참조하면, 제1 캐리어 기판(112) 및 글라스 접합층(114)을 시드 구조들(104C)로부터 제거한 후, 반도체 재료의 다른 층(142)은 도 8에 도시된 중간 구조(170)를 형성하기 위해 도 5와 관련하여 앞에서 논의된 것과 같이 시드 구조들(104C) 위에 에피택셜 성장될 수 있다.
그러나, 도 8의 실시예에 있어서, 비글라스 접합층(154)은 반도체 재료의 에피택셜층(142)이 시드 구조들(104C) 위에 성장되는 온도들에서 연화 또는 리플로하지 않는다. 비글라스 접합층(154)은 글라스 전이 온도(Tg)를 나타내지 않을 수 있고, 또는 반도체 재료의 에피택셜 층(142)이 시드 구조들(104C) 위에서 성장되는 온도보다 높은 글라스 전이 온도(Tg)를 나타낼 수 있다. 따라서, 도 8의 실시예에 있어서, 반도체 재료의 에피택셜 층(142)이 시드 구조들(104C) 위에 성장되는 온도까지 중간 구조(160)(도 7)가 가열될 때, 시드 구조들(104C)보다 높은 열팽창 계수를 나타내는 제2 캐리어 기판(112)의 열팽창은 시드 구조들(104C)의 결정 격자들을 대략 평탄한 캐리어 기판(154)의 평면에 대해 평행한 측면 방향들로 팽창 또는 "신장"시킬 수 있다.
그러나, 앞에서 언급한 것과 같이, 시드 구조들(104C)은 처음에는 실온에서 압축 상태에 있을 수 있다. 시드 구조들(104C)의 압축 변형도는 상승된 온도에서 시드 구조들의 인장 변형을 실질적으로 완화하기 위해 이용되는 열처리로 인해 종래 기술에서 일반적으로 발견되는 것을 넘어 증가될 수 있다. 인장 변형은 상승된 온도에서 이완을 통해 감소되므로, 시드 구조가 냉각될 때, 캐리어 기판(114)의 큰 CTE는 시드 구조들을 증가된 압축 변형도 하에 놓을 수 있다. 따라서, 반도체 재료의 에피택셜 층(142)이 시드 구조들(104C) 위에 성장되는 최종 온도에 의존하여, 시드 구조들(104C)은 압축 상태인 채로 있을 수 있고(비록 실온에서의 것에 대해 감소되지만), 시드 구조들(104C)은 이완될 수 있고(즉, 시드 구조들(104C)은 압축 또는 인장 상태에 있지 않을 수 있고), 또는 시드 구조들(104C)은 인장 상태에 있을 수 있다.
몇몇 실시예들에 있어서, 시드 구조들(104C), 캐리어 기판(154), 및 비글라스 접합층(154)의 재료 조성들, 및 캐리어 기판(154)이 시드 구조들(104C)에 접합되는 온도 및 반도체 재료의 에피택셜 층(142)이 시드 구조들(104C) 위에 성장되는 온도(및 임의의 다른 관련 공정 파라미터들)가, 반도체 재료의 에피택셜 층(142)이 시드 구조들(104C) 위에서 성장되는 동안 시드 구조들(104C)이 이완된 상태에 있게 하기 위해 선택될 수 있다. 다른 실시예들에 있어서, 반도체 재료의 에피택셜 층(142)이 시드 구조들(104C) 위에 성장되는 동안, 이들은 시드 구조들(104C)이 압축 상태 또는 인장 상태에 있게 하기 위해 선택될 수 있다.
시드 구조들(104C) 위에 성장되는 반도체 재료의 에피택셜 층(142)을 침착한 후, 실온으로의 냉각시, 반도체 재료의 에피택셜 층(142) 및 시드 구조들(104C)은 이들이 비글라스 본딩층(154)에 의해 부착되는 캐리어 기판(154)의 열수축에 의해 생기는 압축 상태에 있을 수 있는데, 그 이유는 캐리어 기판(154)은 캐리어 기판(154)의 높은 열팽창 계수(및 열수축)로 인해 반도체 재료의 에피택셜 층(142) 및 시드 구조들(104C)이 열적으로 수축하는 것보다 높은 속도 열적으로 수축할 것이다.
시드 구조들(104C)의 결정 격자들 및 반도체 재료의 층(142)이 압축 변형 상태에 놓이는 결과, 크랙들 및 다른 결함들이 시드 구조들(104C) 및 반도체 재료의 에피택셜 층(142) 내에서 핵을 형성하고 전파할 수 있는 가능성이 감소될 수 있다.
비록 본 발명의 실시예들이 갈륨 질화물 및 인듐 갈륨 질화물을 포함하는 반도체 재료들을 참조하여 본원에 우선 기술되었지만, 본 발명은 그것에 한정되지 않고, 본 발명의 실시예들은 다른 III-V 타입 반도체 재료들(예컨대, GaAs, InP, AlGaN 등)의 층들, II-VI 타입 반도체 재료들의 층들, 실리콘의 층들, 게르마늄의 층들, 실리콘 카바이드(SiC)의 층들 등을 제공하기 위해 사용될 수 있다.
이상 본 발명은 특정 실시예들에 대해 본원에 기술되었지만, 이 기술분야에서 숙련된 사람은 본 발명은 그러한 것에 한정되지 않는다는 것을 인식하고 이해할 것이다. 오히려, 본원에 기재된 실시예들에 대한 많은 추가들, 삭제들, 및 변형들이 이하에 청구되는 본 발명의 범위를 벗어나지 않고 만들어질 수 있다. 게다가, 일 실시예의 특징들은 발명자들에 의해 의도된 본 발명의 범위 내에 여전히 포함되면서 다른 실시예의 특징들과 결합될 수 있다.

Claims (24)

  1. 반도체 구조 또는 디바이스를 제조하는 방법에 있어서,
    글라스 접합층을 이용하여 캐리어 기판에 반도체 재료의 단결정에 의해 적어도 실질적으로 구성되는 적어도 하나의 시드 구조를 접합하는 단계;
    상기 적어도 하나의 시드 구조의 상기 반도체 재료의 단결정이 나타내는 열팽창 계수보다 높은 열팽창 계수를 나타내는 재료를 포함하도록 상기 캐리어 기판을 선택하는 단계;
    상기 적어도 하나의 시드 구조가 상기 글라스 접합층 위에서 지지되는 동안 상기 글라스 접합층의 글라스 재료의 글라스 전이 온도 위의 온도에서 상기 적어도 하나의 시드 구조 상에 반도체 재료의 적어도 하나의 층을 침착하는 단계;
    상기 적어도 하나의 시드 구조 상에 상기 적어도 하나의 반도체 재료의 층을 침착한 후 실온으로 상기 적어도 하나의 반도체 재료의 층, 상기 적어도 하나의 시드 구조, 상기 글라스 접합층, 및 상기 캐리어 기판을 냉각하는 단계; 및
    상기 글라스 접합층의 상기 글라스 재료의 상기 글라스 전이 온도 아래의 온도로부터 실온으로 상기 적어도 하나의 반도체 재료의 층, 상기 적어도 하나의 시드 구조, 상기 글라스 접합층, 및 상기 캐리어 기판을 냉각하면서 상기 캐리어 기판의 열수축을 이용하여 상기 적어도 하나의 시드 구조의 상기 반도체 재료의 단결정을 압축 변형하는 단계;를 포함하는 것을 특징으로 하는 반도체 구조 또는 디바이스 제조 방법.
  2. 제1항에 있어서,
    상기 글라스 접합층을 이용하여 상기 캐리어 기판에 상기 적어도 하나의 시드 구조를 접합하는 단계는 상기 글라스 접합층을 이용하여 상기 캐리어 기판에 적어도 실질적으로 연속하는 시드층을 접합하는 단계를 포함하는 것을 특징으로 하는 반도체 구조 또는 디바이스 제조 방법.
  3. 제1항에 있어서,
    상기 글라스 접합을 이용하여 상기 캐리어 기판에 상기 적어도 하나의 시드 구조를 접합하는 단계는:
    복수의 시드 구조들을 형성하기 위해 적어도 실질적으로 연속하는 시드층을 패터닝하는 단계; 및
    상기 글라스 접합층을 이용하여 상기 캐리어 기판에 상기 복수의 시드 구조들을 접합하는 단계를 포함하는 것을 특징으로 하는 반도체 구조 또는 디바이스 제조 방법.
  4. 제1항에 있어서,
    III-V 타입 반도체 재료를 포함하도록 상기 적어도 하나의 시드 구조의 상기 반도체 재료의 단결정을 선택하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 구조 또는 디바이스 제조 방법.
  5. 제1항에 있어서,
    상기 적어도 하나의 시드 구조 상에 상기 적어도 하나의 반도체 재료의 층을 침착하는 단계는 상기 적어도 하나의 시드 구조 위에 III-V 타입 반도체 재료의 층을 약 2미크론(2 ㎛) 이상의 두께로 에피택셜 성장시키는 단계를 포함하는 것을 특징으로 하는 반도체 구조 또는 디바이스 제조 방법.
  6. 제1항에 있어서,
    BPSG를 포함하도록 상기 글라스 접합층을 선택하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 구조 또는 디바이스 제조 방법.
  7. 제1항에 있어서,
    상기 적어도 하나의 반도체 재료의 층을 포함하는 발광 다이오드, 레이저, 광 센서, 전력 전자 디바이스 및 태양 전지 중 적어도 하나를 제조하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 구조 또는 디바이스 제조 방법.
  8. 반도체 구조 또는 디바이스를 제조하는 방법에 있어서,
    글라스 접합층을 이용하여 제1 캐리어 기판에 적어도 실질적으로 반도체 재료의 단결정으로 구성되는 적어도 하나의 시드 구조를 접합하는 단계;
    비글라스 접합층을 이용하여 상기 제1 캐리어 기판에 대향하는 시드 구조의 측면 위에서 상기 적어도 하나의 시드 구조에 제2 캐리어 기판을 접합하는 단계;
    상기 적어도 하나의 시드 구조로부터 상기 제1 캐리어 기판 및 상기 글라스 접합층을 제거하는 단계;
    상기 적어도 하나의 시드 구조, 상기 비글라스 접합층, 및 상기 제2 캐리어 기판을 가열하면서 상기 제2 캐리어 기판의 열팽창을 이용하여 상기 적어도 하나의 시드 구조의 상기 반도체 재료의 단결정을 팽창시키는 단계; 및
    상기 반도체 재료의 단결정이 상기 제2 캐리어 기판의 상기 열팽창에 의해 적어도 부분적으로 생긴 팽창 상태에 있는 동안 상기 제2 캐리어 기판 및 상기 비글라스 접합층과 대향하는 시드 구조의 측면 위에서 상기 적어도 하나의 시드 구조 상에 적어도 하나의 반도체 재료의 층을 침착하는 단계;를 포함하는 것을 특징으로 하는 반도체 구조 또는 디바이스 제조 방법.
  9. 제8항에 있어서,
    상기 적어도 하나의 시드 구조, 상기 글라스 접합층 및 상기 제1 캐리어 기판을 가열하는 단계;
    상기 적어도 하나의 시드 구조에서 상기 변형을 이완시키는 단계, 및
    상기 적어도 하나의 반도체 재료의 층, 상기 적어도 하나의 시드 구조, 상기 글라스 접합층, 및 상기 제1 캐리어 기판을 상기 글라스 접합층의 상기 글라스 재료의 상기 글라스 전이 온도 이하의 온도로부터 실온으로 냉각하면서 상기 제1 캐리어 기판의 열수축을 이용하여 상기 적어도 하나의 시드 구조의 상기 반도체 재료의 단결정을 압축 변형하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 구조 또는 디바이스 제조 방법.
  10. 제8항에 있어서,
    상기 적어도 하나의 시드 구조의 상기 반도체 재료의 단결정이 나타내는 열팽창 계수보다 높은 열팽창 계수를 나타내는 재료를 포함하도록 상기 제2 캐리어 기판을 선택하는 단계;
    상기 적어도 하나의 시드 구조 상에 상기 적어도 하나의 반도체 재료의 층을 침착한 후 상기 적어도 하나의 반도체 재료의 층, 상기 적어도 하나의 시드 구조, 상기 비글라스 접합층, 및 상기 제2 캐리어 기판을 실온으로 냉각하는 단계; 및
    상기 적어도 하나의 반도체 재료의 층, 상기 적어도 하나의 시드 구조, 상기 비글라스 접합층, 및 상기 제2 캐리어 기판을 상기 적어도 하나의 반도체 재료의 층이 상기 적어도 하나의 시드 구조 상에 침착되는 온도로부터 실온으로 냉각하면서 상기 제2 캐리어 기판의 열수축을 이용하여 상기 반도체 재료의 적어도 하나의 층 및 상기 적어도 하나의 시드 구조의 상기 반도체 재료의 단결정을 압축 변형하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 구조 또는 디바이스 제조 방법.
  11. 제8항에 있어서,
    상기 글라스 접합층을 이용하여 상기 제1 캐리어 기판에 상기 적어도 하나의 시드 구조를 접합하는 단계는:
    복수의 시드 구조들을 형성하기 위해 적어도 실질적으로 연속하는 시드층을 패터닝하는 단계; 및
    상기 글라스 접합층을 이용하여 상기 제1 캐리어 기판에 상기 복수의 시드 구조들을 접합하는 단계;를 포함하는 것을 특징으로 하는 반도체 구조 또는 디바이스 제조 방법.
  12. 제8항에 있어서,
    III-V 타입 반도체 재료를 포함하도록 상기 적어도 하나의 시드 구조의 상기 반도체 재료의 단결정을 선택하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 구조 또는 디바이스 제조 방법.
  13. 제12항에 있어서,
    상기 적어도 하나의 시드 구조 상에 상기 적어도 하나의 반도체 재료의 층을 침착하는 단계는 상기 적어도 하나의 시드 구조 위에 III-V 타입 반도체 재료의 층을 약 2미크론(2 ㎛) 이상의 두께로 에피택셜 성장시키는 단계를 포함하는 것을 특징으로 하는 반도체 구조 또는 디바이스 제조 방법.
  14. 제8항에 있어서,
    BPSG를 포함하도록 상기 글라스 접합층을 선택하는 단계; 및
    Si02, Si3N4, 및 SiOxNy 중 적어도 하나를 포함하도록 상기 비글라스 접합층을 선택하는 단계를 더 포함하고, x 및 y는 2(2)와 대략 동일한 합을 가진 임의의 수들인 것을 특징으로 하는 반도체 구조 또는 디바이스 제조 방법.
  15. 제8항에 있어서,
    전기 및 열 전도성 재료를 포함하도록 상기 제2 캐리어 기판을 선택하는 단계; 및
    금속 또는 금속 합금 재료를 포함하도록 상기 비글라스 접합층을 선택하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 구조 또는 디바이스 제조 방법.
  16. 제8항에 있어서,
    상기 적어도 하나의 반도체 재료의 층을 포함하는 발광 다이오드, 레이저, 광 센서, 전력 전자 디바이스 및 태양 전지 중 적어도 하나를 제조하는 단계;를 더 포함하는 것을 특징으로 하는 반도체 구조 또는 디바이스 제조 방법.
  17. 반도체 구조 또는 디바이스에 있어서
    캐리어 기판;
    상기 캐리어 기판 위에 침착된 비글라스 접합층;
    접합 경계면을 통해 상기 비글라스 접합층에 접합된 복수의 시드 구조들; 및
    상기 복수의 시드 구조들의 표면 위에 성장된 반도체 재료의 적어도 하나의 층을 포함하며,
    상기 반도체 재료의 적어도 하나의 층은 2(2) 미크론보다 큰 두께를 가지는 것을 특징으로 하는 반도체 구조 또는 디바이스.
  18. 제17항에 있어서,
    상기 캐리어 기판은 상기 복수의 시드 구조들의 평균 열팽창 계수보다 큰 평균 열팽창 계수 및 반도체 재료의 상기 적어도 하나의 층의 평균 열팽창 계수를 가지는 것을 특징으로 하는 반도체 구조.
  19. 제17항에 있어서,
    상기 비글라스 접합층은 Si02, Si3N4 및 SiOxNy 중 적어도 하나를 포함하는 것을 특징으로 하는 반도체 구조.
  20. 제17항에 있어서,
    상기 복수의 시드 구조들의 상기 시드 구조들은 압축 변형된 갈륨 질화물을 포함하는 것을 특징으로 하는 반도체 구조.
  21. 제17항에 있어서,
    상기 복수의 시드 구조들의 각각의 시드 구조는 약 5 미크론(5 ㎛)과 약 1 밀리미터(1 mm) 사이의 횡방향 치수 X 및 Y를 가지는 것을 특징으로 하는 반도체 구조.
  22. 제17항에 있어서,
    각각의 상기 복수의 시드 구조들은 인접한 시드 구조들로부터 약 1 미크론(1 ㎛)과 약 100 미크론(100 ㎛) 사이의 거리만큼 이격되어 있는 것을 특징으로 하는 반도체 구조.
  23. 제17항에 있어서,
    상기 복수의 시드 구조들의 표면 위에 성장된 반도체 재료의 상기 적어도 하나의 층은 6 미크론(6 ㎛)보다 큰 두께를 가지는 것을 특징으로 하는 반도체 구조.
  24. 제17항에 있어서,
    상기 복수의 시드 구조들의 표면 위에 성장된 반도체 재료의 상기 적어도 하나의 층은 압축 변형된 갈륨 질화물을 포함하는 것을 특징으로 하는 반도체 구조.
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