KR20120093819A - 3족 질화물 디바이스 내의 피트 형성 제어 - Google Patents

3족 질화물 디바이스 내의 피트 형성 제어 Download PDF

Info

Publication number
KR20120093819A
KR20120093819A KR20127002546A KR20127002546A KR20120093819A KR 20120093819 A KR20120093819 A KR 20120093819A KR 20127002546 A KR20127002546 A KR 20127002546A KR 20127002546 A KR20127002546 A KR 20127002546A KR 20120093819 A KR20120093819 A KR 20120093819A
Authority
KR
South Korea
Prior art keywords
layer
pit
layers
type region
ingan
Prior art date
Application number
KR20127002546A
Other languages
English (en)
Inventor
성수 이
나단 에프. 가드너
치 로라 예
Original Assignee
코닌클리즈케 필립스 일렉트로닉스 엔.브이.
필립스 루미리즈 라이팅 캄파니 엘엘씨
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 코닌클리즈케 필립스 일렉트로닉스 엔.브이., 필립스 루미리즈 라이팅 캄파니 엘엘씨 filed Critical 코닌클리즈케 필립스 일렉트로닉스 엔.브이.
Publication of KR20120093819A publication Critical patent/KR20120093819A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/005—Processes
    • H01L33/0062—Processes for devices with an active region comprising only III-V compounds
    • H01L33/0066—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound
    • H01L33/007—Processes for devices with an active region comprising only III-V compounds with a substrate not being a III-V compound comprising nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/12—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a stress relaxation structure, e.g. buffer layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/26—Materials of the light emitting region
    • H01L33/30—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table
    • H01L33/32—Materials of the light emitting region containing only elements of Group III and Group V of the Periodic Table containing nitrogen
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L33/00—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof
    • H01L33/02—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies
    • H01L33/04—Semiconductor devices having potential barriers specially adapted for light emission; Processes or apparatus specially adapted for the manufacture or treatment thereof or of parts thereof; Details thereof characterised by the semiconductor bodies with a quantum effect structure or superlattice, e.g. tunnel junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01S—DEVICES USING THE PROCESS OF LIGHT AMPLIFICATION BY STIMULATED EMISSION OF RADIATION [LASER] TO AMPLIFY OR GENERATE LIGHT; DEVICES USING STIMULATED EMISSION OF ELECTROMAGNETIC RADIATION IN WAVE RANGES OTHER THAN OPTICAL
    • H01S5/00—Semiconductor lasers
    • H01S5/30—Structure or shape of the active region; Materials used for the active region
    • H01S5/32—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures
    • H01S5/323—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser
    • H01S5/32308—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser emitting light at a wavelength less than 900 nm
    • H01S5/32341—Structure or shape of the active region; Materials used for the active region comprising PN junctions, e.g. hetero- or double- heterostructures in AIIIBV compounds, e.g. AlGaAs-laser, InP-based laser emitting light at a wavelength less than 900 nm blue laser based on GaN or GaP

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Optics & Photonics (AREA)
  • Led Devices (AREA)

Abstract

디바이스는 n-타입 영역과 p-타입 영역 사이에 배치된 3족 질화물 발광 층(26) 및 상기 n-타입 영역 및 상기 p-타입 영역 중 하나 내에 배치된 복수의 층 쌍을 포함하는 반도체 구조체를 포함한다. 각각의 층 쌍은 InGaN 층(20a, 20b, 20c) 및 상기 InGaN 층과 직접 접촉하는 피트-충전 층(pit-filling layer)(22a, 22b, 22c)을 포함한다. 상기 피트-충전 층은 상기 InGaN 층에서 형성된 피트들을 채울 수 있다.

Description

3족 질화물 디바이스 내의 피트 형성 제어{CONTROLLING PIT FORMATION IN A Ⅲ-NITRIDE DEVICE}
본 발명은 3족 질화물 발광 디바이스 내의 인듐 함유 층들의 피트(pit)들의 제어에 관한 것이다.
LED(light emitting diode), RCLED(resonant cavity light emitting diode), VCSEL(vertical cavity laser diode) 및 엣지 방출 레이저들(edge emitting lasers)을 포함하는 반도체 발광 디바이스들은 현재 이용 가능한 가장 효율적인 광원들에 속한다. 가시 스펙트럼에서 동작 가능한 고 휘도 발광 디바이스들의 제조에서 현재 관심 있는 재료 시스템들은 3 - 5 족의 반도체들, 특히, 3족 질화물 재료들이라고도 언급되는, 갈륨, 알루미늄, 인듐 및 질소의 이원, 삼원 및 사원의 합금을 포함한다. 전형적으로, 3족 질화물 발광 디바이스들은 MOCVD(metal-organic chemical vapor deposition), MBE(molecular beam epitaxy) 또는 다른 에피택셜 기술들에 의해 적절한 기판 상에 상이한 조성들 및 도펀트 농도들의 반도체 층들의 스택(stack)을 에피택셜 방식으로(epitaxially) 성장시킴으로써 제작된다. 스택은 기판 상에 형성된, 예를 들어, Si로 도핑된 하나 이상의 n-타입 층들, n-타입 층 또는 층들 상에 형성된 활성 영역 내의 하나 이상의 발광 층들 및 활성 영역 상에 형성된, 예를 들어, Mg로 도핑된 하나 이상의 p-타입 층들을 종종 포함한다. 전기 접촉부들은 n-타입 및 p-타입 영역들 상에 형성된다. 3족 질화물 디바이스들은 반전(inverted) 디바이스 또는 플립 칩(flip chip) 디바이스로서 종종 형성되며, 이러한 디바이스에서 n-타입 및 p-타입 접촉부 양쪽 모두는 반도체 구조체의 같은 면에 형성되고, 광은 접촉부들의 반대쪽의 반도체 구조체의 면에서 추출된다.
3족 질화물 기판들은 일반적으로 비싸고 광범위하게 이용 가능하지 않아서, 3족 질화물 디바이스들은 사파이어 또는 SiC 기판들 상에 종종 성장된다. 사파이어와 SiC는 그들 상에서 성장한 3족 질화물 층들과는 다른 격자 상수(lattice constant)들을 가져, 3족 질화물 디바이스 층들에서, 뒤떨어진 성능 및 신뢰성 문제를 일으키는 변형(strain) 및 결정 결함들을 야기하기 때문에, 그러한 비-3족 질화물 기판들은 최상인 것은 아니다.
디바이스의 발광 층의 격자 상수에 더 밀접하게 잘 맞는 격자 상수를 가질 수 있는 혼합물 기판이 도 1에 도시되고, 참조로서 본 명세서에 통합된 US 2007/0072324에 설명된다. 기판(10)은 호스트(host) 기판(12), 시드(seed) 층(16) 및 호스트(12)를 시드(16)에 접착시키는 본딩(bonding) 층(14)을 포함한다. 기판(10)의 각각의 층들은 디바이스 내의 반도체 층들을 성장시키기 위해 요구되는 공정 조건들을 견딜 수 있는 재료들로부터 형성된다. 디바이스 층(18)들은 시드 층(16) 위에 성장된다. 본딩 층(14)은 디바이스 층들(18)을 침범하지 않는 에치(etch)에 의해 에칭될 수 있는 재료로 형성된 릴리스 층(release layer)일 수 있으며, 따라서 호스트 기판(12)으로부터 디바이스 층들(18) 및 시드 층(16)을 릴리스할 수 있다. 시드 층(16)에 인접하는 층의 조성은 그것의 격자 상수 또는 다른 특성들에 대해 및/또는 시드 층(16)의 재료 상에서 핵이 되는 그것의 능력에 대해 선택될 수 있다. 일 예시에서, 호스트(12)는 사파이어이고, 시드 층(16)은 InGaN이다.
혼합물 기판 상에서 성장된 디바이스는 두꺼운 InGaN 영역을 필요로 할 수 있다. InGaN 층들과 다른 재료의 층들 사이에서 교대로 일어나는 구조체를 3족 질화물 디바이스에 포함시키는 것이 본 발명의 목적이다. 구조체는 두꺼운 InGaN 영역으로서의 역할을 하고, 다른 물질의 층들은 InGaN 층들의 피트들을 채울 수 있다.
본 발명의 실시예들에서, 디바이스는 n-타입 영역과 p-타입 영역 사이에 배치된 3족 질화물 발광 층 및 n-타입 영역과 p-타입 영역 중 하나 내에 배치된 복수의 층 쌍들을 포함하는 반도체 구조체를 포함한다. 각각의 층 쌍은 InGaN 층 및 InGaN 층과 직접 접촉 상태에 있는 피트-충전(pit-filling) 층을 포함한다. 피트-충전 층은 InGaN 층 내에 형성된 피트들을 채울 수 있다.
도 1은 혼합물 기판에서 성장된 3족 질화물 디바이스 층들을 도시한다.
도 2는 본 발명의 실시예들에 따른 디바이스 내의 층들을 도시한다.
도 3은 마운트에 부착되는 플립 칩 3족 질화물 디바이스를 도시한다.
여기에 사용된 것과 같이, "면내(in-plane)" 격자 상수는 디바이스 내의 층의 실제 격자 상수를 언급하고, "벌크(bulk)" 격자 상수는 주어진 조성의 완화된, 프리 스탠딩(free-standing) 재료의 격자 상수를 언급한다. 층의 변형의 양은 공식(1)에서 정의된다.
Figure pct00001
(1)
공식(1)에서의 변형(strain) ε은 양수이거나 음수, 즉 ε>0 또는 ε<0 일 수 있다는 것을 기억하라. 변형되지 않은 막에서는, ain - plain=abulk이고, 따라서 공식(1)에서 ε=0 이다. ε>0 인 막은 장력 변형 하에 또는 장력 하에 있다고 일컬어지지만, ε<0 인 필름은 압축 변형 하에 또는 압축하에 있다고 일컬어 진다. 장력 변형의 예들은 변형되지 않은 GaN 상에 성장한 변형된 AlGaN 필름 또는 변형되지 않은 InGaN 상에 성장한 변형된 GaN 필름을 포함한다. 두 가지 모두의 경우에서, 변형된 필름은 그가 성장된 변형되지 않은 층의 벌크 격자 상수보다 더 작은 벌크 격자 상수를 가지며, 따라서, 변형된 필름의 면내 격자 상수는, 변형되지 않은 층의 면내 격자 상수에 맞도록 증가하여, 공식(1)에서 ε>0을 제공하며, 그에 따라 필름이 장력 하에 있다고 일컬어진다. 압축 변형의 예시들은 변형되지 않은 GaN에서 성장한 변형된 InGaN 필름 또는 변형되지 않은 AlGaN 위에 성장한 변형된 GaN 필름을 포함한다. 두 가지 모두의 경우에서, 변형된 필름은 변형되지 않은 층(그 위에서 성장함)의 벌크 격자 상수보다 더 큰 벌크 격자 상수를 가지며, 따라서, 변형된 필름의 면내 격자 상수는 변형되지 않은 층의 면내 격자 상수에 맞도록 감소하여, 공식(1)에서 ε<0을 제공하며, 그에 따라 필름이 압축하에 있다고 일컬어진다.
사파이어 기판 상에 성장한 종래의 3족 질화물 디바이스에서, 통상적으로 기판 가까이에(즉, 기판상에 직접적으로, 또는 기판상에 첫번째로 성장한 하나 이상의 핵형성(nucleation) 층 또는 버퍼(buffer) 층들위에) 성장한 GaN 층은 그 위에 성장한 발광 층에 대한 면내 격자 상수를 설정한다. GaN은 발광 영역의 InGaN 발광 층들보다 더 작은 벌크 격자 상수를 가진다. 따라서, 종래 디바이스의 InGaN 발광 층들은 압축 변형 하에 있으며, 이는 발광 층들의 두께 및 발광 층에 통합될 수 있는 InN의 양을 제한할 수 있으며, 이는 방출 파장을 제한할 수 있다.
발광 층들의 면내 격자 상수를 설정하는 층의 격자 상수를 증가시킴으로써 발광 층들의 압축 변형을 감소시키는 다양한 방법들이 제안되었다. 두 개의 예시들은, 참조로서 여기에 통합되는 US 7,534,638에 설명된 바와 같은 사파이어 위에 성장한 변형-감소 템플릿들(templates) 및 위에서 설명된 혼합물 기판이다. 변형-감소 템플릿 디바이스들 및 혼합물 기판들에서 성장한 디바이스들 모두에서, 발광 층들의 면내 격자 상수를 설정하는 층(여기서는 "격자 상수 설정 층(lattice constant setting layer)"으로서 언급됨)은 InGaN일 수 있다.
InGaN의 성장 조건들은 때때로 InGaN 층의 표면 상에 피트들이 형성되도록 한다. 고 밀도의 큰 피트들은 발광층에서 이질(inhomogeneous)의 InN 조성을 유발할 수 있고, 발광 층 내의 불순물들의 조성을 증가시킬 수 있으며, 이는 뒤떨어진 디바이스 성능 및 신뢰성 문제들을 야기할 수 있다. 피트들과 연관된 문제들은, InGaN 층의 두께 및/또는 InGaN 층의 InN 조성이 증가함에 따라 증가할 수 있다.
InGaN 격자 상수 설정 층을 갖는 디바이스에서, 일반적으로 두꺼운 GaN 층들은 InGaN 격자 상수 설정 층 위에 성장되지 않는데, 이는 InGaN 격자 상수 설정 층 위에 성장된 두꺼운 GaN 층들이 장력 하에 있을 수 있고, 따라서, 깨짐에 영향을 받기가 쉽기 때문이다. 결과적으로, 때때로 n-접촉부는 n-타입 GaN 층에서 보다는 n-타입 InGaN 층 위에 형성된다. 특히 플립 칩 디바이스에서, n-타입 InGaN 층은 디바이스 설계에 대해 충분한 측면 전류 확산을 제공하기에 충분하도록 두꺼워야한다. 측면 전류 확산을 제공하기에 충분히 큰 두께에서, InGaN 층은 고 밀도의 큰 피트들을 가질 수 있으며, 이는 위에서 설명된 뒤떨어진 디바이스 성능 및 신뢰성 문제를 유발할 수 있다.
본 발명의 실시예들에서, 피트들의 크기 및 밀도는 3족 질화물 디바이스에 피트-충전 구조체(pit- filling structure)를 포함함으로써 제어된다. 피트-충전 구조체는 InGaN과 InGaN 층들에서 형성된 피트들을 채우는 조건들 하에서 성장된 재료의 교대하는 층들을 포함한다.
도 2는 본 발명의 실시예들에 따른 디바이스의 층들을 도시한다. 반도체 층들은, 예를 들어, 혼합물 기판 또는 사파이어 기판 상에서 형성된 변형-감소 템플릿일 수 있는 구조체(30) 위에 성장된다. InGaN 격자 상수 설정 층(20a)이 구조체(30) 위에 성장된다. 피트-충전 층(22a)이 격자 상수 설정 층(20a) 위에 성장된다. InGaN 층에 이어지는 피트-충전 층의 순서는 수회 반복될 수 있다. 예를 들어, 도 2에 도시된 구조체에서, 세 개의 InGaN 층들(20a, 20b 및 20c) 및 세 개의 피트-충전 층들(22a, 22b 및 22c)이 도시된다. 몇몇 실시예들에서는 2 내지 50 사이의 층 쌍들이 포함되며; 몇몇 실시예들에서는 5 내지 25 사이의 층 쌍들이 포함된다.
피트-충전 층들(22a, 22b 및 22c)은 InGaN 층들(20a, 20b 및 20c)과는 다른 조성을 가진다. 피트-충전 층들은, 예를 들어, 알루미늄 함유 층들, GaN, AlGaN, AlInN 또는 AlInGaN 일 수 있다. 디바이스의 모든 피트-충전 층들은, 필요하지는 않지만, 같은 조성을 가질 수 있다. 유사하게는, 디바이스의 모든 InGaN 층들은, 필요하지는 않지만, 같은 조성을 가질 수 있다. InGaN 층들은, 몇몇 실시예들에서는 1% 내지 15% 사이의, 몇몇 실시예들에서는 3% 내지 10% 사이의, 몇몇 실시예들에서는 6%의 InN 조성을 가질 수 있다. AlGaN, AlInN 또는 AlInGaN 피트-충전 층들은, 몇몇 실시예들에서는 0% 초과 내지 10% 사이의, 몇몇 실시예들에서는 3% 내지 10% 사이의, 몇몇 실시예들에서는 6% 내지 8% 사이의 및 몇몇 실시예들에서는 1% 내지 5% 사이의 AlN 조성을 가질 수 있다.
InGaN 층들(20a, 20b 및 20c)은 각각, 예를 들어, 100 내지 500 nm 사이의 두께일 수 있다. InGaN 층들의 두께는 고 밀도의 큰 피트들의 형성을 피하기에 충분히 얇은 두께로 선택된다. 피트-충전 층들(22a, 22b 및 22c)은 각각, 예를 들어, 몇몇 실시예들에서는 10nm 내지 50nm 사이의 두께 및 몇몇 실시예들에서는 10nm 내지 30nm 사이의 두께일 수 있다. 피트-충전 층들의 두께는 하부의 InGaN 층 내의 피트들을 적어도 부분적으로 채우기에 충분히 두꺼운 두께로 선택된다. 디바이스의 모든 피트-충전 층들은, 필요하지는 않지만, 같은 두께를 가질 수 있다. 디바이스의 모든 InGaN 층들은, 필요하지는 않지만, 같은 두께를 가질 수 있다. InGaN 층들의 표면 상에 존재하는 피트들은 InGaN 층들 간에 피트-충전 층들을 삽입함으로써 점차적으로 채워진다. 따라서, 활성 영역(26)에 더 가까운 InGaN 층들은 구조체(30)에 더 가까운 InGaN 층들보다 더 적고 더 얕은 피트들을 가질 수 있다. 몇몇 실시예들에서, 피트-충전 층들은 장력 하에 있을 수 있다. 그러한 실시예들에서, 피트-충전 층들은 깨짐을 피하기에 충분하도록 얇게 유지된다.
피트-충전 층들은 InGaN 층들과는 다른 성장 조건들 하에서 성장될 수 있다. 예를 들어, 압력, 온도, NH3 흐름율 및 캐리어 가스의 형태와 같은, 피트 필링 층들의 성장 조건들은 피트들의 채움을 만족시키도록 선택될 수 있다. 예를 들어, 피트-충전 층들은, InGaN 층들의 성장 조건들과 비교할 때, 증가된 온도 하에서, 증가된 암모니아 농도 하에서 및/또는 느린 성장률로 성장될 수 있다. InGaN 층들 및 피트-충전 층들 양쪽 모두, 높은 온도에서 성장된 고품질의 실질적으로 단결정인 층들(single crystal layers)이다. 피트 필링 층들은, 몇몇 실시예들에서는 900℃ 보다 훨씬 더 높은 온도에서, 몇몇 실시예들에서는 1000℃보다 훨씬 더 높은 온도에서, 몇몇 실시예들에서는 1020℃ 내지 1060℃ 사이의 온도에서 및 몇몇 실시예들에서는 920℃ 내지 1040℃ 사이의 온도에서 성장된다. 예를 들어, AlGaN 피트-충전 층들은 920℃ 내지 1040℃ 사이의 온도에서 성장되며; GaN 피트-충전 층들은 1020℃ 내지 1060℃ 사이의 온도에서 성장된다. 몇몇 실시예들에서, InGaN 층들 및 피트-충전 층들 양쪽 모두는 n-타입, 예들 들어, Si로 도핑된다.
n-타입 영역(24)이 마지막 피트-충전 층(22c) 위에 성장된다. n-타입 영역(24)은, 예를 들어, n-타입일 수 있거나 의도적으로 도핑되지 않은 준비 층들(preparation layers), 성장 기판의 추후 해제(release) 또는 기판 제거 후에 반도체 구조체의 박형화를 촉진시키도록 고안된 릴리스 층들(release layers) 및 발광 영역이 효율적으로 광을 방출하기 위해 소망하는 특정한 광학적 또는 전기적 특성들에 대해 고안된 n-타입 또는 심지어 p-타입 디바이스를 포함하는, 다른 조성들 및 도펀트 농도의 다중 층을 포함할 수 있다. 예를 들어, n-타입 영역(24)은 단일 n-타입 InGaN 층일 수 있다.
활성 영역(26)의 n측 상의 반도체 구조체(25)는 InGaN 층들(도 2에서 도시된 디바이스의 20a, 20b 및 20c), 피트-충전 층들(도 2에서 도시된 디바이스의 22a, 22b 및 22c) 및 n-타입 영역(24)을 포함한다. n-구조체(25)의 전체 두께는, 예를 들어, 몇몇 실시예들에서는 적어도 500nm, 몇몇 실시예들에서는 1000nm 내지 5000nm 사이, 몇몇 실시예들에서는 1500nm 내지 2500nm 사이, 및 몇몇 실시예들에서는 2000nm 일 수 있다. 전체 두께는 n-구조체에서 전류가 측면으로 얼마나 멀리 퍼져야하는가에 달려있다: 더 먼 전류 확산 거리는 더 두꺼운 n-구조체를 필요로 할 수 있다.
발광 또는 활성 영역(26)이 n-타입 영역(24) 위에 성장된다. 적절한 발광 영역들의 예시들은 단일의 두껍거나 얇은 발광 층, 또는 배리어 층들(barrier layers)에 의해 분리된 다수의 얇거나 두꺼운 양자 우물 발광 층들을 포함하는 다중 양자 우물 발광 영역(multiple quantum well light emitting region)을 포함한다. 예를 들어, 다중 양자 우물 발광 영역은, 각각 100Å 또는 그 이하의 두께를 갖는 배리어들에 의해 분리된, 각각 25Å 또는 그 이하의 두께를 갖는 다수의 발광 층들을 포함할 수 있다. 몇몇 실시예들에서, 디바이스의 각각의 발광 층들의 두께는 50Å보다 두껍다.
p-타입 영역(28)이 발광 영역(26) 위에 성장된다. n-타입 영역과 마찬가지로, p-타입 영역은, 의도적으로 도핑되지 않은 층들 또는 n-타입 층들을 포함하는, 다른 조성, 두께 및 도펀트 농도의 다수의 층을 포함할 수 있다. 또한, p-타입 영역(28)은 교대하는 InGaN 층들 및 피트-충전 층들의 피트-충전 구조체를 포함할 수 있다. p-타입 영역(28)의 피트-충전 구조체는 p-타입, 예를 들어, Mg로 도핑될 수 있다.
도 3은 마운트(40)에 접속된 LED(42)를 도시한다. p-타입 영역(28)(도 2) 상에 p-접촉부(48)을 형성하기 전 또는 형성한 후에, n-타입 영역의 부분들은 p-타입 영역 및 발광 영역의 부분들을 에칭함으로써 노출된다. 격자 상수 설정 층(20a), p-타입 영역(28) 및 도 2에서 도시된 그 사이의 모든 층들을 포함하는 반도체 구조체는 도 3의 구조체(44)에 의해 나타내어 진다. n-접촉부(46)은 n-타입 영역의 노출된 부분들 상에서 형성된다.
LED(42)는 n 상호 접촉부 및 p 상호 접촉부(56, 58)에 의해 마운트(40)에 본딩된다. 상호 접촉부들(56, 58)은 땜납 또는 다른 금속들과 같은 임의의 적절한 재료일 수 있고, 재료들의 다중 층들을 포함할 수 있다. 몇몇 실시예들에서, 상호 접촉부들은 적어도 하나의 금(gold) 층을 포함하고, LED(42)와 마운트(40) 간의 접착은 초음파 본딩에 의해 형성된다.
초음파 본딩 중에, LED 다이(die)(42)는 마운트(40) 상에 위치된다. 본드 헤드는 LED 다이의 상면, 때때로 사파이어 상에서 성장된 3족 질화물 디바이스의 경우에는 사파이어 성장 기판의 상면에 위치된다. 본드 헤드는 초음파 트랜듀서(ultrasonic transducer)에 접속된다. 초음파 트랜듀서는, 예를 들어, PZT(lead zirconate titanate) 층들의 스택(stack)일 수 있다. 시스템이 배수적으로 공진하도록 유도하는 주파수(때때로 수십 또는 수백 kHZ 단위의 주파수)에서 트랜듀서에 전압이 인가되었을 때, 트랜듀서는 진동하기 시작하며, 이는 또한 본드 헤드 및 LED 다이를, 때때로 마이크로미터 정도의 진폭으로 진동하게 한다. 진동은 LED(42) 상의 구조체의 금속 격자 내의 원자들이 마운트(40) 상의 구조체와 뒤섞이도록 하며, 이는 야금학적으로(metallurgically) 계속적인 접합을 야기한다. 본딩 중에 열 및/또는 압력이 부가될 수 있다.
마운트(40)에 LED 다이(42)를 본딩한 후에, 반도체 층들이 성장한 구조체(30)의 전부 또는 일부는 제거되는 특정한 구조체에 적절한 임의의 기술에 의해 제거될 수 있다. 예를 들어, 도 1에 도시된 혼합물 기판의 호스트(12)는 도 1의 본딩 층(14)을 에칭함으로써 또는 임의의 다른 적절한 기술에 의해 제거될 수 있다. 도 1에 도시된 시드 층(16)은, 예를 들어, 디바이스에 남거나 또는 에칭에 의해 제거될 수 있다. 변형-감소 템플릿이 성장된 사파이어 기판은, 예를 들어, 레이저 리프트 오프(laser lift off)에 의해 제거될 수 있다. 변형-감소 템플릿은 디바이스에 남거나 제거될 수 있다. 구조체(30)의 전부 또는 일부를 제거한 후에, 남아 있는 반도체 구조체는, 예를 들어, 광전기 화학 에칭에 의해 박형화되며, 및/또는 표면은 거칠어 지거나, 예를 들어, 광 결정 구조로 패턴화될 수 있다. 기판 제거 이후에 렌즈, 파장 변환 물질 또는 이 분야에서 공지된 다른 구조체는 LED(42) 상에 배치될 수 있다.
본 발명을 자세히 설명하면서, 본 분야의 숙련자들은, 주어진 현재의 명세서에서, 여기에 설명된 발명의 관념의 정신을 벗어남이 없이 본 발명에 변경들이 만들어질 수 있다는 것을 이해할 것이다. 따라서, 본 발명의 범주가 도시되고 설명된 특정한 실시예들에 국한되는 것으로 의도되지는 않는다.

Claims (16)

  1. 반도체 구조체를 포함하는 디바이스로서,
    상기 반도체 구조체는
    n-타입 영역과 p-타입 영역 사이에 배치된 3족 질화물 발광 층; 및
    상기 n-타입 영역 및 상기 p-타입 영역 중 하나의 영역 내에 배치된 복수의 층 쌍을 포함하고,
    각각의 층 쌍은,
    InGaN 층; 및
    상기 InGaN 층과 직접 접촉하는 피트-충전 층(pit-filling layer)
    을 포함하고,
    상기 피트-충전 층은 GaN, AlGaN, AlInGaN 및 AlInN 중 하나인 디바이스.
  2. 제1항에 있어서, 각각의 피트-충전 층은 GaN인 디바이스.
  3. 제1항에 있어서, 각각의 피트-충전 층은 AlGaN인 디바이스.
  4. 제3항에 있어서, 각각의 피트-충전 층은 3% 내지 10%의 AlN 조성을 가지는 디바이스.
  5. 제1항에 있어서, 각각의 피트-충전 층은 AlInGaN인 디바이스.
  6. 제5항에 있어서, 각각의 피트-충전 층은 3% 내지 10%의 AlN 조성을 가지는 디바이스.
  7. 제1항에 있어서, 각각의 InGaN 층은 3% 내지 10%의 InN 조성을 가지는 디바이스.
  8. 제1항에 있어서, 각각의 InGaN 층은 100nm 내지 500nm의 두께를 가지는 디바이스.
  9. 제1항에 있어서, 각각의 피트-충전 층은 10nm 내지 50nm의 두께를 가지는 디바이스.
  10. 제1항에 있어서, 상기 층 쌍들 중 하나의 층 쌍 내의 상기 InGaN 층의 상면에 배치된 복수의 피트들을 더 포함하며, 상기 InGaN 층의 상면의 상기 복수의 피트들의 크기는 상기 같은 층 쌍 내의 상기 피트-충전 층의 상면에 배치된 복수의 피트들의 크기보다 큰 디바이스.
  11. 제1항에 있어서, 반도체 구조체에 2 내지 50개의 층 쌍들이 포함되는 디바이스.
  12. 제1항에 있어서, 상기 발광 층의 일부 및 상기 p-타입 영역의 일부가 상기 n-타입 영역의 부분들을 노출시키도록 제거되며,
    상기 디바이스는
    상기 p-타입 영역에 배치된 제1 금속 접촉부; 및
    상기 n-타입 영역에 배치된 제2 금속 접촉부
    를 더 포함하며, 상기 제1 금속 접촉부 및 상기 제2 금속 접촉부는 상기 반도체 구조체의 같은 면에 배치된 디바이스.
  13. 제1항에 있어서, 각각의 피트-충전 층은 실질적으로 단결정의 층(single crystal layer)인 디바이스.
  14. n-타입 영역과 p-타입 영역 사이에 배치된 3족 질화물 발광 층; 및
    상기 n-타입 영역 및 상기 p-타입 영역 중 하나 내에 배치된 복수의 층 쌍을 포함하는 반도체 구조체를 성장시키는 단계를 포함하고,
    각각의 층 쌍은,
    InGaN 층; 및
    상기 InGaN 층과 직접 접촉하는 피트-충전 층(pit-filling layer)
    을 포함하고,
    상기 피트-충전 층은 GaN, AlGaN, AlInGaN 및 AlInN 중 하나인 방법.
  15. 제14항에 있어서, 900℃ 보다 높은 온도에서 각각의 피트-충전 층을 성장시키는 단계를 더 포함하는 방법.
  16. 제14항에 있어서, 920℃ 내지 1060℃의 온도에서 각각의 피트-충전 층을 성장시키는 단계를 더 포함하는 방법.
KR20127002546A 2009-06-30 2010-05-27 3족 질화물 디바이스 내의 피트 형성 제어 KR20120093819A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US12/495,258 2009-06-30
US12/495,258 US8183577B2 (en) 2009-06-30 2009-06-30 Controlling pit formation in a III-nitride device

Related Child Applications (1)

Application Number Title Priority Date Filing Date
KR1020177008685A Division KR102059247B1 (ko) 2009-06-30 2010-05-27 3족 질화물 디바이스 내의 피트 형성 제어

Publications (1)

Publication Number Publication Date
KR20120093819A true KR20120093819A (ko) 2012-08-23

Family

ID=42668916

Family Applications (2)

Application Number Title Priority Date Filing Date
KR1020177008685A KR102059247B1 (ko) 2009-06-30 2010-05-27 3족 질화물 디바이스 내의 피트 형성 제어
KR20127002546A KR20120093819A (ko) 2009-06-30 2010-05-27 3족 질화물 디바이스 내의 피트 형성 제어

Family Applications Before (1)

Application Number Title Priority Date Filing Date
KR1020177008685A KR102059247B1 (ko) 2009-06-30 2010-05-27 3족 질화물 디바이스 내의 피트 형성 제어

Country Status (7)

Country Link
US (2) US8183577B2 (ko)
EP (1) EP2449604B1 (ko)
JP (1) JP5848245B2 (ko)
KR (2) KR102059247B1 (ko)
CN (1) CN102473796B (ko)
TW (2) TWI515918B (ko)
WO (1) WO2011001307A1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101992364B1 (ko) * 2012-12-05 2019-06-24 엘지이노텍 주식회사 발광 소자
KR102142709B1 (ko) * 2013-12-05 2020-08-07 엘지이노텍 주식회사 발광 소자 및 이를 구비한 조명 장치
KR102119836B1 (ko) * 2014-01-23 2020-06-05 엘지이노텍 주식회사 발광소자 및 이를 구비하는 조명 시스템

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3717196B2 (ja) 1994-07-19 2005-11-16 豊田合成株式会社 発光素子
US6121634A (en) * 1997-02-21 2000-09-19 Kabushiki Kaisha Toshiba Nitride semiconductor light emitting device and its manufacturing method
TW398084B (en) 1998-06-05 2000-07-11 Hewlett Packard Co Multilayered indium-containing nitride buffer layer for nitride epitaxy
JP2000261035A (ja) * 1999-03-12 2000-09-22 Toyoda Gosei Co Ltd ＧａＮ系の半導体素子
JP2002540618A (ja) * 1999-03-26 2002-11-26 松下電器産業株式会社 歪補償層を有する半導体構造及び製造方法
JP3583375B2 (ja) * 2001-03-02 2004-11-04 三菱電線工業株式会社 ＧａＮ系半導体基材およびその製造方法
CN1505843B (zh) 2001-06-15 2010-05-05 克里公司 在SiC衬底上形成的GaN基LED
JP2005317823A (ja) * 2004-04-30 2005-11-10 Nitride Semiconductor Co Ltd 窒化ガリウム系発光装置
JP2005322722A (ja) 2004-05-07 2005-11-17 Korai Kagi Kofun Yugenkoshi 発光ダイオード
US7446345B2 (en) * 2005-04-29 2008-11-04 Cree, Inc. Light emitting devices with active layers that extend into opened pits
JP2005340860A (ja) * 2005-08-12 2005-12-08 Toshiba Electronic Engineering Corp 半導体発光素子
US8334155B2 (en) * 2005-09-27 2012-12-18 Philips Lumileds Lighting Company Llc Substrate for growing a III-V light emitting device
US7534638B2 (en) * 2006-12-22 2009-05-19 Philips Lumiled Lighting Co., Llc III-nitride light emitting devices grown on templates to reduce strain
JP2008288538A (ja) * 2007-05-15 2008-11-27 Philips Lumileds Lightng Co Llc ＩＩＩ族窒化物発光デバイスのためのｐ型層
WO2009039402A1 (en) 2007-09-19 2009-03-26 The Regents Of The University Of California (al,in,ga,b)n device structures on a patterned substrate

Also Published As

Publication number Publication date
TWI649897B (zh) 2019-02-01
TW201117417A (en) 2011-05-16
US20120205691A1 (en) 2012-08-16
US9012250B2 (en) 2015-04-21
TWI515918B (zh) 2016-01-01
JP5848245B2 (ja) 2016-01-27
US20100327256A1 (en) 2010-12-30
US8183577B2 (en) 2012-05-22
JP2012532437A (ja) 2012-12-13
KR20170039312A (ko) 2017-04-10
TW201611331A (zh) 2016-03-16
EP2449604A1 (en) 2012-05-09
CN102473796B (zh) 2015-07-22
EP2449604B1 (en) 2017-11-29
CN102473796A (zh) 2012-05-23
WO2011001307A1 (en) 2011-01-06
KR102059247B1 (ko) 2020-02-11

Similar Documents

Publication Publication Date Title
US8106403B2 (en) III-nitride light emitting device incorporation boron
KR101783796B1 (ko) 복합 기판의 형성 및 복합 기판 상 ⅲ-ⅴ족 발광 장치 성장 방법
KR20100046241A (ko) 에지 전위 템플릿 상에 성장된 ⅲ-질화물 디바이스
US20120264248A1 (en) Iii-nitride light emitting device with curvature control layer
TW200901519A (en) Semiconductor light emitting device including oxide layer
US8945975B2 (en) Light emitting device grown on a relaxed layer
KR102059247B1 (ko) 3족 질화물 디바이스 내의 피트 형성 제어
KR101810711B1 (ko) 반도체 소자를 성장시키기 위한 복합 성장 기판
US11335839B2 (en) Group III nitride semiconductor light emitting diode, and method for producing same

Legal Events

Date Code Title Description
AMND Amendment
A201 Request for examination
AMND Amendment
E601 Decision to refuse application
AMND Amendment
J201 Request for trial against refusal decision
J301 Trial decision

Free format text: TRIAL NUMBER: 2017101001536; TRIAL DECISION FOR APPEAL AGAINST DECISION TO DECLINE REFUSAL REQUESTED 20170329

Effective date: 20190225