KR20100046241A - 에지 전위 템플릿 상에 성장된 ⅲ-질화물 디바이스 - Google Patents

에지 전위 템플릿 상에 성장된 ⅲ-질화물 디바이스 Download PDF

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패트릭 그릴로트
린다 티. 로마노
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코닌클리즈케 필립스 일렉트로닉스 엔.브이.
필립스 루미리즈 라이팅 캄파니 엘엘씨
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Abstract

반도체 발광 디바이스는 n-형 영역(71)과 p-형 영역(73) 사이에 배치된 발광 층(72)을 포함하는 우르차이트 Ⅲ-질화물 반도체 구조를 포함한다. 템플릿 층(18) 및 전위 구부러짐 층(20)은 상기 발광 층 이전에 성장된다. 상기 템플릿 층(18)은 상기 템플릿 층 내의 전위들 중 적어도 70%가 에지 전위들(29, 30, 31, 32)이도록 성장된다. 상기 템플릿 층 내의 상기 에지 전위들(29, 30, 31, 32) 중 적어도 일부는 상기 전위 구부러짐 층 안으로 연속된다. 상기 전위 구부러짐 층(20)은 상기 템플릿 층(18)과는 다른 크기의 스트레인을 갖도록 성장된다. 상기 템플릿 층(18)과 상기 전위 구부러짐 층(20) 사이의 계면에서의 스트레인의 변화는 상기 템플릿 층 내의 상기 에지 전위들(29, 30, 31, 32) 중 적어도 일부가 상기 전위 구부러짐 층에서 상이한 방위로 구부러지게 한다. 상기 구부러진 에지 전위들(33) 위쪽에 성장된 반도체 재료는 감소된 스트레인을 나타낼 수 있다.

Description

에지 전위 템플릿 상에 성장된 Ⅲ-질화물 디바이스{Ⅲ-NITRIDE DEVICE GROWN ON EDGE-DISLOCATION TEMPLATE}
본 발명은 반도체 발광 디바이스들에 대한 성장 기법들 및 디바이스 구조들에 관한 것이다.
LED들(light emitting diodes), RCLED들(resonant cavity light emitting diodes), VCSEL들(vertical cavity laser diodes), 및 에지 방출 레이저들(edge emitting lasers)을 포함하는 반도체 발광 디바이스들은 현재 이용가능한 가장 효율적인 광원들 중 하나이다. UV, 가시, 및 아마 적외선 스펙트럼에 걸쳐 동작할 수 있는 고휘도 발광 디바이스들의 제조에서 현재 중요한 재료 시스템들은 Ⅲ-Ⅴ족 반도체들, 특히, Ⅲ-질화물 재료들로서도 칭해지는, 갈륨, 알루미늄, 인듐 및 질소의 2원, 3원, 및 4원 합금들을 포함한다. 일반적으로, Ⅲ-질화물 발광 디바이스들은 사파이어, 탄화 실리콘, Ⅲ-질화물, 또는 다른 적합한 기판 상에 상이한 조성들 및 도펀트 농도들의 반도체 층들의 스택을 MOCVD(metal-organic chemical vapor deposition), MBE(molecular beam epitaxy), 또는 다른 에피택셜(epitaxial) 기법들에 의해 에피택셜하게 성장시킴으로써 제조된다. 상기 스택은 종종 기판 위에 형성된, 예를 들면, Si로 도핑된 하나 이상의 n-형 층, 상기 n-형 층 또는 층들 위에 형성된 활성 영역(active region) 내의 하나 이상의 발광 층, 및 상기 활성 영역 위에 형성된, 예를 들면, Mg로 도핑된 하나 이상의 p-형 층을 포함한다. 전기적 콘택트들은 상기 n-형 및 p-형 영역 상에 형성된다. 이들 Ⅲ-질화물 재료들은 다른 광전자, 및 또한 FET들(field effect transistors) 및 검출기들과 같은 전자 디바이스들에 대해서도 중요하다.
[개요]
본 발명의 실시예들에 따르면, 반도체 발광 디바이스는 n-형 영역과 p-형 영역 사이에 배치된 발광 층을 포함하는 우르차이트(wurtzite) Ⅲ-질화물 반도체 구조를 포함한다. 템플릿 층 및 전위 구부러짐 층(dislocation bending layer)이 발광 층 이전에 성장된다. 상기 템플릿 층은 상기 템플릿 층 내의 전위들 중 적어도 70%가 에지 전위들(edge dislocations)이도록 성장된다. 상기 템플릿 층 내의 상기 에지 전위들 중 적어도 일부는 상기 전위 구부러짐 층으로 연속된다. 상기 전위 구부러짐 층은 상기 템플릿 층과는 다른 크기의 스트레인(strain)을 갖도록 성장된다. 상기 템플릿 층과 상기 전위 구부러짐 층 사이의 계면에서의 스트레인의 변화는 상기 템플릿 층 내의 상기 에지 전위들 중 적어도 일부가 상기 전위 구부러짐 층에서 상이한 방위로 구부러지게 한다. 상기 구부러진 에지 전위들 위쪽에 성장된 반도체 재료는 감소된 스트레인을 나타낼 수 있다.
도 1은 본 발명의 실시예들에 따른, 에지-전위 템플릿을 포함하는 반도체 구조의 단면도.
도 2는 사파이어와 같은 우르차이트 구조의 몇몇 주 결정학적 평면들을 나타내는 도면.
도 3은 성장 기판이 제거된 플립 칩 발광 디바이스(flip chip light emitting device)의 일부를 나타내는 도면.
도 4는 우르차이트 결정 내의 스크류(screw), 에지(edge), 및 혼합(mixed) 전위들을 나타내는 도면.
도 5는 패키징된 발광 디바이스의 분해도.
반도체 발광 디바이스의 성능은, 디바이스에 공급된 전자 당 디바이스로부터 추출된 광자들의 수를 측정하는, 외부 양자 효율을 측정함으로써 측정될 수 있다. 종래의 Ⅲ-질화물 발광 디바이스에 인가된 전류 밀도가 증가할 때, 디바이스의 외부 양자 효율은 초기에는 증가하고, 그 후 감소한다. 전류 밀도가 영(0)을 지나 증가할 때, 외부 양자 효율은 증가하여, 주어진 전류 밀도에서(예를 들면, 일부 디바이스들에 대해서 약 10 A/㎠에서) 피크에 도달한다. 전류 밀도가 피크를 넘어 증가할 때, 외부 양자 효율을 초기에는 빨리 떨어지고, 그 후 (예를 들면, 일부 디바이스들에 대해서 200 A/㎠를 넘는) 더 높은 전류 밀도에서는 느리게 감소한다. 디바이스의 양자 효율은 또한 발광 영역 내의 InN 조성이 증가할 때 그리고 방출된 광의 파장이 증가할 때 감소한다.
천연 Ⅲ-질화물 성장 기판들은 일반적으로 비싸고, 널리 이용가능하지 않고, 상업용 디바이스들의 성장에 대해서 비실용적이기 때문에, Ⅲ-질화물 디바이스들은 종종 사파이어(Al2O3) 또는 SiC 기판들 상에 성장된다. 그러한 비-천연 기판들은 상기 기판 상에 성장된 상기 Ⅲ-질화물 디바이스 층들과는 다른 격자 상수들, 다른 열팽창 계수들, 및 상기 디바이스 층들과는 다른 화학적 및 구조적 특성들을 가져서, 상기 Ⅲ-질화물 디바이스 층들 내의 스트레인을 발생시킨다. 상기 디바이스 층들 내의, 특히 발광 층 내의 스트레인은 전류 밀도가 증가할 때 양자 효율의 감소의 한 가지 원인일 수 있다.
본원에서 이용되는 것으로서, "면내(in-plane)" 격자 상수는 디바이스 내의 층의 실제 격자 상수를 칭하고, "이완된(relaxed)" 또는 "벌크(bulk)" 격자 상수는 주어진 조성의 이완된, 자립(free-standing) 재료의 격자 상수를 칭한다. 층 내의 스트레인의 양은 이하의 수학식 1에서 정의된다.
[수학식 1]
strain = ε = (ain - plain ― arelaxed)/ arelaxed
수학식 1의 스트레인(ε)이 양수 또는 음수, 즉, ε>0 또는 ε<0 둘 중 하나일 수 있다는 것에 유의한다. 스트레인되지 않은 막(unstrained film)에서는, ain-plain = arelaxed이고, 따라서 수학식 1에서 ε=0이다. ε>0인 막은 신장 스트레인(tensile strain) 하에 또는 신장 하에 있다고 하는 반면,ε<0인 막은 압축 스트레인(compressive strain) 하에 또는 압축 하에 있다고 한다. 신장 스트레인의 예들은 스트레인되지 않은 GaN 위에 성장된 스트레인된 AlGaN 막, 또는 스트레인되지 않은 InGaN 위에 성장된 스트레인된 GaN 막을 포함한다. 양쪽 모두의 경우에, 스트레인된 막은 그것이 성장된 스트레인되지 않은 층의 이완된 격자 상수보다 더 작은 이완된 격자 상수를 가져서, 스트레인된 막의 면내 격자 상수가 스트레인되지 않은 층의 것과 일치하도록 늘려져, 수학식 1에서 ε>0이 되고, 이에 따라 막이 신장 하에 있다고 한다. 압축 스트레인의 예들은 스트레인되지 않은 GaN 위에 성장된 스트레인된 InGaN 막, 또는 스트레인되지 않은 AlGaN 위에 성장된 스트레인된 GaN 막을 포함한다. 양쪽 모두의 경우에, 스트레인된 막은 그것이 성장된 스트레인되지 않은 층의 이완된 격자 상수보다 더 큰 이완된 격자 상수를 가져서, 스트레인된 막의 면내 격자 상수가 스트레인되지 않은 층의 것과 일치하도록 압축되어, 수학식 1에서 ε<0이 되고, 이에 따라 막이 압축 하에 있다고 한다.
신장 막에서, 스트레인은 면내 격자 상수를 증가시키기 위해 원자들을 서로 떼어놓도록 작용한다. 이 신장 스트레인은, 막 내의 스트레인을 감소시키나, 막의 구조적 및 전기적 무결성을 손상시키는, 크래킹에 의해 막이 신장 스트레인에 응답할 수 있기 때문에, 종종 바람직하지 않다. 압축 막에서, 스트레인은 원자들을 함께 밀도록 작용하고, 이 효과는, 예를 들면, InGaN 막 내의 인듐과 같은 큰 원자들의 결합을 감소시킬 수 있거나 또는, InGaN LED 내의 InGaN 활성 층의 재료 품질을 저하시킬 수 있다. 많은 경우에, 신장 및 압축 스트레인은 양쪽 모두 바람직하지 않고, 디바이스의 다양한 층들 내의 신장 또는 압축 스트레인을 감소시키는 것이 유익하다. 그러한 경우에, 이하의 수학식 2에 정의된 바와 같은, 스트레인의 절대 값, 또는 크기를 참조하는 것이 더욱 편리하다. 본원에서 이용되는 것으로서, 용어 "스트레인"은, 이하의 수학식 2에서 정의되는 바와 같이, 스트레인의 절대 값 또는 크기를 의미하는 것으로 이해되어야 한다.
[수학식 2]
strain = ｜ε｜ = ｜(ain - plain ― arelaxed)｜/ arelaxed
Ⅲ-질화물 디바이스가 종래의 방식으로 Al2O3 상에 성장될 때, 기판 상에 성장된 제1 구조는 일반적으로 약 3.189 Å 또는 그보다 작은 면내 a-격자 상수를 갖는 GaN 템플릿 층이다. GaN 템플릿은, InGaN 발광 층을 포함하는, 템플릿 층 상에 성장하는 모든 디바이스 층들에 대한 격자 상수를 설정한다는 점에서, 발광 영역에 대한 격자 상수 템플릿으로서 기능한다. InGaN의 이완된 격자 상수는 종래의 GaN 템플릿의 면내 격자 상수보다 더 크기 때문에, 발광 층은 종래의 GaN 템플릿 상에 성장될 때 압축 스트레인된다. 예를 들면, 약 450 ㎚의 광을 방출하도록 구성된 발광 층은, 3.189 Å까지의, GaN의 격자 상수와 비교하여, 3.242 Å의 이완된 격자 상수를 갖는 조성인 조성 In0 .16Ga0 .84N을 가질 수 있다. 발광 층의 이완된 격자 상수와 GaN 템플릿의 면내 격자 상수의 차이는 적어도 1.6%의 발광 층의 스트레인을 발생시킨다. 더 긴 파장들에서 광을 방출하도록 설계된 디바이스들에서 같이, 발광 층의 InN 조성이 증가할 때, 발광 층 내의 압축 스트레인도 증가한다.
기판 및 Ⅲ-질화물 층의 상이한 화학적 및 구조적 특성들로 인해, 비-천연 기판들 상의 Ⅲ-질화물 층들의 성장은 또한 일반적으로, 결정 전위들(crystal dislocations)과 같은, Ⅲ-질화물 층들의 결함들을 발생시킨다. 전위들은 전위 선(dislocation line) 및 버거스 벡터(Burgers vector)에 의해 정의된다. 전위 선은 결정의 슬립된 부분(slipped part) 및 결정의 슬립되지 않은 부분 사이의 경계를 형성한다. 경계에서, 슬립된 부분은 슬립되지 않은 부분과의 완벽한 결정 배향(crystal alignment)으로부터 천이된다(shifted). 천이의 크기 및 방위는 버거스 벡터를 정의한다.
전위들은 스크류 전위들, 에지 전위들, 및 혼합 전위들로 분류될 수 있다. 도 4는 우르차이트 결정 내의 상이한 유형들의 전위들을 나타낸다. 두 개의 전위 선들(50A 및 50B)이 도 4에 도시되어 있다. 스크류 전위에서, 버거스 벡터(52A 및 52B, 각각)는 전위 선(50A 및 50B)에 평행하다. 에지 전위에서, 버거스 벡터(54A)는 전위 선(50A)에 수직한다. 혼합 전위에서, 버거스 벡터(56A 및 56B, 각각)와 전위 선(50A 및 50B) 사이의 관계는 평행과 수직 사이이다.
GaN 템플릿 위에 성장된 디바이스 층들을 갖는 종래의 Ⅲ-질화물 디바이스에서는, 일반적으로 전위들 중 약 50%가 에지 전위들이고, 전위들 중 50%가 혼합 또는 스크류 전위들이다. 상이한 조성들의 층들 사이의 계면에서, 스트레인의 변화는 에지 전위들의 구부러짐을 초래할 수 있다. 혼합 및 스크류 전위들은 일반적으로 스트레인의 변화에 노출될 때 구부러지지 않는다.
본 발명의 실시예들에 따르면, Ⅲ-질화물 디바이스의 디바이스 층들은 스크류 또는 혼합 전위들보다 더 많은 에지 전위들을 갖는 템플릿 위에 성장된다. 템플릿은 에지 전위들이 구부러지는 것을 촉진하기 위해 성장되는 하나 이상의 층을 포함하는데, 이것은 전위 내의 구부러진 부분 위쪽의 스트레인을 감소시킬 수 있다.
템플릿 위에 성장된 디바이스 층들은 적어도 하나의 n-형 층과 적어도 하나의 p-형 층 사이에 샌드위칭된 적어도 하나의 발광 층을 포함한다. 상이한 조성들 및 도펀트 농도의 추가 층들이 n-형 영역, 발광 영역, 및 p-형 영역 각각에 포함될 수 있다. 예를 들면, n-형 및 p-형 영역들은 반대의 도전형의 층들 또는 의도적으로 도핑되지 않은 층들, 성장 기판의 나중의 릴리스(release) 또는 기판 제거 후의 반도체 구조의 씨닝(thinning)을 용이하게 하도록 설계된 릴리스 층들, 및 발광 영역이 효율적으로 광을 방출하기에 바람직한 특정한 광학적 또는 전기적 특성들을 위해 설계된 층들을 포함할 수 있다. 일부 실시예들에서, 발광 층을 샌드위칭하는 n-형 층은 템플릿의 일부일 수 있다.
이하에 설명되는 실시예들에서, 발광 층 또는 층들의 InN 조성은, 디바이스가 청색 또는 자외선 광을 방출하도록 낮거나, 또는 디바이스가 녹색 또는 더 긴 파장 광을 방출하도록 높을 수 있다. 일부 실시예들에서, 디바이스는 하나 이상의 양자 우물 발광 층을 포함한다. 다수의 양자 우물들은 배리어 층들에 의해 분리될 수 있다. 예를 들면, 각 양자 우물은 15 Å보다 더 큰 두께를 가질 수 있다.
일부 실시예들에서, 디바이스의 발광 영역은 50과 600 Å 사이의, 더욱 바람직하게는 100과 250 Å 사이의 두께를 갖는 단일의, 두꺼운 발광 층이다. 최적 두께는 발광 층 내의 결함들의 수에 좌우될 수 있다. 발광 영역 내의 결함들의 농도는 바람직하게는 109cm-2보다 적게 제한되고, 더욱 바람직하게는 108cm-2보다 적게 제한되고, 더욱 바람직하게는 107cm-2보다 적게 제한되고, 더욱 바람직하게는 106cm-2보다 적게 제한된다.
일부 실시예들에서, 디바이스 내의 적어도 하나의 발광 층은 1×1018cm-3와 1×1020cm-3 사이의 도펀트 농도로 Si와 같은 도펀트로 도핑된다. Si 도핑은 발광 층의 면내 a-격자 상수에 영향을 줄 수 있어서, 잠재적으로 발광 층의 스트레인을 추가로 감소시킨다.
도 1은, 본 발명의 실시예들에 따른, 사파이어 기판 상에 성장된 Ⅲ-질화물 층들을 나타낸다. 일반적으로 GaN인, 핵형성 층(nucleation layer)(12)이 먼저 사파이어 기판(10) 위에 성장된다. 핵형성 층(12)은 일반적으로 400과 750 ℃ 사이의 온도에서, 예를 들면, 500 Å까지의 두께로 성장되는 비정질(amorphous), 다결정, 또는 입방체 상(cubic phase) GaN 층과 같은 낮은 품질의, 비-단결정 층이다. 고온 층(14)이 핵형성 층(12) 위에 성장된다. 고온 층(14)은, 예를 들면, 900과 1150 ℃ 사이의 온도에서, 적어도 500 Å의 두께로 성장되는 고품질, 결정질의 GaN, InGaN, AlGaN, 또는 AlInGaN 층일 수 있다. 일부 실시예들에서는, 핵형성 층(12) 및 고온 층(14)이 생략될 수 있고, 이하에 설명되는, 핵형성 층(16)이 성장 기판(10) 상에 직접 성장된다.
또한 일반적으로 비정질, 다결정, 또는 입방체 상 층과 같은 낮은 품질의, 비-단결정 층인, 제2 핵형성 층(16)이 고온 층(14) 위에 성장된다. 제2 핵형성 층(16)은 다른 유형들의 전위들 위에 에지 전위들의 형성을 촉진하는 핵형성 조건들 하에서 성장된다. 예를 들면, 핵형성 층(16)은, 예를 들면 650 ℃보다 낮은, 저온에서 성장되는, GaN 또는 InGaN일 수 있다. 핵형성 층(16)은 핵형성 층(12)과 동일한 성장 온도에서 성장될 수 있으나, 그것은 필요치 않을 수 있다. 핵형성 층(16)은 일반적으로 핵형성 층(12)보다 더 얇고, 동일한 또는 더 느린 성장 속도로 성장될 수 있다. 예를 들면, 핵형성 층(12)은 200-500 Å 두께의 GaN 층일 수 있고 핵형성 층(16)은, 예를 들면 5%보다 더 낮은 InN 조성을 갖는, 100-200 Å 두께의 GaN 또는 InGaN 층일 수 있다. 일부 실시예들에서, 핵형성 층들(12 및 16)은 바람직하지 않게 거친 표면을 피하기 위해 0.1과 10 Å/s 사이의, 더욱 바람직하게는 5Å/s보다 더 작은, 더욱 바람직하게는 0.5와 2Å/s 사이의, 성장 속도로 성장된다. 핵형성 층들(12 및 16)은 또한 일반적으로, 종종 NH3인, Ⅴ족 전구체(precursor)의 비교적 낮은 흐름 하에서 성장된다. 예를 들면, NH3은 종종 전체 입력 흐름의 50%보다 더 적고, 더욱 바람직하게는 입력 흐름의 30%보다 더 적고, 더욱 바람직하게는 전체 입력 흐름의 20%보다 더 적다.
종종 InGaN 또는 GaN인, 고온 층(18)이 핵형성 층(16) 위에 성장된다. 일부 실시예들에서, 고온 층(18)은, 예를 들면, Si로 도핑된 n-형이지만, 임의의 적합한 도펀트가 이용될 수 있다. 에지 전위들(29, 30, 31 및 32)은 핵형성 층(16)에서 시작하고 고온 층(18)에서 연속된다. 본 발명자들은 고온 층(18)의 전위들 중 70% 이상이 에지 전위들이고, 전위들 중 30% 미만이 혼합 또는 스크류 전위들이라는 것을 관측했다. 그러한 층들 내의 전체 전위 밀도는 종래의 디바이스들과 실질적으로 동일하거나 또는 그보다 조금 더 클 수 있고, 예를 들면, 108과 109 cm-2 사이이다. InN이 핵형성 층(16) 및/또는 고온 층(18)에, 예를 들면, 5% InN까지 포함될 때, 에지 전위들의 백분율이 증가한다. 예를 들면, InGaN 고온 층들(18)을 갖는 디바이스들에서, 본 발명자들은 전위들 중 95%까지가 에지 전위들이라는 것을 관측했다.
에지 전위들(29-32)의 구부러짐을 촉진하는 하나 이상의 층이 고온 층(18) 위에 성장된다. 에지 전위들의 구부러짐은 상이한 조성 또는 도핑 농도의 층들 사이의, 또는 상이한 성장 온도들에서 성장된 층들 사이의 계면에서 관측되었다. 예를 들면, 도 1에 도시된 디바이스에서, 고온 층(18) 위에 성장된 첫 번째 층인, 층(20)은 고온 층(18)과는 다른 성장 온도, InN 조성 및/또는 실리콘 농도를 가질 수 있다. 층들(18 및 20) 사이의 성장 온도, 조성 및/또는 도펀트 농도의 차이는 이들 층들 사이에서 스트레인의 차이를 초래하고, 이것은, 층(20) 내의 전위(33)에 의해 도시되는 바와 같이, 전위들(29-32)이 구부러지게 한다.
층들(20 및 22) 사이의 계면에서, 스트레인은 다시 변화되어, 에지 전위들의 추가 구부러짐을 촉진한다. 에지 전위는, 전위(35)에 의해 도시되는 바와 같이, 주 성장 표면과 평행한 방위로 구부러질 수 있다. 두 개의 전위들이 주 성장 표면에 평행한 방위로 구부러질 수 있고 그 후, 전위(34)에 의해 도시된 바와 같이, 만날 수 있다. 전위(36)는 층(22) 내에서 더 구부러지지만, 주 성장 표면에 평행한 방위로는 구부러지지 않는다.
에지 전위들의 추가 구부러짐을 촉진하는 옵션의 추가적인 층들(24)이 층(22) 위에 성장될 수 있다.
몇몇 실시예들에서, 전위 구부러짐 층들(20, 22, 및 24)의 InN 조성은 층들이 기판(10)으로부터 멀리 갈수록 증가한다. 일부 실시예들에서, InN 조성이 증가할 때, 층들의 두께는 감소한다. 하나의 예에서, 각각의 층들(20, 22 및 24)은 InGaN이고, 층(20)은 5%까지의 InN 조성 및 500 ㎚까지의 두께를 가지며, 층(22)은 10%까지의 InN 조성 및 300 ㎚까지의 두께를 가지며, 층(24)은 20%까지의 InN 조성 및 50 ㎚까지의 두께를 가진다.
일부 실시예들에서, 추가 층들(24)은 얇은, 교번하는(alternating) 고 및 저 InN 조성 층들의 초격자(superlattice) 구조를 포함한다. 층들의 각각의 쌍은 1 nm와 1000 nm 사이의 두께를 가질 수 있다. 각 쌍 내의 두 개의 층들은 동일한 또는 상이한 두께를 가질 수 있다. 초격자의 전체 두께는 몇 ㎚와 몇 μ 사이에 있을 수 있다. 초격자에 포함된 층 쌍들의 수는 2와 100 또는 그 이상의 사이에 있을 수 있다. 하나의 예에서, 초격자는 3% InN 및 6% InN의 교번하는 InGaN 층들로 구성되고, 각 층은 3 ㎚ 두께이다. 또 다른 예에서, 초격자는 GaN 및 6% InN InGaN의 교번하는 층들로 구성되고, 각 층은 3 ㎚ 두께이다.
GaN/InGaN 또는 InGaN/InGaN 초격자는 표면 형태(surface morphology)를 개선하기 위해 디바이스에 포함될 수 있다. InGaN 층들, 예를 들면 InGaN 고온 층(18)의 성장은 InN를 통합시키기 위해 요구되는 비교적 낮은 성장 온도 때문에 InGaN 층의 표면 상에 피트들(pits)이 형성되게 할 수 있다. 초격자를 성장시킴으로써, 초격자의 고 InN 층들의 성장으로부터 발생하는 피트 형성 및 조악한 표면 형태는 그 후에 초격자의 저 InN 층들의 성장에 의해 완화될 수 있다.
구부러진 전위들(34, 35 및 36) 위쪽에 성장된 영역들(38)은 둘러싸는 영역들보다 더 이완될 수 있는데, 그 이유는, 일직선의 전위들 근처에서보다, 구부러진 전위들 근처에서 더 큰 부피의 결정이 슬립되거나 또는 이완되기 때문이다. 일반적으로, 층 내의 스트레인은 층을 가로지르는 스트레인 상태들의 평균이다. 따라서, 주어진 조성에 대해서, 이완된 영역들(38)을 포함하는 층은 이완된 영역들(38)이 없는 층보다 덜 스트레인될 수 있다.
전술한 바와 같이, 디바이스 층들(26)이 상부 전위 구부러짐 층 위에 성장된다.
전술한 실시예들 중 일부에서의 구조들과 같은, 에지-전위 템플릿들 위에 하나 이상의 발광 층을 포함하는 디바이스 층들의 성장은 발광 층 내의 스트레인을 감소시킬 수 있다. 예를 들면, 청색 광을 방출하는 InGaN 층은 3.23 Å의 이완된 격자 상수를 갖는 조성인 조성 In0 .12Ga0 .88N을 가질 수 있다. 발광 층 내의 스트레인은 (종종 종래의 GaN 버퍼 층 상에 성장된 발광 층에 대해서 3.183과 3.189 Å 사이인) 발광 층의 면내 격자 상수와 발광 층의 이완된 격자 상수 사이의 차이에 의해 결정되고, 이에 따라 스트레인은, 수학식 2에 정의된 바와 같이, ｜(ain - plain ― arelaxed)｜/ arelaxed로 표현될 수 있다. 종래의 In0 .12Ga0 .88N 층의 경우에, 스트레인은 ｜(3.189 Å ― 3.23 Å)｜/ 3.23 Å과 ｜(3.182 Å ― 3.23 Å)｜/ 3.23 Å 사이에, 약 1.23%와 1.49% 사이에 있다. 동일한 조성의 발광 층이 전술한 구조들과 같은 에지-전위 템플릿 상에 성장되면, 스트레인은 감소되거나 또는 제거될 수 있다. 본 발명의 일부 실시예들에서, 430과 480 ㎚ 사이의 광을 방출하는 디바이스의 발광 층 내의 스트레인은 1.4%보다 적게, 더욱 바람직하게는 1%보다 적게, 더욱 바람직하게는 0.5%보다 적게 감소될 수 있다.
청록색 광을 방출하는 InGaN 층은 3.24 Å의 이완된 격자 상수를 갖는 조성인 조성 In0 .16Ga0 .84N을 가질 수 있어, 종래의 GaN 버퍼 층 상에 성장될 때 약 1.6%와 1.8% 사이의 스트레인을 발생시킨다. 본 발명의 일부 실시예들에서, 480과 520 ㎚ 사이의 광을 방출하는 디바이스의 발광 층 내의 스트레인은 1.6%보다 적게, 더욱 바람직하게는 1.5%보다 적게, 더욱 바람직하게는 1%보다 적게 감소될 수 있다.
녹색 광을 방출하는 InGaN 층은 3.26 Å의 이완된 격자 상수를 갖는 조성인 조성 In0 .2Ga0 .8N을 가질 수 있어, 종래의 GaN 버퍼 층 상에 성장될 때 약 2.1%와 2.4% 사이의 스트레인을 발생시킨다. 본 발명의 일부 실시예들에서, 520과 560 ㎚ 사이의 광을 방출하는 디바이스의 발광 층 내의 스트레인은 2.4%보다 적게, 더욱 바람직하게는 2%보다 적게, 더욱 바람직하게는 1.5%보다 적게 감소될 수 있다.
GaN 고온 층(18) 및 약 530 ㎚의 피크 파장을 갖는 광을 방출하도록 구성된 InGaN 발광 층을 포함하는 디바이스에서, 본 발명자들은 3.189 Å의 고온 층(18)의 a-격자 상수 및 3.192 Å의 발광 층의 a-격자 상수를 관측했다. 이 디바이스의 발광 층 내의 스트레인은 약 2.1%이다.
전술한 성장 템플릿들 및 디바이스 층들이, 본 발명의 실시예들에 따라, 사파이어의 주 결정면으로부터 기울어진 사파이어 또는 SiC 성장 기판의 표면 상에 성장될 수 있다. 도 2는 사파이어의 c-면, m-면, 및 a-면을 나타낸다. Ⅲ-질화물 디바이스들은 종종 사파이어의 c-면, r-면, m-면, 또는 a-면 위에 성장된다. 본 발명의 실시예들에서, 사파이어 기판은, 그 위에 Ⅲ-질화물 디바이스들이 성장되는 성장 표면이 c-면, r-면, m-면, 또는 a-면으로부터의 방위(42)로, 예를 들면 0.1°보다 더 큰 각도만큼 기울어지도록 잘려지고 연마될 수 있다. 그러한 기판 위에 성장된 발광 층은 발광 층들 내의 감소된 스피노달 분해(spinodal decomposition) 및 감소된 스트레인을 경험할 수 있다. 그러한 기판은 전술한 템플릿들 중 임의의 것을 성장시키는 데에 이용될 수 있다.
전술한 반도체 구조들은, 콘택트들이 디바이스의 반대 면들에 형성된 디바이스 또는 양쪽 모두의 콘택트들이 디바이스의 동일한 면에 형성된 디바이스와 같은, 발광 디바이스의 임의의 적합한 구조에 포함될 수 있다. 양쪽 모두의 콘택트들이 동일한 면에 배치될 때, 디바이스는 투명 콘택트들과 함께 형성되고 광이 콘택트들이 형성된 동일한 면을 통해 추출되도록 마운팅될 수 있거나, 또는 반사 콘택트들과 함께 형성되고, 광이 콘택트들이 형성된 면의 반대 면으로부터 추출되는, 플립 칩으로서 마운팅될 수 있다.
도 3은 적합한 구성의 하나의 예인, 성장 기판이 제거된 플립 칩 디바이스의 일부분을 나타낸다. 전술한 바와 같이, 디바이스 층들(26)은 적어도 하나의 n-형 층을 포함하는 n-형 영역(71)과 적어도 하나의 p-형 층을 포함하는 p-형 영역(73) 사이에 샌드위칭된 적어도 하나의 발광 층을 포함하는 발광 영역(72)을 포함한다. n-형 영역(71)은 성장 템플릿의 일부분이거나, 또는 별개의 구조일 수 있다. p-형 영역(73) 및 발광 영역(72)의 일부분은 n-형 영역(71)의 일부분을 노출하는 메사(mesa)를 형성하기 위해 제거된다. n-형 영역(71)의 일부분을 노출하는 하나의 비아(via)가 도 3에 도시되었지만, 다수의 비아들이 단일 디바이스에 형성될 수 있다는 것이 이해되어야 한다. n- 및 p-콘택트들(78 및 76)은, 예를 들면 증착(evaporating) 또는 도금(plating)에 의해 n-형 영역(71) 및 p-형 영역(73)의 노출된 부분들에 형성된다. 콘택트들(78 및 76)은 공기 또는 유전체 층에 의해 서로 전기적으로 절연될 수 있다. 콘택트 금속들(78 및 76)이 형성된 후에, 디바이스들의 웨이퍼는 개별 디바이스들로 다이싱될(diced) 수 있고, 그 후 각 디바이스는 성장 방위에 관하여 뒤집혀지고 마운트(84)에 마운팅되는데, 이런 경우에 마운트(84)는, 도 3에 도시된 바와 같이, 디바이스의 것보다 더 큰 횡방향 크기를 가질 수 있다. 대안적으로, 디바이스들의 웨이퍼는 마운트들의 웨이퍼에 접속되고, 그 후 개별 디바이스들로 다이싱될 수 있다. 마운트(84)는, 예를 들면, Si와 같은 반도체, 금속, 또는 AlN과 같은 세라믹일 수 있고, p-콘택트들(76)에 전기적으로 접속하는 적어도 하나의 금속 패드(80) 및 n-콘택트들(78)에 전기적으로 접속하는 적어도 하나의 금속 패드(82)를 가질 수 있다. 콘택트들(76 및 78)과 패드들(80 및 82) 사이에 배치된 (도 3에 도시되지 않은) 상호접속(interconnect)들은 반도체 디바이스를 마운트(84)에 접속시킨다. 상호접속들은, 예를 들면, 금과 같은 원소 금속, 또는 땜납일 수 있다.
마운팅 후에, (도시되지 않은) 성장 기판은, 에칭 또는 레이저 용융(laser melting)과 같은, 기판 재료에 적합한 프로세스에 의해 제거된다. 반도체 층들을 지지하고 기판 제거 동안 크래킹을 방지하기 위해 마운팅 전에 또는 후에 디바이스와 마운트(84) 사이에 단단한 언더필(rigid underfill)이 제공될 수 있다. 디바이스 층들(26)이 성장되는, 템플릿(75)은 그대로 남겨지거나, 예를 들면 에칭에 의해 완전히 제거되거나, 또는 부분적으로 제거될 수 있다. 성장 기판 및 임의의 반도체 재료를 제거함으로써 노출되는 표면은, 예를 들면 광전자화학 에칭과 같은 에칭 프로세스에 의해 또는 연삭(grinding)과 같은 기계적 프로세스에 의해 거칠게 될 수 있다. 광이 추출되는 표면을 거칠게 하는 것은 디바이스로부터의 광의 추출을 개선할 수 있다. 대안적으로, 광 결정 구조(photonic crystal structure)가 표면에 형성될 수 있다. 형광체 층(phosphor layer), 또는 다이크로익들(dichroics) 또는 편광기들과 같은 본 기술 분야에 공지된 2차 옵틱스(optics)와 같은 구조체(85)가 방출 표면에 적용될 수 있다.
도 5는, 미국 특허 6,274,924에 더욱 상세히 설명되는 바와 같은, 패키징된 발광 디바이스의 분해도이다. 방열 슬러그(heat-sinking slug)(100)가 인서트-몰딩된 리드프레임 안에 배치된다. 인서트-몰딩된 리드프레임은, 예를 들면, 전기적 통로를 제공하는 금속 프레임(106) 주변에 몰딩되는 충전된(filled) 플라스틱 재료(105)이다. 슬러그(100)는 옵션의 반사기 컵(102)을 포함할 수 있다. 상기 실시예들에서 설명된 디바이스들 중 임의의 것일 수 있는, 발광 디바이스 다이(104)는 직접적으로 또는 열 전도성 서브마운트(103)를 통해 간접적으로 슬러그(100)에 마운팅된다. 광학 렌즈일 수 있는, 커버(108)가 추가될 수 있다.
본 발명이 상세히 설명되었고, 본 기술 분야에 숙련된 자들은, 본 개시물이 주어지면, 본원에서 설명된 발명의 개념의 정신으로부터 벗어나지 않고 본 발명에 변경들이 행해질 수 있다는 것을 알 것이다. 따라서, 본 발명의 범주가 예시되고 설명된 특정한 실시예들에 제한되는 것으로 의도되지 않는다.

Claims (13)

  1. n-형 영역(71)과 p-형 영역(73) 사이에 배치된 발광 층(72); 및
    상기 발광 층 이전에 성장되는 템플릿 층(75) ― 상기 템플릿 층은 총수의 전위들(a total number of dislocations)을 가지며, 상기 전위들 중 적어도 70%는 에지(edge) 전위들(29, 30, 31, 32)임 ―
    을 포함하는 우르차이트(wurtzite) Ⅲ-질화물 반도체 구조를 포함하는 디바이스.
  2. 제1항에 있어서, 상기 발광 층(72)의 주 표면에 평행하고 상기 템플릿 층(75)과 상기 발광 층 사이에 배치되는 계면을 더 포함하고,
    상기 템플릿 층 내의 상기 에지 전위들(29, 30, 31, 32)의 대부분은 실질적으로 90도인 각도로 상기 템플릿 층의 주 표면과 교차하고;
    상기 템플릿 층 내의 상기 에지 전위들 중 적어도 일부분은 상기 계면으로 전파하고;
    상기 계면으로 전파된 상기 에지 전위들 중 적어도 일부분은 90도보다 작은 각도로 상기 계면과 교차하는 디바이스.
  3. 제1항에 있어서, 상기 반도체 구조는 상기 템플릿 층(18)과 상기 발광 층(72) 사이에 배치된 전위 구부러짐 층(dislocation bending layer)(20)을 더 포함하고, 상기 템플릿 층 내의 상기 에지 전위들(29, 30, 31, 32) 중 적어도 일부분은 상기 전위 구부러짐 층 안으로 전파되고, 상기 전위 구부러짐 층 내의 상기 에지 전위들(33) 중 적어도 일부분은 상기 템플릿 층 내의 대응하는 에지 전위들과는 다른 방위를 갖는 디바이스.
  4. 제3항에 있어서, 상기 전위 구부러짐 층(20) 내의 스트레인(strain)의 크기는 상기 템플릿 층(18) 내의 스트레인의 크기와는 다른 디바이스.
  5. 제3항에 있어서, 상기 전위 구부러짐 층(20)은 상기 템플릿 층(18)의 InN 조성보다 더 큰 InN 조성을 갖는 디바이스.
  6. 제3항에 있어서, 상기 전위 구부러짐 층(20)은 상기 템플릿 층(18)보다 더 얇은 디바이스.
  7. 제3항에 있어서, 상기 전위 구부러짐 층(20)은 상기 템플릿 층(18)보다 더 고 농도의 n-형 도펀트(dopant)를 갖는 디바이스.
  8. 제3항에 있어서,
    상기 템플릿 층(18)과 상기 전위 구부러짐 층(20) 사이에 배치된 제1 계면; 및
    상기 발광 층(72)과 상기 전위 구부러짐 층 사이에 배치된 제2 계면
    을 더 포함하고, 상기 템플릿 층 내의 상기 에지 전위들(29, 30, 31, 32)의 대부분은 실질적으로 90도인 각도로 상기 제1 계면과 교차하고,
    상기 전위 구부러짐 층 안으로 전파되는 상기 에지 전위들(33) 중 적어도 일부분은 90도보다 작은 각도로 상기 제2 계면과 교차하는 디바이스.
  9. 제1항에 있어서, 상기 템플릿 층(75)은 복수의 비단결정 핵형성 층들(non-single-crystal nucleation layers)(12, 16)을 포함하는 디바이스.
  10. 제1항에 있어서, 상기 n-형 영역(71) 및 상기 p-형 영역(73)에 전기적으로 접속되는 제1 및 제2 콘택트들(76, 78)을 더 포함하고, 상기 제1 및 제2 콘택트들 양쪽 모두는 상기 반도체 구조의 동일한 면에 형성되는 디바이스.
  11. 기판(10) 상에 Ⅲ-질화물 구조를 성장시키는 단계를 포함하고,
    상기 Ⅲ-질화물 구조는,
    템플릿 층(18) ― 상기 템플릿 층은 총수의 전위들을 가지며, 상기 전위들 중 적어도 70%는 에지 전위들(29, 30, 31, 32)임 ―;
    전위 구부러짐 층(20) ― 상기 전위 구부러짐 층은 상기 템플릿 층 위에 성장되고, 상기 템플릿 층 내의 상기 에지 전위들 중 적어도 일부분은 상기 전위 구부러짐 층 안으로 전파되고, 상기 전위 구부러짐 층 내의 상기 에지 전위들(33) 중 적어도 일부분은 상기 템플릿 층 내의 대응하는 에지 전위들과는 다른 방위를 가짐 ―; 및
    상기 전위 구부러짐 층 위에 성장된 Ⅲ-질화물 발광 층(72) ― 상기 Ⅲ-질화물 발광 층은 n-형 영역(71)과 p-형 영역(73) 사이에 배치됨 ―
    을 포함하는 방법.
  12. 제11항에 있어서, 상기 Ⅲ-질화물 구조를 성장시키는 단계는,
    상기 기판 상에 직접 제1 핵형성 층(12)을 성장시키는 단계; 및
    상기 제1 핵형성 층 위에 제2 핵형성 층(16)을 성장시키는 단계 ― 상기 제2 핵형성 층은 상기 제1 핵형성 층보다 더 얇고 상기 제1 핵형성 층보다 더 느리게 성장됨 ―
    를 더 포함하는 방법.
  13. 제11항에 있어서,
    상기 Ⅲ-질화물 구조를 호스트(host)(84)에 접속시키는 단계; 및
    상기 기판(10)을 제거하는 단계
    를 더 포함하는 방법.
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