KR20120092948A - 반도체 소자의 듀얼 폴리게이트 형성방법 - Google Patents

반도체 소자의 듀얼 폴리게이트 형성방법

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Abstract

본 발명의 반도체 소자의 듀얼 폴리게이트 형성방법은, 제1 영역 및 제2 영역을 갖는 반도체 기판 상에 게이트 절연막 및 제1 도전형의 불순물이 도핑된 폴리실리콘막을 형성하는 단계; 제2 영역의 폴리실리콘막을 노출시키는 단계; 노출된 제2 영역의 폴리실리콘막을 사전 비정질화(pre-amorphization)하는 1차 이온주입공정을 수행하는 단계; 1차 이온주입공정으로 사전 비정질화된 제2 영역의 폴리실리콘막 상에 제2 도전형의 불순물을 도핑하는 2차 이온주입공정을 수행하는 단계; 및 반도체 기판 상에 열처리를 수행하여 제1 영역 및 제2 영역의 불순물을 활성화하는 단계를 포함한다.

Description

반도체 소자의 듀얼 폴리게이트 형성방법{Method for fabricating a dual polygate in semiconductor device}
본 발명은 반도체 소자 제조에 관한 것으로서, 보다 상세하게는 반도체 소자의 듀얼 폴리게이트 형성방법에 관한 것이다.
반도체 소자, 예를 들어 디램(DRAM; Dynamic random access memory) 소자는 셀 영역과 주변회로영역을 갖는데, 특히 주변회로영역은 상보형 모스(CMOS; Complementary Metal Oxide Semiconductor)로 구성된다. 일반적인 상보형 모스에 있어서, 소자의 전력 소비를 감소시키고 높은 구동 속도를 구현하기 위해 NMOS 영역에서는 표면 채널(surface channel)구조로 형성하고, PMOS 영역에서는 매몰된 채널(buried channel) 구조로 형성하였다. 매몰된 채널 구조는 소자의 집적도가 증가함에 따라 채널길이가 감소되고, 그에 따라 높은 전계인가로 누설전류(leakage current) 특성을 열화시키는 문제가 있었다. 따라서 표면 채널구조를 갖는 p형의 모스트랜지스터를 구현하기 위해 듀얼 폴리게이트(Dual poly gate) 구조를 채용하고 있다. 듀얼 폴리게이트 구조는, p형의 모스트랜지스터가 형성되는 영역에는 p형 불순물을 주입한 p형 폴리게이트가 배치되고, n형의 모스트랜지스터가 형성되는 영역에는 n형 불순물을 주입한 n형 폴리게이트가 배치되는 구조를 의미한다. 이러한 듀얼 폴리게이트 구조는 종래의 매몰된 채널 구조를 갖는 트랜지스터보다 단채널 효과(short channel effect)가 감소하면서, 동일한 문턱전압(Vt; Threshold voltage)에 대하여 포화전류(Idsat) 특성 개선, 문턱전압 이하에서 전류 슬로프 개선 및 드레인 유발 장벽 저하(DIBL; Drain Induced Barrier Lowering) 특성이 개선되는 이점이 있다. 그런데 듀얼 폴리게이트를 형성하기 위해 게이트 도전막 상에 p형 도전형의 불순물 또는 n형 도전형의 불순물을 주입하는 이온주입공정 및 p형 도전형 또는 n형 도전형의 불순물을 게이트 도전막 내에서 활성화시키는 과정에서 p형 도전형의 불순물 또는 n형 도전형의 불순물의 활성화율이 낮아 게이트의 저항이 증가하고 이동도가 감소하는 문제가 있다.
본 발명이 이루고자 하는 기술적 과제는, 듀얼 폴리게이트를 제조하는 과정에서 게이트 도전막 내에 주입되는 불순물의 활성화율을 높이고 동작 전류(operation current)를 증가시킬 수 있는 반도체 소자의 듀얼 폴리게이트 형성방법을 제공하는데 있다.
본 발명의 일 실시예에 따른 반도체 소자의 듀얼 폴리게이트 형성방법은, 제1 영역 및 제2 영역을 갖는 반도체 기판 상에 게이트 절연막 및 제1 도전형의 불순물이 도핑된 폴리실리콘막을 형성하는 단계; 상기 제2 영역의 폴리실리콘막을 노출시키는 단계; 상기 노출된 제2 영역의 폴리실리콘막을 사전 비정질화(pre-amorphization)하는 1차 이온주입공정을 수행하는 단계; 상기 1차 이온주입공정으로 사전 비정질화된 상기 제2 영역의 폴리실리콘막 상에 제2 도전형의 불순물을 도핑하는 2차 이온주입공정을 수행하는 단계; 및 상기 반도체 기판 상에 열처리를 수행하여 상기 제1 영역 및 제2 영역의 불순물을 활성화하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 제1 영역은 N형 모스트랜지스터가 배치될 영역이고, 제2 영역은 P형 모스트랜지스터가 배치될 영역이다.
상기 1차 이온주입공정은 상기 제2 영역의 제1 도전형의 불순물과 실리콘의 공유 결합을 깨트리도록 상기 노출된 제2 영역의 폴리실리콘막에 실리콘 이온을 주입하여 수행하는 것이 바람직하다.
상기 실리콘 이온은 1KeV 내지 200KeV 범위의 이온주입에너지 및 1E12 내지 1E16ions/㎤ 범위의 도즈량으로 주입하는 것이 바람직하다.
상기 제1 도전형의 불순물은 포스포러스 또는 아세나이드를 포함하는 n형 불순물이온이고, 상기 제2 도전형의 불순물은 보론을 포함하는 p형 불순물이온이다.
상기 보론은 1KeV 내지 30KeV 범위의 이온주입에너지 및 1E14 내지 1E17ions/㎤ 범위의 도즈량으로 도핑하는 것이 바람직하다.
상기 제1 도전형의 불순물은 보론을 포함하는 p형 불순물이온이고, 상기 제2 도전형의 불순물은 포스포러스 또는 아세나이드를 포함하는 n형 불순물이온이다.
상기 포스포러스는 1KeV 내지 50KeV 범위의 이온주입에너지 및 1E14 내지 1E17ions/㎤ 범위의 도즈량으로 도핑하고, 상기 아세나이드는 1KeV 내지 70KeV 범위의 이온주입에너지 및 1E14 내지 1E17ions/㎤ 범위의 도즈량으로 도핑하는 것이 바람직하다.
본 발명의 다른 실시예에 따른 반도체 소자의 듀얼 폴리게이트 형성방법은, 제1 영역 및 제2 영역을 갖는 반도체 기판 상에 게이트 절연막 및 제1 도전형의 불순물이 도핑된 폴리실리콘막을 형성하는 단계; 상기 제2 영역의 폴리실리콘막을 노출시키는 단계; 상기 제2 영역의 폴리실리콘막 상에 제2 도전형의 불순물을 도핑하는 1차 이온주입공정을 수행하는 단계; 상기 도핑된 제2 도전형의 불순물이 상기 제2 영역의 폴리실리콘막의 실리콘(Si)과 결합하도록 상기 제2 영역의 제1 도전형의 불순물과 실리콘의 결합 구조를 깨트리는 2차 이온주입공정을 수행하는 단계; 및 상기 반도체 기판 상에 열처리를 수행하여 상기 제1 영역 및 제2 영역의 불순물을 활성화하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 있어서, 상기 2차 이온주입공정은 상기 제2 영역의 폴리실리콘막에 실리콘 이온을 주입하여 수행하는 것이 바람직하다.
본 발명에 따르면, 실리콘(Si) 이온을 주입하여 Si-P, Si-B 또는 Si-Si 공유 결합 구조를 깨트려 후속 도핑될 불순물 이온이 결합될 빈자리를 먼저 형성한 다음, 불순물 이온을 주입하는 2차 이온주입공정을 수행함으로써 후속 도핑되는 불순물 이온의 활성화율을 향상시킬 수 있다. 후속 도핑되는 불순물 이온의 활성화율을 향상시킴으로써 게이트 내의 저항을 감소시킬 수 있다. 이에 따라 NMOS 트랜지스터 및 PMOS 트랜지스터의 동작 전류를 증가시킬 수 있다.
또한 Si-P, Si-B 또는 Si-Si 공유 결합 구조를 깨트리는 실리콘(Si) 이온을 주입한 이후에 격자 구조 사이의 틈새인 침입형 자리에 존재하는 잔여 실리콘(Si)들이 불순물 이온을 활성화하기 위한 열처리 공정에서 재결정화 또는 결정화될 때, 격자 미스매치에 의한 스트레스를 감소시킬 수 있다. 아울러 Si-P 공유 결합 구조를 깨트리는 불순물 이온으로 다결정(polycrystal)을 이루지 않는 불순물을 사용하는 경우에 실리콘 격자 내에 잔류하여 격자 결함을 유발할 수 있는 반면, 폴리실리콘막 내의 실리콘과 동일한 물질인 실리콘을 사용함으로써 실리콘 격자 내에 유발되는 격자 결함에 의한 전기적 열화를 감소시킬 수 있다.
아울러 불순물 이온이 실리콘에 결합될 빈자리를 먼저 형성한 다음, 불순물 이온을 주입함으로써 불순물 이온의 과도한 확산을 방지하여 작업자가 의도한 깊이에 위치시킬 수 있다.
도 1 내지 도 8은 본 발명의 일 실시예에 따른 반도체 소자의 듀얼 폴리게이트 형성방법을 설명하기 위해 나타내보인 단면도들이다.
도 9 내지 도 12는 본 발명의 다른 실시예에 따른 반도체 소자의 듀얼 폴리게이트 형성방법을 설명하기 위해 나타내보인 단면도들이다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예에 대해 상세히 설명하고자 한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시예에 한정되지 않는다.
도 1 내지 도 8은 본 발명의 일 실시예에 따른 반도체 소자의 듀얼 폴리게이트 형성방법을 설명하기 위해 나타내보인 단면도들이다.
도 1을 참조하면, 제1 영역(A) 및 제2 영역(B)이 정의된 반도체 기판(100) 상에 게이트 절연막(105)을 형성한다. 여기서 반도체 기판(100)은 주변회로영역으로 제1 영역(A)은 이후 N형 모스트랜지스터가 배치될 영역이고, 제2 영역(B)은 P형 모스트랜지스터가 배치될 영역이다. 반도체 기판(100)은 소자분리막(미도시함)으로 활성 영역(104)이 정의되어 있다. 반도체 기판(100) 위에 형성된 게이트 절연막(105)은 산화물층으로 형성할 수 있다. 산화물층은 열산화(thermal oxidation) 방식을 이용하여 형성할 수 있으나, 이에 한정되는 것은 아니다. 다음에 게이트 절연막(105) 위에 게이트도전막으로 폴리실리콘막(110)을 형성한다. 폴리실리콘막(110)은 n형 불순물이온이 도핑된 폴리실리콘막으로 형성할 수 있다. n형 불순물 이온으로는 포스포러스(31P)를 사용하지만 경우에 따라서는 아세나이드(75As)와 같은 다른 n형 도전형의 이온들을 사용할 수도 있다. 폴리실리콘막(110)에 대한 n형 불순물이온의 도핑은 폴리실리콘을 증착한 후에 별도의 n형 불순물이온 도핑 공정을 통해 수행되거나 또는 n형 불순물이온을 도핑시키면서 폴리실리콘막(110)을 증착시키는 방법을 통해 수행될 수 있다.
도 2를 참조하면, 반도체 기판(100)의 제1 영역(A)을 노출시키는 마스크막 패턴(115)을 형성한다. 마스크막 패턴(115)은 레지스트 물질로 형성할 수 있다. 이를 위해 먼저, 반도체 기판(100) 위에 레지스트막을 형성한다. 다음에 노광 및 현상 공정을 포함하는 리소그래피(lithography) 공정을 진행하여 반도체 기판(100)에서 제2 영역(B)의 폴리실리콘막(110)은 노출시키면서 제1 영역(A)을 포함하는 나머지 영역은 차단하는 마스크막 패턴(110)을 형성한다. 여기서 제1 영역(A) 및 제2 영역(B)의 폴리실리콘막(110) 내에는 폴리실리콘막(110)의 격자 결합을 일부 확대하여 나타내보인 부분에서 도시한 바와 같이, 폴리실리콘막 내의 실리콘(Si) 원자가 도핑된 n형 불순물이온, 예를 들어 포스포러스(P) 원자와 Si-P 공유 결합을 이루고 있다.
도 3을 참조하면, 마스크막 패턴(115)을 이온주입배리어막으로 노출된 제2 영역(B)의 폴리실리콘막(110)에 제1 불순물 이온을 도핑하는 1차 이온주입공정을 수행한다. 1차 이온주입공정에서 도핑되는 제1 불순물 이온은 실리콘(28Si) 이온으로 주입하며, 빔 라인(beam line)으로 이온주입을 수행하거나 플라즈마 도핑 장비를 이용하여 이온주입공정을 수행할 수 있다. 여기서 실리콘(28Si)을 주입하는 1차 이온주입공정은 1KeV 내지 200KeV 범위의 이온주입에너지 및 1E12 내지 1E16ions/㎤ 범위의 도즈량으로 수행할 수 있다. 또한 1차 이온주입공정은 게이트 방향에 따라 0도 내지 45도 범위의 경사(tilt) 각도와 0도 내지 360도 범위에서 트위스트(twist)하여 수행할 수 있다. 이러한 1차 이온주입공정을 진행하면 도 4의 폴리실리콘막(110)의 격자 결합을 일부 확대하여 나타내보인 부분에서 도시한 바와 같이, 노출된 제2 영역(B)의 폴리실리콘막(110) 내에 도핑되는 실리콘(28Si) 이온이 제2 영역(B)의 폴리실리콘막(110) 내에서 공유 결합을 이루고 있는 실리콘(Si) 원자 및 포스포러스(P) 원자 사이의 Si-P 결합 구조 또는 실리콘 원자들 사이의 Si-Si 결합 구조를 깨트려 실리콘 원자가 불규칙적으로 배열하게 되는 사전 비정질화(pre-amorphization)가 이루어진다. 이에 따라 폴리실리콘막(110) 내의 격자 구조에서 실리콘(Si) 원자 및 포스포러스(P) 원자 사이의 공유 결합이 끊어지거나, 추가로 실리콘(Si) 원자가 공급되어 포스포러스(P) 원자와 결합하지 않은 빈자리(vacancy site, a)가 형성된다.
도 5를 참조하면, 마스크막 패턴(115)을 이온주입배리어막으로 제1 불순물 이온이 도핑된 제2 영역(B)의 폴리실리콘막(110)에 제2 불순물 이온을 도핑하는 2차 이온주입공정을 수행한다. 2차 이온주입공정에서 도핑되는 제2 불순물 이온은 p형 도전형의 불순물, 예를 들어 보론(11B) 이온으로 주입하며, 빔 라인(beam line)으로 이온주입을 수행하거나 플라즈마 도핑 장비를 이용하여 이온주입공정을 수행할 수 있다. 여기서 보론(11B)을 주입하는 2차 이온주입공정은 1KeV 내지 30KeV 범위의 이온주입에너지 및 1E14 내지 1E17ions/㎤ 범위의 도즈량으로 수행할 수 있다. 또한 2차 이온주입공정은 게이트 방향에 따라 0도 내지 45도 범위의 경사(tilt) 각도와 0도 내지 360도 범위에서 트위스트(twist)하여 수행할 수 있다. 이 경우 제2 영역(B)의 폴리실리콘막(110)은 1차 이온주입공정에서 주입된 제1 불순물 이온인 실리콘(28Si) 이온에 의해 Si-P 공유 결합이 끊어진 자리 및 추가로 공급된 실리콘(Si) 원자에 의해 형성된 빈자리(a, 도 4 참조)에 2차 이온주입공정으로 도핑된 보론(11B)이 위치하여 Si-B 결합을 이루게 된다.
도 6을 참조하면, 반도체 기판(100)의 제1 영역(A)을 차단하고 있는 마스크막 패턴(115)은 제거한다. 마스크막 패턴(115)은 스트립(strip) 공정을 이용하여 제거할 수 있다. 다음에 반도체 기판(100) 상에 열처리 공정을 진행하여 제2 영역(A)의 폴리실리콘막(110) 내에 주입된 제2 불순물 이온, 즉, p형 불순물이온을 활성화시킨다. 이러한 열처리에 의해 폴리실리콘막(110) 내에 주입된 불순물 이온이 활성화되면서 제1 영역(A)에는 n형의 폴리실리콘막(110)이 형성되고, 제2 영역(B)에는 p형의 폴리실리콘막(120)이 형성된다. 불순물 이온을 활성화하기 위한 열처리 공정은 급속열처리(RTA;Rapid thermal anneal) 방법으로 수행하나 이에 한정되는 것은 아니다.
주변회로영역에 P형 모스트랜지스터를 형성하기 위해서 종래에는, 먼저 n형 불순물이온인 포스포러스(P)가 도핑된 폴리실리콘막을 형성한 다음, P형 모스트랜지스터가 형성될 영역의 폴리실리콘막만 선택적으로 노출시킨 다음, 이 폴리실리콘막에 p형 도전형의 불순물인 보론(B) 이온을 이온주입하거나 플라즈마 도핑에 의한 카운터 도핑(counter doping) 방식으로 보론(B) 이온을 주입하여 p형 폴리실리콘막을 형성하여 왔다. 여기서 카운터 도핑은 n형 불순물이온의 불순물 농도와 대비하여 보론(B) 이온의 도즈량을 n형 불순물이온의 불순물 농도보다 상대적으로 더 많이 주입하여 p형 폴리실리콘막으로 형성하는 방식이다. 그러나 포스포러스(P)가 도핑된 폴리실리콘막에 바로 보론(B) 이온을 주입하는 카운터 도핑 방식은 보론(B)이 원자 질량(AMU; atomic mass unit)이 11로 원자 질량이 31인 포스포러스(P)보다 상대적으로 가볍고, 폴리실리콘막의 증착 두께로 인해 증가시킬 수 있는 이온주입에너지의 한계로 인해, n형 폴리실리콘막을 형성할 때부터 만들어진 실리콘과 포스포러스 사이의 Si-P 공유 결합을 깨트리고 포스포러스(P) 자리에 보론(B)으로 치환시키기 어려운 문제가 있다. 이에 따라 p형 폴리실리콘막으로 형성하기 위해 주입하는 보론(B)의 활성화율이 낮아지면서 게이트 내의 저항이 증가하고 이동도가 감소하는 문제가 발생한다.
이에 대해 본 발명의 실시예에서는 p형 폴리실리콘막을 형성하기 위한 실리콘(Si)과 보론(B)의 공유 결합이 원활하게 이루어지도록 n형 불순물이온이 도핑된 폴리실리콘막의 Si-P 공유 결합 구조를 깨트리는 실리콘(Si) 이온을 1차 이온주입하여 폴리실리콘막을 비정질화시키거나 보론(B)이 결합될 빈자리(vacancy site)를 먼저 형성한 다음, 보론(B) 이온을 주입하는 2차 이온주입공정을 수행함으로써 보론(B) 이온의 활성화율을 향상시킬 수 있다. 보론 이온의 활성화율을 향상시킴으로써 게이트 내의 저항을 감소시킬 수 있다. 이에 따라 NMOS 트랜지스터 및 PMOS 트랜지스터의 동작 전류를 증가시킬 수 있다. 또한 Si-P 공유 결합 구조를 깨트리는 실리콘(Si) 이온을 주입한 이후에 격자 구조 사이의 틈새인 침입형 자리(interstitial site)에 존재하는 잔여 실리콘(Si)들이 불순물 이온을 활성화하기 위한 열처리 공정에서 재결정화(Recrystallize) 또는 결정화(Crystallize)될 때, 격자 미스매치(lattice mismatch)에 의한 스트레스를 감소시킬 수 있다. 아울러 Si-P 공유 결합 구조를 깨트리는 불순물 이온으로 다결정(polycrystal)을 이루지 않는 불순물, 예를 들어 게르마늄(Ge)을 사용하는 경우에 실리콘 격자 내에 게르마늄이 잔류하여 격자 결함을 유발함으로써 전기적 열화가 발생할 수 있는 반면, 폴리실리콘막 내의 실리콘과 동일한 물질인 실리콘을 사용함으로써 실리콘 격자 내에 유발되는 격자 결함에 의한 전기적 열화를 감소시킬 수 있다. 아울러 보론(B)이 결합될 빈자리(vacancy site)를 먼저 형성한 다음, 보론(B) 이온을 주입하는 2차 이온주입공정을 수행함으로써 보론의 확산을 방지하여 작업자가 의도한 깊이에 보론(B)을 위치시킬 수 있다.
도 7을 참조하면, n형의 폴리실리콘막(110) 및 p형의 폴리실리콘막(120)이 형성된 반도체 기판(100) 상에 게이트금속막(125) 및 하드마스크막(130)을 차례로 형성한다. 게이트금속막(125)은 텅스텐(W) 또는 텅스텐실리사이드(WSix)를 포함하여 형성할 수 있다. 또한 비록 도면에 도시하지는 않았지만, 게이트금속막(125)과 n형 및 p형 폴리실리콘막(110, 120) 사이에 도전형 물질이 확산되는 것을 방지하기 위해 텅스텐질화물층(WN)을 배치할 수도 있다. 하드마스크막(130)은 질화물층을 포함하여 형성하고, 이후 게이트 패턴을 형성하기 위한 식각 공정에서 하부 막들을 보호하는 역할을 한다.
도 8을 참조하면, 하드마스크막(130, 도 7 참조) 위에 레지스트 물질을 도포 및 패터닝하여 게이트 패턴이 형성될 영역을 정의하는 레지스트 패턴(미도시함)을 형성한다. 계속해서 이 레지스트 패턴을 마스크로 하부 막들을 반도체 기판(100)의 표면이 노출될 때까지 식각공정을 진행하여 반도체 기판(100)의 제1 영역(A)에는 n형 폴리게이트(155a)를 형성하고, 제2 영역(B)에는 p형 폴리게이트(155b)를 형성한다. 여기서 제1 영역(A)에 형성된 n형 폴리게이트(155a)는 게이트절연막패턴(150), n형 폴리실리콘패턴(145a), 게이트금속막패턴(140) 및 하드마스크패턴(135)이 적층된 구조로 이루어진다. 그리고 제2 영역(B)에 형성된 p형 폴리게이트(150b)는 게이트절연막패턴(150), p형 폴리실리콘패턴(145b), 게이트금속막패턴(140) 및 하드마스크패턴(135)이 적층된 구조로 이루어진다. 다음에 반도체 기판(100)의 제1 영역(A)에 형성된 n형 폴리게이트(155a) 및 제2 영역(B)에 형성된 p형 폴리게이트(155b)의 양 측벽에 스페이서(160)를 각각 형성한다. 스페이서(160)는 질화물층 또는 산화물층을 하나 이상 포함하는 적층 구조로 형성할 수 있다.
본 발명에 의하면 p형 폴리실리콘막을 형성하기 위한 실리콘(Si)과 보론(B)의 공유 결합이 원활하게 이루어지도록 실리콘(Si)을 먼저 이온주입하여 폴리실리콘막을 비정질화시키거나 보론(B)이 결합될 자리를 먼저 형성하고, 보론(B)을 이온주입함으로써 보론(B) 이온의 활성화율을 향상시켜 게이트 내의 저항을 감소시키고 NMOS 트랜지스터 및 PMOS 트랜지스터의 동작 전류를 증가시킬 수 있다.
한편, 본 발명의 일 실시예에서는 제2 영역(B)의 폴리실리콘막(110)에 수행하는 1차 이온주입공정에서 제1 불순물 이온으로 실리콘(28Si)을 먼저 이온주입하고 2차 이온주입공정에서 제2 불순물 이온으로 보론(11B)을 이온주입하였으나, 제1 불순물 이온으로 보론(11B)을 먼저 이온주입하고 제2 불순물 이온으로 실리콘(28Si) 이온을 이온주입하는 방식으로 수행할 수도 있다. 이 경우 제1 불순물 이온으로 보론(11B)을 먼저 이온주입하게 되면 Si-P 공유 결합 주위에 보론(11B) 이온들이 존재하게 된다. 그리고 후속하는 제2 불순물 이온으로 실리콘(28Si) 이온을 도핑하는 2차 이온주입공정을 수행하면 Si-P 공유 결합이 깨지면서 Si-P 공유 결합 주위에 존재하고 있는 보론(B)이 실리콘(Si)과 결합되어 있던 포스포러스(P) 자리에 용이하게 배치될 수 있다. 여기서 보론(B)은 1KeV 내지 30KeV 범위의 이온주입에너지 및 1E14 내지 1E17ions/㎤ 범위의 도즈량으로 이온주입공정을 수행하고, 실리콘(Si)은 1KeV 내지 200KeV 범위의 이온주입에너지 및 1E12 내지 1E16ions/㎤ 범위의 도즈량으로 이온주입공정을 수행할 수 있다. 또한 보론 및 실리콘을 주입하는 이온주입공정은 게이트 방향에 따라 0도 내지 45도 범위의 경사(tilt) 각도와 0도 내지 360도 범위에서 트위스트(twist)하여 수행할 수 있다.
한편, 본 발명의 폴리게이트 형성방법은 p형 폴리실리콘막을 형성한 다음 이온주입을 수행하여 n형 폴리실리콘막을 형성하는 방법에 적용할 수도 있다. 이하 도면을 참조하여 설명하기로 한다.
도 9 내지 도 12는 본 발명의 다른 실시예에 따른 반도체 소자의 듀얼 폴리게이트 형성방법을 설명하기 위해 나타내보인 도면들이다.
도 9를 참조하면, 제1 영역(A) 및 제2 영역(B)이 정의된 반도체 기판(200) 상에 게이트 절연막(205) 및 게이트도전막으로 폴리실리콘막(210)을 형성한다. 여기서 반도체 기판(200)은 주변회로영역으로 제1 영역(A)은 이후 N형 모스트랜지스터가 배치될 영역이고, 제2 영역(B)은 P형 모스트랜지스터가 배치될 영역이다. 반도체 기판(200)은 소자분리막(미도시함)으로 활성 영역(204)이 정의되어 있다. 게이트 절연막(205)은 산화물층으로 형성할 수 있다. 게이트 절연막(205) 위에 형성된 폴리실리콘막(210)은 p형 불순물이온이 도핑된 폴리실리콘막으로 형성할 수 있다. p형 불순물 이온으로는 보론(11B)을 사용하지만, 다른 p형 도전형의 이온들을 사용할 수도 있다.
도 10을 참조하면, 반도체 기판(200)의 제1 영역(A)을 선택적으로 노출시키는 마스크막 패턴(215)을 형성한다. 마스크막 패턴(215)은 레지스트 물질로 형성할 수 있다. 여기서 제1 영역(A) 및 제2 영역(B)의 폴리실리콘막(110) 내에는 폴리실리콘막 내의 실리콘(Si) 원자가 도핑된 p형 불순물이온, 예를 들어 보론(B) 원자와 Si-B 공유 결합을 이루고 있다. 다음에 마스크막 패턴(215)을 이온주입배리어막으로 노출된 제1 영역(A)의 폴리실리콘막(210)에 제1 불순물 이온을 도핑하는 1차 이온주입공정을 수행한다. 1차 이온주입공정에서 도핑되는 제1 불순물 이온은 실리콘(28Si) 이온으로 주입하며, 빔 라인으로 이온주입을 수행하거나 플라즈마 도핑 장비를 이용하여 이온주입공정을 수행할 수 있다. 여기서 실리콘(28Si)을 주입하는 1차 이온주입공정은 1KeV 내지 200KeV 범위의 이온주입에너지 및 1E12 내지 1E16ions/㎤ 범위의 도즈량으로 수행할 수 있다. 또한 1차 이온주입공정은 게이트 방향에 따라 0도 내지 45도 범위의 경사(tilt) 각도와 0도 내지 360도 범위에서 트위스트(twist)하여 수행할 수 있다. 이러한 1차 이온주입공정을 진행하면, 노출된 제1 영역(B)의 폴리실리콘막(210) 내에 도핑되는 실리콘(28Si) 이온이 제1 영역(A)의 폴리실리콘막(210) 내에서 공유 결합을 이루고 있는 Si-B 결합 구조를 깨트린다. 이에 따라 폴리실리콘막(210) 내의 격자 구조에서 실리콘(Si) 원자 및 보론(B) 원자 사이의 공유 결합이 끊어지거나, 추가로 실리콘(Si) 원자가 공급되어 보론(B) 원자와 결합하지 않은 빈자리(vacancy site)가 형성된다.
도 11을 참조하면, 마스크막 패턴(215)을 이온주입배리어막으로 제1 불순물 이온이 도핑된 제1 영역(A)의 폴리실리콘막(210)에 제2 불순물 이온을 도핑하는 2차 이온주입공정을 수행한다. 2차 이온주입공정에서 도핑되는 제2 불순물 이온은 n형 도전형의 불순물, 예를 들어 포스포러스(31P) 또는 아세나이드(75As)로 주입할 있다. 여기서 2차 이온주입공정은 포스포러스(31P)의 경우에는 1KeV 내지 50KeV 범위의 이온주입에너지 및 1E14 내지 1E17ions/㎤ 범위의 도즈량으로 수행할 수 있다. 아세나이드(75As)의 경우에는 1KeV 내지 70KeV 범위의 이온주입에너지 및 1E14 내지 1E17ions/㎤ 범위의 도즈량으로 수행할 수 있다. 또한 2차 이온주입공정은 게이트 방향에 따라 0도 내지 45도 범위의 경사(tilt) 각도와 0도 내지 360도 범위에서 트위스트(twist)하여 수행할 수 있다. 이 경우 제1 영역(B)의 폴리실리콘막(210)은 1차 이온주입공정에서 주입된 제1 불순물 이온인 실리콘(Si) 이온에 의해 Si-B 공유 결합이 끊어진 자리 및 추가로 공급된 실리콘(Si) 원자에 의해 형성된 빈 자리에 2차 이온주입공정으로 도핑된 포스포러스(P)가 위치하여 Si-P 결합을 이루게 된다.
도 12를 참조하면, 반도체 기판(200)의 제2 영역(B)을 차단하고 있는 마스크막 패턴(215)은 제거한다. 다음에 반도체 기판(100) 상에 열처리 공정을 진행하여 제1 영역(A)의 폴리실리콘막(210) 내에 주입된 제2 불순물 이온, 즉, n형 불순물이온을 활성화시킨다. 이러한 열처리에 의해 폴리실리콘막(210) 내에 주입된 불순물 이온이 활성화되면서 제1 영역(A)에는 n형의 폴리실리콘막(210)이 형성되고, 제2 영역(B)에는 p형의 폴리실리콘막(230)이 형성된다. 불순물 이온을 활성화하기 위한 열처리 공정은 급속열처리(RTA) 방법으로 수행하나 이에 한정되는 것은 아니다. 이후의 공정은 본 발명의 일 실시예에서 도 7 및 도 8에서 설명한 게이트 금속막 및 하드마스크막을 형성한 다음 패터닝 공정을 진행하여 제1 영역(A)에 n형 폴리게이트를 형성하고, 제2 영역(B)에 p형 폴리게이트를 형성한 후, n형 폴리게이트 및 p형 폴리게이트의 양 측벽에 스페이서를 각각 형성하는 방법과 동일하게 진행한다. 한편, 제1 영역(A)의 폴리실리콘막(210)에 수행하는 1차 이온주입공정에서 제1 불순물 이온으로 실리콘(28Si)을 먼저 이온주입하고 2차 이온주입공정에서 제2 불순물 이온으로 n형 도전형의 불순물을 이온주입하였으나, 제1 불순물 이온으로 n형 도전형의 불순물을 먼저 이온주입하고 제2 불순물 이온으로 실리콘(28Si) 이온을 이온주입하는 방식으로 수행할 수도 있다.
100, 200 : 반도체 기판 105, 205 : 게이트 절연막
110, 220 : n형 폴리실리콘막 120, 230 : p형 폴리실리콘막
155a : n형 폴리게이트 155b: p형 폴리게이트

Claims (14)

  1. 제1 영역 및 제2 영역을 갖는 반도체 기판 상에 게이트 절연막 및 제1 도전형의 불순물이 도핑된 폴리실리콘막을 형성하는 단계;
    상기 제2 영역의 폴리실리콘막을 노출시키는 단계;
    상기 노출된 제2 영역의 폴리실리콘막을 사전 비정질화(pre-amorphization)하는 1차 이온주입공정을 수행하는 단계;
    상기 1차 이온주입공정으로 사전 비정질화된 상기 제2 영역의 폴리실리콘막 상에 제2 도전형의 불순물을 도핑하는 2차 이온주입공정을 수행하는 단계; 및
    상기 반도체 기판 상에 열처리를 수행하여 상기 제1 영역 및 제2 영역의 불순물을 활성화하는 단계를 포함하는 반도체 소자의 듀얼 폴리게이트 형성방법.
  2. 제1항에 있어서,
    상기 제1 영역은 N형 모스트랜지스터가 배치될 영역이고, 제2 영역은 P형 모스트랜지스터가 배치될 영역인 반도체 소자의 듀얼 폴리게이트 형성방법.
  3. 제1항에 있어서,
    상기 1차 이온주입공정은 상기 제2 영역의 제1 도전형의 불순물과 실리콘의 공유 결합을 깨트리도록 상기 노출된 제2 영역의 폴리실리콘막에 실리콘 이온을 주입하여 수행하는 반도체 소자의 듀얼 폴리게이트 형성방법.
  4. 제3항에 있어서,
    상기 실리콘 이온은 1KeV 내지 200KeV 범위의 이온주입에너지 및 1E12 내지 1E16ions/㎤ 범위의 도즈량으로 주입하는 반도체 소자의 듀얼 폴리게이트 형성방법.
  5. 제1항에 있어서,
    상기 제1 도전형의 불순물은 포스포러스 또는 아세나이드를 포함하는 n형 불순물이온이고, 상기 제2 도전형의 불순물은 보론을 포함하는 p형 불순물이온인 반도체 소자의 듀얼 폴리게이트 형성방법.
  6. 제5항에 있어서,
    상기 보론은 1KeV 내지 30KeV 범위의 이온주입에너지 및 1E14 내지 1E17ions/㎤ 범위의 도즈량으로 도핑하는 반도체 소자의 듀얼 폴리게이트 형성방법.
  7. 제1항에 있어서,
    상기 제1 도전형의 불순물은 보론을 포함하는 p형 불순물이온이고, 상기 제2 도전형의 불순물은 포스포러스 또는 아세나이드를 포함하는 n형 불순물이온인 반도체 소자의 듀얼 폴리게이트 형성방법.
  8. 제7항에 있어서,
    상기 포스포러스는 1KeV 내지 50KeV 범위의 이온주입에너지 및 1E14 내지 1E17ions/㎤ 범위의 도즈량으로 도핑하고, 상기 아세나이드는 1KeV 내지 70KeV 범위의 이온주입에너지 및 1E14 내지 1E17ions/㎤ 범위의 도즈량으로 도핑하는 반도체 소자의 듀얼 폴리게이트 형성방법.
  9. 제1 영역 및 제2 영역을 갖는 반도체 기판 상에 게이트 절연막 및 제1 도전형의 불순물이 도핑된 폴리실리콘막을 형성하는 단계;
    상기 제2 영역의 폴리실리콘막을 노출시키는 단계;
    상기 제2 영역의 폴리실리콘막 상에 제2 도전형의 불순물을 도핑하는 1차 이온주입공정을 수행하는 단계;
    상기 도핑된 제2 도전형의 불순물이 상기 제2 영역의 폴리실리콘막의 실리콘(Si)과 결합하도록 상기 제2 영역의 제1 도전형의 불순물과 실리콘의 결합 구조를 깨트리는 2차 이온주입공정을 수행하는 단계; 및
    상기 반도체 기판 상에 열처리를 수행하여 상기 제1 영역 및 제2 영역의 불순물을 활성화하는 단계를 포함하는 반도체 소자의 듀얼 폴리게이트 형성방법.
  10. 제9항에 있어서,
    상기 제1 영역은 N형 모스트랜지스터가 배치될 영역이고, 제2 영역은 P형 모스트랜지스터가 배치될 영역인 반도체 소자의 듀얼 폴리게이트 형성방법.
  11. 제9항에 있어서,
    상기 제1 도전형의 불순물은 포스포러스 또는 아세나이드를 포함하는 n형 불순물이온이고, 상기 제2 도전형의 불순물은 보론을 포함하는 p형 불순물이온인 반도체 소자의 듀얼 폴리게이트 형성방법.
  12. 제9항에 있어서,
    상기 제1 도전형의 불순물은 보론을 포함하는 p형 불순물이온이고, 상기 제2 도전형의 불순물은 포스포러스 또는 아세나이드를 포함하는 n형 불순물이온인 반도체 소자의 듀얼 폴리게이트 형성방법.
  13. 제7항에 있어서,
    상기 2차 이온주입공정은 상기 제2 영역의 폴리실리콘막에 실리콘 이온을 주입하여 수행하는 반도체 소자의 듀얼 폴리게이트 형성방법.
  14. 제13항에 있어서,
    상기 실리콘 이온은 1KeV 내지 200KeV 범위의 이온주입에너지 및 1E12 내지 1E16ions/㎤ 범위의 도즈량으로 주입하는 반도체 소자의 듀얼 폴리게이트 형성방법.
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