KR20120071254A - 열전소자 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 열전소자 및 그 제조 방법에 관한 것으로서, 기판; 상기 기판의 일측에 형성되고, 제1 도전형인 제1 나노와이어; 상기 제1 나노와이어에 대향되어 형성되고, 제2 도전형인 제2 나노와이어; 상기 제1 나노와이어 및 상기 제2 나노와이어의 일단에 공통 연결되는 고온부; 상기 제1 나노와이어 및 상기 제2 나노와이어의 타단에 연결되는 저온부; 상기 제1 나노와이어와 상기 제2 나노와이어 상부에 형성되는 절연층; 상기 제1 나노와이어측 절연층 상부에 형성되어, 상기 제1 나노와이어의 전위를 조절하는 제1 금속층; 및 상기 제2 나노와이어측 절연층 상부에 형성되어, 상기 제2 나노와이어의 전위를 조절하는 제2 금속층을 포함한다.

Description

열전소자 및 그 제조 방법{Thermoelectric Device and Manufacturing Method Thereof}
본 발명은 열전소자에 관한 것으로, 더욱 상세하게는 일함수가 상이한 물질을 N형 레그 및 P형 레그에 각각 형성하여 지벡계수를 향상시키기 위한 열전소자 및 그 제조 방법에 관한 것이다.
열전효과는 1821년 Thomas Seebeck에 의하여 발견되었으며, 1950년대에 들어서 반도체 재료의 발견과 함께 산업에 널리 적용되고 있다.
현재 열전소자의 재료로 Bi2Te3가 널리 사용되고 있으며, Bi2Te3는 열전효과의 특성을 나타내는 지표인 ZT 값이 ~1이다. 그러나, 열전소자의 ZT 값이 ~1인 경우, 열에너지의 전기에너지 변환 효율은 5% 미만으로 실제 적용시에 낮은 변환 효율로 인하여 많은 제한을 가지게 된다.
따라서, 열전소자를 냉장고 등에 적용하기 위해서는 ZT > 3 이상의 특성을 보이는 열전 반도체의 개발이 필요하다.
ZT는 지벡계수의 제곱에 비례하는 특성을 가지고 있다. 즉, 지벡계수가 2배 증가하면 ZT는 4배 증가한다. 따라서, Bi2Te3의 경우, 지벡계수를 2배 증가시킬 수 있는 기술이 확보되면, ZT > 3의 특성을 만족시킬 수 있고, 향후 열전소자를 이용한 응용 제품의 획기적인 발전을 가져올 수 있다.
한편, 풍부한 자원 매장량과 인체에 무해한 것으로 알려져 있는 실리콘은 미세 가공 등에 대한 기술이 충분히 발전되었음에도 불구하고, 상온에서의 열전도도가 150W/mㆍK로서 매우 높아 열전소자의 figure of merit인 ZT의 값이 0.01인 값을 가지므로 열전소자로의 활용이 어려운 것으로 인식되어 왔다.
그러나, 최근 들어 CVD(Chemical Vapor Deposition)로 성장한 실리콘 나노선의 경우, 열전전도가 0.01배 이하로 줄일 수 있음이 보고되었고, 이에 따라 ZT > 1 이상의 특성을 보이는 것으로 Nature지에 보고되었으며, 미국에서는 Berkeley, Harvard, Caltech 등에서 새로운 열전소자의 물질에 대한 연구가 매우 활발히 진행되고 있다.
특히, 최근에는 Top-down 방식의 반도체 공정을 이용하여 실리콘 나노선을 이용한 열전소자의 제작 공정에 대한 기술이 개발되고 있다.
이와 관련하여 본 발명의 일실시예에서는 지벡계수의 값을 향상시킬 수 있는 실리콘 나노선을 이용한 열전소자의 구조를 제공한다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위하여 안출된 것으로서, 열전소자를 구성하는 기본 요소인 N형 레그 및 P형 레그 각각에 일함수가 상이한 물질을 부분적으로 형성함으로써, 지벡계수의 값을 향상시킬 수 있는 열전소자 및 그 제조 방법을 제공하는 데 그 목적이 있다.
이를 위하여, 본 발명의 제1 측면에 따르면, 본 발명에 따른 열전소자는, 기판; 상기 기판의 일측에 형성되고, 제1 도전형인 제1 나노와이어; 상기 제1 나노와이어에 대향되어 형성되고, 제2 도전형인 제2 나노와이어; 상기 제1 나노와이어 및 상기 제2 나노와이어의 일단에 공통 연결되는 고온부; 상기 제1 나노와이어 및 상기 제2 나노와이어의 타단에 연결되는 저온부; 상기 제1 나노와이어와 상기 제2 나노와이어 상부에 형성되는 절연층; 상기 제1 나노와이어측 절연층 상부에 형성되어, 상기 제1 나노와이어의 전위를 조절하는 제1 금속층; 및 상기 제2 나노와이어측 절연층 상부에 형성되어, 상기 제2 나노와이어의 전위를 조절하는 제2 금속층을 포함한다.
또한, 본 발명의 제2 측면에 따르면, 본 발명에 따른 열전소자의 제조 방법은, 기판 상부에 반도체층을 증착하고 패터닝하여 제1 나노와이어 패턴, 상기 제1 나노와이어 패턴, 고온부 및 저온부를 형성하는 구조물 형성 단계; 상기 제1 나노와이어 패턴 및 상기 제2 나노와이어 패턴에 제1 도전형 물질 및 제2 도전형 물질을 각각 이온 주입하여 제1 나노와이어 및 제2 나노와이어를 형성하는 나노와이어 형성 단계; 상기 기판 전면에 절연 물질을 증착하고 패터닝하여 상기 제1 나노와이어와 상기 제2 나노와이어 상부에 절연층을 형성하는 절연층 형성 단계; 상기 기판 전면에 금속 물질을 증착하고 패터닝하여 상기 제1 나노와이어측 절연층 상부에 제1 금속층을 형성하는 제1 금속층 형성 단계; 및 상기 기판 전면에 금속 물질을 증착하고 패터닝하여 상기 제2 나노와이어측 절연층 상부에 제2 금속층을 형성하는 제2 금속층 형성 단계를 포함한다.
이상에서 설명한 바와 같이 본 발명에 의하면, N형 레그 및 P형 레그 각각에 일함수가 상이한 물질을 구성한 열전소자 및 그 제조 방법을 제공함으로써, 외부에서 전압을 인가한 것과 동일한 효과를 구현하여 각각의 레그의 지벡전압을 증가시킬 수 있고, 이에 따라 ZT 값을 증가시켜 열전소자의 효율을 향상시키는 효과가 있다.
도 1은 본 발명의 일실시예에 따른 열전소자의 구조를 나타낸 사시도,
도 2 내지 도 7은 본 발명의 일실시예에 따른 열전소자의 제조 방법을 설명하기 위한 공정 흐름도이다.
이하, 본 발명의 일실시예를 첨부된 도면들을 참조하여 상세히 설명한다. 또한, 본 발명을 설명함에 있어, 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명은 생략한다.
도 1은 본 발명의 일실시예에 따른 열전소자의 구조를 나타낸 사시도이다.
도 1을 참조하면, 본 발명에 따른 열전소자(100)는 기판(110), 단열층(120), 제1 나노와이어(130a), 제2 나노와이어(130b), 고온부(140), 저온부(150), 절연층(160), 제1 금속층(170a) 및 제2 금속층(170b) 등을 포함한다.
기판(110)은 다수의 소자를 지지하며, 실리콘 기판, 유리 기판, 세라믹 기판, 플라스틱 기판 및 아크릴 기판 등이 될 수 있다.
단열층(120)은 단열층(120) 상의 구조물과 기판(110) 사이에 형성되어, 구조물에서 발생된 열이 기판(110)으로 전달되는 것을 감소시킨다. 여기서, 단열층(120)은 실리콘 산화막으로 형성될 수 있다.
제1 나노와이어(130a)는 제1 도전형(즉, N형 반도체)이고, 제2 나노와이어(130b)는 제2 도전형(즉, P형 반도체)이며, 제1 나노와이어(130a)와 제2 나노와이어(130b)는 단열층(120)의 상부에 서로 대향되어 형성되는 것이 바람직하다. 여기서, 제1 나노와이어(130a) 및 제2 나노와이어(130b) 각각의 단면은 다각형, 원형, 타원형, 부채꼴 형태 등이 될 수 있다.
고온부(140)는 열을 흡수하는 영역으로서, 제1 나노와이어(130a) 및 제2 나노와이어(130b)의 일단에 공통 연결되고, 저온부(150)는 열을 방출하는 영역으로서, 제1 나노와이어(130a)와 제2 나노와이어(130b)의 타단에 연결된다. 여기서, 고온부(140) 및 저온부(150)는 실리콘막으로 형성될 수 있다.
절연층(160)은 제1 나노와이어(130a)와 제2 나노와이어(130b)에 걸쳐 형성되며, 일반적인 CMOS 공정에서 게이트 절연막으로 사용되는 Al2O3, HfxOy, TEOS 계열의 산화막 및 Si3N4, SiNx 등의 질화막 등을 포함할 수 있다.
제1 금속층(170a)은 제1 나노와이어(130a)측 절연층(160)의 상부에 형성되어, 제1 나노와이어(130a)와 제2 나노와이어(130b)의 전위차를 조절하기 위해, 제1 나노와이어(130a)의 전위를 조절한다. 이를 위해, 제1 금속층(170a)은 Er, Mg, Yb, Sm 및 Eu 등과 같이 일함수가 작은 물질을 포함한다.
제2 금속층(170b)은 제2 나노와이어(130b)측 절연층(160)의 상부에 형성되어, 제1 나노와이어(130a)와 제2 나노와이어(130b)의 전위차를 조절하기 위해, 제2 나노와이어(130b)의 전위를 조절한다. 이를 위해, 제2 금속층(170b)은 Pt, Mn 및 Pd 등과 같이 일함수가 큰 물질을 포함한다.
본 발명의 일실시예에서는 제1 금속층(170a)과 제2 금속층(170b)을 일함수가 상이한 물질로 구성하고 있지만, 이에 한정되는 것은 아니며, 제1 금속층(170a)과 제2 금속층(170b)을 동일한 물질로 구성하고, 각각의 금속층에 다른 전압을 인가하여 제1 나노와이어(130a)와 제2 나노와이어(130b)의 전위차를 조절할 수도 있다.
도 2 내지 도 7은 본 발명의 일실시예에 따른 열전소자의 제조 방법을 설명하기 위한 공정 흐름도이다.
도 2를 참조하면, 기판(210)의 상부에 단열층(220) 및 반도체층(230)을 순차적으로 증착한다. 여기서, 단열층(220)은 실리콘 산화막으로 형성되고, 반도체층(230)은 실리콘막으로 형성될 수 있다.
도 3을 참조하면, 반도체층(230)을 패터닝하여 제1 나노와이어 패턴(230a), 제2 나노와이어 패턴(230b), 고온부(240) 및 저온부(250)를 형성한다. 여기서, 제1 나노와이어 패턴(230a)과 제2 나노와이어 패턴(230b)은 서로 대향되어 형성된다. 또한, 제1 나노와이어 패턴(230a)과 제2 나노와이어 패턴(230b)의 일단은 고온부(240)에 공통 연결되고, 제1 나노와이어 패턴(230a)과 제2 나노와이어 패턴(230b)의 타단은 저온부(250)에 연결된다.
도 4를 참조하면, 제1 나노와이어 패턴(230a)에 제1 도전형 물질(즉, N형 도전 물질)을 이온 주입하고, 제2 나노와이어 패턴(230b)에 제2 도전형 물질(즉, P형 도전 물질)을 이온 주입하여 제1 나노와이어(260a) 및 제2 나노와이어(260b)를 형성한다.
도 5를 참조하면, 제1 나노와이어(260a) 및 제2 나노와이어(260b)를 포함하는 기판(210) 전면에 절연 물질을 증착하고 패터닝하여 제1 나노와이어(260a)와 제2 나노와이어(260b)에 걸쳐 절연층(270)을 형성한다. 여기서, 절연층(270)은 일반적인 CMOS 공정에서 게이트 절연막으로 사용되는 Al2O3, HfxOy, TEOS 계열의 산화막 및 Si3N4, SiNx 등의 질화막 등을 포함할 수 있다.
도 6을 참조하면, 절연층(270)을 포함하는 기판(210) 전면에 금속 물질을 증착하고 패터닝하여 제1 나노와이어(260a)측 절연층(270) 상부에 제1 금속층(280a)을 형성한다. 여기서, 제1 금속층(280a)은 Er, Mg, Yb, Sm 및 Eu 등과 같이 일함수가 작은 물질을 포함한다. 이러한 물질은 산화가 매우 쉽게 일어나기 때문에 이를 방지하기 위하여 알로이(Alloy) 형태로 형성될 수 있다.
도 7을 참조하면, 절연층(270)을 포함하는 기판(210) 전면에 금속 물질을 증착하고 패터닝하여 제2 나노와이어(260b)측 절연층(270) 상부에 제2 금속층(280b)을 형성한다. 여기서, 제2 금속층(280b)은 Pt, Mn 및 Pd 등과 같이 일함수가 큰 물질을 포함한다. 이러한 물질은 산화가 매우 쉽게 일어나기 때문에 이를 방지하기 위하여 알로이(Alloy) 형태로 형성될 수 있다.
본 발명의 명세서에 개시된 실시예들은 본 발명을 한정하는 것이 아니다. 본 발명의 범위는 아래의 특허청구범위에 의해 해석되어야 하며, 그와 균등한 범위 내에 있는 모든 기술도 본 발명의 범위에 포함되는 것으로 해석해야 할 것이다.
110: 기판 120: 단열층
130a: 제1 나노와이어 130b: 제2 나노와이어
140: 고온부 150: 저온부
160: 절연층 170a: 제1 금속층
170b: 제2 금속층

Claims (14)

  1. 기판;
    상기 기판의 일측에 형성되고, 제1 도전형인 제1 나노와이어;
    상기 제1 나노와이어에 대향되어 형성되고, 제2 도전형인 제2 나노와이어;
    상기 제1 나노와이어 및 상기 제2 나노와이어의 일단에 공통 연결되는 고온부;
    상기 제1 나노와이어 및 상기 제2 나노와이어의 타단에 연결되는 저온부;
    상기 제1 나노와이어와 상기 제2 나노와이어 상부에 형성되는 절연층;
    상기 제1 나노와이어측 절연층 상부에 형성되어, 상기 제1 나노와이어의 전위를 조절하는 제1 금속층; 및
    상기 제2 나노와이어측 절연층 상부에 형성되어, 상기 제2 나노와이어의 전위를 조절하는 제2 금속층;
    을 포함하는 열전소자.
  2. 제1항에 있어서,
    상기 제1 금속층과 상기 제2 금속층은 서로 일함수가 상이한 물질로 구성되는 것을 특징으로 하는 열전소자.
  3. 제1항에 있어서,
    상기 제1 금속층은 Er, Mg, Yb, Sm 및 Eu 중 적어도 하나를 포함하는 것을 특징으로 하는 열전소자.
  4. 제1항에 있어서,
    상기 제2 금속층은 Pt, Mn 및 Pd 중 적어도 하나를 포함하는 것을 특징으로 하는 열전소자.
  5. 제1항에 있어서,
    상기 절연층은 Al2O3, HfxOy, TEOS 계열의 산화막 및 Si3N4, SiN을 포함하는 질화막 중 적어도 하나를 포함하는 것을 특징으로 하는 열전소자.
  6. 제1항에 있어서,
    상기 열전소자는,
    상기 기판과 상기 기판의 상부 구조물 사이에 삽입되어, 상기 상부 구조물에서 발생된 열이 상기 기판으로 전달되는 것을 감소시키는 단열층;
    을 더 포함하는 것을 특징으로 하는 열전소자.
  7. 제1항에 있어서,
    상기 제1 금속층과 상기 제2 금속층이 동일한 물질로 구성되는 경우, 상기 제1 금속층과 상기 제2 금속층 각각에 서로 다른 전압이 인가되는 것을 특징으로 하는 열전소자.
  8. 기판 상부에 반도체층을 증착하고 패터닝하여 제1 나노와이어 패턴, 상기 제1 나노와이어 패턴, 고온부 및 저온부를 형성하는 구조물 형성 단계;
    상기 제1 나노와이어 패턴 및 상기 제2 나노와이어 패턴에 제1 도전형 물질 및 제2 도전형 물질을 각각 이온 주입하여 형성하는 나노와이어 형성 단계;
    상기 기판 전면에 절연 물질을 증착하고 패터닝하여 상기 제1 나노와이어와 상기 제2 나노와이어 상부에 절연층을 형성하는 절연층 형성 단계;
    상기 기판 전면에 금속 물질을 증착하고 패터닝하여 상기 제1 나노와이어측 절연층 상부에 제1 금속층을 형성하는 제1 금속층 형성 단계; 및
    상기 기판 전면에 금속 물질을 증착하고 패터닝하여 상기 제2 나노와이어측 절연층 상부에 제2 금속층을 형성하는 제2 금속층 형성 단계;
    를 포함하는 열전소자의 제조 방법.
  9. 제8항에 있어서,
    상기 기판과 상기 반도체층 사이에 열 전달을 감소시키기 위한 단열층을 형성하는 단계;
    를 더 포함하는 것을 특징으로 하는 열전소자의 제조 방법.
  10. 제8항에 있어서,
    상기 제1 금속층과 상기 제2 금속층은 서로 일함수가 상이한 물질로 구성되는 것을 특징으로 하는 열전소자의 제조 방법.
  11. 제8항에 있어서,
    상기 제1 금속층은 Er, Mg, Yb, Sm 및 Eu 중 적어도 하나를 포함하는 것을 특징으로 하는 열전소자의 제조 방법.
  12. 제8항에 있어서,
    상기 제2 금속층은 Pt, Mn 및 Pd 중 적어도 하나를 포함하는 것을 특징으로 하는 열전소자의 제조 방법.
  13. 제8항에 있어서,
    상기 절연층은 Al2O3, HfxOy, TEOS 계열의 산화막 및 Si3N4, SiN을 포함하는 질화막 중 적어도 하나를 포함하는 것을 특징으로 하는 열전소자의 제조 방법.
  14. 제8항에 있어서, 상기 제1 금속층 형성 단계 및 상기 제2 금속층 형성 단계에서,
    상기 제1 금속층 및 상기 제2 금속층은 각각 알로이(Alloy) 형태로 형성되는 것을 특징으로 하는 열전소자의 제조 방법.
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