KR20120067728A

KR20120067728A - 액정표시장치

Info

Publication number: KR20120067728A
Application number: KR1020100129282A
Authority: KR
Inventors: 안형철
Original assignee: 삼성모바일디스플레이주식회사
Priority date: 2010-12-16
Filing date: 2010-12-16
Publication date: 2012-06-26
Also published as: US8634035B2; KR101875048B1; US20120154705A1

Abstract

본 발명은 개구율을 향상하기 위해, 제1기판 상의 게이트배선 및 데이터배선이 교차하여 정의된 화소영역에 형성된 화소전극으로써, 상기 화소영역은 제1서브화소영역 및 제2서브화소영역을 포함하며, 상기 제1서브화소영역에 형성되는 제1화소전극 및 상기 제2서브화소영역에 형성되는 제2화소전극을 포함하는 화소전극; 상기 제1기판 상의 화소영역에 형성되며, 게이트전극, 반도체층, 소스전극 및 드레인전극을 포함하는 박막트랜지스터; 상기 제1기판 상의 상기 제1서브화소영역과 상기 제2서브화소영역 사이를 가로지르도록 형성되며 상기 게이트배선과 실질적으로 평행하게 연장되는 제1부분 및 상기 제1부분에서 상기 화소전극의 방향으로 분기되어 상기 데이터배선과 실질적으로 평행하게 연장되는 제2부분을 포함하는 제1스토리지배선; 상기 제1기판과 결합하여 액정층을 수용하는 제2기판 상의 상기 화소영역에 대응하는 영역에 형성된 공통전극; 상기 공통전극에서 상기 화소전극에 대응하는 영역의 적어도 일부에 형성된 개구부; 를 포함하며, 상기 드레인전극은 상기 스토리지배선의 제1부분과 중첩되는 제1영역 및 연장되어 상기 스토리지배선의 제2부분과 중첩되는 제2영역;을 포함하며, 상기 제1스토리지배선의 제2부분은 상기 개구부에 대응하는 영역까지 연장되어 형성되어 상기 개구부와 중첩되는 액정표시장치를 제공한다.

Description

액정표시장치{Liquid display device}

본 발명의 일 실시 예는 액정표시장치에 관한 것으로, 상세하게는 개구율이 향상된 액정표시장치에 관한 것이다.

일반적으로, 액정표시장치는 어레이 기판, 어레이 기판과 마주보는 컬러 필터 기판 및 어레이 기판과 컬러 필터 기판과의 사이에 형성된 액정층으로 이루어진다. 어레이 기판은 화상을 나타내는 최소 단위인 복수의 화소로 이루어진다. 화소 각각은 게이트 라인, 데이터 라인, 박막 트랜지스터 및 화소 전극을 구비한다. 게이트 라인과 데이터 라인은 게이트 신호와 데이터 신호를 각각 입력받고, 박막 트랜지스터의 게이트와 소스에 각각 전기적으로 연결된다. 화소 전극은 박막 트랜지스터의 드레인에 전기적으로 연결되고, 액정층을 사이에 두고 컬러 필터 기판에 형성된 공통전극과 마주한다.

최근에는 광시야각 특성을 갖는 피브이에이(PVA: Patterned Vertical Alignment) 모드, 엠-피브이에이(M-PVA: Multi-domain Patterned Vertical Alignment) 모드 및 에스-피브이에이(S-PVA: Super-Patterned Vertical Alignment) 모드 액정 표시 장치가 개발되고 있다. 이는 패터닝된 투명 전극을 이용하여 액정 분자들을 서로 다른 방향으로 배열시켜 액정 도메인을 형성함으로써 액정표시장치의 시야각을 향상시키는 방법으로 제조되는 액정 표시 장치이다.

이러한 광시야각 특성을 갖는 액정표시장치들은 액정의 효과적인 제어를 위해 컬러 필터 기판에 형성된 공통전극에 컬러 필터 ITO 홀(C/F ITO Hole)이 형성되어 있다. 그러나, 이러한 컬러 필터 ITO 홀은 데드 스페이스(dead space)이므로, 개구율의 손실이 발생하는 문제가 있다.

본 발명은 커패시터를 공통전극의 개구부에 대응하는 위치에 형성시켜 개구율의 향상된 액정표시장치를 제공하는 것을 목적으로 한다.

상기와 같은 목적을 달성하기 위해 본 발명은, 제1기판 상의 게이트배선 및 데이터배선이 교차하여 정의된 화소영역에 형성된 화소전극; 상기 제1기판 상의 화소영역에 형성되며, 게이트전극, 게이트전극과 절연되어 형성된 반도체층, 상기 반도체층과 전기적으로 연결된 소스전극 및 드레인전극을 포함하는 박막트랜지스터; 상기 제1기판 상의 화소영역에 형성되며, 상기 게이트배선과 실질적으로 평행하게 연장되는 제1부분 및 상기 제1부분에서 상기 화소전극의 방향으로 분기되어 데이터배선과 실질적으로 평행하게 연장되는 제2부분을 포함하는 스토리지배선; 상기 제1기판과 결합하여 액정층을 수용하는 제2기판 상의 상기 화소영역에 대응하는 영역에 형성된 공통전극; 및 상기 공통전극에서 상기 화소전극에 대응하는 영역의 적어도 일부에 형성된 개구부; 를 포함하며, 상기 드레인전극은 상기 스토리지배선의 제1부분과 중첩되는 제1영역 및 연장되어 상기 스토리지배선의 제2부분과 중첩되는 제2영역;을 포함하고, 상기 스토리지배선의 제2부분 및 상기 드레인전극의 제2부분은 상기 개구부에 대응하는 영역까지 연장되어 형성되어 상기 개구부와 중첩되는 액정표시장치를 제공한다.

본 발명의 다른 특징에 따르면, 상기 스토리지배선의 제2부분과 상기 드레인전극의 제2영역 사이에 형성된 게이트절연층; 을 더 포함한다.

본 발명의 다른 특징에 따르면, 상기 스토리지배선의 제2부분, 상기 게이트절연층 및 상기 드레인전극의 제2영역은 추가커패시터;를 형성하며, 상기 추가커패시터는 상기 개구부와 중첩된다.

본 발명의 다른 특징에 따르면, 상기 화소전극과 동일한 층에 형성되며, 상기 화소전극 및 상기 드레인전극과 전기적으로 연결된 컨택전극; 을 더 포함한다.

본 발명의 다른 특징에 따르면, 상기 컨택전극과 중첩되도록 형성된 상기 스토리지배선의 제1부분 및 상기 스토리지배선의 제1부분과 절연되는 상기 드레인전극의 제1영역이 주커패시터;를 형성한다.

상기와 같은 목적을 달성하기 위해 본 발명은, 제1기판 상의 화소영역에 형성된 화소전극으로써, 상기 화소영역은 제1서브화소영역 및 제2서브화소영역을 포함하며, 상기 제1서브화소영역에 형성되는 제1화소전극 및 상기 제2서브화소영역에 형성되는 제2화소전극을 포함하는 화소전극; 상기 제1기판 상의 화소영역에 형성되며, 게이트전극, 게이트전극과 절연되어 형성된 반도체층, 상기 반도체층과 전기적으로 연결된 소스전극 및 드레인전극을 포함하는 박막트랜지스터; 상기 게이트전극과 전기적으로 연결되며, 상기 제1서브화소영역 및 상기 제2서브화소영역 사이를 가로지르도록 형성된 게이트배선; 상기 제1기판 상의 상기 화소영역에 형성되며, 상기 게이트배선과 실질적으로 평행하게 연장되는 제1부분 및 상기 제1부분에서 상기 화소전극의 방향으로 분기되어 상기 게이트배선과 수직하게 연장되는 제2부분을 포함하는 스토리지배선; 상기 제1기판과 결합하여 액정층을 수용하는 제2기판 상의 상기 화소영역에 대응하는 영역에 형성된 공통전극; 및 상기 공통전극에서 상기 화소전극에 대응하는 영역의 적어도 일부에 형성된 개구부; 를 포함하며, 상기 드레인전극은 상기 스토리지배선의 제1부분과 중첩되는 제1영역 및 연장되어 상기 스토리지배선의 제2부분과 중첩되는 제2영역;을 포함하며, 상기 스토리지배선의 제2부분 및 상기 드레인전극의 제2영역은 상기 개구부에 대응하는 영역까지 연장되어 형성되어 상기 개구부와 중첩된다.

본 발명의 다른 특징에 따르면, 상기 박막트랜지스터는 상기 제1서브화소영역 및 상기 제2서브화소영역 사이에 형성된다.

본 발명의 다른 특징에 따르면, 상기 스토리지배선의 제1부분은 상기 제1서브화소영역 및 상기 제2서브화소영역 사이를 가로지르도록 형성된다.

본 발명의 다른 특징에 따르면, 상기 개구부는 상기 제1화소전극에 대응하는 영역의 적어도 일부에 형성된 제1개구부 및 상기 제2화소전극에 대응하는 영역의 적어도 일부에 형성된 제2개구부 를 포함한다.

본 발명의 다른 특징에 따르면, 상기 스토리지배선의 제2부분 및 상기 드레인전극의 제2영역은 상기 제1개구부에 대응하는 영역까지 연장되어 형성되어 상기 제1개구부와 중첩된다.

본 발명의 다른 특징에 따르면, 상기 스토리지배선의 제2부분, 상기 게이트절연층 및 상기 드레인전극의 제2영역은 추가커패시터를 형성하며, 상기 추가커패시터는 상기 제1개구부와 중첩된다.

본 발명의 다른 특징에 따르면, 상기 제1화소전극 및 상기 제2화소전극과 동일한 층에 형성되며, 상기 제1화소전극 및 상기 제2화소전극과 전기적으로 연결되는 컨택전극; 을 더 포함하며, 상기 컨택전극은 상기 제1화소전극과 상기 제2화소전극과 사이에 형성된다.

본 발명의 다른 특징에 따르면, 상기 컨택전극과 중첩되도록 형성된 상기 스토리지배선의 제1부분 및 상기 스토리지배선의 제1부분과 절연되는 상기 드레인전극의 제1영역이 주커패시터를 형성하며, 상기 주커패시터는 상기 제1서브화소영역 및 상기 제2서브화소영역 사이에 형성된다.

상기와 같은 목적을 달성하기 위해 본 발명은, 제1기판 상의 게이트배선 및 데이터배선이 교차하여 정의된 화소영역에 형성된 화소전극으로써, 상기 화소영역은 제1서브화소영역 및 제2서브화소영역을 포함하며, 상기 제1서브화소영역에 형성되는 제1화소전극 및 상기 제2서브화소영역에 형성되는 제2화소전극을 포함하는 화소전극; 상기 제1기판 상의 화소영역에 형성되며, 게이트전극, 게이트전극과 절연되어 형성된 반도체층, 상기 반도체층과 전기적으로 연결된 소스전극 및 드레인전극을 포함하는 박막트랜지스터; 상기 제1기판 상의 상기 제1서브화소영역과 상기 제2서브화소영역 사이를 가로지르도록 형성되며 상기 게이트배선과 실질적으로 평행하게 연장되는 제1부분 및 상기 제1부분에서 상기 화소전극의 방향으로 분기되어 상기 데이터배선과 실질적으로 평행하게 연장되는 제2부분을 포함하는 제1스토리지배선; 상기 제1기판과 결합하여 액정층을 수용하는 제2기판 상의 상기 화소영역에 대응하는 영역에 형성된 공통전극; 및 상기 공통전극에서 상기 화소전극에 대응하는 영역의 적어도 일부에 형성된 개구부; 를 포함하며, 상기 드레인전극은 상기 스토리지배선의 제1부분과 중첩되는 제1영역 및 연장되어 상기 스토리지배선의 제2부분과 중첩되는 제2영역;을 포함하며, 상기 제1스토리지배선의 제2부분은 상기 개구부에 대응하는 영역까지 연장되어 형성되어 상기 개구부와 중첩된다.

본 발명의 다른 특징에 따르면, 상기 박막트랜지스터는 평면 상에 상기 제2서브화소영역 아래에 형성된다.

본 발명의 다른 특징에 따르면, 상기 게이트전극과 전기적으로 연결되며, 평면 상에 상기 제2서브화소영역 아래에 상기 제1스토리지배선과 실질적으로 평행하게 형성된 상기 게이트배선; 평면 상에 상기 제2서브화소영역 아래에 상기 게이트배선과 실질적으로 평행하게 형성된 제2스토리지배선; 을 포함한다.

본 발명의 다른 특징에 따르면, 상기 제1스토리지배선의 제2부분은 제1부분으로부터 양방향으로 분기하여 상기 제1개구부에 대응하는 영역 및 상기 제2개구부에 대응하는 영역까지 연장되어 형성되어 상기 제1개구부 및 상기 제2개구부와 중첩된다.

본 발명의 다른 특징에 따르면, 상기 제1스토리지배선의 제2부분과, 상기 제1화소전극 및 상기 제2화소전극 사이에 형성된 게이트절연층 및 패시베이션층; 을 더 포함한다.

본 발명의 다른 특징에 따르면, 상기 제1스토리지배선의 제2부분, 상기 게이트절연층, 패시베이션층 및 상기 제1화소전극은 제1추가커패시터를 형성하며, 상기 제1추가커패시터는 상기 제1개구부와 중첩되고, 상기 제1스토리지배선의 제2부분, 상기 게이트절연층, 패시베이션층 및 상기 제2화소전극은 제2추가커패시터를 형성하며, 상기 제2추가커패시터는 상기 제2개구부와 중첩된다.

본 발명의 다른 특징에 따르면, 상기 제1화소전극 및 상기 제2화소전극과 동일한 층에 형성되며, 상기 제1화소전극 및 상기 제2화소전극과 전기적으로 연결되는 연결전극; 을 더 포함하며, 상기 연결전극은 상기 제1화소전극과 상기 제2화소전극 사이에 형성된다.

전술한 것 외의 다른 측면, 특징, 이점이 이하의 도면, 특허청구범위 및 발명의 상세한 설명으로부터 명확해질 것이다.

이와 같은 본 발명의 일 실시 예에 의하면, 데드 스페이스인 공통전극의 개구부에 대응하는 위치에 커패시터를 배치함으로써, 개구율이 향상되는 효과가 있다. 다른 표현으로, 추가된 커패시터에 따른 개구율의 감소없이 표시품질을 향상시킬 수 있다.

한편, 본 발명의 일 실시 에에 의하면, 게이트배선의 위치를 변경하여 제1서브화소영역에 대응하는 공통전극의 제1개구부 및 제2서브화소영역에 대응하는 공통전극의 제2개구부 각각에 대응하는 위치에 제1추가커패시터 및 제2추가커패시터를 배치함으로써, 상하 서브화소영역의 균형을 맞출 수 있다.

도 1은 본 발명의 제1실시예에 따른 액정표시장치의 평면도이다.
도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이다.
도 3은 본 발명의 제2실시예에 따른 액정표시장치의 평면도이다.
도 4는 도 3의 Ⅱ-Ⅱ'선을 따라 절단한 단면도이다.
도 5는 도 1 및 도 3의 액정표시장치를 나타낸 등가 회로도이다.
도 6은 본 발명의 제3실시예에 따른 액정표시장치의 평면도이다.
도 7은 도 6의 Ⅲ-Ⅲ'선을 따라 절단한 단면도이다.
도 8은 도 6의 액정표시장치를 나타낸 등가 회로도이다.

본 발명은 다양한 변환을 가할 수 있고 여러 가지 실시 예를 가질 수 있는 바, 특정 실시 예들을 도면에 예시하고 상세한 설명에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 실시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변환, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다. 본 발명을 설명함에 있어서 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 흐릴 수 있다고 판단되는 경우 그 상세한 설명을 생략한다.

제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 구성요소들은 용어들에 의해 한정되어서는 안 된다. 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.

본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.

이하 첨부된 도면들에 도시된 본 발명에 관한 실시예를 참조하여 본 발명의 구성 및 작용을 상세히 설명한다.

도 1은 본 발명의 제1실시예에 따른 액정표시장치의 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ'선을 따라 절단한 단면도이다.

도 1 및 도 2를 참조하면, 본 발명의 일 실시예에 따른 액정표시장치는 제1기판(100)과, 제1기판(100)과 결합하여 액정층(300)을 수용하는 제2기판(200)을 포함한다.

제1기판(100)은 화소영역(PA)이 정의된 제1베이스 기판(110)을 포함한다. 제1베이스기판(110) 위에는 게이트배선(GL) 및 게이트배선(GL)과 교차하는 데이터배선(DL)이 형성된다. 여기서 화소영역(PA)은 D1방향으로 연장되는 n번째 및 n+1번째 게이트배선(GL)들과, 이와 교차하여 D2방향으로 연장되는 n번째 및 n+1번째 데이터배선(DL)들이 이루는 영역일 수 있다. 한편 화소영역(PA)에는 게이트배선(GL) 및 데이터배선(DL)에 연결된 박막트랜지스터(TR), 및 박막트랜지스터(TR)와 컨택전극(CE) 및 연결전극(BE)으로 연결된 화소전극(PE)이 형성된다. 또한, 화소영역(PA)의 적어도 일부를 가로지르도록 스토리지배선(STL)이 형성된다.

박막트랜지스터(TR)는 게이트전극(GE), 게이트절연층(120), 반도체층(130), 소스전극(SE) 및 드레인전극(DE)을 포함한다. 게이트전극(GE)은 게이트배선(GL)으로부터 돌출되어 형성된다. 게이트절연층(120)은 절연물질로 게이트배선(GL) 및 게이트전극(GE) 위에 형성된다. 반도체층(130)은 불순물이 도핑된 활성층(미도시)과 활성층 위에 형성된 저항접촉층(미도시)을 포함한다. 여기서 반도체층(130)은 게이트전극(GE)이 형성된 영역의 게이트절연층(120) 위에 형성된다. 한편, 소스전극(SE)은 데이터배선(DL)으로부터 돌출되어 반도체층(130) 위에 형성된다.

드레인전극(DE)은 소스전극(SE)과 동일한 층에 형성된다. 한편, 드레인전극(DE)은 제1영역(DEa) 및 제2영역(DEb)을 포함한다. 제1영역(DEa)은 후술한 스토리지배선(STL)과 중첩되며, 컨택부(CT)가 형성되는 드레인전극(DE)의 연장 영역이다. 또한, 제2영역(DEb)은 제1영역(DEa)으로부터 연장되어 화소전극(PE)과 중첩되며, 적어도 일부는 공통전극(250)의 개구부(OA)와 중첩되는 드레인전극(DE)의 연장 영역이다. 드레인전극(DE)의 제1영역(DEa)은 컨택부(CT)를 통해 후술할 컨택전극(CE)과 전기적으로 연결된다. 여기서 컨택부(CT)는 패시베이션층(140)에 형성된 홀이다. 패시베이션층(140)은 드레인전극(DE), 소스전극(SE) 및 데이터배선(DL) 상에 전면적으로 형성된다. 한편, 소스전극(SE) 및 드레인전극(DE)을 이루는 도전물질은 금속일 수 있고, 디자인에 따라 ITO, IZO와 같은 투명 금속산화물일 수도 있다.

화소전극(PE)은 화소영역(PA)에 형성되며, 구체적으로 데이터배선(DL)과 후술한 스토리지배선(STL)이 교차하여 이루는 영역 내에 형성된다. 화소전극(PE)은 패시베이션층(140) 상에 형성될 수 있다. 화소전극(PE)은 연결전극(BE)을 통해 컨택전극(CE)과 연결되고, 컨택전극(CE)은 컨택부(CT)를 통해 박막트랜지스터(TR)의 드레인전극(DE)과 연결되기 때문에 화소전극(PE)은 일종의 플로팅(floating) 전극 형태는 아니다.

컨택전극(CE)은 화소전극(PE)과 동일한 물질로 동일한 층에 형성되며, 연결전극(BE)을 통해 화소전극(PE)과 연결되며, 컨택부(CT)를 통해 박막트랜지스터(TR)의 드레인전극(DE)의 제1영역(DEa)과 연결된다.

스토리지배선(STL)은 화소영역(PA)의 적어도 일부를 가로지르도록 형성된다. 스토리지배선(STL)은 도 1의 D1-D2 평면상에서 화소전극(PE)과 게이트배선(GL)의 사이에 배치된다. 스토리지배선(STL)은 게이트배선(GL)과 실질적으로 평행하게 연장되는 제1부분(STLa)과, 제1부분(SLTa)에서 화소전극(PE)의 방향으로 분기되어 데이터배선(DL)과 실질적으로 평행하게 연장되는 제2부분(STLb)을 포함한다. 한편, 스토리지배선의 제1부분(STLa)은 박막트랜지스터(TR)와 인접한 영역에 배치되고 컨택전극(CE)과 중첩된다. 스토리지배선의 제1부분(STLa)은 화소전극(PE)과는 중첩되지 않는다. 반면, 스토리지배선의 제2부분(STLb)은 화소전극(PE)과 중첩되며, 적어도 일부는 공통전극(250)의 개구부(OA)와 중첩된다. 여기서 스토리지배선의 제1부분(STLa)은 드레인전극(DE)의 제1영역(DEa)과 주커패시터(Cst)를 형성하며, 스토리지배선의 제2부분(STLb)은 드레인전극(DE)의 제2영역(DEb)과 추가커패시터(Csta)를 형성한다. 커패시터들과 관련된 자세한 사항은 후술한다.

제2기판(200)은 제2베이스기판(210), 제2베이스기판(210) 상에 형성된 차광층(미도시), 컬러필터층(230) 및 공통전극(250)을 포함한다.

차광층(미도시)는 제1기판(100)의 게이트배선(GL) 및 데이터배선(DL)이 형성된 영역에 대응하여 전도성을 가지는 물질로 형성되어 광을 차단한다. 차광층(미도시)는 박막트랜지스터(TR) 및 주커패시터(Cst)가 형성된 영역에 대응하여 형성될 수도 있다.

컬러필터층(230)은 화소영역(PA)에 대응하는 영역에 형성된다.

공통전극(250)은 컬러필터층(230) 상에 형성된다. 공통전극(250)은 화소영역(PA)에 대응하는 영역의 적어도 일부에 형성된다. 구체적으로 공통전극(250)은 화소전극(PE), 컨택전극(CE) 및 연결전극(BE)이 형성된 영역에 대응하는 영역에 공통으로 형성될 수 있다. 공통전극(250)에는 공통전압(Vcom)이 인가된다. 공통전극(250)은 현재 화소영역(PA)에 대응하는 영역과 인접한 타화소영역에 대응하는 영역에 형성된 타공통전극과 연결될 수 있다.

공통전극(250)은 개구부(OA)를 포함한다. 여기서 개구부(OA)는 제1기판(100)과 제2기판(200) 사이에 개재된 액정층(300)의 효과적인 제어를 위한 컬러 필터 ITO 홀(C/F ITO Hole)일 수 있다. 개구부(OA)는 화소전극(PE)에 대응하는 영역의 적어도 일부에 형성된다. 예를 들어, 도 1과 같이 개구부(OA)는 화소전극(PE)의 중앙부분에 대응하도록 형성될 수 있다.

본 발명의 일 실시 예에 의하면, 화소전극(PE)과 액정층(300) 및 공통전극(250)에 의해 액정커패시터(Clc)가 정의된다. 또한, 스토리지배선의 제1부분(STLa)이 하부전극으로, 이와 중첩되는 드레인전극의 제1영역(DEa)이 상부전극으로 그 사이에 개재된 게이트절연층(120)을 유전층으로 하는 주커패시터(Cst)가 정의된다. 한편, 스토리지배선의 제2부분(STLb)이 하부전극으로, 이와 중첩되는 드레인전극의 제2영역(DEb)이 상부전극으로 그 사이에 개재된 게이트절연층(120)을 유전층으로 하는 추가커패시터(Csta)가 정의된다.

주커패시터(Cst)를 정의하는 스토리지배선의 제1부분(STLa) 및 드레인전극의 제1영역(DEa)은 컨택전극(CE)과 중첩된다. 드레인전극의 제1영역(DEa)은 패시베이션층(140)을 관통하는 컨택부(CT)를 통해 컨택전극(CE)과 연결된다. 주커패시터(Cst)를 형성하는 스토리지배선의 제1부분(STLa)은 D1-D2 평면상에 소정의 면적을 갖도록 형성될 수 있다. 주커패시터(Cst)를 형성하는 드레인전극의 제1영역(DEa)은 스토리지배선의 제1부분(STLa)과 중첩되며, D1-D2 평면상에 소정의 면적을 갖도록 형성될 수 있다.

추가커패시터(Csta)를 정의하는 스토리지배선의 제2부분(STLb) 및 드레인전극의 제2영역(DEb) 또한 서로 중첩된다. 그리고 스토리지배선의 제2부분(STLb) 및 드레인전극의 제2영역(DEb)은 각각 D1-D2 평면상에 소정의 면적을 갖도록 형성될 수 있다. 특히 본 발명의 일 실시 예에 의한 추가커패시터(Csta)는 공통전극(250)의 개구부(OA)에 대응하는 영역에 형성되어 개구부(OA)와 중첩되는 것을 특징으로 한다.

따라서, 본 발명의 일 실시 예에 의하면, 데드 스페이스(dead space)인 공통전극(250)의 개구부(OA) 영역에 추가커패시터(Csta)를 형성함으로써 개구율이 향상되는 액정표시장치를 구현할 수 있다. 개구율의 감소없이 커패시터를 증가하게 되므로 킥백(Kick-back) 감소 및 표시품질의 개선의 효과가 나타난다.

또한, 공정면에서 추가커패시터(Csta)의 하부전극은 스토리지배선(STL)이 연장되어 형성되는 것이므로, 배선부분 및 하부전극을 형성할 때 별도의 마스크를 따로 제작해 사용할 필요가 없다. 마찬가지로, 추가커패시터(Csta)의 상부전극은 드레인전극(DE)이 연장되어 형성되는 것이므로, 박막트랜지스터전극 및 상부전극을 형성할 때 별도의 마스크를 따로 제작해 사용할 필요가 없다.

도 3은 본 발명의 제2실시예에 따른 액정표시장치의 평면도이고, 도 4는 도 3의 Ⅱ-Ⅱ'선을 따라 절단한 단면도이다.

도 3 및 도 4에 도시된 본 발명의 제2실시예에 따른 액정표시장치는 화소영역(PA)이 제1서브화소영역(PA1) 및 제2서브화소영역(PA2)으로 나뉘어 배치되고, 각각의 서브화소영역들에 대하여 제1화소전극(PE1) 및 제2화소전극(PE2)이 형성된 점이 제1실시예와 상이하다. 그 외에 박막트랜지스터(TR)의 구조 및 추가커패시터(Csta), 주커패시터(Cst)의 구조는 제1실시예와 동일 또는 유사하므로, 중복되는 구성에 대한 자세한 설명은 필요에 따라 생략하겠다.

본 발명의 제2실시예에 의한 액정표시장치는 제1기판(100), 제2기판(200) 및 그 사이에 개재된 액정층(300)을 포함한다.

제1기판(100)은 화소영역(PA)이 정의된 제1베이스 기판(110)을 포함한다. 여기서 화소영역(PA)은 게이트배선(GL) 및 스토리지배선(STL)을 사이에 두고 서로 분리된 제1서브화소영역(PA1) 및 제2서브화소영역(PA2)을 포함한다. 제1실시예와 달리 제2실시예에서는 게이트배선(GL) 및 스토리지배선(STL)은 제1서브화소영역(PA1) 및 제2서브화소영역(PA2)의 사이를 가로지르도록 형성된다.

제1기판(100)상에 형성된 박막트랜지스터(TR)의 구조는 실시예1과 동일하게, 게이트전극(GE), 반도체층(130), 소스전극(SE) 및 드레인전극(DE)을 포함하므로 중복되는 설명은 생략한다. 한편, 박막트랜지스터(TR)의 드레인전극(DE)은 제1영역(DEa) 및 제2영역(DEb)을 포함한다. 제1영역(DEa)은 스토리지배선(STL)과 중첩되며, 컨택부(CT)를 통해 컨택전극(CE)과 연결되는 드레인전극(DE)의 연장 영역이다. 또한, 제2영역(DEb)은 제1영역(DEa)으로부터 연장되어 화소전극(PE)과 중첩되며, 적어도 일부는 공통전극(250)의 개구부(OA)와 중첩되는 드레인전극(DE)의 연장 영역이다. .

화소전극(PE)은 화소영역(PA)에 형성되며, 제1화소전극(PE1) 및 제2화소전극(PE2)을 포함한다. 제1화소전극(PE1)은 제1서브화소영역(PA1) 상에 형성되고, 제2화소전극(PE2)은 제2서브화소영역(PA2) 상에 형성된다. 한편, 제1화소전극(PE1) 및 제2화소전극(PE2)은 컨택전극(CE)과 연결전극(BE)들을 통해 서로 연결된다. 이렇게 화소전극들(PE1, PE2)은 컨택전극(CE)과 서로 연결되고, 컨택전극(CE)은 컨택부(CT)를 통해 박막트랜지스터(TR)의 드레인전극(DE)과 연결되기 때문에 화소전극들(PE1, PE2)은 일종의 플로팅(floating) 전극 형태는 아니다.

한편, 제2실시예에서 컨택전극(CE)은 제1화소전극(PE1)과 제2화소전극(PE2)의 사이에 형성된다. 컨택전극(CE)은 화소전극들(PE1, PE2)과 동일한 물질로 동일한 층에 형성된다. 컨택전극(CE)은 연결전극(BE)들을 통해 제1화소전극(PE1) 및 제2화소전극(PE2)과 연결되며, 컨택부(CT)를 통해 박막트랜지스터(TR)의 드레인전극의 제1영역(DEa)과 연결된다.

스토리지배선(STL)은 제1서브화소영역(PA1) 및 제2서브화소영역(PA2)의 사이를 가로지르도록 형성된다. 스토리지배선(STL)은 도 1의 D1-D2 평면 상에서 제1화소전극(PE1)과 게이트배선(GL)의 사이에 배치된다. 스토리지배선(STL)은 게이트배선(GL)과 실질적으로 평행하게 연장되는 제1부분(STLa)과 제1부분(STLa)에서 제1화소전극(PE1)의 방향으로 분기되어 데이터배선(DL)과 실질적으로 평행하게 연장되는, 즉 게이트배선(GL)과 수직하게 연장되는, 제2부분(STLb)을 포함한다.

한편, 스토리지배선의 제1부분(STLa)은 박막트랜지스터(TR)와 인접한 영역에 배치되고 컨택전극(CE)과 중첩된다. 스토리지배선의 제1부분(STLa)은 제1화소전극(PE1)과는 중첩되지 않는다. 반면, 스토리지배선의 제2부분(STLb)은 제1화소전극(PE1)과 중첩되며, 적어도 일부는 공통전극(205)의 제1개구부(OA1)와 중첩된다. 여기서 스토리지배선의 제1부분(STLa)은 드레인전극의 제1영역(DEa)과 주커패시터(Cst)를 형성하며, 스토리지배선의 제2부분(STLb)은 드레인전극의 제2영역(DEb)과 추가커패시터(Csta)를 형성한다. 커패시터들과 관련된 자세한 사항은 후술한다.

제2기판(200)은 제1실시예와 유사하게 제2베이스기판(210), 제2베이스기판(210) 상에 형성된 차광층(미도시), 컬러필터층(230) 및 공통전극(250)을 포함한다.

공통전극(250)은 화소영역(PA)에 대응하는 영역의 적어도 일부에 형성된다. 구체적으로 공통전극(250)은 제1화소전극(PE1), 제2화소전극(PE2), 컨택전극(CE) 및 연결전극들(BE)이 형성된 영역에 대응하는 영역에 공통으로 형성될 수 있다. 공통전극(250)에는 공통전압(Vcom)이 인가된다.

공통전극(250)은 제1서브화소영역(PA1) 및 제2서브화소영역(PA2)에 대응하는 일부분이 제거되어 형성된 제1개구부(OA1) 및 제2개구부(OA2)를 포함한다. 예를 들어, 도 3과 같이 제1개구부(OA1)는 제1화소전극(PE1)의 중앙부분에 대응하도록 형성되며, 제2개구부(OA2)는 제2화소전극(PE2)의 중앙부분에 대응하도록 형성될 수 있다.

본 발명의 일 실시 예에 의하면, 제1화소전극(PE1) 및 이와 연결된 제2화소전극(PE2)과, 액정층(300), 및 공통전극(250)에 의해 액정커패시터(Clc)가 정의된다. 또한, 스토리지배선의 제1부분(STLa)이 하부전극으로, 이와 중첩되는 드레인전극의 제1영역(DEa)이 상부전극으로 그 사이에 개재된 게이트절연층(120)을 유전층으로 하는 주커패시터(Cst)가 정의된다. 한편, 스토리지배선의 제2부분(STLb)이 하부전극으로, 이와 중첩되는 드레인전극의 제2영역(DEb)이 상부전극으로 그 사이에 개재된 게이트절연층(120)을 유전층으로 하는 추가커패시터(Csta)가 정의된다.

추가커패시터(Csta)를 정의하는 스토리지배선의 제2부분(STLb) 및 드레인전극의 제2영역(DEb) 또한 서로 중첩된다. 그리고 스토리지배선의 제2부분(STLb) 및 드레인전극의 제2영역(DEb)은 각각 D1-D2 평면상에 소정의 면적을 갖도록 형성될 수 있다. 특히 제2실시예에 의하면, 추가커패시터(Csta)는 공통전극(250)의 제1개구부(OA1)에 대응하는 영역에 형성되어 제1개구부(OA1)와 중첩되는 것을 특징으로 한다.

따라서, 본 발명의 일 실시 예에 의하면, 데드 스페이스인 공통전극(250)의 제1개구부(OA1) 영역에 추가커패시터(Csta)를 형성함으로써 개구율이 향상, 킥백(Kick-back) 감소 및 표시품질이 개선된 액정표시장치를 제공할 수 있다.

도 5는 도 1 및 도 3의 액정표시장치의 등가회로도이다.

도 5를 참조하면, 박막트랜지스터(TR)는 제어단이 게이트배선(GL)에 연결되고, 소스단이 데이터배선(DL)에 연결되며, 드레인단은 커패시터들과 연결된다. 액정커패시터(Clc)는 일단이 공통전극(250)에 연결되어 공통전압(Vcom)이 인가되며, 타단이 드레인단과 연결된다. 주커패시터(Cst) 및 추가커패시터(Csta)는 일단이 스토리지배선(STL)에 연결되고, 타단이 드레인단과 연결된다.

구동 동작을 살펴보면, 게이트전압이 제공되어 박막트랜지스터(TR)가 턴온되어 데이터배선(DL)으로 인가된 데이터전압이 드레인단으로 출력된다. 출력된 데이터전압은 드레인단에 연결된 주커패시터(Cst) 및 추가커패시터(Csta)에 충전될 수 있다. 한편, 주커패시터(Cst) 및 추가커패시터(Csta)는 병렬로 연결되어 있으므로, 액정표시장치의 충전 용량은 주커패시터(Cst)만 존재할 때보다 크다. 그러나 앞서 설명한 바와 같이, 추가커패시터(Csta)가 개구부에 위치하므로, 개구율은 감소하지 않는다.

한편, 제2실시예에서는 제1서브화소영역(PA1)과 제2서브화소영역(PA2) 사이에 게이트배선(GL)이 가로지르며 형성된다. 스토리지배선(STL)은 게이트배선(GL)과 동일한 층에 형성되기 때문에, 게이트배선(GL)으로 가로막혀 스토리지배선의 제2부분(STLb)이 제2서브화소영역(PA2)으로 분기되어 연장될 수는 없었다. 따라서, 제2실시예에서는 제1개구부(OA1)에 대응하는 영역에만 추가커패시터(Csta)가 형성될 수 있었다. 이로부터, 제2실시예의 경우 상하 서브픽셀 간의 커패시턴스 차이 및 개구율의 차이가 발생하는 문제가 있다.

도 6은 본 발명의 제3실시예에 따른 액정표시장치의 평면도이고, 도 7은 도 6의 Ⅲ-Ⅲ'선을 따라 절단한 단면도이다.

도 6 및 도 7에 도시된 본 발명의 제3실시예에 따른 액정표시장치는 제1서브화소영역(PA1) 및 제2서브화소영역(PA2) 사이에 게이트배선(GL), 박막트랜지스터(TR) 및 주커패시터(Cst)가 배치되지 않은 점이 제2실시예와 상이하다. 또한, 제1개구부(OA1) 및 제2개구부(OA2)에 중첩되도록 각각 제1추가커패시터(Csta1) 및 제2추가커패시터(Csta2)가 형성된 점이 제2실시예와ㅣ 상이하며, 추가커패시터(Csta1, Csta2)가 스토리지배선(STL) 및 화소전극(PE1, PE2)에 의해 형성된 점도 제2실시예와 상이하다. 그 외에 화소영역(PA)이 제1서브화소영역(PA1) 및 제2서브화소영역(PA2)으로 나뉘어 배치되고, 각각의 서브화소영역에 대하여 제1화소전극(PE1) 및 제2화소전극(PE2)이 형성된 점, 박막트랜지스터(TR)의 구조 및 주커패시터(Cst)의 구조는 제2실시예와 동일 또는 유사하므로, 중복되는 구성에 대한 자세한 설명은 필요에 따라 생략하겠다.

본 발명의 제3실시예에 의한 액정표시장치는 제1기판(100), 제2기판(200) 및 그 사이에 개재된 액정층(300)을 포함한다.

제1기판(100)은 화소영역(PA)이 정의된 제1베이스 기판(110)을 포함한다. 제1베이스기판(110) 위에는 게이트배선(GL) 및 게이트배선(GL)과 교차하는 데이터배선(DL)이 형성된다. 여기서 화소영역(PA)은 D1방향으로 연장되는 n번째 및 n+1번째 게이트배선(GL)들과, 이와 교차하여 D2방향으로 연장되는 n번째 및 n+1번째 데이터배선(DL)들이 이루는 영역일 수 있다. 한편, 화소영역(PA)은 제1스토리지배선(STL1)을 사이에 두고 서로 분리된 제1서브화소영역(PA1) 및 제2서브화소영역(PA2)을 포함한다.

제2실시예와 달리 제3실시예는 게이트배선(GL)이 제1서브화소영역(PA1) 및 제2서브화소영역(PA2)의 사이를 가로지르지 않는다. 게이트배선(GL)은 D1-D2 평면에서 제2서브화소영역(PA2) 아래에 제1스토리지배선(STL1)과 실질적으로 평행하게 형성된다. 또한, 제2스토리지배선(STL2)은 D1-D2 평면에서 제2서브화소영역(PA2) 아래에 게이트배선(GL)과 인접하여 게이트배선(GL)과 실질적으로 평행하게 형성된다.

본 발명의 제3실시예에 의하면, 게이트배선(GL)이 제1서브화소영역(PA1) 및 제2서브화소영역(PA2) 사이에 배치되지 않아, 제1스토리지배선(STL1)이 제1서브화소영역(PA1) 및 제2서브화소영역(PA2)의 양방향 으로 분기될 수 있다.

제1기판(100) 상에 형성된 박막트랜지스터(TR)의 구조는 실시예2와 동일하게, 게이트전극(GE), 반도체층(130), 소스전극(SE) 및 드레인전극(DE)을 포함하므로 중복되는 설명은 생략한다. 한편, 박막트랜지스터(TR)의 드레인전극(DE)은 연장되어 제2스토리지배선(STL2)과 중첩되며, 드레인전극(DE)은 컨택부(CT)를 통해 컨택전극(CE)과 연결된다.

화소전극(PE)은 화소영역(PA)에 형성되며, 제1화소전극(PE1) 및 제2화소전극(PE2)을 포함한다. 제1화소전극(PE1)은 제1서브화소영역(PA1) 상에 형성되고, 제2화소전극(PE2)은 제2서브화소영역(PA2) 상에 형성된다. 한편, 제3실시예에 의하면, 제1화소전극(PE1) 및 제2화소전극(PE2)은 제1연결전극(BE1)을 통해 연결된다. 또한, 제2화소전극(PE2)은 제2연결전극(BE2)을 통해 컨택전극(CE)과 연결된다. 이렇게 화소전극들(PE1, PE2)은 컨택전극(CE)과 서로 연결되고, 컨택전극(CE)은 컨택부(CT)를 통해 박막트랜지스터(TR)의 드레인전극(DE)과 연결되기 때문에 화소전극들(PE1, PE2)은 일종의 플로팅(floating) 전극 형태는 아니다.

한편, 제3실시예에서 컨택전극(CE)은 D1-D2평면에서 제2화소전극(PE2)의 아래에 형성된다. 컨택전극(CE)은 화소전극(PE)과 동일한 물질로 동일한 층에 형성되며, 제2연결전극(BE2)을 통해 제2화소전극(PE2)과 연결된다.

제3실시예에 의하면, 제1스토리지배선(STL1)은 제1서브화소영역(PA1) 및 제2서브화소영역(PA2)의 사이를 가로지르도록 형성된다. 제1스토리지배선(STL1)은 게이트배선(GL)과 실질적으로 평행하게 연장되는 제1스토리지배선(STL1)의 제1부분(STL1a)과, 제1부분(STL1a)에서 제1화소전극(PE1) 및 제2화소전극(PE2)의 양방향으로 분기되어 데이터배선(DL)과 실질적으로 평행하게 연장되는 제1스토리지배선(STL1)의 제2부분(STL1b)을 포함한다. 여기서 제1스토리지배선의 제2부분(STL1b) 중 제1화소전극(PE1)과 중첩되도록 연장되는 제2-1부분(STL1b1)은 제1추가커패시터(Csta1)를 형성한다. 또한 제1스토리지배선의 제2부분(STL1b) 중 제2화소전극(PE2)과 중첩되도록 연장되는 제2-2부분(STL1b2)은 제2추가커패시터(Csta2)를 형성한다. 추가커패시터들과 관련된 자세한 사항은 후술한다.

한편, 제3실시예에 의하면, 제2스토리지배선(STL2)은 박막트랜지스터(TR)와 인접한 영역에 배치되고 연장된 드레인전극(DE)과 중첩되어 주커패시터(Cst)를 형성한다. 연장된 드레인전극(DE) 및 제2스토리지배선(STL2)은 D1-D2 평면상에 소정의 면적을 갖도록 형성될 수 있다.

제2기판(200)은 제2실시예와 유사하게 제2베이스기판(210), 제2베이스기판(210) 상에 형성된 차광층(미도시), 컬러필터층(230), 및 공통전극(250)을 포함한다.

공통전극(250)은 화소영역(PA)에 대응하는 영역의 적어도 일부에 형성된다. 공통전극(250)은 제1서브화소영역(PA1) 및 제2서브화소영역(PA2)에 대응하는 일부분이 제거되어 형성된 제1개구부(OA1) 및 제2개구부(OA2)를 포함한다. 예를 들어, 도 1과 같이 제1개구부(OA1)는 제1화소전극(PE1)의 중앙부분에 대응하도록 형성되며, 제2개구부(OA2)는 제2화소전극(PE2)의 중앙부분에 대응하도록 형성될 수 있다.

제3실시예에 의하면, 제1화소전극(PE1) 및 이와 연결된 제2화소전극(PE2), 액정층(300) 및 공통전극(250)에 의해 액정커패시터(Clc)가 정의된다. 또한, 제1스토리지배선의 제2부분(STL1b) 중 제2-1부분(STL1b1)이 하부전극으로, 이와 중첩되는 제1화소전극(PE1)이 상부전극으로 그 사이에 개재된 게이트절연층(120)을 유전층으로 하는 제1추가커패시터(Csta1)가 정의된다. 그리고, 제1스토리지배선의 제2부분(STL1b) 중 제2-2부분(STL1b2)이 하부전극으로, 이와 중첩되는 제2화소전극(PE2)이 상부전극으로 그 사이에 개재된 게이트절연층(120)을 유전층으로 하는 제2추가커패시터(Csta2)가 정의된다.

제3실시예에 의하면, 제1추가커패시터(Csta1)를 정의하는 제1스토리지배선의 제2-1부분(STL1b1) 및 제2-2부분(STL1b2)은 D1-D2 평면상에 소정의 면적을 갖도록 형성될 수 있다. 특히 제1추가커패시터(Csta1)는 공통전극(250)의 제1개구부(OA1)에 대응하는 영역에 형성되어 제1개구부(OA1)와 중첩되는 것을 특징으로 한다. 또한 제2추가커패시터(Csta2)는 공통전극(250)의 제2개구부(OA2)에 대응하는 영역에 형성되어 제2개구부(OA2)와 중첩되는 것을 특징으로 한다.

도 8은 도 6의 액정표시장치를 나타낸 등가 회로도이다.

도 8을 참조하면, 박막트랜지스터(TR)는 제어단이 게이트배선(GL)에 연결되고, 소스단이 데이터배선(DL)에 연결되며, 드레인단은 커패시터들과 연결된다. 액정커패시터(Clc)는 일단이 공통전극(250)에 연결되어 공통전압(Vcom)이 인가되며, 타단이 드레인단과 연결된다. 주커패시터(Cst)는 일단이 스토리지배선(STL)에 연결되고, 타단이 드레인단과 연결된다. 제1추가커패시터(Csta1) 및 제2추가커패시터(Csta2)는 각각 일단이 스토리지배선(STL)에 연결되고, 타단이 드레인전극(DE)과 컨택전극(CE)으로 연결된 화소전극(PE)에 커플링된다.

게이트전압이 제공되면 박막트랜지스터(TR)가 턴온되고 데이터배선(DL)에서 인가된 데이터전압이 드레인단으로 출력된다. 그러면, 타단이 드레인단에 커플링된 주커패시터(Cst), 제1추가커패시터(Csta1) 및 제2추가커패시터(Csta2)에 데이터전압이 충전될 수 있다. 한편, 주커패시터(Cst), 제1추가커패시터(Csta1) 및 제2추가커패시터(Csta2)는 병렬로 연결되어 있으므로, 주커패시터(Cst)만 존재할 때 보다 충전 용량은 증가한다. 그러나, 제1추가커패시터 (Csta1) 및 제2추가커패시터 (Csta2)가 개구부(OA)에 위치하기 때문에 개구율은 감소하지 않는다.

따라서, 본 발명의 일 실시 예에 의하면, 데드 스페이스인 공통전극(250)의 개구부(OA) 영역에 추가커패시터들(Csta)를 형성함으로써 개구율이 향상되는 액정표시장치를 구현할 수 있다. 개구율의 감소없이 커패시턴스를 증가하게 되므로 킥백(Kick-back) 감소 및 표시품질의 개선의 효과가 나타난다. 특히 제3실시예의 경우, 제1개구부(OA1) 및 제2개구부(OA2)에 모두 커패시터를 형성할 수 있어 개구율이 더욱 향상된다.

또한, 제3실시예에서는 상하 서브픽셀에 모두 추가커패시터 (Csta)가 형성되므로, 상하 서브픽셀 간의 커패시턴스 차이 및 개구율의 차이가 발생하지 않는다.

또한, 공정 상에서도 추가커패시터의 하부전극은 제1스토리지배선(STL1)이 연장되어 형성되는 것이므로, 배선부분 및 하부전극을 형성할 때 별도의 마스크를 따로 제작해 사용할 필요가 없다.

본 발명은 도면에 도시된 실시예를 참고로 설명되었으나 이는 예시적인 것에 불과하며, 당해 기술 분야에서 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 다른 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의하여 정해져야 할 것이다.

100: 제1기판 200: 제2기판
300: 액정층 110: 제1베이스기판
120: 게이트절연층 130: 반도체층
140: 패시베이션층 210:제2베이스기판
230:컬러필터층 250: 공통전극
OA: 개구부 PA: 화소영역
PA1: 제1서브화소영역 PA2: 제2서브화소영역
PE: 화소전극 PE1: 제1화소전극
PE2: 제2화소전극 CE: 컨택전극
BE: 연결전극 BE1, 2: 제1, 제2연결전극
TR: 박막트랜지스터 SE: 소스전극
DE: 드레인전극 GE: 게이트전극
STL: 스토리지배선 STL1: 제1스토리지배선
STL2: 제2스토리지배선 DEa: 제1영역
DEb: 제2영역 STLa, STL1a: 제1부분
STLb, STL1b: 제2부분 STLb1: 상부제2부분
STLb2: 하부제2부분 Csta: 추가커패시터
Cst: 주커패시터 Csta1: 제1추가커패시터
Csta2: 제2추가커패시터 STLb2: 하부제2부분
Csta: 추가커패시터 Cst: 주커패시터

Claims

제1기판 상의 게이트배선 및 데이터배선이 교차하여 정의된 화소영역에 형성된 화소전극;
상기 제1기판 상의 화소영역에 형성되며, 게이트전극, 게이트전극과 절연되어 형성된 반도체층, 상기 반도체층과 전기적으로 연결된 소스전극 및 드레인전극을 포함하는 박막트랜지스터;
상기 제1기판 상의 화소영역에 형성되며, 상기 게이트배선과 실질적으로 평행하게 연장되는 제1부분 및 상기 제1부분에서 상기 화소전극의 방향으로 분기되어 데이터배선과 실질적으로 평행하게 연장되는 제2부분을 포함하는 스토리지배선;
상기 제1기판과 결합하여 액정층을 수용하는 제2기판 상의 상기 화소영역에 대응하는 영역에 형성된 공통전극; 및
상기 공통전극에서 상기 화소전극에 대응하는 영역의 적어도 일부에 형성된 개구부;
를 포함하며,
상기 드레인전극은 상기 스토리지배선의 제1부분과 중첩되는 제1영역 및 연장되어 상기 스토리지배선의 제2부분과 중첩되는 제2영역;을 포함하고,
상기 스토리지배선의 제2부분 및 상기 드레인전극의 제2부분은 상기 개구부에 대응하는 영역까지 연장되어 형성되어 상기 개구부와 중첩되는 액정표시장치.
제1항에 있어서
상기 스토리지배선의 제2부분과 상기 드레인전극의 제2영역 사이에 형성된 게이트절연층;
을 더 포함하는 액정표시장치.
제2항에 있어서
상기 스토리지배선의 제2부분, 상기 게이트절연층 및 상기 드레인전극의 제2영역은 추가커패시터;를 형성하며, 상기 추가커패시터는 상기 개구부와 중첩되는 액정표시장치.
제1항에 있어서
상기 화소전극과 동일한 층에 형성되며, 상기 화소전극 및 상기 드레인전극과 전기적으로 연결된 컨택전극;
을 더 포함하는 액정표시장치.
제4항에 있어서
상기 컨택전극과 중첩되도록 형성된 상기 스토리지배선의 제1부분 및 상기 스토리지배선의 제1부분과 절연되는 상기 드레인전극의 제1영역이 주커패시터;를 형성하는 액정표시장치.
제1기판 상의 화소영역에 형성된 화소전극으로써, 상기 화소영역은 제1서브화소영역 및 제2서브화소영역을 포함하며, 상기 제1서브화소영역에 형성되는 제1화소전극 및 상기 제2서브화소영역에 형성되는 제2화소전극을 포함하는 화소전극;
상기 제1기판 상의 화소영역에 형성되며, 게이트전극, 게이트전극과 절연되어 형성된 반도체층, 상기 반도체층과 전기적으로 연결된 소스전극 및 드레인전극을 포함하는 박막트랜지스터;
상기 게이트전극과 전기적으로 연결되며, 상기 제1서브화소영역 및 상기 제2서브화소영역 사이를 가로지르도록 형성된 게이트배선;
상기 제1기판 상의 상기 화소영역에 형성되며, 상기 게이트배선과 실질적으로 평행하게 연장되는 제1부분 및 상기 제1부분에서 상기 화소전극의 방향으로 분기되어 상기 게이트배선과 수직하게 연장되는 제2부분을 포함하는 스토리지배선;
상기 제1기판과 결합하여 액정층을 수용하는 제2기판 상의 상기 화소영역에 대응하는 영역에 형성된 공통전극; 및
상기 공통전극에서 상기 화소전극에 대응하는 영역의 적어도 일부에 형성된 개구부;
를 포함하며,
상기 드레인전극은 상기 스토리지배선의 제1부분과 중첩되는 제1영역 및 연장되어 상기 스토리지배선의 제2부분과 중첩되는 제2영역;을 포함하며,
상기 스토리지배선의 제2부분 및 상기 드레인전극의 제2영역은 상기 개구부에 대응하는 영역까지 연장되어 형성되어 상기 개구부와 중첩되는 액정표시장치.
제6항에 있어서,
상기 박막트랜지스터는 상기 제1서브화소영역 및 상기 제2서브화소영역 사이에 형성되는 액정표시장치.
제6항에 있어서,
상기 스토리지배선의 제1부분은 상기 제1서브화소영역 및 상기 제2서브화소영역 사이를 가로지르도록 형성되는 액정표시장치.
제6항에 있어서
상기 개구부는 상기 제1화소전극에 대응하는 영역의 적어도 일부에 형성된 제1개구부 및 상기 제2화소전극에 대응하는 영역의 적어도 일부에 형성된 제2개구부 를 포함하는 액정표시장치.
제9항에 있어서
상기 스토리지배선의 제2부분 및 상기 드레인전극의 제2영역은 상기 제1개구부에 대응하는 영역까지 연장되어 형성되어 상기 제1개구부와 중첩되는 액정표시장치.
제6항에 있어서
상기 스토리지배선의 제2부분과 상기 드레인전극의 제2영역 사이에 형성된 게이트절연층;
을 더 포함하는 액정표시장치.
제11항에 있어서
상기 스토리지배선의 제2부분, 상기 게이트절연층 및 상기 드레인전극의 제2영역은 추가커패시터를 형성하며, 상기 추가커패시터는 상기 제1개구부와 중첩되는 액정표시장치.
제6항에 있어서
상기 제1화소전극 및 상기 제2화소전극과 동일한 층에 형성되며, 상기 제1화소전극 및 상기 제2화소전극과 전기적으로 연결되는 컨택전극;
을 더 포함하며,
상기 컨택전극은 상기 제1화소전극과 상기 제2화소전극과 사이에 형성되는 액정표시장치.
제13항에 있어서
상기 컨택전극과 중첩되도록 형성된 상기 스토리지배선의 제1부분 및 상기 스토리지배선의 제1부분과 절연되는 상기 드레인전극의 제1영역이 주커패시터를 형성하며,
상기 주커패시터는 상기 제1서브화소영역 및 상기 제2서브화소영역 사이에 형성된 액정표시장치.
제1기판 상의 게이트배선 및 데이터배선이 교차하여 정의된 화소영역에 형성된 화소전극으로써, 상기 화소영역은 제1서브화소영역 및 제2서브화소영역을 포함하며, 상기 제1서브화소영역에 형성되는 제1화소전극 및 상기 제2서브화소영역에 형성되는 제2화소전극을 포함하는 화소전극;
상기 제1기판 상의 화소영역에 형성되며, 게이트전극, 게이트전극과 절연되어 형성된 반도체층, 상기 반도체층과 전기적으로 연결된 소스전극 및 드레인전극을 포함하는 박막트랜지스터;
상기 제1기판 상의 상기 제1서브화소영역과 상기 제2서브화소영역 사이를 가로지르도록 형성되며 상기 게이트배선과 실질적으로 평행하게 연장되는 제1부분 및 상기 제1부분에서 상기 화소전극의 방향으로 분기되어 상기 데이터배선과 실질적으로 평행하게 연장되는 제2부분을 포함하는 제1스토리지배선;
상기 제1기판과 결합하여 액정층을 수용하는 제2기판 상의 상기 화소영역에 대응하는 영역에 형성된 공통전극; 및
상기 공통전극에서 상기 화소전극에 대응하는 영역의 적어도 일부에 형성된 개구부;
를 포함하며,
상기 드레인전극은 상기 스토리지배선의 제1부분과 중첩되는 제1영역 및 연장되어 상기 스토리지배선의 제2부분과 중첩되는 제2영역;을 포함하며,
상기 제1스토리지배선의 제2부분은 상기 개구부에 대응하는 영역까지 연장되어 형성되어 상기 개구부와 중첩되는 액정표시장치.
제15항에 있어서,
상기 박막트랜지스터는 평면 상에서 상기 제2서브화소영역 아래에 형성되는 액정표시장치.
제15항에 있어서,
상기 게이트전극과 전기적으로 연결되며, 평면 상에서 상기 제2서브화소영역 아래에 상기 제1스토리지배선과 실질적으로 평행하게 형성된 상기 게이트배선;
평면 상에서 상기 제2서브화소영역 아래에 상기 게이트배선과 실질적으로 평행하게 형성된 제2스토리지배선;
을 포함하는 액정표시장치.
제15항에 있어서
상기 개구부는 상기 제1화소전극에 대응하는 영역의 적어도 일부에 형성된 제1개구부 및 상기 제2화소전극에 대응하는 영역의 적어도 일부에 형성된 제2개구부 를 포함하는 액정표시장치.
제18항에 있어서
상기 제1스토리지배선의 제2부분은 제1부분으로부터 양방향으로 분기하여 상기 제1개구부에 대응하는 영역 및 상기 제2개구부에 대응하는 영역까지 연장되어 형성되어 상기 제1개구부 및 상기 제2개구부와 중첩되는 액정표시장치.
제15항에 있어서
상기 제1스토리지배선의 제2부분과, 상기 제1화소전극 및 상기 제2화소전극 사이에 형성된 게이트절연층 및 패시베이션층;
을 더 포함하는 액정표시장치.
제20항에 있어서
상기 제1스토리지배선의 제2부분, 상기 게이트절연층, 패시베이션층 및 상기 제1화소전극은 제1추가커패시터를 형성하며, 상기 제1추가커패시터는 상기 제1개구부와 중첩되고,
상기 제1스토리지배선의 제2부분, 상기 게이트절연층, 패시베이션층 및 상기 제2화소전극은 제2추가커패시터를 형성하며, 상기 제2추가커패시터는 상기 제2개구부와 중첩되는 액정표시장치.
제15항에 있어서
상기 제1화소전극 및 상기 제2화소전극과 동일한 층에 형성되며, 상기 제1화소전극 및 상기 제2화소전극과 전기적으로 연결되는 연결전극;
을 더 포함하며,
상기 연결전극은 상기 제1화소전극과 상기 제2화소전극 사이에 형성된 액정표시장치.