KR20120064966A - 반도체 장치 제조 방법 - Google Patents

반도체 장치 제조 방법 Download PDF

Info

Publication number
KR20120064966A
KR20120064966A KR1020100126247A KR20100126247A KR20120064966A KR 20120064966 A KR20120064966 A KR 20120064966A KR 1020100126247 A KR1020100126247 A KR 1020100126247A KR 20100126247 A KR20100126247 A KR 20100126247A KR 20120064966 A KR20120064966 A KR 20120064966A
Authority
KR
South Korea
Prior art keywords
film
zrhfmo
group
heat treatment
zirconium
Prior art date
Application number
KR1020100126247A
Other languages
English (en)
Inventor
이기정
홍권
박경웅
안지훈
Original Assignee
에스케이하이닉스 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 에스케이하이닉스 주식회사 filed Critical 에스케이하이닉스 주식회사
Priority to KR1020100126247A priority Critical patent/KR20120064966A/ko
Priority to US13/230,973 priority patent/US8716842B2/en
Publication of KR20120064966A publication Critical patent/KR20120064966A/ko
Priority to US14/268,576 priority patent/US9058984B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/04—Coating on selected surface areas, e.g. using masks
    • C23C16/045—Coating cavities or hollow spaces, e.g. interior of tubes; Infiltration of porous substrates
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45527—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations
    • C23C16/45529—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations specially adapted for making a layer stack of alternating different compositions or gradient compositions
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/44—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating
    • C23C16/455—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the method of coating characterised by the method used for introducing gases into reaction chamber or for modifying gas flows in reaction chamber
    • C23C16/45523—Pulsed gas flow or change of composition over time
    • C23C16/45525—Atomic layer deposition [ALD]
    • C23C16/45527—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations
    • C23C16/45531—Atomic layer deposition [ALD] characterized by the ALD cycle, e.g. different flows or temperatures during half-reactions, unusual pulsing sequence, use of precursor mixtures or auxiliary reactants or activations specially adapted for making ternary or higher compositions
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/56—After-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02142—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides
    • H01L21/02148—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides the material containing hafnium, e.g. HfSiOx or HfSiON
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02142—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides
    • H01L21/02159—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides the material containing zirconium, e.g. ZrSiOx
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02123—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon
    • H01L21/02142—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides
    • H01L21/02161—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing silicon the material containing silicon and at least one metal element, e.g. metal silicate based insulators or metal silicon oxynitrides the material containing more than one metal element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02181—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing hafnium, e.g. HfO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02189—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing zirconium, e.g. ZrO2
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/02112—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer
    • H01L21/02172—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides
    • H01L21/02175—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal
    • H01L21/02194—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates characterised by the material of the layer the material containing at least one metal element, e.g. metal oxides, metal nitrides, metal oxynitrides or metal carbides characterised by the metal the material containing more than one metal element
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02109—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates
    • H01L21/022—Forming insulating materials on a substrate characterised by the type of layer, e.g. type of material, porous/non-porous, pre-cursors, mixtures or laminates the layer being a laminate, i.e. composed of sublayers, e.g. stacks of alternating high-k metal oxides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H01L21/0228—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition deposition by cyclic CVD, e.g. ALD, ALE, pulsed CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02321—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer
    • H01L21/02329—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen
    • H01L21/02332—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment introduction of substances into an already existing insulating layer introduction of nitrogen into an oxide layer, e.g. changing SiO to SiON
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02337—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour
    • H01L21/0234—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment by exposure to a gas or vapour treatment by exposure to a plasma
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02296—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer
    • H01L21/02318—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment
    • H01L21/02356—Forming insulating materials on a substrate characterised by the treatment performed before or after the formation of the layer post-treatment treatment to change the morphology of the insulating layer, e.g. transformation of an amorphous layer into a crystalline layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Materials Engineering (AREA)
  • Mechanical Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Semiconductor Memories (AREA)

Abstract

본 발명은 필요한 셀 정전용량을 확보하기 위한 유전막을 포함하는 반도체 장치 제조 방법을 제공하기 위한 것으로, 본 발명의 실시예에 따른 반도체 장치는 지르코늄(Zr), 하프늄(Hf) 및 4족원소가 혼합된 유전막을 포함하고, 캐패시터 제조 방법은 하부전극을 형성하는 단계; 상기 하부전극 상에 지르코늄, 하프늄 및 4족원소가 혼합된 유전막을 형성하는 단계; 및 상기 유전막 상에 상부전극을 형성하는 단계를 포함하여, 50?60의 유전율로 5ű0.5Å의 등가 산화막 두께(Tox)를 얻을 수 있어 셀 정전용량을 보다 쉽게 확보하는 효과, 하부전극 또는 상부전극과 접하는 부분에 상대적으로 4족 원소의 함유량이 많은 M rich ZrHfMO막을 형성하여 누설전류 억제력을 더욱 향상시키는 효과가 있다.

Description

반도체 장치 제조 방법{METHOD FOR FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체 장치의 유전막 및 캐패시터 제조 방법에 관한 것이다.
최근 미세화된 반도체 공정 기술의 발달로 메모리 제품의 고집적화가 가속화됨에 따라 단위 셀 면적이 크게 감소하고 있으며, 동작전압의 저전압화가 이루어지고 있다. 그러나, 기억소자의 동작에 필요한 충전용량은 셀면적 감소에도 불구하고, 소프트 에러(Soft error)의 발생과 리프레쉬 시간(Refresh time)의 단축을 방지하기 위해 20fF/cell 이상의 충분한 용량이 지속적으로 요구되고 있다.
이에 따라, ZrO2/Al2O3/ZrO2와 같은 유전막을 형성하고 있으나, 집적화가 진행됨에 따라 40nm급 이하 DRAM에서는 캐패시터 높이를 1.7um이상 높여서 유효 전극 면적을 증가시키지 않는 한 ZrO2/Al2O3/ZrO2 유전막을 채용해서 20fF/cell 확보가 어려워진 실정이다.
따라서, 40nm급 이하 DRAM에서 20fF/cell 이상의 셀 정전용량(Cell Capacitance)을 얻을 수 있는 방법이 필요시 되고 있다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위한 것으로, 필요한 셀 정전용량을 확보하기 위한 유전막을 포함하는 반도체 장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 장치는 지르코늄(Zr), 하프늄(Hf) 및 4족원소가 혼합된 유전막을 포함하는 것을 특징으로 한다.
특히, 상기 유전막은 ZrHfSiO막 또는 ZrHfCeO막을 포함하되, 상기 유전막은 ZrHfMO막(M은 4족 원소)과 상대적으로 M의 함유량이 많은 M rich ZrHfMO막의 적층구조 또는 상기 유전막은 M rich ZrHfMO막/ZrHfMO막/M rich ZrHfMO막(M은 4족 원소)의 3층구조이고, 상기 유전막은 4족원소가 적어도 15％ 이하의 성분비를 갖는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 반도체 장치 제조 방법은 지르코늄(Zr), 하프늄(Hf) 및 4족원소가 혼합된 유전막을 포함하는 것을 특징으로 한다.
특히, 상기 유전막은 원자층증착법으로 형성하되, 상기 원자층증착법은 {(지르코늄 증착사이클 * A회) + (하프늄 증착사이클 * B회) + (4족원소 증착사이클 * C회)} * D회(A, B, C, D는 자연수)로 진행하거나, 상기 원자층증착법은 {(지르코늄/하프늄 증착사이클 * E회) + (4족원소 증착사이클 * F회)} * G회(E, F, G는 자연수)로 진행하는 것을 특징으로 한다.
또한, 상기 증착사이클들은 소스가스 주입단계, 퍼지단계, 반응가스 주입단계 및 퍼지단계로 이루어지고, 상기 지르코늄/하프늄 증착사이클은 지르코늄 및 하프늄의 혼합소스 주입단계, 퍼지단계, 반응가스 주입단계 및 퍼지단계로 이루어지는 것을 특징으로 한다. 그리고, 상기 혼합소스에서 지르코늄과 하프늄의 혼합비율은 1:1?4가 되도록 조절하는 것을 특징으로 한다.
상기 목적을 달성하기 위한 본 발명의 실시예에 따른 캐패시터 제조 방법은 하부전극을 형성하는 단계; 상기 하부전극 상에 지르코늄, 하프늄 및 4족원소가 혼합된 유전막을 형성하는 단계; 및 상기 유전막 상에 상부전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 유전막은 ZrHfSiO막 또는 ZrHfCeO막을 포함하되, 상기 유전막은 ZrHfMO막(M은 4족 원소)과 상대적으로 M의 함유량이 많은 M rich ZrHfMO막의 적층구조로 형성하고, 상기 M rich ZrHfMO막은 상기 하부전극 또는 상부전극과 접하는 부분에 형성하는 것을 특징으로 한다. 또한, 상기 유전막은 M rich ZrHfMO막/ZrHfMO막/M rich ZrHfMO막(M은 4족 원소)의 3층구조인 것을 특징으로 한다.
또한, 상기 상부전극을 형성하는 단계 전에, 상기 유전막에 열처리를 진행하는 단계; 및 표면 질화처리를 진행하는 단계를 더 포함하는 것을 특징으로 한다.
또한, 상기 열처리는 1차 열처리 및 2차 열처리로 진행하거나, 1차 열처리 및 플라즈마 산화처리로 진행하되, 상기 1차 열처리는 500℃?700℃의 온도에서 질소 분위기로 급속열처리 또는 퍼니스 열처리로 진행하고, 상기 2차 열처리는 O2 또는 O3분위기에서 급속열처리 또는 퍼니스 열처리로 진행하며, 상기 플라즈마 산화처리는 300℃?500℃의 온도에서 0.1Torr?10Torr의 압력으로 진행하는 것을 특징으로 한다.
또한, 상기 표면 질화처리는 플라즈마 질화처리로 진행하되, 상기 플라즈마 질화처리는 300℃?500℃의 온도에서 0.1Torr?10Torr의 압력으로, N2 또는 NH3 플라즈마로 진행하는 것을 특징으로 한다.
상술한 본 발명의 실시예에 따른 반도체 장치 제조 방법은 지르코늄, 하프늄 및 4족 원소가 혼합된 ZrHfMO막(M은 4족 원소)을 형성하여 50?60의 유전율로 5ű0.5Å의 등가 산화막 두께(Tox)를 얻을 수 있어 셀 정전용량을 보다 쉽게 확보하는 효과가 있다.
또한, 하부전극 또는 상부전극과 접하는 부분에 상대적으로 4족 원소의 함유량이 많은 M rich ZrHfMO막을 형성하여 누설전류 억제력을 더욱 향상시키는 효과가 있다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 유전막 구조에 대해 설명하기 위한 단면도,
도 2a 및 도 2b는 본 발명의 실시예에 따른 유전막을 형성하기 위한 원자층증착법을 설명하기 위한 타이밍도,
도 3a 내지 도 3f는 본 발명의 실시예에 따른 캐패시터 제조 방법을 설명하기 위한 공정 단면도.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1c는 본 발명의 실시예에 따른 유전막 구조에 대해 설명하기 위한 단면도이다. 설명의 편의를 위해 4족 원소를 'M'으로 대체하고, 지르코늄(Zr), 하프늄(Hf) 및 4족 원소가 혼합된 유전막을 이하, 'ZrHfMO막'이라고 기재하기로 한다.
도 1a에 도시된 바와 같이, ZrHfMO(10)막을 형성한다. 이때, M 즉, 4족 원소는 Si 또는 Ce를 포함하며, 따라서 ZrHfMO(10)막은 ZrHfSiO막 또는 ZrHfCeO막을 포함한다.
하프늄산화막(HfO2)은 정방정계결정상(Tetragonal phase) 또는 입방체결정상(Cubic phase)를 얻기 위해서는 각각 열역학적으로 1720℃와 2600℃의 상전이 온도가 필요시된다. 반면, 도펀트(Dopant)가 주입되면 유전변형력(dielectric tensor)값이 바뀌게 되어, 600℃±100℃근방에서도 상전이를 통해 정육정계결정상 또는 입방체결정상을 얻을 수 있다. 예컨대, 하프늄보다 이온 반경이 작은 도펀트를 주입하면 정육정계결정상을, 하프늄보다 이온 반경이 큰 도펀트를 주입하면 입방체결정상을 얻을 수 있다.
ZrHfMO(10)막은 하프늄산화막에 하프늄산화막과 물리/화학적 성질이 비슷하고, 에너지 밴드(Energy Band/Eg)값이 더 커서 누설전류 억제력이 상대적으로 좋은 지르코늄산화막(ZrO2)을 혼합하며, 동시에 4족 원소를 주입함으로써 600℃±100℃ 근방에서도 정육정계결정상 또는 입방체결정상을 얻을 수 있으며 따라서, 50?60의 유전율과 5Å 내외의 등가산화막 두께(Tox)를 갖는다.
위와 같이, 50?60의 유전율과 5Å 내외의 등가산화막 두께(Tox)를 갖는 ZrHfMO(10)막을 형성함으로써 셀 정전용량을 보다 쉽게 확보할 수 있다.
도 1b에 도시된 바와 같이, ZrHfMO(20)막 상에 4족 원소의 성분비가 상대적으로 많은 M rich ZrHfMO(21)막을 적층한다. ZrHfMO(20)막 상에 M rich ZrHfMO(21)막이 적층된 유전막(20, 21)의 총 두께는 적어도 100Å이하가 되도록 형성하는 것이 바람직하며, M rich ZrHfMO(21)막은 5Å?20Å의 두께로 형성한다.
본 실시예에서는 ZrHfMO(20)막 상에 M rich ZrHfMO(21)막을 적층하고 있으나, 반대로 M rich ZrHfMO(21)막이 하부에 위치하는 구조도 형성이 가능하다.
특히, 4족 원소의 성분비가 상대적으로 많은 M rich ZrHfMO(21)막은 전극과접촉하도록 형성하며, 따라서 누설전류 억제력을 더욱 향상시킬 수 있는 장점이 있다.
도 1c에 도시된 바와 같이, ZrHfMO(30)막의 상,하부에 4족 원소의 성분비가 상대적으로 많은 M rich ZrHfMO(31A, 31B)막이 적층된 3중 구조를 형성한다. ZrHfMO(30)막 상,하부에 M rich ZrHfMO(31A, 31B)막이 적층된 유전막(30, 31A, 31B)의 총 두께는 적어도 100Å이하가 되도록 형성하는 것이 바람직하며, M rich ZrHfMO(31A, 31B)막은 각각 5Å?20Å의 두께로 형성한다.
위와 같이, 지르코늄, 하프늄 및 4족 원소가 혼합된 ZrHfMO막은 나노 래미네이션(Nano Lamination) 또는 나노 믹스드(Nano Mixed)된 형태로 혼합되어 있다. 즉, 매우 얇은 지르코늄막, 하프늄막, 4족 원소막이 반복 적층된 구조를 갖는데, 이때, 지르코늄막, 하프늄막, 4족 원소막은 각각 혼합될 수 있는 증착 두께의 한계 이하로 형성되어 결국 화합물의 형태를 띄게 된다.
화합물의 형태로 형성되는 ZrHfMO막은 50?60의 유전율로 5ű0.5Å의 등가 산화막 두께(Tox)를 얻을 수 있는 장점이 있으며, 특히 전극에 접하는 부분에 4족 원소가 상대적으로 많은 M rich ZrHfMO막을 형성하여 누설전류 억제력을 더욱 향상시키는 장점이 있다.
ZrHfMO막을 화합물의 형태로 형성하기 위해서는 원자층증착법을 사용할 수 있으며, 이에 대하여는 도 2a 및 도 2b에서 자세히 설명하기로 한다.
도 2a 및 도 2b는 본 발명의 실시예에 따른 유전막을 형성하기 위한 원자층증착법을 설명하기 위한 타이밍도이다. 본 실시예에서는 나노믹스 원자층증착법을 실시한다. 나노믹스 원자층증착법은 원자층증착법과 동일한 공정을 진행하되, 각각의 막을 매우 얇은 두께로 반복 적층된 구조를 형성하고, 특히 각각의 막이 혼합될 수 있는 증착 두께의 한계 이하로 형성하여 결국 화합물의 형태를 띄게 되는 것이다.
살펴보기에 앞서, 원자층증착법(Atomic Layer Deposition;ALD)은 공지된 바와 같이, 먼저 소스가스를 공급하여 기판 표면에 한 층의 소스를 화학적으로 흡착(Chemical Adsorption)시키고, 여분의 물리적 흡착된 소스들은 퍼지 가스를 흘려 보내어 퍼지시킨다. 그리고, 한 층의 소스에 반응 가스를 공급하여 한 층의 소스와 반응 가스를 화학 반응시켜 원하는 원자층 박막을 증착한 후, 여분의 반응가스는 퍼지 가스를 흘려보내 퍼지 시키는 과정을 한 주기로 하여 박막을 증착한다. 상술한 바와 같은 원자층증착법은 표면 반응 메카니즘(Surface Reaction Mechanism)을 이용하므로써 안정된 박막을 얻을 수 있을 뿐만 아니라 균일한 박막을 얻을 수 있다. 따라서, 큰 단차를 갖는 구조 및 더 낮은 디자인룰에서도 적응이 가능한 것이다.
또한, 소스가스와 반응가스를 서로 분리시켜 순차적으로 주입 및 퍼지 시키기 때문에 화학기상증착법(Chemical Vapor Deposition)에 비해 가스 위상 반응(Gas Phase Reaction)에 의한 파티클(Particle) 생성을 억제하는 것으로 알려져 있다.
도 2a에 도시된 바와 같이, ZrHfMO막을 형성하기 위한 원자층증착법은 지르코늄산화막(ZrO2) 증착을 위한 단위사이클, 하프늄산화막(HfO2) 증착을 위한 단위사이클 및 4족 원소산화막(MO2) 증착을 위한 단위사이클로 이루어질 수 있다. 각 단위사이클은 소스가스/퍼지/반응가스/퍼지의 4단계로 구성된다.
즉, 지르코늄산화막을 증착하기 위한 단위사이클은, 지르코늄소스가스를 주입하는 단계(40A), 퍼지가스를 주입하는 단계(41A), 반응가스(예컨대, O3)를 주입하는 단계(42A) 및 퍼지가스를 주입하는 단계(43A)의 순서로 진행한다. 지르코늄산화막을 증착하기 위한 단위사이클을 A회 반복하여 원하는 두께의 지르코늄산화막을 형성하되, A는 지르코늄산화막이 혼합될 수 있는 증착 두께의 한계이하가 되도록 조절한다.
하프늄산화막을 증착하기 위한 단위사이클은, 하프늄소스가스를 주입하는 단계(40B), 퍼지가스를 주입하는 단계(41B), 반응가스(예컨대, O3)를 주입하는 단계(42B) 및 퍼지가스를 주입하는 단계(43B)의 순서로 진행한다. 하프늄산화막을 증착하기 위한 단위사이클을 B회 반복하여 원하는 두께의 하프늄산화막을 형성하되, B는 하프늄산화막이 혼합될 수 있는 증착 두께의 한계이하가 되도록 조절한다.
4족 원소산화막을 증착하기 위한 단위사이클은, 4족 원소소스가스를 주입하는 단계(40C), 퍼지가스를 주입하는 단계(41C), 반응가스(예컨대, O3)를 주입하는 단계(42C) 및 퍼지가스를 주입하는 단계(43C)의 순서로 진행한다. 4족 원소산화막을 증착하기 위한 단위사이클을 C회 반복하여 원하는 두께의 4족 원소산화막을 형성하되, C는 4족 원소산화막이 혼합될 수 있는 증착 두께의 한계이하가 되도록 조절한다.
이때, 각 단위사이클의 반복횟수는 물질의 종류, 장비 및 조건, 소스가스 또는 전구체의 화학적 조성에 따라 증착속도 또는 성장속도가 달라질 수 있으며, 각 단위사이클에 의해 형성되는 막은 혼합될 수 있는 증착 두께의 한계이하로 형성하는 것이 바람직하다.
또한, 지르코늄산화막 단위사이클을 A회 반복하고, 하프늄산화막 단위사이클을 B회 반복하고, 4족 원소산화막 단위사이클을 C회 반복하며, 적층하고자 하는 횟수만큼 전체 사이클을 D회 반복하여 최종적으로는 혼합된 형태를 갖는 ZrHfMO막을 형성한다. 이때, A, B, C, D는 자연수이고, 각 반복횟수는 총 유전막의 두께가 100Å을 초과하지 않으며, 4족 원소의 함유량이 막 내에 15％를 초과하지 않도록 조절하는 것이 바람직하다.
도 2b에 도시된 바와 같이, ZrHfMO막을 형성하기 위한 원자층증착법은 지르코늄하프늄산화막(ZrHfO) 증착을 위한 단위사이클, 및 4족 원소산화막(MO2) 증착을 위한 단위사이클로 이루어질 수 있다. 각 단위사이클은 소스가스/퍼지/반응가스/퍼지의 4단계로 구성된다.
즉, 지르코늄하프늄산화막을 증착하기 위한 단위사이클은, 지르코늄-하프늄혼합소스가스를 주입하는 단계(50A), 퍼지가스를 주입하는 단계(51A), 반응가스(예컨대, O3)를 주입하는 단계(52A) 및 퍼지가스를 주입하는 단계(53A)의 순서로 진행한다. 지르코늄하프늄산화막을 증착하기 위한 단위사이클을 E회 반복하여 원하는 두께의 지르코늄하프늄산화막을 형성하되, E는 지르코늄하프늄산화막이 혼합될 수 있는 증착 두께의 한계이하가 되도록 조절한다.
4족 원소산화막을 증착하기 위한 단위사이클은, 4족 원소소스가스를 주입하는 단계(50B), 퍼지가스를 주입하는 단계(51B), 반응가스(예컨대, O3)를 주입하는 단계(52B) 및 퍼지가스를 주입하는 단계(53B)의 순서로 진행한다. 4족 원소산화막을 증착하기 위한 단위사이클을 F회 반복하여 원하는 두께의 4족 원소산화막을 형성하되, F는 4족 원소산화막이 혼합될 수 있는 증착 두께의 한계이하가 되도록 조절한다.
이때, 각 단위사이클의 반복횟수는 물질의 종류, 장비 및 조건, 소스가스 또는 전구체의 화학적 조성에 따라 증착속도 또는 성장속도가 달라질 수 있으며, 각 단위사이클에 의해 형성되는 막은 혼합될 수 있는 증착 두께의 한계이하로 형성하는 것이 바람직하다.
또한, 지르코늄하프늄산화막 단위사이클을 E회 반복하고, 4족 원소산화막 단위사이클을 F회 반복하며, 적층하고자 하는 횟수만큼 전체 사이클을 G회 반복하여 최종적으로는 혼합된 형태를 갖는 ZrHfMO막을 형성한다. 이때, E, F, G는 자연수이고, 각 반복횟수는 총 유전막의 두께가 100Å을 초과하지 않으며, 4족 원소의 함유량이 막 내에 15％를 초과하지 않도록 조절하는 것이 바람직하다.
위와 같이, 2a 또는 2b의 원자층증착법으로 ZrHfMO막을 형성하며, 4족 원소산화막 단위사이클을 조절하여 도 1b 또는 1c의 M rich ZrHfMO막을 형성할 수 있다. M rich ZrHfMO막은 상대적으로 4족 원소의 함유량이 많게 형성하되 5Å?20Å의 두께가 되도록 사이클의 반복횟수를 조절한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 캐패시터 제조 방법을 설명하기 위한 공정 단면도이다. 본 발명의 캐패시터는 평판, 콘케이브(Concave), 실린더(Cylinder)형 및 필라(Pillar)로 이루어진 그룹 중에서 선택된 어느 하나의 형태로 형성할 수 있으며, 본 실시예에서는 콘케이브형 캐패시터를 가정하여 설명하기로 한다.
도 3a에 도시된 바와 같이, 기판(60) 상에 절연층(61, Inter Layer Dielectric)을 형성한다. 기판(60)은 DRAM공정이 진행되는 반도체 기판이고, 게이트 패턴 및 비트라인 패턴 등의 소정공정이 완료된 기판일 수 있다.
절연층(61)은 기판(60)과 상부 캐패시터 간의 층간절연역할을 하며, 산화막으로 형성할 수 있다. 산화막은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, BSG(Boron Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성하거나, 이들이 적어도 2층 이상 적층된 적층막으로 형성할 수 있다. 또는, SOD(Spin On Dielectric)막과 같이 스핀 코팅(Spin Coating)방식으로 도포되는 막으로 형성할 수 있다.
이어서, 절연층(61)을 관통하여 기판(60)에 연결되는 스토리지 노드 콘택 플러그(62, Storage Node Contact Plug)를 형성한다. 스토리지 노드 콘택 플러그(62)는 절연층(61)을 식각하여 기판(60)을 노출시키는 콘택홀을 형성한 후, 도전물질을 매립하고 절연층(61)의 표면이 드러나는 타겟으로 평탄화하여 형성할 수 있다.
도전물질은 전이금속막, 희토류금속막, 이들의 합금막 또는 이들의 실리사이드막으로 이루어진 그룹 중 선택된 어느 하나를 포함하거나, 불순물 이온이 도핑된(doped) 다결정실리콘막을 포함할 수 있다. 또한, 상기된 도전물질들이 적어도 2층 이상 적층된 적층 구조를 포함할 수 있다. 그리고, 스토리지 노드 콘택 플러그(62)가 금속막(전이금속, 희토류 금속)으로 이루어진 경우, 스토리지 노드 콘택 플러그(62)와 콘택홀 사이에 장벽 금속층(미도시)을 더 형성할 수도 있다. 본 발명의 실시예에서는 도전물질로 폴리실리콘(Poly Silicon)을 적용하였다.
이어서, 절연층(61) 상에 식각방지막(63)을 형성한다. 식각방지막(63)은 후속 하부전극을 위한 콘택홀 형성시 식각을 정지하여 절연층(61)이 손상되는 것을 방지하며, 실린더형 캐패시터 형성을 위한 딥아웃 공정에서 용액이 절연층(61)에 침투하는 것을 방지하기 위한 것이다. 따라서, 식각방지막(63)은 절연층(61) 및 후속 희생층과 식각선택비를 갖는 물질로 형성하되, 질화막으로 형성할 수 있고, 질화막은 실리콘질화막(SiN, Si3N4)을 포함할 수 있다.
이어서, 식각방지막(63) 상에 희생층(64)을 형성한다. 희생층(64)은 하부전극을 형성하기 위한 콘택홀을 제공하기 위한 것으로, 단층 또는 다층의 산화막으로 형성할 수 있다. 산화막은 HDP(High Density Plasma) 산화막, BPSG(Boron Phosphorus Silicate Glass)막, PSG(Phosphorus Silicate Glass)막, BSG(Boron Silicate Glass)막, TEOS(Tetra Ethyle Ortho Silicate)막, USG(Un-doped Silicate Glass)막, FSG(Fluorinated Silicate Glass)막, CDO(Carbon Doped Oxide)막 및 OSG(Organo Silicate Glass)막으로 이루어진 그룹 중에서 선택된 어느 하나로 형성하거나, 이들이 적어도 2층 이상 적층된 적층막으로 형성할 수 있다. 또는, SOD(Spin On Dielectric)막과 같이 스핀 코팅(Spin Coating)방식으로 도포되는 막으로 형성할 수 있다.
이어서, 희생층(64) 및 식각방지막(63)을 식각하여 스토리지 노드 콘택 플러그(62)를 노출시키는 스토리지 노드홀(65, Storage Node Hole)을 형성한다. 스토리지 노드홀(65)은 하부전극이 형성될 영역을 정의하는 것으로, 희생층(64) 상에 마스크패턴을 형성하고, 마스크패턴을 식각배리어로 희생층(64) 및 식각방지막(63)을 식각하여 형성할 수 있다. 마스크패턴은 희생층(64) 상에 감광막을 코팅하고 노광 및 현상으로 스토리지 노드홀 형성지역이 오픈되도록 패터닝하여 형성할 수 있으며, 감광막으로는 부족한 식각마진을 확보하기 위해 감광막을 형성하기 전에 하드마스크층을 추가로 형성할 수 있다.
도 3b에 도시된 바와 같이, 스토리지 노드홀(65)의 측벽 및 바닥부에 스토리지 노드 콘택 플러그(62)에 연결되는 하부전극(66)을 형성한다. 하부전극(66)은 금속물질막으로 형성하며, 예컨대 TiN막, TaN막, TiAlN 및 TaCN으로 이루어진 그룹 중에서 선택된 어느 하나로 형성할 수 있다.
이어서, 도시되지 않았으나 하부전극(66)의 표면에 플라즈마 산화처리(Slightly Plasma Oxidation)를 진행하여 표면에 계면층(Interface state)을 형성할 수 있다. 계면층은 하부전극(66)과 후속 유전막 사이에 전도방지두께(Conduction barrier height)를 증가시켜 누설전류 발생을 억제시키는 장점이 있다.
도 3c에 도시된 바와 같이, 하부전극(66)을 포함하는 결과물의 단차를 따라 지르코늄(Zr), 하프늄(Hf) 및 4족원소가 혼합된 유전막(67)을 형성한다. 유전막(67)은 원자층증착법(Atomic Layer Deposition)으로 형성하는 것이 바람직하며, 도 2a 및 도 2b의 타이밍도에 도시된 원자층증착법을 실시하여 도 1a 내지 도 1c의 구조로 형성한다.
유전막(67)은 지르코늄, 하프늄 및 4족 원소가 나노 래미네이션(Nano Lamination) 또는 나노 믹스드(Nano Mixed)된 형태로 혼합되어 화합물의 형태를 띈다. 화합물의 형태로 형성되는 유전막(67)은 50?60의 유전율로 5ű0.5Å의 등가 산화막 두께(Tox)를 얻을 수 있는 장점이 있으며, 특히 전극에 접하는 부분에 4족 원소가 상대적으로 많은 M rich ZrHfMO막을 형성하여 누설전류 억제력을 더욱 향상시키는 장점이 있다.
도 3d에 도시된 바와 같이, 유전막(67)에 열처리를 진행한다. 열처리는 결정화를 위한 1차 열처리 및 불순물 제거를 위한 2차 열처리로 진행할 수 있다. 또는, 결정화를 위한 1차 열처리 및 불순물 제거를 위한 플라즈마 산화처리(Plasma Oxidation)로 진행할 수 있다.
1차 열처리는 결정화를 유도하여 유전율을 향상시키기 위한 것으로, 500℃?700℃의 온도에서 질소(N2) 분위기에서 급속열처리(RTP, Rapid Thermal Process) 또는 퍼니스(Furnace)에서 진행한다.
2차 열처리는 유전막(67) 내에 잔존해 있는 단소 및 탄화수소화합물 등의 불순물을 제거하고, 산소 공공(Oxygen Vacancy) 등을 제거하기 위한 것으로, 산소(O2) 또는 오존(O3) 분위기에서 상압 또는 감압 상태의 금속열처리 또는 퍼니스에서 진행할 수 있다.
한편, 2차 열처리 대신 플라즈마 산화처리를 진행할 수 있는데, 플라즈마 산화처리는 상대적으로 저온인 300℃?500℃의 온도에서 0.1Torr?10Torr의 압력으로 진행할 수 있다.
도 3e에 도시된 바와 같이, 유전막(67)의 표면에 플라즈마 질화처리(Plasma Nitridtion)를 진행한다. 플라즈마 질화처리는 항복전계 특성 강화 및 후속 열공정시 열안정성의 향상을 위한 것으로, 300℃?500℃의 온도에서 0.1Torr?10Torr의 압력으로 리모트(Remote) N2 플라즈마 또는 NH3 플라즈마를 사용하여 진행한다.
도 3f에 도시된 바와 같이, 유전막(67) 상에 상부전극(68)을 형성한다. 상부전극(68)은 하부전극(66)과 동일한 물질로 형성할 수 있다. 상부전극(68)은 예컨대, TiN막, TaN막, TiAlN막 및 TaCN막으로 이루어진 그룹 중에서 선택된 어느 하나의 금속계 전극을 증착할 수 있다.
이어서, 도시되지 않았으나 상부전극(68) 상에 후속 공정에서 받게될 물리적 또는 화학적 충격에 의한 유전막(67) 및 하부전극(66)의 파손을 방지하기 위해 보호막(Capping Layer) 또는 완충층(Buffer Layer)을 적층하거나, RC 지연(RC Delay) 등의 전기적 특성을 개선할 목적으로 도전막을 적층할 수 있다.
본 발명의 기술 사상은 상기 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
60 : 기판 61 : 절연층
62 : 스토리지 노드 콘택 플러그
63 : 식각방지막 64 : 희생층
65 : 스토리지 노드홀 66 : 하부전극
67 : 유전막 68 : 상부전극

Claims (24)

  1. 지르코늄(Zr), 하프늄(Hf) 및 4족원소가 혼합된 유전막을 포함하는 반도체 장치.
  2. 제1항에 있어서,
    상기 유전막은 ZrHfSiO막 또는 ZrHfCeO막을 포함하는 반도체 장치.
  3. 제1항에 있어서,
    상기 유전막은 ZrHfMO막(M은 4족 원소)과 상대적으로 M의 함유량이 많은 M rich ZrHfMO막의 적층구조인 반도체 장치.
  4. 제1항에 있어서,
    상기 유전막은 M rich ZrHfMO막/ZrHfMO막/M rich ZrHfMO막(M은 4족 원소)의 3층구조인 반도체 장치.
  5. 제1항에 있어서,
    상기 유전막은 4족원소가 적어도 15％ 이하의 성분비를 갖는 반도체 장치.
  6. 지르코늄(Zr), 하프늄(Hf) 및 4족원소가 혼합된 유전막을 포함하는 반도체 장치 제조방법.
  7. 제6항에 있어서,
    상기 유전막은 원자층증착법으로 형성하는 반도체 장치 제조 방법.
  8. 제6항에 있어서,
    상기 원자층증착법은 {(지르코늄 증착사이클 * A회) + (하프늄 증착사이클 * B회) + (4족원소 증착사이클 * C회)} * D회(A, B, C, D는 자연수)로 진행하는 반도체 장치 제조 방법.
  9. 제6항에 있어서,
    상기 원자층증착법은 {(지르코늄/하프늄 증착사이클 * E회) + (4족원소 증착사이클 * F회)} * G회(E, F, G는 자연수)로 진행하는 반도체 장치 제조 방법.
  10. 제8항 또는 제9항에 있어서,
    상기 증착사이클들은 소스가스 주입단계, 퍼지단계, 반응가스 주입단계 및 퍼지단계로 이루어지는 반도체 장치 제조 방법.
  11. 제9항에 있어서,
    상기 지르코늄/하프늄 증착사이클은 지르코늄 및 하프늄의 혼합소스 주입단계, 퍼지단계, 반응가스 주입단계 및 퍼지단계로 이루어지는 반도체 장치 제조 방법.
  12. 제11항에 있어서,
    상기 혼합소스에서 지르코늄과 하프늄의 혼합비율은 1:1?4가 되도록 조절하는 반도체 장치 제조 방법.
  13. 하부전극을 형성하는 단계;
    상기 하부전극 상에 지르코늄, 하프늄 및 4족원소가 혼합된 유전막을 형성하는 단계; 및
    상기 유전막 상에 상부전극을 형성하는 단계
    를 포함하는 캐패시터 제조 방법.
  14. 제13항에 있어서,
    상기 유전막은 ZrHfSiO막 또는 ZrHfCeO막을 포함하는 캐패시터 제조 방법.
  15. 제13항에 있어서,
    상기 유전막은 ZrHfMO막(M은 4족 원소)과 상대적으로 M의 함유량이 많은 M rich ZrHfMO막의 적층구조인 캐패시터 제조 방법.
  16. 제15항에 있어서,
    상기 M rich ZrHfMO막은 상기 하부전극 또는 상부전극과 접하는 부분에 형성하는 캐패시터 제조 방법.
  17. 제13항에 있어서,
    상기 유전막은 M rich ZrHfMO막/ZrHfMO막/M rich ZrHfMO막(M은 4족 원소)의 3층구조인 캐패시터 제조 방법.
  18. 제13항에 있어서,
    상기 상부전극을 형성하는 단계 전에,
    상기 유전막에 열처리를 진행하는 단계; 및
    표면 질화처리를 진행하는 단계를 더 포함하는 캐패시터 제조 방법.
  19. 제18항에 있어서,
    상기 열처리는 1차 열처리 및 2차 열처리로 진행하거나, 1차 열처리 및 플라즈마 산화처리로 진행하는 캐패시터 제조 방법.
  20. 제19항에 있어서,
    상기 1차 열처리는 500℃?700℃의 온도에서 질소 분위기로 급속열처리 또는 퍼니스 열처리로 진행하는 캐패시터 제조 방법.
  21. 제19항에 있어서,
    상기 2차 열처리는 O2 또는 O3분위기에서 급속열처리 또는 퍼니스 열처리로 진행하는 캐패시터 제조 방법.
  22. 제19항에 있어서,
    상기 플라즈마 산화처리는 300℃?500℃의 온도에서 0.1Torr?10Torr의 압력으로 진행하는 캐패시터 제조 방법.
  23. 제18항에 있어서,
    상기 표면 질화처리는 플라즈마 질화처리로 진행하는 캐패시터 제조 방법.
  24. 제23항에 있어서,
    상기 플라즈마 질화처리는 300℃?500℃의 온도에서 0.1Torr?10Torr의 압력으로, N2 또는 NH3 플라즈마로 진행하는 캐패시터 제조 방법.
KR1020100126247A 2010-12-10 2010-12-10 반도체 장치 제조 방법 KR20120064966A (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020100126247A KR20120064966A (ko) 2010-12-10 2010-12-10 반도체 장치 제조 방법
US13/230,973 US8716842B2 (en) 2010-12-10 2011-09-13 Method for fabricating semiconductor device
US14/268,576 US9058984B2 (en) 2010-12-10 2014-05-02 Method for fabricating semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100126247A KR20120064966A (ko) 2010-12-10 2010-12-10 반도체 장치 제조 방법

Publications (1)

Publication Number Publication Date
KR20120064966A true KR20120064966A (ko) 2012-06-20

Family

ID=46198522

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100126247A KR20120064966A (ko) 2010-12-10 2010-12-10 반도체 장치 제조 방법

Country Status (2)

Country Link
US (2) US8716842B2 (ko)
KR (1) KR20120064966A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210025124A (ko) * 2018-07-26 2021-03-08 도쿄엘렉트론가부시키가이샤 반도체 소자를 위한 결정학적으로 안정화된 강유전체 하프늄 지르코늄계 막을 형성하는 방법

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2022038450A1 (ja) * 2020-08-19 2022-02-24 株式会社半導体エネルギー研究所 金属酸化物の製造方法
TW202210653A (zh) * 2020-09-07 2022-03-16 日商半導體能源研究所股份有限公司 金屬氧化物膜、半導體裝置以及其製造方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7112485B2 (en) * 2002-08-28 2006-09-26 Micron Technology, Inc. Systems and methods for forming zirconium and/or hafnium-containing layers
TWI469143B (zh) * 2003-07-24 2015-01-11 Panasonic Corp 資訊記錄媒體及其製造方法
KR100560963B1 (ko) 2003-09-30 2006-03-15 삼성전자주식회사 원자층 증착 공정을 이용한 물질 형성 방법, 이를 이용한박막 형성 방법 및 캐패시터의 제조 방법
JP4294696B2 (ja) * 2007-02-02 2009-07-15 東京エレクトロン株式会社 半導体装置の製造方法および製造装置、ならびに記憶媒体
US8008707B2 (en) * 2007-12-14 2011-08-30 Kabushiki Kaisha Toshiba Nonvolatile semiconductor memory device provided with charge storage layer in memory cell
US8148275B2 (en) 2007-12-27 2012-04-03 Canon Kabushiki Kaisha Method for forming dielectric films
US8471049B2 (en) 2008-12-10 2013-06-25 Air Product And Chemicals, Inc. Precursors for depositing group 4 metal-containing films

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210025124A (ko) * 2018-07-26 2021-03-08 도쿄엘렉트론가부시키가이샤 반도체 소자를 위한 결정학적으로 안정화된 강유전체 하프늄 지르코늄계 막을 형성하는 방법

Also Published As

Publication number Publication date
US20120146196A1 (en) 2012-06-14
US20140242772A1 (en) 2014-08-28
US8716842B2 (en) 2014-05-06
US9058984B2 (en) 2015-06-16

Similar Documents

Publication Publication Date Title
KR100622609B1 (ko) 박막 형성 방법
KR101046729B1 (ko) 캐패시터 및 그의 제조 방법
CN107871654B (zh) 形成介电膜的方法及制作半导体装置的方法
KR100519800B1 (ko) 란타늄 산화막의 제조방법 및 이를 이용한 모스 전계효과트랜지스터 및 캐패시터의 제조방법
KR100703833B1 (ko) 이중 유전막을 구비한 캐패시터의 제조 방법
KR101770314B1 (ko) 유전막 형성 방법, 이를 이용한 반도체 소자의 제조 방법
KR100693890B1 (ko) 반응 장벽막을 갖는 반도체 장치의 제조 방법
KR20100022863A (ko) 반도체 장치의 전극, 캐패시터 및 그의 제조방법
KR20120064966A (ko) 반도체 장치 제조 방법
KR20040100766A (ko) 원자층 증착법을 이용한 복합 유전막의 연속 형성방법 및이를 이용한 캐패시터의 제조방법
KR20120122548A (ko) 반도체 장치 및 그 제조방법
KR100583155B1 (ko) 하프늄, 란탄늄 및 산소가 혼합된 유전막을 구비한캐패시터 및 그 제조 방법
KR20050056408A (ko) 반도체 소자의 캐패시터 제조방법
KR20050067461A (ko) 반도체 소자의 캐패시터 제조방법
KR100680952B1 (ko) 반도체 소자의 캐패시터 형성방법
KR100798735B1 (ko) 캐패시터 및 그 제조 방법
KR100529396B1 (ko) 알루미늄산화막과 하프늄산화막의 적층 유전막을 갖는캐패시터의 제조 방법
KR100557961B1 (ko) 반도체 소자의 캐패시터 형성방법
KR100604664B1 (ko) 이중 유전막을 구비한 캐패시터 및 그 제조 방법
KR100668832B1 (ko) 반도체 소자의 캐패시터 형성방법
KR20090066936A (ko) 반도체 소자의 절연막 형성방법
KR100951560B1 (ko) 캐패시터 및 그의 제조방법
KR100538808B1 (ko) 금속막으로 된 하부전극을 구비하는 캐패시터의 제조 방법
KR100744666B1 (ko) 반도체 소자의 캐패시터 및 그 제조 방법
KR20020050520A (ko) 반도체 소자의 캐패시터 및 그의 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E601 Decision to refuse application