KR20120062869A - 2-분할 주입-고정 링 발진기 회로 - Google Patents

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Abstract

주파수 분할기는 복수의 주입-고정 링 오실레이터(ILRO)들을 포함한다. 제1 ILRO는 한 쌍의 교차-커플링된 N-채널 트랜지스터들, 한 쌍의 부하 저항기들, 적분 커패시터, 및 전류 주입 회로를 포함한다. 각각의 트랜지스터의 드레인은 다른 트랜지스터의 게이트에 커플링된다. 각각의 부하 저항기는 각 트랜지스터의 드레인을 회로 전압원에 커플링시킨다. 적분 커패시터는 각 트랜지스터의 소스들을 커플링시킨다. 전류 주입 회로는 제1 주파수의 오실레이팅 입력 신호에 응답하여 각 트랜지스터의 소스에서 회로 접지까지의 경로를 교번적으로 개방하고 폐쇄한다. 이에 응답하여, 각 트랜지스터의 드레인에서의 전압 상태는 교번적으로 래치되고 토글링되며, 2로 주파수 분할된 차동 오실레이팅 신호 쌍들을 생성한다. 역위상으로 구동되는 제1 및 제2 ILRO는 직교 위상인 2개의 차동 출력 신호들을 생성한다.

Description

2-분할 주입-고정 링 오실레이터 회로{DIVIDE-BY-TWO INJECTION-LOCKED RING OSCILLATOR CIRCUIT}
개시된 실시예들은 일반적으로, 무선 통신 시스템들에서 동작가능한 주파수 분할기들을 포함하는, 주파수 분할기들에 관한 것이다.
무선 통신 시스템들과 같은 일부 애플리케이션들에 대해, 주파수 분할기 회로를 포함하는 것이 유용하다. 일 예에서, 주파수 분할기는 오실레이팅 입력 신호를 수신하고, 입력 신호를 주파수 분할하고, 분할된-다운 오실레이팅 출력 신호를 생성한다. 주파수 분할는 정수에 의한 주파수 분할로서 특성화된다. 무선 통신 시스템 내에서, 주파수 분할기들은 무선 트랜시버(송신기/수신기)의 일부분으로서 사용되는 것이 종종 보인다. 무선 트랜시버 내의 일 예에서, 주파수 분할기는 로컬 오실레이터(LO)로부터 오실레이팅 신호를 수신하고, 주파수 상에서 오실레이터의 신호를 하향 분할하여 2개의 더 낮은 주파수 출력 신호들, 즉, 차동 동상(I) 출력 신호 및 차동 직교(Q) 출력 신호를 생성하기 위해 사용될 수 있다. 출력 신호들 I 및 Q의 주파수들은, 예를 들어, 입력 신호의 주파수의 절반일 수 있다. Q 출력 신호는 I 출력 신호와 동일한 주파수일 수 있지만, I 출력 신호에 대해 위상에 있어서 90도만큼 시프트된다. 따라서, 차동 출력 신호들 I 및 Q는 직교 위상이라고 한다. 하향 분할된 출력 신호들의 세트는, 예를 들어, 무선 트랜시버의 수신 체인 내의 믹서에 공급될 수 있다. 이는 무선 통신 시스템 내의 주파수 분할기의 단지 하나의 애플리케이션에 불과하다. 주파수 분할기들은 또한, 로컬 오실레이터 내의 위상-고정 루프 내에서 사용되는 것으로 보여질 수 있거나, 또는 무선 통신 시스템 회로 내의 다른 장소들에서 신호들을 주파수 분할하기 위해 사용될 수 있다.
도 1(종래 기술)은 한 가지 타입의 주파수 분할기 회로(1)의 다이어그램이다. 주파수 분할기(1)는 2개의 종래의 주입-고정 주파수 분할기들(ILFD)(2 및 3)을 포함한다. 주파수 분할기(1)는 컨덕터(4) 상의 신호 LO+ 및 컨덕터(5) 상의 신호 LO-를 포함하는 차동 입력 신호 LO를 수신한다. 분할기(1)는 2개의 차동 출력 신호들(I 및 Q)을 생성한다. 차동 출력 신호 I는 컨덕터(6) 상의 신호 I+ 및 컨덕터(7) 상의 신호 I-를 포함한다. 차동 출력 신호(Q)는 컨덕터(8) 상의 신호 Q+ 및 컨덕터(9) 상의 신호 Q-를 포함한다. ILFD(2 및 3) 모두는 오실레이팅 회로의 타입이다. 예를 들어, 정전압의 입력 신호가 ILFD(2)에 인가되는 경우, 이는 단순히 자신의 자연 주파수에서 오실레이팅할 것이다. 그러나, 수용가능한 주파수 윈도우 내에 있는 충분한 진폭의 오실레이팅 입력 신호가 ILFD(2)에 인가되는 경우, 이는 오실레이팅 입력 신호의 주파수로 "고정"할 것이며, 오실레이팅 입력 신호의 주파수의 절반에서 오실레이팅할 것이다. 따라서, 주파수 분할기(2)는 정수 2로 입력 신호 LO를 주파수 분할하고, 직교 위상인 출력 신호들을 생성하도록 동작 가능하다. 도 1의 회로가 일부 애플리케이션들에서 만족스럽게 동작하지만, 이는 제한들을 가진다. 유도성 부하들의 사용으로 인해, 종래의 ILFD의 물리적 사이즈는 바람직하지 않게 크다. 또한, 인덕터들은 더 큰 회로의 컨텍스트 내에서 전자기 간섭(EMI)의 송신기 및 수신기 모두로서 동작한다. 따라서, 인덕터들은 다른 회로 엘리먼트들의 성능을 억제하고, 주파수 분할기(1)의 성능은 다른 회로 엘리먼트들에 의해 억제된다. 또한, 종래의 ILFD가 신뢰가능하게 "고정"하고 따라서 분할할 입력 주파수들의 범위는 통상적인 입력 신호 진폭들에 대해 중심에 튜닝된 입력 주파수의 상대적으로 작은 퍼센트로 제한된다. 더 넓은 범위가 입력 신호 진폭을 증가시키거나 인덕터 품질 인자를 감소시킴으로써 달성될 수 있지만, 이러한 방식은 더 많은 전력을 소모한다. 정교한 디지털 제어된 커패시터 튜닝 뱅크가 중심에 튜닝된 입력 주파수의 30-40%의 일부 범위로 ILFD의 유효 범위를 확장시키는데 사용될 수 있지만, 이러한 방식은 바람직하지 않게 복잡하며 다이 면적을 소모한다.
도 2(종래 기술)는 또다른 타입의 주파수 분할기 회로(10)의 다이어그램이다. 주파수 분할기(10)는 2개의 교차-커플링된 공통 모드 로직(CML) 회로들(11 및 12)을 포함한다. 주파수 분할기(10)는 컨덕터(13) 상의 신호 LO+ 및 컨덕터(14) 상의 신호 LO-를 포함하는 차동 입력 신호 LO를 수신한다. 분할기(10)는 차동 출력 신호들(I 및 Q)의 2개 쌍을 생성한다. 차동 출력 신호 I는 컨덕터(15) 상의 신호 I+ 및 컨덕터(16) 상의 신호 I-를 포함한다. 차동 출력 신호(Q)는 컨덕터(17) 상의 신호 Q+ 및 컨덕터(18) 상의 신호 Q-를 포함한다. CML 회로(11)는 트랜지스터들(TR1-TR6)을 포함한다. LO-는 트랜지스터 TR3에 공급되고, LO+는 트랜지스터 TR4에 공급된다. 트랜지스터들(TR1 및 TR2)은 CML 회로(12)의 상태를 감지하고, TR3이 LO-에 의해 하이로 클로킹되는 경우 CML 회로(11)의 부하 저항기들에 이 상태를 전달한다. TR3이 LO-에 의해 로우로 클로킹되고, TR4가 LO+에 의해 하이로 클로킹되는 경우, 트랜지스터들(TR5 및 TR6)은 클록 사이클의 이러한 위상 동안 CML(11)의 저항기들의 상태를 래치시킨다. 이러한 방식으로, 출력 신호들(I+ 및 I-)은 LO의 주파수의 절반에서 오실레이팅한다. 유사하게, 출력 신호들(Q+ 및 Q-)이 LO의 주파수의 절반에서 오실레이팅한다. 그러나, CML(12)이 CML(11)에 비해 반대 극성인 LO+ 및 LO-를 수신하므로, 차동 출력 쌍(Q+, Q-) 및 차동 출력 쌍(I+, I-)은 직교 위상이다. 주파수 분할기(10)의 제한은 분할기의 출력 전압 스윙이 레일 대 레일이 아니라는 것이다. 실제로, 주파수 분할기(10)의 낮은 출력 스윙은 단지 접지(VSS) 위로 수백 밀리볼트에 도달할 수 있다. 이러한 감소된 범위의 결과로서, 분할기의 위상 잡음 성능은 다른 솔루션들에 대해 낮다. 추가로, 레일 대 레일 컨버터는 인버터 타입의 수동 믹서 버퍼 스테이지들과 주파수 분할기(10)를 인터페이싱하기 위해 사용되어야 한다. 레일 대 레일 컨버터들은 수백 메가헤르츠 내지 수 기가헤르츠의 주파수 범위 내에서 대용량의 전력을 소모한다.
또다른 타입의 주파수 분할기는 트랜지스터-기반 인버터들을 이용하는 동적 논리 분할기이다. 불행히도, 인버터들은 상대적으로 고전압의 전원 레일들을 분할할 것을 요구한다. 실제로, 2개의 임계 전압들 더하기 2개의 드레인-소스 포화 전압들보다 더 큰 공급 전압은 인버터가 신뢰가능하게 동작하기에 충분한 이득을 가지도록 요구된다. 제2 단점은 동적 논리 분할기가 레일 대 레일 입력 신호를 분할할 것을 요구한다는 점이다. 실제 회로 설계에서, 로컬 오실레이터로부터의 입력 신호는 종종 길이가 1 밀리미터를 초과하는 신호 라인을 통해 전달된다. 이러한 거리 상에서, 라인에 따른 전력 손실은 오실레이팅 신호의 진폭을 감쇠시키려는 경향이 있다. 이들 손실들을 극복하고 레일 대 레일 신호를 분할기에 전달하기 위해, 더욱 강한 신호가 로컬 오실레이터에 의해 전송되어야 하며, 이는 바람직하지 않은 전력 소비 레벨들을 초래한다. 배터리 전원식 셀룰러 전화의 무선 트랜시버와 같은 애플리케이션들에서, 감쇠된 오실레이팅 입력 신호들을 수신하고, 최소 전력 소비를 가지고 낮은 위상 잡음의 레일 대 레일 I 및 Q 신호들을 생성하는 주파수 분할기를 동작시키는 것이 바람직할 수 있다.
주파수 분할기는 주입-고정 링 오실레이터(ILRO)를 포함한다. 일 실시예에서, 주파수 분할기는 2개의 ILRO들을 포함한다. 주파수 분할기는 차동 입력 신호를 수신하고, 입력 신호를 주파수 상에서 정수 2로 분할하고, 2개의 차동 출력 신호들을 출력한다. 차동 신호들 중 제1 신호는 제1 ILRO에 의해 생성되는 동상(I) 차동 신호이다. 차동 신호들 중 제2 신호는 제2 ILRO에 의해 생성되는 직교(Q) 차동 출력 신호이다. I 및 Q 신호들은 서로 대략 90도만큼 이상이며, 따라서, 직교 위상이다.
각각의 ILRO는 교차-커플링된 트랜지스터 쌍, 교차-커플링된 트랜지스터 쌍 의 각각의 트랜지스터에 대응하는 부하 저항기, 적분 커패시터, 및 전류 주입 회로를 포함한다. I 차동 출력 신호는 제1 ILRO의 교차-커플링된 트랜지스터 쌍의 드레인들 사이에 존재한다. Q 차동 출력 신호는 제2 ILRO의 교차-커플링된 트랜지스터 쌍의 드레인들 사이에 존재한다. 각각의 ILRO 내에서, 각각의 트랜지스터의 드레인은 교차-커플링된 트랜지스터 쌍의 개별 트랜지스터의 게이트에 커플링된다. 부하 저항기는 각 트랜지스터의 드레인과 회로 전압원 사이에 커플링된다. 적분 커패시터는 각 트랜지스터의 소스들을 커플링시킨다. 전류 주입 회로는 제1 주파수의 오실레이팅 입력 신호에 응답하여 각 트랜지스터의 소스에서 회로 접지까지의 경로를 교번적으로 개방 및 폐쇄한다. 이에 응답하여, 각 트랜지스터의 드레인에서의 전압 상태는 교번적으로 래치 및 토글링하여, 2로 주파수 분할된 오실레이팅 출력 신호들의 차동 쌍을 생성한다. 이러한 방식으로, 차동 입력 신호에 의해 역위상으로 구동되는 2개의 ILRO들은 2개의 차동 출력 신호들 I 및 Q를 생성한다.
제2 실시예에서, 주파수 분할기는 단일-종단 입력 신호를 수신하고, 입력 신호를 주파수 상에서 정수 2로 분할하고, 직교 위상인 2개의 차동 출력 신호들 I 및 Q를 출력한다. 이러한 실시예에서, 주파수 분할기는 단일 ILRO를 포함한다. 교차-커플링된 트랜지스터 쌍의 드레인들 사이에 존재하는 차동 출력 신호 I는 교차-커플링된 트랜지스터 쌍의 소스들 사이에 존재하는 차동 신호와 대략 90도 이상이다. 따라서, 교차-커플링된 트랜지스터 쌍의 소스들 사이에 존재하는 차동 신호는 차동 직교 신호 Q에 근사화된다.
제3 실시예에서, 주파수 분할기는 주파수 상에서의 4분할 동작을 수행한다. 이러한 실시예에서, 단일 종단 입력 신호는 제1 ILRO에 의해 2로 주파수 상에서 하향 분할된다. 제1 ILRO의 교차-커플링된 트랜지스터 쌍의 각각의 트랜지스터의 드레인들에 존재하는 출력 신호는 각각 제2 및 제3 ILRO의 입력으로 전달된다. 따라서, 제2 및 제3 ILRO들은 차동 하향-분할된 입력 신호에 의해 역위상으로 구동된다. 제2 및 제3 ILRO들은 하향 분할된 입력 신호를 2로 분할하고, 2개의 차동 출력 신호들 I 및 Q를 생성한다. 이러한 실시예에서, 주파수 분할기에 대한 입력 신호는 주파수 상에서 4로 하향 분할된다. 제1 ILRO 주파수는 입력 신호를 2로 분할하고, 제2 및 제3 ILRO들은 다시 2로 분할하고 위상 직교 출력 신호들을 생성한다.
제4 실시예에서, 개선된 출력 신호 슬루율을 가지는 주파수 분할기가 구현된다. 이 실시예에서, 주파수 분할기는 2개의 ILRO들을 포함한다. 주파수 분할기는 차동 입력 신호를 수신하고, 입력 신호를 주파수 상에서 정수 2로 분할하고, 직교 위상인 2개의 차동 출력 신호들 I 및 Q를 출력한다. 교류(AC) 커플링 커패시터는 제1 ILRO의 교차 커플링된 쌍 중 제1 트랜지스터의 소스를 제3 트랜지스터의 게이트에 커플링시킨다. 제3 트랜지스터의 소스는 전류원에 커플링된다. 제3 트랜지스터의 드레인은 제2 ILRO의 교차-커플링된 트랜지스터 쌍 중 제1 트랜지스터의 드레인에 커플링된다. 이러한 방식으로, 제1 트랜지스터의 소스에 존재하는 신호는 반전되고, 증폭되어, 제2 ILRO의 제1 출력 노드에 공급된다. 따라서, 제2 ILRO의 제1 부하 저항기는 2개의 트랜지스터들에 의해 유도되어, 제2 ILRO의 제1 노드 상에 존재하는 출력 신호의 슬루율을 개선시킨다. 또한, 차동 입력 신호의 2개 컴포넌트들 모두는 제2 ILRO의 제1 노드 상에 존재하는 출력 신호를 구동한다. 이는 입력 잡음 및 디바이스 부정합에 대한 분할기 성능을 개선시킨다. 유사한 방식으로, 각각의 ILRO의 교차-커플링된 트랜지스터 쌍의 각각의 트랜지스터의 소스는 각각 반대 ILRO의 교차-커플링된 트랜지스터 쌍의 드레인들에 커플링된다. 따라서, 성능 장점들이 주파수 분할기의 차동 출력 신호들 I 및 Q에서 구현된다.
전술 내용은 요약이며, 따라서, 필요에 의해, 상세항목들의 간략화, 일반화 및 생략을 포함하며; 결과적으로, 당업자는 요약이 단지 예시적이며 어떤 방식으로든 제한의 취지가 아님을 이해할 것이다. 오직 청구항에 의해 정의되는 바와 같이, 여기서 설명된 디바이스들 및/또는 프로세스들의 다른 양상들, 발명의 특징들 및 장점들은 여기서 설명되는 비-제한적인 상세한 설명에서 명백할 것이다.
도 1(종래 기술)은 2개의 종래의 주입-고정 주파수 분할기들(ILFD)을 포함하는 주파수 분할기의 다이어그램이다.
도 2(종래 기술)는 2개의 교차-커플링된 공통 모드 논리(CML) 회로들을 포함하는 주파수 분할기의 다이어그램이다.
도 3은 일 신규한 양상에 따른 주입-고정 링 오실레이터(ILRO)를 사용하는 모바일 통신 디바이스(100)의 간략화된 다이어그램이다.
도 4는 도 3의 RF 트랜시버 집적 회로(102)의 더욱 상세화된 다이어그램이다.
도 5는 도 4의 RF 트랜시버 집적 회로(102)의 수신 체인(108) 내의 주파수 분할기(113)의 동작의 다이어그램이다.
도 6은 도 4의 RF 트랜시버 집적 회로(102)의 수신 체인(108)의 주파수 분할기(113)의 더욱 상세한 다이어그램이다.
도 7a-7d는 동작시의 도 6의 주파수 분할기(113)의 주입-고정 링 오실레이터(130)의 더욱 상세한 다이어그램들이다.
도 8은 동작 시의 주파수 분할기(113)의 입력 및 출력 파형들을 예시한다.
도 9는 주파수 분할기(113)의 제2 실시예를 예시한다.
도 10은 제3 실시예에서의 주파수 분할기(113)의 4 분할 동작을 예시한다.
도 11은 제4 실시예에서의 주파수 분할기(113)를 예시한다.
도 12는 일 양상에 따른 방법의 흐름도이다.
도 3은 셀룰러 전화와 같은 모바일 통신 디바이스(100)의 매우 간략화된 하이 레벨 블록 다이어그램이다. 디바이스(100)는 셀룰러 전화 통신을 수신 및 전송하기 위해 사용가능한 안테나(101), RF 트랜시버 집적 회로(102), 및 디지털 기저대역 집적 회로(103)를 포함한다.
도 4는 도 3의 RF 트랜시버 집적 회로(102)의 더욱 상세한 다이어그램이다. 셀룰러 전화의 동작의 하나의 매우 간략화된 설명에서, 셀룰러 전화가 셀룰러 전화 통화의 일부분으로서 오디오 정보를 수신하기 위해 사용되는 경우, 인입 전송(104)이 안테나(101)를 통해 수신된다. 신호는 듀플렉서(105) 및 정합 네트워크(106)를 통과하고, 수신 체인(108)의 저잡음 증폭기(LNA)(107)에 의해 증폭된다. 믹서(109)에 의해 주파수 상에서 하향변환된 후, 그리고 기저대역 필터(110)에 의해 필터링된 후, 정보는 아날로그-대-디지털 변환 및 디지털 도메인에서의 추가 프로세싱을 위해 디지털 기저대역 집적 회로(103)에 전달된다. 하향변환 프로세스의 일부분으로서, 믹서(109)는 주파수 분할기(113)에 의해 생성되는 하향 분할된 오실레이팅 신호 LO1/N를 수신하고, 이 신호를 사용하여 수신 체인(108)에 의해 프로세싱되는 정보를 하향변환한다. 하향분할된 오실레이팅 신호 LO1/N라 참조되는 것은 실제로 2개의 차동 신호들 I 및 Q를 포함한다. 차동 신호들 I 및 Q 각각은 2개의 컨덕터들의 세트를 통해 전달된다. 주파수 분할기(113)는 수신 체인(108)의 회로에 대해 물리적으로 근접하다. 주파수 분할기(113)는 로컬 오실레이터 신호(LO1)를 수신하고, 신호를 주파수 상에서 정수 N으로 분할하고, 하향분할된 오실레이팅 신호 LO1/N를 출력한다. 로컬 오실레이터 신호 LO1는 로컬 오실레이터(111)에 의해 생성된다. LO1는, 예를 들어, 2개의 컨덕터들을 통해 전달되는 차동 신호일 수 있다. 다른 예들에서, LO1은 단일 컨덕터를 통해 전송되는 단일 종단 신호일 수 있다. LO1은 긴 "손실성" 라인(112)을 통해 주파수 분할기(113)에 전송된다. 하기에 설명된 바와 같이, 신호(LO1)는 긴 "손실성" 라인(112)을 통한 전송 동안 기생 전력 손실들을 겪게 된다. 이들 손실들은 LO1의 피크-대-피크 신호 진폭 및 LO1의 고주파수 컴포넌트들을 감쇠시킨다.
반면, 셀룰러 전화(100)가 셀룰러 전화 통화의 일부분으로서 오디오 정보를 전송하기 위해 사용되는 경우, 전송될 오디오 정보는 디지털 기저대역 집적 회로(103)에서 아날로그 형태로 전환된다. 아날로그 정보는 RF 트랜시버 집적 회로(102)의 전송 체인(115)의 기저대역 필터(114)에 공급된다. 필터링 이후, 신호는 믹서(116)에 의해 주파수 상에서 상향변환된다. 상향변환 프로세스의 일부분으로서, 믹서(116)는 주파수 분할기(119)에 의해 생성되는 하향 분할된 오실레이팅 신호 L02/N를 수신하고, 이 신호를 사용하여 전송 체인(115)에 의해 프로세싱되는 정보를 상향변환한다. 결과적인 상향변환된 신호는 드라이버 증폭기(120) 및 외부 전력 증폭기(121)에 의해 증폭된다. 증폭된 신호는 아웃고잉 전송(122)으로서의 전송을 위해 안테나(101)에 공급된다. 하향분할된 오실레이팅 신호 L02/N는 2개의 차동 신호들 I 및 Q를 포함한다. 주파수 분할기(119)는 로컬 오실레이터 신호 LO2를 수신하고, 정수 분할기 N에 의해 주파수 상에서 신호를 분할하고, 하향 분할된 오실레이팅 신호 L02/N를 출력한다. 로컬 오실레이터 신호 LO2는 로컬 오실레이터(117)에 의해 생성된다. LO2는 예를 들어, 2개의 컨덕터들을 통해 전송되는 차동 신호일 수 있다. 다른 예들에서, LO2는 단일 컨덕터를 통해 전송되는 단일 종단 신호일 수 있다. LO2는 전송 체인(115)의 회로에 근접하게 상주하는 주파수 분할기(119)에 긴 "손실성" 라인(118)을 통해 전송된다. 긴 "손실성" 라인(118)을 통한 전송 동안, 신호 LO2는 자신의 피크 대 피크 진폭 및 고주파수 컴포넌트들을 감쇠시키는 기생 전력 손실들을 겪는다.
도 5는 도 4의 RF 트랜시버 집적 회로(102)의 수신 체인(108) 내의 주파수 분할기(113)의 동작의 더욱 상세한 다이어그램이다. 주파수 분할기(113)는 컨덕터들(132, 133, 144, 및 145)에 의해 믹서(109)에 커플링된다. 주파수 분할기(113)는 컨덕터들(131 및 143)에 의해 로컬 오실레이터(111)에 커플링된다. 주파수 분할기(113)는 컨덕터(131) 상의 신호 LO+ 및 컨덕터(143) 상의 신호 LO-를 포함하는 차동 입력 신호 LO1를 수신한다. 주파수 분할기(113)는 정수 N에 의해 입력 신호 LO1를 주파수 분할함으로써 하향분할된 출력 신호 LO1/N를 생성한다. LO1/N는 2개의 차동 출력 신호들 I 및 Q를 포함한다. 차동 출력 신호 I는 컨덕터(132) 상의 신호 I+ 및 컨덕터(133) 상의 신호 I-를 포함한다. 차동 출력 신호 Q는 컨덕터(144) 상의 신호 Q+ 및 컨덕터(145) 상의 신호 Q-를 포함한다. I+, I-, Q+, 및 Q-는 함께 직교 위상인 4개의 하향 분할된 오실레이팅 신호들이다. 하기에 설명된 바와 같이, 모든 4개의 신호들은 입력 파형 LO1의 주파수 분할된 버전에 근사화되지만, 4개 신호 표현들 각각은 대략 90도의 위상차를 특징으로 한다.
믹서(109)는 컨덕터들(132, 133, 144, 및 145)을 통해 차동 출력 신호들 I 및 Q를 수신하는 믹서 버퍼 스테이지들을 포함한다. 믹서 버퍼 스테이지들은 인버터 회로를 포함한다. 인버터 기반 믹서 버퍼 스테이지들은 전력 효율적인 동작 특성들에 대해 사용된다. 그러나, 이들은 대략적으로 레일 대 레일 입력 파형들이 신뢰가능하게 동작할 것을 요구한다. 따라서, 차동 출력 신호들 I 및 Q는 믹서(109)를 신뢰가능하게 동작시키도록 이상적인 레일 대 레일 진폭 파형들을 근사화시켜야 한다. 동작 시, 출력 신호들(I+, I-, Q+, 및 Q-)은 회로 전원 전압 VDD의 수십 밀리볼트 내의 최대 전압, 및 회로 접지 전압 VSS의 수십 밀리볼트 내의 최소 전압 사이에서 오실레이팅한다. 믹서(109)의 믹서 버퍼 스테이지들은 주파수 분할기(113)로부터의 출력 신호들(I+, I-, Q+, 및 Q-)로부터 구동될 때 신뢰가능하게 동작한다.
로컬 오실레이터(111)는 긴 "손실성" 라인(112)에 의해 주파수 분할기(113)에 커플링된다. 본 예에서, 로컬 오실레이터(111)는 차동 신호(LO1)를 생성한다. 긴 "손실성" 라인(112)은 신호 LO+를 포함하는 컨덕터(131) 및 신호 LO-를 포함하는 컨덕터(143)를 포함한다. 다른 예들에서, 로컬 오실레이터(111)는 단일 종단 신호를 생성할 수 있고, 라인(112)은 오직 단일 종단 입력 신호를 포함하는 단일 컨덕터만을 포함할 수 있다. 배터리 전원형 셀룰러 전화와 같은 무선 통신 시스템에서, 로컬 오실레이터(111)는 다양한 서브-회로들에 오실레이팅 신호들을 공급한다. 따라서, 각각의 서브-회로에 물리적으로 근접한 로컬 오실레이터(111)를 구성하는 것이 가능하지 않다. 그 결과, 로컬 오실레이터(111)는 종종 수신 체인(108)의 주파수 분할기(113)에 물리적으로 근접하지 않다. 예를 들어, 긴, "손실성" 라인(112)은 길이가 1 밀리미터 이상이다. 이 길이로 인해, 라인(112)을 통해 전달되는 오실레이팅 신호는 몇몇 전력 손실 메커니즘에 희생된다. 다이 기판에 대한 용량성 커플링은 라인(112)을 통해 전송되는 고주파수 오실레이팅 신호들에 대한 저대역 통과 필터 효과를 가진다. 전자기 복사 손실들은 또한 라인(112)을 통해 전송되는 고주파수 신호의 진폭을 감쇠시키며, 라인(112)의 충전/방전은 1/2cv2f 손실들을 야기한다. 그 길이로 인해, 라인(112)은 안테나와 유사하게 동작하고, 라인(112)을 통해 전송되는 고주파수 신호들은 복사 손실들을 겪는다. 이들 전력 손실들의 결과, 라인(112)을 통해 전송되는 오실레이팅 신호는 피크 대 피크 신호 진폭의 감쇠 및 고주파수 컴포넌트들의 감쇠를 겪는다. 예를 들어, 로컬 오실레이터(111)에 대해 물리적으로 근접하게 측정되는 로컬 오실레이터(111)로부터의 신호 LO의 파형은 이상적인 사각파와 매우 유사할 수 있다. 그러나, 주파수 분할기(113)의 입력에 근접하게 측정된 동일한 신호는 진폭 및 고주파수 컴포넌트들에 있어서 감쇠될 수 있다. 예시의 목적으로, 사각파의 트랜지션들이 크게 감쇠되고 각각의 트랜지션에서 라운딩된 코너들로서 나타난다. 이들 전력 손실들은 전송 전력을 증가시킴으로써 극복될 수 있지만, 이는 바람직하지 않은 전력 소비의 증가를 초래한다. 따라서, 주파수 분할기(113)는 감쇠된 입력 신호를 신뢰가능하게 분할할 수 있어야 한다.
도 6은 도 4의 RF 트랜시버 집적 회로(102)의 수신 체인(108)의 주파수 분할기(113)의 더욱 상세한 다이어그램이다. 주파수 분할기(113)는 2개의 주입-고정 링 오실레이터들(ILRO)(130 및 142)을 포함한다. 주입-고정 링 오실레이터(130)는 한 쌍의 부하 저항기(138 및 139), 교차-커플링된 트랜지스터 쌍(137), 적분 커패시터(136), 및 전류 주입 회로(135)를 포함한다. 본 예에서, 저항기들(138 및 139) 각각의 저항 값은 200 옴이다. 다른 예들에서, 다른 저항 값들이 사용될 수 있다. 제1 저항기(138)의 제1 리드 및 제2 저항기(139)의 제1 리드는 전압 기준 노드(148)에 커플링된다. 회로 공급 전압 VDD는 전압 기준 노드(148)에 공급된다. 예를 들어, 겨우 700밀리볼트일 수 있다. 저항기(138)의 제2 리드는 오실레이팅 노드(140)에 커플링되고, 저항기(139)의 제2 리드는 오실레이팅 노드(141)에 커플링된다. 출력 신호 I-는 오실레이팅 노드(140)에 존재하며, 컨덕터(132)를 통해 주파수 분할기(113)로부터 전달된다. 출력 신호 I+는 오실레이팅 노드(141)에 존재하며, 컨덕터(133)를 통해 주파수 분할기(113)로부터 전달된다. 교차-커플링된 트랜지스터 쌍(137)은 N-채널 트랜지스터(152)(TR1) 및 N-채널 트랜지스터(153)(TR2)를 포함한다. TR1의 드레인은 오실레이팅 노드(140)에 커플링되고, TR2의 드레인은 오실레이팅 노드(141)에 커플링된다. 또한, TR1의 게이트는 TR2의 드레인에 커플링되고, TR2의 게이트는 TR1의 드레인에 커플링된다. 부하 저항값으로 곱해진 TR1 및 TR2의 트랜스컨덕턴스 값은 ILRO(130)의 이득을 정의한다. 이득은 분할가 발생하도록 1보다 더 커야 한다. 본 예에서, 2보다 더 큰 이득은 신뢰가능한 분할를 위해 사용된다. 적분 커패시터(136)는 TR1의 소스에 커플링되는 제1 리드 및 TR2의 소스에 커플링되는 제2 리드를 포함한다. 본 예에서, 적분 커패시터(136)는 수십 내지 수백 펨토패럿의 커패시턴스 값을 가지는 금속 대 금속 커패시터이다. 전류 주입 회로(135)는 N-채널 트랜지스터(154)(TR3) 및 N-채널 트랜지스터(155)(TR4)를 포함한다. TR3의 드레인은 적분 커패시터(136)의 제1 리드에 커플링되고, TR4의 드레인은 적분 커패시터(136)의 제2 리드에 커플링된다. 이러한 예에서, TR3 및 TR4는 사이즈가 TR1 및 TR2와 유사하다. TR3의 소스 및 TR4의 소스는 제2 전압 기준 노드(149)에 커플링된다. 제2 전압 기준 노드(149)는 제2 회로 공급 전압 VSS를 공급한다. 예를 들어, VSS는 회로 접지일 수 있다. 추가로, TR3의 게이트 및 TR4의 게이트는 주입-고정 링 오실레이터(130)의 입력 노드(150)에 커플링된다. 입력 노드(150)는 컨덕터(131)에 커플링된다.
주입-고정 링 오실레이터(ILRO)(142)는 주입-고정 링 오실레이터(130)와 유사하다. ILRO(142)는 한 쌍의 부하 저항기들(182 및 183), N-채널 트랜지스터들(184 및 185)을 포함하는 교차-커플링된 트랜지스터 쌍, 적분 커패시터(186), 및 전류 주입 회로(187)를 포함한다. 출력 신호 Q-는 오실레이팅 노드(146)에 존재하고, 컨덕터(144)를 통해 주파수 분할기(113)로부터 전달된다. 출력 신호 Q+는 오실레이팅 노드(147)에 존재하고, 컨덕터(145)를 통해 주파수 분할기(113)로부터 전달된다. 주입-고정 링 오실레이터(142)의 입력 노드(151)는 컨덕터(143)에 커플링된다. ILRO(130) 및 ILRO(142)는 ILRO(130)의 입력 전압 노드(150)로의 LO+ 신호의 전달 및 ILRO(142)의 입력 전압 노드(151)로의 LO- 신호의 전달로 인해 입력 신호 LO의 반대 위상들에서 클로킹된다. 본 예에서, 각각의 LO+ 및 LO- 신호는 오실레이팅 파형을 가지며, 대략 100밀리볼트와 1.3 볼트 사이에서 오실레이팅한다.
도 7a-7d는 동작 시의 주파수 분할기(113)의 주입-고정 링 오실레이터(130)의 더욱 상세한 다이어그램들이다. 입력 신호 LO+는 ILRO(130)의 입력 전압 노드(150)에 컨덕터(131)를 통해 전달된다. 본 예에서, LO+는 수백 메가헤르츠 내지 수 기가헤르츠의 오실레이션 주파수를 가지는 사각파 신호일 수 있다. 도 7a-7d는 각각 시간 T0에서 시간 T4까지의 ILRO(130)의 동작의 전체 출력 사이클을 예시한다. 도 7a-7d는 시간 T0에서 시간 T4 까지의 LO+, I+, 및 I-의 전압 파형들을 예시한다. 상기 시간 기간 동안, T0- T4, LO+는 2개의 전체 사이클 주기들을 지난다. 동일한 시간 기간 동안, I- 및 I+는 하나의 전체 사이클 주기를 지난다. 따라서, ILRO(131)의 동작은 LO+의 2 분할 주파수 분할를 초래한다.
도 7a는 "래치" 상태에서의 ILRO(130)를 예시한다. "래치" 상태는 입력 신호 LO+가 디지털 하이 상태일 때의 시간 기간을 특징으로 한다. 도 7a는 LO+가 하이 상태일 때 T0에서 T1까지의 시간 기간 동안 래치 상태를 예시한다. 입력 전압 노드(150)에서의 신호 LO+는 TR3 및 TR4의 게이트들에 전달된다. ILRO(130)의 트랜지스터들 TR3 및 TR4는 LO+에 의한 트랜지스터 동작의 비-선형 영역에서 구동된다. 따라서, 이들은 LO+가 하이 상태일 때 도통된다. 시간 T0에서, TR1의 드레인은 저전압 상태에 있고, TR2의 드레인은 고전압 상태에 있다. TR2의 드레인에서의 고전압 상태가 TR1의 게이트에 전달되므로, TR1은 실질적으로 도통된다. TR1 및 TR3 모두가 T0에서 도통되므로, 전류(134)는 회로 공급 전압 노드(148)로부터 부하 저항기(138), TR1 및 TR3를 통해 회로 접지 노드(149)로 흐른다. 전류(134)는 노드(148)에서의 회로 공급 전압 VDD와 대략 동일하며, 도전 상태에서 트랜지스터 TR1 및 TR3의 저항값들이 부하 저항기(138)의 저항값보다 훨씬 더 작으므로 부하 저항기(138)의 저항 값으로 분할된다. TR1의 드레인에서의 저전압 상태가 TR2의 게이트로 전달되므로, TR2는 실질적으로 도통되지 않는다. TR2가 실질적으로 도통되지 않으므로, TR2를 통한 어떠한 전류 흐름도 실질적으로 존재하지 않으며, TR2의 드레인에서의 전압 상태는 하이로 유지된다. T0로부터 T1까지의 "래치" 상태 전반에 걸쳐, TR2의 드레인에서의 전압 상태는 하이로 계속 구동되고, TR1의 드레인에서의 전압 상태는 로우로 계속 구동된다. 용어 "래치"는 각각 TR1 및 TR2의 드레인들에서 존재하는 신호들 I- 및 I+가 "래치" 상태의 듀레이션 동안 자신의 초기 상태로 계속 구동된다는 표기를 참조한다. 도 7a에 예시된 경우에서, "래치" 상태는 시간 T0에서 시간 T1까지 지속된다.
도 7b는 "토글" 상태인 ILRO(130)를 예시한다. "토글" 상태는 LO+가 디지털 로우 상태인 경우의 기간을 특징으로 한다. 도 7b는 LO+가 로우인 경우 T1에서 T2까지의 기간 동안의 토글 상태를 예시한다. LO+가 로우 상태인 경우, 트랜지스터들(TR3 및 TR4)은, TR3 및 TR4가 LO+에 의한 트랜지스터 동작의 비선형 영역에서 구동되므로, 비-도통상태이다. TR3 및 TR4의 도통 및 비도통 상태들 사이의 트랜지션은 LO+의 오실레이션 기간들에 비해 시간상으로 매우 짧다. 또한, 용어들 도통 상태 및 비도통 상태는 완전한 도통 또는 완전한 도통의 부재를 내포하지 않아야 하며, 실제 N-채널 트랜지스터 구현들에 의해 결정된다. 시간 T1에서, TR1의 드레인은 저전압 상태에 있고, TR2의 드레인은 고전압 상태에 있다. TR2의 드레인에서의 고전압 상태가 TR1의 게이트로 전달되므로, TR1은 실질적으로 도통된다. 그러나, TR1이 실질적으로 도통되고 TR3이 실질적으로 T1에서 비도통으로 시작하므로, 전류는 회로 공급 전압 노드(148)로부터 부하 저항기(138)를 통해 적분 커패시터(136)로 흐른다. 시간이 시간 T1에서 T2로 진행함에 따라, 전압이 TR1의 소스에 구축되고, TR1 및 TR2가 트랜지스터 동작의 선형 영역에서 동작하므로, 전압은 또한 TR1의 드레인에서 구축된다. TR1의 드레인에서 구축하는 전압 신호는 TR2의 게이트에게 전달된다. 그 응답으로, TR2이 도통하기 시작한다. 그 결과, 전류가 회로 공급 전압 노드(148)로부터, 부하 저항기(139)를 통해 적분 커패시터(136)로 흐르기 시작한다. 이러한 전류가 흐르기 시작함에 따라, TR2의 드레인에서의 전압은 강하하기 시작한다. TR2의 드레인에서의 전압 신호가 TR1의 게이트에 전달되므로, TR1은 실질적으로 도통에서부터 실질적으로 비-도통으로 트랜지션하기 시작한다. 따라서, TR1의 드레인에서의 신호 I-는 2가지 메커니즘들의 조합에 의해 저전압 상태에서 고전압 상태로 구동된다. 제1 메커니즘은 TR1을 통과하는 전류가 적분 커패시터(136)를 충전시킴에 따라, TR1의 소스에서 전압을 증가시키는 것이다. 제2 메커니즘은 TR1의 드레인을 TR2의 게이트와, 그리고 TR2의 드레인을 TR1의 게이트에 교차-커플링하는 것이다. 이러한 교차-커플링은 TR1의 드레인에서의 전압 상승에 응답하여, TR1의 게이트에 저전압 신호를 전달함으로써 TR1의 차단을 가속화한다. 따라서, 적분 커패시터(136)는 이들 2가지 메커니즘을 인에이블시킴으로써 출력 노드(140)에서 신호 I-의 전압 스윙을 증가시킨다. T1에서 T2까지의 "토글" 상태 전반에 걸쳐, TR1의 드레인에서의 전압 상태는 로우로 구동되고, TR2의 드레인에서의 전압 상태는 하이로 구동된다. 용어 "토글" 상태는 각각 TR1 및 TR2의 드레인들에서 나타나는 신호들 I- 및 I+가 "토글" 상태의 듀레이션 동안 자신의 초기 상태의 반대 상태들로 구동된다는 표기를 참조한다. 도 7a에 예시된 경우에서, "토글" 상태는 시간 T1에서 시간 T2까지 지속된다.
도 7c는 LO+가 다시 한번 디지털 하이 상태일 때 "래치" 상태인 ILRO(130)를 예시한다. 도 7c는 T2에서 T3까지의 시간 기간 동안의 래치 상태를 예시한다. 트랜지스터들(TR3 및 TR4)은 LO+의 하이 상태로의 트랜지션에 응답하여 도전 상태로 신속하게 스위칭한다. 시간 T2에서, TR1의 드레인은 고전압 상태에 있고, TR2의 드레인은 저전압 상태에 있다. TR2의 드레인에서의 저전압 상태가 TR1의 게이트로 전달되므로, TR1은 실질적으로 비-도통된다. TR1이 실질적으로 도통되지 않으므로, TR1 또는 TR3를 통한 어떠한 전류 흐름도 실질적으로 존재하지 않으며, TR1의 드레인에서의 전압 상태는 하이로 유지된다. TR1의 드레인에서의 고전압 상태가 TR2의 게이트로 전달되므로, TR2는 실질적으로 도통된다. TR2 및 TR4 모두가 T2에서 도통되므로, 전류는 전류 공급 전압 노드(148)로부터, 부하 저항기(139)를 통해 전압 접지 노드(149)로 흐른다. 도통 상태인 트랜지스터들(TR2 및 TR4)의 저항값이 부하 저항기(139)의 저항 값보다 훨씬 더 적으므로 이러한 전류 흐름은 부하 저항기(139)의 저항 값에 의해 분할된 노드(148)에서의 회로 공급 전압 VDD와 대략 동일하다. T2에서 T3까지의 "래치" 상태 전반에 걸쳐, TR1의 전압 상태는 하이로 계속 구동되고, TR2의 드레인에서의 전압 상태는 로우로 계속 구동된다. 따라서, TR1 및 TR2의 드레인들에 각각 존재하는 신호들 I- 및 I+는 시간 T2에서 시간 T3까지의 "래치" 상태의 듀레이션 동안 이들의 초기 상태로 계속 구동된다.
도 7d는 다시 "토글" 상태인 ILRO(130)를 예시한다. 도 7d는 LO+가 로우인 경우 T3에서 T4까지의 시간 기간 동안의 토글 상태를 예시한다. 트랜지스터들(TR3 및 TR4)은 로우 상태로의 LO+의 트랜지션에 응답하여 비-도통 상태로 신속하게 트랜지션한다. 시간(T3)에서, TR1의 드레인은 고전압 상태에 있고, TR2의 드레인은 저전압 상태에 있다. TR1의 드레인에서의 고전압 상태가 TR2의 게이트에 전달되므로, TR2는 실질적으로 도통된다. 그러나, T3에서 TR2가 실질적으로 도통이고 TR4가 실질적으로 비-도통이므로, 전류는 회로 공급 전압 노드(148)로부터 부하 저항기(139)를 통해 적분 커패시터(136)로 흐른다. 시간이 시간 T3에서 T4로 진행함에 따라, 전압이 TR2의 소스에 구축되고, TR1 및 TR2가 트랜지스터 동작의 선형 영역에서 동작하므로, 전압은 또한 TR2의 드레인에서 구축된다. TR2의 드레인에 구축되는 전압 신호는 TR1의 게이트에 전달된다. 이에 응답하여, TR1이 도통되기 시작한다. 그 결과, 전류는 회로 공급 전압 노드(148)로부터 부하 저항기(138)를 통해 적분 커패시터(136)로 흐르기 시작한다. 이러한 전류가 흐르기 시작함에 따라, TR1의 드레인에서의 전압이 강하하기 시작한다. TR1의 드레인에서의 전압 신호가 TR2의 게이트에 전달되기 때문에, TR2는 실질적으로 도통 상태에서 실질적으로 비-도통 상태로 트랜지션하여, TR2를 통한 전류 흐름을 제한하고 TR2의 드레인에서의 전압을 추가로 구축하기 시작한다. 따라서, TR2의 드레인에서의 전압 신호가 2가지 메커니즘들의 조합에 의해 저전압 상태에서 고전압 상태로 구동된다. 제1 메커니즘은, TR2를 통과하는 전류가 적분 커패시터(136)를 충전시킴에 따라 TR2의 소스에서의 전압을 증가시키는 것이다. 제2 메커니즘은 TR2의 드레인을 TR1의 게이트와, 그리고 TR1의 드레인을 TR2의 게이트에 교차-커플링하는 것이다. 이러한 교차-커플링은 TR2의 드레인에서 전압을 상승시키는 것에 응답하여, TR2의 게이트에 저전압 신호를 전달함으로써 TR2의 차단을 가속화한다. 따라서, 적분 커패시터(136)는 이들 2가지 메커니즘들을 인에이블시킴으로써 출력 노드(141)에서의 신호 I+의 전압 스윙을 증가시킨다. T3에서 T4까지의 "토글" 상태 전반에 걸쳐, TR2의 드레인에서의 전압 상태는 하이로 구동되고, TR1의 드레인에서의 전압 상태는 로우로 구동된다. 용어 "토글" 상태는 각각 TR1 및 TR2의 드레인들에 존재하는 신호들 I- 및 I+가 "토글" 상태의 듀레이션 동안 이들의 상태의 반대 상태들로 구동된다는 표기를 지칭한다. 도 7d에 예시된 경우에서, "토글" 상태는 시간 T3에서 시간 T4까지 지속된다.
도 8은 동작시의 주파수 분할기(113)의 입력 및 출력 파형들을 예시한다. 도 7a-7d에서 상세하게 논의되는 바와 같이, 제1 ILRO(130)는 LO+를 수신하고, 주파수 상에서의 2 분할 동작을 수행하고, 역 위상인 하향분할된 오실레이팅 신호들 I+ 및 I-를 출력한다. 유사한 방식으로, ILRO(142)는 오실레이팅 입력 신호 LO-를 수신하고, 주파수 상에서의 2 분할 동작을 수행하고, 역 위상인 하향분할된 오실레이팅 출력 신호들 Q+ 및 Q-를 출력한다. 입력 신호 LO의 오실레이팅 주파수는 입력 신호 LO가 완전한 사이클을 트레이싱하는데 경과되는 시간 기간을 특징으로 한다. 이러한 시간 기간은 입력 사이클 주기로서 지칭될 수 있다. 하향분할된 오실레이팅 신호들 각각의 오실레이팅 주파수는 신호들 각각이 완전한 사이클을 트레이싱하는데 경과되는 시간 기간을 특징으로 한다. 이러한 시간 기간은 출력 사이클 주기으로서 지칭될 수 있다. ILRO(130 및 142)가 주파수에서 2 분할하므로, 출력 사이클 주기는 입력 사이클 주기의 2배이다. LO+ 및 LO-가 입력 신호 LO의 반대 위상들이므로, LO-는 입력 사이클 주기의 절반만큼, 또는 등가적으로 출력 사이클 주기의 1/4만큼 LO+를 지연(lag)시키는 것을 특징으로 할 수 있다. 이러한 지연은 신호들 Q+ 및 Q-가 각각 출력 사이클 주기의 1/4만큼 신호들 I+ 및 I-를 지연시키도록 ILRO(142)를 통해 직접 전파된다. 대안적으로, 이러한 지연은 90도의 위상 지연으로서 표현될 수 있다. 따라서, 주파수 분할기(113)의 출력은 직교 위상인 4개 신호들의 세트(I+, I-, Q+, Q-)이며, 각각은 입력 신호 LO의 주파수의 절반에서 오실레이팅한다.
도 9는 주파수 분할기(113)의 제2 실시예를 예시한다. 주파수 분할기(113)는 오직 ILRO(130)만을 포함한다. 도 9에 도시된 바와 같이, ILRO(130)은 도 6에 기재된 바와 같다. 그러나, 본 예에서, ILRO(130)는 TR1의 소스에 커플링된 출력 노드(160) 및 TR2의 소스에 커플링된 출력 노드(161)를 포함한다. 출력 신호 Q+는 출력 노드(160) 상에 존재하고, 컨덕터(156)를 통해 주파수 분할기(113)로부터 전달된다. 출력 신호 Q-는 출력 노드(161) 상에 존재하고, 컨덕터(157)를 통해 주파수 분할기(113)로부터 전달된다. ILRO(130)는 컨덕터(131)를 통해 오실레이팅 입력 신호 LO+를 수신하고, 주파수 상에서 2 분할 동작을 수행하고, 각각 컨덕터들(133, 132, 156, 및 157)을 통해 하향분할된 오실레이팅 신호들(I+, I-, Q+, 및 Q-)을 출력한다. 출력 노드(160)에 존재하는 신호 Q+는 오실레이팅 노드(140)에 존재하는 신호 I-를 대략 90도만큼 지연시킨다. 유사하게, 신호 Q-는 오실레이팅 노드(141)에 존재하는 신호 I+를 대략 90도만큼 지연시킨다. 따라서, 종합하면, 오실레이팅 노드들(140, 141, 160, 및 161)에 존재하는 신호들은 직교 위상이다. 따라서, 단일-종단 오실레이팅 신호에 의해 구동되는 단일 ILRO는 2 분할 주파수 분할를 수행하고, 직교 위상인 4개의 하향 분할된 오실레이팅 신호들을 출력한다. 제2 실시예는 제1 실시예의 위상 잡음 성능과 동일하지 않다. 그러나, 위상 직교 출력을 이용하여 2 분할 주파수 분할를 수행하기 위해 2개가 아닌 오직 하나의 ILRO만을 사용함으로써 전력이 보존된다. 추가로, 로컬 오실레이터(111)에서 주파수 분할기(113)로 오실레이팅 입력 신호를 전달하기 위해 오직 하나의 컨덕터가 요구되어, 집적 회로 다이 상에서의 공간을 절약한다. 따라서, 더 낮은 비용 및 전력 소모를 위해 성능이 절충될 수 있는 애플리케이션들에서, 주파수 분할기(113)의 제2 실시예는 제1 실시예보다 바람직할 수 있다.
도 10은 제3 실시예에서 주파수 분할기(113)의 4 분할 동작을 예시한다. 본 예에서, 주파수 분할기(113)는 ILRO(130), ILRO(142) 및 ILRO(162)를 포함한다. 도 10에 도시된 바와 같이, ILRO(130) 및 ILRO(142)는 도 6에 기재된 바와 같고, ILRO(162)는 ILRO(130)와 유사하다. 출력 신호 I-는 ILRO(130)의 오실레이팅 노드(140)에 존재하고, 컨덕터(132)를 통해 주파수 분할기(113)로부터 전달된다. 출력 신호 I+는 ILRO(130)의 오실레이팅 노드(141)에 존재하고, 컨덕터(133)를 통해 주파수 분할기(113)로부터 전달된다. 출력 신호 Q-는 ILRO(142)의 오실레이팅 노드(146)에 존재하고, 컨덕터(144)를 통해 주파수 분할기(113)로부터 전달된다. 출력 신호 Q+는 ILRO(142)의 오실레이팅 노드(147)에 존재하고, 컨덕터(145)를 통해 주파수 분할기(113)로부터 전달된다. 입력 신호 I1+는 ILRO(162)의 입력 노드(167) 상에 존재한다. 입력 노드(167)는 컨덕터(131)에 커플링되고, 입력 신호 I1+는 컨덕터(131)를 통해 주파수 분할기(113)에 의해 수신된다. ILRO(162)의 오실레이팅 노드(165)는 컨덕터(163)에 의해 ILRO(130)의 입력 노드(150)에 커플링된다. ILRO(162)의 오실레이팅 노드(166)는 컨덕터(164)에 의해 ILRO(142)의 입력 노드(151)에 커플링된다.
ILRO(162)는 컨덕터(131)를 통해 오실레이팅 입력 신호 I1+를 수신하고, ILRO(130)에 대해 전술된 바와 같이 주파수 상에서 2분할 동작을 수행한다. ILRO(162)는 차동 출력 신호 LO를 출력 노드(165) 상에 존재하는 하향 분할된 오실레이팅 신호 LO+ 및 출력 노드(166) 상에 존재하는 하향 분할된 오실레이팅 신호 LO-로서 출력한다. ILRO(130) 및 ILRO(142)는 컨덕터(163)를 통한 노드(165)로부터 ILRO(130)의 입력 전압 노드(150)로의 LO+ 신호의 통신 및 컨덕터(164)를 통한 노드(166)로부터 ILRO(142)의 입력 전압 노드(151)로의 LO- 신호의 통신으로 인해 입력 신호(LO)의 반대 위상들 상에서 클로킹된다. ILRO(130)는 오실레이팅 입력 신호 LO+를 수신하고, 주파수 상에서 2분할 동작을 수행하고, 하향분할된 오실레이팅 신호들(I+, I-)을 출력한다. 유사하게, ILRO(142)는 오실레이팅 입력 신호 LO-를 수신하고, 주파수 상에서 2분할 동작을 수행하고, 하향분할된 오실레이팅 신호들(Q+, Q-)을 출력한다. 신호들(I+, I-, Q+, 및 Q-)은 직교 위상이다. ILRO(162)가 제1의 2분할 주파수 분할를 수행하고, ILRO들(130 및 142)이 후속적인 2분할 주파수 분할를 수행하므로, 도 10에 도시된 바와 같이, 주파수 분할기(113)는 주파수 상에서 4분할한다. 유사한 방식으로, N 분할 동작이 수행될 수 있으며, 여기서 N은 2의 거듭제곱이다. 예를 들어, Y개 ILRO들은 시리즈로 구성될 수 있으며, 여기서 상기 시리즈 중 제1 ILRO는 입력 신호 I1+를 수신하고, 시리즈 중 마지막 ILRO는 하향분할된 차동 신호를 출력하여 ILRO(130 및 142)를 구동한다. Y개 ILRO들 각각은 2분할 주파수 분할를 수행한다. ILRO(130) 및 ILRO(142)는 마지막 2분할 동작을 수행하고 직교 위상인 4개의 출력 신호들을 생성한다. 대안적으로, 주파수 분할기(113)의 제2 실시예는 시리즈의 마지막 ILRO로서 사용될 수 있고, 직교 위상인 모든 4개의 출력 신호들은 단일 ILRO에 의해 출력될 수 있다.
도 11은 제4 실시예에서의 주파수 분할기(113)를 예시한다. 본 예에서, 주파수 분할기(113)는 ILRO(130) 및 ILRO(142)를 포함한다. 도 11에 도시된 바와 같이, ILRO(130) 및 ILRO(142)는 도 6에서와 같이 기재되지만, 본 예에서, 추가적인 엘리먼트들이 포함된다. ILRO(130)는 트랜지스터들(174 및 175)을 포함한다. 트랜지스터(174)의 소스 및 트랜지스터(175)의 소스는 전류원(180)의 제1 리드에 커플링된다. 전류원(180)의 제2 리드는 회로 공급 전압원 VSS에 커플링된다. 트랜지스터(174)의 게이트는 교류(AC) 커플링 커패시터(172)를 통해 ILRO(130)의 오실레이팅 노드(160)에 커플링된다. AC 커플링 커패시터(172)는 직류(DC) 오프셋 전압 신호들을 블로킹하고 고주파수 교류(AC) 전압 신호들을 통과시키도록 크기가 정해진다(size). 유사하게, AC 커플링 커패시터(173)는 ILRO(130)의 오실레이팅 노드에 트랜지스터(175)의 게이트를 커플링시킨다. 트랜지스터(174)의 드레인은 ILRO(142)의 오실레이팅 노드(146)에 커플링된다. 함께 커플링됨으로써, 전류원(180), 트랜지스터(174), 및 저항기(182)는 트랜지스터(174)의 게이트에 존재하는 전압 신호의 반전 증폭기로서 동작한다. 트랜지스터(175)의 드레인은 ILRO(142)의 오실레이팅 노드(147)에 커플링된다. 함께 커플링됨으로써, 전류원(180), 트랜지스터(175), 및 저항기(183)는 트랜지스터(175)의 게이트에 존재하는 전압 신호의 반전 증폭기로서 동작한다. ILRO(142)는 트랜지스터들(178 및 179)을 포함한다. 트랜지스터(178)의 소스 및 트랜지스터(179)의 소스는 전류원(181)의 제1 리드에 커플링된다. 전류원(181)의 제2 리드는 회로 공급 전압원 VSS에 커플링된다. 트랜지스터(178)의 게이트는 교류(AC) 커플링 커패시터(176)를 통해 ILRO(142)의 오실레이팅 노드(170)에 커플링된다. AC 커플링 커패시터(176)는 직류(DC) 오프셋 전압 신호들을 블로킹하고, 고주파수 교류(AC) 전압 신호들을 통과시키도록 크기가 정해진다. 유사하게, AC 커플링 커패시터(177)는 트랜지스터(179)의 게이트를 ILRO(142)의 오실레이팅 노드(171)에 커플링시킨다. 트랜지스터(179)의 드레인은 ILRO(130)의 오실레이팅 노드(140)에 커플링된다. 함께 커플링됨으로써, 전류원(181), 트랜지스터(179) 및 저항기(138)는 트랜지스터(179)의 게이트에 존재하는 전압 신호의 반전 증폭기로서 동작한다. 트랜지스터(178)의 드레인은 ILRO(130)의 오실레이팅 노드(141)에 커플링된다. 함께 커플링됨으로써, 전류원(181), 트랜지스터(178) 및 저항기(139)는 트랜지스터(178)의 게이트에 존재하는 전압 신호의 반전 증폭기로서 동작한다.
제2 실시예에 대해 주지된 바와 같이, 신호 Q+는 ILRO(130)의 오실레이팅 노드(160)에 존재한다. 이러한 신호는 AC 커플링 커패시터(172)에 의해 전달되고, 전류원(180), 트랜지스터(174) 및 저항기(182)의 동작에 의해 반전 및 증폭되어, 반전된 전압 신호(188)를 생성한다. 신호(188)는 ILRO(142)의 오실레이팅 노드(146)에 존재하는 신호 Q-과 결합한다. 오실레이팅 노드(146)에서 이들 신호들을 결합시킴으로써, 이제 오실레이팅 노드(146)에서 상태를 스위칭하는 2개의 트랜지스터들이 존재한다. 이는 오실레이팅 노드(146)에서 전압 신호의 트랜지션의 속도(rate)를 증가시킨다. 추가로, 오실레이팅 노드(146)에서의 전압 상태는 ILRO(130)를 통한 동상 신호 LO+ 및 ILRO(142)를 통한 역 위상 신호 LO- 모두에 의해 구동된다. 유사하게, 신호 Q-는 ILRO(130)의 오실레이팅 노드(161) 상에 존재한다. 이 신호는 AC 커플링 커패시터(173)에 의해 전달되고, 전류원(180), 트랜지스터(175) 및 저항기(183)의 동작에 의해 반전 및 증폭되어, ILRO(142)의 오실레이팅 노드(147) 상에 존재하는 신호 Q+와 정합시킨다. 유사한 방식으로, ILRO(130)의 오실레이팅 노드들(140 및 141)은 ILRO(142)에 교차-커플링된다. 각각의 오실레이팅 노드에서 ILRO(130 및 142)를 교차-커플링 함으로써, 위상 잡음이 감소하고, 위상 직교 정확성에 대한 디바이스 부정합의 유해한 영향들이 감소하고, 더 큰 용량성 부하가 주어진 공급 전류에 대한 주파수 분할기(113)에 의해 구동될 수 있다.
도 12는 하나의 신규한 양상에 따른 방법(200)의 흐름도이다. 주입-고정 링 오실레이터(ILRO)(130)는 디지털의 높은 입력 신호 값에 응답하여 ILRO(130)의 제1 노드 상에 존재하는 전압을 래치시킨다(단계 201). 래치 상태 동안, 제1 노드에 커플링된 부하 저항기의 저항 값에 의해 분할되는, 실질적으로 회로 공급 전압 VDD와 동일한 전류는 제1 노드에 커플링되는 N-채널 트랜지스터를 통해 흐른다. 일 예에서, 전류(134)는 도 7a에 도시된다. 또다른 예에서, 제1 노드에 존재하는 전압은 회로 접지 VSS의 100 밀리볼트 이내이다.
다음으로(단계 202), ILRO(130)는 디지털 로우 입력 신호 값에 응답하여 제1 노드 상에 존재하는 전압 상태를 제2 전압 상태로 토글링한다. 토글 상태 동안, 제1 노드에 존재하는 전압은 적분 커패시터 양단에 전하를 적분시킴으로써 증가한다. 일 예에서, 단계(202)가 도 7b에 도시된다. 또다른 예에서, 제2 전압 상태는 회로 공급 전압 VDD의 50 밀리볼트 이내이다.
하나 이상의 예시적인 실시예들에서, 설명된 기능들은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 임의의 조합으로 구현될 수 있다. 소프트웨어로 구현되는 경우, 상기 기능들은 컴퓨터 판독가능한 매체 상에 하나 이상의 명령들 또는 코드로서 저장되거나, 또는 이들을 통해 전송될 수 있다. 컴퓨터 판독가능한 매체는 컴퓨터 저장 매체 및 일 장소에서 다른 장소로 컴퓨터 프로그램의 이전을 용이하게 하는 임의의 매체를 포함하는 통신 매체를 포함한다. 저장 매체는 범용 컴퓨터 또는 특수목적 컴퓨터에 의해 액세스될 수 있는 임의의 사용가능한 매체일 수 있다. 예를 들어, 이러한 컴퓨터 판독가능한 매체는 RAM, ROM, EEPROM, CD-ROM 또는 다른 광학 디스크 저장 매체, 자기 디스크 저장 매체 또는 다른 자기 저장 디바이스들, 또는 명령 또는 데이터 구조의 형태로 요구되는 프로그램 코드 수단을 전달 또는 저장하는데 사용될 수 있고, 범용 컴퓨터, 특수목적 컴퓨터, 범용 프로세서, 또는 특수목적 프로세서에 의해 액세스될 수 있는 임의의 다른 매체를 포함하지만, 이들로 제한되는 것은 아니다. 또한, 임의의 연결 수단이 컴퓨터 판독가능한 매체로 적절히 간주될 수 있다. 예를 들어, 소프트웨어가 웹사이트, 서버, 또는 다른 원격 소스로부터 동축 케이블, 광섬유 케이블, 연선, 디지털 가입자 회선(DSL), 또는 적외선, 라디오, 및 마이크로파와 같은 무선 기술들을 통해 전송되는 경우, 이러한 동축 케이블, 광섬유 케이블, 연선, DSL, 또는 적외선, 라디오, 및 마이크로파와 같은 무선 기술들이 이러한 매체의 정의 내에 포함될 수 있다. 여기서 사용되는 disk 및 disc은 컴팩트 disc(CD), 레이저 disc , 광 disc, 디지털 다목적 disc(DVD), 플로피 disk, 및 블루-레이 disc를 포함하며, 여기서 disk는 데이터를 자기적으로 재생하지만, disc은 레이저를 통해 광학적으로 데이터를 재생한다. 위의 조합들 역시 컴퓨터 판독가능한 매체의 범위 내에 포함되어야 한다.
일 예시적인 예에서, 프로세서-실행가능한 명령들(191)의 세트는 도 2의 디지털 기저대역 집적 회로(103) 내의 메모리(프로세서-판독가능한 매체)(192) 내에 저장된다. 프로세서(190)는 버스를 통해 메모리(192)에 메모리에 액세스하고, 명령들(191)을 실행시키며, 이에 의해 집적 회로(103)로 하여금 RF 트랜시버 집적 회로(102)의 수신 체인(108) 내의 주파수 분할기(113)를 구성하고 제어하고 모니터링하게 한다.
특정한 구체적 실시예들이 설명의 목적으로 전술되었지만, 이러한 특허 문서의 교시들은 일반적인 응용가능성을 가지며, 전술된 특정 실시예들에 제한되지 않는다. 예를 들어, 2분할 주파수 분할기가 본 출원에서 주입-고정 링 오실레이터로서 설명되었지만, 주파수 분할기는 또다른 주입-고정 오실레이터일 수 있다. 따라서, 설명된 구체적 실시예들의 다양한 특징들의 다양한 수정들, 적응들 및 조합들은 하기에 설명되는 청구항들의 범위에서 벗어나지 않고 구현될 수 있다.

Claims (23)

  1. 주파수 분할기로서,
    제1 주입-고정 링 오실레이터(ILRO)
    를 포함하고, 상기 제1 주입-고정 링 오실레이터(ILRO)는:
    제1 N-채널 트랜지스터 및 제2 N-채널 트랜지스터를 포함하는 제1 교차-커플링된 트랜지스터 쌍 ? 상기 제1 N-채널 트랜지스터의 드레인은 제1 출력 노드이고, 상기 제2 N-채널 트랜지스터의 드레인은 제2 출력 노드이고, 상기 제1 N-채널 트랜지스터의 게이트는 상기 제2 출력 노드에 커플링되고, 상기 제2 N-채널 트랜지스터의 게이트는 상기 제1 출력 노드에 커플링됨 ? ;
    상기 제1 N-채널 트랜지스터의 소스에 커플링되는 제1 리드(lead) 및 상기 제2 N-채널 트랜지스터의 소스에 커플링되는 제2 리드를 가지는 제1 커패시터; 및
    상기 제1 N-채널 트랜지스터의 소스에 커플링되는 제1 리드, 상기 제2 N-채널 트랜지스터의 소스에 커플링되는 제2 리드, 및 제1 입력 노드를 가지는 제1 전류 주입 회로를 포함하는, 주파수 분할기.
  2. 제1항에 있어서,
    제1 주파수의 입력 신호는 상기 제1 전류 주입 회로의 상기 제1 입력 노드 상에 존재하고, 제2 주파수의 출력 신호는 상기 제1 ILRO의 상기 제1 출력 노드와 제2 출력 노드 사이에 존재하고, 상기 제1 주파수는 상기 제2 주파수의 2배인, 주파수 분할기.
  3. 제1항에 있어서,
    상기 제1 전류 주입 회로는:
    소스, 드레인 및 게이트를 가지는 제3 N-채널 트랜지스터 ? 상기 제3 N-채널 트랜지스터의 드레인은 상기 제1 N-채널 트랜지스터의 소스에 커플링되고, 상기 제3 N-채널 트랜지스터의 게이트는 상기 제1 전류 주입 회로의 제1 입력 노드에 커플링됨 ? ; 및
    소스, 드레인 및 게이트를 가지는 제4 N-채널 트랜지스터 ? 상기 제4 N-채널 트랜지스터의 드레인은 상기 제2 N-채널 트랜지스터의 소스에 커플링되고, 상기 제4 N-채널 트랜지스터의 게이트는 상기 제1 전류 주입 회로의 제1 입력 노드에 커플링됨 ? 를 포함하는, 주파수 분할기.
  4. 제1항에 있어서,
    제2 주입-고정 링 오실레이터(ILRO)
    를 더 포함하고, 상기 제2 주입-고정 링 오실레이터(ILRO)는:
    제3 N-채널 트랜지스터 및 제4 N-채널 트랜지스터를 포함하는 제2 교차-커플링된 트랜지스터 쌍 ? 상기 제3 N-채널 트랜지스터의 드레인은 제3 출력 노드이고, 상기 제4 N-채널 트랜지스터의 드레인은 제4 출력 노드이고, 상기 제3 N-채널 트랜지스터의 게이트는 상기 제4 출력 노드에 커플링되고, 상기 제4 N-채널 트랜지스터의 게이트는 상기 제3 출력 노드에 커플링됨 ? ;
    상기 제3 N-채널 트랜지스터의 소스에 커플링된 제1 리드 및 상기 제4 N-채널 트랜지스터의 소스에 커플링된 제2 리드를 가지는 제2 커패시터; 및
    상기 제3 N-채널 트랜지스터의 소스에 커플링된 제1 리드, 상기 제4 N-채널 트랜지스터의 소스에 커플링된 제2 리드, 및 제2 입력 노드를 가지는 제2 전류 주입 회로를 포함하는, 주파수 분할기.
  5. 제4항에 있어서,
    차동 입력 신호는 상기 제1 전류 주입 회로의 제1 입력 노드와 상기 제2 전류 주입 회로의 제2 입력 노드 사이에 존재하고, 동상(I) 차동 출력 신호는 상기 제1 ILRO의 제1 출력 노드와 제2 출력 노드 사이에 존재하고, 직교(Q) 차동 입력 신호는 상기 제2 ILRO의 제3 출력 노드와 제4 출력 노드 사이에 존재하는, 주파수 분할기.
  6. 제1항에 있어서,
    입력 신호는 상기 제1 전류 주입 회로의 제1 입력 노드 상에 존재하고, 동상(I) 차동 출력 신호는 상기 제1 출력 노드와 상기 제2 출력 노드 사이에 존재하고, 직교(Q) 차동 출력 신호는 상기 제1 N-채널 트랜지스터의 소스와 상기 제2 N-채널 트랜지스터의 소스 사이에 존재하는, 주파수 분할기.
  7. 제1항에 있어서,
    제2 입력 노드, 제3 출력 노드 및 제4 출력 노드를 가지는 제2 주입-고정 링 오실레이터(ILRO); 및
    제3 입력 노드, 제5 출력 노드 및 제6 출력 노드를 가지는 제3 주입-고정 링 오실레이터(ILRO)
    를 더 포함하고, 상기 제3 ILRO의 제 5 출력 노드는 상기 제1 ILRO의 제1 입력 노드에 커플링되고, 상기 제3 ILRO의 제6 출력 노드는 상기 제2 ILRO의 제2 입력 노드에 커플링되는, 주파수 분할기.
  8. 제7항에 있어서,
    제1 주파수의 입력 신호는 상기 제3 ILRO의 제3 입력 노드 상에 존재하고, 제2 주파수의 동상(I) 차동 출력 신호는 상기 제1 ILRO의 제1 출력 노드와 제2 출력 노드 사이에 존재하고, 직교(Q) 차동 출력 신호는 상기 제2 ILRO의 제3 출력 노드와 제4 출력 노드 사이에 존재하고, 상기 제1 주파수는 상기 제2 주파수의 4배인, 주파수 분할기.
  9. 제4항에 있어서,
    상기 제1 ILRO는:
    소스, 드레인 및 게이트를 가지는 제5 N-채널 트랜지스터 ? 상기 제5 N-채널 트랜지스터의 드레인은 상기 제2 ILRO의 제3 출력 노드에 커플링되고, 상기 제5 N-채널 트랜지스터의 게이트는 제1 교류(AC) 커플링 커패시터를 통해 상기 제1 N-채널 트랜지스터의 소스에 커플링됨 ? ;
    소스, 드레인 및 게이트를 가지는 제6 N-채널 트랜지스터 ? 상기 제6 N-채널 트랜지스터의 드레인은 상기 제2 ILRO의 제4 출력 노드에 커플링되고, 상기 제6 N-채널 트랜지스터의 게이트는 제2 교류(AC) 커플링 커패시터를 통해 상기 제2 N-채널 트랜지스터의 소스에 커플링되고, 상기 제5 N-채널 트랜지스터의 소스와 상기 제6 N-채널 트랜지스터의 소스는 전류원에 커플링됨 ? 를 더 포함하는, 주파수 분할기.
  10. 제3항에 있어서,
    제1 리드 및 제2 리드를 가지는 제1 부하 저항기 ? 상기 제1 부하 저항기의 제1 리드는 상기 제1 출력 노드에 커플링됨 ? ;
    제1 리드 및 제2 리드를 가지는 제2 부하 저항기 ? 상기 제2 부하 저항기의 제1 리드는 상기 제2 출력 노드에 커플링되고, 상기 제1 부하 저항기의 제2 리드 및 상기 제2 부하 저항기의 제2 리드는 공급 전압 노드에 커플링되고, 상기 전류 주입 회로의 상기 제3 N-채널 트랜지스터의 소스 및 상기 제4 N-채널 트랜지스터의 소스는 접지 노드에 커플링됨 ? 를 더 포함하는, 주파수 분할기.
  11. 주파수 분할기로서,
    제1 주파수의 제1 오실레이팅 신호를 수신하는 제1 입력 리드, 제2 주파수의 동상(I) 차동 출력 신호를 출력하는 제1 출력 리드 및 제2 출력 리드를 가지는 제1 주입-고정 링 오실레이터(ILRO)를 포함하고, 상기 제1 주파수는 상기 제2 주파수의 2배이고, 상기 ILRO는:
    제1 N-채널 트랜지스터 및 제2 N-채널 트랜지스터를 포함하는 교차-커플링된 트랜지스터 쌍 ? 상기 제1 N-채널 트랜지스터의 드레인은 상기 제1 출력 리드에 커플링되고, 상기 제2 N-채널 트랜지스터의 드레인은 상기 제2 출력 리드에 커플링됨 ? ;
    상기 제1 N-채널 트랜지스터의 소스에 커플링된 제1 리드 및 상기 제2 N-채널 트랜지스터의 소스에 커플링된 제2 리드를 가지는 커패시터; 및
    상기 제1 N-채널 트랜지스터의 소스에 커플링된 제1 리드, 상기 제2 N-채널 트랜지스터의 소스에 커플링된 제2 리드, 및 상기 제1 ILRO의 제1 입력 리드에 커플링된 제3 리드를 가지는 전류 주입 회로
    를 포함하는, 주파수 분할기.
  12. 제11항에 있어서,
    제2 오실레이팅 신호를 수신하는 제2 입력 리드, 직교(Q) 차동 출력 신호를 출력하는 제3 출력 리드 및 제4 출력 리드를 가지는, 상기 제1 ILRO과 실질적으로 동일한 구성의 제2 ILRO를 더 포함하고, 상기 제1 오실레이팅 신호 및 상기 제2 오실레이팅 신호는 차동 입력 신호이고, 상기 동상(I) 신호 및 상기 직교(Q) 신호는 대략 90도만큼 이상(out of phase)인, 주파수 분할기.
  13. 제1 입력 신호의 디지털 하이(high) 상태에 응답하여, 제1 주입-고정 링 오실레이터(ILRO)의 제1 출력 노드 상에 존재하는 전압을 제1 전압 상태로 래치시키는 단계 ? 제1 부하 저항기 값에 의해 분할되는 회로 공급 전압과 실질적으로 동일한 전류는 상기 제1 ILRO의 제1 N-채널 트랜지스터를 통해 흐름 ? ; 및
    상기 제1 입력 신호의 디지털 로우(low) 상태에 응답하여 상기 제1 출력 노드 상에 존재하는 전압을 제2 전압 상태로 토글링하는 단계 ? 상기 제1 출력 노드 상에 존재하는 전압은 제1 커패시터 양단에 전하를 적분시킴으로써 증가됨 ? 를 포함하는, 방법.
  14. 제13항에 있어서,
    회로 접지 전압 및 상기 회로 공급 전압이 상기 제1 ILRO에 공급되고, 상기 제1 전압 상태는 상기 회로 접지 전압의 100 밀리볼트 내에 있고, 상기 제2 전압 상태는 상기 회로 공급 전압의 50 밀리볼트 내에 있는, 방법.
  15. 제13항에 있어서,
    상기 제1 입력 신호의 디지털 하이 상태에 응답하여 상기 제1 ILRO의 제2 출력 노드 상에 존재하는 전압을 상기 제2 전압 상태로 래치시키는 단계 ? 실질적으로 어떠한 전류도 상기 제1 ILRO의 제2 N-채널 트랜지스터를 통해 흐르지 않음 ? ; 및
    상기 제1 입력 신호의 디지털 로우 상태에 응답하여 상기 제2 출력 노드 상에 존재하는 전압을 상기 제1 전압 상태로 토글링하는 단계 ? 상기 제2 출력 노드에서의 전압은 상기 제1 커패시터 양단에 전하를 적분시킴으로써 감소함 ? 를 더 포함하는, 방법.
  16. 제15항에 있어서,
    상기 제1 ILRO는 주파수 분할기 회로의 일부분인, 방법.
  17. 제15항에 있어서,
    상기 제1 ILRO의 제1 출력 노드와 제2 출력 노드 상에 존재하는 차동 출력 신호를 수신하는 단계를 더 포함하는, 방법.
  18. 제15항에 있어서,
    제2 입력 신호의 디지털 하이 상태에 응답하여 제2 ILRO의 제3 출력 노드 상에 존재하는 전압 및 상기 제2 ILRO의 제4 출력 노드 상에 존재하는 전압을 래치시키는 단계; 및
    상기 제2 입력 신호의 디지털 하이 상태에 응답하여 상기 제2 ILRO의 제3 출력 노드 상에 존재하는 전압 및 상기 제2 ILRO의 제4 출력 노드 상에 존재하는 전압을 토글링하는 단계 ? 상기 제1 입력 신호는 상기 제2 입력 신호와는 대략 180도 이상임 ? 를 더 포함하는, 방법.
  19. 제18항에 있어서,
    제3 입력 신호의 디지털 하이 상태에 응답하여 제3 ILRO의 제5 출력 노드 상에 존재하는 전압 및 상기 제3 ILRO의 제6 출력 노드 상에 존재하는 전압을 래치시키는 단계; 및
    상기 제3 입력 신호의 디지털 하이 상태에 응답하여 상기 제3 ILRO의 제5 출력 노드 상에 존재하는 전압 및 상기 제3 ILRO의 제6 출력 노드 상에 존재하는 전압을 토글링시키는 단계 ? 상기 제5 출력 노드는 상기 제1 ILRO에 상기 제1 입력 신호를 공급하고, 상기 제6 출력 노드는 상기 제2 ILRO에 상기 제2 입력 신호를 공급함 ? 를 더 포함하는, 방법.
  20. 제18항에 있어서,
    상기 제1 ILRO의 제3 전압 노드 상에 존재하는 전압 신호를 반전시킴으로써, 반전된 전압 신호를 생성하는 단계; 및
    상기 제2 ILRO의 제1 출력 노드에 상기 반전된 전압 신호를 전송하는 단계를 더 포함하는, 방법.
  21. 주파수 분할기 회로로서,
    상기 주파수 분할기 회로로 제1 입력 신호를 수신하는 컨덕터; 및
    고정된 정수로 상기 입력 신호를 주파수 분할함으로써, 동상(I) 차동 출력 신호를 생성하기 위한 수단 ? 상기 수단은 제1 커패시터를 포함하고, 상기 제1 커패시터는 상기 I 차동 출력 신호의 전압 스윙(swing)을 적어도 부분적으로 증가시킴 ? 을 포함하는, 주파수 분할기 회로.
  22. 제21항에 있어서,
    상기 수단은 주입-고정 링 오실레이터(ILRO)이고, 상기 ILRO는 제1 N-채널 트랜지스터 및 제2 N-채널 트랜지스터를 포함하는 교차-커플링된 트랜지스터 쌍을 포함하고, 상기 커패시터의 제1 리드는 상기 제1 N-채널 트랜지스터의 소스에 커플링되고, 상기 제1 커패시터의 제2 리드는 상기 제2 N-채널 트랜지스터의 소스에 커플링되는, 주파수 분할기 회로.
  23. 제21항에 있어서,
    상기 주파수 분할기 회로 내로 제2 입력 신호를 수신하는 제2 컨덕터를 더 포함하고, 상기 제1 입력 신호 및 상기 제2 입력 신호는 차동 입력 신호이고, 상기 수단은 상기 제2 입력 신호를 주파수 분할함으로써 직교(Q) 차동 출력 신호를 생성하고, 상기 수단은 또한 제2 커패시터를 포함하고, 상기 제2 커패시터는 상기 Q 차동 출력 신호의 전압 스윙을 적어도 부분적으로 증가시키는, 주파수 분할기 회로.
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