KR20120043599A

KR20120043599A - Shift register

Info

Publication number: KR20120043599A
Application number: KR1020100104968A
Authority: KR
Inventors: 강창헌; 이지노; 이현재; 김도형
Original assignee: 엘지디스플레이 주식회사
Priority date: 2010-10-26
Filing date: 2010-10-26
Publication date: 2012-05-04
Also published as: KR101768541B1

Abstract

PURPOSE: A shift register is provided to prevent multiple output generation due to a first CLK by resetting a Q-node before receiving a start signal. CONSTITUTION: A clock supply part respectively supplies a clock to a plurality of stages. A Q-node reset signal supply part supplies a Q-node reset signal to one or more stages(300). One or more stages are connected to a discharge voltage node and a gate node of a pull-up transistor. The stages comprises a Q-node reset part(320).

Description

Shift Register

본 발명은 쉬프트 레지스터에 관한 것으로서, 특히, 평판 표시 장치에 적용되는 쉬프트 레지스터에 관한 것이다.
BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to shift registers and, more particularly, to shift registers applied to flat panel display devices.

음극선관(Cathode Ray Tube)의 단점인 무게와 부피를 줄일 수 있는 각종 평판 표시 장치들(Flat Panel Display, FPD)이 개발 및 시판되고 있다. 이러한 평판 표시 장치(디스플레이)의 스캔 구동회로는 일반적으로, 쉬프트 레지스터를 이용하여 스캔라인들에 스캔펄스를 순차적으로 공급하고 있다.
Various flat panel displays (FPDs) that can reduce weight and volume, which are disadvantages of cathode ray tubes, have been developed and marketed. The scan driving circuit of such a flat panel display (display) generally supplies the scan pulses sequentially to the scan lines using a shift register.

도 1은 종래의 쉬프트 레지스터의 일예시도이다. 도 2는 도 1에 도시된 쉬프트 레지스터의 각 스테이지의 회로 구성을 나타내는 예시도로서, 2상(Phase)으로 구동되는 스테이지의 회로 구성을 나타낸 것이며, 도 3은 도 1에 도시된 쉬프트 레지스터의 각 스테이지의 또 다른 회로 구성을 나타낸 예시도로서, 4상(Phase)으로 구동되는 스테이지의 회로 구성을 나타낸 것이다. 1 is an exemplary view of a conventional shift register. FIG. 2 is an exemplary diagram illustrating a circuit configuration of each stage of the shift register illustrated in FIG. 1. FIG. 2 illustrates a circuit configuration of a stage driven in two phases. FIG. 3 illustrates each circuit configuration of the shift register illustrated in FIG. As an exemplary diagram showing another circuit configuration of the stage, the circuit configuration of the stage driven in four phases is shown.

스캔 구동회로의 쉬프트 레지스터는 도 1에 도시된 바와 같이 복수의 박막트랜지스터들(Thin Film Transistor, 이하 "TFT"라 함)을 포함하는 스테이지들(Stage 1 ~ Stage n)을 구비한다. 스테이지들은 종속적(cascade)으로 접속되어 출력신호(Vout 1 ~ Vot n)을 순차적으로 발생한다. The shift register of the scan driving circuit includes stages (Stage 1 to Stage n) including a plurality of thin film transistors (hereinafter referred to as TFTs) as shown in FIG. 1. The stages are cascaded to sequentially generate output signals Vout 1 to Vot n.

스테이지들 각각은 도 2또는 도 3에 도시된 바와 같이, 풀업 트랜지스터(Pull-up transistor)(T6)를 제어하기 위한 Q 노드와, 풀다운 트랜지스터(Pull-down transister)(T7)를 제어하기 위한 QB 노드를 포함한다. Each of the stages has a Q node for controlling a pull-up transistor T6 and a QB for controlling a pull-down transistor T7, as shown in FIG. 2 or 3. Contains a node.

또한, 스테이지들(Stage 1 ~ Stage n) 각각은 이전 스테이지로부터 입력된 캐리신호, 다음 스테이지로부터 입력된 캐리신호, 및 클럭신호(CLK)에 응답하여 Q 노드와 QB 노드 전압을 충방전시키는 스위치 회로들을 포함한다. In addition, each of the stages (Stage 1 to Stage n) is a switch circuit for charging and discharging the Q node and the QB node voltage in response to a carry signal input from a previous stage, a carry signal input from a next stage, and a clock signal CLK. Include them.

즉, 쉬프트 레지스터의 각 스테이지들의 출력신호(Vout 1 ~ Vout n)들은 평판 표시 장치의 스캔라인들에 인가되는 스캔펄스임과 동시에, 이전 스테이지와 다음 스테이지로 전달되는 캐리신호의 역할을 겸하고 있다. That is, the output signals Vout 1 to Vout n of the stages of the shift register are scan pulses applied to the scan lines of the flat panel display and also serve as carry signals transmitted to the previous stage and the next stage.

한편, 도 2및 도 3에는 P타입 TFT로 구성된 종래의 스테이지의 회로 구성이 도시되어 있으나, N타입 TFT로 구성된 스테이지의 회로 구성도, 도 2 및 도 3과 동일한 구조로 구성될 수 있으며, 동일한 방법에 의해 구동된다.2 and 3 show a circuit configuration of a conventional stage composed of P-type TFTs, the circuit configuration of a stage composed of N-type TFTs may also have the same structure as that of FIGS. Driven by the method.

또한, 도 2와 도 3은 스테이지의 구동을 위하여 인가되는 클럭(CLK)의 갯수가 다른 경우를 설명하기 위한 것으로서, 동작 원리는 동일하다. 2 and 3 are for explaining the case where the number of clocks CLK applied to drive the stage is different, and the operation principle is the same.

즉, 도 2에 도시된 스테이지는 2상(2Phase)으로 구동되는 것으로서, 입력되는 신호를 받아 CLK1을 출력하는 풀업 구동부와, CLK1 출력 후 CLK2에 의해 방전용 전압(VSS)을 출력하는 풀다운 구동부와, 풀다운 구동부를 구동하기 위해 입력신호를 받아 인버팅을 해주는 인버터 구동부로 구성된다. That is, the stage shown in FIG. 2 is driven in two phases (2 phases), a pull-up driving unit for receiving the input signal and outputting CLK1, a pull-down driving unit for outputting the discharge voltage VSS by CLK2 after the CLK1 output; In order to drive the pull-down driving unit, it is composed of an inverter driving unit that receives an input signal and inverts it.

구체적으로 설명하면, 도 2의 (a)에 도시된 스테이지가 스테이지1(Stage1)이라고 가정할 경우, 스타트신호(Vst)에 의해 충전용 전압(VDD)이 Q 노드에 입력되고, Vst가 Off되면 Q 노드는 플로팅 상태로 된다. Specifically, when it is assumed that the stage illustrated in FIG. 2A is the stage 1 (Stage1), when the charging voltage VDD is input to the Q node by the start signal Vst, and Vst is off, The Q node is in a floating state.

이때, CLK1이 VDD Level로 변경되면 Bootstrap에 의해 T6의 게이트 소스간 전압(Vgs)이 커지게 되고, 이에 따라, CLK1이 Vout으로 출력된다. 이때, QB 노드는 Vst 입력을 받아 VSS Level로 리셋(Reset) 된다. At this time, when CLK1 is changed to VDD level, the gate-source voltage Vgs of T6 is increased by Bootstrap, whereby CLK1 is output to Vout. At this time, the QB node receives the Vst input and is reset to the VSS level.

CLK1 출력 후, CLK2에 의해 QB 노드는 VDD Level로 충전되고, 따라서, Q 노드는 T2에 의해 VSS Level로 Reset되며, T7에 의해 VSS가 Vout으로 출력된다. After the output of CLK1, the QB node is charged to VDD Level by CLK2, so that the Q node is reset to VSS Level by T2, and VSS is output to Vout by T7.

따라서, 도 2의 (b)에 도시된 Vout1의 파형이 출력된다.Therefore, the waveform of Vout1 shown in Fig. 2B is output.

이렇게 출력된 Vout1은 다음 스테이지인 스테이지2의 Vst로 입력되고, 상기 구동법과 동일한 방법에 의해 CLK2가 Vout2의 형태로 출력되며, 결과적으로 입력신호가 쉬프트 된다.The output Vout1 is input to the Vst of the next stage, Stage2, and CLK2 is output in the form of Vout2 by the same method as the above driving method, and as a result, the input signal is shifted.

한편, 도 3에 도시된 스테이지는 4상(Phase)으로 구동되는 것으로서, 상기에서 설명된 2상 구동법과 동일한 개념으로 동작된다.Meanwhile, the stage shown in FIG. 3 is driven in four phases, and operates in the same concept as the two-phase driving method described above.

즉, 상기한 바와 같이 구성되는 종래의 스테이지는, 입력 신호를 받아 1Frame Time 동안 1Horizontal Time에 CLK1을 출력신호(Vout n)로 출력하고, 그 이외의 Frame Time 동안에는 VSS를 출력한다. 또한, 상기 출력신호는 다음 스테이지의 Vst로 입력되며, 상기에서 설명된 바와 같은 방법을 통해 CLK을 출력신호(Vout n+1)로 출력한다.That is, the conventional stage configured as described above receives the input signal and outputs CLK1 as an output signal Vout n at 1Horizontal Time for 1 Frame Time, and outputs VSS during other Frame Time. In addition, the output signal is input to Vst of the next stage, and outputs CLK as an output signal Vout n + 1 through the method as described above.

그러나, 상기한 바와 같이 구성된 종래의 쉬프트 레지스터를 적용한 유기발광 디스플레이의 경우 액정 디스플레이와 다르게, 초기의 패널을 On시킬 때 전체화면 또는 화면의 일부분이 깜박일 경우가 있다. However, in the case of the organic light emitting display to which the conventional shift register configured as described above is applied, the entire screen or a part of the screen may flicker when the initial panel is turned on.

상기와 같은 종래의 쉬프트 레지스터를 포함한 디스플레이에서, 상기한 바와 같은 문제점이 발생되는 원인은, 초기 CLK이 입력될 때 스테이지의 Q 노드가 특정 전위로 정의되어있지 못한 비정상(Abnormal) 상태라는 것이다. 즉, 도 2 또는 도 3에 도시된 바와 같은 스테이지에서 CLK1이 입력되면, Abnormal 상태인 Q노드에 의해 T6을 통해 풀업 구동부로 입력되는 CLK1의 일부가 출력될 수 있다. In the display including the conventional shift register as described above, the above-mentioned problem is caused by an abnormal state in which the Q node of the stage is not defined with a specific potential when the initial CLK is input. That is, when CLK1 is input in the stage as shown in FIG. 2 or 3, a part of CLK1 input to the pull-up driving unit through T6 may be output by the Q node in the Abnormal state.

부연하여 설명하면, 종래의 쉬프트 레지스터에서는 풀업 구동부로 입력되는 CLK이 2-Phase구동에서는 2 Stage 단위로, 4-Phase 구동에서는4 Stage단위로 출력되며, 상기 출력을 받아 구동되는 다음 스테이지의 쉬프트 레지스터에 의해 쉬프트되기 때문에, 1Frame Time동안 복수개의 Vout이 출력될 수 있다.In detail, in the conventional shift register, the CLK input to the pull-up driving unit is output in units of 2 stages in 2-Phase driving and in units of 4 Stages in 4-Phase driving, and the shift register of the next stage driven by the output is driven. As a result of the shift, a plurality of Vouts may be output during 1Frame Time.

따라서, 유기발광 디스플레이의 경우 복수개의 샘플링(Sampling) 출력, 또는 복수개의 이미션(Emission) 출력에 의해 OLED 방향으로 누설전류(Peak Current)가 흐르게 된다. 액정 디스플레이의 경우 복수개의 출력에 의한 액정이 구동되지만 1TFT로 구동되는 액정 디스플레이의 특성상 상기의 전체화면 또는 화면 일부분의 깜박임은 없다.Therefore, in the organic light emitting display, a leakage current flows toward the OLED by a plurality of sampling outputs or a plurality of emission outputs. In the case of the liquid crystal display, the liquid crystal is driven by a plurality of outputs, but there is no flicker of the entire screen or a part of the screen due to the characteristics of the liquid crystal display driven by 1 TFT.

또한, 드라이버 칩(Driver IC)의 클럭(CLK) 로드(Load)가 크게 걸리게 되므로, 드라이버 칩(Driver IC)에 데미지를 주어, 원하는 전압 레벨(Level)을 출력하지 못하게 되므로, 명암비(Contrast Ratio)가 떨어지거나, 구동불량과 같은 불량을 야기시킨다.In addition, since the clock (CLK) load of the driver chip is large, the driver chip may be damaged, and thus the desired voltage level may not be output. Therefore, the contrast ratio may be increased. May cause a failure such as dropping or driving failure.

이하에서는, 상기한 바와 같은 종래의 문제점이 도 4를 참조하여 보다 구체적으로 설명된다.
In the following, the conventional problem as described above is described in more detail with reference to FIG.

도 4는 종래의 쉬프트 레지스터에서 발생되는 파형을 나타낸 예시도로서, 특히, 4-Phase로 구동되는 쉬프트 레지스터에서의 파형을 나타낸 것이다.Figure 4 is an exemplary view showing a waveform generated in the conventional shift register, in particular, it shows a waveform in the shift register driven by 4-Phase.

즉, 4상으로 구동되는 종래의 쉬프트 레지스터에서, 첫 번째 CLK이 들어가는 CLK1에 연결된 스테이지, 보다 정확히 표현하면 1, 5, 9, ~ 번째 스테이지의 Q 노드가 상기한 바와 같이 비정상(Abnormal) 상태이기 때문에, 그 결과 1, 5, 9, ~ 번째 스테이지에서 Vout으로 CLK1이 출력될 것이며, 따라서 2, 6, 8, ~ 번째 스테이지에서는 전단 스테이지의 Vout을 입력으로 받아, 또 다시 출력신호를 출력할 것이므로, 4스테이지 마다 반복되는 복수개의 Vout이 생성됨을 확인할 수 있다. That is, in a conventional shift register driven in four phases, the Q node of the stage connected to CLK1 into which the first CLK enters, or more precisely, the Q nodes of the 1st, 5th, 9th, and -th stages is in an abnormal state as described above. Therefore, as a result, CLK1 will be outputted to Vout in the 1st, 5th, 9th, and -th stages, and therefore, in the 2nd, 6th, 8th, and -th stages, Vout of the previous stage will be received as an input and the output signal will be output again. It can be seen that a plurality of Vouts are generated which are repeated every four stages.

부연하여 설명하면, 도 2 또는 도 3의 (a)와 같이 구성된 쉬프트 레지스터에 있어서, 이상적인 경우, Vst가 입력되기 전에는 CLK1이 입력되더라도, CLK1이 출력신호로 출력되어서는 안되기 때문에, 도 2 또는 도 3의 (b)와 같은 형태의 출력신호들이 출력되어야 한다. In detail, in the shift register configured as shown in Fig. 2 or Fig. 3A, in the ideal case, since CLK1 should not be outputted as an output signal even if CLK1 is inputted before Vst is input, Fig. 2 or Fig. Output signals of the same type as 3 (b) should be output.

그러나, 상기한 바와 같이 Q노드가 비정상(Abnormal) 상태로 있기 때문에, Q노드에 의해 T6가 턴온될 수 있으며, 이 경우, 입력된 CLK1이 출력신호로 출력되며, 이러한 현상은 도 1에서 CLK1을 입력받도록 구성되어 있는 1, 5, 9, ~ 번째 스테이지에서 동일하게 발생될 수 있다.However, as described above, since the Q node is in an abnormal state, T6 may be turned on by the Q node. In this case, the input CLK1 is outputted as an output signal. The same may occur at stages 1, 5, 9, and ˜th that are configured to receive input.

한편, 1, 5, 9, ~ 번째 스테이지에서 출력된 출력신호는 다시, 2, 6, 10, ~ 번째 스테이지의 스타트신호(Vst)로 입력되므로, 2, 6, 10, ~ 번째 스테이지의 경우도 출력신호를 출력하게 된다. On the other hand, since the output signal output from the 1st, 5th, 9th, and -th stages is input again as the start signal (Vst) of the 2nd, 6th, 10th, and -th stages, the 2nd, 6th, 10th, and -th stages also apply. Output signal is output.

즉, Vst가 입력되기 전(A라인 이전)에 이미, 각 스테이지들은 출력신호들을 출력하고 있으며, Vst가 입력된 후에도 순차적으로 각 스테이지가 출력신호들을 출력하기 때문에, 결과적으로, 도 4에 도시된 바와 같이, 하단의 스테이지로 내려갈수록 보다 많은 숫자의 출력신호들을 출력하게 된다.That is, before each Vst is input (before line A), each stage is outputting output signals, and since each stage sequentially outputs the output signals even after Vst is input, as a result, shown in FIG. As you go down to the lower stage, more numbers of output signals are output.

따라서, 상기와 같은 이유로 인해 유기발광디스플레이의 경우 초기 1Frame Time 동안, 복수개의 샘플링(Sampling)신호가 디스플레이로 입력되며, 결국 1Frame Time동안 화면이 반짝이는 불량을 야기시키게 된다.Accordingly, for the above reason, in the case of the organic light emitting display, a plurality of sampling signals are input to the display during the initial 1 Frame Time, which causes the screen to flicker for 1 Frame Time.

한편, 상기한 바와 같은 깜박임 불량을 제거하기 위하여 유기발광디스플레이의 경우 OLED Cathode쪽에 스위치를 형성하여 초기 CLK 인가 시 OLED쪽으로 흐르는 Current Path를 제거하여 불량을 제거하는 등의 방법이 사용되고 있다. On the other hand, in order to remove the above-described flicker failure, the organic light emitting display has a method of removing the defect by forming a switch on the OLED Cathode side to remove the current path flowing to the OLED when the initial CLK is applied.

그러나, 상기와 같은 방법을 사용할 경우, 추가적인 스위치 형성에 의한 제품 단가 상승이 있고, 또한 디스플레이의 크기가 커질 경우 Cathode쪽으로 흐르는 전류량이 커지므로 스위치 형성에도 한계가 있는 문제점이 있다.
However, when the above method is used, there is a problem in that the cost of the product is increased due to the formation of additional switches, and when the size of the display is increased, the amount of current flowing toward the Cathode increases, so there is a limit in forming the switch.

본 발명은 상술한 문제점을 해결하기 위한 것으로서, 비정상 상태로 유지되고 있는 Q노드를, 스타트 신호가 입력되기 전에 리셋시켜 줄 수 있는, 쉬프트 레지스터를 제공하는 것을 기술적 과제로 한다.
An object of the present invention is to provide a shift register that can reset a Q node held in an abnormal state before a start signal is input.

상술한 기술적 과제를 달성하기 위한 본 발명에 따른 쉬프트 레지스터는, 복수의 스테이지들; 상기 복수의 스테이지들 각각에 클럭을 공급하기 위한 클럭 공급부; 및 상기 복수의 스테이지들 중 적어도 어느 하나의 스테이지에 큐노드 리셋신호를 공급하기 위한 큐노드 리셋신호 공급부를 포함하며, 상기 복수의 스테이지들 중 적어도 어느 하나의 스테이지는, 풀업 트랜지스터의 게이트 노드와 방전용 전압(VSS) 노드에 연결되어, 상기 큐노드 리셋신호에 의해 Q 노드를 리셋시켜주는 큐노드 리셋부를 포함한다.The shift register according to the present invention for achieving the above technical problem, a plurality of stages; A clock supply unit for supplying a clock to each of the plurality of stages; And a queue node reset signal supply unit configured to supply a cue node reset signal to at least one of the plurality of stages, wherein at least one stage of the plurality of stages is connected to a gate node of a pull-up transistor. It is connected to a dedicated voltage (VSS) node, and includes a Q node reset unit for resetting the Q node by the Q node reset signal.

상기 큐노드 리셋신호 공급부는, 상기 복수의 스테이지들의 재구동시, 상기 큐노드 리셋부를 포함하는 스테이지에, 상기 Q노드를 리셋시켜주기 위한 큐노드 리셋신호를 공급하는 것을 특징으로 한다.The cue node reset signal supply unit may supply a cue node reset signal for resetting the Q node to a stage including the cue node reset unit when the plurality of stages are driven again.

상기 큐노드 리셋부는, 상기 복수의 스테이지들 모두에 포함되어 있는 것을 특징으로 한다.The cu node reset unit is included in all of the plurality of stages.

상기 큐노드 리셋부는, 상기 복수의 스테이지들 중, 첫 번째 클럭(CLK1)이 연결되는 스테이지들에만 포함되어 있는 것을 특징으로 한다.The queue node reset unit may be included only in stages to which the first clock CLK1 is connected among the plurality of stages.

상술한 기술적 과제를 달성하기 위한 본 발명에 따른 또 다른 쉬프트 레지스터는, 큐노드 리셋부가 풀업 트랜지스터의 게이트 노드와 방전용 전압(VSS) 노드에 연결되어 있으며, 상기 큐노드 리셋부가 큐노드 리셋신호에 의해 Q 노드를 리셋시켜주도록 형성되어 있는 스테이지를 포함한다.
Another shift register according to the present invention for achieving the above-described technical problem, the cue node reset portion is connected to the gate node and the discharge voltage (VSS) node of the pull-up transistor, the cue node reset portion to the cue node reset signal And a stage configured to reset the Q node.

상술한 해결 수단에 따라 본 발명은 다음과 같은 효과를 제공한다. According to the above solution, the present invention provides the following effects.

즉, 본 발명은 비정상 상태로 유지되고 있는 Q노드를, 스타트 신호가 입력되기 전에 리셋시켜 주므로써, 디스플레이를 Power Off 상태에서 Power On시키는 경우 또는 Sleep On 상태에서 Sleep Out 상태로 전환시키는 경우에, 첫 번째 CLK에 의한 복수개의 출력이 발생하는 문제를 해결할 수 있다는 효과를 제공한다. That is, the present invention resets the Q node held in the abnormal state before the start signal is input, so that when the display is powered on from the power off state or switched from the sleep on state to the sleep out state, This can solve the problem of generating multiple outputs by the first CLK.

또한, 본 발명은 상기와 같이 디스플레이의 구동 초기에 발생하는 복수개의 출력을 방지함으로써, 결국 복수개의 출력에 의해 Driver IC의 데미지를 제거하여 수율을 높일 수 있고, 복수개의 출력에 의해 발생하는 화면 번쩍임을 제거할 수 있다는 효과를 제공한다.
In addition, the present invention prevents the plurality of outputs generated at the initial stage of driving of the display as described above, and thus, the damage of the driver IC can be eliminated by the plurality of outputs to increase the yield, and the screen flashes generated by the plurality of outputs can be increased. It provides the effect that can be removed.

도 1은 종래의 쉬프트 레지스터의 일예시도.
도 2는 도 1에 도시된 쉬프트 레지스터의 각 스테이지의 회로 구성을 나타내는 예시도.
도 3은 도 1에 도시된 쉬프트 레지스터의 각 스테이지의 또 다른 회로 구성을 나타낸 예시도.
도 4는 종래의 쉬프트 레지스터에서 발생되는 파형을 나타낸 예시도.
도 5는 본 발명에 따른 쉬프트 레지스터를 개략적으로 나타낸 예시도.
도 6은 본 발명에 적용되는 스테이지를 큐노드 리셋부를 중심으로 개략적으로 나타낸 도면.
도 7a 내지 도 7d는 2상으로 구동되는 본 발명에 따른 쉬프트 레지스터의 첫 번째 스테이지의 다양한 상태도.
도 8은 4상으로 구동되는 본 발명에 따른 쉬프트 레지스터의 첫 번째 스테이지의 예시도.
도 9는 본 발명에 따른 쉬프트 레지스터에서의 파형도를 나타낸 예시도.1 is an exemplary view of a conventional shift register.
FIG. 2 is an exemplary diagram showing a circuit configuration of each stage of the shift register shown in FIG. 1; FIG.
3 is an exemplary diagram showing another circuit configuration of each stage of the shift register shown in FIG. 1;
4 is an exemplary view showing a waveform generated in a conventional shift register.
5 is an exemplary view schematically showing a shift register according to the present invention.
Figure 6 is a schematic diagram showing a stage applied to the present invention centered on the cunode reset unit.
7A-7D are various state diagrams of the first stage of the shift register according to the present invention driven in two phases.
8 is an illustration of a first stage of a shift register in accordance with the present invention driven in four phases.
9 is an exemplary view showing a waveform diagram in a shift register according to the present invention;

이하, 첨부된 도면을 참조하여 본 발명의 실시 예에 대해 상세히 설명한다. Hereinafter, with reference to the accompanying drawings will be described in detail an embodiment of the present invention.

도 5는 본 발명에 따른 쉬프트 레지스터를 개략적으로 나타낸 예시도이다.5 is an exemplary view schematically showing a shift register according to the present invention.

본 발명에 따른 쉬프트 레지스터는 2상뿐만 아니라, 3상 또는 4상 등 복수의 클럭을 이용하고 있는 다양한 형태의 쉬프트 레지스터에 적용될 수 있는 것으로서, 도 5의 (a)는 2상으로 구동되는 본 발명에 따른 쉬프트 레지스터를 도시하고 있으며, 도 5의 (b)는 4상으로 구동되는 본 발명에 따른 쉬프트 레지스터를 도시하고 있다. The shift register according to the present invention can be applied to various types of shift registers using a plurality of clocks such as three phases or four phases as well as two phases. Fig. 5 (b) shows the shift register according to the present invention which is driven in four phases.

즉, 본 발명에 따른 쉬프트 레지스터는 도 5에 도시된 바와 같이, 복수의 스테이지들(Stage 1 ~ Stage n)(300), 클럭 공급부(200) 및 큐노드 리셋신호 공급부(100)를 포함하며, 도면에 도시되어 있지는 않지만, 첫번째 스테이지(Stage1)에 스타트 신호(Vst)를 공급하기 위한 스타트 신호 공급부가 더 포함된다. That is, the shift register according to the present invention includes a plurality of stages (Stage 1 to Stage n) 300, a clock supply unit 200, and a cue node reset signal supply unit 100, as shown in FIG. 5. Although not shown in the figure, a start signal supply unit for supplying a start signal Vst to the first stage Stage1 is further included.

스테이지들(300)은 종속적(cascade)으로 접속되어 출력신호(Vout 1 ~ Vout n)를 순차적으로 발생한다. 스테이지들 각각은, 풀업 트랜지스터(Pull-up transistor)(미도시)를 제어하기 위한 Q 노드와, 풀다운 트랜지스터(Pull-down transister)(미도시)를 제어하기 위한 QB 노드를 포함한다. 또한, 스테이지들(Stage 1 ~ Stage n) 각각은 이전 스테이지로부터 입력된 캐리신호, 다음 스테이지로부터 입력된 캐리신호, 및 클럭신호(CLK)에 응답하여 Q 노드와 QB 노드 전압을 충방전시키는 스위치 회로들을 포함한다. The stages 300 are cascaded to sequentially generate output signals Vout 1 to Vout n. Each of the stages includes a Q node for controlling a pull-up transistor (not shown) and a QB node for controlling a pull-down transister (not shown). In addition, each of the stages (Stage 1 to Stage n) is a switch circuit for charging and discharging the Q node and the QB node voltage in response to a carry signal input from a previous stage, a carry signal input from a next stage, and a clock signal CLK. Include them.

즉, 쉬프트 레지스터의 스테이지들의 출력신호(Vout 1 ~ Vout n)는 액정 표시 장치 또는 유기발광디스플레이와 같은 평판 표시 장치(디스플레이)의 스캔라인들에 인가되는 스캔펄스임과 동시에, 이전 스테이지와 다음 스테이지로 전달되는 캐리신호의 역할을 겸하고 있다. That is, the output signals Vout 1 to Vout n of the stages of the shift register are scan pulses applied to scan lines of a flat panel display (display) such as a liquid crystal display or an organic light emitting display, and at the same time, a previous stage and a next stage. It also serves as a carry signal.

한편, 상기한 바와 같은 스테이지들 각각에는 큐노드 리셋부(미도시)가 형성되어 있어서, 평판 표시 장치가 파워 오프(OFF) 상태에서 파워 온(ON) 상태로 전환되거나 또는 슬립 온(Sleep On) 상태에서 슬립 아웃(Sleep Out) 상태로 전환(이하, 간단히 '재구동'이라 함) 시 하나의 스테이지에서 1프레임 타임 동안 다 수개의 출력신호가 발생되는 것을 방지하고 있다. On the other hand, each of the stages as described above is provided with a cu node reset unit (not shown), the flat panel display device is switched from the power off (OFF) state to the power ON (Sleep On) or Transitioning from Sleep to Sleep Out (hereinafter referred to simply as 'Restart') prevents multiple output signals from occurring during one frame time in one stage.

큐노드 리셋신호 공급부(100)는 스테이지에 형성되어 있는 큐노드 리셋부에 큐노드 리셋신호를 공급하는 기능을 수행한다. 즉, 큐노드 리셋부는 재구동에 따른 스타트 신호가 첫 번째 스테이지에 입력되기 전에, 큐노드 리셋신호(QRS)를 입력받아 Q노드를 방전용 전압(VSS) 상태로 유지시킴으로써, 상기한 바와 같이 재구동 후 첫 번째 프레임 타임 동안 다 수개의 출력신호가 발생되는 것을 방지하고 있다. The cue node reset signal supply unit 100 supplies a cue node reset signal to a cue node reset unit formed in a stage. In other words, before the start signal according to the re-drive is input to the first stage, the cu node reset unit receives the cue node reset signal QRS and maintains the Q node in the discharge voltage VSS state as described above. This prevents the generation of multiple output signals during the first frame time after driving.

클럭 공급부(200)는 복수의 스테이지들에 클럭을 공급하기 위한 것으로서, 도 5의 (a)에 도시된 바와 같이, 2상으로 구동되는 쉬프트 레지스터의 경우에는 CLK1 및 CLK2를 공급하고 있으며, 도 5의 (b)에 도시된 바와 같이, 4상으로 구동되는 쉬프트 레지스터의 경우에는 CLK1 내지 CLK4를 공급하고 있다.
The clock supply unit 200 supplies a clock to a plurality of stages, and as shown in FIG. 5A, in the case of a shift register driven in two phases, the clock supply unit 200 supplies CLK1 and CLK2. As shown in (b) of the figure, in the case of a shift register driven in four phases, CLK1 to CLK4 are supplied.

도 6은 본 발명에 적용되는 스테이지를 큐노드 리셋부를 중심으로 개략적으로 나타낸 도면이다.FIG. 6 is a diagram schematically illustrating a stage applied to the present invention centering on a cunode reset unit. Referring to FIG.

상기한 바와 같이 본 발명에 따른 쉬프트 레지스터는 2상, 3상, 4상 등 다양한 형태로 구성될 수 있기 때문에, 쉬프트 레지스터에 형성되어 있는 스테이지의 전체적인 회로 구성은 다양하게 형성될 수 있는바, 도 6은 본 발명의 핵심을 이루고 있는 큐노드 리셋부(320)를 중심으로 하여 스테이지의 회로 구성을 나타낸 것이다. 따라서, 도 6에 도시되어 있는 스테이지(300)는 풀다운 구동부 및 QB노드의 구체적인 연결 구성 등이 생략되어 있다.As described above, since the shift register according to the present invention may be configured in various forms such as two phases, three phases, and four phases, the overall circuit configuration of the stage formed in the shift register may be variously formed. 6 shows the circuit configuration of the stage centering on the cunode reset unit 320 which is the core of the present invention. Therefore, in the stage 300 illustrated in FIG. 6, a detailed connection configuration of the pull-down driver and the QB node is omitted.

또한, 도 6에는 본 발명에 적용되는 스테이지가 P타입 TFT로 구성되어 있으나, N타입 TFT로 구성된 스테이지의 회로 구성도 도 6과 동일한 구조로 형성될 수 있으며, 동일한 방법에 의해 구동될 수 있다. 따라서, 이하에서는, P타입 TFT로 구성되어 있는 스테이지를 일예로 하여 본 발명이 설명된다.In addition, although the stage applied to the present invention is shown in Fig. 6 as a P-type TFT, the circuit configuration of the stage as an N-type TFT can be formed in the same structure as in Fig. 6, and can be driven by the same method. Therefore, below, the present invention will be described with an example of a stage composed of a P-type TFT.

또한, 도 6에 도시된 스테이지는 CLK1을 입력 받고 있는 스테이지를 나타낸 것으로서, 특히, 스타트 신호 공급부로부터 스타트 신호(Vst)를 공급받고 있는 첫 번째 스테이지(즉, 도 5의 Stage1)를 나타내고 있다. 그러나, 도 6에 도시된 첫 번째 스테이지(Stage1) 이외의 다른 스테이지들은, 각 스테이지에 해당되는 클럭을 공급받도록 구성된다는 점 및 전단의 스테이지의 출력신호를 스타트 신호(Vst)로 공급받는 다는 점을 제외하고는 도 6에 도시된 형태와 동일한 형태로 구성될 수 있다.In addition, the stage shown in FIG. 6 represents a stage receiving CLK1, and in particular, represents the first stage (that is, Stage1 of FIG. 5) receiving the start signal Vst from the start signal supply unit. However, other stages other than the first stage Stage1 shown in FIG. 6 are configured to receive a clock corresponding to each stage, and that the output signal of the preceding stage is supplied as the start signal Vst. Except for the configuration shown in Figure 6 may be configured.

즉, 본 발명에 적용되는 스테이지는 도 6에 도시된 바와 같이, 스타트 신호에 의해 구동되어 클럭(CLK1)을 출력신호로 출력하기 위한 풀업 구동부(310), 클럭(CLK1 ) 출력 후 입력되는 또 다른 클럭에 의해 방전용 전압(VSS)을 출력하기 위한 풀다운 구동부(미도시) 및 재구동 전에 풀업 구동부의 Q노드를 VSS로 리셋시켜 주기 위한 큐노드 리셋부(320)를 포함한다. That is, as shown in FIG. 6, the stage applied to the present invention is driven by the start signal and is input after the pull-up driver 310 for outputting the clock CLK1 as an output signal and the output of the clock CLK1. A pull-down driver (not shown) for outputting the discharge voltage VSS by the clock and a Qnode reset unit 320 for resetting the Q node of the pull-up driver to VSS before re-driving.

풀업 구동부(310)와 풀다운 구동부(미도시)는 상기한 바와 같이, 쉬프트 레지스터가 가지는 클럭의 숫자 및 구동 방법 등에 따라 다양하게 형성될 수 있다.As described above, the pull-up driver 310 and the pull-down driver may be formed in various ways according to the number of clocks and the driving method of the shift register.

큐노드 리셋부(320)는 풀업 구동부(310)의 Q 노드와 VSS노드에 연결되며, 특히, 큐노드 리셋 신호에 의해 구동되는 큐노드 리셋 트랜지스터(Q node RST)를 포함하여 구성될 수 있다.The cue node reset unit 320 is connected to the Q node and the VSS node of the pull-up driver 310, and in particular, may include a cue node reset transistor (Q node RST) driven by the cue node reset signal.

여기서, 큐노드 리셋 트랜지스터(Q node RST)는, 드레인에 Q노드가 연결되고, 소스에는 VSS노드가 연결되며, 게이트에는 큐노드 리셋 공급부와 연결되어 있는 라인이 연결되어 있다. Here, the Q node RST has a Q node connected to a drain, a VSS node connected to a source, and a line connected to the Q node reset supply part connected to a gate thereof.

또한, 각 스테이지에서 상기와 같이 큐노드 리셋 트랜지스터의 게이트에 연결되어 있는 라인들은, 도 5에 도시되어 있는 큐노드 리셋신호 공급부(100)에 공통적으로 연결된다. 즉, 모든 스테이지들에 형성되어 있는 큐노드 리셋 트랜지스터(Q node RST)의 게이트는 큐노드 리셋신호 공급부(100)에 공통적으로 연결되어 있다.In addition, the lines connected to the gates of the cu node reset transistors as described above in each stage are commonly connected to the cu node reset signal supply unit 100 illustrated in FIG. 5. That is, the gates of the Qnode reset transistors Q node RST formed in all the stages are commonly connected to the Qnode reset signal supply unit 100.

상기한 바와 같은 큐노드 리셋부(320)를 포함하고 있는 스테이지의 구체적인 회로 구성 및 동작 방법은 이하에서 도 7a 내지 도 7d를 참조하여 상세히 설명된다.
A detailed circuit configuration and operation method of the stage including the cue node reset unit 320 as described above will be described in detail with reference to FIGS. 7A to 7D.

도 7a 내지 도 7d는 2상으로 구동되는 본 발명에 따른 쉬프트 레지스터의 첫 번째 스테이지의 다양한 상태도로서, 2상으로 구동되는 본 발명에 따른 쉬프트 레지스터의 동작순서에 따라 첫 번째 스테이지의 상태를 나타낸 예시도이다. 여기서, 도 7a는 특히, 쉬프트 레지스터가 이미 구동되고 있는 상태, 즉, 디스플레이가 이미 턴온되어 있는 상태에서, 어느 하나의 프레임 타임을 다시 시작하고 있는 상태를 나타낸 것이다.7A to 7D are various state diagrams of the first stage of the shift register according to the present invention driven in two phases, an example showing the state of the first stage according to the operation sequence of the shift register according to the present invention driven in two phases. It is also. Here, FIG. 7A shows a state in which one frame time is restarted, especially in a state in which the shift register is already driven, that is, in a state in which the display is already turned on.

우선, 도 7a의 (a)에 도시된 스테이지가 첫 번째 스테이지(Stage1)인 경우, Vst신호에 의해 T1이 턴온되어, VDD가 Q 노드에 입력되고, Vst가 오프(Off) 되면 Q 노드는 플로팅 상태로 된다. 즉, 도 7a의 (b)에 도시된 파형도와 같이, Vst가 입력되었다가 오프되는 순간, CLK1은 아직 입력되지 않은 상태이며, 따라서, 출력단자로는 출력신호(Vout1)가 출력되지 않은 상태이다.First, when the stage shown in (a) of FIG. 7A is the first stage (Stage1), T1 is turned on by the Vst signal, VDD is input to the Q node, and the Q node is floated when Vst is Off. It is in a state. That is, as shown in the waveform diagram shown in Fig. 7A (b), at the moment when Vst is input and turned off, CLK1 is not yet input, and therefore, output signal Vout1 is not output to the output terminal.

다음으로, 도 7b의 (a)에 도시된 바와 같이, Vst가 오프되는 순간, CLK1이 충전용 전압(VDD), 즉, 저전압 레벨로 변경되면, Bootstrap에 의해 T6의 Vgs가 커지게 되고, 이에 따라, T6이 턴온되어 CLK1이 출력신호로 출력된다. 이때, T5가 Vst 입력을 받아 턴온됨에 따라, QB 노드는 VSS Level로 리셋된다. 즉, 도 7b의 (b)에 도시된 파형도와 같이, Vst가 오프되면, 즉, 고전압 레벨로 변경되면, CLK1이 출력단자를 통해 출력신호(Vout1)로 출력된다.Next, as shown in (a) of FIG. 7B, when CLK1 is changed to the charging voltage VDD, that is, the low voltage level, the Vgs of T6 is increased by Bootstrap. Accordingly, T6 is turned on so that CLK1 is output as an output signal. At this time, as T5 is turned on receiving the Vst input, the QB node is reset to the VSS level. That is, as shown in the waveform diagram shown in (b) of FIG. 7B, when Vst is turned off, that is, changed to a high voltage level, CLK1 is outputted as an output signal Vout1 through the output terminal.

다음으로, 도 7c의 (a)에 도시된 바와 같이, CLK1 출력 후, CLK2에 의해T3가 턴온되어 QB 노드는 VDD Level로 충전되고, QB노드에 의해 T2가 턴온되며, 따라서, T2를 통해 VSS가 Q노드로 전달되어 Q 노드는 VSS Level로 리셋된다. 한편, QB노드에 의해 T7이 턴온되며, 따라서, T7를 통해 VSS가 출력신호로 출력된다. 즉, 도 7c의 (b)에 도시된 파형도와 같이, CLK2가 저전압 레벨로 입력되는 동안, 출력단자로는 고전압 레벨의 방전용 전압(VSS)이 출력신호(Vout1)로 출력된다. Next, as shown in (a) of FIG. 7C, after the output of CLK1, T3 is turned on by CLK2 so that the QB node is charged to the VDD level, and T2 is turned on by the QB node, and thus, VSS through T2. Is passed to the Q node, and the Q node is reset to the VSS level. On the other hand, T7 is turned on by the QB node, so that VSS is output as an output signal through T7. That is, while the CLK2 is input at the low voltage level, as shown in the waveform diagram shown in FIG. 7C (b), the discharge voltage VSS at the high voltage level is output as the output signal Vout1 as the output terminal.

이때, 도 7b에서 저전압 레벨(충전용 전압(VDD))로 출력된 출력신호(Vout1)는, 다음 스테이지인 두 번째 스테이지(Stage2)의 Vst로 입력되고, 상기 구동법과 동일한 방법에 의해 CLK2가 Vout2의 형태로 출력되며, 결과적으로 입력신호가 쉬프트 된다.
At this time, the output signal Vout1 output at the low voltage level (charging voltage VDD) in FIG. 7B is input to Vst of the second stage Stage2, which is the next stage, and CLK2 is Vout2 by the same method as the above driving method. It is output in the form of, and as a result the input signal is shifted.

한편, 상기와 같이 스테이지가 동작되고 있는 상태에서, 상기 스테이지가 장착되어 있는 평판 표시 장치(디스플레이)가 파워 오프(OFF)되거나 또는 슬립(Sleep) 오프 상태로 전환되면, 스테이지로 공급되는 클럭, Vst, VDD 및 VSS 등이 차단되며, 따라서, Q노드는 플로팅된 상태를 유지하게 된다.On the other hand, in the state where the stage is operating as described above, when the flat panel display (display) on which the stage is mounted is turned off or is switched to the sleep off state, the clock supplied to the stage, Vst , VDD, VSS, etc. are blocked, so that the Q node remains in a floated state.

이후, 평판 표시 장치가 다시 파워 온(ON)되거나 슬립 온(ON) 상태로 전환되면, 다시 Vst가 첫 번째 스테이지로 공급되나, 본 발명은 Vst를 첫 번째 스테이지(Stage1)에 공급하기에 앞서 큐노드 리셋신호를 미리 첫 번째 스테이지를 포함한 모든 스테이지로 공급한다. Thereafter, when the flat panel display is turned on again or is turned on, Vst is supplied to the first stage again, but the present invention queues before supplying Vst to the first stage Stage1. The node reset signal is supplied to all stages including the first stage in advance.

따라서, 도 7d에 도시된 바와 같이, 큐노드 리셋신호에 의해 큐노드 리셋 트랜지스터(Q node RST)가 턴온되며, VSS가 큐노드 리셋 트랜지스터(Q node RST)를 통해 Q노드로 전송되므로, Q노드는 VSS 레벨로 리셋 된다. 즉, Q노드는 재구동시, Vst를 입력받기 전에 플로팅 상태에서 큐노드 리셋신호에 의해 VSS레벨로 리셋됨으로써, 풀업 트랜지스터(T6)를 턴온 시킬 수 없으며, 따라서, Vst가 첫 번째 스테이지로 공급되기 전에 발생되는 CLK1이, CLK1을 입력 신호로 공급받는 스테이지들(2상(Phase)의 경우에는, stage1, stage 3, stage 5,..., 4상의 경우에는 stage1, stage 5, stage 9, ... 스테이지)로 공급되더라도, CLK1이 출력신호로 출력되지 않는다. Therefore, as shown in FIG. 7D, the Q node reset transistor Q node RST is turned on by the Q node reset signal, and VSS is transmitted to the Q node through the Q node RST. Is reset to the VSS level. That is, the Q node is reset to the VSS level by the cue node reset signal in the floating state before the Vst is input upon restart, so that the pull-up transistor T6 cannot be turned on, and therefore, before the Vst is supplied to the first stage. The generated CLK1 is stage1, stage 3, stage 5, ..., in case of phase 4, stage1, stage 5, stage 9, .. which receive CLK1 as an input signal. Even when supplied to the stage), CLK1 is not output as an output signal.

한편, 상기와 같이 Q노드가 VSS레벨로 리셋된 상태에서, Vst신호가 공급되면, 쉬프트 레지스터는 도 7a 내지 도 7c의 과정을 반복함으로써, 각 스테이지의 출력신호를 순차적으로 발생시키게 된다.On the other hand, when the Vst signal is supplied in the state where the Q node is reset to the VSS level as described above, the shift register repeats the processes of FIGS. 7A to 7C to sequentially generate output signals of each stage.

즉, 본 발명은 평판 표시 장치(디스플레이)의 재구동 시, Q 노드의 플로팅 상태(Abnormal상태)를 제거하기 위하여, Vst에 의한 첫 번째 CLK1이 입력되기 전에, Q 노드를 큐노드 리셋 트랜지스터(Q node RST)를 사용하여 VSS Level로 리셋시키며, 따라서, CLK이 입력되기 전 모든 스테이지들의 Q 노드는 VSS Level로 리셋되므로, 5, 9, 13, ~ 번째 스테이지에서 출력신호가 출력되지 않게 된다.
That is, in order to remove the floating state (Abnormal state) of the Q node when the flat panel display (display) is restarted, the Q node is connected to the Q node reset transistor (Q) before the first CLK1 by Vst is input. node RST) to reset to the VSS level, so that the Q nodes of all the stages before the CLK is input are reset to the VSS level, so that the output signal is not output at the 5th, 9th, 13th, and -th stages.

도 8은 4상으로 구동되는 본 발명에 따른 쉬프트 레지스터의 첫 번째 스테이지의 예시도이다. 또한, 도 9는 본 발명에 따른 쉬프트 레지스터에서의 파형도를 나타낸 예시도로서, 특히, 4상으로 구동되는 쉬프트 레지스터에서의 파형도를 나타낸 것이다. 8 is an exemplary diagram of a first stage of a shift register according to the present invention driven in four phases. 9 is an exemplary view showing a waveform diagram of a shift register according to the present invention, and particularly, a waveform diagram of a shift register driven in four phases.

상기한 바와 같이, 본 발명은 2상뿐만 아니라, 3상 및 4상에서도 적용되는 것으로서, Q노드가 방전용 전압(VSS)에 연결되어 있는 모든 형태의 쉬프트 레지스터에 적용될 수 있다. As described above, the present invention is applied to not only two phases but also three and four phases, and can be applied to all types of shift registers in which a Q node is connected to the discharge voltage VSS.

즉, 도 7에서는 2상으로 구동되는 쉬프트 레지스터를 이용하여 본 발명의 동작원리가 상세히 설명되었으나, 본 발명은 Q노드가 플로팅 상태로 유지되는 3상 또는 4상 등에도 동일한 원리로 적용될 수 있는바, 4상으로 구동되는 쉬프트 레지스터의 경우에는 도 8과 같이 첫 번째 스테이지(Stage1)가 구성될 수 있다. That is, in FIG. 7, the operation principle of the present invention is described in detail using a shift register driven in two phases. However, the present invention may be applied to the three or four phases in which the Q node is kept in a floating state. In the case of the shift register driven in four phases, the first stage Stage1 may be configured as shown in FIG. 8.

따라서, 도 8에 도시된 스테이지에는, 도 6에서 설명된 Q노드 리셋부(320)가 동일하게 형성되어 있으며, 도 8에 도시된 스테이지는 도 6 및 도 7을 통해 설명된 동작 방법과 동일한 방법에 의해 Q노드를 VSS로 리셋 시킬 수 있다.Therefore, in the stage illustrated in FIG. 8, the Q node reset unit 320 described in FIG. 6 is formed in the same manner, and the stage illustrated in FIG. 8 is the same as the operation method described with reference to FIGS. 6 and 7. Can reset the Q node to VSS.

다만, 도 8에 도시된 스테이지는 상기한 바와 같이 4상으로 구동되는 쉬프트 레지스터에 적용되는 것이기 때문에, 출력신호를 발생하기 위한 전체적인 동작 방법이 도 7에서 설명된 스테이지와는 다를 수 있으나, 큐노드 리셋부(320)의 동작 방법 및 회로 구성은 도 6 및 도 7에서 설명된 큐노드 리셋부의 동작 방법 및 회로 구성과 동일하다.
However, since the stage illustrated in FIG. 8 is applied to the shift register driven in four phases as described above, the overall operation method for generating an output signal may be different from the stage described in FIG. The operation method and the circuit configuration of the reset unit 320 are the same as the operation method and the circuit configuration of the q-node reset unit described in FIGS. 6 and 7.

한편, 상기한 바와 같이 본 발명에 따른 쉬프트 레지스터가 4상으로 구동되는 경우의 파형도는 도 9에 도시된 바와 같다.On the other hand, as described above, the waveform diagram when the shift register according to the present invention is driven in four phases is as shown in FIG.

즉, 4상으로 구동되는 쉬프트 레지스터의 경우, Vst가 CLK4와 같이 입력되며, Vst가 입력되기 전에 큐노드 리셋 신호(QRS)가 입력된다. That is, in the case of a shift register driven in four phases, Vst is inputted as CLK4, and a cue node reset signal QRS is input before Vst is inputted.

따라서, Vst가 입력되기 전에 모든 스테이지들은, 큐노드 리셋 신호에 의해 Q노드를 리셋 시킴으로써, 출력신호를 출력시키지 않게 되며, Vst가 입력되면, CLK1에 의해 첫 번째 스테이지(Stage1)로부터 순차적으로 출력신호(Vout)를 출력하게 된다. Therefore, before the Vst is input, all the stages do not output the output signal by resetting the Q node by the cue node reset signal, and when Vst is input, the output signal is sequentially output from the first stage (Stage1) by CLK1. Will output (Vout).

한편, 상기와 같은 방법의 경우, Vst가 입력되기 전에 모든 스테이지의 Q 노드가 VSS로 리셋은 되어 있지만, 여전히 플로팅(Floating) 상태를 유지하고 있기 때문에, Boosting 캐패시턴스(CB) 또는 풀업 트랜지스터의 기생 캐패시턴스 등 여러 가지 원인에 의해 복수개의 출력을 야기시킬 수도 있다. On the other hand, in the above method, since the Q nodes of all stages are reset to VSS before Vst is input, but are still floating, the parasitic capacitance of the boosting capacitance (CB) or the pull-up transistor is maintained. For example, a plurality of outputs may be caused by various causes.

따라서, 본 발명의 제2실시예는, 첫 번째 CLK1이 쉬프트 레지스터로 입력될 때까지, 큐노드 리셋 트랜지스터를 통해 Q 노드를 VSS Level로 지속적으로 홀드(Hold) 시키도록 구성될 수 있다. 이 때 풀업 트랜지스터(T6)의 게이트 노드는 VSS Level이므로 CLK1을 출력신호로 출력시키지 못한다. 즉, 도 9는 도 5 내지 도 8을 참조하여 설명된 본 발명의 제1실시예에 따른 쉬프트 레지스터의 파형도를 나타낸 것으로서, 큐노드 리셋신호(QRS)가 클럭의 펄스 폭과 같은 펄스 폭을 갖도록 도시되어 있으나, 본 발명의 제2실시예에서는, 큐노드 리셋신호가 스타트 신호(Vst)가 입력될 때까지 유지되도록, 큐노드 리셋신호의 펄스 폭이 증가될 수 있다. Accordingly, the second embodiment of the present invention may be configured to continuously hold the Q node to the VSS level through the cunode reset transistor until the first CLK1 is input to the shift register. At this time, since the gate node of the pull-up transistor T6 is at VSS level, it cannot output CLK1 as an output signal. That is, FIG. 9 illustrates a waveform diagram of the shift register according to the first embodiment of the present invention described with reference to FIGS. 5 to 8, wherein the Q node reset signal QRS has a pulse width equal to the pulse width of the clock. Although shown to have, in the second embodiment of the present invention, the pulse width of the cue node reset signal may be increased so that the cue node reset signal is maintained until the start signal Vst is input.

이때, Q 노드 리셋 후 각 스테이지의 QB 노드는 CLK에 의해 VDD로 차징(Charging)되며, 결국 큐노드 리셋 트랜지스터에 의해 Q 노드는 VSS Level을 다음 입력이 들어오기 전 Time 동안 유지하게 된다. At this time, after the Q node reset, the QB node of each stage is charged to VDD by CLK. As a result, the Q node maintains the VSS Level for a time before the next input by the Qnode reset transistor.

즉, 본 발명은 큐노드 리셋 신호로 첫번째 CLK이 들어올 때, Q 노드를 리셋 시킨 후 스타트 신호(Vst)는 바로 다음 페이스(Phase)에 인가될 수 있으며, 이렇게 구동되는 쉬프트 레지스터의 경우 1Horizontal Time은 1/(구동주파수*(Total 쉬프트레지스터 Stage 수 + 4 Stage))가 된다.
That is, in the present invention, when the first CLK is input as the cue node reset signal, the start signal Vst may be applied to the next phase immediately after resetting the Q node. In the case of the shift register driven in this manner, 1Horizontal Time is 1 / (drive frequency * (Total Shift Register Stage + 4 Stage)).

또한, 상기 구동 방법의 또 다른 예로서, 본 발명의 제3실시예는, 1Horizontal의 감소 없이 구동하기 위하여, 큐노드 리셋신호를 1 프레임 타임 동안에 할당할 수 있으며, 이러한 경우 스타트 신호는, 큐노드 리셋신호가 인가되는 프레임 타임 후의 또 다른 프레임 타임에 인가된다. 즉, 본 발명의 제3실시예에서는, 큐노드 리셋신호가 1프레임 타임 동안 지속적으로 유지되도록 구성될 수 있다.In addition, as another example of the driving method, the third embodiment of the present invention may allocate a cue node reset signal for one frame time in order to drive without decreasing 1Horizontal, in which case the start signal is a cue node. The reset signal is applied at another frame time after the frame time is applied. That is, in the third embodiment of the present invention, the cu node reset signal may be configured to be continuously maintained for one frame time.

한편, 상기한 바와 같이, 본 발명에 따른 쉬프트 레지스터는 2상뿐만 아니라, 3상 또는 4상에서도 동일하게 적용될 수 있는 것으로서, 이하에서는, 본 발명에 따른 4상 쉬프트 레지스터와 그 파형도를 이용하여 본 발명이 설명된다.On the other hand, as described above, the shift register according to the present invention can be equally applied to not only two phases but also three phases or four phases. The invention is described.

본 발명이 속하는 기술분야의 당업자는 본 발명이 그 기술적 사상이나 필수적 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다.　 그러므로, 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적인 것이 아닌 것으로 이해해야만 한다. 본 발명의 범위는 상기 상세한 설명보다는 후술하는 특허청구범위에 의하여 나타내어지며, 특허청구범위의 의미 및 범위 그리고 그 등가 개념으로부터 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
It will be understood by those skilled in the art that the present invention may be embodied in other specific forms without departing from the spirit or essential characteristics thereof. Therefore, it is to be understood that the embodiments described above are exemplary in all respects and not restrictive. The scope of the present invention is defined by the appended claims rather than the detailed description and all changes or modifications derived from the meaning and scope of the claims and their equivalents are to be construed as being included within the scope of the present invention do.

100 : 큐노드 리셋신호 공급부 200 : 클럭 공급부
300 : 스테이지 320 : 큐노드 리셋부100: cue node reset signal supply unit 200: clock supply unit
300: stage 320: cu node reset unit

Claims

A plurality of stages;
A clock supply unit for supplying a clock to each of the plurality of stages; And
A cu node reset signal supply unit for supplying a cue node reset signal to at least one of the plurality of stages,
At least one stage of the plurality of stages,
And a cue node reset unit connected to a gate node of the pull-up transistor and a discharge voltage (VSS) node to reset a Q node by the cue node reset signal.

The method of claim 1,
The cu node reset signal supply unit,
And a cue node reset signal for resetting the Q node to a stage including the cue node reset unit when the plurality of stages are re-driven.

The method of claim 1,
The cu node reset unit,
The shift register is included in all of the plurality of stages.

The method of claim 1,
The cu node reset unit,
The shift register of the plurality of stages, characterized in that it is included only in stages to which the first clock (CLK1) is connected.

The method of claim 1,
The cu node reset unit,
And shifting the Q node back to the discharge voltage VSS before the first clock is input when the plurality of stages are re-driven.

The method of claim 1,
The cu node reset unit,
And upon re-starting the plurality of stages, before the first clock is input, the Q node is maintained at the discharge voltage VSS so that the pull-up transistor is kept off.

The method of claim 1,
Start signal input to the first stage of the plurality of stages,
During the first frame time due to the re-drive of the plurality of stages, the first node after the cue node reset unit maintains the Q node at the discharge voltage VSS to prevent the pull-up transistor from outputting an output signal. The shift register is input to the first stage.

The method of claim 1,
Start signal input to the first stage of the plurality of stages,
When the plurality of stages are re-driven, the queue node reset unit maintains the Q node at the discharge voltage VSS to prevent the pull-up transistor from outputting an output signal. Shift register, characterized in that input to the first stage.

The method of claim 1,
And the plurality of stages are driven in any one of two phases, three phases, and four phases.

The method of claim 1,
The cu node reset unit,
And a Q node reset transistor having a drain connected to the Q node, a source connected to the discharge voltage (VSS) node, and a gate connected to the Q node reset supply unit.

And a stage connected to a gate node of the pull-up transistor and a discharge voltage (VSS) node of the pull-up transistor, wherein the queue node reset unit is configured to reset the Q node by a cue node reset signal.

The method of claim 11,
And a queue node reset signal supply unit configured to supply the cue node reset signal to the stage when the stage is re-driven.

The method of claim 11,
The stage,
Shift register characterized in that the first clock (CLK1) is connected.

The method of claim 11,
The cu node reset unit,
And shifting the Q node to the discharge voltage VSS before the first clock is input when the stage is restarted.

The method of claim 11,
The cu node reset unit,
And upon re-starting the stage, before the first clock is input, the Q node is held at the discharge voltage (VSS) to maintain the pull-up transistor in an off state.

The method of claim 11,
The cu node reset unit,
And a Q node reset transistor having a drain connected to the Q node, a source connected to the discharge voltage (VSS) node, and a gate connected to the Q node reset supply unit.