KR20120042855A - 캡슐화된 위상 변화 셀 구조들 및 방법들 - Google Patents

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Abstract

위상 변화 셀 구조들과 연관된 방법들 및 디바이스들이 여기서 기술된다. 하나 이상의 실시예들에서, 위상 변화 셀 구조를 형성하는 방법은 하부 전극을 포함하는 기판 돌출부를 형성하는 단계, 기판 돌출부 상에 위상 변화 재료를 형성하는 단계, 위상 변화 재료 상에 도전 재료를 형성하는 단계 및 캡슐화된 스택 구조를 형성하도록 도전 재료의 일부 및 위상 변화 재료의 일부를 제거하는 단계를 포함한다.

Description

캡슐화된 위상 변화 셀 구조들 및 방법들{ENCAPSULATED PHASE CHANGE CELL STRUCTURES AND METHODS}
본 개시는 일반적으로 반도체 메모리 디바이스들 및 방법들에 관한 것으로서, 보다 구체적으로는 위상 변화 셀 구조들 및 방법들에 관한 것이다.
메모리 디바이스들은 통상적으로 내부의, 반도체, 컴퓨터들내의 집적 회로들 또는 다른 전자 디바이스들로서 제공된다. 다른 타입들의 메모리 사이에서 랜덤-액세스 메모리(RAM), 판독 전용 메모리(ROM), 동적 랜덤 액세스 메모리(DRAM), 동기식 동적 랜덤 액세스 메모리(SDRAM), 위상 변화 랜덤 액세스 메모리(PCRAM), 및 플래시 메모리를 포함하는 다수의 상이한 타입들의 메모리가 존재한다.
PCRAM 디바이스들과 같은 가변 저항 메모리 디바이스들(resistance variable memory devices)은 예를 들어, 데이터를 저장하기 위해 상이한 저항 상태들로 프로그래밍될 수 있는 칼코제나이드 합금(chalcogenide alloy)같은 구조적 위상 변화 재료를 포함할 수 있다. 위상 변화 메모리 셀들은 비-휘발성이며, 위상 변화 메모리 셀에 저장된 특정한 데이터는 셀의 저항을 감지함으로써, 예를 들어, 위상 변화 재료의 저항에 기초하여 전류 및/또는 전압 변동들을 감지함으로써 판독될 수 있다.
가변 저항 메모리 디바이스가 칼코제나이드 합금을 포함하는 경우들에서, 칼코제나이드 합금은 예를 들어, 비결정질로부터 결정질로의 가역의(reversible) 구조적 위상 변화를 표출할 수 있다. 칼코제나이드 합금의 작은 부피는 셀이 고속 스위칭 프로그래밍 가능 레지스터로서 기능하도록 허용할 수 있는 회로에 집적될 수 있다. 이러한 프로그래밍 가능 레지스터는 결정질 상태(저 저항률)과 비결정질 상태(고 저항률) 사이에서 저항률의 동적 범위를 40배를 초과하여 표출할 수 있고, 각 셀에서 다중-비트 저장을 허용하는 다수의 중간 상태들을 또한 표출할 수 있다. 즉, 가변 저항 메모리들은 다수의 상이한 저항 레벨들 중 하나로의 메모리 셀들의 프로그래밍을 통해 다중-레벨 셀(MLC) 기능을 달성할 수 있다.
위상 변화 메모리 셀들을 형성하기 위해 이용된 다양한 이전의 프로세스들은 다른 오염물질 중에서도 플라즈마, 산소 및 습기에 위상 변화 재료를 노출하기　 때문에 위상 변화 재료의 오염을 야기할 수 있다. 이 오염물질들은 셀 성능의 감소 및 셀 장애를 야기할 수 있다. 또한, 이전의 형성 프로세스들은 다른 문제들 중에서도 기판으로부터 위상 변화 메모리 셀들의 박리(delamination)와 같은 문제들을 발생시킬 수 있다.
위상 변화 셀 구조들과 연관된 방법들, 디바이스들, 및 시스템들이 여기에 기술된다. 하나 이상의 실시예들에서, 위상 변화 셀 구조를 형성하는 방법은 하부 전극을 포함하는 기판 돌출부를 형성하는 단계, 기판 돌출부 상에 위상 변화 재료를 형성하는 단계, 위상 변화 재료 상에 도전 재료를 형성하는 단계 및 캡슐화된 스택 구조를 형성하도록 도전 재료의 일부 및 위상 변화 재료의 일부를 제거하는 단계를 포함한다.
본 개시의 하나 이상의 실시예들은 다른 이익들 보다도, 위상 변화 셀 구조들의 형성 동안 에칭 손상, 오염 및/또는 박리의 감소와 같은 다양한 이익들을 제공할 수 있다. 예를 들어, 하나 이상의 실시예들은 위상 변화 셀 구조들에 대한 리셋 전류 요건을 감소시키고 위상 변화 메모리 셀들과 연관된 열적 크로스토크(thermal crosstalk)를 감소시킬 수 있으며, 이는 다양한 다른 이익들 보다도, 개선된 데이터 신뢰도 및 보유(retention) 및 증가된 판독 및/또는 기록 횟수들을 포함하는 다양한 이익들을 제공할 수 있다.
도 1은 본 개시의 하나 이상의 실시예들에 따른 위상 변화 구조들을 포함할 수 있는 위상 변화 메모리 어레이의 일부의 개략도.
도 2는 본 개시의 하나 이상의 실시예들에 따른 위상 변화 메모리 셀들을 프로그래밍하는데 이용될 수 있는 펄스들의 예를 예시하는 도면.
도 3은 종래 기술에 따른 위상 변화 셀 구조의 단면도를 예시하는 도면.
도 4는 본 개시의 하나 이상의 실시예들에 따라 위상 변화 셀 구조의 개략도를 예시하는 도면.
도 5A 내지 도 5D는 본 개시의 하나 이상의 실시예들에 따른 위상 변화 셀 구조의 형성을 예시하는 단면도들.
본 개시의 이하의 상세한 설명에서, 본 개시의 일부를 형성하고 본 개시의 하나 이상의 실시예들이 어떻게 실행될 수 있는지에 관한 예시로서 도시되는 첨부 도면들에 대한 참조가 이루어진다. 이러한 실시예들은 당업자가 본 개시의 실시예들을 실행하는 것을 가능하게 하도록 충분히 상세히 기술되고, 다른 실시예들이 활용될 수 있으며, 프로세스, 전기적 변화 및/또는 구조적 변화들이 본 개시의 범위로부터 벗어남 없이 행해질 수 있다는 것을 이해한다.
여기의 도면들은 첫 번째 숫자 또는 숫자들이 도면 번호에 대응하고, 남은 숫자들이 도면들의 엘리먼트 또는 컴포넌트를 식별하는 번호지정 관습에 따른다. 상이한 도면들 간의 유사한 엘리먼트들 또는 컴포넌트들은 유사한 숫자들을 이용함으로써 식별될 수 있다. 예를 들어, 420은 도 4의 엘리먼트 "20"을 참조할 수 있고, 도 5A에서 유사한 엘리먼트는 520으로서 참조될 수 있다. 이해될 것처럼, 여기서의 다양한 실시예들에서 도시된 엘리먼트들은 본 개시의 다수의 부가적인 실시예들을 제공하도록 부가되고, 교체되고, 및/또는 제거될 수 있다. 또한, 도면들에서 제공된 엘리먼트들의 비율 및 상대적 크기는 본 발명의 다양한 실시예들을 예시하도록 의도되었으며, 제한적인 의미로 이용되지 않는다.
본 개시에서 사용된 것과 같은 용어 "웨이퍼" 및 "기판"은 서로 교환 가능하게 이용되고, 실리콘-온-절연체(silicon-on-insulator; SOI) 또는 실리콘-온-사파이어(silicon-on-sapphire; SOS) 기술, 도핑된 반도체 및 도핑되지 않은(undoped) 반도체, 베이스 반도체 파운데이션(base semiconductor foundation)에 의해 지지되는 실리콘의 에피텍셜 층들, 및 다른 반도체 구조들로서 이해된다. 또한, 이하의 설명에서 "웨이퍼" 또는 "기판"에 대한 참조가 행해질 때, 이전의 프로세스 단계들은 베이스 반도체 구조 또는 파운데이션에 영역들 또는 접합부들을 형성하는데 활용되었을 수 있다.
도 1은 본 개시의 하나 이상의 실시예들에 따른 위상 변화 구조들을 포함할 수 있는 위상 변화 메모리 어레이의 일부의 개략도이다. 도 1에서 예시되는 실시예에서, 메모리 어레이(100)는 각각이 연관된 액세스 디바이스(102) 및 가변 저항 엘리먼트(104), 예를 들어, 위상 변화 셀 구조(104)를 갖는 다수의 위상 변화 메모리 셀들을 포함한다. 액세스 디바이스(102)는 가변 저항 엘리먼트(104) 상에서 예를 들어, 기록(writing)과 같은 데이터 프로그래밍 동작, 및/또는 데이터 판독 동작과 같은 동작들을 수행하기 위해 메모리 셀들을 액세스하도록 동작(예를 들어, 턴 온/오프)될 수 있다.
도 1에서 예시되는 실시예에서, 액세스 디바이스(102)는 MOSFET들(metal oxide semiconductor field effect transistors)이다. 도 1에서 도시된 바와 같이, 각 메모리 셀들과 연관된 각각의 MOSFET(102)의 게이트는 다수의 액세스 라인들(105-0(WL0), 105-1(WL1), ..., 105-N(WLN)) 중 하나에 연결되는데, 즉, 각각의 액세스 라인(105-0, 105-1, ..., 105-N)은 위상 변화 메모리 셀들의 로우(row)에 연결된다. 액세스 라인들(105-0, 105-1, ..., 105-N)은 여기서 "워드 라인들(word lines)"로서 칭해질 수 있다. 지시자 "N"은 메모리 어레이가 다수의 워드 라인들을 포함할 수 있다는 것을 표시하는데 이용된다. 가변 저항 엘리먼트(104)는 GST(Germanium-Antimony-Tellurium) 재료와 같은 칼코제나이드 합금들, 예를 들어, Ge2Sb2Te5, Ge1Sb2Te4, Ge1Sb4Te7 등과 같은 Ge-Sb-Te 재료를 포함하는 위상 변화 재료를 갖는 위상 변화 셀 구조일 수 있다. 여기서 사용된 것과 같은 하이픈으로 연결된 화학 합성물 표시는 특정 혼합물 또는 화합물에 포함된 원소들을 표시하고, 표시된 원소들을 포함하는 화학양론들(stoichiometries)을 표현하도록 의도된다. 다른 위상 변화 재료들은 다양한 다른 위상 변화 재료들 중에서도, Ge-Te, In-Se, Sb-Te, Ga-Sb, In-Sb, As-Te, Al-Te, Ge-Sb-Te, Te-Ge-As, In-Sb-Te, Te-Sn-Se, Ge-Se-Ga, Bi-Se-Sb, Ga-Se-Te, Sn-Sb-Te, In-Sb-Ge, Te-Ge-Sb-S, Te-Ge-Sn-O, Te-Ge-Sn-Au, Pd-Te-Ge-Sn, In-Se-Ti-Co, Ge-Sb-Te-Pd, Ge-Sb-Te-Co, Sb-Te-Bi-Se, Ag-In-Sb-Te, Ge-Sb-Se-Te, Ge-Sn-Sb-Te, Ge-Te-Sn-Ni, Ge-Te-Sn-Pd, 및 Ge-Te-Sn-Pt를 포함할 수 있다.
도 1에서 예시된 실시예에서, 각각의 가변 저항 엘리먼트(104)는 다수의 데이터 라인들(107-0(BL0), 107-1(BL1), ..., 107-M(BLM)) 중 하나에 연결되는데, 즉 각각의 데이터 라인(107-0, 107-1, ..., 107-M)은 위상 변화 메모리 셀들의 컬럼(column)에 연결된다. 데이터 라인들(107-0, 107-1, ..., 107-M)은 여기서 "비트 라인들(bit lines)" 또는 "감지 라인들(sense lines)"로서 칭해질 수 있다. 지시자"M"은 메모리 어레이가 다수의 비트 라인들을 포함할 수 있다는 것을 표시하는데 이용된다. 디지털 환경에서 어드레싱의 용이성을 위해, 워드 라인들(105-1, ..., 105-N)의 수와 비트 라인들(107-1, ..., 107-M)의 수는 각각 2의 임의의 배수, 예를 들어, 256개의 워드 라인들에 4,096개의 비트 라인들일 수 있다. 그러나 실시예들은 특정 수의 워드 라인들 및/또는 비트 라인들로 국한되지 않는다.
동작시, 적절한 전압 및/또는 전류 신호들, 예를 들어, 펄스들은 어레이(100)의 위상 변화 메모리 셀들에 데이터를 프로그래밍하고 이로부터 데이터를 판독하기 위해 비트 라인들(107-0, 107-1, ..., 107-M) 및 워드 라인들(105-0, 105-1, ..., 105-N)에 인가될 수 있다. 예로서, 어레이(100)의 위상 변화 메모리 셀에 의해 저장된 데이터는 액세스 디바이스, 예를 들어, 102를 턴 온(turn on)하고 위상 변화 셀 구조, 예를 들어, 104를 통과하는 전류를 감지함으로써 결정될 수 있다. 판독되는 메모리 셀과 연관된 비트 라인, 예를 들어, 비트 라인(107-0, 107-1, ..., 107-M) 상에서 감지된 전류는 위상 변화 셀 구조(104)의 저항 레벨에 대응하며, 이는 이번에는 특정 데이터 값, 예를 들어, 1, 0, 001, 111, 1011 등과 같은 이진 값에 대응한다.
본 개시의 실시예들은 도 1에 예시된 예시적인 어레이(100)로 국한되지 않는다. 예를 들어, 당업자는 특정 메모리 셀과 연관된 액세스 디바이스(102)가 MOSFET 이외의 디바이스일 수 있다는 것을 이해할 것이다. 몇몇 실시예들에서, 액세스 디바이스(102)는 다른 타입의 액세스 디바이스 중에서도, BJT(bipolar junction transistor)일 수 있다. 또한, 메모리 어레이, 예를 들어, 100는 당업자에 의해 이해될 것과 같이 도 1에서 예시된 것 이외의 아키텍처를 가질 수 있다.
하나 이상의 실시예들에서, 어레이의 위상 변화 메모리 셀들과 연관된 액세스 디바이스는 다이오드일 수 있다. 다이오드는 다양한 다른 타입들의 다이오들 중에서도, p-n 다이오드, 제너 다이오드(Zener diode), 또는 쇼트키 다이오드(Schottky diode)와 같은 다수의 타입들의 다이오드일 수 있다.
동작시, 적절한 전압 및/또는 전류 신호들, 예를 들어, 펄스들은 어레이의 위상 변화 메모리 셀들에 데이터를 프로그래밍하고 및/또는 이로부터 데이터를 판독하기 위해 비트 라인들 및 워드 라인들에 인가될 수 있다. 예로서, 어레이의 위상 변화 메모리 셀에 의해 저장된 데이터는 다이오드 액세스 디바이스를 턴 온하고 위상 변화 엘리먼트를 통과하는 전류를 감지함으로써 결정될 수 있다. 판독되는 메모리 셀과 연관된 비트 라인 상에서 감지된 전류는 위상 변화 엘리먼트의 저항 레벨에 대응하며, 이는 이번에는 특정한 데이터 값, 예를 들어, 1, 0, 001, 111, 1011 등과 같은 이진값에 대응한다.
당업자가 이해할 것처럼, 도 1에 예시된 위상 변화 메모리 어레이(100)는 프로그래밍, 예를 들어, 기록 회로 및/또는 감지, 예를 들어, 판독 회로(도 1에 도시되지 않음)에 연결될 수 있다. 예를 들어, 어레이(100)는 도 6과 관련하여 후술되는 바와 같이 기록 및/또는 판독 회로에 연결될 수 있다.
도 2는 본 개시의 하나 이상의 실시예들에 따라 위상 변화 메모리 셀들을 프로그래밍하기 위해 이용될 수 있는 펄스들의 예를 예시한다. 도 2에서, 펄스(211)는 비결정질(리셋) 펄스, 예를 들어, 하나 이상의 위상 변화 메모리 셀들을 비결정질(고 저항율) 상태로 진입시키는데 이용되는 펄스를 나타낸다. 펄스(213)는 결정질(세트) 펄스, 예를 들어, 하나 이상의 위상 변화 메모리 셀들을 결정질(저 저항율) 상태로 진입시키는데 이용되는 펄스를 나타낸다. 리셋 펄스(211) 및 세트 펄스(213)는, 셀의 저항이 특정의 원하는 데이터 상태에 대응하는 값으로 변화하도록, 예를 들어, 프로그래밍되는 방식으로 셀에 대응하는 위상 변화재료의 온도를 상승/하강시킴으로써 위상 변화 셀 구조, 예를 들어, 도 1에 도시된 위상 변화 셀 구조(104)의 저항을 변경시키기 위해 특정 메모리 셀에 인가될 수 있다.
당업자가 이해할 것과 같이, 리셋 펄스(211)와 같은 리셋 펄스는 위상 변화 재료, 예를 들어, 도 1에 도시된 위상 변화 셀 구조(104) 또는 그 일부를 상대적으로 고 저항 값, 예를 들어, 약 100키로옴 내지 1메가옴에 대응하는 상대적 비결정질 상태에 진입시키기 위해 이용될 수 있다. 예를 들어, 도 1에서 예시된 예에서, 리셋 펄스(211)는 위상 변화 재료의 온도를 위상 변화 재료를 용해하는데 충분한 온도(Ta)까지 상승시키는데 이용될 수 있고; 위상 변화는 위상 변화 재료가 그 내부의 결정질 구조의 일부분을 재형성(re-form)시키지 않도록 위상 변화 재료를 결정화시키기 위해 짧은 시간 기간, 즉 t1 동안 냉각된다. 시간(t1)은 "급냉 시간(quenching time)"으로서 칭해질 수 있다.
도 2에 예시된 세트 펄스(213)와 같은 세트 펄스는 위상 변화 재료의 온도를 온도(Tx) 이상으로 상승시키고 위상 변화의 결정화가 발생하는데 충분한 시간, 예를 들어, t2 동안 위상 변화 재료의 온도를 유지시키는데 이용될 수 있다. 그럼으로써, 세트 펄스(213)는 일례로 위상 변화 재료를 상대적 저 저항 값, 예를 들어, 약 1키로옴 내지 10키로옴에 대응하는 상대적 결정질 상태에 진입시킬 수 있다.
본 개시의 실시예들은 도 2에서 도시된 예에 예시된 리셋 펄스 및/또는 세트 펄스로 국한되지 않는다. 예로서, 본 개시의 하나 이상의 실시예들은 위상 변화 재료 부분에서 자계를 측면으로 분배시키고 리셋 펄스, 예를 들어, 211과 연관된 급냉 시간, 예를 들어, 도 2에서 도시된 t1를 단축시킬 수 있는 측면들을 통해 열을 소산시키는 전극 캡슐화된 위상 변화 셀 구조(electrode encapsulated phase change cell structure)를 제공할 수 있다. 예를 들어, 다양한 실시예들은 열을 측면으로 소산시킴으로써 리셋 펄스와 연관된 급냉 레이트를 증가시키고, 하부 전극을 덮는 반구형 비결정질 영역의 형성을 용이하게 하도록 전류를 측면으로 분배함으로써 리셋 프로세스를 개선할 수 있으며, 이는 미완성 리셋(immature reset)을 감소시킬 수 있다. 측면 전류 분배는 상부 전극을 통한 열 손실 및 열-유도되는(heat-induced) 상부 전극 박리를 감소시킬 수 있다. 상부 전극의 캡슐화는 열 크로스토크를 감소시키도록 인접한 구조들로부터 위상 변화 셀 구조의 열적 분리를 개선할 수 있다. 예로서, 몇몇 실시예들에서, 리셋 동작을 위한 시간은 약 10ns일 수 있다.
도 3은 종래 기술에 따른 위상 변화 셀 구조의 단면도를 예시한다. 도 3의 위상 변화 셀 구조는 종래 기술에 따를 구조를 예시한다. 도 3에서, 2개의 위상 변화 구조들(304-1 및 304-2)은 유전층(320)의 금속 접촉들(322-1 및 322-2) 상에 형성된다. 위상 변화 셀 구조들(304-1 및 304-2)은 기판(324)에 형성된 하부 전극들(326-1 및 326-2)을 포함한다. 기판(324)은 실리콘 질화물(SiN), 실리콘 산화물(SiO)일 수 있다.
도 3에서, 활성 영역들(332-1 및 332-2)을 포함하는 위상 변화 재료 부분들(330-1 및 330-2) 및 상부 전극들(328-1 및 328-2)은 기판(324) 위에 형성된다. 개별적인 위상 변화 셀 구조들(304-1 및 304-2)은 상부 전극 재료의 일부를 마스킹하고, 상부 전극 재료 및 위상 변경 셀 재료의 일부를 에칭함으로써 형성된다. 위상 변화 셀 구조들(304-1 및 304-2)을 형성하기 위한 상부 전극 재료 및 위상 변화 셀 재료의 에칭은 위상 변화 셀 구조들(304-1 및 304-2)의 측벽들을 에천트(etchant)와 함께 주변 산화(ambient oxidation) 및 습기에 노출시킨다. 이러한 노출은 위상 변화 셀 구조들을 오염시켜 산화, 상부 전극/위상 변화 재료 부분 계면 손상을 야기하고 티타늄(Ti)의 스파이크들(spikes)과 같이, 위상 변화 재료에 오염물질들을 도입시킨다. 이러한 오염물질들은 디바이스 성능의 열화 또는 위상 변화 셀 구조와 연관된 디바이스의 장애를 야기할 수 있다.
또한, 위상 변화 셀 구조를 형성하기 위한 상부 전극 재료 및 위상 변화 셀 재료의 에칭은 에치 세척 프로세스(etch cleaning process) 동안 기판으로부터 위상 변화 재료 부분의 박리를 야기할 수 있다. 박리는 습식 에칭액에 의해 가해지는 힘(force) 하에서 기판에 대한 위상 변화 재료의 약한 접착에 의해 야기될 수 있다.
도 4는 본 개시의 하나 이상의 실시예들에 따른 위상 변화 셀 구조들(404-1 및 404-2)의 단면도를 예시한다. 도 4의 위상 변화 셀 구조들(404-1 및 404-2)은 위상 변화 재료 부분들(430-1 및 430-2)에 의해 캡슐화되는 기판 돌출부들(425-1 및 425-2) 및 상부 전극들(428-1 및 428-2)에 의해 적어도 부분적으로 캡슐화되는 위상 변화 재료 부분들(430-1 및 430-2)을 포함하는 위상 변화 셀 스택을 예시한다. 하나 이상의 실시예들에서, 위상 변화 셀 구조(404-1)는 제 1 라인 스트라이프 구성(line stripe configuration)의 일부일 수 있고, 위상 변화 셀 구조(404-2)는 제 2 라인 스트라이프 구성의 일부일 수 있으며, 여기서 제 1 라인 스트라이프 구성 및 제 2 라인 스트라이프 구성은 다수의 위상 셀 구조들을 포함한다. 하나 이상의 실시예들에서, 위상 변화 셀 구조(404-1) 및 위상 변화 셀 구조(404-2)는 각각 메사 구성(mesa configuration)의 일부일 수 있으며, 여기서 각각의 메사는 위상 변화 셀 구조를 포함한다.
도 4에서, 위상 변화 셀 구조들(404-1 및 404-2)은 기판 돌출부들(425-1 및 425-2)에 형성되는 하부 전극들(426-1 및 426-2)을 포함한다. 하부 전극들(426-1 및 426-2)은 금속 접촉들(422-1 및 422-2)에 연결된다. 금속 접촉들(422-1 및 422-2)은 유전체(420)에 형성된다. 위상 변화 셀 구조들(404-1 및 404-2)은 금속 접촉들(422-1 및 422-2) 및/또는 상부 전극들(428-1 및 428-2)을 통해, 다른 엘리먼트들 중에서, 도 1에서 예시된 어레이와 같은 위상 변화 메모리 어레이의, 트랜지스터들, 다이오드들 및/또는 비트 라인들과 같은 다른 엘리먼트들에 연결된다.
하나 이상의 실시예들에서, 하부 전극들은 다른 치수들 중에서도, 대략 50나노미터(nm)의 직경을 가질 수 있다. 위상 변화 재료 부분은 대략 100nm의 직경 및 대략 100nm의 깊이를 가질 수 있다. 본 개시의 실시예들은 이 예들로 국한되지 않는다.
하나 이상의 실시예들에서, 위상 변화 셀 구조, 예를 들어, 404-1는 기판을 노출시키도록 위상 변화 재료를 적어도 부분적으로 캡슐화하는 상부 전극 재료의 일부 및 기판 돌출부들을 캡슐화하는 위상 변화 재료의 일부를 제거함으로써 다른 위상 변화 셀 구조, 예를 들어, 404-2로부터 분리된다. 상부 전극 재료와 위상 변화 재료의 일부의 제거는 에칭에 의해 행해질 수 있다. 위상 변화 재료 부분 및 기판 돌출부(425-1 및 425-2)를 각각 캡슐화하는 상부 전극 재료 및 위상 변화 재료를 에칭할 때, 도 3에서 예시된 구조와 관련하여 기술된 플라즈마, 산화 및 습기로 인한 오염은 도 4의 위상 변화 재료 부분의 활성 스위칭 영역으로부터 떨어진 위상 변화 셀 구조의 리세스 영역(431)으로 국한된다. 또한, 캡슐화된 기판 돌출부는 기판 및 기판 돌출부에 대한 접착을 위해 위상 변화 재료의 더 많은 표면 영역을 발생시킨다. 전극 캡슐화된 위상 변화 재료 부분은 에칭 세척 프로세스와 같은 제조 프로세스들 동안 박리에 덜 민감한 위상 변화 셀 구조를 발생시킨다.
다양한 실시예들에서, 상부 전극에 의해 캠슐화된 위상 변화 재료 부분은 위상 변화 재료 부분에서 전계를 측면으로 분배시킬 수 있다. 측면으로 분배된 자계는 위상 변화 재료 부분에 대한 리셋 전류를 감소시킬 수 있고, 인접한 위상 변화 메모리 셀들 간의 열적 크로스토크를 또한 감소시킬 수 있다. 다양한 실시예들에서, 캡슐화된 위상 변화 재료 부분에 의해 야기되는 자계의 측면 분배는 예를 들어, 도 4의 423-1 및 423-2와 같은 하부 전극의 상위 표면을 덮는 반구형 비결정질 영역, 예를 들어, 도 4의 432-1 및 432-2의 형성을 용이하게 할 수 있다. 하부 전극을 덮는 반구형 비결정질 영역은 위상 변화 재료의 원하지 않은 및/또는 미완성의 리셋을 감소하거나 및/또는 방지할 수 있다. 측면 자계 분배는 상부 전극을 통한 열 손실을 감소시키고 열-유도된 상부 전극 박리를 또한 감소시킬 수 있다. 또한, 위상 변화 재료 부분을 캡슐화하는 상부 전극은 인접한 위상 변화 메모리 셀들간의 열적 크로스토크를 감소시키기 위해 위상 변화 재료를 더욱 효율적으로 열적으로 분리할 수 있다.
도 5A 내지 5D는 본 개시의 하나 이상의 실시예들에 따라 위상 변화 셀 구조들(504-1 및 504-2)의 형성을 예시하는 단면도이다. 도 5A 내지 5D에서 기술되는 위상 변화 셀 구조들(504-1 및 504-2)은 제조 시퀀스의 다양한 스테이지들에서 다수의 위상 변화 셀 구조들의 일부를 포함한다.
도 5A는 위상 변화 메모리 디바이스 제조 시퀀스의 특정 스테이지에서의 2개의 위상 변화 셀 구조들을 도시한다. 도 5A에 예시되는 실시예들은 도 5D에서 예시되는 위상 변화 셀 구조들(504-1 및 504-2)이 제조되는 금속 접촉들(522-1 및 522-2)을 갖는 유전체(520)를 포함한다. 금속 접촉들(522-1 및 522-2)은 유전체(520)에 개구를 형성하고 다른 도체들 중에서도, 타티늄(Ti), 텅스텐(W), 탄탈륨(Ta)을 포함하는 금속들 및/또는 금속 합금들과 같은 도체로 개구를 충진(fill)함으로써 형성될 수 있다. 금속 및/또는 금속 합금은 유전체(520)의 상부 표면 및 금속 접촉들(522-1 및 522-2)을 포함하는 평탄한 표면을 생성하기 위해 화학 기계적 평탄화(CMP) 또는 다른 적합한 평탄화 기법들을 이용하여 평탄화될 수 있다. 금속 접촉들(522-1 및 522-2)은 다른 엘리먼트들 중에서도, 트랜지스터, 다이오드, 및/또는 비트 라인과 같은 위상 변화 메모리 셀의 다른 엘리먼트들에 위상 변화 셀 구조들을 연결하기 위한 전기적 및 열적 도전 경로를 제공할 수 있다.
도 5A에서, 기판(524)은 유전체(520) 및 금속 접촉들(522-1 및 522-2) 상에 형성될 수 있다. 개구는 에칭을 통해 금속 접촉들(522-1 및 522-2)을 향해서 기판(524)의 일부를 제거함으로써 기판(524)에 형성될 수 있다. 하부 전극들(526-1 및 526-2)은 하부 전극 재료로 기판의 개구들을 충진함으로써 형성될 수 있다.
도 5B는 기판 돌출부들(525-1 및 525-2)이 형성된다. 기판(524)의 일부는 기판 돌출부들(525-1 및 525-2)을 형성하기 위해 제거된다. 다양한 실시예들에서, 예를 들어, 도 5A에서 도시된 바와 같은 기판(524)은 기판 돌출부들을 보호하기 위해 포토 마스킹(photo mask)되고, 기판은 기판 돌출부들(525-1 및 525-2)을 형성하는 기판의 일부를 일정한 깊이로 남기도록 에칭된다. 기판 돌출부들(525-1 및 525-2)은 예를 들어, 도 5C에서 도시된 것과 같이 캡슐화된 위상 변화 재료 부분의 형성을 위한 토대(base)를 제공할 수 있다.
도 5C는 위상 변화 메모리 디바이스 제조 시퀀스의 특정 스테이지에서의 2개의 위상 변화 셀 구조들을 도시한다. 도 5C에서, 위상 변화 재료(529)는 기판 돌출부들(525-1 및 525-2)을 캡슐화하도록 기판 돌출부들(525-1 및 525-2) 위에 형성된다. 기판 돌출부들(525-1 및 525-2)은 위상 변화 재료(529)에 의해 덮이는 측벽들을 포함할 수 있다. 상부 전극(527)은 위상 변화 재료(529) 위에 형성된다. 위상 변화 재료(529)는 상부 전극(527)에 의해 덮이는 측벽들을 포함할 수 있다. 상부 전극(527)은 위상 변화 재료 부분, 예를 들어, 도 5D에서 도시되는 위상 변화 재료 부분들(530-1 및 530-2)의 활성 영역을 적어도 캡슐화한다. 위상 변화 재료(529) 및 상부 전극(527)은 다른 프로세스들 중에서도, ALD(atomic layer deposition)와 같은 컨포멀 침착 프로세스(conformal deposition process) 및/또는 PVD(physical vapor deposition)와 같은 비-컨포멀 침착 프로세스를 이용하여 형성될 수 있다. 기판 돌출부들(525-1 및 525-2) 위의 위상 변화 재료 및 상부 전극의 형성은 위상 변화 셀 구조들 사이에 리세스(531)를 생성할 수 있다. 리세스(531)는 위상 변화 재료 부분의 활성 영역으로부터 떨어진 위상 변화 셀 구조들 상에 추가의 프로세스 단계들을 실행하는데 이용될 수 있다. 예를 들어, 리세스의 형성 이후에 추가의 에칭 및 위상 변화 셀 구조들의 세척은 위상 변화 셀 구조의 활성 영역을 훼손하지 않을 것이다.
도 5D는 위상 변화 메모리 디바이스 제조 시퀀스의 특정 스테이지에서 2개의 위상 변화 구조들을 도시한다. 도 5D에서, 위상 변화 셀 구조들(504-1 및 504-2)이 형성되고 서로 분리된다. 위상 변화 재료 부분(530-1) 및 상부 전극(528-1)은 기판 돌출부들(525-1 및 525-2) 사이의 리세스(531)에서 위상 변화 재료(529) 및 상부 전극(527)의 일부를 제거함으로써 위상 변화 재료 부분(530-2) 및 상부 전극(528-2)으로부터 분리된다. 하나 이상의 실시예들에서, 위상 변화 재료(529) 및 상부 전극(527)의 일부는 에칭에 의해 제거될 수 있다. 하나 이상의 실시예들에서, 위상 변화 재료(529) 및 상부 전극(527)의 일부는 포토 패터닝되고, 그 다음 위상 변화 재료(529) 및 상부 전극(527)의 일부는 에칭에 의해 제거될 수 있다. 위상 변화 재료(529) 및 상부 전극(527)의 일부의 제거는 기판(524)의 일부를 노출시킴으로써 위상 변화 셀 구조들(504-1 및 504-2)을 분리할 수 있다.
위상 변화 셀 구조들과 연관된 방법들 및 디바이스들이 여기서 기술된다. 하나 이상의 실시예들에서, 위상 변화 셀 구조를 형성하는 방법은 하부 전극을 포함하는 기판 돌출부를 형성하는 단계, 기판 돌출부 상에 위상 변화 재료를 형성하는 단계, 위상 변화 재료상에 도전 재료를 형성하는 단계 및 캡슐화된 스택 구조를 형성하도록 도전 재료의 일부 및 위상 변화 재료의 일부를 제거하는 단계를 포함한다.
엘리먼트이 다른 엘리먼트 "상에 있는", "에 접속되는" 또는 "와 커필링되는" 것으로서 참조될 때, 직접 다른 엘리먼트에 상에 있거나, 다른 엘리먼트에 직접 접속되거나 다른 엘리먼트와 직접 연결될 수 있고, 또는 개재 엘리먼트들이 존재할 수 있다는 것을 이해할 것이다. 대조적으로 엘리먼트가 다른 엘리먼트 "상에 직접", "에 직접 접속되는" 또는 "와 직접 연결되는" 것으로서 참조될 때, 개재 엘리먼트들 또는 개재 층들이 존재하지 않는다. 여기서 사용되는 것과 같은 용어 "및/또는"은 연관된 나열된 아이템들 중 하나 이상의 임의의 및 모든 조합들을 포함할 수 있다.
용어 제 1, 제 2 등이 여기서 다양한 엘리먼트들을 기술하기 위해 이용될 수 있지만, 이 엘리먼트들은 이 용어들에 의해 제한되지 않는다는 것을 이해할 것이다. 이 용어들은 단지 하나의 엘리먼트를 다른 엘리먼트들와 구분하기 위해 이용된다. 따라서, 제 1 엘리먼트는 본 개시의 교시로부터 벗어나지 않고 제 2 엘리먼트라 칭할 수 있다.
특정 실시예들이 여기서 예시되고 기술되었지만, 당업자는 동일한 결과들 달성하기 위해 계산된 배열들이 도시된 특정 실시예들을 대체할 수 있다는 것을 이해할 것이다. 이 개시는 본 개시의 다양한 실시예들의 적응들 또는 변동들을 포함하도록 의도된다.
위의 설명은 제한적인 것이 아닌 예시적인 방식으로 행해졌다는 것을 이해해야 한다. 상술한 실시예들의 조합 및 여기서 구체적으로 기술되지 않은 다른 실시들은 상술한 설명을 관찰하면 당업자에게 자명하게 될 것이다. 본 개시의 다양한 실시예들의 범위는 상술한 구조들 및 방법들이 이용되는 다른 응용들을 포함한다. 그러므로 본 개시의 다양한 실시예들의 범위는 첨부된 청구범위의 자격이 있는 등가물들의 전체 범위와 함께, 첨부된 청구범위를 참조하여 결정되어야 한다.
위의 상세한 설명에서, 다양한 특징들은 본 개시를 능률적으로 하기 위해 단일의 실시예에서 함께 그룹핑되었다. 이러한 개시의 방법은 본 개시의 기재된 실시예들이 각 청구항에서 명시적으로 인용되는 것보다 많은 특징들을 이용해야 한다는 의도를 반영하는 것으로서 해석되선 안 된다.
오히려, 이하의 청구범위가 반영하는 바와 같이, 독창성 있는 주제는 단일의 개시된 실시예의 모든 특징들 보다 적은 특징들로 구성된다. 따라서, 이하의 청구범위는 여기서 상세한 설명에 포함되며, 각 청구항은 그 자체는 개별적인 실시예를 나타낸다.

Claims (27)

  1. 위상 변화 셀 구조를 형성하는 방법으로서,
    하부 전극을 포함하는 기판 돌출부를 형성하는 단계;
    상기 기판 돌출부 상에 위상 변화 재료를 형성하는 단계;
    상기 위상 변화 재료 상에 도전 재료를 형성하는 단계; 및
    캡슐화된 스택 구조(encapsulated stack structure)를 형성하도록 상기 도전 재료의 일부 및 상기 위상 변화 재료의 일부를 제거하는 단계를 포함하는, 위상 변화 셀 구조를 형성하는 방법.
  2. 제 1 항에 있어서,
    기판에 개구를 형성함으로써 상기 하부 전극을 형성하고 도전체로 상기 개구를 충진하는 단계를 포함하는, 위상 변화 셀 구조를 형성하는 방법.
  3. 제 1 항에 있어서,
    비-컨포멀 침착 방법(non-conformal deposition method)을 이용하여 상기 위상 변화 재료를 형성하는 단계를 포함하는, 위상 변화 셀 구조를 형성하는 방법.
  4. 제 1 항에 있어서,
    비-컨포멀 침착 방법을 이용하여 상기 도전 재료를 형성하는 단계를 포함하는, 위상 변화 셀 구조를 형성하는 방법.
  5. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 기판 돌출부를 형성하는 단계는 기판의 일부를 제거하는 단계를 포함하는, 위상 변화 셀 구조를 형성하는 방법.
  6. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 기판 돌출부를 형성하는 단계는 기판을 포토 패터닝(photo patterning)하고 상기 기판을 에칭하는 단계를 포함하는, 위상 변화 셀 구조를 형성하는 방법.
  7. 제 1 항 내지 제 4 항 중 어느 한 항에 있어서,
    상기 도전 재료와 상기 위상 변화 재료의 일부를 제거하는 단계는 인접한 캡슐화된 스택 구조들로부터 상기 캡슐화된 스택 구조를 분리하는, 위상 변화 셀 구조를 형성하는 방법.
  8. 위상 변화 메모리 구조를 형성하는 방법으로서,
    기판 상에 제 1 위상 변화 셀 스택을 형성하는 단계로서, 상기 제 1 위상 변화 셀 스택은 제 1 기판 돌출부를 캡슐화하는 위상 변화 재료 부분 및 상기 위상 변화 재료 부분 상에 형성된 상부 전극을 포함하는, 상기 제 1 위상 변화 셀 스택을 형성하는 단계;
    상기 기판 상에 제 2 위상 변화 셀 스택을 형성하는 단계로서, 상기 제 2 위상 변화 셀 스택은 제 2 기판 돌출부를 캡슐화하는 위상 변화 재료 부분 및 상기 위상 변화 재료 부분 상에 형성된 상부 전극을 포함하는, 상기 제 2 위상 변화 셀 스택을 형성하는 단계; 및
    상기 제 2 위상 변화 셀 스택으로부터 상기 제 1 위상 변화 셀 스택을 분리하는 단계를 포함하는, 위상 변화 메모리 구조를 형성하는 방법.
  9. 제 8 항에 있어서,
    상기 상부 전극이 상기 위상 변화 재료 부분을 캡슐화하도록 상기 상부 전극을 형성하는 단계를 포함하는, 위상 변화 메모리 구조를 형성하는 방법.
  10. 제 8 항 또는 제 9 항에 있어서,
    상기 제 2 위상 변화 셀 스택으로부터 상기 제 1 위상 변화 셀 스택을 분리하는 단계는 상기 기판을 노출시키도록 상기 위상 변화 재료 부분 및 상기 상부 전극의 일부를 제거하는 단계를 포함하는, 위상 변화 메모리 구조를 형성하는 방법.
  11. 제 10 항에 있어서,
    상기 기판을 노출시키도록 상기 위상 변화 재료 부분 및 상기 상부 전극을 에칭하는 단계를 포함하는, 위상 변화 메모리 구조를 형성하는 방법.
  12. 제 8 항 또는 제 9 항에 있어서,
    상기 제 1 위상 변화 셀 스택을 형성하는 단계는 상기 제 1 기판 돌출부분에 제 1 하부 전극을 형성하는 단계를 포함하고,
    상기 제 2 위상 변화 셀 스택을 형성하는 단계는 상기 제 2 기판 돌출부에 제 2 하부 전극을 형성하는 단계를 포함하는, 위상 변화 메모리 구조를 형성하는 방법.
  13. 제 12 항에 있어서,
    제 1 금속 접촉 상에 상기 12 위상 변화 셀 스택을 형성하고 제 2 금속 접촉 상에 상기 제 2 위상 변화 셀 스택을 형성하는 단계를 포함하는, 위상 변화 메모리 구조를 형성하는 방법.
  14. 제 13 항에 있어서,
    상기 제 1 하부 전극을 상기 제 1 금속 접촉에 연결하고 상기 제 2 하부 전극을 제 2 금속 접촉에 연결하는 단계를 포함하는, 위상 변화 메모리 구조를 형성하는 방법.
  15. 위상 변화 메모리 셀 구조로서,
    기판 돌출부에 형성된 하부 전극;
    상기 기판 돌출부의 적어도 일부를 캡슐화하는 위상 변화 재료 부분; 및
    상기 위상 변화 재료 부분 상에 형성된 상부 전극을 포함하는, 위상 변화 메모리 셀 구조.
  16. 제 15 항에 있어서,
    상기 기판 돌출부는 상기 위상 변화 재료 부분에 의해 덮여지는 제 1 및 제 2 측벽을 포함하고,
    상기 위상 변화 재료 부분은 상기 상부 전극에 의해 적어도 부분적으로 덮여지는 제 1 및 제 2 측벽을 포함하는, 위상 변화 메모리 셀 구조.
  17. 제 15 항에 있어서,
    상기 상부 전극은 상기 위상 변화 재료를 적어도 부분적으로 캡슐화하는, 위상 변화 메모리 셀 구조.
  18. 제 15 항에 있어서,
    상기 하부 전극은 금속 접촉에 연결되는, 위상 변화 메모리 셀 구조.
  19. 제 18 항에 있어서,
    상기 금속 접촉은 상기 위상 변화 메모리 셀 구조에 대응하는 액세스 트랜지스터(access transistor)와 연관된 드레인 영역에 연결되는, 위상 변화 메모리 셀 구조.
  20. 제 15 항 내지 제 19 항 중 어느 한 항에 있어서,
    상기 하부 전극은 대략 직경이 50나노미터(nm)인, 위상 변화 메모리 셀 구조.
  21. 제 15 항 내지 제 19 항 중 어느 한 하에 있어서,
    상기 위상 변화 재료 부분은 대략 직경이 100 나노미터(nm)이고 깊이가 100nm인, 위상 변화 메모리 셀 구조.
  22. 제 15 항 내지 제 19 항 중 어느 한 항에 있어서,
    상기 위상 변화 셀 구조는 인접한 위상 변화 셀 구조들로부터 분리되는, 위상 변화 메모리 셀 구조.
  23. 제 22 항에 있어서,
    상기 기판의 노출된 부분은 인접한 위상 변화 셀 구조들로부터 상기 위상 변화 셀 구조를 분리하는, 위상 변화 메모리 셀 구조.
  24. 메모리 디바이스로서,
    위상 변화 메모리 셀들의 어레이를 포함하고,
    다수의 상기 위상 변화 메모리 셀들은 기판 돌출부의 적어도 일부를 캡슐화하는 위상 변화 재료 및 상기 위상 변화 재료의 적어도 일부를 캡슐화하는 상부 전극으로 형성된 위상 변화 셀 스택을 포함하는, 메모리 디바이스.
  25. 제 24 항에 있어서,
    상기 위상 변화 셀 스택은 상기 위상 변화 메모리 셀에 대응하는 액세스 트랜지스터의 소스 및 드레인 영역 중 적어도 하나에 연결되는 도전 접촉에 접속되는, 메모리 디바이스.
  26. 제 24 항에 있어서,
    상기 위상 변화 셀 스택은 상기 다수의 위상 변화 메모리 셀들과 연관된 로컬 상호접속(local interconnect)을 제공하는, 메모리 디바이스.
  27. 제 24 항 내지 제 26 항 중 어느 한 항에 있어서,
    상기 위상 변화 셀 스택은 인접한 위상 변화 셀 스택들로부터 분리되는, 메모리 디바이스.
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Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8058095B2 (en) * 2009-06-23 2011-11-15 Micron Technology, Inc. Encapsulated phase change cell structures and methods
JP5438707B2 (ja) * 2011-03-04 2014-03-12 シャープ株式会社 可変抵抗素子及びその製造方法、並びに、当該可変抵抗素子を備えた不揮発性半導体記憶装置
US9432298B1 (en) 2011-12-09 2016-08-30 P4tents1, LLC System, method, and computer program product for improving memory systems
US9170744B1 (en) 2011-04-06 2015-10-27 P4tents1, LLC Computer program product for controlling a flash/DRAM/embedded DRAM-equipped system
US9164679B2 (en) 2011-04-06 2015-10-20 Patents1, Llc System, method and computer program product for multi-thread operation involving first memory of a first memory class and second memory of a second memory class
US9176671B1 (en) 2011-04-06 2015-11-03 P4tents1, LLC Fetching data between thread execution in a flash/DRAM/embedded DRAM-equipped system
US8930647B1 (en) 2011-04-06 2015-01-06 P4tents1, LLC Multiple class memory systems
US9158546B1 (en) 2011-04-06 2015-10-13 P4tents1, LLC Computer program product for fetching from a first physical memory between an execution of a plurality of threads associated with a second physical memory
US9417754B2 (en) 2011-08-05 2016-08-16 P4tents1, LLC User interface system, method, and computer program product
CN102593352A (zh) * 2012-02-21 2012-07-18 北京大学 一种阻变存储器的制备方法
US9130162B2 (en) 2012-12-20 2015-09-08 Taiwan Semiconductor Manufacturing Company, Ltd. Resistance variable memory structure and method of forming the same
US9184377B2 (en) * 2013-06-11 2015-11-10 Micron Technology, Inc. Resistance variable memory cell structures and methods
US10283704B2 (en) * 2017-09-26 2019-05-07 International Business Machines Corporation Resistive memory device
WO2019212938A1 (en) * 2018-04-29 2019-11-07 Applied Materials, Inc. Low temperature atomic layer deposition of silicon nitride
CN112449726A (zh) * 2020-10-12 2021-03-05 长江先进存储产业创新中心有限责任公司 用于3d交叉点存储器的具有减小的编程电流和热串扰的新型缩小单元结构和制造方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6605821B1 (en) * 2002-05-10 2003-08-12 Hewlett-Packard Development Company, L.P. Phase change material electronic memory structure and method for forming
KR100568109B1 (ko) 2003-11-24 2006-04-05 삼성전자주식회사 상변화 기억 소자 및 그 형성 방법
KR20060008799A (ko) * 2004-07-24 2006-01-27 삼성전자주식회사 상변화 메모리 장치의 제조 방법
US7488967B2 (en) * 2005-04-06 2009-02-10 International Business Machines Corporation Structure for confining the switching current in phase memory (PCM) cells
JP2006303294A (ja) * 2005-04-22 2006-11-02 Renesas Technology Corp 相変化型不揮発性メモリ及びその製造方法
JP2006351992A (ja) * 2005-06-20 2006-12-28 Renesas Technology Corp 半導体記憶装置及びその製造方法
KR100713809B1 (ko) 2006-02-21 2007-05-02 삼성전자주식회사 상변화 기억 소자 및 그 형성 방법
US7560723B2 (en) * 2006-08-29 2009-07-14 Micron Technology, Inc. Enhanced memory density resistance variable memory cells, arrays, devices and systems including the same, and methods of fabrication
US7511984B2 (en) 2006-08-30 2009-03-31 Micron Technology, Inc. Phase change memory
JP4437300B2 (ja) * 2006-09-06 2010-03-24 エルピーダメモリ株式会社 半導体装置
KR100858083B1 (ko) * 2006-10-18 2008-09-10 삼성전자주식회사 하부전극 콘택층과 상변화층 사이에 넓은 접촉면적을 갖는상변화 메모리 소자 및 그 제조 방법
KR101263822B1 (ko) 2006-10-20 2013-05-13 삼성전자주식회사 상변화 메모리 소자의 제조 방법 및 이에 적용된상변화층의 형성방법
US8188569B2 (en) 2006-12-15 2012-05-29 Qimonda Ag Phase change random access memory device with transistor, and method for fabricating a memory device
US7456460B2 (en) 2007-01-29 2008-11-25 International Business Machines Corporation Phase change memory element and method of making the same
US7745231B2 (en) * 2007-04-17 2010-06-29 Micron Technology, Inc. Resistive memory cell fabrication methods and devices
TWI333273B (en) * 2007-05-02 2010-11-11 Powerchip Technology Corp Methods for reducing a contact area between heating electrode and phase-change material layer, phase-change memory devices and methods for fabricating the same
US7550313B2 (en) 2007-07-21 2009-06-23 International Business Machines Corporation Method for delineation of phase change memory (PCM) cells separated by PCM and upper electrode regions modified to have high film resistivity
US8389967B2 (en) 2007-10-18 2013-03-05 International Business Machines Corporation Programmable via devices
US8058095B2 (en) * 2009-06-23 2011-11-15 Micron Technology, Inc. Encapsulated phase change cell structures and methods

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