KR20120042739A - 입력-출력 선형화를 이용한 변환기 제어 시스템, 방법 및 장치 - Google Patents

입력-출력 선형화를 이용한 변환기 제어 시스템, 방법 및 장치 Download PDF

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KR20120042739A
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루이스 알. 헌트
로버트 제이. 테일러
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보드 오브 리전츠 더 유니버시티 오브 텍사스 시스템
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Abstract

입력-출력 선형화 및 리딩-에지 변조를 이용하여 부스트 변환기 및 벅-부스트 변환기를 제어하기 위한 시스템, 방법 및 장치가 제공된다. 제어기는 제1 전압과 제2 전압 사이의 차이를 나타내는 제3 전압을 생성하도록 변환기에 연결되는 합산 회로를 포함한다. 이득 회로는 제3 전압을 적절한 이득으로 조정하도록 합산 회로에 연결된다. 변조 회로는 제1 전압, 제2 전압, 조정된 제3 전압, 제4 전압, 및 제1 전류를 기반으로 제어 신호를 생성하도록 이득 회로, 변환기, 제1 전압, 제2 전압 및 제2 전류에 연결된다. 제어 신호는 변환기를 제어하는 데 사용된다. 전형적으로, 제1 전압은 변환기 출력 전압이고, 제2 전압은 기준 전압이고, 제4 전압은 변환기 입력 전압이며, 그리고 제1 전류는 변환기 인덕터 전류이다.

Description

입력-출력 선형화를 이용한 변환기 제어 시스템, 방법 및 장치{SYSTEM, METHOD AND APPARATUS FOR CONTROLLING CONVERTERS USING INPUT-OUTPUT LINEARIZATION}
본 발명은 개괄적으로 전기 회로들로 변조 신호들을 제공하는 것에 관한 것이며, 더욱 상세하게는 입력-출력 선형화 및 리딩-에지 변조를 이용하여 변환기들을 제어하기 위한 시스템, 방법, 및 장치에 관한 것이다.
전력 변환기(power converter)들은 한 형태의 에너지를 다른 형태로 변환(예컨대, AC에서 AC로, AC에서 DC로, DC에서 AC로, 및 DC에서 DC로)함으로써 컴퓨터, 자동차, 전자기기, 통신, 우주 시스템과 인공위성, 및 모터와 같은 제품들에서 사용할 수 있도록 만드는 데 사용된다. 모든 전력 전자 애플리케이션들은 일부 제어의 측면들을 수반한다. 변환기들은 그 능력 및/또는 구성에 의해 식별되며, 전형적으로 벅 변환기(buck converter), 부스트 변환기(boost converter), 벅-부스트 변환기, 부스트-벅 변환기(Cuk) 등이 있다. 예를 들면, DC-DC 변환기는 "스위칭 변환기(switching converter)" 또는 "스위칭 레귤레이터(switching regulator)"로 알려진 변환기 부류에 속한다. 이 부류의 변환기들은 변환 프로세스 동안에 불필요하게 전력을 소모하는 것이 아니라 변환 소자들이 한 상태로부터 다른 상태로 스위칭하기 때문에 매우 효율적이다. 회로는 본질적으로 스위치들과 스위치의 위치들에 따른 변환기의 2개의 구성들(각각은 선형 시스템으로서 모델링될 수 있음)을 갖는다. 듀티비(duty ratio)(d)는 선택된 스위치가 "온(on)" 위치에 있고 다른 스위치가 "오프(off)" 위치에 있는 시간을 가리키는 비율이고, 이 d는 제어 입력으로 고려된다. 입력 d는 대체로 펄스 폭 변조(pulse-width-modulation: PWM) 기법들에 의해 구동된다.
한 상태로부터 다른 상태로 스위칭하는 것과 시스템의 동반되는 비선형성(nonlinearity)은 문제들을 유발한다. 부스트 변환기 또는 벅-부스트 변환기에 대하여 상태 공간 평균법(state space averaging)은 일반적으로 시스템을 비선형 평균 시스템으로 만들며 스위칭 문제들을 감소시킨다. 하지만, 일정한 성능 목표들을 만족하여야할 때 이런 비선형 효과들 하에서 시스템의 제어는 어려워진다. 대부분의 경우 선형화는 테일러 급수 확장(Taylor series expansion)을 통하여 이루어진다. 높은 차수의 비선형 항들은 버려지고 선형 근사화로 비선형 시스템을 대체한다. 이런 선형화 방법은 특정 동작점(operating point)에서 제어 루프들을 안정화하는 데 있어서 효과적인 것으로 증명되었다. 하지만, 이런 방법을 사용하기 위해서는 여러 가지 가정을 세워야 하며, 이 가정들 중 하나가 이른바 "소신호 동작(small signal operation)"이다. 이것은 동작점의 인근에서 점근 안정성(asymptotic stability)의 경우에 주효하지만, 예를 들어 스타트업(start up) 동안이나 또는 부하 전압이나 입력 전압이 변하는 것과 같은 과도 상태(transient mode) 동안 증폭기가 포화(saturate)될 때 제어 루프의 비선형 동작을 일으킬 수 있는 대신호(large signal)의 영향들은 무시한다. 일단 비선형 동작이 시작되면, 제어 루프는 선형화에서 고려되지 않은 평형점(equilibrium point)들을 가질 수 있다.
펄스 폭 변조에서 가장 널리 사용되는 방법들 중 하나는 트레일링-에지 변조(trailing-edge modulation: TEM)이며, 이 변조에서는 온-시간 펄스(on-time pulse)가 클록에서 시작되고 제어 법칙에 따라 종료된다. 연속 전도 모드(continuous conduction mode: CCM)에서 TEM과 관련된 불안정한 영점 동특성(zero dynamics)은 입력-출력 궤환 선형화를 사용하지 못하게 하는데, 이는 불안정한 동작점을 만들 것이기 때문이다. 다른 제어 방법은 리딩-에지 변조(leading-edge modulation: LEM)이며, 온-시간 펄스가 제어 법칙에 따라 시작되고 클록에서 종료된다. LEM과 TEM의 차이는 TEM에서는 펄스 폭이 스위치가 턴-오프(turn-off)되기 전의 순간 제어 전압 v c 에 의해 결정된다는 것이고, 반면에 LEM에서는 펄스 폭이 스위치가 턴-온(turn-on)되기 전의 v c 에 의해 결정된다는 것이다.
그러므로, 하나의 동작점에서만 안정성을 제한하는 것이 아니라 동작의 스타트업과 과도 상태 동안 예상 동작 범위에 걸쳐 있는 일련의 동작점들에서 안정하게 하는 입력-출력 선형화를 이용하여 변환기들을 제어하기 위한 시스템, 방법, 및 장치에 대한 필요성이 있다.
본 발명은 하나의 동작점에서만 안정성을 제한하는 것이 아니라 동작의 스타트업과 과도 상태 동안의 예상 동작 범위에 걸쳐 있는 일련의 동작점들에서 안정하게 하는 입력-출력 선형화를 이용하여 변환기들을 제어하기 위한 시스템, 방법, 및 장치를 제공한다. 특히, 본 발명은 부스트 변환기 또는 벅-부스트 변환기의 듀티비를 계산하기 위해 리딩-에지 변조 및 입력-출력 선형화를 이용한다. 본 발명은 또한 다른 유형의 변환기들에도 응용될 수 있다. 게다가, 이 제어 시스템의 파라미터들은 프로그램할 수 있는 것이어서, 그 알고리즘이 DSP 상에서 또는 ASIC과 같은 실리콘에서 쉽게 구현될 수 있다.
특히, 본 발명은 전력 변환기에 대하여 현재 사용되는 지배적인 기법들과 비교하여 적어도 4개의 장점들을 제공한다. 리딩-에지 변조와 입력-출력 선형화의 조합은 비선형 시스템 대신에 선형 시스템을 제공한다. 게다가, 시스템의 선형부의 영점들이 개방 좌반면(open left half plane)에 있기 때문에 "영점 동특성(zero dynamics)"이 안정하게 된다. 본 발명은 또한 안정화 이득(stabilizing gain) 뿐만 아니라 원하는 출력 전압 또는 원하는 출력 궤적(output trajectory)과 독립적이다.
더욱 구체적으로, 본 발명은 변환기 출력에서 제1 전압을 가지고 변환기 내의 인덕터에서 제1 전류를 가지는 부스트 또는 벅-부스트 변환기, 제2 전압을 가지는 기준 전압 소스, 변환기로 입력 전압을 제공하는 전압 소스로부터의 제4 전압, 및 PWM 변조기/제어기(modulator/controller)를 포함하는 시스템을 제공한다. PWM 변조기/제어기는 변환기의 출력으로부터의 제1 전압과 기준 전압 소스로부터의 제2 전압 사이의 차이를 나타내는 제3 전압을 생성하도록 변환기와 기준 전압 소스에 연결되는 합산 회로(summing circuit)를 포함한다. 이득 회로(gain circuit)는 비례 이득(proportional gain)으로 또는 비례(P), 적분(I), 또는 미분(D)(또는 이 셋의 임의의 조합) 제어기와 같은 임의의 적합한 유형의 제어기로 제3 전압을 조정하도록 합산 회로에 연결된다. 변조 회로(modulating circuit)는 제1 전압, 기준 전압 소스로부터의 제2 전압, 이득 회로로부터의 조정된 제3 전압, 전압 소스 또는 변환기 입력으로부터의 제4 전압, 및 변환기 내의 인덕터로부터의 제1 전류를 기반으로 입력-출력 선형화를 이용한 리딩-에지 변조를 제공하는 제어 신호를 생성하도록 이득 회로, 변환기에 연결된다. 제어 신호는 변환기를 제어하는 데 사용된다. 변환기가 부스트 변환기라면, 제어 신호는
Figure pct00001
에 의해 정의되는 듀티 사이클(duty cycle)을 가진다.
변환기가 벅-부스트 변환기라면, 제어 신호는
Figure pct00002
에 의해 정의되는 듀티 사이클을 가진다.
유의할 점은 제2 전압 소스는 PWM 변조기/제어기로 통합될 수 있다는 것이다. 게다가, PWM 변조기/제어기는 디지털 신호처리 프로세서(digital signal processor), FPGA(field programmable gate array), 또는 종래의 전기 회로들을 사용하여 구현될 수 있다. 게다가, 변환기는 비례 제어기로 제어되거나, 또는 듀티 사이클 d를 정의하는 식에서 k(y 0 - y)를
Figure pct00003
로 대체함으로써 비례(P), 적분(I), 또는 미분(D)(또는 이 셋의 임의의 조합) 제어기를 사용하여 제어될 수 있으며, k p , k i , 및 k d 는 제어기의 비례 항, 적분 항, 및 미분 항의 이득들이다.
본 발명은 또한 제어 신호의 듀티 사이클이
Figure pct00004
로서 정의되도록 제어 신호를 부스트 변환기로 제공하는 하나 이상의 전기 회로들을 포함하는 장치를 제공한다.
마찬가지로, 본 발명은 제어 신호의 듀티 사이클이
Figure pct00005
로서 정의되도록 제어 신호를 벅-부스트 변환기로 제공하는 하나 이상의 전기 회로들을 포함하는 장치를 제공한다.
각각의 경우에, 장치는 합산 회로, 이득 회로, 변조 회로, 및 다양한 연결들을 포함한다. 연결들은 변환기의 출력으로부터 제1 전압을 수신하는 제1 연결, 기준 전압 소스로부터 제2 전압을 수신하는 제2 연결, 변환기 내의 인덕터로부터 제1 전류를 수신하는 제3 연결, 변환기로 입력을 제공하는 전압 소스로부터 입력 전압을 수신하는 제4 연결, 및 변환기로 제어 신호를 출력하는 제5 연결을 포함한다. 합산 회로는 변환기의 출력으로부터의 제1 전압과 기준 전압 소스로부터의 제2 전압 사이의 차이를 나타내는 제3 전압을 생성하도록 제1 연결과 제2 연결에 연결된다. 이득 회로는 제3 전압을 비례 이득으로 또는 비례(P), 적분(I), 또는 미분(D)(또는 이 셋의 임의의 조합) 제어기와 같은 임의의 적합한 유형의 제어기로 조정하도록 합산 회로에 연결된다. 변조 회로는 이득 회로, 제2 연결, 제3 연결, 제4 연결, 및 제5 연결에 연결된다. 변조 회로는 변환기의 출력으로부터의 제1 전압, 기준 전압 소스로부터의 제2 전압, 이득 회로로부터의 조정된 제3 전압, 전압 소스 또는 변환기의 입력으로부터의 제4 전압, 및 변환기 내의 인덕터로부터의 제1 전류를 기반으로 입력-출력 선형화를 이용한 리딩-에지 변조를 제공하는 제어 신호를 생성한다.
게다가, 본 발명은 PWM 변조 변환기(부스트 또는 벅-부스트)를 설계하고 구현하기 위한 기술자용 키트(kit)로서 판매될 수 있다. 상기 키트는 디지털 신호처리 프로세서 또는 FPGA(field programmable gate array)와, PWM 변조 변환기를 제어하도록 디지털 신호처리 프로세서 또는 FPGA를 프로그램하기 위한 컴퓨터 판독 가능한 매체 상에 담긴 컴퓨터 프로그램을 포함할 수 있다. 컴퓨터 프로그램은 또한 하나 이상의 설계 툴(design tool)들을 포함할 수 있다. 디지털 신호처리 프로세서 또는 FPGA는 합산 회로, 이득 회로, 변조 회로, 및 다양한 연결들을 포함한다. 다양한 연결들은 변환기의 출력으로부터 제1 전압을 수신하는 제1 연결, 기준 전압 소스로부터 제2 전압을 수신하는 제2 연결, 변환기 내의 인덕터로부터 제1 전류를 수신하는 제3 연결, 변환기로 입력을 제공하는 전압 소스로부터 입력 전압을 수신하는 제4 연결, 및 제어 신호를 변환기로 출력하는 제5 연결을 포함한다. 합산 회로는 변환기의 출력으로부터의 제1 전압과 기준 전압 소스로부터의 제2 전압 사이의 차이를 나타내는 제3 전압을 생성하도록 제1 연결과 제2 연결에 연결된다. 이득 회로는 제3 전압을 비례 이득으로 또는 비례(P), 적분(I), 또는 미분(D)(또는 이 셋의 임의의 조합) 제어기와 같은 임의의 적합한 유형의 제어기로 조정하도록 합산 회로에 연결된다. 변조 회로는 이득 회로, 제2 연결, 제3 연결, 제4 연결, 및 제5 연결에 연결된다. 변조 회로는 변환기의 출력으로부터의 제1 전압, 기준 전압 소스로부터의 제2 전압, 이득 회로로부터의 조정된 제3 전압, 전압 소스 또는 변환기의 입력으로부터의 제4 전압, 및 변환기 내의 인덕터로부터의 제1 전류를 기반으로 입력-출력 선형화를 이용한 리딩-에지 변조를 제공하는 제어 신호를 생성한다. 변환기가 부스트 변환기라면, 제어 신호는
Figure pct00006
에 의해 정의되는 듀티 사이클을 가진다.
변환기가 벅-부스트 변환기라면, 제어 신호는
Figure pct00007
에 의해 정의되는 듀티 사이클을 가진다.
또한, 본 발명은 변환기의 출력으로부터 제1 전압을 수신하고, 기준 전압 소스로부터 제2 전압을 수신하고, 변환기 내의 인덕터로부터 제1 전류를 수신하고, 변환기의 출력으로부터의 제1 전압과 기준 전압 소스로부터의 제2 전압 사이의 차이를 나타내는 제3 전압을 생성하고, 전압 소스 또는 변환기의 입력으로부터 제4 전압을 수신함으로써 PWM 변조기/제어기를 사용하여 부스트 또는 벅-부스트 변환기를 제어하는 방법을 제공한다. 제3 전압은 비례 이득으로 또는 비례(P), 적분(I), 또는 미분(D)(또는 이 셋의 임의의 조합) 제어기와 같은 임의의 적합한 유형의 제어기로 조정된다. 변환기의 출력으로부터의 제1 전압, 기준 전압 소스로부터의 제2 전압, 조정된 제3 전압, 전압 소스 또는 변환기의 입력으로부터의 제4 전압, 및 변환기 내의 인덕터로부터의 제1 전류를 기반으로 입력-출력 선형화를 이용한 리딩-에지 변조를 제공하는 제어 신호가 생성된다. 변환기는 PWM 변조기/제어기에 의해 생성된 제어 신호를 사용하여 제어된다. 변환기가 부스트 변환기라면, 제어 신호는
Figure pct00008
에 의해 정의되는 듀티 사이클을 가진다.
변환기가 벅-부스트 변환기라면, 제어 신호는
Figure pct00009
에 의해 정의되는 듀티 사이클을 가진다.
유의할 점은 변환기는 비례 제어기로 제어되거나, 또는 듀티 사이클 d를 정의하는 식에서 k(y 0 - y)를
Figure pct00010
로 대체함으로써 비례(P), 적분(I), 또는 미분(D)(또는 이 셋의 임의의 조합) 제어기와 같은 임의의 적합한 유형의 제어기로 제어될 수 있으며, k p , k i , 및 k d 는 제어기의 비례 항, 적분 항, 및 미분 항의 이득들이다. 게다가, 제어 신호는 1차 시스템을 사용하여 생성될 수 있거나, 또는 안정화 이득, 원하는 출력 전압, 또는 원하는 출력 궤적과 독립적일 수 있다. 마찬가지로, 본 발명은 디지털 신호처리 프로세서 또는 FPGA 내에서 실시되는 컴퓨터 프로그램을 포함할 수 있으며, 상기 단계들은 하나 이상의 코드 부분들로서 구현된다.
본 발명의 다른 특징들이나 장점들은 첨부된 도면들과 결합하여 서술되는 다음의 상세한 설명을 참조한다면 당해 기술 분야의 통상의 기술자들에게 자명할 것이다.
본 발명의 상기 및 하기의 장점들은 첨부된 도면들과 함께 다음의 상세한 설명을 참조함으로써 더욱 잘 이해될 수 있다.
도 1은 본 발명에 따른 시스템의 블록도이다.
도 2는 본 발명에 따른 변조기/제어기의 블록도이다.
도 3a는 본 발명에 따라 PWM 변조기/제어기를 사용하여 부스트 변환기를 제어하는 방법의 순서도이다.
도 3b는 본 발명에 따라 PWM 변조기/제어기를 사용하여 벅-부스트 변환기를 제어하는 방법의 순서도이다.
도 4a 및 도 4b는 PWM 신호의 트레일링-에지 변조와 PWM 신호의 리딩-에지 변조에 대한 그래프들이다.
도 5는 본 발명에 따른 부스트 변환기 및 변조기/제어기의 회로도이다.
도 6a 및 도 6b는 각각 시간 DTs 및 D'Ts 동안에 본 발명에 따른 부스트 변환기의 선형 회로도이다.
도 7은 2개의 스위칭 구간들 DTs와 D'Ts에 대하여 본 발명에 따른 부스트 변환기의 전형적인 파형 그래프이다.
도 8은 본 발명에 따른 벅-부스트 변환기 및 변조기/제어기의 회로도이다.
도 9a 및 도 9b는 각각 시간 DTs 및 D'Ts 동안에 본 발명에 따른 벅-부스트 변환기의 선형 회로도이다.
도 10은 2개의 스위칭 구간들 DTs와 D'Ts에 대하여 본 발명에 따른 벅-부스트 변환기의 전형적인 파형 그래프이다.
본 발명의 다양한 실시예들을 만들고 사용하는 것이 아래에서 상세히 논의될 것이지만, 본 발명은 광범위한 특정 맥락들에서 실시될 수 있는 많은 응용가능한 창의적 개념들도 제공한다는 것을 인지하여야 한다. 본 명세서에서 논의되는 특정 실시예들은 단지 본 발명을 만들고 사용하는 특정 방법들을 예시하는 것이고 본 발명의 범위를 정하는 것이 아니다.
본 발명은 하나의 동작점에서만 안정성을 제한하는 것이 아니라 동작의 스타트업과 과도 상태 동안의 예상 동작 범위에 걸쳐 있는 일련의 동작점들에서 안정하게 하는 입력-출력 선형화를 이용하여 변환기들을 제어하기 위한 시스템, 방법, 및 장치를 제공한다. 특히, 본 발명은 부스트 변환기 또는 벅-부스트 변환기의 듀티비를 계산하기 위해 리딩-에지 변조 및 입력-출력 선형화를 이용한다. 본 발명은 또한 다른 유형의 변환기들에도 응용될 수 있다. 게다가, 이 제어 시스템의 파라미터들은 프로그램할 수 있는 것이어서, 그 알고리즘은 DSP 상에서 또는 ASIC과 같은 실리콘에서 쉽게 구현될 수 있다.
특히, 본 발명은 전력 변환기에 대하여 현재 사용되는 지배적인 기법들과 비교하여 적어도 4개의 장점들을 제공한다. 리딩-에지 변조와 입력-출력 선형화의 조합은 비선형 시스템 대신에 선형 시스템을 제공한다. 게다가, 시스템의 선형부의 영점들이 개방 좌반면(open left half plane)에 있기 때문에 "영점 동특성(zero dynamics)"이 안정하게 된다. 본 발명은 또한 안정화 이득(stabilizing gain) 뿐만 아니라 원하는 출력 전압 또는 원하는 출력 궤적(output trajectory)과 독립적이다.
전술된 바와 같이, 연속 전도 모드(continuous conduction mode)에서 동작하는 부스트 및 벅-부스트 변환기들에 대하여 트레일링-에지 변조는 불안정한 영점 동특성을 유발하며, 동작점 주위에서 시스템의 선형부는 우반면(right half plane) 영점을 가진다. 대조적으로, 본 발명은 매우 간단한 일부 설계 제한조건들과 함께 리딩-에지 변조를 이용하며, 이는 시스템의 선형부가 오로지 개방 좌반면 영점들을 가지도록 영점 동특성을 변화시킨다. 비선형 시스템이 이제 안정한 영점 동특성을 가지기 때문에, 입력-출력 궤환 선형화(input-output feedback linearization)가 사용될 수 있다. 이 방법을 적용하기 위해서, 실제 출력 y는 출력 함수 h(x)로서 선택되고, y는 입력 u가 나타날 때까지 반복적으로 미분된다. 미분 횟수 r은 시스템의 상대 차수(relative degree)로 지칭된다. 본 발명은 상대 차수 r=1을 가진다. d에 대한 선형화 변환(linearization transformation)을 풀어서 제어 입력에 사용한다. 이 변환은 성질상 국소적(local)이지만, DC-DC 변환의 임의의 상태 공간 동작점의 인근에서 적용될 수 있다.
비선형 시스템에 대하여 임의의 동작점을 선택하는 것이 바람직하다. 만일 이득 k가 양으로 선택된다면 이 동작점은 위의 프로세스에 의해 국소적으로 점근 안정(locally asymptotically stable)하게 만들어질 수 있다. 이득 k는 각각의 동작점에 대하여 조정될 필요가 없는데, 다시 말해 이득 스케줄링(gain scheduling)을 필요치 않는다. 하지만, 동작점으로의 수렴을 보장하기 위하여 기준 입력은 천천히 올려져야 할 것이며, 이는 소프트-스타트(soft-start) 동작에서 전형적인 것이다. 유의할 점은 비례(Proportional: P), 적분(Integral: I), 미분(Derivative: D), 비례-적분(PI), 및 비례-적분-미분(PID) 제어 루프들이 강인성(robustness)을 위해 부가될 수 있다는 것이다.
이제 도 1을 보면, 본 발명에 따른 시스템(100)의 블록도가 도시되어 있다. 시스템은 부하(106)에 전력을 제공하는 변환기(104)에 연결되는 전원(전압 소스(voltage source))(102)을 포함한다. 변환기(104)는 부스트 변환기 또는 벅-부스트 변환기 중 어느 하나이다. 변환기(104)는 또한 PWM 변조기/제어기(108)에 연결된다. PWM 변조기/제어기(108)는 변환기(104)의 출력으로부터 제1 전압(110)을 수신하고, 기준 전압 소스(미도시됨)으로부터 제2 전압(기준 전압)(112)을 수신하고, 변환기 내의 인덕터(inductor)로부터 제1 전류(114)를 수신하고, 전압 소스(102)로부터 제4 전압(116)(즉, 변환기(104)로의 입력 전압)을 수신한다. PWM 변조기 및 제어기(108) 내의 합산 회로(summing circuit)가 변환기(104)의 출력으로부터의 제1 전압(110)과 기준 전압 소스로부터의 제2 전압(112) 사이의 차이를 나타내는 제3 전압을 생성한다. 유의할 점은 제2 전압(112)의 소스(기준 전압 소스)는 PWM 변조기/제어기(108) 내에서 또는 외부에서 집적될 수 있다는 것이다. PWM 변조기/제어기(108)는 변환기(104)를 제어하는 데 사용되는 제어 신호(118)를 발생시키기 위해 제1 전압(110), 제2 전압(112), 제1 전류(114), 및 제4 전압(116)을 사용한다. PWM 변조기/제어기(108)가 어떻게 제어 신호(118)를 발생시키는지에 대한 세부사항들은 아래에서 더욱 상세히 설명될 것이다. 게다가, PWM 변조기/제어기(108)는 디지털 신호처리 프로세서, FPGA, 또는 종래의 전기 회로들을 사용하여 구현될 수 있다.
이제 도 1 및 도 2를 보면, 본 발명에 따른 변조기/제어기(108)의 블록도가 도시되어 있다. 변조기/제어기(108)는 합산 회로(200), 이득 회로(204), 변조 회로(208) 및 다양한 연결들을 포함한다. 연결들은 변환기(104)로부터 제1 전압(출력 전압(y))(110)을 수신하는 제1 연결, 기준 전압 소스(미도시됨)로부터 제2 전압(기준 전압(y0))(112)을 수신하는 제2 연결, 변환기(104)로부터 제1 전류(인덕터 전류(x1))(114)를 수신하는 제3 연결, 전압 소스(102)로부터 입력 전압(u0)(116)(즉, 변환기(104)로의 입력 전압)을 수신하는 제4 연결, 및 변환기(104)로 제어 신호(d)(118)를 출력하는 제5 연결을 포함한다. 합산 회로(200)는 제1 전압(y)(110)과 제2 전압(y0)(112) 사이의 차이를 나타내는 제3 전압(Δy)(202)을 생성하도록 제1 연결과 제2 연결에 연결된다. 이득 회로(204)는 비례 이득(k)으로 또는 비례(P), 적분(I), 또는 미분(D)(또는 이 셋의 임의의 조합) 제어기와 같은 임의의 적합한 제어기로 제3 전압(Δy)(202)을 조정하도록 합산 회로(200)에 연결된다. 변조 회로(208)는 이득 회로(204), 제2 연결, 제3 연결, 제4 연결 및 제5 연결에 연결된다. 변조 회로(208)는 제1 전압(y)(110), 제2 전압(y0)(112), 조정된 제3 전압(kΔy)(206), 제1 전류(x1)(114) 및 제4 전압(u0)(116)을 기반으로 입력-출력 선형화를 이용한 리딩-에지 변조를 제공하는 제어 신호(d)(118)를 생성한다. 변환기(104)가 부스트 변환기라면, 제어 신호(d)(118)는 다음 식에 의해 정의되는 듀티 사이클(duty cycle)을 가진다.
Figure pct00011
변환기(104)가 벅-부스트 변환기라면, 제어 신호(d)(118)는 다음 식에 의해 정의되는 듀티 사이클을 가진다.
Figure pct00012
본 발명은 또한 제어 신호의 듀티 사이클이 다음 식으로서 정의되도록 제어 신호(118)를 부스트 변환기로 제공하는 하나 이상의 전기 회로들을 가지는 장치를 제공한다.
Figure pct00013
마찬가지로, 본 발명은 제어 신호의 듀티 사이클이 다음 식으로서 정의되도록 제어 신호(118)를 벅-부스트 변환기로 제공하는 하나 이상의 전기 회로들을 가지는 장치를 제공한다.
Figure pct00014
각각의 경우에, 상기 장치는 합산 회로, 이득 회로, 변조 회로 및 다양한 연결들을 포함할 수 있다. 연결들은 변환기(104)로부터 제1 전압(y)(110)을 수신하는 제1 연결, 기준 전압 소스로부터 제2 전압(y0)(112)을 수신하는 제2 연결, 변환기(104)로부터 제1 전류(x1)(114)를 수신하는 제3 연결, 전압 소스(102)로부터 제4 전압(u0)(116)(즉, 변환기(104)로의 입력 전압)을 수신하는 제4 연결, 및 변환기(104)로 제어 신호(d)(118)를 출력하는 제5 연결을 포함한다. 합산 회로(200)는 제1 전압(y)(110)과 제2 전압(y0)(112) 사이의 차이를 나타내는 제3 전압(Δy)(202)을 생성하도록 제1 연결과 제2 연결에 연결된다. 이득 회로(204)는 비례 이득(k)으로 또는 비례(P), 적분(I), 또는 미분(D)(또는 이 셋의 임의의 조합) 제어기와 같은 임의의 적합한 제어기로 제3 전압(Δy)(202)을 조정하도록 합산 회로(200)에 연결된다. 변조 회로(208)는 이득 회로(204), 제2 연결, 제3 연결, 제4 연결 및 제5 연결에 연결된다. 변조 회로(208)는 변환기(104)의 출력으로부터의 제1 전압(y)(110), 기준 전압 소스로부터의 제2 전압(y0)(112), 이득 회로(204)로부터의 조정된 제3 전압(kΔy)(206), 변환기(104) 내의 인덕터로부터의 제1 전류(x1)(114), 및 전압 소스(102)로부터의 제4 전압(u0)(116)(즉, 변환기(104)로의 입력 전압)을 기반으로 입력-출력 선형화를 이용한 리딩-에지 변조를 제공하는 제어 신호(d)를 생성한다.
본 발명은 기술자들이 PWM 변조 변환기(부스트 또는 벅-부스트)를 설계하고 구현하기 위한 기술자용 키트(kit)로서 판매될 수 있다. 상기 키트는 디지털 신호처리 프로세서 또는 FPGA와, PWM 변조 변환기를 제어하도록 디지털 신호처리 프로세서 또는 FPGA를 프로그램하기 위한 컴퓨터 판독 가능한 매체 상에 담긴 컴퓨터 프로그램을 포함할 수 있다. 컴퓨터 프로그램은 또한 하나 이상의 설계 툴(design tool)들을 포함할 수 있다. 디지털 신호처리 프로세서 또는 FPGA는 합산 회로(200), 이득 회로(204), 변조 회로(208) 및 다양한 연결들을 포함한다. 연결들은 제1 전압(110)을 수신하는 제1 연결, 제2 전압(112)을 수신하는 제2 연결, 제1 전류(114)를 수신하는 제3 연결, 입력 전압(116)을 수신하는 제4 연결, 및 제어 신호(118)를 출력하는 제5 연결을 포함한다. 합산 회로(200)는 제1 전압과 제2 전압 사이의 차이를 나타내는 제3 전압(Δy)(202)을 생성하도록 제1 연결과 제2 연결에 연결된다. 이득 회로(204)는 비례 이득(k)으로 또는 비례(P), 적분(I), 또는 미분(D)(또는 이 셋의 임의의 조합) 제어기와 같은 임의의 적합한 제어기로 제3 전압(Δy)(202)을 조정하도록 합산 회로(200)에 연결된다. 변조 회로(208)는 이득 회로(204), 제2 연결, 제3 연결, 제4 연결 및 제5 연결에 연결된다. 변조 회로(208)는 제1 전압(y)(110), 제2 전압(y0)(112), 조정된 제3 전압(kΔy)(206), 제1 전류(x1)(114), 및 입력 전압(u0)(116)을 기반으로 입력-출력 선형화를 이용한 리딩-에지 변조를 제공하는 제어 신호(118)를 생성한다. 변환기(104)가 부스트 변환기라면, 제어 신호(d)(118)는 다음 식에 의해 정의되는 듀티 사이클을 가진다.
Figure pct00015
변환기(104)가 벅-부스트 변환기라면, 제어 신호(d)(118)는 다음 식에 의해 정의되는 듀티 사이클을 가진다.
Figure pct00016
도 1의 시스템에서 구현된 바와 같이, 제1 전압(110)은 변환기(104)로부터의 출력 전압이고, 제2 전압(112)은 기준 전압이고, 제1 전류(114)는 변환기(104)로부터의 인덕터 전류이고, 제4 전압(116)은 변환기(104)의 입력 전압으로서 전압 소스(102)에 의해 제공되는 전압이다.
이제 도 3a를 보면, 본 발명에 따른 부스트 변환기에 대한 제어 방법의 순서도(300)가 도시되어 있다. 블록(302)에서, 부스트 변환기는 PWM 변조기/제어기에서 부스트 변환기의 출력으로부터 제1 전압(y)을 수신하고, 기준 전압 소스로부터 제2 전압(y0)을 수신하고, 부스트 변환기 내의 인덕터로부터 제1 전류(x1)를 수신하고, 변환기의 입력으로부터 제4 전압(u0)을 수신하여 제어된다. 블록(304)에서, 제1 전압(y)과 제2 전압(y0) 사이의 차이를 나타내는 제3 전압(Δy)이 생성된다. 블록(306)에서, 제3 전압(y0)은 비례 이득(k)에 의해 또는 듀티 사이클 d를 정의하는 식에서 k(y 0 - y)를
Figure pct00017
로 대체함으로써 비례(P), 적분(I), 또는 미분(D)(또는 이 셋의 임의의 조합)과 같은 임의의 적합한 유형의 제어기에 의해 조정되며, k p , k i , 및 k d 는 제어기의 비례 항, 적분 항, 및 미분 항의 이득들이다. 만일 k i 및 k d 가 모두 0이라면, 제어기는 비례 제어기로 축소된다. 만일 k d 만이 0이라면, 제어기는 비례-적분(PI) 제어기로 축소된다. 블록(308)에서, 제1 전압(y), 제2 전압(y0), 조정된 제3 전압(kΔy), 제1 전류(x1), 및 제4 전압(u0)을 기반으로 입력-출력 선형화를 이용한 리딩-에지 변조를 제공하는 제어 신호(d)가 생성되며, 제어 신호(d)는 다음 식에 의해 정의되는 듀티 사이클을 가진다.
Figure pct00018
그런 다음 블록(310)에서, 부스트 변환기는 PWM 변조기/제어기에 의해 생성된 제어 신호(d)를 사용하여 제어된다. 임의적인(optional) 실시예에서, 블록(312)에서, 부스트 변환기는 비례 제어기를 사용하여 또는 듀티 사이클 d를 정의하는 식에서 k(y 0 - y)를
Figure pct00019
로 대체함으로써 비례(P), 적분(I), 또는 미분(D)(또는 이 셋의 임의의 조합) 제어기와 같은 임의의 적합한 유형의 제어기를 사용하여 제어되며, k p , k i , 및 k d 는 제어기의 비례 항, 적분 항, 및 미분 항의 이득들이다. 만일 k i 및 k d 가 모두 0이라면, 제어기는 비례 제어기로 축소된다. 만일 k d 만이 0이라면, 제어기는 비례-적분(PI) 제어기로 축소된다. 유의할 점은 제어 신호는 1차 시스템을 사용하여 생성될 수 있으며, 또는 안정화 이득, 원하는 출력 전압 또는 원하는 출력 궤적과 독립적일 수 있다는 것이다. 마찬가지로, 본 발명은 디지털 신호처리 프로세서 또는 FPGA 내에서 실시되는 컴퓨터 프로그램을 포함할 수 있으며, 상기 단계들은 하나 이상의 코드 부분들로 구현된다.
이제 도 3b를 보면, 본 발명에 따른 벅-부스트 변환기에 대한 제어 방법의 순서도(350)가 도시되어 있다. 블록(352)에서, 벅-부스트 변환기는 PWM 변조기/제어기에서 벅-부스트 변환기의 출력으로부터 제1 전압(y)을 수신하고, 기준 전압 소스로부터 제2 전압(y0)을 수신하고, 벅-부스트 변환기 내의 인덕터로부터 제1 전류(x1)를 수신하고, 벅-부스트 변환기로 입력을 제공하는 전압 소스로부터 제4 전압(u0)을 수신하여 제어된다. 블록(304)에서, 제1 전압(y)과 제2 전압(y0) 사이의 차이를 나타내는 제3 전압(Δy)이 생성된다. 블록(306)에서, 제3 전압(y0)은 비례 이득(k)에 의해 또는 듀티 사이클 d를 정의하는 식에서 k(y 0 - y)를
Figure pct00020
로 대체함으로써 비례(P), 적분(I), 또는 미분(D)(또는 이 셋의 임의의 조합) 제어기와 같은 임의의 적합한 유형의 제어기에 의해 조정되며, k p , k i , 및 k d 는 제어기의 비례 항, 적분 항, 및 미분 항의 이득들이다. 만일 k i 및 k d 가 모두 0이라면, 제어기는 비례 제어기로 축소된다. 만일 k d 만이 0이라면, 제어기는 비례-적분(PI) 제어기가 축소된다. 블록(354)에서, 제1 전압(y), 제2 전압(y0), 조정된 제3 전압(kΔy), 제1 전류(x1), 및 제4 전압(u0)을 기반으로 입력-출력 선형화를 이용한 리딩-에지 변조를 제공하는 제어 신호(d)가 생성되며, 제어 신호(d)는 다음 식에 의해 정의되는 듀티 사이클을 가진다.
Figure pct00021
그런 다음 블록(356)에서, 벅-부스트 변환기는 PWM 변조기/제어기에 의해 생성된 제어 신호(d)를 사용하여 제어된다. 임의적인 실시예에서, 벅-부스트 변환기는 비례 제어기를 사용하여 또는 듀티 사이클 d를 정의하는 식에서 k(y 0 - y)를
Figure pct00022
로 대체함으로써 비례(P), 적분(I), 또는 미분(D)(또는 이 셋의 임의의 조합) 제어기와 같은 임의의 적합한 유형의 제어기를 사용하여 제어되며, k p , k i , 및 k d 는 제어기의 비례 항, 적분 항, 및 미분 항의 이득들이다. 만일 k i 및 k d 가 모두 0이라면, 제어기는 비례 제어기로 축소된다. 만일 k d 만이 0이라면, 제어기는 비례-적분(PI) 제어기로 축소된다. 유의할 점은 제어 신호는 1차 시스템을 사용하여 생성될 수 있으며, 또는 안정화 이득, 원하는 출력 전압 또는 원하는 출력 궤적과 독립적일 수 있다는 것이다. 마찬가지로, 본 발명은 디지털 신호처리 프로세서 또는 FPGA 내에서 실시되는 컴퓨터 프로그램을 포함할 수 있으며, 상기 단계들은 하나 이상의 코드 부분들로 구현된다.
이제 본 발명에서 사용되는 모델들에 대한 더욱 상세한 설명들이 서술될 것이다. 상태 공간 평균법(state space averaging)은 각각의 시간 구간 동안 각각의 선형 회로에 대한 기여분들을 함께 더한다. 이는 듀티비를 각각의 구간에 대한 가중치(weighting factor)로서 사용하여 행해진다. 아래에서 나타난 바와 같이, 이 가중 프로세스는 상태들 및 출력에 대한 단일 세트의 방정식들을 만든다. 하지만, 시스템이 먼저 그 상태 공간 방정식들에 의해 기술될 것이다.
선형 시스템 (A, b)가 다음 식에 의해 기술된다고 가정하자. 이 식에서
Figure pct00023
는 'n×n' 행렬이고,
Figure pct00024
는 'n×1' 열 벡터이다.
Figure pct00025
(1)
앞서 언급된 바와 같이, 듀티비 d는 선택된 스위치가 "온" 위치에 있고 다른 스위치가 "오프" 위치에 있는 시간을 가리키는 비율이다. Ts는 스위칭 주기이다. 그러면, "온" 시간은 dTs로서 표기된다. 2개의 선형 스위칭 네트워크들로 구성되는 임의의 유형의 변환기에 대한 일반적인 상태 방정식들은 다음과 같다.
0≤t≤dTs에 대하여,
Figure pct00026
(2a)
dTs≤t≤Ts에 대하여,
Figure pct00027
(2b)
(2a)의 방정식은 듀티비 d를 가중치로서 사용하여 (2b)의 방정식과 결합될 수 있다. 따라서,
Figure pct00028
(3)
이며, 식 (1)의 형태로 쓸 수 있다.
Figure pct00029
(4)
식 (4)에서
Figure pct00030
이고
Figure pct00031
이며, d' = 1 - d이다.
상태 공간 평균법을 한 후에 벅 셀(buck cell)은 선형이며, 따라서 제어하기에 용이한 토폴로지(topology)이다. 반면에, 부스트 셀 및 벅-부스트 셀은 비선형이고 비-최소 위상(non-minimum phase) 특성들을 가진다. 이들 비선형 셀들이 설명될 것이다.
먼저 벡터장(vector field) f(x)와 스칼라 함수(scalar function) h(x)가 있을 때, f에 대한 h의 리에 미분(Lie derivative)은 L f h 로 표기된다. 상기 미분은 스칼라 함수이고 벡터장 f의 방향으로 h의 방향성 미분으로 이해될 수 있다.
정의: 평활한(smooth) 스칼라 함수
Figure pct00032
와 평활한 벡터장
Figure pct00033
에 대하여, f에 대한 h의 리에 미분은
Figure pct00034
(5)
또는
Figure pct00035
(6)
이며,
Figure pct00036
는 그래디언트(gradient)를 나타내고 굵은 글씨는 벡터장을 나타내며,
Figure pct00037
는 행렬 곱셈이고,
Figure pct00038
는
Figure pct00039
상에서 일반적인 내적(dot product)이다.
임의의 차수의 리에 미분은 다음 식들로서 정의될 수 있다.
Figure pct00040
(7)
Figure pct00041
(8)
또한, 만일 g가 또 다른 평활한 벡터장
Figure pct00042
라면,
Figure pct00043
(9)
이제, f(x) 및 g(x)가 R n 상에서 C ∞ 벡터장들이라고 할 때, 비선형 시스템
Figure pct00044
에 출력 y를 부가한다. 새로운 상태 벡터와 새로운 제어 입력을 발생시키기 위한 변환(transformation)은 먼저 구해진 입력-상태 선형화와는 달리 입력 u가 나타날 때까지 출력 y를 반복적으로 미분하여, y와 u 사이의 관계를 보여준다.
비선형 시스템
Figure pct00045
(10)
과 x 0 점에 대하여, y를 한번 미분하면 다음 식이 된다.
Figure pct00046
이것은 u의 계수가 0이 아닐 때까지 반복적으로 미분된다. 이 과정은 어떤 정수 r≤n 에 대하여 다음 식들을 만족할 때까지 계속된다.
Figure pct00047
,x 0 근처의 모든 x 및 0≤i≤r-2에 대하여
Figure pct00048
그러면
Figure pct00049
(11)
이고, v = 0에 대하여 다음의 전달 함수를 갖는 다중 적분기 시스템이 된다.
Figure pct00050
(12)
극점 배치(pole placement)를 위한 상태 궤환(state feedback)이 다음 식에 의해 부가될 수 있으며,
Figure pct00051
는 선택되는 상수들이고, 정수 r은 시스템 (2) 내지 (10)의 상대 차수이다. 그것은 u가 나타나기 전에 요구되는 미분 횟수이다.
Figure pct00052
첫 번째 r개의 새로운 좌표들은 출력 h(x)를 미분함으로써 위에서와 같이 구해진다.
Figure pct00053
(13)
Figure pct00054
이기 때문에, 다음 식과 같이 두면 식 (11)로부터 a(z)가 분모 항이고 b(z)가 분자라는 것을 알 수 있다.
Figure pct00055
이제 다음 식과 같이 되며, a(z(t))는 z 0 의 이웃에 있는 모든 z에 대하여 0이 아니다.
Figure pct00056
나머지 n - r개의 좌표들을 구하기 위해, 다음과 같이 둔다.
Figure pct00057
Figure pct00058
이 식에서 적법한 좌표 시스템(legitimate coordinate system)을 제공하기 위해
Figure pct00059
이
Figure pct00060
에 더해진다. 이런 표기법으로, 새로운 좌표들을 다음 식과 같이 정규형(normal form)으로 쓸 수 있다.
Figure pct00061
(14)
Figure pct00062
에 대한 방정식은 특별한 형태가 존재하지 않는 n-r개의 방정식들을 나타낸다. 하지만,
Figure pct00063
의 조건이 유효하다면 일반 방정식은
Figure pct00064
으로 축소되고 입력 u는 보이지 않는다.
일반적으로, 새로운 비선형 시스템은 다음 식에 의해 기술되고, 행렬들 A, B, 및 C는 정규형이고,
Figure pct00065
이다.
(15a,b,c)
만일 r = n이라면, 입력-출력 선형화는 입력-상태 선형화가 된다. 만일 r < n이라면, 시스템의 내부 동특성을 기술하는 n - r개의 방정식들이 존재한다. 영점 동특성은 식 (15b)에서
Figure pct00067
으로 두고
Figure pct00068
에 대하여 풀어서 구해지며, 시스템 (10)의 가능한 안정화를 결정하는 데 있어서 매우 중요하다. 만일 이들 영점 동특성이 비-최소 위상이라면, 식 (11)의 입력-출력 선형화는 사용될 수 없다. 하지만, 영점 동특성이 최소 위상이라면, 그것은 식 (11)을 이용하여 식 (15a)의 선형부에 대해 극점 배치가 행해질 수 있고 시스템이 안정할 것이라는 것을 의미한다.
뒤에서, 벡터장들을 표시하는 데 사용되는 굵은 문자는 문맥에서 그 의미하는 바가 모호할 때에만 사용될 것이다. 그렇지 않다면, 일반 굵기의 문자들이 사용될 것이다. 부스트 변환기에 대하여, 구동 전압 u(t), 인덕터를 통해 흐르는 전류 x 1 , 및 커패시터 양단의 전압 x 2 는 각각 양의 값, 음이 아닌 값, 및 양의 값으로 제한된다. 오로지 연속 전도 모드(CCM)만을 고려한다. 듀티비 d는 제어 입력으로 고려되고 0 ≤ d ≤ 1로 제한된다. 비선형 상태 방정식들을 제어가능한 선형 시스템으로 매핑(map)하는 궤환 변환(feedback transformation)을 구하기 위해 Cuk-Middlebrook 평균 비선형 상태 방정식들이 사용된다. 이 변환은 방금 언급된 u(t), x 1 , 및 x 2 에 대한 제한조건들과
Figure pct00069
을 수반하는 부가적인 제한조건들을 갖는 일대일(one-to-one)이다. 만일 u(t)가 DC-DC 변환에서와 같이 상수라면 이들 부가적인 제한조건들은 필요가 없다. 흥미롭게도 유의할 점은 비록 u(t)가 시간에 따라 변하더라도 부스트 변환기에 대해서는
Figure pct00070
에 대한 제한조건들이 불필요하다는 것이다. 상기 비선형 시스템은 궤환 선형화 가능하다거나 궤환 선형화된다고 한다. 궤환 변환을 통해, 모든 동작점에 대하여 동일한 2차 선형 시스템을 구할 수 있다.
이제 본 발명의 새로운 스위칭 모델이 더욱 상세히 설명될 것이다. 필터 커패시터 C의 등가 직렬 저항 R c 는 특히 다음의 분석에서 중심적인 역할을 하기 때문에 이제 필터 인덕터 L의 DC 직렬 저항 R s 와 필터 커패시터 C의 등가 직렬 저항 R c 와 같은 물리적 컴포넌트의 기생 성분들(parasitics)이 포함되어야 한다.
본 발명에 따른 시스템은 다음 식의 형태를 가진다.
Figure pct00071
(16)
이것을 염두에 두고, 상태 방정식들이 기생 성분들 R s 와 R c 를 포함하도록 유도된다.
고정 주파수 PWM 변환기들에 대하여 4개의 기본 셀들이 존재한다. 그것들은 벅, 부스트, 벅-부스트, 및 부스트-벅(Cuk) 토폴로지들이다. 입력과 출력 사이에 트랜스포머(transformer)를 통한 격리가 부가될 수 있는 경우의 애플리케이션들에서 기본 셀들이 많이들 확장 유도되지만, 그 동작은 기본 셀을 통해 이해될 수 있다. 각각의 셀은 2개의 스위치들을 포함한다. 스위치들에 대한 적절한 동작은 2 스위치 상태 토폴로지(two-switch-state topology)를 만든다. 이 체제에서, 2개의 "온" 상태들을 만들도록 온 또는 오프 중 어느 한 상태의 제어 스위치(controlling switch)와 수동적 스위치(passive switch)가 존재한다. 대조적으로, 3 상태 변환기는 3개의 "온" 상태들을 만들도록 3개의 스위치들, 즉 2개의 제어 스위치들과 하나의 수동적 스위치로 구성될 것이다.
스위칭 시퀀스를 제어하는 데 사용되는 제어 방법은 펄스 폭 변조(PWM)이다. 제어 전압 v c 가 램프(ramp) 신호("톱니파(sawtooth)") v m 과 비교되고, 출력 펄스 폭은 v c > v m 일 때의 결과이다. 이는 도 4a에 도시되어 있다. 새로운 사이클은 램프의 하향 기울기(negative slope)에서 시작된다. 펄스는 v c < v m 일 때 끝나며, 이는 변조가 트레일링 에지에서 일어나게 한다. 이 때문에 "트레일링-에지 변조(trailing-edge modulation)"라는 이름이 주어진다.
리딩-에지 변조(LEM)와 종래에 사용되는 트레일링-에지 변조(TEM)의 차이는 TEM(도 4a)에서는 펄스 폭이 스위치가 턴-오프되기 전의 순간 제어 전압 v c 에 의해 결정되지만, LEM(도 4b)에서는 펄스 폭이 스위치가 턴-온되기 전의 v c 에 의해 결정된다는 것이다. 샘플링이 스위치 전환(commutation) "직전"에 있는 이유는 스위치의 새로운 상태가 v c 와 v m 의 교차에 의해 결정되기 때문이다. 주목할 점은 도 4b에서는 톱니파 램프 v m 이 하향 기울기를 가진다는 것이다.
이제 도 5를 보면, 본 발명에 따른 부스트 변환기와 변조기/제어기(502)의 회로도(500)가 도시되어 있다. 부스트 변환기의 구체적인 내용은 잘 알려져 있다. 이 경우에, S2는 다이오드(diode)로 구현되고 S1은 N-채널 MOSFET으로 구현된다. 도 6a 및 도 6b는 각각 시간 DTs 및 D'Ts 동안에 도 5의 부스트 변환기의 선형 회로도들(600, 650)이다. 변환기(500)는 다음과 같이 동작한다. S1 전도 시간 동안(도 6a) u 0 가 전력을 회로에 제공하며 인덕터 L에 에너지를 저장한다. 이 시간 동안에 S2는 바이어스(bias)되지 않는다. S1이 턴-오프될 때, L의 에너지가 L 양단의 전압의 극성을 바꾸게 한다. 한 끝이 입력 소스 u 0 에 연결되기 때문에, 그것은 클램프(clamp)된 채로 남아있고 다른 끝은 다이오드 S2를 순방향 바이어스시키고 출력으로 클램프된다. 전류는 이 시간 동안(도 6b) L을 통해 계속 흐른다. S1이 다시 턴-온될 때, 사이클은 반복된다. 도 7은 2개의 스위칭 구간들 DTs와 D'Ts에 대하여 부스트 변환기에 대한 전형적인 파형을 예시한 것이다.
부하 R 양단의 출력 y가 0의 주파수에서 입력 u 0 와 어떻게 관련되는지를 알기 위해 DC 전달 함수가 결정되어야 한다. 정상 상태에서, L 양단의 볼트-초(volt-second) 적분은 0과 동일하다. 따라서, 다음 식과 같으며, Ts는 스위칭 주기이다.
Figure pct00072
(17)
그러므로, 온-시간 동안의 볼트-초는 오프-시간 동안의 볼트-초와 동일해야 한다. 이 볼트-초 균형 제한조건을 사용하여, S1의 온-시간 동안(DTs)의 볼트-초에 대한 방정식과 S1의 오프-시간 동안(D'Ts) 볼트-초에 대한 또 다른 방정식을 유도할 수 있다.
기생 성분들은 R s = 0 및 R c = 0으로 두어서 제거된다.
DTs 시간 동안
Figure pct00073
(18)
D'Ts 시간 동안
Figure pct00074
(19)
식 (17)에 의해 다음 식이 성립하므로
Figure pct00075
식 (18)의 우변을 식 (19)의 우변과 같게 두면 다음 식이 된다.
Figure pct00076
(20)
식 (20)은 부스트 셀에 대한 이상적인 듀티비 방정식이다. 만일 R s 와 R c 가 모두 0이 아니라면 다음 식이 된다.
Figure pct00077
(21)
출력 y는
Figure pct00078
(22)
이제 dTs 동안의 평균 상태 공간 방정식들이 유도된다.
Figure pct00079
Figure pct00080
그리고 (1-d) Ts 동안에는
Figure pct00081
결합하면, 평균 방정식들은 다음 식과 같으며, R s 는 L의 DC 저항이고 R c 는 C의 등가 직렬 저항이다.
Figure pct00082
(23a,b,c)
표준형으로
Figure pct00083
(24a,b,c)
여기서는 출력 y의 샘플링이 오로지 구간 (1-d) T s 동안에만 발생하도록 리딩-에지 변조가 사용된다고 가정한다. 그러므로, 샘플링이 될 때 데이터는 식 (24c)에 나타난 양 항들을 나타내기 때문에 y에 대한 식 (23c)에서 가중치 (1 - d)가 제거되었다. 본 분석에서 샘플링 영향들(샘플링 주파수 절반에서 양의 영점 복소수 쌍)은 무시되었다.
이제 부스트 변환기에 대한 입력-출력 선형화가 논의될 것이다. 제어 d가 나타나기 전에 출력 y는 단 한 번 미분될 필요가 있다.
Figure pct00084
(25)
Figure pct00085
(26a)
Figure pct00086
(26b)
식 (25)로부터 x 2 를 대입하고,
Figure pct00087
을
Figure pct00088
과 같게 두고, d에 대하여 풀면, 다음 식을 얻으며, 이 식에서
Figure pct00089
이다.
Figure pct00090
(27)
여기서 y 0 는 식 (25)를 통해 x 10 과 x 20 에 대응되는 원하는 출력이다. 표기법이 바뀌었고 k는 식 (11)의 c 0 와 동일하고, 제어 입력은 이제 u 대신에 d이다. 여기서, (x 10 , x 20 )은 부스트 변환기의 평형점(equilibrium point)이다. 비례 항 k(y 0 - y)는 듀티 사이클 d를 정의하는 식에서 k(y 0 - y)를
Figure pct00091
로 대체함으로써 비례(P), 적분(I), 또는 미분(D)(또는 이 셋의 임의의 조합)과 같은 임의의 적합한 제어기로 대체될 수 있으며, k p , k i , 및 k d 는 제어기의 비례 항, 적분 항, 및 미분 항의 이득들이다. 만일 k i 및 k d 가 모두 0이라면, 제어기는 비례 제어기로 축소된다. 만일 k d 만이 0이라면, 제어기는 비례-적분(PI) 제어기로 축소된다.
제어는 식 (27)에 나타난 변환의 일부이며 k(y 0 - y)가 분자에 있다는 것을 볼 수 있고, k는 비례 이득이다. 비례 항 k(y 0 - y)는 듀티 사이클 d를 정의하는 식에서 k(y 0 - y)를
Figure pct00092
로 대체함으로써 비례(P), 적분(I), 또는 미분(D)(또는 이 셋의 임의의 조합)과 같은 임의의 적합한 제어기로 대체될 수 있으며, k p , k i , 및 k d 는 제어기의 비례 항, 적분 항, 및 미분 항의 이득들이다. 만일 k i 및 k d 가 모두 0이라면, 제어기는 비례 제어기로 축소된다. 만일 k d 만이 0이라면, 제어기는 비례-적분(PI) 제어기로 축소된다. 제어의 구현은 도 2에 도시되어 있다.
이제 전달 함수를 구하기 위해 부스트 변환기의 국소적 선형화(local linearization)가 논의될 것이다. 동작점 x 10 , x 20 , D 주위에서 선형화하고 전달 함수를 구하기 위해 테일러 급수(Taylor Series) 선형화가 비선형 시스템 (24a,b,c)에 사용된다.
Figure pct00093
로 두면, 다음 식이 된다.
Figure pct00094
행렬 형태로는
Figure pct00095
다음 식들은 식 (24a,b)에서
Figure pct00096
= 0,
Figure pct00097
= 0, x 1 = x 10 , x 2 = x 20 , R c = 0, R s = 0으로 두면 유도될 수 있으며,
Figure pct00098
Figure pct00099
위의 식들을 대입하면 식 (28)과 식 (29)가 된다.
Figure pct00100
(28)
Figure pct00101
(29)
이제 선형 시스템
Figure pct00102
(30)
이 제공되며, 식 (30)에서 A는 n×n 행렬이고, B는 n-열 벡터이고, C는 n-행 벡터이다.
제어-출력 전달 함수를 구하기 위해, 다음의 행렬 방정식을 풀면
Figure pct00103
다음 식을 얻는다.
Figure pct00104
R c 의 1보다 큰 거듭제곱을 0으로 두면, 다음 식이 된다.
Figure pct00105
(31)
식 (31)에서 Δ(s)는 [sI - A]의 행렬식(determinant)이고 다음 식과 같다.
Figure pct00106
(32)
식 (31)에서 s와 관련된 항을 취하면, 선형 시스템의 영점은 좌반면에 있어야 하므로, 이 항은 양이 되어야 한다. R c C에 대하여 풀면, 다음 식을 얻는다.
Figure pct00107
(33)
유의할 점은 부등식 (33)은 또한 식 (27)의 분모에서 (R + Rc) = R, 즉 R >> Rc로 두고 x 1 에 대하여 다음 식을 대입하여 유도될 수 있다는 것이다.
Figure pct00108
이 시점에서, 상기 전달 함수가 제한조건 (33) 하에서 좌반면 영점을 가지는 비선형 시스템의 선형 근사화라는 것을 보였다. x = 0에서 비선형 시스템의 선형 근사화의 전달 함수의 영점들은
Figure pct00109
= 0에서 비선형 시스템의 영점 동특성의 선형 근사화의 고유값(eigenvalue)들과 일치한다. 그러므로, 원래의 비선형 시스템 (24)은 점근 안정한 영점 동특성을 가진다. 또한, 다음의 명제가 시스템 (14)와 관련된다.
명제: 시스템의 영점 동특성의 평형
Figure pct00110
=0이 국소적으로 점근 안정하고 다항식 p(s)의 모든 근들이 음의 실수부를 가진다고 하자. 그러면, 궤환 법칙
Figure pct00111
(34)
은 평형
Figure pct00112
= (0, 0)을 국소적으로 점근 안정화시킨다.
다항식
Figure pct00113
(35)
는 폐루프(closed loop) 시스템 (36)과 관련된 행렬 A의 특성 다항식(characteristic polynomial)이다(식 (14) 및 식 (34)를 참조하고 z =
Figure pct00114
임을 기억하자).
Figure pct00115
(36)
식 (36)에서
Figure pct00116
는 시스템의 선형부이고,
Figure pct00117
은 영점 동특성이다. 행렬 A와 벡터 B는 다음과 같이 주어진다.
Figure pct00118
Figure pct00119
식 (34)의 궤환 법칙은 원래의 좌표에서는 다음 식과 같이 표현될 수 있다.
Figure pct00120
(37)
식 (26)에서 나타난 바와 같이, 입력 d는 단 한 번의 미분 후에 나타나므로 상대 차수는 1이다. 이것은 본 발명이 오직 1개의 근을 가지는 1차 선형 시스템이라는 것을 의미하며, 따라서 본 발명은 새로운 좌표에서 다음 식과 같이 표현될 수 있다.
Figure pct00121
다항식 p(s)는 k > 0일 때 단순히 p(s) = s + k 이며, 따라서 분모는 이제 개방 좌반면에 실수 극점을 가진다.
상기 명제에 따르면, 다항식 p(s)의 근은 음의 실수부를 가지고, 위에서 나타난 바와 같이, 본 발명은 점근 안정한 영점 동특성을 가진다. 그러므로, 식 (37) 형태의 제어 법칙이 주어지면, 원래의 비선형 시스템 (24)는 국소적으로 점근 안정하다고 결론내릴 수 있다.
다음의 정리가 증명되었다.
정리 1: 점근 안정한 영점 동특성을 가지는 부스트 변환기( 리딩 -에지 변조를 이용한)에 대하여,
제한 조건
Figure pct00122
(38)
과 제어 법칙
Figure pct00123
(39)
을 만족하면,
v = 0인 비선형 시스템
Figure pct00124
(40)
은 각각의 평형점에서 점근 안정하며(특성 다항식 p(s)가 음의 실수부를 가지는 근을 가진다), 이는 원래의 비선형 시스템
Figure pct00125
(41)
이 0 ≤ d < 1일 때 집합
Figure pct00126
에 있는 각각의 평형점 (x 10 , x 20 )에서 국소적으로 점근 안정하다는 것을 의미한다.
(x 10 , x 20 )은 식 (25)를 통해 y 0 에 대응된다는 점을 기억하자. 정리 1은 국소적 점근 안정성을 가리킨다. 실제로, 기준 입력 y 0 는 이른바 "소프트-스타트(soft-start)" 동작 모드에서 램프 상승된다. 이 정리는 또한 원하는 동작점까지로 가는 길에서 시스템이 지나치는 각각의 동작점에서 국소적 점근 안정성을 보장한다.
이제 도 8을 보면, 본 발명에 따른 벅-부스트 변환기와 변조기/제어기(802)의 회로도(800)가 도시되어 있다. 벅-부스트 변환기의 세부사항들은 잘 알려져 있다. 이 경우에, S2는 다이오드로 구현되고 S1은 N-채널 MOSFET으로 구현된다. 도 9a 및 도 9b는 시간 DTs 및 D'Ts 동안의 벅-부스트 변환기의 선형 회로도들(900, 950)이다. 변환기의 동작은 다음과 같다. S1 전도 시간 동안(도 9a) u 0 가 전력을 회로에 제공하며 인덕터 L에 에너지를 저장한다. 이 시간 동안에 S2는 바이어스되지 않는다. S1이 턴-오프될 때, L의 에너지가 L 양단의 전압의 극성을 바꾸게 한다. 한 끝이 회로 리턴부(circuit return)에 연결되기 때문에, 그것은 클램프된 채로 남아있고 다른 끝은 다이오드 S2를 순방향 바이어스시키고 출력으로 클램프된다. 전류는 이 시간 동안(도 9b) L을 통해 계속 흐른다. S1이 다시 턴-온될 때, 사이클은 반복된다. 유의해야할 점은 출력 전압이 반전된다는 것이며, 즉 음이라는 것이다. 도 10은 2개의 스위칭 구간들 DTs와 D'Ts에 대하여 벅-부스트 변환기에 대한 전형적인 파형 그래프이다. 출력 전압이 양인 경우의 벅-부스트 변환기의 전형적인 실시예가 "플라이백(flyback)" 변환기이며, 이 경우에 인덕터 대신에 위상 역전(phase reversal)이 되는 트랜스포머가 사용된다.
다시, 0의 주파수에서 부하 R 양단의 출력 y가 입력 u 0 와 어떻게 관련되는지를 알기 위해 DC 전달 함수를 구하는 것이 바람직하다. 정상 상태에서, L 양단의 볼트-초 적분은 0과 동일하다. 따라서, 다음 식과 같으며, Ts는 스위칭 주기이다.
Figure pct00127
(42)
그러므로, 온-시간 동안의 볼트-초는 오프-시간 동안의 볼트-초와 동일해야 한다. 이 볼트-초 균형 제한조건을 이용하여, S1의 온-시간 동안(DTs)의 볼트-초에 대한 방정식과 S1의 오프-시간 동안(D'Ts) 볼트-초에 대한 또 다른 방정식을 유도할 수 있다.
기생 성분들은 R s = 0 및 R c = 0으로 두어서 제거된다.
DTs 시간 동안
Figure pct00128
(43)
D'Ts 시간 동안
Figure pct00129
(44)
식 (42)에 의해 다음 식이 성립하므로
Figure pct00130
식 (43)의 우변을 식 (44)의 우변과 같게 두면 다음 식이 된다.
Figure pct00131
(45)
식 (45)는 벅-부스트 셀에 대한 이상적인 듀티비 방정식이다. 만일 R s 와 R c 가 모두 0이 아니라면
Figure pct00132
(46)
출력 y는
Figure pct00133
(47)
식 (46)에서 기생 R s 가 최소화되어야 한다는 것을 다시 한번 볼 수 있다. 예를 들면, 만일 R s = 0 및 R c = 0이라면, 식 (46)은 이상적인 식 (45)로 축소된다.
이제 dTs 동안의 평균 상태 공간 방정식들이 유도된다.
Figure pct00134
Figure pct00135
그리고 (1-d) Ts 동안에는
Figure pct00136
결합하면, 평균 방정식들은 다음 식과 같다.
Figure pct00137
(48a)
Figure pct00138
(49b,c)
표준형으로
Figure pct00139
(50a,b,c)
여기서는 출력 y의 샘플링이 오로지 구간 (1-d) T s 동안에만 발생하도록 리딩-에지 변조가 사용된다고 가정한다. 그러므로, 샘플링이 될 때 데이터는 양 항들을 나타내기 때문에 y에 대한 식 (49c)에서 가중치 (1 - d)가 제거되었다. 본 분석에서 샘플링 영향들(샘플링 주파수 절반에서 양의 영점 복소수 쌍)은 무시되었다.
제어 d가 나타나기 전에 출력 y는 단 한 번 미분될 필요가 있다. 따라서,
Figure pct00140
(51)
Figure pct00141
(52a)
Figure pct00142
(52b)
식 (51)로부터 x 2 를 대입하고,
Figure pct00143
을
Figure pct00144
과 같게 두고, d에 대하여 풀면, 다음 식을 얻으며, 이 식에서
Figure pct00145
이다.
Figure pct00146
(53)
여기서 y 0 는 식 (51)을 통해 x 10 과 x 20 에 대응되는 원하는 출력이다. 표기법이 바뀌었고 k는 식 (11)의 c 0 와 동일하고, 제어 입력은 이제 u 대신에 d이다. 여기서, (x 10 , x 20 )은 벅-부스트 변환기의 평형점이다. 제어의 구현은 도 2에 도시된 것과 동일하다. 동일한 정의들이 사용되며, 따라서 국소적 선형화가 논의될 것이다.
전달 함수를 구하기 위해, 동작점 x 10 , x 20 , D 주위에서 선형화하기 위해 다시 테일러 급수 선형화가 비선형 시스템 (50)에 사용 된다.
Figure pct00147
로 두면, 다음 식이 된다.
Figure pct00148
행렬 형태로는
Figure pct00149
다음 식들은 식 (50a,b)에서
Figure pct00150
= 0,
Figure pct00151
= 0, x 1 = x 10 , x 2 = x 20 , R c = 0, R s = 0으로 두면 유도될 수 있으며,
Figure pct00152
Figure pct00153
위의 식들을 대입하면 다음 식들을 얻는다.
Figure pct00154
(54)
Figure pct00155
(55)
이제 선형 시스템
Figure pct00156
(56)
이 제공되며, 식 (56)에서 A는 n×n 행렬이고, B는 n-열 벡터이고, C는 n-행 벡터이다.
제어-출력 전달 함수를 구하기 위해, 다음의 행렬 방정식을 푼다.
Figure pct00157
대수 계산을 조금 한 후에, R c 의 1보다 큰 거듭제곱을 0으로 두면, 다음 식이 된다.
Figure pct00158
(57)
식 (57)에서 Δ(s)는 [sI - A]의 행렬식이고 다음 식과 같다.
Figure pct00159
(58)
식 (57)에서 s와 관련된 항을 취하면, 시스템의 선형 근사화의 영점은 좌반면에 있어야 하므로, 이 항은 양이 되어야 한다. R c C에 대하여 풀면, 다음 식을 얻는다.
Figure pct00160
(59)
유의할 점은 부등식 (59)는 또한 식 (53)의 분모에서 (R + Rc) = R, 즉 R >> Rc로 두고 x 1 과 u 0 에 대하여 다음 식들을 대입하여 유도될 수 있다는 것이다.
Figure pct00161
Figure pct00162
이 시점에서, 비선형 시스템의 선형 근사화의 상기 전달 함수가 제한조건 (59) 하에서 좌반면 영점을 가진다는 것을 보였다. 앞에서와 같이, x = 0에서 비선형 시스템의 선형 근사화의 전달 함수의 영점들은
Figure pct00163
= 0에서 비선형 시스템의 영점 동특성의 선형 근사화의 고유값들과 일치한다는 것을 알고 있다. 그러므로, 원래의 비선형 시스템 (50)은 점근 안정한 영점 동특성을 가진다.
상기 명제가 다시 사용되며, p(s)는 위의 식 (35)에서와 같고 폐루프 시스템은 식 (36)에서와 같다. 식 (52)에서 나타난 바와 같이, 입력 d는 단 한 번의 미분 후에 나타나므로 상대 차수는 다시 1이다. 이것은 본 발명이 오직 1개의 근을 가지는 1차 선형 시스템이라는 것을 의미하며, 따라서 본 발명은 새로운 좌표에서 다음 식과 같이 표현될 수 있다.
Figure pct00164
다항식 p(s)는 k > 0일 때 단순히 p(s) = s + k 이며, 따라서 분모는 이제 개방 좌반면에 실수 극점을 가진다.
상기 명제에 따르면, 다항식 p(s)의 근은 음의 실수부를 가지고, 위에서 나타난 바와 같이, 본 발명은 점근 안정한 영점 동특성을 가진다. 그러므로, 식 (37) 형태의 제어 법칙이 주어지면, 원래의 비선형 시스템 (50)은 국소적으로 점근 안정하다고 결론내릴 수 있다.
다음의 정리가 증명되었다.
정리 2: 점근 안정한 영점 동특성을 가지는 벅- 부스트 변환기( 리딩 -에지 변조를 이용한)에 대하여,
제한 조건
Figure pct00165
(60)
과 제어 법칙
Figure pct00166
(61)
을 만족하면,
v = 0인 비선형 시스템
Figure pct00167
(62)
은 각각의 평형점에서 점근 안정하며(특성 다항식 p(s)가 음의 실수부를 가지는 근을 가진다), 이는 원래의 비선형 시스템
Figure pct00168
(63)
이 0 ≤ d < 1일 때 집합
Figure pct00169
에 있는 각각의 평형점 (x 10 , x 20 )에서 국소적으로 점근 안정하다는 것을 의미한다.
(x 10 , x 20 )은 식 (51)을 통해 y 0 에 대응된다는 점을 기억하자.
정리 2는 국소적 점근 안정성을 가리킨다. 실제로, 기준 입력 y 0 는 이른바 "소프트-스타트" 동작 모드에서 램프 상승된다. 이 정리는 또한 원하는 동작점까지로 가는 길에서 시스템이 지나치는 각각의 동작점에서 국소적 점근 안정성을 보장한다.
본 발명의 바람직한 실시예들이 상세히 설명되었지만, 당해 기술 분야의 통상의 기술자들은 첨부된 특허청구범위에서 제시된 본 발명의 사상과 범위를 벗어남이 없이 다양한 수정들이 이루어질 수 있다는 것을 이해할 것이다.

Claims (24)

  1. PWM 변조기(modulator)/제어기(controller)를 사용하여 부스트 변환기(boost converter)를 제어하는 방법으로서,
    상기 PWM 변조기/제어기에서 상기 부스트 변환기의 출력으로부터 제1 전압을, 기준 전압 소스로부터 제2 전압을, 상기 부스트 변환기 내의 인덕터로부터 제1 전류를, 상기 부스트 변환기로 입력 전압을 제공하는 전압 소스로부터 제4 전압을 수신하는 단계와;
    상기 부스트 변환기의 출력으로부터의 상기 제1 전압과 상기 기준 전압 소스로부터의 상기 제2 전압 사이의 차이를 나타내는 제3 전압을 생성하는 단계와;
    상기 제3 전압을 비례 이득(proportional gain)으로 조정하는 단계와;
    상기 부스트 변환기의 출력으로부터의 상기 제1 전압, 상기 기준 전압 소스로부터의 상기 제2 전압, 상기 조정된 제3 전압, 상기 전압 소스 또는 상기 부스트 변환기의 입력으로부터의 상기 제4 전압, 및 상기 부스트 변환기 내의 상기 인덕터로부터의 상기 제1 전류를 기반으로 입력-출력 선형화를 이용한 리딩-에지 변조(leading-edge modulation)를 제공하는 제어 신호를 생성하는 단계와, 상기 제어 신호는

    에 의해 정의되는 듀티 사이클(duty cycle)을 가지며; 그리고
    상기 PWM 변조기/제어기에 의해 생성된 상기 제어 신호를 사용하여 상기 부스트 변환기를 제어하는 단계를 포함하는
    제어 방법.
  2. 제1항에 있어서,
    상기 듀티 사이클 d를 정의하는 식에서 k(y 0 - y)를
    Figure pct00171
    로 대체함으로써 비례(proportional, P) 제어기, 적분(integral, I) 제어기, 미분(derivative, D) 제어기, 또는 상기 3개의 제어기가 조합된 제어기로 상기 부스트 변환기를 제어하는 단계를 더 포함하며, k p , k i , 및 k d 는 상기 제어기의 비례 항, 적분 항, 및 미분 항의 이득들인
    제어 방법.
  3. 제1항에 있어서,
    상기 비선형 시스템의 상기 제어는 불안정할 수 없거나,
    상기 제어 신호는 1차 시스템을 사용하여 생성되거나, 또는
    상기 제어 신호는 안정화 이득(stabilizing gain), 원하는 출력 전압 또는 원하는 출력 궤적(output trajectory)과 독립적인
    제어 방법.
  4. 제1항의 방법에 따라 제어되는 부스트 변환기.
  5. PWM 변조기/제어기를 사용하여 벅-부스트 변환기(buck-boost converter)를 제어하는 방법으로서,
    상기 PWM 변조기/제어기에서 상기 벅-부스트 변환기의 출력으로부터 제1 전압을, 기준 전압 소스로부터 제2 전압을, 상기 벅-부스트 변환기 내의 인덕터로부터 제1 전류를, 상기 벅-부스트 변환기로 입력 전압을 제공하는 전압 소스로부터 제4 전압을 수신하는 단계와;
    상기 벅-부스트 변환기의 출력으로부터의 상기 제1 전압과 상기 기준 전압 소스로부터의 상기 제2 전압 사이의 차이를 나타내는 제3 전압을 생성하는 단계와;
    상기 제3 전압을 비례 이득으로 조정하는 단계와;
    상기 벅-부스트 변환기의 출력으로부터의 상기 제1 전압, 상기 기준 전압 소스로부터의 상기 제2 전압, 상기 조정된 제3 전압, 상기 전압 소스 또는 상기 벅-부스트 변환기의 입력으로부터의 상기 제4 전압, 및 상기 벅-부스트 변환기 내의 상기 인덕터로부터의 상기 제1 전류를 기반으로 입력-출력 선형화를 이용한 리딩-에지 변조를 제공하는 제어 신호를 생성하는 단계와, 상기 제어 신호는
    Figure pct00172

    에 의해 정의되는 듀티 사이클을 가지며; 그리고
    상기 PWM 변조기/제어기에 의해 생성된 상기 제어 신호를 사용하여 상기 벅-부스트 변환기를 제어하는 단계를 포함하는
    제어 방법.
  6. 제5항에 있어서,
    상기 듀티 사이클 d에 대한 식에서 k(y 0 - y)를
    Figure pct00173
    로 대체함으로써 비례(P) 제어기, 적분(I) 제어기, 미분(D) 제어기, 또는 상기 3개의 제어기가 조합된 제어기로 상기 벅-부스트 변환기를 제어하는 단계를 더 포함하며, k p , k i , 및 k d 는 상기 제어기의 비례 항, 적분 항, 및 미분 항의 이득들인
    제어 방법.
  7. 제5항에 있어서,
    상기 비선형 시스템의 상기 제어는 불안정할 수 없거나,
    상기 제어 신호는 1차 시스템을 사용하여 생성되거나, 또는
    상기 제어 신호는 안정화 이득, 원하는 출력 전압 또는 원하는 출력 궤적과 독립적인
    제어 방법.
  8. 제5항의 방법에 따라 제어되는 벅-부스트 변환기.
  9. 제어 신호를 부스트 변환기로 제공하는 하나 이상의 전기 회로들을 포함하며, 상기 제어 신호의 듀티 사이클은
    Figure pct00174

    으로서 정의되는
    장치.
  10. 제9항에 있어서,
    상기 하나 이상의 전기 회로들은
    상기 부스트 변환기로부터 출력 전압을 수신하는 제1 연결과;
    기준 전압을 수신하는 제2 연결과;
    상기 부스트 변환기로부터 인덕터 전류를 수신하는 제3 연결과;
    상기 부스트 변환기로부터 입력 전압을 수신하는 제4 연결과;
    상기 제어 신호를 출력하는 제5 연결과;
    상기 부스트 변환기의 출력으로부터의 상기 제1 전압과 상기 기준 전압 소스로부터의 상기 제2 전압 사이의 차이를 나타내는 제3 전압을 생성하도록 상기 제1 연결과 상기 제2 연결에 연결되는 합산 회로(summing circuit)와;
    상기 제3 전압을 비례 이득으로 조정하도록 상기 합산 회로에 연결되는 이득 회로와; 그리고
    상기 제1 전압, 상기 제2 전압, 상기 조정된 제3 전압, 상기 제4 전압, 및 상기 제1 전류를 기반으로 상기 제어 신호를 생성하도록 상기 이득 회로, 상기 제2 연결, 상기 제3 연결, 상기 제4 연결, 및 상기 제5 연결에 연결되는 변조 회로를 포함하는
    장치.
  11. 제9항에 있어서,
    상기 듀티 사이클 d에 대한 식에서 k(y 0 - y)를
    Figure pct00175
    로 대체함으로써 비례(P) 제어기, 적분(I) 제어기, 미분(D) 제어기, 또는 상기 3개의 제어기가 조합된 제어기를 더 포함하며, k p , k i , 및 k d 는 상기 제어기의 비례 항, 적분 항, 및 미분 항의 이득들인
    장치.
  12. 제어 신호를 벅-부스트 변환기로 제공하는 하나 이상의 전기 회로들을 포함하며, 상기 제어 신호의 듀티 사이클은
    Figure pct00176

    으로서 정의되는
    장치.
  13. 제12항에 있어서,
    상기 하나 이상의 전기 회로들은
    상기 벅-부스트 변환기로부터 출력 전압을 수신하는 제1 연결과;
    기준 전압을 수신하는 제2 연결과;
    상기 벅-부스트 변환기로부터 인덕터 전류를 수신하는 제3 연결과;
    전압 소스로부터 상기 벅-부스트 변환기로의 입력 전압을 수신하는 제4 연결과;
    제어 신호를 출력하는 제5 연결과;
    상기 벅-부스트 변환기의 출력으로부터의 상기 제1 전압과 상기 기준 전압 소스로부터의 상기 제2 전압 사이의 차이를 나타내는 제3 전압을 생성하도록 상기 제1 연결과 상기 제2 연결에 연결되는 합산 회로와;
    상기 제3 전압을 비례 이득으로 조정하도록 상기 합산 회로에 연결되는 이득 회로와; 그리고
    상기 제1 전압, 상기 제2 전압, 상기 조정된 제3 전압, 상기 제4 전압, 및 상기 제1 전류를 기반으로 상기 제어 신호를 생성하도록 상기 이득 회로, 상기 제2 연결, 상기 제3 연결, 상기 제4 연결, 및 상기 제5 연결에 연결되는 변조 회로를 포함하는
    장치.
  14. 제12항에 있어서,
    상기 듀티 사이클 d에서 k(y 0 - y)를
    Figure pct00177
    로 대체함으로써 비례(P) 제어기, 적분(I) 제어기, 미분(D) 제어기, 또는 상기 3개의 제어기가 조합된 제어기를 더 포함하며, k p , k i , 및 k d 는 상기 제어기의 비례 항, 적분 항, 및 미분 항의 이득들인
    장치.
  15. 부스트 변환기와, 상기 부스트 변환기는 상기 부스트 변환기의 출력에서 제1 전압을, 상기 부스트 변환기의 입력 또는 전압 소스에서 제4 전압을, 상기 부스트 변환기 내의 인덕터에서 제1 전류를 가지며;
    제2 전압을 가지는 기준 전압 소스와; 그리고
    PWM 변조기/제어기를 포함하며, 상기 PWM 변조기/제어기는
    상기 부스트 변환기의 출력으로부터의 상기 제1 전압과 상기 기준 전압 소스로부터의 상기 제2 전압 사이의 차이를 나타내는 제3 전압을 생성하도록 상기 부스트 변환기와 상기 기준 전압 소스에 연결되는 합산 회로와,
    상기 제3 전압을 비례 이득으로 조정하도록 상기 합산 회로에 연결되는 이득 회로와, 그리고
    상기 부스트 변환기를 제어하기 위한 제어 신호를 생성하도록 상기 이득 회로, 상기 부스트 변환기, 및 상기 기준 전압 소스에 연결되는 변조 회로를 포함하며, 상기 제어 신호는 상기 부스트 변환기의 출력으로부터의 상기 제1 전압, 상기 기준 전압 소스로부터의 상기 제2 전압, 상기 이득 회로로부터의 상기 조정된 제3 전압, 상기 전압 소스 또는 상기 부스트 변환기의 입력으로부터의 상기 제4 전압, 상기 부스트 변환기 내의 상기 인덕터로부터의 상기 제1 전류, 및 상기 기준 전류 소스로부터 상기 제2 전류를 기반으로 한 입력-출력 선형화를 이용한 리딩-에지 변조를 제공하며, 상기 제어 신호는
    Figure pct00178

    에 의해 정의되는
    시스템.
  16. 제15항에 있어서,
    상기 듀티 사이클 d에 대한 식에서 k(y 0 - y)를
    Figure pct00179
    로 대체함으로써 비례(P) 제어기, 적분(I) 제어기, 미분(D) 제어기, 또는 상기 3개의 제어기가 조합된 제어기를 더 포함하며, k p , k i , 및 k d 는 상기 제어기의 비례 항, 적분 항, 및 미분 항의 이득들인
    시스템.
  17. 제15항에 있어서,
    상기 기준 전압 소스는 상기 PWM 변조기/제어기로 통합되거나, 또는
    상기 PWM 변조기/제어기는 디지털 신호처리 프로세서(digital signal processor) 또는 종래의 전기 회로들을 사용하여 구현되는
    시스템.
  18. 벅-부스트 변환기와, 상기 벅-부스트 변환기는 상기 벅-부스트 변환기의 출력에서 제1 전압을, 상기 벅-부스트 변환기의 입력 또는 전압 소스에서 제4 전압을, 상기 벅-부스트 변환기 내의 인덕터에서 제1 전류를 가지며;
    제2 전압을 가지는 기준 전압 소스와; 그리고
    PWM 변조기/제어기를 포함하며, 상기 PWM 변조기/제어기는
    상기 벅-부스트 변환기의 출력으로부터의 상기 제1 전압과 상기 기준 전압 소스로부터의 상기 제2 전압 사이의 차이를 나타내는 제3 전압을 생성하도록 상기 벅-부스트 변환기와 상기 기준 전압 소스에 연결되는 합산 회로와,
    상기 제3 전압을 비례 이득으로 조정하도록 상기 합산 회로에 연결되는 이득 회로와, 그리고
    상기 벅-부스트 변환기를 제어하기 위한 제어 신호를 생성하도록 상기 이득 회로, 상기 벅-부스트 변환기, 및 상기 기준 전압 소스에 연결되는 변조 회로를 포함하며, 상기 제어 신호는 상기 벅-부스트 변환기의 출력으로부터의 상기 제1 전압, 상기 기준 전압 소스로부터의 상기 제2 전압, 상기 이득 회로로부터의 상기 조정된 제3 전압, 상기 전압 소스 또는 상기 벅-부스트 변환기의 입력으로부터의 상기 제4 전압, 및 상기 벅-부스트 변환기 내의 상기 인덕터로부터의 상기 제1 전류를 기반으로 한 입력-출력 선형화를 이용한 리딩-에지 변조를 제공하며, 상기 제어 신호는
    Figure pct00180

    에 의해 정의되는
    시스템.
  19. 제18항에 있어서,
    상기 듀티 사이클 d에서 k(y 0 - y)를
    Figure pct00181
    로 대체함으로써 비례(P) 제어기, 적분(I) 제어기, 미분(D) 제어기, 또는 상기 3개의 제어기가 조합된 제어기를 더 포함하며, k p , k i , 및 k d 는 상기 제어기의 비례 항, 적분 항, 및 미분 항의 이득들인
    시스템.
  20. 제18항에 있어서,
    상기 기준 전압 소스는 상기 PWM 변조기/제어기로 통합되거나, 또는
    상기 PWM 변조기/제어기는 디지털 신호처리 프로세서, FPGA 또는 종래의 전기 회로들을 사용하여 구현되는
    시스템.
  21. 디지털 신호처리 프로세서 또는 FPGA와, 상기 디지털 신호처리 프로세서 또는 상기 FPGA는
    부스트 변환기의 출력으로부터 제1 전압을 수신하는 제1 연결과,
    기준 전압 소스로부터 제2 전압을 수신하는 제2 연결과,
    상기 부스트 변환기 내의 인덕터로부터 제1 전류를 수신하는 제3 연결과,
    전압 소스 또는 상기 부스트 변환기의 입력으로부터 제4 전압을 수신하는 제4 연결과,
    제어 신호를 상기 부스트 변환기로 출력하는 제5 연결과,
    상기 부스트 변환기의 출력으로부터의 상기 제1 전압과 상기 기준 전압 소스로부터 상기 제2 전압 사이의 차이를 나타내는 제3 전압을 생성하도록 상기 제1 연결과 상기 제2 연결에 연결되는 합산 회로와,
    상기 제3 전압을 비례 이득으로 조정하도록 상기 합산 회로에 연결되는 이득 회로와,
    상기 부스트 변환기의 출력으로부터의 상기 제1 전압, 상기 기준 전압 소스로부터의 상기 제2 전압, 상기 이득 회로로부터의 상기 조정된 제3 전압, 상기 전압 소스 또는 상기 부스트 변환기의 입력으로부터의 상기 제4 전압, 및 상기 부스트 변환기 내의 상기 인덕터로부터의 상기 제1 전류를 기반으로 입력-출력 선형화를 이용한 리딩-에지 변조를 제공하는 상기 제어 신호를 생성하도록 상기 이득 회로, 상기 제1 연결, 상기 제2 연결, 상기 제3 연결, 상기 제4 연결, 및 상기 제5 연결에 연결되는 PWM 변조 회로를 포함하며, 상기 제어 신호는
    Figure pct00182

    에 의해 정의되며; 그리고
    상기 PWM 변조 부스트 변환기를 제어하도록 상기 디지털 신호처리 프로세서 또는 상기 FPGA를 프로그램하기 위한 컴퓨터 판독 가능한 매체 상에 담긴 컴퓨터 프로그램을 포함하는
    PWM 변조 부스트 변환기용 키트(kit).
  22. 제21항에 있어서,
    상기 컴퓨터 프로그램은 하나 이상의 설계 툴(design tool)들을 더 포함하는
    PWM 변조 부스트 변환기용 키트.
  23. 디지털 신호처리 프로세서 또는 FPGA와, 상기 디지털 신호처리 프로세서 또는 상기 FPGA는
    벅-부스트 변환기의 출력으로부터 제1 전압을 수신하는 제1 연결과,
    기준 전압 소스로부터 제2 전압을 수신하는 제2 연결과,
    상기 벅-부스트 변환기 내의 인덕터로부터 제1 전류를 수신하는 제3 연결과,
    전압 소스 또는 상기 벅-부스트 변환기의 입력으로부터 제4 전압을 수신하는 제4 연결과,
    제어 신호를 상기 벅-부스트 변환기로 출력하는 제5 연결과,
    상기 벅-부스트 변환기의 출력으로부터의 상기 제1 전압과 상기 기준 전압 소스로부터의 상기 제2 전압 사이의 차이를 나타내는 제3 전압을 생성하도록 상기 제1 연결과 상기 제2 연결에 연결되는 합산 회로와,
    상기 제3 전압을 비례 이득으로 조정하도록 상기 합산 회로에 연결되는 이득 회로와,
    상기 벅-부스트 변환기의 출력으로부터의 상기 제1 전압, 상기 기준 전압 소스로부터의 상기 제2 전압, 상기 이득 회로로부터의 상기 조정된 제3 전압, 상기 전압 소스 또는 상기 벅-부스트 변환기의 입력으로부터의 상기 제4 전압, 및 상기 벅-부스트 변환기 내의 상기 인덕터로부터의 상기 제1 전류를 기반으로 입력-출력 선형화를 이용한 리딩-에지 변조를 제공하는 상기 제어 신호를 생성하도록 상기 이득 회로, 상기 제1 연결, 상기 제2 연결, 상기 제3 연결, 상기 제4 연결, 및 상기 제5 연결에 연결되는 PWM 변조 회로를 포함하며, 상기 제어 신호는
    Figure pct00183

    에 의해 정의되며; 그리고
    상기 PWM 변조 벅-부스트 변환기를 제어하도록 상기 디지털 신호처리 프로세서 또는 상기 FPGA를 프로그램하기 위한 컴퓨터 판독 가능한 매체 상에 담긴 컴퓨터 프로그램을 포함하는
    PWM 변조 벅-부스트 변환기용 키트.
  24. 제23항에 있어서,
    상기 컴퓨터 프로그램은 하나 이상의 설계 툴들을 포함하는
    PWM 변조 벅-부스트 변환기용 키트.
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