KR20120032793A - 반도체 칩 패키지 - Google Patents

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Abstract

반도체 칩 패키지 구조가 제공된다. 본 발명의 일 실시예에 따른 반도체 칩 패키지는, 기판, 기판의 일면 상에 실장된 반도체 칩, 기판의 타면 상에 형성된 복수의 전극 패드, 및 복수의 전극 패드 중 제1 전극 패드의 일부 및 제2 전극 패드의 일부와 오버랩된 정전기 방전 보호 패드를 포함한다.

Description

반도체 칩 패키지{Semiconductor chip package}
본 발명은 반도체 칩 패키지에 관한 것으로, 더욱 구체적으로 스마트 카드용 반도체 칩 패키지에 관한 것이다.
반도체 칩 패키지는 다기능화, 고용량화 및 소형화 요구를 만족시키는 방향으로 개발되고 있다. 최근, 데이터의 기밀성을 유지하면서 휴대하기 편한 스마트 카드가 이용되고 있으며, 이러한 스마트 카드의 어셈블리에 적용하기 위한 스마트 카드용 반도체 칩 패키지가 생산되고 있다.
스마트 카드 또는 집적 회로(IC: Integrated Circuit) 카드는 마이크로프로세서(microprocessor) 휴대 수단으로 이용되고 있다. 스마트 카드는 집적 회로가 삽입된 카드를 바람직하게 의미하는 데, 집적 회로 프로세서와 소용량의 메모리(memory), 및 인터페이스 카드(interface card) 등을 포함하여 구성되고 있다.
일반적으로 스마트 카드에 삽입되는 스마트 카드 모듈은 반도체 칩이 실장되는 기판을 포함하고 있으며, 기판의 일 면에는 반도체 칩 등이 실장되고, 반대 면에는 전극 패드 들이 형성될 수 있다. 기판 상에 형성된 전극 패드는 반도체 칩과 전기적으로 연결될 수 있다.
그런데, 이렇게 전기적으로 연결된 다수의 전극 패드 중 어느 하나에 상대적으로 높은 강도의 정전기가 인가되는 경우, 반도체 칩의 내부 회로가 손상되거나 칩의 성능이 저하되는 등의 문제점을 야기하였다.
본 발명이 해결하려는 과제는, 신뢰성이 향상되고 공정 수율을 향상시킬 수 있는 반도체 칩 패키지를 제공하는 것이다.
본 발명이 해결하고자 하는 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 칩 패키지는, 기판, 상기 기판의 일면 상에 실장된 반도체 칩, 상기 기판의 타면 상에 형성된 복수의 전극 패드, 및 상기 복수의 전극 패드 중 제1 전극 패드의 일부 및 제2 전극 패드의 일부와 오버랩된 정전기 방전 보호 패드를 포함한다.
상기 과제를 해결하기 위한 본 발명의 일 실시예에 따른 반도체 칩 패키지는, 기판, 상기 기판의 일면 상에 실장된 반도체 칩, 상기 기판의 타면 상에 형성된 복수의 전극 패드, 및 상기 복수의 전극 패드 중 제1 전극 패드의 일부 및 제2 전극 패드의 일부와 직접 접촉하는 정전기 방전 보호 패드를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 칩 패키지의 구조를 설명하기 위한 배면도이다.
도 2는 본 발명의 일 실시예에 따른 반도체 칩 패키지의 구조를 설명하기 위한 상면도이다.
도 3은 도 2의 A-A' 선을 따라 절단한 단면도이다.
도 4는 본 발명의 다른 실시예에 따른 반도체 칩 패키지의 구조를 설명하기 위한 배면도이다.
도 5는 본 발명의 다른 실시예에 따른 반도체 칩 패키지의 구조를 설명하기 위한 상면도이다.
도 6은 도 5의 B-B' 선을 따라 절단한 단면도이다.
도 7은 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지의 구조를 설명하기 위한 배면도이다.
도 8은 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지의 구조를 설명하기 위한 배면도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
하나의 소자(elements)가 다른 소자와 "접속된(connected to)" 또는 "커플링된(coupled to)" 이라고 지칭되는 것은, 다른 소자와 직접 연결 또는 커플링된 경우 또는 중간에 다른 소자를 개재한 경우를 모두 포함한다. 반면, 하나의 소자가 다른 소자와 "직접 접속된(directly connected to)" 또는 "직접 커플링된(directly coupled to)"으로 지칭되는 것은 중간에 다른 소자를 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 소자, 구성요소 및/또는 섹션들을 서술하기 위해서 사용되나, 이들 소자, 구성요소 및/또는 섹션들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 소자, 구성요소 또는 섹션들을 다른 소자, 구성요소 또는 섹션들과 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 소자, 제1 구성요소 또는 제1 섹션은 본 발명의 기술적 사상 내에서 제2 소자, 제2 구성요소 또는 제2 섹션일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
이하에서 설명하는 본 발명의 실시예들에 따른 반도체 칩 패키지는 스마트 카드 몸체에 실장되는 스마트 카드 모듈에 실장될 수 있다. 다시 말하면, 본 발명의 실시예들에 따른 반도체 칩 패키지는 스마트 카드용으로 사용되는 것을 포함한다.
이하, 도 1 내지 도 3을 참고하여, 본 발명의 일 실시예에 따른 반도체 칩 패키지를 설명한다. 도 1은 본 발명의 일 실시예에 따른 반도체 칩 패키지의 구조를 설명하기 위한 배면도이다. 도 2는 본 발명의 일 실시예에 따른 반도체 칩 패키지의 구조를 설명하기 위한 상면도이다. 도 3은 도 2의 A-A' 선을 따라 절단한 단면도이다.
도 1 내지 도 3에 도시된 바와 같이, 본 발명의 일 실시예에 따른 반도체 칩 패키지는 기판(100), 반도체 칩(310), 복수의 전극 패드(210, 220, 230), 정전기 방전 보호 패드(250)를 포함한다.
기판(100)은 예를 들어, 절연 기판일 수 있다. 몇몇 다른 실시예에서, 기판(100)은 인쇄 회로 기판일 수 있다. 또한, 기판(100)은 일면 및 타면을 포함할 수 있다. 기판(100)의 일면 상에는 반도체 칩(310)이 실장되고, 기판(100)의 타면 상에는 복수의 전극 패드(210, 220, 230)가 형성된다. 복수의 전극 패드(210, 220, 230)는 제1 전극 패드(210)와 제2 전극 패드(220)를 포함하며, 정전기 방전 보호 패드(250)는 제1 전극 패드(210)의 일부 및 제2 전극 패드(220)의 일부와 오버랩된다.
이 때, 도 1에 도시된 바와 같이, 정전기 방전 보호 패드(250)는 기판(100)의 타면 상에 배치되어, 제1 전극 패드(210) 및 제2 전극 패드(220)와 직접 접촉할 수 있다.
복수의 전극 패드(210, 220, 230)는 기판(100)의 타면 상에 배치된다. 또한, 복수의 전극 패드(210, 220, 230)는 제1 전극 패드(210), 제2 전극 패드(220) 및 제3 전극 패드(230)를 포함할 수 있다. 예를 들어, 제1 전극 패드(210)는 접지 전압이 인가되는 접지 전극 패드이고, 제2 전극 패드(220)는 비연결 패드(non connected pad; NC pad)일 수 있다. 제3 전극 패드(230)들도 각 패드에 대응되는 적정 전압이 인가될 수 있다. 다시 말하면, 복수의 전극 패드(210, 220, 230)는 외부로부터 신호, 예를 들어 전압을 인가받고, 반도체 칩(310)으로 상기 신호들을 전달하는 역할을 할 수 있다.
이 때, 제1 전극 패드(210)와 제2 전극 패드(220)는 정전기 방전 보호 패드(250)와 오버랩 또는 접촉하되, 제3 전극 패드(230)는 정전기 방전 보호 패드(250)와 오버랩되지도 접촉하지도 않는다.
도면에 도시된 바와 같이, 제1 전극 패드(210)는 반도체 칩(310)이 실장될 반도체 칩 실장 영역(240)을 포함할 수 있다. 나머지 전극 패드들, 예를 들어 제2 전극 패드(220) 및 제3 전극 패드(230)들은 제1 전극 패드(210)와 인접하여 배치될 수 있다. 복수의 전극 패드(210, 220, 230)는 분리 영역(215)에 의해 서로 이격배치될 수 있다.
정전기 방전 보호 패드(250)는 제1 전극 패드(210)의 일부와 제2 전극 패드(220)의 일부와 오버랩된다. 이 때, 정전기 방전 보호 패드(250)는 반도체 칩(310)이 실장되는 반도체 칩 실장 영역(240)과는 오버랩되지 않도록 형성하여, 반도체 칩(310)이 기판(100) 상에 안정적으로 실장되도록 할 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 칩 패키지에서, 정전기 방전 보호 패드(250)는 기판(100)의 타면 상에 배치되어, 제1 전극 패드(210)와 제2 전극 패드(220)의 위에 형성될 수 있다. 상술한 바와 같이, 기판(100)의 일면 상에는 반도체 칩(310)이 실장되고, 기판(100)의 타면 상에는 복수의 전극 패드(210, 220, 230)가 형성된다. 따라서, 정전기 방전 보호 패드(250)가 기판(100)의 타면 상에 배치된다는 것은, 기판(100)의 하면 상에 제1 전극 패드(210)와 제2 전극 패드(220)가 형성되고, 제1 전극 패드(210)와 제2 전극 패드(220)의 하면 상에 정전기 방전 보호 패드(250)가 형성될 수 있다. 이에 대한 구체적인 설명은 도 3과 함께 후술한다.
또한, 정전기 방전 보호 패드(250)는 전압 감응성 물질(voltage sensitive material)을 포함할 수 있다. 여기서, 전압 감응성 물질은 평상시에는 절연성을 가지다가, 정전기 방전이 인가되면 도전성으로 변환되는 물질을 의미할 수 있다. 전압 감응성 물질은 예를 들어, 수지(resin)와 금속성 입자를 포함할 수 있다. 더욱 구체적으로, 수지는 에폭시, 우레탄, 아크릴 및 실리콘 중 적어도 하나를 포함할 수 있고, 금속성 입자는 니켈, 실리콘, 및 알루미늄 중 적어도 하나를 포함할 수 있다. 상술한 물질들은 예시적으로 나열한 것일 뿐이며, 이에 한정되지 않고 본 발명이 속하는 기술분야에서 용이하게 적용할 수 있는 다양한 물질을 적용할 수 있음은 물론이다.
정전기 방전 보호 패드(250)를 전압 감응성 물질을 이용하여 형성할 경우, 정전기 방전이 인가되면 정전기 방전 보호 패드(250)는 도전성으로 전환될 수 있다. 따라서, 반도체 칩(310)의 내부로 정전기가 유입되면 정전기 방전 보호 패드(250)에 의해 제1 전극 패드(210)와 제2 전극 패드(220)가 전기적으로 연결될 수 있다.
상술한 바와 같이, 제1 전극 패드(210)가 접지 전극 패드인 경우, 내부로 유입된 정전기가 정전기 방전 보호 패드(250)를 통해 제1 전극 패드(210)로 통과될 수 있다. 이에 따라, 상대적으로 높은 전압의 정전기가 유입되더라도 반도체 칩(310)의 손상 또는 성능 저하 등의 열화를 방지할 수 있다.
이 때, 정전기 방전 보호 패드(250)는 기판(100) 상에 반도체 칩(310)을 접착 시킨 후, 와이어 본딩을 진행하기 전에 제1 전극 패드(210) 및 제2 전극 패드(220) 상에 예를 들어, 스크린 프린팅(screen printing) 공정을 이용하여 형성할 수 있다. 또는, 와이어 본딩을 진행한 후, 몰딩 공정을 진행하기 전에 폿팅(potting) 공정을 진행하여 형성할 수도 있다.
또한, 도 2에 도시된 바와 같이, 기판(100)은 기판(100)을 관통하여 복수의 전극 패드(210, 220, 230)와 반도체 칩(310)의 전기적 연결 공간을 제공하는 복수의 연결 비아(112, 122, 132)와, 반도체 칩 실장 영역(240)을 제공하는 칩 실장 트렌치(142)를 포함할 수 있다. 기판(100)의 복수의 연결 비아(112, 122, 132)에 의해 복수의 전극 패드(210, 220, 230)가 일부 노출되고, 각 연결 비아(112, 122, 132)에 의해 노출된 복수의 전극 패드(210, 220, 230)는 본딩 와이어(320) 및 칩 패드(315)를 통해 반도체 칩(310)과 전기적으로 연결될 수 있다.
도 3을 참조하면, 반도체 칩(310) 및 본딩 와이어(320)를 덮도록 기판(100) 상에 봉지제가 형성될 수 있다. 예를 들어, 봉지제(350)는 우수한 기계적 성능과 안정된 역학적 지지를 실현하기 위해 에폭시 몰딩 컴파운드(Epoxy Molding Compound; EMC)를 포함할 수 있다.
요컨대, 본 발명의 일 실시예에 따른 반도체 칩 패키지는, 도 3에 도시된 바와 같이, 기판(100)의 일면 상에 실장된 반도체 칩(310)과, 기판(100)의 타면 상에 형성된 복수의 전극 패드(210, 220, 230)와, 복수의 전극 패드(210, 220, 230) 중 제1 전극 패드(210)의 일부 및 제2 전극 패드(220)의 일부와 오버랩된 정전기 방전 보호 패드(250)를 포함하되, 정전기 방전 보호 패드(250)는 기판(100) 타면의 제1 전극 패드(210) 및 제2 전극 패드(220) 상에 형성될 수 있다.
정전기 방전 보호 패드(250)는 전압 감응성 물질을 포함할 수 있고, 정전기가 유입되면 정전기 방전 보호 패드(250)가 도전성을 가지게 되어 제1 전극 패드(210)와 제2 전극 패드(220)를 전기적으로 연결할 수 있다. 제1 전극 패드(210)가 접지 전극 패드일 경우, 유입된 정전기는 정전기 방전 보호 패드(250)를 통해 접지 전극 패드로 우회(bypass)하게 된다. 이에 따라, 정전기 유입에 따른 반도체 칩의 손상을 방지할 수 있으므로, 반도체 칩 패키지의 신뢰성을 향상시키고, 공정 수율을 증가시킬 수 있다.
이하, 도 4 내지 도 6을 참고하여, 본 발명의 다른 실시예에 따른 반도체 칩 패키지를 설명한다. 도 4는 본 발명의 다른 실시예에 따른 반도체 칩 패키지의 구조를 설명하기 위한 배면도이다. 도 5는 본 발명의 다른 실시예에 따른 반도체 칩 패키지의 구조를 설명하기 위한 상면도이다. 도 6은 도 5의 B-B' 선을 따라 절단한 단면도이다.
본 발명의 다른 실시예에 따른 반도체 칩 패키지는 정전기 방전 보호 패드(340)가 기판(100)의 일면 상에 배치된다는 점에서 상술한 본 발명의 일 실시예에 따른 반도체 칩 패키지와 구별된다. 설명의 편의를 위해, 상술한 바와 실질적으로 동일한 구성 요소에 대한 구체적인 설명은 생략하거나 간략화한다.
도 4 내지 도 6을 참조하면, 기판(100)의 일면 상에는 반도체 칩(310)이 실장되고, 기판(100)의 타면 상에는 복수의 전극 패드(210, 220, 230)가 형성된다. 마찬가지로, 정전기 방전 보호 패드(340)는 제1 전극 패드(210)의 일부와 제2 전극 패드(220)의 일부와 오버랩되되, 기판(100)의 일면 상에 형성된다.
상술한 바와 같이, 기판(100)은 기판(100)을 관통하여 복수의 전극 패드(210, 220, 230)를 노출시키는 복수의 연결 비아(112, 122, 132)를 포함하고, 노출된 복수의 전극 패드(210, 220, 230)는 본딩 와이어(320) 및 칩 패드(315)에 의해 반도체 칩(310)과 전기적으로 연결될 수 있다. 또한, 기판(100)은 제1 전극 패드(210)에 대하여 반도체 칩(310)이 실장되는 반도체 칩 실장 영역(도 1의 240 참고)에 대응하는 영역을 노출시키는 칩 실장 트렌치(142)를 포함할 수 있다. 다시 말하면, 기판(100)은 복수의 연결 비아(112, 122, 132)와, 칩 실장 트렌치(142)를 포함할 수 있으며, 복수의 연결 비아(112, 122, 132)를 통해 복수의 전극 패드(210, 220, 230)가 노출되고, 칩 실장 트렌치(142)에 의해 반도체 칩 실장 영역(240)을 포함하는 제1 전극 패드(210)가 노출될 수 있다.
나아가, 도 5 및 도 6에 도시된 바와 같이, 정전기 방전 보호 패드(340)는 제2 전극 패드(220)에 대응하는 연결 비아(122)와, 칩 실장 트렌치(142)의 일부를 매립하여 형성될 수 있다. 다른 관점으로 말하면, 기판(100)의 상면 상에 정전기 방전 보호 패드(340)를 형성하되, 연결 비아(122)와 칩 실장 트렌치(142)의 일부와 오버랩되도록 형성할 수 있다. 이에 따라, 정전기 방전 보호 패드(340)는 제2 연결 비아(122)를 통해 제2 전극 패드(220)와 직접 접하고, 칩 실장 트렌치(142)를 통해 제1 전극 패드(210)와 직접 접할 수 있다.
다시 말하면, 정전기 방전 보호 패드(340)는 기판(100)의 상면 상에 형성되고, 제2 연결 비아(122) 및 칩 실장 트렌치(142)를 통해서 각각 제2 전극 패드(220) 및 제1 전극 패드(210)와 직접 접할 수 있다. 상술한 바와 같이, 정전기 방전 보호 패드(340)는 정전기 방전이 인가될 때 도전성으로 변환되는 전압 감응성 물질을 포함하므로, 정전기 방전 보호 패드(340)에 정전기가 인가되면 정전기 방전 보호 패드(340)에 의해 제1 전극 패드(210) 및 제2 전극 패드(220)가 전기적으로 연결될 수 있다. 이에 따라, 정전기 유입으로 인한 반도체 칩(310)의 손상을 방지할 수 있다.
마찬가지로, 정전기 방전 보호 패드(340)는 기판(100) 상에 반도체 칩(310)을 접착 시킨 후, 와이어 본딩을 진행하기 전에 기판(100)의 상면 상에 제2 연결 비아(122) 및 칩 실장 트렌치(142)의 일부를 매립하도록 예를 들어, 스크린 프린팅(screen printing) 공정을 이용하여 형성할 수 있다. 또는, 와이어 본딩을 진행한 후, 몰딩 공정을 진행하기 전에 폿팅(potting) 공정을 진행하여 형성할 수도 있다.
요컨대, 본 발명의 다른 실시예에 따른 반도체 칩 패키지는, 도 6에 도시된 바와 같이, 기판(100)의 일면 상에 실장된 반도체 칩(310)과, 기판(100)의 타면 상에 형성된 복수의 전극 패드(210, 220, 230)와, 복수의 전극 패드(210, 220, 230) 중 제1 전극 패드(210)의 일부 및 제2 전극 패드(220)의 일부와 오버랩된 정전기 방전 보호 패드(340)를 포함하되, 정전기 방전 보호 패드(340)는 기판(100) 일면 상에 형성되어 제2 연결 비아(122)와 칩 실장 트렌치(142)의 일부를 매립하여 형성될 수 있다.
또한, 정전기 방전 보호 패드(340)는 전압 감응성 물질을 포함할 수 있고, 정전기가 유입되면 정전기 방전 보호 패드(340)가 도전성을 가지게 되어 제1 전극 패드(210)와 제2 전극 패드(220)를 전기적으로 연결할 수 있다. 제1 전극 패드(210)가 접지 전극 패드일 경우, 유입된 정전기는 정전기 방전 보호 패드(340)를 통해 접지 전극 패드로 우회(bypass)하게 된다. 이에 따라, 정전기 유입에 따른 반도체 칩의 손상을 방지할 수 있으므로, 반도체 칩 패키지의 신뢰성을 향상시키고, 공정 수율을 증가시킬 수 있다.
이하, 도 7을 참고하여, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지를 설명한다. 도 7은 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지 구조를 설명하기 위한 배면도이다.
본 발명의 또 다른 실시예에 따른 반도체 칩 패키지는 제3 전극 패드(232a, 232b)를 포함하되, 제3 전극 패드(232a, 232b)의 면적이 제1 전극 패드(210) 및 제2 전극 패드(222)보다 작다는 점에서 상술한 본 발명의 실시예들과 구별된다. 설명의 편의를 위해, 상술한 바와 실질적으로 동일한 구성 요소에 대한 구체적인 설명은 생략하거나 간략화한다.
도 7에 도시된 바와 같이, 복수의 전극 패드(210, 222, 232a, 232b)는 정전기 방전 보호 패드(250)와 오버랩되지 않는 제3 전극 패드(232a, 232b)를 포함할 수 있다. 이 때, 제1 전극 패드(210)는 제1 면적을, 제2 전극 패드(222)는 제2 면적을 제3 전극 패드(232a, 232b)는 제3 면적을 가지고, 제3 전극 패드(232a, 232b)의 제3 면적은 제1 전극 패드(210)의 제1 면적 및 제2 전극 패드(222)의 제2 면적보다 작게 형성될 수 있다.
더욱 구체적으로, 제1 전극 패드(210)가 접지 전극 패드일 경우, 복수의 전극 패드(210, 222, 232a, 232b) 중에서 가장 넓은 면적을 가질 수 있다. 도면에 도시된 바와 같이, 제2 전극 패드(222)의 면적은 제3 전극 패드(232a, 232b)보다 큰 면적을 가질 수 있다. 다시 말하면, 제1 전극 패드(210)가 접지 전극 패드일 경우, 제1 전극 패드(210)의 제1 면적이 가장 크고, 정전기 방전 보호 패드(250)가 오버랩된 제2 전극 패드(222)의 제2 면적은 제1 면적보다는 작되, 정전기 방전 보호 패드(250)가 오버랩되지 않은 제3 전극 패드(232a, 232b)보다는 크게 형성될 수 있다.
제2 면적이 제3 면적보다 클 경우, 반도체 칩 패키지 내부로 정전기가 유입되는 경우, 제2 전극 패드(222)로 정전기 방전이 유도될 수 있기 때문이다. 이에 따라, 정전기 방전 보호 패드(250)가 도전성으로 전환되어 제1 전극 패드(210)와 제2 전극 패드(222)가 전기적으로 연결되고, 접지 전극 패드인 제1 전극 패드(210)로 정전기 방전이 우회될 수 있다.
따라서, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지에 의하면, 정전기 방전 보호 패드(250)와 오버랩 또는 접촉하는 제2 전극 패드(222)가, 정전기 방전 보호 패드(250)와 오버랩 또는 접촉하지 않는 제3 전극 패드(232a, 232b)보다 큰 면적을 가지도록 형성하여, 반도체 칩 패키지 내부로 유입되는 정전기가 제3 전극 패드(232a, 232b)가 아닌 제2 전극 패드(222)로 유도되록할 수 있다. 이에 따라, 정전기 방전 보호 패드(250)로 정전기 방전이 안정적으로 우회되도록 하여, 반도체 칩의 손상을 더욱 효율적으로 방지하여 반도체 칩 패키지의 신뢰성을 향상시키고, 수율을 훨씬 증가시킬 수 있다.
이하, 도 8을 참고하여, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지를 설명한다. 도 8은 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지 구조를 설명하기 위한 배면도이다.
본 발명의 또 다른 실시예에 따른 반도체 칩 패키지는 제3 전극 패드(230)를 더 포함하되, 제3 전극 패드(230)는 제2 전극 패드(220)보다 제1 전극 패드(210)로부터 이격된다는 점에서 상술한 본 발명의 실시예들과 구별된다. 설명의 편의를 위해, 상술한 바와 실질적으로 동일한 구성 요소에 대한 구체적인 설명은 생략하거나 간략화한다.
도 8에 도시된 바와 같이, 복수의 전극 패드(210, 223, 233a, 233b)는 정전기 방전 보호 패드(250)와 오버랩되지 않는 제3 전극 패드(233a, 233b)를 포함할 수 있다. 이 때, 제1 전극 패드(210)와 제2 전극 패드(223)는 제1 거리(Dn)를 가지고, 제1 전극 패드(210)와 제3 전극 패드(233a, 233b)는 제2 거리(Da, Db)를 가질 수 있으며, 제1 거리(Dn)는 제2 거리(Da, Db)보다 작을 수 있다.
더욱 구체적으로, 제1 전극 패드(210)가 접지 전극 패드일 경우, 제2 전극 패드(223)는 제1 전극 패드(210)에 가장 인접하도록 형성할 수 있다. 다시 말하면, 제1 전극 패드(210)가 접지 전극 패드일 경우, 정전기 방전 보호 패드(250)가 오버랩된 제2 전극 패드(223)가 제1 전극 패드(210)와 가장 인접하여 배치될 수 있다. 이에 반하여, 정전기 방전 보호 패드(250)가 오버랩되지 않은 제3 전극 패드(233a, 233b)는 제2 전극 패드(223)보다 제1 전극 패드(210)로부터 이격되어 배치될 수 있다.
예를 들어, 도 8에 도시된 바와 같이, 제1 전극 패드(210)와 제2 전극 패드(223)의 분리 영역(215)의 제1 거리(Dn)보다 제1 전극 패드(210)와 제3 전극 패드(233a, 233b)의 분리 영역(217)의 제2 거리(Da, Db)를 크게 형성하여, 제1 전극 패드(210)로부터 제3 전극 패드(233a, 233b)를 상대적으로 이격시킬 수 있다. 도면에서는 복수 개의 제3 전극 패드(233a, 233b)가 제1 전극 패드(210)와 동일한 거리로 이격된 경우를 도시하였으나, 제1 거리(Dn)보다 크다면 서로 다른 거리를 가지도록 이격시킬 수 있다.
제1 거리(Dn)가 제2 거리(Da, Db)보다 작을 경우, 반도체 칩 패키지 내부로 정전기가 유입되는 경우, 제2 전극 패드(223)로 정전기 방전이 유도될 수 있다. 이에 따라, 정전기 방전 보호 패드(250)가 도전성으로 전환되어 제1 전극 패드(210)와 제2 전극 패드(223)가 전기적으로 연결되고, 접지 전극 패드인 제1 전극 패드(210)로 정전기 방전이 우회될 수 있다.
따라서, 본 발명의 또 다른 실시예에 따른 반도체 칩 패키지에 의하면, 정전기 방전 보호 패드(250)와 오버랩 또는 접촉하는 제2 전극 패드(223)가, 정전기 방전 보호 패드(250)와 오버랩 또는 접촉하지 않는 제3 전극 패드(233a, 233b)보다 접지 전극 패드인 제1 전극 패드(210)에 인접하도록 형성하여, 반도체 칩 패키지 내부로 유입되는 정전기가 제3 전극 패드(233a, 233b)가 아닌 제2 전극 패드(223)로 유도되록할 수 있다. 이에 따라, 정전기 방전 보호 패드(250)로 정전기 방전이 안정적으로 우회되도록 하여, 반도체 칩의 손상을 더욱 효율적으로 방지하여 반도체 칩 패키지의 신뢰성을 향상시키고, 수율을 훨씬 증가시킬 수 있다.
도 9는 본 발명의 일 실시예에 따른 스마트 카드(500)의 일 예를 보여주는 개략도이다.
도 9를 참조하면, 제어기(510)와 메모리(520)는 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들어, 제어기(510)의 명령에 따라서, 메모리(520)와 제어기(510)는 데이터를 주고받을 수 있다. 스마트 카드(500)는 비접촉식 또는 접촉식 방법으로 외부 장치와 통신하여 메모리(520)에 데이터를 저장하거나 또는 메모리(520)로부터 데이터를 외부 장치로 출력할 수 있다. 예를 들어, 메모리(520)는 도 6의 반도체 모듈(300)로 구성될 수 있다.
이러한 스마트 카드(500)는 데이터 저장 매체로 이용되는 메모리 카드 또는 정보 입출력이 가능한 신용 카드 등에 이용될 수 있다. 예를 들어, 메모리 카드는 멀티미디어 카드(multi media card; MMC) 또는 보안 디지털(secure digital card; SD) 카드를 포함할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 기판 112, 122, 132: 연결 비아
142: 칩 실장 트렌치 210: 제1 전극 패드
215: 제1 분리 영역 217: 제2 분리 영역
220, 222, 223: 제2 전극 패드
230, 232a, 232b, 233a, 233b: 제3 전극 패드
240: 칩 실장 영역 250, 340: 정전기 방전 보호 패드
310: 반도체 칩 315: 칩 패드
320: 본딩 와이어 350: 봉지제

Claims (10)

  1. 기판;
    상기 기판의 일면 상에 실장된 반도체 칩;
    상기 기판의 타면 상에 형성된 복수의 전극 패드; 및
    상기 복수의 전극 패드 중 제1 전극 패드의 일부 및 제2 전극 패드의 일부와 오버랩된 정전기 방전 보호 패드를 포함하는 반도체 칩 패키지.
  2. 제1 항에 있어서,
    상기 제1 전극 패드는 접지 전극 패드이고,
    상기 제2 전극 패드는 비연결 패드(NC pad)인 반도체 칩 패키지.
  3. 제1 항에 있어서, 상기 정전기 방전 보호 패드는,
    정전기 방전이 인가될 때 절연성에서 도전성으로 변환되는 전압 감응성 물질을 포함하는 반도체 칩 패키지.
  4. 제1 항에 있어서, 상기 정전기 방지 보호 패드는,
    상기 기판의 일면 상에 배치되어 상기 제1 전극 패드의 일부 및 상기 제2 전극 패드의 일부와 직접 접촉하는 반도체 칩 패키지.
  5. 제1 항에 있어서, 상기 정전기 방지 보호 패드는,
    상기 기판의 타면 상에 배치되어 상기 제1 전극 패드의 일부 및 상기 제2 전극 패드의 일부와 직접 접촉하는 반도체 칩 패키지.
  6. 제1 항에 있어서,
    상기 복수의 전극 패드는 상기 정전기 방전 보호 패드와 오버랩되지 않는 제3 전극 패드를 더 포함하되,
    상기 제1 내지 제3 전극 패드는 각각 제1 내지 제3 면적을 가지고,
    상기 제3 전극 패드의 상기 제3 면적은,
    상기 제1 및 제2 전극 패드의 상기 제1 및 제2 면적보다 작은 반도체 칩 패키지.
  7. 제1 항에 있어서,
    상기 복수의 전극 패드는 상기 정전기 방전 보호 패드와 오버랩되지 않는 제3 전극 패드를 더 포함하고,
    상기 제1 전극 패드는 접지 전극 패드일 때,
    상기 제1 전극 패드와 상기 제2 전극 패드는 제1 거리를 가지고,
    상기 제1 전극 패드와 상기 제3 전극 패드는 제2 거리를 가지되,
    상기 제1 거리는 상기 제2 거리보다 작은 반도체 칩 패키지.
  8. 기판;
    상기 기판의 일면 상에 실장된 반도체 칩;
    상기 기판의 타면 상에 형성된 복수의 전극 패드; 및
    상기 복수의 전극 패드 중 제1 전극 패드의 일부 및 제2 전극 패드의 일부와 직접 접촉하는 정전기 방전 보호 패드를 포함하는 반도체 칩 패키지.
  9. 제8 항에 있어서,
    상기 제1 전극 패드는 접지 전극 패드이고,
    상기 제2 전극 패드는 비연결 패드(NC pad)인 반도체 칩 패키지.
  10. 제8 항에 있어서,
    상기 정전기 방전 보호 패드는,
    정전기 방전이 인가될 때 절연성에서 도전성으로 변환되는 전압 감응성 물질을 포함하는 반도체 칩 패키지.
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