KR20120031682A - 반도체 패키지 및 그 제조 방법 - Google Patents

반도체 패키지 및 그 제조 방법 Download PDF

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Abstract

반도체 패키지 및 그 제조 방법이 제공된다. 상기 반도체 패키지는, 제1 도전층을 포함하는 리드 프레임 패드부와, 상기 리드프레임 패드부와 이격되고 상기 제1 도전층과 동일 레벨의 제2 도전층 상에 형성된 제3 도전층을 포함하는 리드를 포함하는 리드 프레임과 상기 리드프레임 패드부상에 배치된 반도체 칩과 상기 반도체 칩과 상기 리드를 전기적으로 연결하는 연결 부재 및 상기 리드프레임, 상기 반도체 칩 및 상기 연결 부재를 충진하는 몰딩 부재로서, 상기 몰딩 부재 하부가 상기 원소재 하면 아래로 돌출된 몰딩 부재를 포함한다.

Description

반도체 패키지 및 그 제조 방법{Semiconductor package and manufacturing method thereof}
본 발명은 반도체 패키지 및 그 제조 방법에 관한 것이며, 특히 리드프레임 패드와 리드를 에칭으로 형성하는 에칭 타입(etching type)의 반도체 패키지 및 그 제조 방법에 관한 것이다.
다중 배열 리드프레임(multi-row L/F)의 경우, 기능부인 land와 pad를 도금으로 형성하는 빌드업(build up) 타입과 에칭으로 형성하는 에칭(etching) 타입으로 구분할 수 있다. 이 중, 에칭(etching) 타입은 기존의 L/F용 원소재에 일반적인 L/F용 표면처리인 Ag, PPF등으로 도금을 하기에 빌드업(build up) 타입에 비해서 구현이 쉬어 보다 널리 사용되고 있다.
본 발명이 해결하고자 하는 기술적 과제는 에칭 공정의 신뢰성을 향상시킨 반도체 패키지를 제공하는 것이다.
본 발명의 다른 기술적 과제는 에칭 공정의 신뢰성을 향상시킨 반도체 패키지의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제들로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해 될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 반도체 패키지는, 제1 도전층을 포함하는 리드 프레임 패드부와, 상기 리드프레임 패드부와 이격되고 상기 제1 도전층과 동일 레벨의 제2 도전층 상에 형성된 제3 도전층을 포함하는 리드를 포함하는 리드 프레임과 상기 리드프레임 패드부상에 배치된 반도체 칩과 상기 반도체 칩과 상기 리드를 전기적으로 연결하는 연결 부재 및 상기 리드프레임, 상기 반도체 칩 및 상기 연결 부재를 충진하는 몰딩 부재로서, 상기 몰딩 부재 하부가 상기 원소재 하면 아래로 돌출된 몰딩 부재를 포함한다.
상기 다른 기술적 과제를 달성하기 위한 본 발명의 일 태양에 따른 반도체 패키지의 제조방법은, 제1 도전층을 포함하는 리드 프레임 패드부와, 상기 리드프레임 패드부와 이격되고 상기 제1 도전층과 동일 레벨의 제2 도전층 상에 형성된 제3 도전층을 포함하는 리드를 포함하는 리드 프레임을 형성하고, 상기 리드프레임 패드부상에 반도체 칩을 배치하고, 상기 반도체 칩과 상기 리드를 연결 부재를 이용하여 전기적으로 연결하고, 상기 리드프레임, 상기 반도체 칩 및 상기 연결 부재를 충진하는 몰딩 부재로서, 상기 몰딩 부재 하부가 상기 원소재 하면 아래로 돌출되는 공정을 가진다.
상기와 같은 본 발명에 따르면, 에칭 공정의 신뢰성을 향상시킨 반도체 패키지 및 그 제조 방법을 제공하는 효과가 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 3은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 흐름도이다.
도 4 내지 도 10은 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단면도들이다.
도 11은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법의 흐름도이다.
도 12 및 도 13은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시 예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 게시되는 실시 예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예들은 본 발명의 게시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
소자(elements) 또는 층이 다른 소자 또는 층"위(on)"로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. "및/또는"는 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "포함하는(comprising)"은 언급된 구성요소 외에 하나 이상의 다른 구성요소의 존재 또는 추가를 배제하지 않는다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
공간적으로 상대적인 용어인 "아래(below)", "아래(beneath)", "하부(lower)", "위(above)", "상부(upper)" 등은 도면에 도시되어 있는 바와 같이 하나의 구성 요소와 다른 구성 요소들과의 상관관계를 용이하게 기술하기 위해 사용될 수 있다. 공간적으로 상대적인 용어는 도면에 도시되어 있는 방향에 더하여 사용시 또는 동작시 구성요소들의 서로 다른 방향을 포함하는 용어로 이해되어야 한다. 예를 들면, 도면에 도시되어 있는 구성요소를 뒤집을 경우, 다른 구성요소의 "아래(below)"또는 "아래(beneath)"로 기술된 구성요소는 다른 구성요소의 "위(above)"에 놓여질 수 있다. 따라서, 예시적인 용어인 "아래"는 아래와 위의 방향을 모두 포함할 수 있다. 구성요소는 다른 방향으로도 배향될 수 있고, 이에 따라 공간적으로 상대적인 용어들은 배향에 따라 해석될 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 반도체 패키지는, 원소재(200), 리드프레임, 반도체 칩(900), 연결 부재(700), 몰딩 부재(800)를 포함한다.
원소재(200)는 원소재(200) 상부가 하프 에칭되어 몰딩 부재(800) 자리가 형성되며, 하부는 백 에칭되어, 원소재(200)가 몰딩 부재(800) 사이로 함몰된 형상을 취한다. 또한 하프 에칭된 일부 원소재 상부는 리드프레임 패드부(500)가 되고, 리드프레임 패드부(500)에 해당되는 원소재와 이격된 원소재 상에 형성된 도금층이 리드(600)가 된다. 재료로는 예를 들어, 구리(Cu)가 사용되며, 구리(Cu) 이외에도 니켈(Ni), 알루미늄(Al), 또는 이들의 합금을 포함하는 균일한 조성의 재료가 이용될 수 있다.
리드프레임은 서로 이격되어 배치되는 리드프레임 패드부(500)와 리드(600)를 포함한다.
리드프레임 패드부(500)는 제 1 도전층(원소재)인 하프 에칭된 일부 원소재(200)를 포함하며, 원소재(200) 상부에 mesh 처리로써, 리드프레임 패드부(500) 표면을 형성할 수 도 있다. 이 상면에 반도체 칩(900)이 배치 된다.
리드(600)는 제 1 도전층(원소재)인 리드프레임 패드부(500)와 이격된 제 2 도전층(원소재) 상에 형성된 제 3 도전층(선택적 도금층)을 포함한다. 리드(600)는 예를 들어, Ag, PPF(Ni합금/Pd합금/Au합금) 등의 물질을 사용하여 선택적 도금을 하여 형성된다. 또한, 리드(600)는 반도체 칩(900)과 연결 부재(700)로 전기적 연결이 된다.
반도체 칩(900)은 전기 전도도가 부도체보다는 높고 금속과 같은 전도체보다는 낮은 반도체로 구성된 집적 회로이다. 또한, 반도체 칩(900)은 얇은 실리콘 웨이퍼 위에 트렌지스터, 저항 콘덴서 등의 각종 소자를 집적하여 만든다.
연결 부재(700)는 반도체 칩(900)과 리드(600)를 전기적으로 연결한다. 연결 부재(700)는 도시된 것과 같이, 와이어 본딩(wire bonding)일 수 있으며, 예를 들어, 금(Au)을 소재로 할 수 있다.
몰딩 부재(800)는 리드프레임, 반도체 칩(900) 및 연결 부재(700)를 충진하며, 예를 들어, EMC(Epoxy Molding Compound)를 사용한다. 몰딩 부재(800)가 형성되면, 반도체 칩(900)과 리드프레임이 일체화된 반도체 패키지(100)를 구성하게 된다. 한편, 몰딩 부재(800)는 수지(resin), PI(Polyimide) 필름용 모노머(monomer), BGA(Ball Grid Array)용 PSR(Photo Solder Resist)일 수도 있다.
도 2는 본 발명의 다른 실시예에 따른 반도체 패키지를 설명하기 위한 단면도이다. 설명의 편의상, 도 1과 다른 내용에 대해서만 설명한다.
도 2를 참조하면, 본 발명의 다른 실시예에 따른 반도체 패키지는, 원소재(200), 리드프레임, 반도체 칩(900), 연결 부재(700), 몰딩 부재(800)를 포함한다.
원소재(200)는 원소재(200) 상부가 하프 에칭되어 몰딩 부재(800) 자리가 형성되며, 하부는 백 에칭되어, 연마된 몰딩 부재(800) 하면과 원소재(200) 하면이 동일 평면상에 위치하게 된다.
몰딩 부재(800)는 원소재(200) 백 에칭으로, 원소재(200) 외부로 돌출된 형상을 취하게 되는 데, 백 에칭 공정 이 후, 몰딩 부재(800)를 연마하여 원소재(200) 하면과 연마된 몰딩 부재(800) 하면이 동일 평면상에 위치하도록 한다.
이하에서, 도 3 내지 도 10를 이용하여, 도 1 에 도시된 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하도록 한다.
도 3는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법의 흐름도이다. 도 4 내지 도 10는 본 발명의 일 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단면도들이다.
도 3 및 도 4를 참조하면, 원소재(200)를 하프 에칭하여 몰딩 부재(800)가 충진될 공간을 형성한다(S100). 여기서, 하프 에칭이란 에칭될 소재가 관통될 때까지 에칭을 하는 것이 아닌, 소재의 일정 깊이까지만 에칭하여 소재의 두께를 얇게 하는 것이다.
구체적으로, 원소재(200)는 예를 들어, 구리(Cu)가 사용되며, 구리(Cu) 이외에도 니켈(Ni), 알루미늄(Al), 또는 이들의 합금을 포함하는 균일한 조성의 재료가 이용될 수 있다. 이 때, 하프 에칭의 깊이는 10㎛이상 원소재(200) 두께의 80%까지 실시할 수 있다. 한편, 하프 에칭을 실시하는 이유는 해당 공간에 절연성 물질을 충진 하기 위함이다. 결과적으로, 하프 에칭의 깊이가 리드프레임의 두께가 되기도 한다. 통상적으로 사용되는 기판의 최소두께는 10㎛이기 때문에 에칭 깊이의 최소값을 10㎛로 한 것이며, 에칭 깊이가 원소재(200) 두께의 80%가 넘게 되면, 원소재(200)의 변형이 쉽게 일어나기 때문에, 에칭 깊이의 최대값을 원소재(200) 두께의 80%로 설정한 것이다. 또한, 하프 에칭을 통하여 리드프레임의 두께 조절이 가능하므로, 반도체 패키지(100)의 두께를 50%이상 낮출 수 도 있다.
도 3 및 도 5를 참조하면, 하프 에칭한 원소재(200) 양면에 포토레지스트(300)를 도포한다(S200).
구체적으로, 하프 에칭한 원소재(200) 양면에 포토레지스트(300)를 도포한다. 이렇게 원소재(200) 양면에 포토레지스트(300)를 도포하는 이유는 원소재(200) 하면의 도금을 방지하기 위함이다. 도금 공정에서 원소재(200) 하면이 도금이 될 경우, 원소재(200)가 백 에칭이 되지 않는 문제점이 있다. 또한, 원소재 하면에 선택적 도금층이 형성되었을 때, 선택적 도금층의 간격이 서로 다를 경우, 백 에칭 과정에서, 동일 시간에 동일한 에칭 깊이를 구현해야 하는데, 이 경우, 도금층 사이의 간격에 차이가 있으면, 에칭 깊이의 차이가 발생한다. 이러한 에칭 깊이의 차이가 발생하는 경우, 부분적으로 에칭이 안되거나, 에칭이 너무 많이 되어 도금층의 하부가 다 에칭이 되는 경우도 발생할 수 있다. 부분적으로 에칭이 안되는 경우, 제 1, 2 도전층인 원소재(200)가 남게 되어, 리드프레임 간에 절연 불량이 일어날 수 있다. 또한, 에칭시 에칭용액에 의한 도금층의 손상을 막기위해 알칼리 에칭을 사용해야 하는데, 이러한 알칼리 에칭용액의 특성을 유지하기 위한 비용이 비싸며, 에칭 팩터(에칭시 가로 세로의 비)가 낮아 옆면으로의 에칭(도금층의 돌출)이 발생할 수 도 있다. 따라서, 포토레지스트(300)를 도포함으로써, 원소재(200) 하부에 도금층 생성을 막을 수 있고, 이 결과 리드간의 절연 불량이나 측면으로의 에칭(도금층의 돌출)을 막을 수 있다.
도 3 및 도 6을 참조하면, 포토리소그래피 공정인, 노광/현상을 이용하여 리드(600)가 형성될 공간을 확보하기 위한 패터닝을 실시한다(S300).
구체적으로, 원소재(200) 상면에 도포된 포토레지스트(300)에 대해 포토리소그래피 공정으로 도금을 위한 패턴이 형성된다. 마스크를 이용하여 선택적으로 빛을 조사하는 노광공정, 다음에 현상액을 이용하여 빛을 받은 부분의 포토레지스트(300)를 제거하여 패턴을 형성시키는 현상공정을 거처, 제 2 도전층상에 리드(600) 형성을 위한 도금층 영역을 확보한다.
도 3 및 도 7을 참조하면, 선택적 도금(350) 및 잔여 포토레지스트(300) 제거로 리드프레임을 형성한다(S400,S500).
구체적으로, 포토리소그래피 공정으로 포토레지스트(300)가 선택적으로 제거된 제 2 도전층인 원소재(200) 상부에 예를 들어, Ag, PPF(Ni합금/Pd합금/Au합금) 등을 사용하여 선택적 도금(350)을 통해 제 3 도전층인 리드(600)를 형성하고, 포토레지스트(300)가 제거되지 않은 부분인 제 1 도전층은 도금이 되지 않아, 원소재(200)에 남아있는 포토레지스트(300)를 제거하면 도금되지 않은 원소재(200)가 남아있는 부분인 제 1 도전층은 리드프레임 패드부(500)가 된다. 여기서, 리드프레임 패드부(500)의 면적을 확보하기 위해, 리드프레임 패드부(500) 상부에 mesh 처리로써, 리드프레임 패드부(500) 표면을 형성할 수 도 있다.
도 3 및 도 8을 참조하면, 반도체 칩(900)을 패키징하고, 몰딩 부재를 형성한다(S600).
구체적으로, 리드프레임 패드부(500)에 반도체 칩(900)을 배치하고, 리드(600)와 반도체 칩(900)을 연결 부재(700)로 전기적 연결하며, 몰딩 부재(800)로 리드프레임을 충진한다. 반도체 칩(900)은 리드프레임 패드부(500) 상에 점착 특성이 양호한 다이 접착제를 부착시켜 접착층을 형성하고, 그 위에 반도체 칩(900)을 탑재함으로써 견고한 위치고정을 이룰 수 있다. 이 후, 반도체 칩(900)과 리드(600)를 연결 부재(700)에 의하여 전기적으로 연결한다. 이때, 반도체 칩(900)의 전극단자와 리드(600)의 선단을 상호 전기적으로 연결하는 와이어-본딩(wire-bonding)이 수행될 수 있다. 보다 구체적으로, 와이어-본딩에서는 예를 들어, 금(Au) 성분으로 된 연결 부재(700)인 금속 세선의 일단을 반도체 칩(900)의 상면으로 노출된 전극단자에 대해 접합시킬 수 있다. 또한, 반도체 칩(900)의 전극단자로부터 연장되는 연결 부재(700)인 금속 세선의 타단을 리드(600)의 선단에 대해 접합시킬 수 있다. 이에 따라, 반도체 칩(900)과 리드프레임 간에 전기신호의 인터커넥션(interconnection)을 형성하게 된다. 이때, 도금층인 리드(600)는 금속 세선의 단부와 열융착부를 형성하며 신뢰성 높은 접점을 형성하도록 한다. 충진과정은 반도체 칩(900)과 연결 부재(700)를 충진하여 몰딩 부재(800)를 형성할 수 있다. 이 충진 과정에서는, 반도체 칩(900)이 탑재된 리드프레임을 수지 성형용 금형 내에 수납시킨 후, 예를 들어, EMC(Epoxy Molding Compound)를 주입하고 적정 고온에서 경화를 진행시키게 된다. 이때, 하프 에칭된 부분에 성형 수지(MC)의 유입으로 도시된 바와 같은 몰딩 부재(800)가 형성되며 반도체 칩(900)과 리드프레임은 일체화된 반도체 패키지(100)를 구성하게 된다. 한편, 몰딩 부재(800)는 수지(resin), PI(Polyimide) 필름용 모노머(monomer), BGA(Ball Grid Array)용 PSR(Photo Solder Resist)일 수도 있다.
도 3 및 도 1을 참조하면, 원소재(200)를 백 에칭하여, 몰딩 부재(800)가 밖으로 돌출되도록 한다(S700).
구체적으로, 원소재(200) 전부를 에칭하는 것이 아니라, 원소재(200) 일부인 하부를 백 에칭한다. 백 에칭시, 원소재(200) 하부에 선택적 도금이 되어 있는 경우에는, 도금층 손상을 방지하기 위해, 알칼리 에칭 용액을 사용해야 하지만, 본 발명의 경우에는 원소재(200) 하부에 도금층이 형성되어 있지 않아, 에칭 용액으로는 기존의 통상적인 산성 에칭 용액을 사용할 수 있다. 그 결과, 비용을 절감할 수 있으며, 원소재 측면으로의 에칭(도금층의 돌출)을 막을 수 있다. 이러한 원소재(200) 백 에칭으로, 몰딩 부재(800)가 원소재 밖으로 돌출된다.
도 3, 도 9 및 도 10을 참조하면, 표면 실장시, 돌출된 몰딩 부재(800) 사이에 있는 원소재(200) 하면에 솔더 볼(1100)을 접착하여 실장한다(S800).
구체적으로, 백 에칭을 통하여, 원소재(200)가 에칭되어 몰딩 부재(800)가 밖으로 노출되고, 그 결과 몰딩 부재(800) 사이의 원소재(200) 하면에 솔더 볼(1100)을 접착하여, 반도체 패키지(100)를 PCB 등 기판(1300)에 접착시킨다. 솔더 볼(1100)의 사용은 가공비가 솔더 페이스트(1000)에 비해 높지만, 솔더 조인트의 신뢰성이 높은 장점이 있다.
이하에서, 도 11 내지 도 13를 이용하여, 도 2 에 도시된 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하도록 한다.
도 11은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법의 흐름도이다. 도 12 및 도 13은 본 발명의 다른 실시예에 따른 반도체 패키지의 제조 방법을 설명하기 위한 중간 단면도들이다. 앞서 설명한 내용은 설명의 편의를 위해, 간략하게 설명한다.
도 11을 참조하면, 원소재(200)를 하프 에칭하여 몰딩 부재(800)가 충진될 공간을 형성한다(S100). 하프 에칭한 원소재(200) 양면에 포토레지스트(300)를 도포한다(S200). 포토리소그래피 공정인, 노광/현상을 이용하여 리드(600)가 형성될 공간을 확보하기 위한 패터닝을 실시한다(S300). 선택적 도금 공정으로 리드(600)를 형성하고, 도금이 되지 않은 부분은 리드프레임 패드부(500)가 된다(S400). 리드프레임을 형성한 후, 원소재(200)에 남아 있는 포토레지스트(300)를 제거한다(S500). 리드프레임 패드부(500)에 반도체 칩(900)을 배치하고, 리드(600)와 이 반도체 칩(900)을 연결 부재(700)를 이용하여 전기적으로 연결한 후, 몰딩 부재(800)로 리드프레임을 충진한다(S600). 원소재(200)를 백 에칭하여, 몰딩 부재(800)가 밖으로 돌출되도록 한다(S700).
도 11 및 도 2를 참조하면, 돌출된 몰딩 부재(800)를 연마하여, 원소재(200) 하면과 몰딩 부재(800) 하면이 동일 평명상에 위차하도록 한다(S900).
구체적으로, 원소재(200)가 백 에칭되어, 몰딩 부재(800)가 원소재(200) 외부로 돌출된 후, 돌출된 몰딩 부재(800)를 연마하여, 원소재(200) 하면과 몰딩 부재(800) 하면이 동일 평면상에 위치한다.
도 11 내지 도 13을 참조하면, 표면 실장시, 원소재(200) 하면에 솔더 페이스트(1000)를 접착하여 반도체 패키지(100)와 기판을 실장한다(S950).
구체적으로, 원소재(200) 하면의 백 에칭의 결과로 몰딩 부재(800)가 밖으로 돌출된 경우, 이 돌출된 몰딩 부재(800)를 연마하여, 에칭된 원소재(200) 하면과 연마된 몰딩 부재(800)의 하면이 동일 평면상에 위치한다. 이 몰딩 부재(800)를 연마한 반도체 패키지(100)를 표면 실장시, 원소재(200) 하면에 솔더 페이스트(1000)를 접착시켜, 표면 실장을 한다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체 패키지 200: 원소재
300: 포토레지스트 350: 선택적 도금층
400: 하프 에칭 부분 500: 리드프레임 패드부
600: 리드 700: 연결부재
800: 몰딩 부재 900: 반도체 칩
1000: 솔더 페이스트 1100: 솔더 볼
1300: 기판

Claims (9)

  1. 제1 도전층을 포함하는 리드 프레임 패드부와, 상기 리드프레임 패드부와 이격되고 상기 제1 도전층과 동일 레벨의 제2 도전층 상에 형성된 제3 도전층을 포함하는 리드를 포함하는 리드 프레임;
    상기 리드프레임 패드부상에 배치된 반도체 칩;
    상기 반도체 칩과 상기 리드를 전기적으로 연결하는 연결 부재; 및
    상기 리드프레임, 상기 반도체 칩 및 상기 연결 부재를 충진하는 몰딩 부재로서, 상기 몰딩 부재 하부가 상기 원소재 하면 아래로 돌출된 몰딩 부재를 포함하는 반도체 패키지.
  2. 제 1항에 있어서,
    상기 몰딩 부재 사이에 함몰된 상기 원소재 하면과 접착하도록 형성된 솔더 볼을 더 포함하는 반도체 패키지.
  3. 제 1항에 있어서,
    상기 돌출된 몰딩 부재를 연마하여, 상기 몰딩 부재 하면과 상기 원소재 하면이 동일 평면상에 위치한 반도체 패키지.
  4. 제 3항에 있어서,
    상기 원소재 하면과 접착하도록 형성된 솔더 페이스트를 더 포함하는 반도체 패키지.
  5. 제1 도전층을 포함하는 리드 프레임 패드부와, 상기 리드프레임 패드부와 이격되고 상기 제1 도전층과 동일 레벨의 제2 도전층 상에 형성된 제3 도전층을 포함하는 리드를 포함하는 리드 프레임을 형성하고,
    상기 리드프레임 패드부상에 반도체 칩을 배치하고,
    상기 반도체 칩과 상기 리드를 연결 부재를 이용하여 전기적으로 연결하고,
    상기 리드프레임, 상기 반도체 칩 및 상기 연결 부재를 충진하는 몰딩 부재로서, 상기 몰딩 부재 하부가 상기 원소재 하면 아래로 돌출된 반도체 패키지 제조 방법.
  6. 제 5항에 있어서,
    상기 리드프레임을 형성하는 것은,
    원소재 상면을 하프 에칭하고,
    에칭한 상기 원소재 상면과 하면에 포토 레지스트를 도포하고, 상기 원소재 상면에 도금을 위한 패턴을 형성하고,
    선택적 도금으로 상기 리드를 형성하고, 비도금이 된 상기 원소재 상부는 상기 리드프레임 패드부를 형성한 후,
    상기 포토 레지스트를 제거하는 반도체 패키지 제조 방법.
  7. 제 6항에 있어서,
    상기 몰딩 부재 사이에 함몰된 상기 원소재 하면과 접촉하도록 형성된 솔더 볼을 더 포함하는 반도체 패키지 제조 방법.
  8. 제 5항 또는 제 6항에 있어서,
    상기 돌출된 몰딩 부재를 연마하여, 상기 몰딩 부재 하면과 상기 원소재 하면이 동일 평면상에 위치한 반도체 패키지 제조 방법.
  9. 제 8항에 있어서,
    상기 원소재 하면과 접착하도록 형성된 솔더 페이스트를 더 포함하는 반도체 패키지 제조 방법.
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