KR20120025777A - 디블록킹 필터 및 이를 포함하는 영상 표시 장치 - Google Patents

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Abstract

디블록킹 필터는 해상도 확장부, 에지 필터링부 및 해상도 축소부를 포함한다. 해상도 확장부는 외부로부터 수신되는 입력 영상 데이터의 해상도를 증가시켜 제1 영상 데이터를 생성한다. 에지 필터링부는 외부로부터 수신되는 블록 크기 정보에 기초하여 제1 영상 데이터의 블록 에지(block edge)에 대해 블러링(blurring)을 수행하여 제2 영상 데이터를 생성한다. 해상도 축소부는 제2 영상 데이터의 해상도를 입력 영상 데이터의 해상도와 동일한 해상도로 감소시켜 출력 영상 데이터를 생성한다. 디블록킹 필터는 블록화 현상 및 컬러 밴딩을 효과적으로 줄일 수 있다.

Description

디블록킹 필터 및 이를 포함하는 영상 표시 장치{DEBLOCKING FILTER AND DISPLAY DEVICE HAVING THE SAME}
본 발명은 디블록킹 필터(deblocking filter)에 관한 것으로, 보다 상세하게는 블록화 현상(blocking artifacts) 및 컬러 밴딩(color banding)을 줄일 수 있는 디블록킹 필터 및 이를 포함하는 영상 표시 장치에 관한 것이다.
대부분의 영상 처리 시스템들은 표준화된 비디오 코덱(Video Codec)으로 압축된 영상 데이터들을 이용한다. 일반적으로 사용되는 비디오 코덱으로는 국제전기통신연합(ITU: International Telecommunication Union)에서 권고하는 H.261, H.262, H.263 등과 동화상 전문가 그룹(MPEG: Motion Picture Experts Group)에서 권고하는 앰팩-1(MPEG-1), 앰팩-2(MPEG-2), 앰팩-4(MPEG-4) 등이 있다. 최근에는 국제전기통신연합 및 동화상 전문가 그룹이 공동으로 결성한 조인트 비디오 팀(JVT: Joint Video Team)에 의해 개발되어 표준화된 H.264/AVC가 널리 사용되고 있다.
이러한 비디오 코딩 표준들에 따르면 영상 데이터는 블록 단위로 인코딩(encoding)된 후 다시 상기 블록 단위로 디코딩(decoding)되므로, 복원된 영상의 블록들의 경계 지점에서 영상 데이터의 불연속이 발생하게 된다. 따라서 블록 단위로 화면에 차이가 생기는 블록화 현상(blocking artifacts) 및 색상의 미세한 변화를 자연스럽게 처리할 수 없어 화면상의 색상 변화가 띠 모양으로 보이는 컬러 밴딩(color banding) 현상이 발생하는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명의 일 목적은 블록화 현상(blocking artifacts) 및 컬러 밴딩(color banding)을 효과적으로 줄일 수 있는 디블록킹 필터(deblocking filter)를 제공하는 것이다.
본 발명의 다른 목적은 상기 디블록킹 필터를 포함하는 영상 표시 장치를 제공하는 것이다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 디블록킹 필터는, 해상도 확장부, 에지 필터링부 및 해상도 축소부를 포함한다. 해상도 확장부는 외부로부터 수신되는 입력 영상 데이터의 해상도를 증가시켜 제1 영상 데이터를 생성한다. 에지 필터링부는 외부로부터 수신되는 블록 크기 정보에 기초하여 상기 제1 영상 데이터의 블록 에지(block edge)에 대해 블러링(blurring)을 수행하여 제2 영상 데이터를 생성한다. 해상도 축소부는 상기 제2 영상 데이터의 해상도를 상기 입력 영상 데이터의 해상도와 동일한 해상도로 감소시켜 출력 영상 데이터를 생성한다.
일 실시예에서, 상기 해상도 확장부는 상기 입력 영상 데이터에 대해 좌측 쉬프트 연산을 수행하는 쉬프트 레지스터부를 포함할 수 있다.
일 실시예에서, 상기 해상도 확장부는 상기 입력 영상 데이터에 2n(n은 양의 정수)을 곱하는 곱셈부를 포함할 수 있다.
일 실시예에서, 상기 해상도 축소부는 상기 제2 영상 데이터에 대해 우측 쉬프트 연산을 수행하는 쉬프트 레지스터부를 포함할 수 있다.
일 실시예에서, 상기 해상도 축소부는 상기 제2 영상 데이터를 2n(n은 양의 정수)로 나누는 나눗셈부를 포함할 수 있다.
일 실시예에서, 상기 해상도 축소부는 상기 제2 영상 데이터에 대해 디더링(dithering)을 수행하는 디더링부를 포함할 수 있다.
일 실시예에서, 상기 입력 영상 데이터는 휘도를 나타내는 Y신호와 색차를 나타내는 U신호 및 V신호를 포함하고, 상기 Y신호, 상기 U신호 및 상기 V신호의 해상도는 각각 m비트(m은 양의 정수)일 수 있다.
상기 해상도 확장부는 상기 입력 영상 데이터에 포함되는 상기 Y신호, 상기 U신호 및 상기 V신호의 해상도를 각각 (m+n)비트(n은 양의 정수)로 증가시켜 Y1신호, U1신호 및 V1신호를 생성하고, 상기 제1 영상 데이터는 상기 Y1신호, 상기 U1신호 및 상기 V1신호를 포함할 수 있다.
상기 에지 필터링부는 상기 제1 영상 데이터에 포함되는 상기 Y1신호, 상기 U1신호 및 상기 V1신호의 블록 에지에 대해 각각 블러링을 수행하여 Y2신호, U2신호 및 V2신호를 생성하고, 상기 제2 영상 데이터는 상기 Y2신호, 상기 U2신호 및 상기 V2신호를 포함하고, 상기 해상도 축소부는 상기 제2 영상 데이터에 포함되는 상기 Y2신호, 상기 U2신호 및 상기 V2신호의 해상도를 각각 m비트로 감소시켜 Y3신호, U3신호 및 V3신호를 생성하고, 상기 출력 영상 데이터는 상기 Y3신호, 상기 U3신호 및 상기 V3신호를 포함할 수 있다.
상술한 본 발명의 일 목적을 달성하기 위하여, 본 발명의 일 실시예에 따른 영상 표시 장치는, 영상 디코딩부, 디블록킹 필터 및 디스플레이 유닛을 포함한다. 영상 디코딩부는 압축 영상 데이터를 디코딩(decoding)하여 픽셀들 각각의 화소 정보를 나타내는 입력 영상 데이터 및 상기 압축 영상 데이터의 코딩 단위를 나타내는 블록 크기 정보를 제공한다. 디블록킹 필터는 상기 블록 크기 정보에 기초하여 상기 입력 영상 데이터의 블록 에지(block edge)를 필터링하여 출력 영상 데이터를 생성한다. 디스플레이 유닛은 상기 출력 영상 데이터에 기초하여 영상을 표시한다. 디블록킹 필터는 상기 입력 영상 데이터의 해상도를 증가시켜 제1 영상 데이터를 생성하는 해상도 확장부, 상기 블록 크기 정보에 기초하여 상기 제1 영상 데이터의 블록 에지에 대해 블러링(blurring)을 수행하여 제2 영상 데이터를 생성하는 에지 필터링(edge filtering)부 및 상기 제2 영상 데이터의 해상도를 상기 입력 영상 데이터의 해상도와 동일한 해상도로 감소시켜 상기 출력 영상 데이터를 생성하는 해상도 축소부를 포함한다.
본 발명의 실시예들에 따른 디블록킹 필터는 에지 필터링을 수행하기 이전에 영상 데이터의 해상도를 증가시키고, 해상도가 증가된 영상 데이터를 사용하여 에지 필터링을 수행함으로써 영상 데이터의 휘도 및 색차의 변화를 자연스럽게 표현할 수 있어 블록화 현상 및 컬러 밴딩을 효과적으로 줄일 수 있다.
본 발명의 실시예들에 따른 영상 표시 장치는 영상 데이터의 해상도를 증가시킨 이후에 에지 필터링을 수행하는 디블록킹 필터를 포함함으로써 디스플레이 유닛에 표시되는 영상에 발생하는 블록화 현상 및 컬러 밴딩을 효과적으로 줄일 수 있다.
도 1은 본 발명의 일 실시예에 따른 디블록킹 필터(deblocking filter)를 나타내는 블록도이다.
도 2는 도 1의 디블록킹 필터에 포함되는 해상도 확장부의 일 예를 나타내는 블록도이다.
도 3은 도 2의 해상도 확장부에 포함되는 제1 쉬프트 레지스터의 일 예를 나타내는 회로도이다.
도 4는 도 2의 해상도 확장부에 포함되는 제1 쉬프트 레지스터의 다른 예를 나타내는 회로도이다.
도 5는 도 1의 디블록킹 필터에 포함되는 해상도 확장부의 다른 예를 나타내는 블록도이다.
도 6은 도 1의 디블록킹 필터에 포함되는 해상도 축소부의 일 예를 나타내는 블록도이다.
도 7은 도 6의 해상도 축소부에 포함되는 제4 쉬프트 레지스터의 일 예를 나타내는 회로도이다.
도 8은 도 1의 디블록킹 필터에 포함되는 해상도 축소부의 다른 예를 나타내는 블록도이다.
도 9는 도 1의 디블록킹 필터에 포함되는 해상도 축소부의 또 다른 예를 나타내는 블록도이다.
도 10은 본 발명의 일 실시예에 따른 디블록킹 필터의 효과를 설명하기 위한 그래프이다.
도 11은 본 발명의 일 실시예에 따른 디블록킹 필터링 방법을 나타내는 순서도이다.
도 12는 본 발명의 일 실시예에 따른 디블록킹 필터를 포함하는 영상 표시 장치를 나타내는 블록도이다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 아니 된다.
본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
제 1, 제 2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로 사용될 수 있다. 예를 들어, 본 발명의 권리 범위로부터 이탈되지 않은 채 제 1 구성요소는 제 2 구성요소로 명명될 수 있고, 유사하게 제 2 구성요소도 제 1 구성요소로 명명될 수 있다.
어떤 구성요소가 다른 구성요소에 "연결되어" 있다거나 "접속되어" 있다고 언급된 때에는, 그 다른 구성요소에 직접적으로 연결되어 있거나 또는 접속되어 있을 수도 있지만, 중간에 다른 구성요소가 존재할 수도 있다고 이해되어야 할 것이다. 반면에, 어떤 구성요소가 다른 구성요소에 "직접 연결되어" 있다거나 "직접 접속되어" 있다고 언급된 때에는, 중간에 다른 구성요소가 존재하지 않는 것으로 이해되어야 할 것이다. 구성요소들 간의 관계를 설명하는 다른 표현들, 즉 "~사이에"와 "바로 ~사이에" 또는 "~에 이웃하는"과 "~에 직접 이웃하는" 등도 마찬가지로 해석되어야 한다.
본 출원에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 설시된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미이다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미인 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 일 실시예에 따른 디블록킹 필터(deblocking filter)를 나타내는 블록도이다.
도 1을 참조하면, 디블록킹 필터(100)는 해상도 확장부(RESOLUTION EXPANSION UNIT)(1000), 에지 필터링부(EDGE FILTERING UNIT)(2000) 및 해상도 축소부(RESOLUTION CONTRACTION UNIT)(3000)를 포함한다.
해상도 확장부(1000)는 외부로부터 입력 영상 데이터(I_DATA)를 수신하여 입력 영상 데이터(I_DATA)의 해상도를 증가시켜 제1 영상 데이터(DATA1)를 생성한다.
입력 영상 데이터(I_DATA)는 H.264/AVC, MPEG-4 등과 같은 비디오 코딩 표준에 따라 인코딩된 압축 영상 데이터로부터 디코딩된 신호일 수 있다.
에지 필터링부(2000)는 외부로부터 블록 크기 정보(BLOCK_SIZE)를 수신한다. H.264/AVC, MPEG-4 등과 같은 비디오 코딩 표준에 따르면 영상 데이터는 블록 단위로 인코딩된다. 블록 크기 정보(BLOCK_SIZE)는 상기 압축 영상 데이터가 인코딩된 블록의 크기를 나타낼 수 있다. 예를 들어, 블록 크기 정보(BLOCK_SIZE)는 4*4 또는 8*8일 수 있다.
에지 필터링부(2000)는 외부로부터 수신되는 블록 크기 정보(BLOCK_SIZE)에 기초하여 해상도 확장부(1000)로부터 수신되는 제1 영상 데이터(DATA1)의 블록 에지(block edge)에 대해 블러링(blurring)을 수행하여 제2 영상 데이터(DATA2)를 생성한다. 제2 영상 데이터(DATA2)는 제1 영상 데이터(DATA1)와 동일한 해상도를 가질 수 있다.
일반적으로 H.264/AVC, MPEG-4 등과 같은 비디오 코딩 표준에 따르면 영상 데이터는 블록 단위로 인코딩되고 상기 블록 단위로 디코딩되므로, 디코딩된 영상의 블록들의 경계 지점에서 영상 데이터의 불연속이 발생하여 블록 단위로 화면에 차이가 생기는 블록화 현상(blocking artifacts) 및 색상의 미세한 변화를 자연스럽게 처리할 수 없어 화면상의 색상 변화가 띠 모양으로 보이는 컬러 밴딩(color banding) 현상이 발생한다. 에지 필터링부(2000)는 이러한 블록화 현상 및 컬러 밴딩 현상을 감소시키기 위해 확장부(1000)로부터 수신되는 제1 영상 데이터(DATA1)의 블록 에지(block edge)에서의 데이터의 급격한 변화를 감소시켜주는 블러링을 수행한다. 에지 필터링부(2000)는 종래에 알려진 다양한 디블록킹 필터링 알고리즘을 사용하여 구현될 수 있으므로 여기서는 에지 필터링부(2000)의 구성에 대한 상세한 설명은 생략한다.
해상도 축소부(3000)는 에지 필터링부(2000)로부터 수신되는 제2 영상 데이터(DATA2)의 해상도를 입력 영상 데이터(I_DATA)의 해상도와 동일한 해상도로 감소시켜 출력 영상 데이터(O_DATA)를 생성한다.
일 실시예에서, 입력 영상 데이터(I_DATA)는 휘도(luminance)를 나타내는 Y신호와 색차(chrominance)를 나타내는 U신호 및 V신호를 포함하는 YUV신호일 수 있다. 상기 Y신호, 상기 U신호 및 상기 V신호의 해상도는 각각 m(m은 양의 정수)비트일 수 있다. 즉, 상기 Y신호, 상기 U신호 및 상기 V신호 각각은 0 내지 2m(m은 양의 정수) 사이의 값을 가질 수 있다. 예를 들어, 상기 Y신호, 상기 U신호 및 상기 V신호의 해상도는 각각 8비트일 수 있다.
해상도 확장부(1000)는 입력 영상 데이터(I_DATA)에 포함되는 상기 Y신호, 상기 U신호 및 상기 V신호의 해상도를 각각 (m+n)비트(n은 양의 정수)로 증가시켜 Y1신호, U1신호 및 V1신호를 생성하고, 상기 Y1신호, 상기 U1신호 및 상기 V1신호를 포함하는 제1 영상 데이터(DATA1)를 출력할 수 있다. 일 실시예에서, 해상도 확장부(1000)는 입력 영상 데이터(I_DATA)에 포함되는 상기 Y신호, 상기 U신호 및 상기 V신호의 해상도를 각각 2비트만큼 증가시킬 수 있다. 예를 들어, 입력 영상 데이터(I_DATA)에 포함되는 상기 Y신호, 상기 U신호 및 상기 V신호의 해상도가 각각 8비트인 경우 해상도 확장부(1000)가 출력하는 제1 영상 데이터(DATA1)에 포함되는 상기 Y1신호, 상기 U1신호 및 상기 V1신호의 해상도는 각각 10비트일 수 있다.
에지 필터링부(2000)는 제1 영상 데이터(DATA1)에 포함되는 상기 Y1신호, 상기 U1신호 및 상기 V1신호의 블록 에지에 대해 각각 블러링을 수행하여 Y2신호, U2신호 및 V2신호를 생성하고, 상기 Y2신호, 상기 U2신호 및 상기 V2신호를 포함하는 제2 영상 데이터(DATA2)를 출력할 수 있다. 에지 필터링부(2000)는 상기 블러링을 수행하는 과정에서 제1 영상 데이터(DATA1)에 포함되는 상기 Y1신호, 상기 U1신호 및 상기 V1신호의 해상도는 변경시키지 않으므로, 제2 영상 데이터(DATA2)에 포함되는 상기 Y2신호, 상기 U2신호 및 상기 V2신호의 해상도는 제1 영상 데이터(DATA1)에 포함되는 상기 Y1신호, 상기 U1신호 및 상기 V1신호의 해상도와 동일할 수 있다. 예를 들어, 제1 영상 데이터(DATA1)에 포함되는 상기 Y1신호, 상기 U1신호 및 상기 V1신호의 해상도가 10비트인 경우 제2 영상 데이터(DATA2)에 포함되는 상기 Y2신호, 상기 U2신호 및 상기 V2신호의 해상도 역시 10비트일 수 있다.
해상도 축소부(3000)는 제2 영상 데이터(DATA2)에 포함되는 상기 Y2신호, 상기 U2신호 및 상기 V2신호의 해상도를 각각 m비트로 감소시켜 Y3신호, U3신호 및 V3신호를 생성하고, 상기 Y3신호, 상기 U3신호 및 상기 V3신호를 포함하는 출력 영상 데이터(O_DATA)를 출력할 수 있다. 일 실시예에서, 해상도 축소부(3000)는 제2 영상 데이터(DATA2)에 포함되는 상기 Y2신호, 상기 U2신호 및 상기 V2신호의 해상도를 각각 2비트만큼 감소시킬 수 있다. 예를 들어, 제2 영상 데이터(DATA2)에 포함되는 상기 Y2신호, 상기 U2신호 및 상기 V2신호의 해상도가 각각 10비트인 경우 해상도 축소부(3000)가 출력하는 출력 영상 데이터(O_DATA)에 포함되는 상기 Y3신호, 상기 U3신호 및 상기 V3신호의 해상도는 각각 8비트일 수 있다.
상기 설명한 바와 같이, 본 발명의 일 실시예에 따른 디블록킹 필터(100)는 해상도 확장부(1000)가 영상 데이터의 해상도를 증가시킨 이후에 에지 필터링부(2000)가 에지 필터링을 수행하고 해상도 축소부(3000)가 상기 필터링된 영상 데이터의 해상도를 최초 해상도로 감소시켜 출력한다. 에지 필터링부(2000)에서는 비트수가 증가된 영상 데이터를 사용하여 에지 필터링을 수행하므로 컬러 변화를 자연스럽게 처리할 수 있어 블록화 현상 및 컬러 밴딩을 효과적으로 줄일 수 있다.
도 2는 도 1의 디블록킹 필터에 포함되는 해상도 확장부의 일 예를 나타내는 블록도이다.
도 2를 참조하면, 해상도 확장부(1000a)는 입력 영상 데이터(I_DATA)에 대해 좌측 쉬프트(shift) 연산을 수행하는 제1 쉬프트 레지스터부(1100)를 포함한다. 제1 쉬프트 레지스터부(1100)는 입력 영상 데이터(I_DATA)를 좌측으로 n비트 쉬프트 시킴으로써 입력 영상 데이터(I_DATA)의 해상도를 n비트만큼 증가시켜 제1 영상 데이터(DATA1)를 생성할 수 있다.
제1 쉬프트 레지스터부(1100)는 제1 쉬프트 레지스터(1101), 제2 쉬프트 레지스터(1102) 및 제3 쉬프트 레지스터(1103)를 포함할 수 있다. 제1 쉬프트 레지스터(1101)는 입력 영상 데이터(I_DATA)에 포함되는 상기 Y신호를 좌측으로 n비트 쉬프트시켜 상기 Y1신호를 생성할 수 있다. 제2 쉬프트 레지스터(1102)는 입력 영상 데이터(I_DATA)에 포함되는 상기 U신호를 좌측으로 n비트 쉬프트시켜 상기 U1신호를 생성할 수 있다. 제3 쉬프트 레지스터(1103)는 입력 영상 데이터(I_DATA)에 포함되는 상기 V신호를 좌측으로 n비트 쉬프트시켜 상기 V1신호를 생성할 수 있다.
따라서 해상도 확장부(1000a)는 입력 영상 데이터(I_DATA)에 포함되는 상기 Y신호, 상기 U신호 및 상기 V신호의 해상도를 각각 n비트만큼 증가시켜 상기 Y1신호, 상기 U1신호 및 상기 V1신호를 생성하고, 상기 Y1신호, 상기 U1신호 및 상기 V1신호를 포함하는 제1 영상 데이터(DATA1)를 출력할 수 있다.
일 실시예에서, 제1 쉬프트 레지스터(1101), 제2 쉬프트 레지스터(1102) 및 제3 쉬프트 레지스터(1103) 각각은 좌측 쉬프트 연산 수행 시 LSB(Least Significant Bit)에 0을 입력할 수 있다.
다른 실시예에서, 제1 쉬프트 레지스터(1101), 제2 쉬프트 레지스터(1102) 및 제3 쉬프트 레지스터(1103) 각각은 좌측 쉬프트 연산 수행 시 LSB에 1을 입력할 수 있다.
또 다른 실시예에서, 제1 쉬프트 레지스터(1101), 제2 쉬프트 레지스터(1102) 및 제3 쉬프트 레지스터(1103) 각각은 좌측 쉬프트 연산 수행 시 LSB에 0 또는 1 중에서 랜덤(random)하게 선택된 하나의 값을 입력할 수 있다.
도 3은 도 2의 해상도 확장부에 포함되는 제1 쉬프트 레지스터의 일 예를 나타내는 회로도이다.
도 3은 8비트의 해상도를 갖는 상기 Y신호를 수신하여 상기 Y신호의 해상도를 2비트만큼 증가시켜 10비트의 해상도를 갖는 상기 Y1신호를 생성하는 경우의 제1 쉬프트 레지스터(1101a)를 나타낸다.
도 3에서 a7a6a5a4a3a2a1a0는 8비트의 해상도를 갖는 상기 Y신호를 나타내고, b9b8b7b6b5b4b3b2b1b0는 10비트의 해상도를 갖는 상기 Y1신호를 나타낸다. a0은 상기 Y신호의 LSB를 나타내고, a7은 상기 Y신호의 MSB(Most Significant Bit)를 나타내고, b0은 상기 Y1신호의 LSB를 나타내고, b9는 상기 Y신호의 MSB를 나타낸다.
도 3을 참조하면, 제1 쉬프트 레지스터(1101a)는 제1 플립플롭(flip-flop)(1111), 제2 플립플롭(1113), 제3 플립플롭(1115), 제4 플립플롭(1117), 제5 플립플롭(1119), 제6 플립플롭(1121), 제7 플립플롭(1123), 제8 플립플롭(1125), 제9 플립플롭(1127), 제10 플립플롭(1129), 제1 멀티플렉서(multiplexer)(1131), 제2 멀티플렉서(1133), 제3 멀티플렉서(1135), 제4 멀티플렉서(1137), 제5 멀티플렉서(1139), 제6 멀티플렉서(1141), 제7 멀티플렉서(1143) 및 제8 멀티플렉서(1145)를 포함한다.
제1 내지 제10 플립플롭(1111, 1113, 1115, 1117, 1119, 1121, 1123, 1125, 1127, 1129) 각각은 외부로부터 수신되는 클록 신호(CLK)에 기초하여 동작할 수 있다. 제1 내지 제8 멀티플렉서(1131, 1133, 1135, 1147, 1139, 1141, 1143, 1145) 각각은 외부로부터 수신되는 제1 제어 신호(CON1)에 기초하여 제1 입력단으로 입력되는 신호 및 제2 입력단으로 입력되는 신호 중에서 하나의 신호를 선택하여 출력할 수 있다.
도 3에 도시된 바와 같이, 해상도 확장부(1000)로부터 수신되는 상기 Y신호의 각각의 비트는 LSB(a0)부터 MSB(a7)의 순서로 제1 내지 제8 멀티플렉서(1131, 1133, 1135, 1147, 1139, 1141, 1143, 1145)의 제1 입력단에 각각 입력된다. 제1 멀티플렉서(1131)의 제2 입력단에는 항상 0이 입력된다. 제2 멀티플렉서(1133)의 제2 입력단에는 제1 플립플롭(1111)의 출력단(Q)이 연결되고, 제3 멀티플렉서(1135)의 제2 입력단에는 제2 플립플롭(1113)의 출력단(Q)이 연결되고, 제4 멀티플렉서(1137)의 제2 입력단에는 제3 플립플롭(1115)의 출력단(Q)이 연결되고, 제5 멀티플렉서(1139)의 제2 입력단에는 제4 플립플롭(1117)의 출력단(Q)이 연결되고, 제6 멀티플렉서(1141)의 제2 입력단에는 제5 플립플롭(1119)의 출력단(Q)이 연결되고, 제7 멀티플렉서(1143)의 제2 입력단에는 제6 플립플롭(1121)의 출력단(Q)이 연결되고, 제8 멀티플렉서(1145)의 제2 입력단에는 제7 플립플롭(1123)의 출력단(Q)이 연결된다.
제1 멀티플렉서(1131)의 출력 신호는 제1 플립플롭(1111)의 입력단(D)에 연결되고, 제2 멀티플렉서(1133)의 출력 신호는 제2 플립플롭(1113)의 입력단(D)에 연결되고, 제3 멀티플렉서(1135)의 출력 신호는 제3 플립플롭(1115)의 입력단(D)에 연결되고, 제4 멀티플렉서(1137)의 출력 신호는 제4 플립플롭(1117)의 입력단(D)에 연결되고, 제5 멀티플렉서(1139)의 출력 신호는 제5 플립플롭(1119)의 입력단(D)에 연결되고, 제6 멀티플렉서(1141)의 출력 신호는 제6 플립플롭(1121)의 입력단(D)에 연결되고, 제7 멀티플렉서(1143)의 출력 신호는 제7 플립플롭(1123)의 입력단(D)에 연결되고, 제8 멀티플렉서(1145)의 출력 신호는 제8 플립플롭(1125)의 입력단(D)에 연결된다.
제8 플립플롭(1125)의 출력단(Q)은 제9 플립플롭(1127)의 입력단(D)에 연결되고, 제9 플립플롭(1127)의 출력단(Q)은 제10 플립플롭(1129)의 입력단(D)에 연결된다.
제1 내지 제10 플립플롭(1111, 1113, 1115, 1117, 1119, 1121, 1123, 1125, 1127, 1129)의 출력 신호는 상기 Y1신호의 LSB(b0)부터 MSB(b9)의 순서로 상기 Y1신호를 구성하는 각각의 비트가 된다.
이하, 제1 쉬프트 레지스터(1101a)의 동작에 대해 설명한다.
해상도 확장부(1000)로부터 수신되는 상기 Y신호의 각각의 비트는 LSB(a0)부터 MSB(a7)의 순서로 제1 내지 제8 멀티플렉서(1131, 1133, 1135, 1147, 1139, 1141, 1143, 1145)의 제1 입력단에 각각 입력된다. 제1 내지 제8 멀티플렉서(1131, 1133, 1135, 1147, 1139, 1141, 1143, 1145) 각각은 제1 제어 신호(CON1)가 제 1값을 갖는 경우 제1 입력단에 입력되는 신호를 출력하고 제1 제어 신호(CON1)가 제 2값을 갖는 경우 제2 입력단에 입력되는 신호를 출력할 수 있다. 제1 내지 제8 멀티플렉서(1131, 1133, 1135, 1147, 1139, 1141, 1143, 1145) 각각은 외부로부터 상기 제1 값을 갖는 제1 제어 신호(CON1)를 수신한다. 따라서 제1 내지 제8 멀티플렉서(1131, 1133, 1135, 1147, 1139, 1141, 1143, 1145) 각각은 제1 입력단에 입력되는 a0 내지 a7의 값을 각각 출력하고, 제1 내지 제8 플립플롭(1111, 1113, 1115, 1117, 1119, 1121, 1123, 1125)의 입력단(D)에는 각각 a0 내지 a7의 값이 입력된다.
이후, 클록 신호(CLK)의 상승 에지 또는 하강 에지에 동기되어 제1 내지 제8 플립플롭(1111, 1113, 1115, 1117, 1119, 1121, 1123, 1125)은 각각 a0 내지 a7을 출력하고, 상기 출력된 a0 내지 a6은 각각 제2 내지 제8 멀티플렉서(1133, 1135, 1147, 1139, 1141, 1143, 1145)의 제2 입력단에 입력되고 상기 출력된 a7은 제9 플립플롭(1127)의 입력단(D)에 입력된다.
이후, 제1 제어 신호(CON1)는 상기 제2 값으로 천이된다. 따라서 제1 멀티플렉서(1131)는 제2 입력단으로 입력되는 0의 값을 출력하고, 제2 내지 제8 멀티플렉서(1133, 1135, 1147, 1139, 1141, 1143, 1145) 각각은 제2 입력단으로 입력되는 a0 내지 a6을 출력한다.
상기와 동일한 방식으로 클록 신호(CLK)가 두 번 더 천이되면 제1 플립플롭(1111) 및 제2 플립플롭(1113)은 0의 값을 출력하고, 제3 내지 제10 플립플롭(1115, 1117, 1119, 1121, 1123, 1125, 1127, 1129)은 각각 a0 내지 a7의 값을 출력하게 된다. 이 때의 제1 내지 제10 플립플롭(1111, 1113, 1115, 1117, 1119, 1121, 1123, 1125, 1127, 1129)의 출력값들은 각각 b0 내지 b9의 값이 되어 상기 Y1신호로서 출력된다.
따라서 제1 쉬프트 레지스터(1101a)는 8비트 해상도를 갖는 상기 Y신호가 2비트 좌측으로 쉬프트되고 최우측 두 비트는 0으로 채워진 10비트 해상도를 갖는 상기 Y1신호를 출력할 수 있다.
도 3에 도시된 제1 쉬프트 레지스터(1101a)는 좌측 쉬프트 연산 수행 시 LSB에 0을 입력하는 예를 나타내고 있으나, 실시예에 따라서 제1 멀티플렉서(1131)의 제2 입력단에 항상 1을 입력함으로써 제1 쉬프트 레지스터(1101a)는 좌측 쉬프트 연산 수행 시 LSB에 1을 입력할 수도 있다.
도 2의 해상도 확장부(1000a)에 포함되는 제2 쉬프트 레지스터(1102) 및 제3 쉬프트 레지스터(1103)는 도 3에 도시되는 제1 쉬프트 레지스터(1101a)와 동일한 구성을 포함하고 동일하게 동작할 수 있다. 따라서 제2 쉬프트 레지스터(1102) 및 제3 쉬프트 레지스터(1103)의 구성 및 동작에 대한 상세한 설명은 생략한다.
도 4는 도 2의 해상도 확장부에 포함되는 제1 쉬프트 레지스터의 다른 예를 나타내는 회로도이다.
도 4에 도시된 제1 쉬프트 레지스터(1101b)는 좌측 쉬프트 연산 수행 시 LSB(Least Significant Bit)에 0 또는 1 중에서 랜덤(random)하게 선택된 하나의 값을 입력하는 예를 나타낸다.
도 4의 제1 쉬프트 레지스터(1101b)는 랜덤 생성기(RANDOM GENERATOR)(1511)의 출력단이 제1 멀티플렉서(1131)의 제2 입력단에 연결된다는 점을 제외하고는 도 3의 제1 쉬프트 레지스터(1101a)와 동일하므로, 동일한 구성요소는 동일한 참조번호로 대체하고 도 3의 제1 쉬프트 레지스터(1101a)와 중복되는 설명은 생략한다.
랜덤 생성기(1511)는 0 또는 1 중에서 랜덤하게 선택된 하나의 값을 출력할 수 있다. 도 4에 도시된 바와 같이, 랜덤 생성기(1511)의 출력단은 제1 멀티플렉서(1131)의 제2 입력단에 연결되므로 제1 쉬프트 레지스터(1101b)는 좌측 쉬프트 연산 수행 시 LSB에 0 또는 1 중에서 랜덤(random)하게 선택된 하나의 값을 입력하게 된다. 따라서 제1 쉬프트 레지스터(1101b)는 8비트 해상도를 갖는 상기 Y신호가 2비트 좌측으로 쉬프트되고 최우측 두 비트는 0 또는 1 중에서 랜덤하게 선택된 값으로 채워진 10비트 해상도를 갖는 상기 Y1신호를 출력할 수 있다.
도 2의 해상도 확장부(1000a)에 포함되는 제2 쉬프트 레지스터(1102) 및 제3 쉬프트 레지스터(1103)는 도 4에 도시된 제1 쉬프트 레지스터(1101b)와 동일한 구성을 포함하고 동일하게 동작할 수 있다. 따라서 제2 쉬프트 레지스터(1102) 및 제3 쉬프트 레지스터(1103)의 구성 및 동작에 대한 상세한 설명은 생략한다.
도 5는 도 1의 디블록킹 필터에 포함되는 해상도 확장부의 다른 예를 나타내는 블록도이다.
도 5를 참조하면, 해상도 확장부(1000b)는 입력 영상 데이터(I_DATA)에 2n을 곱하는 곱셈부(1200)를 포함한다. 곱셈부(1200)는 입력 영상 데이터(I_DATA)에 2n을 곱함으로써 입력 영상 데이터(I_DATA)의 해상도를 n비트만큼 증가시켜 제1 영상 데이터(DATA1)를 생성할 수 있다.
곱셈부(1200)는 제1 곱셈기(1201), 제2 곱셈기(1202) 및 제3 곱셈기(1203)를 포함할 수 있다. 제1 곱셈기(1201)는 입력 영상 데이터(I_DATA)에 포함되는 상기 Y신호에 2n을 곱하여 상기 Y1신호를 생성할 수 있다. 제2 곱셈기(1202)는 입력 영상 데이터(I_DATA)에 포함되는 상기 U신호에 2n을 곱하여 상기 U1신호를 생성할 수 있다. 제3 곱셈기(1203)는 입력 영상 데이터(I_DATA)에 포함되는 상기 V신호에 2n을 곱하여 상기 V1신호를 생성할 수 있다.
따라서 해상도 확장부(1000b)는 입력 영상 데이터(I_DATA)에 포함되는 상기 Y신호, 상기 U신호 및 상기 V신호의 해상도를 각각 n비트만큼 증가시켜 상기 Y1신호, 상기 U1신호 및 상기 V1신호를 생성하고, 상기 Y1신호, 상기 U1신호 및 상기 V1신호를 포함하는 제1 영상 데이터(DATA1)를 출력할 수 있다.
도 6은 도 1의 디블록킹 필터에 포함되는 해상도 축소부의 일 예를 나타내는 블록도이다.
도 6을 참조하면, 해상도 축소부(3000a)는 에지 필터링부(2000)로부터 수신되는 제2 영상 데이터(DATA2)에 대해 우측 쉬프트 연산을 수행하는 제2 쉬프트 레지스터부(3100)를 포함한다. 제2 쉬프트 레지스터부(3100)는 제2 영상 데이터(DATA2)를 우측으로 n비트 쉬프트 시킴으로써 제2 영상 데이터(DATA2)의 해상도를 n비트만큼 감소시켜 출력 영상 데이터(O_DATA)를 생성할 수 있다.
제2 쉬프트 레지스터부(3100)는 제4 쉬프트 레지스터(3101), 제5 쉬프트 레지스터(3102) 및 제6 쉬프트 레지스터(3103)를 포함할 수 있다. 제4 쉬프트 레지스터(3101)는 제2 영상 데이터(DATA2)에 포함되는 상기 Y2신호를 우측으로 n비트 쉬프트시켜 상기 Y3신호를 생성할 수 있다. 제5 쉬프트 레지스터(3102)는 제2 영상 데이터(DATA2)에 포함되는 상기 U2신호를 우측으로 n비트 쉬프트시켜 상기 U3신호를 생성할 수 있다. 제6 쉬프트 레지스터(3103)는 제2 영상 데이터(DATA2)에 포함되는 상기 V2신호를 우측으로 n비트 쉬프트시켜 상기 V3신호를 생성할 수 있다.
따라서 해상도 축소부(3000a)는 제2 영상 데이터(DATA2)에 포함되는 상기 Y2신호, 상기 U2신호 및 상기 V2신호의 해상도를 각각 n비트만큼 감소시켜 상기 Y3신호, 상기 U3신호 및 상기 V3신호를 생성하고, 상기 Y3신호, 상기 U3신호 및 상기 V3신호를 포함하는 출력 영상 데이터(O_DATA)를 출력할 수 있다.
도 7은 도 6의 해상도 축소부에 포함되는 제4 쉬프트 레지스터의 일 예를 나타내는 회로도이다.
도 7은 10비트의 해상도를 갖는 상기 Y2신호를 수신하여 상기 Y2신호의 해상도를 2비트만큼 감소시켜 8비트의 해상도를 갖는 상기 Y3신호를 생성하는 경우의 제4 쉬프트 레지스터(3101)를 나타낸다.
도 7에서 c9c8c7c6c5c4c3c2c1c0는 10비트의 해상도를 갖는 상기 Y2신호를 나타내고, d7d6d5d4d3d2dd0는 8비트의 해상도를 갖는 상기 Y3신호를 나타낸다. c0은 상기 Y2신호의 LSB를 나타내고, c9는 상기 Y2신호의 MSB를 나타내고, d0은 상기 Y3신호의 LSB를 나타내고, d7는 상기 Y3신호의 MSB를 나타낸다.
도 7을 참조하면, 제4 쉬프트 레지스터(3101)는 제1 플립플롭(3111), 제2 플립플롭(3113), 제3 플립플롭(3115), 제4 플립플롭(3117), 제5 플립플롭(3119), 제6 플립플롭(3121), 제7 플립플롭(3123), 제8 플립플롭(3125), 제9 플립플롭(3127), 제10 플립플롭(3129), 제1 멀티플렉서(3131), 제2 멀티플렉서(3133), 제3 멀티플렉서(3135), 제4 멀티플렉서(3137), 제5 멀티플렉서(3139), 제6 멀티플렉서(3141), 제7 멀티플렉서(3143), 제8 멀티플렉서(3145), 제9 멀티플렉서(3147) 및 제10 멀티플렉서(3149)를 포함한다.
제1 내지 제10 플립플롭(3111, 3113, 3115, 3117, 3119, 3121, 3123, 3125, 3127, 3129) 각각은 외부로부터 수신되는 클록 신호(CLK)에 기초하여 동작할 수 있다. 제1 내지 제10 멀티플렉서(3131, 3133, 3135, 3147, 3139, 3141, 3143, 3145, 3147, 3149) 각각은 외부로부터 수신되는 제2 제어 신호(CON2)에 기초하여 제1 입력단으로 입력되는 신호 및 제2 입력단으로 입력되는 신호 중에서 하나의 신호를 선택하여 출력할 수 있다.
도 7에 도시된 바와 같이, 에지 필터링부(2000)로부터 수신되는 상기 Y2신호의 각각의 비트는 LSB(c0)부터 MSB(c9)의 순서로 제1 내지 제10 멀티플렉서(3131, 3133, 3135, 3147, 3139, 3141, 3143, 3145, 3147, 3149)의 제1 입력단에 각각 입력된다. 제1 멀티플렉서(3131)의 제2 입력단에는 제2 플립플롭(3113)의 출력단(Q)이 연결되고, 제2 멀티플렉서(3133)의 제2 입력단에는 제3 플립플롭(3115)의 출력단(Q)이 연결되고, 제3 멀티플렉서(3135)의 제2 입력단에는 제4 플립플롭(3117)의 출력단(Q)이 연결되고, 제4 멀티플렉서(3137)의 제2 입력단에는 제5 플립플롭(3119)의 출력단(Q)이 연결되고, 제5 멀티플렉서(3139)의 제2 입력단에는 제6 플립플롭(3121)의 출력단(Q)이 연결되고, 제6 멀티플렉서(3141)의 제2 입력단에는 제7 플립플롭(3123)의 출력단(Q)이 연결되고, 제7 멀티플렉서(3143)의 제2 입력단에는 제8 플립플롭(3125)의 출력단(Q)이 연결되고, 제8 멀티플렉서(3145)의 제2 입력단에는 제9 플립플롭(3127)의 출력단(Q)이 연결되고, 제9 멀티플렉서(3147)의 제2 입력단에는 제10 플립플롭(3129)의 출력단(Q)이 연결된다. 제10 멀티플렉서(3149)의 제2 입력단에는 항상 0이 입력된다.
제1 멀티플렉서(3131)의 출력 신호는 제1 플립플롭(3111)의 입력단(D)에 연결되고, 제2 멀티플렉서(3133)의 출력 신호는 제2 플립플롭(3113)의 입력단(D)에 연결되고, 제3 멀티플렉서(3135)의 출력 신호는 제3 플립플롭(3115)의 입력단(D)에 연결되고, 제4 멀티플렉서(3137)의 출력 신호는 제4 플립플롭(3117)의 입력단(D)에 연결되고, 제5 멀티플렉서(3139)의 출력 신호는 제5 플립플롭(3119)의 입력단(D)에 연결되고, 제6 멀티플렉서(3141)의 출력 신호는 제6 플립플롭(3121)의 입력단(D)에 연결되고, 제7 멀티플렉서(3143)의 출력 신호는 제7 플립플롭(3123)의 입력단(D)에 연결되고, 제8 멀티플렉서(3145)의 출력 신호는 제8 플립플롭(3125)의 입력단(D)에 연결되고, 제9 멀티플렉서(3147)의 출력 신호는 제9 플립플롭(3127)의 입력단(D)에 연결되고, 제10 멀티플렉서(3149)의 출력 신호는 제10 플립플롭(3129)의 입력단(D)에 연결된다.
제1 내지 제10 플립플롭(3111, 3113, 3115, 3117, 3119, 3121, 3123, 3125, 3127, 3129)의 출력 신호는 상기 Y3신호의 LSB(d0)부터 MSB(d7)의 순서로 상기 Y3신호를 구성하는 각각의 비트가 된다.
이하, 제4 쉬프트 레지스터(3101)의 동작에 대해 설명한다.
에지 필터링부(2000)로부터 수신되는 상기 Y2신호의 각각의 비트는 LSB(c0)부터 MSB(c9)의 순서로 제1 내지 제10 멀티플렉서(3131, 3133, 3135, 3147, 3139, 3141, 3143, 3145, 3147, 3149)의 제1 입력단에 각각 입력된다. 제1 내지 제10 멀티플렉서(3131, 3133, 3135, 3147, 3139, 3141, 3143, 3145, 3147, 3149) 각각은 제2 제어 신호(CON2)가 제 1값을 갖는 경우 제1 입력단에 입력되는 신호를 출력하고 제1 제어 신호(CON1)가 제 2값을 갖는 경우 제2 입력단에 입력되는 신호를 출력할 수 있다. 제1 내지 제10 멀티플렉서(3131, 3133, 3135, 3147, 3139, 3141, 3143, 3145, 3147, 3149) 각각은 외부로부터 상기 제1 값을 갖는 제2 제어 신호(CON2)를 수신한다. 따라서 제1 내지 제10 멀티플렉서(3131, 3133, 3135, 3147, 3139, 3141, 3143, 3145, 3147, 3149) 각각은 제1 입력단에 입력되는 c0 내지 c9의 값을 각각 출력하고, 제1 내지 제10 플립플롭(3111, 3113, 3115, 3117, 3119, 3121, 3123, 3125, 3127, 3129)의 입력단(D)에는 각각 c0 내지 c9의 값이 입력된다.
이후, 클록 신호(CLK)의 상승 에지 또는 하강 에지에 동기되어 제1 내지 제10 플립플롭(3111, 3113, 3115, 3117, 3119, 3121, 3123, 3125, 3127, 3129)은 각각 c0 내지 c9를 출력하고, 상기 출력된 c1 내지 c9는 각각 제1 내지 제9 멀티플렉서(3131, 3133, 3135, 3147, 3139, 3141, 3143, 3145, 3147)의 제2 입력단에 입력된다.
이후, 제2 제어 신호(CON2)는 상기 제2 값으로 천이된다. 따라서 제1 내지 제9 멀티플렉서(3131, 3133, 3135, 3147, 3139, 3141, 3143, 3145, 3147) 각각은 제2 입력단으로 입력되는 c1 내지 c9를 출력하고, 제10 멀티플렉서(3149)는 제2 입력단으로 입력되는 0의 값을 출력한다.
상기와 동일한 방식으로 클록 신호(CLK)가 두 번 더 천이되면 제1 내지 제8 플립플롭(3111, 3113, 3115, 3117, 3119, 3121, 3123, 3125)은 각각 c2 내지 c9의 값을 출력하고, 제9 플립플롭(3127) 및 제10 플립플롭(3129)은 0의 값을 출력하게 된다. 이 때의 제1 내지 제8 플립플롭(3111, 3113, 3115, 3117, 3119, 3121, 3123, 3125)의 출력값들은 각각 d0 내지 d7의 값이 되어 상기 Y3신호로서 출력된다.
따라서 제4 쉬프트 레지스터(3101)는 10비트 해상도를 갖는 상기 Y2신호가 2비트 우측으로 쉬프트된 8비트 해상도를 갖는 상기 Y3신호를 출력할 수 있다.
도 7에 도시된 제4 쉬프트 레지스터(3101)는 제10 멀티플렉서(3149)의 제2 입력단에 항상 0이 입력되는 예를 나타내고 있으나, 상기 설명한 바와 같이, 제9 플립플롭(3127) 및 제10 플립플롭(3129)은 출력값은 제4 쉬프트 레지스터(3101)의 출력 신호로 사용되지 않으므로, 제10 멀티플렉서(3149)의 제2 입력단에는 임의의 값이 입력되어도 무방하다.
도 6의 해상도 축소부(3000a)에 포함되는 제5 쉬프트 레지스터(3102) 및 제6 쉬프트 레지스터(3103)는 도 7에 도시되는 제4 쉬프트 레지스터(3101)와 동일한 구성을 포함하고 동일하게 동작할 수 있다. 따라서 제5 쉬프트 레지스터(3102) 및 제6 쉬프트 레지스터(3103)의 구성 및 동작에 대한 상세한 설명은 생략한다.
도 8은 도 1의 디블록킹 필터에 포함되는 해상도 축소부의 다른 예를 나타내는 블록도이다.
도 8을 참조하면, 해상도 축소부(3000b)는 에지 필터링부(2000)로부터 수신되는 제2 영상 데이터(DATA2)를 2n로 나누는 나눗셈부(3200)를 포함한다. 나눗셈부(3200)는 제2 영상 데이터(DATA2)를 2n로 나눔으로써 제2 영상 데이터(DATA2)의 해상도를 n비트만큼 감소시켜 출력 영상 데이터(O_DATA)를 생성할 수 있다.
나눗셈부(3200)는 제1 나눗셈기(3201), 제2 나눗셈기(3202) 및 제3 나눗셈기(3203)를 포함할 수 있다. 제1 나눗셈기(3201)는 제2 영상 데이터(DATA2)에 포함되는 상기 Y2신호를 2n로 나누어 상기 Y3신호를 생성할 수 있다. 제2 나눗셈기(3202)는 제2 영상 데이터(DATA2)에 포함되는 상기 U2신호를 2n로 나누어 상기 U3신호를 생성할 수 있다. 제3 나눗셈기(3203)는 제2 영상 데이터(DATA2)에 포함되는 상기 V2신호를 2n로 나누어 상기 V3신호를 생성할 수 있다.
따라서 해상도 축소부(3000b)는 제2 영상 데이터(DATA2)에 포함되는 상기 Y2신호, 상기 U2신호 및 상기 V2신호의 해상도를 각각 n비트만큼 감소시켜 상기 Y3신호, 상기 U3신호 및 상기 V3신호를 생성하고, 상기 Y3신호, 상기 U3신호 및 상기 V3신호를 포함하는 출력 영상 데이터(O_DATA)를 출력할 수 있다.
도 9는 도 1의 디블록킹 필터에 포함되는 해상도 축소부의 또 다른 예를 나타내는 블록도이다.
도 9를 참조하면, 해상도 축소부(3000c)는 에지 필터링부(2000)로부터 수신되는 제2 영상 데이터(DATA2)에 대해 디더링(dithering)을 수행하는 디더링부(3300)를 포함한다. 디더링부(3300)는 (m+n)비트 해상도를 갖는 제2 영상 데이터(DATA2)에 대해 디더링을 수행함으로써 해상도를 n비트만큼 감소시켜 m비트 해상도를 갖는 출력 영상 데이터(O_DATA)를 생성할 수 있다.
디더링부(3300)는 제1 디더링부(3201), 제2 디더링부(3302) 및 제3 디더링부(3303)를 포함할 수 있다. 제1 디더링부(3201)는 제2 영상 데이터(DATA2)에 포함되는 상기 Y2신호에 대해 디더링을 수행하여 상기 Y3신호를 생성할 수 있다. 제2 디더링부(3302)는 제2 영상 데이터(DATA2)에 포함되는 상기 U2신호에 대해 디더링을 수행하여 상기 U3신호를 생성할 수 있다. 제3 디더링부(3303)는 제2 영상 데이터(DATA2)에 포함되는 상기 V2신호에 대해 디더링을 수행하여 상기 V3신호를 생성할 수 있다.
따라서 해상도 축소부(3000c)는 제2 영상 데이터(DATA2)에 포함되는 상기 Y2신호, 상기 U2신호 및 상기 V2신호의 해상도를 각각 n비트만큼 감소시켜 상기 Y3신호, 상기 U3신호 및 상기 V3신호를 생성하고, 상기 Y3신호, 상기 U3신호 및 상기 V3신호를 포함하는 출력 영상 데이터(O_DATA)를 출력할 수 있다.
도 10은 본 발명의 일 실시예에 따른 디블록킹 필터의 효과를 설명하기 위한 그래프이다.
도 10에서, 제1 그래프(A)는 종래 기술에 따른 디블록킹 필터를 사용한 경우의 x축 상의 위치에 따른 휘도 데이터(Y VALUE)의 변화를 나타내는 그래프이고, 제2 그래프(B)는 본 발명의 일 실시예에 따른 디블록킹 필터(100)를 사용한 경우의 x축 상의 위치에 따른 휘도 데이터의 변화를 나타내는 그래프이다.
도 10을 참조하면, 종래 기술에 따른 디블록킹 필터의 경우에는 휘도 변화가 자연스럽게 표현되지 못하고 급격한 휘도 변화를 보이는 구간이 발생하는 반면에, 본 발명의 일 실시예에 따른 디블록킹 필터(100)의 경우에는 급격히 휘도가 변화되는 구간 없이 x축을 따라 휘도가 자연스럽게 변화되는 것을 볼 수 있다.
상기 설명한 바와 같이, 본 발명의 일 실시예에 따른 디블록킹 필터(100)는 에지 필터링을 수행하기 이전에 영상 데이터의 해상도를 증가시키고, 해상도가 증가된 영상 데이터를 사용하여 에지 필터링을 수행함으로써 영상 데이터의 휘도 및 색차의 변화를 자연스럽게 표현할 수 있어 블록화 현상 및 컬러 밴딩을 효과적으로 줄일 수 있다.
도 11은 본 발명의 일 실시예에 따른 디블록킹 필터링 방법을 나타내는 순서도이다.
이하, 도 1 및 도 11을 참조하여 본 발명의 일 실시예에 따른 디블록킹 필터링 방법을 설명한다.
해상도 확장부(1000)는 외부로부터 입력 영상 데이터(I_DATA)를 수신하여 입력 영상 데이터(I_DATA)의 해상도를 증가시켜 제1 영상 데이터(DATA1)를 생성한다(단계 S100).
입력 영상 데이터(I_DATA)는 H.264/AVC, MPEG-4 등과 같은 비디오 코딩 표준에 따라 인코딩된 압축 영상 데이터로부터 디코딩된 신호일 수 있다.
에지 필터링부(2000)는 외부로부터 블록 크기 정보(BLOCK_SIZE)를 수신한다. H.264/AVC, MPEG-4 등과 같은 비디오 코딩 표준에 따르면 영상 데이터는 블록 단위로 인코딩된다. 블록 크기 정보(BLOCK_SIZE)는 상기 압축 영상 데이터가 인코딩된 블록의 크기를 나타낼 수 있다. 예를 들어, 블록 크기 정보(BLOCK_SIZE)는 4*4 또는 8*8일 수 있다.
에지 필터링부(2000)는 외부로부터 수신되는 블록 크기 정보(BLOCK_SIZE)에 기초하여 해상도 확장부(1000)로부터 수신되는 제1 영상 데이터(DATA1)의 블록 에지(block edge)에 대해 블러링(blurring)을 수행하여 제2 영상 데이터(DATA2)를 생성한다(단계S200). 제2 영상 데이터(DATA2)는 제1 영상 데이터(DATA1)와 동일한 해상도를 가질 수 있다.
일반적으로 H.264/AVC, MPEG-4 등과 같은 비디오 코딩 표준에 따르면 영상 데이터는 블록 단위로 인코딩되고 상기 블록 단위로 디코딩되므로, 디코딩된 영상의 블록들의 경계 지점에서 영상 데이터의 불연속이 발생하여 블록 단위로 화면에 차이가 생기는 블록화 현상(blocking artifacts) 및 색상의 미세한 변화를 자연스럽게 처리할 수 없어 화면상의 색상 변화가 띠 모양으로 보이는 컬러 밴딩(color banding) 현상이 발생한다. 에지 필터링부(2000)는 이러한 블록화 현상 및 컬러 밴딩 현상을 감소시키기 위해 확장부(1000)로부터 수신되는 제1 영상 데이터(DATA1)의 블록 에지(block edge)에서의 데이터의 급격한 변화를 감소시켜주는 블러링을 수행한다. 에지 필터링부(2000)는 종래에 알려진 다양한 디블록킹 필터링 알고리즘을 사용하여 구현될 수 있다.
해상도 축소부(3000)는 에지 필터링부(2000)로부터 수신되는 제2 영상 데이터(DATA2)의 해상도를 입력 영상 데이터(I_DATA)의 해상도와 동일한 해상도로 감소시켜 출력 영상 데이터(O_DATA)를 생성한다(단계 S300).
상기 설명한 바와 같이, 본 발명의 일 실시예에 따른 디블록킹 필터링 방법은 에지 필터링을 수행하기 이전에 영상 데이터의 해상도를 증가시키고, 해상도가 증가된 영상 데이터를 사용하여 에지 필터링을 수행함으로써 영상 데이터의 휘도 및 색차의 변화를 자연스럽게 표현할 수 있어 블록화 현상 및 컬러 밴딩을 효과적으로 줄일 수 있다.
도 12는 본 발명의 일 실시예에 따른 디블록킹 필터를 포함하는 영상 표시 장치를 나타내는 블록도이다.
도 12를 참조하면, 영상 표시 장치(4000)는 영상 디코딩부(VIDEO DECODING UNIT)(4200), 디블록킹 필터(4300) 및 디스플레이 유닛(DISPLAY UNIT)(4400)을 포함한다.
영상 디코딩부(4200)는 압축 영상 데이터(E_DATA)를 디코딩(decoding)하여 픽셀들 각각의 화소 정보를 나타내는 입력 영상 데이터(I_DATA) 및 압축 영상 데이터(E_DATA)의 코딩 단위를 나타내는 블록 크기 정보(BLOCK_SIZE)를 제공한다.
디블록킹 필터(4300)는 영상 디코딩부(4200)로부터 수신되는 블록 크기 정보(BLOCK_SIZE)에 기초하여 입력 영상 데이터(I_DATA)의 블록 에지를 필터링하여 출력 영상 데이터(O_DATA)를 생성한다.
디스플레이 유닛(4400)은 출력 영상 데이터(O_DATA)에 기초하여 영상을 표시한다.
영상 표시 장치(4000)는 표준 비디오 코덱(video codec)으로 코딩(coding)된 압축 영상 데이터(E_DATA)를 저장하는 메모리부(4100)를 더 포함할 수 있다. 메모리부(4100)는 플래시 메모리(flash memory)와 같은 비휘발성 메모리로 구성될 수 있다.
영상 디코딩부(4200)는 메모리부(4100)에 저장된 압축 영상 데이터(E_DATA)를 디코딩(decoding)하여 픽셀들 각각의 화소 정보를 나타내는 입력 영상 데이터(I_DATA) 및 압축 영상 데이터(E_DATA)의 코딩 단위를 나타내는 블록 크기 정보(BLOCK_SIZE)를 제공할 수 있다.
디블록킹 필터(4300)는 해상도 확장부(1000), 에지 필터링부(2000) 및 해상도 축소부(3000)를 포함할 수 있다.
해상도 확장부(1000)는 영상 디코딩부(4200)로부터 수신되는 입력 영상 데이터(I_DATA)의 해상도를 증가시켜 제1 영상 데이터(DATA1)를 생성할 수 있다.
에지 필터링부(2000)는 영상 디코딩부(4200)로부터 수신되는 블록 크기 정보(BLOCK_SIZE)에 기초하여 제1 영상 데이터(DATA1)의 블록 에지에 대해 블러링을 수행하여 제2 영상 데이터(DATA2)를 생성할 수 있다.
해상도 축소부(3000)는 에지 필터링부(2000)로부터 수신되는 제2 영상 데이터(DATA2)의 해상도를 입력 영상 데이터(I_DATA)의 해상도와 동일한 해상도로 감소시켜 출력 영상 데이터(O_DATA)를 생성할 수 있다.
해상도 확장부(1000), 에지 필터링부(2000) 및 해상도 축소부(3000)는 각각 도 1의 디블록킹 필터(100)에 포함되는 해상도 확장부(1000), 에지 필터링부(2000) 및 해상도 축소부(3000)와 동일한 구성을 포함할 수 있다. 도 1의 디블록킹 필터(100)에 포함되는 해상도 확장부(1000), 에지 필터링부(2000) 및 해상도 축소부(3000)의 구성 및 동작에 대해서는 도 1 내지 도 10을 참조하여 상세히 설명하였으므로 중복되는 설명은 생략한다.
디스플레이 유닛(4400)은 구동부(DRIVING UNIT)(4410) 및 디스플레이 패널(DISPLAY PANEL)(4420)을 포함할 수 있다.
구동부(4410)는 디블록킹 필터(4300)로부터 수신되는 출력 영상 데이터(O_DATA)에 기초하여 아날로그 영상 데이터(A_DATA)를 생성할 수 있다.
디스플레이 패널(4420)은 아날로그 영상 데이터(A_DATA)에 기초하여 영상을 디스플레이 할 수 있다.
디스플레이 패널(4420)은 LCD(Liquid Crystal Display) 패널, OLED(Organic Light Emitting Diode) 패널, PDP(Plasma Display Panel) 등을 포함할 수 있다.
상기 설명한 바와 같이, 영상 표시 장치(4000)는 영상 데이터의 해상도를 증가시킨 이후에 에지 필터링을 수행하는 디블록킹 필터(4300)를 포함함으로써 디스플레이 유닛(4400)에 표시되는 영상에 발생하는 블록화 현상 및 컬러 밴딩을 효과적으로 줄일 수 있다.
본 발명은 표준 비디오 코덱(video codec)으로 코딩(coding)된 압축 영상 데이터를 디스플레이 하는 영상 표시 장치에 유용하게 이용될 수 있다. 특히 고화질을 요구하는 고성능 텔레비전 또는 스마트폰(smart phone) 등에 더욱 유용하게 이용될 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야에서 통상의 지식을 가진 자라면 하기의 특허청구범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (10)

  1. 외부로부터 수신되는 입력 영상 데이터의 해상도를 증가시켜 제1 영상 데이터를 생성하는 해상도 확장부;
    외부로부터 수신되는 블록 크기 정보에 기초하여 상기 제1 영상 데이터의 블록 에지(block edge)에 대해 블러링(blurring)을 수행하여 제2 영상 데이터를 생성하는 에지 필터링(edge filtering)부; 및
    상기 제2 영상 데이터의 해상도를 상기 입력 영상 데이터의 해상도와 동일한 해상도로 감소시켜 출력 영상 데이터를 생성하는 해상도 축소부를 포함하는 디블록킹 필터(deblocking filter).
  2. 제1 항에 있어서, 상기 해상도 확장부는 상기 입력 영상 데이터에 대해 좌측 쉬프트 연산을 수행하는 쉬프트 레지스터부를 포함하는 것을 특징으로 하는 디블록킹 필터.
  3. 제1 항에 있어서, 상기 해상도 확장부는 상기 입력 영상 데이터에 2n(n은 양의 정수)을 곱하는 곱셈부를 포함하는 것을 특징으로 하는 디블록킹 필터.
  4. 제1 항에 있어서, 상기 해상도 축소부는 상기 제2 영상 데이터에 대해 우측 쉬프트 연산을 수행하는 쉬프트 레지스터부를 포함하는 것을 특징으로 하는 디블록킹 필터.
  5. 제1 항에 있어서, 상기 해상도 축소부는 상기 제2 영상 데이터를 2n(n은 양의 정수)로 나누는 나눗셈부를 포함하는 것을 특징으로 하는 디블록킹 필터.
  6. 제1 항에 있어서, 상기 해상도 축소부는 상기 제2 영상 데이터에 대해 디더링(dithering)을 수행하는 디더링부를 포함하는 것을 특징으로 하는 디블록킹 필터.
  7. 제1 항에 있어서, 상기 입력 영상 데이터는 휘도를 나타내는 Y신호와 색차를 나타내는 U신호 및 V신호를 포함하고, 상기 Y신호, 상기 U신호 및 상기 V신호의 해상도는 각각 m비트(m은 양의 정수)인 것을 특징으로 하는 디블록킹 필터.
  8. 제7 항에 있어서, 상기 해상도 확장부는 상기 입력 영상 데이터에 포함되는 상기 Y신호, 상기 U신호 및 상기 V신호의 해상도를 각각 (m+n)비트(n은 양의 정수)로 증가시켜 Y1신호, U1신호 및 V1신호를 생성하고, 상기 제1 영상 데이터는 상기 Y1신호, 상기 U1신호 및 상기 V1신호를 포함하는 것을 특징으로 하는 디블록킹 필터.
  9. 제8 항에 있어서, 상기 에지 필터링부는 상기 제1 영상 데이터에 포함되는 상기 Y1신호, 상기 U1신호 및 상기 V1신호의 블록 에지에 대해 각각 블러링을 수행하여 Y2신호, U2신호 및 V2신호를 생성하고, 상기 제2 영상 데이터는 상기 Y2신호, 상기 U2신호 및 상기 V2신호를 포함하고,
    상기 해상도 축소부는 상기 제2 영상 데이터에 포함되는 상기 Y2신호, 상기 U2신호 및 상기 V2신호의 해상도를 각각 m비트로 감소시켜 Y3신호, U3신호 및 V3신호를 생성하고, 상기 출력 영상 데이터는 상기 Y3신호, 상기 U3신호 및 상기 V3신호를 포함하는 것을 특징으로 하는 디블록킹 필터.
  10. 압축 영상 데이터를 디코딩(decoding)하여 픽셀들 각각의 화소 정보를 나타내는 입력 영상 데이터 및 상기 압축 영상 데이터의 코딩 단위를 나타내는 블록 크기 정보를 제공하는 영상 디코딩부;
    상기 블록 크기 정보에 기초하여 상기 입력 영상 데이터의 블록 에지(block edge)를 필터링하여 출력 영상 데이터를 생성하는 디블록킹 필터(deblocking filter); 및
    상기 출력 영상 데이터에 기초하여 영상을 표시하는 디스플레이 유닛(display unit)을 포함하고,
    상기 디블록킹 필터는,
    상기 입력 영상 데이터의 해상도를 증가시켜 제1 영상 데이터를 생성하는 해상도 확장부;
    상기 블록 크기 정보에 기초하여 상기 제1 영상 데이터의 블록 에지에 대해 블러링(blurring)을 수행하여 제2 영상 데이터를 생성하는 에지 필터링(edge filtering)부; 및
    상기 제2 영상 데이터의 해상도를 상기 입력 영상 데이터의 해상도와 동일한 해상도로 감소시켜 상기 출력 영상 데이터를 생성하는 해상도 축소부를 포함하는 것을 특징으로 하는 영상 표시 장치.
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