KR20120020509A

KR20120020509A - 반도체 패키지용 코어리스 기판 제조 방법과 이를 이용한 코어리스 기판

Info

Publication number: KR20120020509A
Application number: KR1020100084161A
Authority: KR
Inventors: 박호식; 오창건; 배태균
Original assignee: 삼성전기주식회사
Priority date: 2010-08-30
Filing date: 2010-08-30
Publication date: 2012-03-08
Also published as: KR101128584B1

Abstract

본 발명은 반도체 패키지용 코어리스 기판 제조 방법과 이를 이용한 코어리스 기판에 관한 것으로서, a) 상면에 구리 시드가 도포된 캐리어 상의 구리 포스트 상부에 절연재 및 프라이머 레진과 구리로 형성된 구리 포일(Cu Foil)을 레이업(Lay-up)하는 단계; b) 구리 포스트 상부에 돌출된 절연재와 구리 포일의 일부를 연마공정을 통해 제거하는 단계; c) 에칭을 통해 표면에 남아 있는 구리를 제거하는 단계; d) 프라이머 레진 상부에 조도를 형성하고 화학동 시드를 도포하는 단계; e) 화학동 시드 상부 중 구리 포스트 상부에 해당하는 영역에 회로 패턴을 형성하는 단계;를 포함하여, Ti, Ni-Cr, Cr 등의 별도의 시드층 없이 화학동 시드만으로 밀착력을 확보할 수 있고, 화학동 시드를 적용하기 때문에, 별도의 에칭 공정이 요구되지 않아 공정 절차가 간단해질 수 있다는 효과를 기대할 수 있다.

Description

반도체 패키지용 코어리스 기판 제조 방법과 이를 이용한 코어리스 기판{Manufacturing Method of Coreless Substrate for Package of Semiconductor, and Coreless Substrate Using the same}

본 발명은 반도체 패키지용 코어리스 기판 제조 방법과 이를 이용한 코어리스 기판에 관한 것으로서, 보다 상세하게는 다층 기판에서 층간 접속의 밀착 신뢰성을 향상시키기 위한 반도체 패키지용 코어리스 기판 제조 방법과 이를 이용한 코어리스 기판에 관한 것이다.

전자기기, 반도체 패키지의 소형화와 고밀도화에 따라 패키지 기판 또는 고밀도 배선이 가능한 층간 접속, 고밀도 다층화 기술 등의 중요도가 높아지고 있다.

이처럼 고밀도화에 의해 칩의 수 및 그 밀도가 증가하는 것에 수반하여 인쇄회로기판은 칩으로부터 발생되는 열에 대한 방열 특성을 높이기 위해 비아(Via)를 스택(Stack)하여 신호전송 거리를 최소화하고 방열특성을 극대화할 수 있도록 한다.

이때, 비아를 스택하기 위하여 레이저 가공에 의해 도통을 위한 홀을 형성하고, 도금을 통해 층간 접속을 수행한다.

현재, 상술한 레이저 드릴(Laser Drill)을 이용한 빌드 업(Bulid Up) 기술이 개발되어 범용으로 적용되고 있다.

비아 형성방법에는 레이저를 이용하여 비아를 형성하는 방법과 노광, 현상을 통한 비아 형성 방법을 비롯하여 고밀도화 저비용화를 목적으로 수많은 층간 접속방법이 제안되어 왔다.

그 중 대표적인 드릴 공정과 도금공정을 생략할 수 있는 방법은 도전성 페이스트 범프(Paste Bump)를 비아로 사용하는 방법인 데, 최근 I/O(Input/Output) 증가에 따른 홀 수 증가에 의해 레이저 가공비용이 증가하고 있기 때문에, 이를 줄이기 위한 많은 대책이 개발되고 있는 추세이다.

한편, 다층 기판에서 층간 밀착력을 확보하기 위한 공정 프로세스는 구리 포스트 비아(Cu Post Via) 상에 형성되는 패턴이 연마된 절연재와 밀착력 확보를 위해 Ti/Cu, Ni-Cr/Cu, Cr/Cu 등 별도의 시드층(Seed Layer)이 요구되고 패턴을 형성한 후 불필요한 시드층을 제거하는 공정이 별도로 요구된다.

따라서, 본 발명은 상술한 문제점을 해결하기 위하여 창안된 것으로서, 노광, 현상을 통해 구리 포스트(Cu Post)를 형성하고, 절연층 적층 후 층간 접속을 위한 연마공정에서 구리 포스트 상부의 수지를 제거한 면에 밀착 신뢰성을 확보할 수 있도록 신뢰성이 우수한 층간 접속 구조의 반도체 패키지용 코어리스 기판 제조 방법과 이를 이용한 코어리스 기판을 제공함에 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명의 실시예에 의한 반도체 패키지용 코어리스 기판 제조 방법은, a) 상면에 구리 시드가 도포된 캐리어 상의 구리 포스트 상부에 절연재, 프라이머 레진과 구리 포일(Cu Foil)을 레이업(Lay-up)하는 단계; b) 구리 포스트 상부에 돌출된 절연재와 구리 포일의 일부를 연마공정을 통해 제거하여 평탄화시키는 단계; c) 에칭을 통해 표면에 남아 있는 구리를 제거하는 단계; d) 상기 프라이머 레진 상부에 조도를 형성하고 화학동 시드를 도포하는 단계; e) 상기 화학동 시드 상부 중 구리 포스트 상부에 해당하는 영역에 회로 패턴을 형성하는 단계;를 포함할 수 있다.

여기에서, 상기 절연재는, 글래스(Glass) 및 레진(Resin)으로 이루어진 것이 바람직하다.

또한, 프라이머 레진은, SAP(Semi Additive Process)용 자재로 이루어진 것이 바람직하다.

또한, 상기 a) 단계 이전에, a-1) 캐리어 상부에 DFR(Dry Film Resist)을 적층하고, 노광 및 현상 공정을 통해 구리 포스트 필(Post Fill) 도금을 위한 홀을 형성하는 단계;를 더 포함하는 것이 바람직하다.

또한, 상기 a-1) 단계 이후에, a-2) 상기 홀에 구리 포스트 필(Cu Post Fill) 도금을 수행하여 구리 포스트를 형성하는 단계;를 더 포함하는 것이 바람직하다.

또한, 상기 a-2) 단계에서, 상기 구리 포스트 필 도금은 상기 DFR 상부로 구리가 오버 플레이팅(Over Plating) 되도록 형성하는 것이 바람직하다.

또한, a-2) 단계 이후에, 구리 포스트를 연마하여 구리 포스트를 평탄화시키는 단계; 상기 DFR을 박리하는 단계;를 더 포함하는 것이 바람직하다.

또한, 상기 e) 단계 이후에, 구리 포스트 형성을 반복하여 다층 기판을 형성하는 단계; 최후에 형성된 최상층 상에 시드를 형성한 후, 캐리어로부터 기판을 분리하는 단계;를 더 포함하는 것이 바람직하다.

또한, 상기 기판을 분리하는 단계 이후에,

최상층과 최하층 상에 회로 패턴을 형성하고, 솔더 레지스트 및 표면 처리를 수행하는 단계;를 더 포함하는 것이 바람직하다.

다른 본 발명의 반도체 패키지용 코어리스 기판은, 구리 포스트; 상기 구리 포스트가 배치된 영역을 제외한 구리 포스트와 같은 층에 형성된 절연층; 상기 절연층 상에 적층되어 상기 구리 포스트와 상면의 높이가 동일하도록 형성된 프라이머 레진(Primer Resin); 상기 구리 포스트 상에 형성된 회로 패턴;을 포함하고, 상기 구리 포스트, 절연층, 프라이머 레진 및 회로 패턴이 복수의 층으로 형성될 수 있다.

또한, 상기 코어리스 기판은, 상기 복수의 층의 최상층과 최하층의 구리 포스트 상에 회로 패턴을 더 형성하는 것이 바람직하다.

또한, 상기 코어리스 기판은, 상기 최상층과 최하층의 구리 포스트 상에 회로 패턴을 형성한 후, 솔더 레지스터 도포 및 표면 처리를 수행하는 것이 바람직하다.

본 발명의 반도체 패키지용 코어리스 기판 제조 방법과 이를 이용한 코어리스 기판은, Ti, Ni-Cr, Cr 등의 별도의 시드층 없이 화학동 시드만으로 밀착력을 확보할 수 있고, 화학동 시드를 적용하기 때문에, 별도의 에칭 공정이 요구되지 않아 공정 절차가 간단해질 수 있다는 효과를 기대할 수 있다.

또한, 본 발명은 구리 포일 상부를 연마하기 때문에, 절연재보다 연마량이 작고, 구리 포스트만 효과적으로 노출시키면서 절연거리 편차를 줄일 수 있다는 장점이 있어, 기존 공법 대비 SIP 제품의 임피던스(Impedance) 측면에서 강점을 갖을 수 있다는 장점이 있다.

도 1 내지 도 16은 본 발명에 의한 코어리스 기판의 제조 공정 순서에 따라 나타내는 단면도이다.

이하, 도면을 참조하여 본 발명의 구체적인 실시형태를 설명하기로 한다. 그러나 이는 예시에 불과하며 본 발명은 이에 제한되지 않는다.

본 발명을 설명함에 있어서, 본 발명과 관련된 공지기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우에는 그 상세한 설명을 생략하기로 한다. 그리고, 후술되는 용어들은 본 발명에서의 기능을 고려하여 정의된 용어들로서 이는 사용자, 운용자의 의도 또는 관례 등에 따라 달라질 수 있다. 그러므로 그 정의는 본 명세서 전반에 걸친 내용을 토대로 내려져야 할 것이다.

본 발명의 기술적 사상은 청구범위에 의해 결정되며, 이하의 실시예는 본 발명의 기술적 사상을 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 효율적으로 설명하기 위한 일 수단일 뿐이다.

먼저, 도 1 및 도 2에서 도시하는 바와 같이, 상면에 구리 시드(111)가 도포된 캐리어(110) 상부에 드라이 필름 레지스트(Dry Film Resist: DFR, 이하에서는 DFR이라고 하기로 함)(120)를 적층하고, 노광 및 현상 공정을 통해 구리 포스트 필(Cu Post Fill) 도금을 위한 홀을 형성할 수 있다.

또한, 도 3에서 도시하는 바와 같이, 홀에 구리 포스트 필(Cu Post Fill) 도금을 수행하여 구리 포스트(130)를 형성할 수 있다.

여기에서, 구리 포스트 필 도금은 도 3에서와 같이, DFR(120) 상부로 구리가 오버 플레이팅(Over Plating) 되도록 형성할 수 있다.

또한, 도 4 내지 도 6에서 도시하는 바와 같이, 구리 포스트(130)를 연마하여 구리 포스트(130)를 평탄화시키고, DFR(120)을 박리할 수 있다.

예를 들어, 연마공정은 도 4의 A-A' 선을 기준으로 DFR의 일부와 DFR 상부로 오버 플레이팅된 구리 포스트의 연마를 수행하는 것이다. 이때, 연마 방법은 일반적으로 공지된 기술을 적용할 수 있다.

또한, 도 7에서 도시하는 바와 같이, 상면에 구리 시드가 도포된 캐리어 상의 구리 포스트 상부에 절연재(140), 프라이머 레진(Primer Resin)(150)과 구리 포일(Cu Foil)(160)을 레이업(Lay-up) 할 수 있다.

여기에서, 절연재(140)는 글래스(Glass) 및 레진(Resin)으로 이루어질 수 있다.

또한, 프라이머 레진은 SAP(Semi Additive Process)용 자재로 이루어질 수 있다.

도 8 및 도 9에서 도시하는 바와 같이, 구리 포스트(130) 상부에 돌출(도 8의 B)된 절연재와 구리 포일의 일부를 연마공정을 통해 제거하여 평탄화시킬 수 있다.

예를 들어, 도 9의 C-C'를 기준으로 구리 포스트(130) 때문에 돌출된 돌출부위(절연재와 구리 포일)를 제거하는 것이다.

여기에서, 구리 포일(160) 상면에 쿠션이 있는 적층 부자재를 더 적층할 수 있다. 적층 부자재로 인해 구리 포스트 상부에 절연재가 일부 남아 있고, 이는 연마 공정을 통해 구리 포일의 일부와 함께 제거될 수 있다.

또한, 도 10 내지 도 11에서 도시하는 바와 같이, 에칭을 통해 표면에 남아 있는 구리(160)를 제거할 수 있다.

또한, 도 12에서 도시하는 바와 같이, 프라이머 레진 상부에 조도를 형성하고 화학동 시드(170)를 도포할 수 있다. 여기에서, 조도는 구리 포일 매트(Matte) 면의 조도를 이용할 수 있다.

이에 더하여, 화학동 시드(170) 상부 중 구리 포스트(130) 상부에 해당하는 영역에 회로 패턴(180)을 형성할 수 있다.

이후, 도 13에서 도시하는 바와 같이, 구리 포스트 형성을 반복하여 다층 기판을 형성할 수 있다.

예를 들어, 도 13과 같이 L4의 다층 기판으로 형성할 수 있다.

또한, 도 14에서 도시하는 바와 같이, 최후에 형성된 최상층 상에 시드(190)를 형성한 후, 캐리어(110)로부터 기판을 분리할 수 있다.

또한, 도 15 및 도 16에서 도시하는 바와 같이, 최상층과 최하층 상에 회로 패턴(200)을 형성하고, 솔더 레지스트 및 표면 처리(210)를 수행하여, 코어리스 기판(300)을 완성할 수 있다.

상술한 바와 같이, 구리 포스트 상에 절연재와 SAP용 자재를 적층하면, 구리 포스트 상의 절연재 일부가 돌출된 형태가 될 수 있다. SAP 자재인 프라이머 레진이 남아 있으면서 구리 포일의 일부를 연마를 통해 제거한 후, 구리 포일을 에칭하면 프라이머 레진은 조도가 있는 형태 그대로 남아있게 되는 것이다.

이때, 구리 포일 매트(Cu Foil Matte)면에 조도를 갖기 때문에, 기판의 층간 밀착력을 높일 수 있는 것이다.

이하에서는, 상술한 반도체 패키지용 코어리스 기판 제조 방법에 따른 코어리스 기판에 대해 설명하기로 한다.

도 16에서 도시하는 바와 같이, 코어리스 기판(300)은 구리 포스트(130), 구리 포스트(130)가 배치된 영역을 제외한 구리 포스트(130)와 같은 층에 형성된 절연층(140), 절연층(140) 상에 적층되어 구리 포스트(130)와 상면의 높이가 동일하도록 형성된 프라이머 레진(Primer Resin)(150), 구리 포스트(130) 상에 형성된 회로 패턴(200)을 포함할 수 있다.

한편, 코어리스 기판(300)은 상술한 구성인 구리 포스트(130), 절연층(140), 프라이머 레진(150) 및 회로 패턴(200)이 복수의 층으로 형성된 다층 기판의 구조를 갖을 수 있다.

또한, 코어리스 기판(300)은 복수 층의 최상층과 최하층의 구리 포스트 상에 회로 패턴(200)을 더 형성할 수 있다.

이에 더하여, 코어리스 기판(300)은 최상층과 최하층의 구리 포스트 상에 회로 패턴을 형성한 후, 솔더 레지스터 도포 및 표면 처리(210)를 수행할 수 있다.

본 발명은 Ti, Ni-Cr, Cr 등의 재질로 이루어진 별도 시드층의 형성 없이도 기판의 층간 밀착력을 확보할 수 있고, 시드 에칭 공정이 추가로 요구되지 않는다는 효과를 기대할 수 있다.

이상에서 대표적인 실시예를 통하여 본 발명에 대하여 상세하게 설명하였으나, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 상술한 실시예에 대하여 본 발명의 범주에서 벗어나지 않는 한도 내에서 다양한 변형이 가능함을 이해할 것이다.

그러므로 본 발명의 권리범위는 설명된 실시예에 국한되어 정해져서는 안 되며, 후술하는 특허청구범위뿐만 아니라 이 특허청구범위와 균등한 것들에 의해 정해져야 한다.

110 : 캐리어
111 : 구리 시드
120 : DFR(Dry Film Resist)
130 : 구리 포스트
140 : 절연재
150 : 프라이머 레진
160 : 구리 포일(Cu Foil)
200 : 회로 패턴
300 : 코어리스 기판

Claims

a) 상면에 구리 시드가 도포된 캐리어 상의 구리 포스트 상부에 절연재, 프라이머 레진(Primer Resin)과 구리 포일(Cu Foil)을 레이업(Lay-up)하는 단계;
b) 구리 포스트 상부에 돌출된 절연재와 구리 포일의 일부를 연마공정을 통해 제거하여 평탄화시키는 단계;
c) 에칭을 통해 표면에 남아 있는 구리를 제거하는 단계;
d) 상기 프라이머 레진 상부에 조도를 형성하고 화학동 시드를 도포하는 단계;
e) 상기 화학동 시드 상부 중 구리 포스트 상부에 해당하는 영역에 회로 패턴을 형성하는 단계;
를 포함하는 반도체 패키지용 코어리스 기판 제조 방법.
제1항에 있어서,
상기 절연재는, 글래스(Glass) 및 레진(Resin)으로 이루어진 것을 특징으로 하는 반도체 패키지용 코어리스 기판 제조 방법.
제2항에 있어서,
상기 프라이머 레진은, SAP(Semi Additive Process)용 자재로 이루어진 것을 특징으로 하는 반도체 패키지용 코어리스 기판 제조 방법.
제3항에 있어서,
상기 a) 단계 이전에,
a-1) 캐리어 상부에 DFR(Dry Film Resist)을 적층하고, 노광 및 현상 공정을 통해 구리 포스트 필(Post Fill) 도금을 위한 홀을 형성하는 단계;
를 더 포함하는 것을 특징으로 하는 반도체 패키지용 코어리스 기판 제조 방법.
제4항에 있어서,
상기 a-1) 단계 이후에,
a-2) 상기 홀에 구리 포스트 필(Cu Post Fill) 도금을 수행하여 구리 포스트를 형성하는 단계;
를 더 포함하는 것을 특징으로 하는 반도체 패키지용 코어리스 기판 제조 방법.
제5항에 있어서,
상기 a-2) 단계에서,
상기 구리 포스트 필 도금은 상기 DFR 상부로 구리가 오버 플레이팅(Over Plating) 되도록 형성하는 것을 특징으로 하는 반도체 패키지용 코어리스 기판 제조 방법.
제6항에 있어서,
상기 a-2) 단계 이후에,
구리 포스트를 연마하여 구리 포스트를 평탄화시키는 단계;
상기 DFR을 박리하는 단계;
를 더 포함하는 것을 특징으로 하는 반도체 패키지용 코어리스 기판 제조 방법.
제3항에 있어서,
상기 e) 단계 이후에,
구리 포스트 형성을 반복하여 다층 기판을 형성하는 단계;
최후에 형성된 최상층 상에 시드를 형성한 후, 캐리어로부터 기판을 분리하는 단계;
를 더 포함하는 것을 특징으로 하는 반도체 패키지용 코어리스 기판 제조 방법.
제8항에 있어서,
상기 기판을 분리하는 단계 이후에,
최상층과 최하층 상에 회로 패턴을 형성하고, 솔더 레지스트 및 표면 처리를 수행하는 단계;
를 더 포함하는 것을 특징으로 하는 반도체 패키지용 코어리스 기판 제조 방법.
구리 포스트;
상기 구리 포스트가 배치된 영역을 제외한 구리 포스트와 같은 층에 형성된 절연층;
상기 절연층 상에 적층되어 상기 구리 포스트와 상면의 높이가 동일하도록 형성된 프라이머 레진(Primer Resin);
상기 구리 포스트 상에 형성된 회로 패턴;을 포함하고,
상기 구리 포스트, 절연층, 프라이머 레진 및 회로 패턴이 복수의 층으로 형성된 반도체 패키지용 코어리스 기판.
제10항에 있어서,
상기 코어리스 기판은,
상기 복수 층의 최상층과 최하층의 구리 포스트 상에 회로 패턴을 더 형성하는 것을 특징으로 하는 반도체 패키지용 코어리스 기판.
제11항에 있어서,
상기 코어리스 기판은,
상기 최상층과 최하층의 구리 포스트 상에 회로 패턴을 형성한 후, 솔더 레지스터 도포 및 표면 처리를 수행하는 것을 특징으로 하는 반도체 패키지용 코어리스 기판.