KR20120019252A - 박막 트랜지스터 기판의 제조 방법 - Google Patents

박막 트랜지스터 기판의 제조 방법 Download PDF

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Abstract

박막 트랜지스터 기판의 제조 방법이 제공된다. 박막 트랜지스터 기판의 제조 방법은 기판 상에 게이트 전극을 형성하고, 게이트 전극 상에 게이트 절연막을 형성하고, 게이트 절연막 상에 비정질 반도체 패턴과, 비정질 반도체 패턴 상에 서로 분리된 소오스 전극 및 드레인 전극을 형성하고, 소오스 전극 및 드레인 전극 하부의 비정질 반도체 패턴 상에 배치된 돌출부를 포함하는 집광층을 비정질 반도체 패턴, 소오스 전극, 및 드레인 전극 상에 형성하고, 집광층의 돌출부에 광을 조사하여 비정질 반도체 패턴의 적어도 일부를 결정화하는 것을 포함한다.

Description

박막 트랜지스터 기판의 제조 방법{Method for fabricating thin film transistor substrate}
본 발명은 박막 트랜지스터 기판의 제조 방법에 관한 것이다.
표시 장치 중 액정 표시 장치(Liquid Crystal Display: LCD)는 현재 가장 널리 사용되고 있는 평판 표시 장치(Flat Panel Display: FPD) 중 하나로써, 전극이 형성되어 있는 두 장의 기판 및 그 사이에 위치하는 액정층으로 이루어진다. 액정 표시 장치는 두 장의 기판에 형성되어 있는 전극에 전압을 인가하여, 액정층의 액정 분자들을 재배열시킴으로써, 투과되는 빛의 양을 조절하는 표시 장치이다.
이러한 액정 표시 장치는 액정층의 액정 분자들을 재배열시키기 위해 박막 트랜지스터를 구비할 수 있다.
한편, 박막 트랜지스터는 기판 상에 게이트 전극, 소스 전극 및 드레인 전극을 형성하고, 상기 전극들 사이에 반도체층으로 이루어진 채널 영역을 형성함으로써 기판에 형성된 전극에 전압을 인가할 수 있도록 하는 소자이다. 최근 박막 트랜지스터의 반도체층을 다결정 반도체를 포함하도록 형성하여, 전하의 이동도와 온 전류(on-current)를 향상시키는 방법이 주목받고 있다. 그러나 이러한 다결정 반도체층을 형성하기 위해서는 매우 복잡한 공정을 거쳐야 하는 등의 어려움이 있었다.
본 발명이 해결하고자 하는 기술적 과제는 공정을 단순화시키고, 결정화 효율을 향상시키는 박막 트랜지스터 기판의 제조 방법을 제공하는 것이다.
본 발명의 기술적 과제들은 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 해결하기 위한 본 발명의 박막 트랜지스터 기판의 제조 방법의 일 태양(aspect)은, 기판 상에 게이트 전극을 형성하고, 상기 게이트 전극 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 비정질 반도체 패턴과, 상기 비정질 반도체 패턴 상에 서로 분리된 소오스 전극 및 드레인 전극을 형성하고, 상기 소오스 전극 및 상기 드레인 전극 하부의 상기 비정질 반도체 패턴 상에 배치된 돌출부를 포함하는 집광층을 상기 비정질 반도체 패턴, 상기 소오스 전극, 및 상기 드레인 전극 상에 형성하고, 상기 집광층의 상기 돌출부에 광을 조사하여 상기 비정질 반도체 패턴의 적어도 일부를 결정화하는 것을 포함한다.
상기 기술적 과제를 달성하기 위한 본 발명의 박막 트랜지스터 기판의 제조 방법의 다른 태양은, 기판 상에 회로 게이트 전극 및 화소 게이트 전극을 형성하고, 상기 회로 게이트 전극 및 상기 화소 게이트 전극 상에 게이트 절연막을 형성하고, 상기 게이트 절연막 상에 비정질 반도체 패턴과, 상기 비정질 반도체 패턴 상에 서로 분리된 회로 소오스 전극, 회로 드레인 전극, 화소 소오스 전극, 및 화소 드레인 전극을 형성하고, 상기 회로 소오스 전극 및 상기 회로 드레인 전극 하부의 회로 비정질 반도체 패턴 상에 선택적으로 배치된 돌출부를 포함하는 집광층을 상기 비정질 반도체 패턴, 상기 회로 소오스 전극, 상기 회로 드레인 전극, 상기 화소 소오스 전극, 및 상기 화소 드레인 전극 상에 형성하고, 상기 집광층의 상기 돌출부에 광을 조사하여 상기 회로 비정질 반도체 패턴의 적어도 일부를 결정화하는 것을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
도 1 은 본 발명의 실시예들에 따른 박막 트랜지스터 기판을 포함하는 표시 장치를 설명하기 위한 개념도이다.
도 2는 도 1의 한 화소의 등가 회로도이다.
도 3 내지 도 12는 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
도 13 및 도 14는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 표시된 구성요소의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다.
소자(elements) 또는 층이 다른 소자 또는 층의 "위(on)" 또는 "상(on)"으로 지칭되는 것은 다른 소자 또는 층의 바로 위뿐만 아니라 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다. 반면, 소자가 "직접 위(directly on)" 또는 "바로 위"로 지칭되는 것은 중간에 다른 소자 또는 층을 개재하지 않은 것을 나타낸다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭하며, "및/또는"은 언급된 아이템들의 각각 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 "포함한다(comprises)" 및/또는 "이루어지다(made of)"는 언급된 구성요소, 단계, 동작 및/또는 소자는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 소자의 존재 또는 추가를 배제하지 않는다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않음은 물론이다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있음은 물론이다.
다른 정의가 없다면, 본 명세서에서 사용되는 모든 용어(기술 및 과학적 용어를 포함)는 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 공통적으로 이해될 수 있는 의미로 사용될 수 있을 것이다. 또 일반적으로 사용되는 사전에 정의되어 있는 용어들은 명백하게 특별히 정의되어 있지 않는 한 이상적으로 또는 과도하게 해석되지 않는다.
먼저, 도 1 및 도 2를 참조하여 본 발명의 실시예들에 따른 박막 트랜지스터 기판을 포함하는 표시 장치에 대하여 설명한다.
도 1을 참조하면, 본 발명의 일 실시예에 따른 표시 장치는 하나 또는 두 개의 표시판으로 이루어진 표시 패널(300)을 포함할 수 있다.
표시 패널(300)은 영상이 표시되는 표시부(DA)와 영상이 표시되지 않는 비표시부(PA)로 구분될 수 있다.
표시부(DA)는 다수의 게이트 라인(G1~Gn), 다수의 데이터 라인(D1~Dm), 화소 스위칭 소자(미도시) 및 화소 전극(미도시)이 형성된 제1 기판(미도시)과, 컬러 필터(미도시)와 공통 전극(미도시)이 형성된 제2 기판(미도시), 제1 기판(미도시)과 제2 기판(미도시) 사이에 개재된 액정층(미도시)을 포함하여 영상을 표시할 수 있다. 게이트 라인(G1~Gn)은 대략 행 방향으로 연장되어 서로가 거의 평행하고, 데이터 라인(D1~Dm)은 대략 열 방향으로 연장되어 서로가 거의 평행하게 형성될 수 있다.
도 2를 참조하여 도 1의 한 화소(PX)에 대해 설명하면, 제1 기판(100)의 화소 전극(PE)과 대향하도록 제2 기판(200)의 공통 전극(CE)의 일부 영역에 색필터(CF)가 형성될 수 있다. 예를 들어, i번째(i=1~n) 게이트 라인(Gi)과 j번째(j=1~m) 데이터 라인(Dj)에 연결된 화소(PX)는 신호선(Gi, Dj)에 연결된 화소 스위칭 소자(Qp)와 이에 연결된 액정 커패시터(liquid crystal capacitor, Clc) 및 유지 커패시터(storage capacitor, Cst)를 포함할 수 있다. 유지 커패시터(Cst)의 일단 및 공통 전극(CE)에는 공통 전압이 인가될 수 있다. 몇몇 다른 실시예에서 유지 커패시터(Cst)는 생략할 수 있다.
화소 스위칭 소자(Qp)는 제1 기판(100)에 구비되어 있는 삼 단자 소자로서, 그 제어 단자는 게이트선(Gi)과 연결되어 있고, 입력 단자는 데이터선(Dj)과 연결되어 있으며, 출력 단자는 액정 축전기(Clc) 및 유지 축전기(Cst)와 연결될 수 있다. 화소 전극(PE)과 공통 전극(CE) 사이에 형성되는 전계에 의해 액정층(3)을 이루는 액정 분자들의 배열 방향이 변화하여 액정층(3)을 통과하는 빛의 투과율이 조절될 수 있다.
다시 도 1을 참조하면, 비표시부(PA)는 제1 기판(도 2의 100 참조)이 제2 기판(도 2의 200 참조)보다 더 넓게 형성되어 영상이 표시되지 않는 부분을 의미할 수 있다. 비표시부(PA)는 게이트 구동부(400) 및 데이터 구동부(500)를 포함할 수 있다.
게이트 구동부(400)는 표시부(DA)의 게이트선(G1-Gn)에 연결되어 있으며, 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어진 게이트 신호를 게이트선(G1-Gn)에 인가할 수 있다. 데이터 구동부(500)는 표시부(DA)의 데이터선(D1-Dm)에 연결되어 데이터 신호를 데이터선(D1-Dm)에 인가할 수 있다. 게이트 구동부(400) 및 데이터 구동부(500)는 게이트 신호 및 데이터 신호를 각각 생성하고 제어하기 위한 복수의 박막 트랜지스터(도시하지 않음)를 포함할 수 있다.
상술한 바와 같이, 표시 패널(300) 상에는 복수의 박막 트랜지스터를 형성할 수 있으며, 게이트 구동부(400) 및 데이터 구동부(500)를 포함하는 비표시부(PA) 상에 형성된 박막 트랜지스터(Qd)와, 화소(PX)를 포함하는 표시부(DA) 상에 형성된 박막 트랜지스터(Qp)를 구별하기 위해, 구동부의 박막 트랜지스터(Qd)에는 '회로'라는 용어를 붙이고, 화소부의 박막 트랜지스터(Qp)에는 '화소'라는 용어를 붙여 설명한다.
이어서, 도 3 내지 도 12을 참조하여, 본 발명의 일 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명한다.
먼저, 도 3을 참조하여, 기판(110) 상에 게이트 전극(121)을 형성하고, 게이트 전극(121) 상에 게이트 절연막(140)을 형성한다.
더욱 구체적으로, 기판(110) 상에 게이트 도전막(미도시)을 형성한 후, 게이트 도전막을 패터닝하여 게이트 전극(121)을 형성할 수 있다. 게이트 전극(121)은 예를 들어, 전도성이 높은 알루미늄(Al)과 알루미늄 합금 등 알루미늄 계열의 금속, 은(Ag)과 은 합금 등 은 계열의 금속, 구리(Cu)와 구리 합금 등 구리 계열의 금속, 몰리브덴(Mo)과 몰리브덴 합금 등 몰리브덴 계열의 금속, 크롬(Cr), 티타늄(Ti), 탄탈륨(Ta) 등으로 이루어질 수 있고, 물리적 성질이 다른 두 개의 도전막(미도시)을 포함하는 다중막 구조일 수도 있다. 그러나, 이들은 하나의 예시에 불과할 뿐 다양한 물질을 적용할 수 있음은 물론이다.
이어서, 게이트 전극(121) 상에 게이트 절연막(140)을 형성한다. 게이트 절연막(140)은 예를 들어, 실리콘 산화막, 실리콘 질화막 또는 실리콘 산질화막등을 화학 기상 증착법(Chemical Vapor Deposition; CVD)등을 이용하여 형성할 수 있다.
이어서, 도 4 내지 도 7을 참조하여, 게이트 절연막(140) 상에 비정질 반도체 패턴(151)과, 비정질 반도체 패턴(151) 상에 서로 분리된 소오스 전극(177) 및 드레인 전극(178)을 형성한다.
더욱 구체적으로, 도 4를 참조하여, 게이트 절연막(140) 상에 비정질 반도체층(150), 저항성 접촉층(160), 및 금속층(170)을 차례로 적층할 수 있다.
비정질 반도체층(150) 및 저항성 접촉층(160)은 예를 들어, CVD를 이용해 연속적으로 증착할 수 있다. 여기서, 비정질 반도체층(150)은 수소화 비정질 실리콘 등일 수 있다. 또한, 저항성 접촉층(160)은 예를 들어 인(P) 등의 불순불이 고농도로 도핑된 n+ 수소화 비정질 실리콘, n+ 결정 실리콘, 또는 실리사이드(silicide) 등일 수 있다. 나아가, 금속층(170)은 예를 들어, 스퍼터링(sputtering)을 이용하여 형성할 수 있다.
이어서, 도 5를 참조하여, 금속층(도 4의 170 참조) 상에 감광막(미도시)을 도포한 후, 마스크(50)를 이용하여 노광하고, 노광된 감광막을 현상하여 감광 패턴(41a, 41b)을 형성할 수 있다.
이 때, 마스크(50)는 투광 영역(50a), 차광 영역(50b), 및 반투광 영역(50c)을 포함할 수 있다. 반투광 영역(50c)에는 슬릿 패턴(slit pattern), 격자 패턴(lattice pattern) 또는 투과율이 중간이거나 두께가 중간인 하프톤 패턴이 구비될 수 있다. 슬릿 패턴을 사용할 때에는 슬릿의 폭이나 슬릿 사이의 간격이 사진 공정에 사용하는 노광기의 분해능(resolution)보다 작은 것을 적용할 수 있다.
마스크(50)를 이용하여 노광된 감광막을 현상하여 제1 감광 패턴(41a)과, 제1 감광 패턴(41a)보다 두꺼운 제2 감광 패턴(41b)을 형성할 수 있다. 더욱 구체적으로, 제1 감광 패턴(41a)은 비정질 반도체 패턴(151)의 채널 영역에 대응하는 위치에 형성하고, 제2 감광 패턴(41b)은 소오스 전극(177) 및 드레인 전극(178)을 형성할 위치에 형성할 수 있다.
도 5에서는 투광 영역(50a)에 대응하는 감광막이 완전히 제거되고, 차광 영역(50b)에 대응하는 감광막은 유지되고, 반투광 영역(50c)에 대응하는 감광막은 일부만 제거되는 양성 감광성의 포토레지스트를 적용한 경우를 하나의 예로 도시하였으며, 패터닝의 목적 등에 따라 음성 감광성의 포토레지스트를 적용할 수도 있음은 물론이다. 이 경우, 마스크(50)의 투광 영역(50a), 차광 영역(50b), 및 반투광 영역(50c)은 반대로 적용될 수 있다.
이어서, 제1 감광 패턴(41a) 및 제2 감광 패턴(41b)을 식각 마스크로 하여 금속층(도 4의 170 참조), 저항성 접촉층(도 4의 160 참조), 및 반도체층(도 4의 150 참조)을 순차로 식각하여, 예비 소오스 및 드레인 전극(171), 예비 저항성 접촉 패턴(161), 및 비정질 반도체 패턴(151)을 형성할 수 있다.
더욱 구체적으로, 도 6 및 도 7을 참조하여, 애싱(ashing) 등과 같은 에치-백(etch-back) 공정을 수행하여, 제1 감광 패턴(도 5의 41a 참조)을 제거할 수 있다. 이 때, 제2 감광 패턴(41b)의 두께도 함께 감소될 수 있다. 이 때, 남아 있는 제2 감광 패턴(41b)을 식각 마스크로 하여 예비 소오스 및 드레인 전극(171)을 식각하여 소오스 전극(177) 및 드레인 전극(178)을 형성할 수 있다. 이에 따라, 소오스 전극(177) 및 드레인 전극(178) 사이에 위치한 예비 저항성 접촉 패턴(161)을 노출시킬 수 있다.
이어서, 예비 저항성 접촉 패턴(161)의 노출 부분에, 예를 들어 건식 식각을 수행하여 저항성 접촉 패턴(165, 166)을 형성할 수 있다. 이에 따라, 비정질 반도체 패턴(151)이 노출될 수 있다. 몇몇 다른 실시예에서, 저항성 접촉 패턴(165, 166) 하부에 위치한 비정질 반도체 패턴(151)의 노출된 부분의 두께가 일정 부분 얇아질 수 있다. 이를 백 채널 에치라고 한다.
나아가, 게이트 절연막(140) 상에 비정질 반도체 패턴(151)과, 비정질 반도체 패턴(151) 상에 서로 분리된 소오스 전극(177) 및 드레인 전극(178)을 형성하는 방법은 도 5 내지 도 7을 참조하여 상술한 방법 외에도 본 발명의 목적 범위 내에서 다양하게 변형하여 적용할 수 있다.
이어서, 도 8을 참조하여, 비정질 반도체 패턴(151), 소오스 전극(177), 및 드레인 전극(178) 상에 보호막(180)을 형성할 수 있다. 보호막(180)은 예를 들어, CVD 등을 이용하여 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막 등으로 형성할 수 있다.
이어서, 도 9를 참조하여, 소오스 전극(177) 및 드레인 전극(178) 하부의 비정질 반도체 패턴(151) 상에 예비 집광층(190)을 형성할 수 있다. 예를 들어, 예비 집광층(190)은 CVD 등을 이용하여 형성할 수 있다. 상술한 바와 같이, 예비 집광층(190) 하부에 보호막(180)을 개재할 수 있다.
나아가, 예비 집광층(190)은 유기막 또는 비유기막일 수 있다. 예를 들어, 예비 집광층(190)이 비유기막인 경우, 후술할 집광층(도 10의 192 참조)의 돌출부(도 10의 194 참조)를 컬럼 스페이서로 이용할 수 있다.
이어서, 도 10을 참조하여, 소오스 전극(177) 및 드레인 전극(178) 하부의 비정질 반도체 패턴(151) 상에 배치된 돌출부(194)를 포함하는 집광층(192)을 비정질 반도체 패턴(151), 소오스 전극(177), 및 드레인 전극(178) 상에 형성한다.
더욱 구체적으로, 슬릿부(70a, 70b)를 포함하는 마스크(70)를 이용하여 예비 집광층(도 9의 190 참조)을 노광할 수 있다. 도 10에 도시된 바와 같이, 집광층(192)은 돌출부(194)와, 돌출부(194) 사이를 연결하는 평탄부(196)를 포함하고, 슬릿부(70a, 70b)는 제1 슬릿부(70a) 및 제2 슬릿부(70b)를 포함하되, 제1 슬릿부(70a)는 돌출부(194)에, 제2 슬릿부(70b)는 평탄부(196)에 대응하도록 마스크(70)를 배치할 수 있다.
다시 말하면, 제1 슬릿부(70a) 및 제2 슬릿부(70b)를 포함하는 마스크(70)를 이용하여 예비 집광층(190)을 노광한 후, 노광된 예비 집광층(190)을 현상하여 돌출부(194)를 포함하는 집광층(192)을 형성할 수 있다.
이 때, 도면에 도시된 바와 같이, 돌출부(194)가 제1 곡률의 렌즈 형상을 가질 수 있다. 이와 같이, 임의의 곡률을 가지는 렌즈 형상으로 돌출부(194)를 형성함으로써, 후술할 비정질 반도체 패턴(151)의 결정화 공정에서 광을 조사할 때, 상기 조사된 광이 돌출부(194)에 의해 비정질 반도체 패턴(151) 상에 집속될 수 있다. 이에 따라, 상대적으로 낮은 에너지로도 비정질 반도체 패턴(151)을 결정화할 수 있는 장점이 있다. 이에 대한 구체적인 설명은 후술한다.
또한, 도면에서는 돌출부(194)가 렌즈 형상을 가지는 경우만을 도시하였으나, 비정질 반도체 패턴(151)의 결정화 공정에서 조사된 광을 비정질 반도체 패턴(151)으로 집속할 수 있다면, 돌출부(194)의 형상이 렌즈 형상으로 한정되는 것은 아니다.
상술한 바와 같이, 마스크(70)는 제1 슬릿부(70a) 및 제2 슬릿부(70b)를 포함할 수 있다. 예를 들어, 집광층(192)이 음성 감광성을 가지는 경우, 도면에 도시된 바와 같이, 제1 슬릿부(70a)의 슬릿 패턴이 제2 슬릿부(70b)의 슬릿 패턴보다 조밀하게 형성될 수 있다. 나아가, 제1 슬릿부(70a) 내에서도 돌출부의 형상에 따라 슬릿 패턴의 밀도가 다를 수 있다. 예를 들어, 도 10과 같이 돌출부(194)를 렌즈 형상으로 형성할 경우, 제1 슬릿부(70a)의 슬릿 패턴은 센터 부분에 가까울수록 조밀하게 형성할 수 있다.
돌출부(194)는 제1 폭(w) 및 제1 높이(h)를 가질 수 있다. 여기서, 제1 폭(w)은 평탄부(196)와 돌출부(194)의 경계면 일측에서 타측까지의 거리를 의미할 수 있고, 제1 높이(h)는 평탄부(196)의 상면으로부터 돌출부(194)의 가장 높은 지점까지의 거리를 의미할 수 있다. 이 때, 돌출부(194)의 폭(w)은 돌출부(194)의 높이(h)의 약 1.2 배 내지 약 4배일 수 있다. 나아가, 돌출부(194)의 높이(h)는 약 1.4 um 내지 약 5um로 형성할 수 있다. 예를 들어, 돌출부(194)의 높이(h)에 따라 돌출부(194)를 컬럼 스페이서로 이용할 수도 있다. 이 때, 집광층(192)은 비유기막일 수 있다. 다만, 돌출부(194)의 폭(w) 및 높이(h)의 수치는 하나의 예시에 해당하며, 본 발명의 목적 범위 내에서 다양하게 변경될 수 있다.
또한, 도면에서는 하나의 돌출부(194)를 포함하는 집광층(192)을 도시하였으나, 집광층(192)은 복수 개의 돌출부를 포함할 수 있음은 물론이다. 더욱 구체적으로, 기판(110) 상에 서로 분리된 복수 개의 소오스 전극(177) 및 드레인 전극(178)을 형성할 수 있고, 각 소오스 전극(177) 및 드레인 전극(178) 하부에 배치된 비정질 반도체 패턴(151) 상에 각각 대응하는 복수 개의 돌출부(194)를 포함할 수 있다. 몇몇 다른 실시예에서, 모든 비정질 반도체 패턴(151) 상에 돌출부(194)가 각각 대응하지 않는 것도 가능하며, 이에 대한 실시예는 후술한다.
이어서, 도 11을 참조하여, 집광층(192)의 돌출부(194)에 광(250)을 조사하여 비정질 반도체 패턴(151)의 적어도 일부를 결정화한다.
비정질 반도체 패턴(151)에 광(250), 예를 들어 레이저 빔을 조사하여 비정질 반도체 패턴(151)의 적어도 일부를 결정화하여 다결정 반도체 패턴(153)으로 전환할 수 있다. 더욱 구체적으로, 레이저 빔(250)을 돌출부(194), 예를 들어 렌즈 형상에 조사함으로써, 레이저 빔(250)이 비정질 반도체 패턴(151)으로 집속되도록 할 수 있다. 다시 말하면, 집광층(192) 외부에서 평행하게 진행하던 레이저 빔(250)이 돌출부(194)에 의해 굴절되어 비정질 반도체 패턴(151) 상에 집광될 수 있다.
돌출부(194)를 이용하여 레이저 빔(250)을 채널 영역에 선택적으로 집속시킴으로써, 상대적으로 낮은 에너지 밀도(low energy density)를 가지는 레이저 빔(250)으로도 채널 영역, 즉 비정질 반도체 패턴(151)의 적어도 일부의 선택적 결정화를 진행할 수 있다. 이와 같이, 비정질 반도체 패턴(151)의 선택적 결정화가 가능하므로, 공정 속도 및 공정 효율을 훨씬 향상시킬 수 있다.
나아가, 상대적으로 낮은 에너지 밀도를 가지는 레이저 빔(250)을 생성하면 족하므로, 같은 파워의 레이저로 더 큰 폭의 레이저 빔(250)을 만들 수 있다. 이에 따라, 결정화 공정을 더욱 효율적으로 진행할 수 있다.
더욱 구체적으로, 도면으로 도시하지는 않았으나, 집광층(192)이 돌출부(194)를 복수 개로 포함하며, 복수 개의 돌출부(194)는 적어도 하나의 돌출부(194)를 포함하는 복수의 돌출부 그룹으로 구분할 수 있다. 이 때, 돌출부(194)에 광(250)을 조사할 때, 각 돌출부 그룹에 포함된 적어도 하나의 돌출부(194)에 한 번의 광(250), 예를 들어 레이저 빔을 조사할 수 있다.
상술한 바와 같이, 같은 파워의 레이저로 더 큰 폭의 레이저 빔(250)을 형성할 수 있으므로, 한 번의 조사로 여러 개의 돌출부(194)에 레이저 빔(250)을 제공하고, 다음 번의 조사에서 또 다른 여러 개의 돌출부(194)에 레이저 빔(250)을 제공할 수 있다. 즉, 복수의 돌출부 그룹 단위로 레이저 빔(250)을 조사할 수 있다. 이에 따라, 결정화 공정을 신속하게 진행할 수 있어, 기판(110)이 대형화되어도 공정 속도를 향상시킬 수 있다.
나아가, 큰 폭의 레이저 빔(250)을 이용하여 조사하여도 돌출부(194)의 존재로 채널 영역, 예를 들어 비정질 반도체 패턴(151) 중 소오스 전극(177) 및 드레인 전극(178)에 의해 노출된 영역을 선택적으로 결정화시킬 수 있다. 따라서, 고도의 광학 기술과, 레이저 빔의 복수의 샷(shot) 간의 균일성(uniformity)을 유지하기 위한 정밀화 단계(accurate stage)를 생략할 수 있다. 이에 따라, 기판(110)이 대형화되는 것과 무관하게 결정화 공정을 진행할 수 있으며, 양호한 트랜지스터를 포함하는 박막 트랜지스터 기판을 제조할 수 있다.
또한, 돌출부(194)에 의한 집광 현상으로, 기판(110) 상에 조사되는 레이저 빔(250)의 에너지는 상대적으로 낮을 수 있다. 더욱 구체적으로, 돌출부(194)가 형성되지 않은 비정질 반도체 패턴을 결정화하기 위해서는 제1 에너지를 가지는 광이 요구된다고 가정할 때, 돌출부(194)가 형성된 비정질 반도체 패턴(151)을 결정화하기 위해서는 상기 제1 에너지 보다 작은 제2 에너지로 광을 조사할 수 있다.
따라서, 제2 에너지를 가지는 레이저 빔(250)을 기판(110)의 일정 영역, 예를 들어 복수의 돌출부 그룹 중 임의의 어느 하나의 복수의 돌출부 그룹이 정의된 영역에 전체적으로 조사하여도, 제2 에너지는 금속부, 예를 들어 소오스 전극(177), 드레인 전극(178) 또는 이외의 구성 요소 등에 손상을 주지 않을 수 있다. 즉, 레이저 빔(250)의 강도는 돌출부(194)에 의한 집광으로 비정질 반도체 패턴(151)을 결정화할 수 있으면서, 이외의 영역에 주는 손상을 최소화할 수 있는 크기의 에너지일 수 있다.
이 때, 레이저 빔(250)은 보호막(180)에 의해 흡수되지 않고, 보호막(180)을 투과하여 비정질 반도체 패턴(151)에 도달할 수 있다. 이에 따라, 비정질 반도체 패턴(151) 중 소오스 전극(177) 및 드레인 전극(178)에 의해 노출된 영역이 레이저 빔(250)에 의해 다결정 반도체 패턴(153)으로 전환될 수 있다.
이어서, 도 12를 참조하여, 비정질 반도체 패턴(151)의 적어도 일부를 결정화한 후에, 집광층(192)을 평탄화하여 돌출부(도 11의 194 참조)를 제거할 수 있다. 예를 들어, 화학적 기계적 평탄화(CMP; Chemical Mechanical Polishing) 등을 이용하여 돌출부(194)를 제거할 수 있다. 도면으로 도시하지는 않았으나, 돌출부(194)가 제거된 집광층(198) 및 보호막(180) 내에는 상기 집광층(198) 및 보호막(180)을 관통하여 소오스 전극(177) 및 드레인 전극(178)을 노출시키는 복수의 콘택홀(미도시)을 형성할 수 있다. 나아가, 복수의 콘택홀을 통해 소오스 전극(177) 및 드레인 전극(178)은 배선, 화소 전극, 또는 스토리지 전극 등과 전기적으로 연결될 수 있다.
다른 몇몇 실시예에서는, 비정질 반도체 패턴(151)의 적어도 일부를 결정화한 후에, 집광층(192)의 돌출부(194)를 제거하지 않고, 표시 장치의 컬럼 스페이서로 이용할 수 있다. 따라서, 돌출부(194)의 높이(도 10의 h 참조)는 본 발명의 실시예들에 따른 박막 트랜지스터 기판을 포함하는 표시 장치의 컬럼 스페이서에서 요구되는 높이에 대응하도록 형성할 수 있다. 예를 들어, 돌출부(194)의 높이(h)는 약 1.4 um 내지 약 5um일 수 있으나, 이에 한정되지 않고 해당 표시 장치의 크기 또는 사용 목적 등에 따라 다양하게 변경할 수 있음은 물론이다.
이하, 도 13 및 도 14를 참조하여, 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명한다. 도 13 및 도 14는 본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법을 설명하기 위한 중간 구조물의 단면도들이다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 기판은 복수의 박막 트랜지스터를 구동 박막 트랜지스터(Qp)와, 화소 박막 트랜지스터(Qp)로 구분하고, 구동 박막 트랜지스터(Qd)의 비정질 반도체 패턴, 즉 회로 비정질 반도체 패턴 상에 선택적으로 배치된 돌출부(194)를 포함하는 집광층(192)을 형성한다는 점에서 상술한 본 발명의 일 실시예에 따른 박막 트랜지스터 기판과 구별된다. 설명의 편의를 위해, 상술한 실시예와 실질적으로 동일한 구성 요소에 대해서는 동일한 도면 부호를 붙이고, 이에 대한 구체적인 설명은 생략하거나 간략히 한다.
먼저, 도 13을 참조하여, 기판(110) 상에 회로 게이트 전극(121a) 및 화소 게이트 전극(121b)을 형성하고, 회로 게이트 전극(121a) 및 화소 게이트 전극(121b) 상에 게이트 절연막(140)을 형성하고, 게이트 절연막(140) 상에 비정질 반도체 패턴(151a, 151b)과, 비정질 반도체 패턴(151a, 151b) 상에 서로 분리된 회로 소오스 전극(177a), 회로 드레인 전극(178a), 화소 소오스 전극(177b), 및 화소 드레인 전극(178b)을 각각 형성한다.
더욱 구체적으로, 도 13에 도시된 바와 같이, 회로 게이트 전극(121a), 회로 비정질 반도체 패턴(151a), 회로 소오스 전극(177a), 및 회로 드레인 전극(178a)은 구동 박막 트랜지스터(Qd)를 형성하고, 화소 게이트 전극(121b), 화소 비정질 반도체 패턴(151b), 화소 소오스 전극(177b), 및 화소 드레인 전극(178b)은 화소 박막 트랜지스터(Qp)를 형성할 수 있다.
현 단계에서, 회로 비정질 반도체 패턴(151a) 및 화소 비정질 반도체 패턴(151b)은 모두, 예를 들어 비정질 실리콘을 포함할 수 있다. 다만, 후술할 광 조사 공정으로 구동 박막 트랜지스터(Qd)의 회로 비정질 반도체 패턴(151a)의 적어도 일부는 다결정 반도체 패턴(153)으로 전환시킬 수 있다.
도 3 내지 도 7에서 상술한 것과 실질적으로 동일한 공정을 진행하여, 회로 및 화소 게이트 전극(121a, 121b), 게이트 절연막(140), 회로 및 화소 소오스 전극(177a, 177b), 및 회로 및 화소 드레인 전극(178a, 178b)을 형성할 수 있다. 나아가, 도 13에 도시된 바와 같이, 회로 및 화소 소오스 전극(177a, 177b), 및 회로 및 화소 드레인 전극(178a, 178b) 하부에는 저항성 접촉 패턴(165a, 165b, 166a, 166b)도 형성할 수 있다. 또한, 화소 게이트 전극(121b)의 폭을 회로 게이트 전극(121a)의 폭보다 좁게 형성할 수 있으나, 이에 한정되는 것은 아니다.
이어서, 회로 소오스 전극(177a) 및 회로 드레인 전극(178a) 하부의 회로 비정질 반도체 패턴(151a) 상에 선택적으로 배치된 돌출부(194)를 포함하는 집광층(192)을, 비정질 반도체 패턴(151a, 151b), 회로 소오스 전극(177a), 회로 드레인 전극(178a), 화소 소오스 전극(177b), 및 화소 드레인 전극(178b) 상에 형성한다.
이 때, 돌출부(194)를 회로 비정질 반도체 패턴(151a) 상에는 형성하되, 화소 소오스 전극(177b) 및 화소 드레인 전극(178b) 하부의 화소 비정질 반도체 패턴(151b) 상에는 형성하지 않을 수 있다. 이에 따라, 후술할 광 조사 공정에서 회로 비정질 반도체 패턴(151a)의 적어도 일부는 결정화가 일어나지만, 화소 비정질 반도체 패턴(151b)에서는 결정화가 일어나지 않는다. 이에 대한 구체적인 설명은 도 14를 참조하여 후술한다.
나아가, 집광층(192) 하부에는 보호막(180)을 더 형성할 수 있다. 즉, 돌출부(194)를 포함하는 집광층(192)을 형성하기 전에, 구동 박막 트랜지스터(Qd) 및 화소 박막 트랜지스터(Qp)를 덮는 보호막(180)을 더 형성할 수 있다.
더욱 구체적으로, 비정질 반도체 패턴(151a, 151b), 회로 소오스 전극(177a), 회로 드레인 전극(178a), 화소 소오스 전극(177b), 및 화소 드레인 전극(178b) 상에 예비 집광층(도 9의 190 참조)을 형성하고, 슬릿부(71a, 71b)를 포함하는 마스크(71)를 이용하여 예비 집광층(190)을 노광할 수 있다.
이어서, 도 13에 도시된 바와 같이, 집광층(192)은 돌출부(194)와, 돌출부(194) 사이를 연결하는 평탄부(196)를 포함하고, 슬릿부(71a, 71b)는 제1 슬릿부(71a) 및 제2 슬릿부(71b)를 포함할 수 있다. 이 때, 제1 슬릿부(71a)를 돌출부(194)에, 제2 슬릿부(71b)를 평탄부(196)에 대응하도록 마스크(71)를 배치할 수 있다. 이에 따라, 제1 슬릿부(71a)는 구동 박막 트랜지스터(Qd)의 회로 비정질 반도체 패턴(151a)에 대응되도록 배치하고, 제2 슬릿부(71b)는 집광층(192)의 평탄부(196), 예를 들어 구동 박막 트랜지스터(Qd)의 일부와, 화소 박막 트랜지스터(Qp) 상에 대응되도록 배치할 수 있다. 다시 말하면, 화소 박막 트랜지스터(Qp) 상에는 집광층(192)의 평탄부(196)를 형성할 수 있다.
제1 슬릿부(71a)와 제2 슬릿부(71b)의 슬릿 패턴과, 돌출부(194)의 형상 등의 특성은 본 발명의 일 실시예에서 상술한 바와 실질적으로 동일하므로 구체적인 설명은 생략한다.
이어서, 도 14에 도시된 바와 같이, 집광층(192)의 돌출부(194)에 광을 조사하여 회로 비정질 반도체 패턴(151a)의 적어도 일부를 결정화한다.
더욱 구체적으로, 돌출부(194)에 광, 예를 들어 레이저 빔(250)을 조사하여, 레이저 빔(250)이 회로 소오스 전극(177a) 및 회로 드레인 전극(178a)에 의해 노출된 회로 비정질 반도체 패턴(151a)으로 집속되도록 조사할 수 있다.
도면으로 도시하지는 않았으나, 몇몇 실시예에서는 기판(110)의 적어도 일부 영역 전체에 레이저 빔(250)을 조사할 수 있다. 상술한 바와 같이, 돌출부(194)에 의해 레이저 빔(250)이 집속됨으로써, 상대적으로 낮은 에너지 밀도를 가지는 레이저 빔(250)으로도 회로 비정질 반도체 패턴(151a)의 적어도 일부를 선택적으로 다결정 반도체 패턴(153)으로 전환시킬 수 있다.
다시 말하면, 돌출부(194)가 형성되지 않은 화소 비정질 반도체 패턴(151b)을 결정화하기 위해서는 제1 에너지로 광을 조사한다고 할 때, 돌출부(194)에 제1 에너지 보다 작은 제2 에너지로 돌출부(194)에 광, 예를 들어 레이저 빔(250)을 조사할 수 있다. 즉, 돌출부(194)가 레이저 빔(250)을 집광함으로써 제2 에너지의 레이저 빔(250)을 조사하더라도 회로 비정질 반도체 패턴(151a)을 결정화할 수 있다. 제1 에너지 및 제2 에너지의 강도와, 제2 에너지를 이용한 광 조사에 대한 구체적인 설명은 상술한 내용과 실질적으로 동일하다.
본 발명의 다른 실시예에 따른 박막 트랜지스터 기판의 제조 방법에 의하면, 구동 박막 트랜지스터(Qd)와 화소 박막 트랜지스터(Qp)를 형성할 때, 구동 박막 트랜지스터(Qd)의 회로 비정질 반도체 패턴(151a)을 선택적으로 결정화시킬 수 있으며, 이러한 선택적 결정화에 고도의 광학 기술이나, 레이저 빔의 샷 간의 균일성을 유지하기 위한 정밀화 단계를 생략할 수 있다. 따라서, 공정 효율 및 공정 속도를 훨씬 향상시킬 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 설명하였으나, 본 발명은 상기 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 제조될 수 있으며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명의 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
110: 기판 121: 게이트 전극
140: 게이트 절연막 150: 비정질 반도체층
151: 비정질 반도체 패턴 153: 다결정 반도체 패턴
160: 저항성 접촉층 165, 166: 저항성 접촉 패턴
170: 금속층 177, 178: 소오스/드레인 전극
180: 보호막 192: 집광층
194: 돌출부 196: 평탄부
250: 레이저 빔

Claims (20)

  1. 기판 상에 게이트 전극을 형성하고,
    상기 게이트 전극 상에 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에 비정질 반도체 패턴과, 상기 비정질 반도체 패턴 상에 서로 분리된 소오스 전극 및 드레인 전극을 형성하고,
    상기 소오스 전극 및 상기 드레인 전극 하부의 상기 비정질 반도체 패턴 상에 배치된 돌출부를 포함하는 집광층을 상기 비정질 반도체 패턴, 상기 소오스 전극, 및 상기 드레인 전극 상에 형성하고,
    상기 집광층의 상기 돌출부에 광을 조사하여 상기 비정질 반도체 패턴의 적어도 일부를 결정화하는 것을 포함하는 박막 트랜지스터 기판의 제조 방법.
  2. 제1 항에 있어서,
    상기 돌출부를 포함하는 상기 집광층을 형성하는 것은,
    상기 비정질 반도체 패턴, 상기 소오스 전극 및 상기 드레인 전극 상에 예비 집광층을 형성하고,
    상기 슬릿부를 포함하는 마스크를 이용하여 상기 예비 집광층을 노광하는 것을 포함하는 박막 트랜지스터 기판의 제조 방법.
  3. 제2 항에 있어서,
    상기 집광층은 상기 돌출부와, 상기 돌출부 사이를 연결하는 평탄부를 포함하고,
    상기 슬릿부는 제1 슬릿부 및 제2 슬릿부를 포함하되,
    상기 슬릿부를 포함하는 마스크를 이용하여 상기 예비 집광층을 노광하는 것은,
    상기 제1 슬릿부를 상기 돌출부에, 상기 제2 슬릿부를 상기 평탄부에 대응하도록 상기 마스크를 배치하는 것을 포함하는 박막 트랜지스터 기판의 제조 방법.
  4. 제1 항에 있어서,
    상기 집광층은 유기막인 박막 트랜지스터 기판의 제조 방법.
  5. 제1 항에 있어서,
    상기 집광층은 복수 개의 돌출부를 포함하되, 상기 복수 개의 돌출부는 적어도 하나의 돌출부를 포함하는 복수의 돌출부 그룹으로 구분되고,
    상기 돌출부에 광을 조사하는 것은,
    상기 각 돌출부 그룹에 포함된 상기 적어도 하나의 돌출부에 한 번의 레이저 빔을 조사하는 것을 포함하는 박막 트랜지스터 기판의 제조 방법.
  6. 제1 항에 있어서,
    상기 돌출부는 제1 곡률의 렌즈 형상을 가지는 박막 트랜지스터 기판의 제조 방법.
  7. 제6 항에 있어서, 상기 광을 조사하는 것은,
    레이저 빔을 상기 렌즈 형상에 조사하여 상기 레이저 빔이 상기 소오스 전극 및 상기 드레인 전극에 의해 노출된 상기 비정질 반도체 패턴으로 집속되도록 조사하는 것을 포함하는 박막 트랜지스터 기판의 제조 방법.
  8. 제1 항에 있어서, 상기 비정질 반도체 패턴의 적어도 일부를 결정화한 후,
    상기 집광층을 평탄화하여 상기 돌출부를 제거하는 것을 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  9. 제1 항에 있어서, 상기 집광층은 비유기막이고,
    상기 비정질 반도체 패턴의 적어도 일부를 결정화한 후,
    상기 집광층의 상기 돌출부를 컬럼 스페이서로 이용하는 박막 트랜지스터 기판의 제조 방법.
  10. 제9 항에 있어서,
    상기 돌출부의 높이는 1.4 내지 5 um인 박막 트랜지스터 기판의 제조 방법.
  11. 제1 항에 있어서,
    상기 돌출부의 폭은 상기 돌출부의 높이의 1.2 내지 4배인 박막 트랜지스터 기판의 제조 방법.
  12. 제1 항에 있어서,
    상기 비정질 반도체 패턴은 서로 분리된 상기 소오스 전극 및 상기 드레인 전극에 의해 노출되고,
    상기 돌출부에 의해 상기 조사된 광은 상기 노출된 비정질 반도체 패턴으로 집속되는 것을 포함하는 박막 트랜지스터 기판의 제조 방법.
  13. 제1 항에 있어서, 상기 집광층을 형성하기 전에,
    상기 비정질 반도체 패턴, 상기 소오스 전극, 및 상기 드레인 전극 상에 보호막을 형성하는 것을 더 포함하는 박막 트랜지스터 기판의 제조 방법.
  14. 기판 상에 회로 게이트 전극 및 화소 게이트 전극을 형성하고,
    상기 회로 게이트 전극 및 상기 화소 게이트 전극 상에 게이트 절연막을 형성하고,
    상기 게이트 절연막 상에 비정질 반도체 패턴과, 상기 비정질 반도체 패턴 상에 서로 분리된 회로 소오스 전극, 회로 드레인 전극, 화소 소오스 전극, 및 화소 드레인 전극을 형성하고,
    상기 회로 소오스 전극 및 상기 회로 드레인 전극 하부의 회로 비정질 반도체 패턴 상에 선택적으로 배치된 돌출부를 포함하는 집광층을 상기 비정질 반도체 패턴, 상기 회로 소오스 전극, 상기 회로 드레인 전극, 상기 화소 소오스 전극, 및 상기 화소 드레인 전극 상에 형성하고,
    상기 집광층의 상기 돌출부에 광을 조사하여 상기 회로 비정질 반도체 패턴의 적어도 일부를 결정화하는 것을 포함하는 박막 트랜지스터 기판의 제조 방법.
  15. 제14 항에 있어서, 상기 돌출부를 포함하는 집광층을 형성하는 것은,
    상기 돌출부를 상기 회로 비정질 반도체 패턴 상에 형성하되, 상기 돌출부를 상기 화소 소오스 전극 및 상기 화소 드레인 전극 하부의 화소 비정질 반도체 패턴 상에는 형성하지 않는 것을 포함하는 박막 트랜지스터 기판의 제조 방법.
  16. 제15 항에 있어서, 상기 돌출부가 형성되지 않은 상기 화소 비정질 반도체 패턴을 결정화하기 위해 제1 에너지로 광을 조사할 때,
    상기 돌출부에 광을 조사하는 것은,
    상기 제1 에너지 보다 작은 제2 에너지로 상기 돌출부에 상기 광을 조사하는 것을 포함하는 박막 트랜지스터 기판의 제조 방법.
  17. 제14 항에 있어서, 상기 돌출부를 포함하는 상기 집광층을 형성하는 것은,
    상기 비정질 반도체 패턴, 상기 소오스 전극 및 상기 드레인 전극 상에 예비 집광층을 형성하고,
    상기 슬릿부를 포함하는 마스크를 이용하여 상기 예비 집광층을 노광하는 것을 포함하는 박막 트랜지스터 기판의 제조 방법.
  18. 제17 항에 있어서,
    상기 집광층은 유기막인 박막 트랜지스터 기판의 제조 방법.
  19. 제14 항에 있어서,
    상기 돌출부는 제1 곡률의 렌즈 형상을 가지는 박막 트랜지스터 기판의 제조 방법.
  20. 제19 항에 있어서, 상기 광을 조사하는 것은,
    레이저 빔을 상기 렌즈 형상에 조사하여 상기 레이저 빔이 상기 회로 소오스 전극 및 상기 회로 드레인 전극에 의해 노출된 상기 회로 비정질 반도체 패턴으로 집속되도록 조사하는 것을 포함하는 박막 트랜지스터 기판의 제조 방법.
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