KR20120017564A - 메모리 카드 및 그 제조방법 - Google Patents

메모리 카드 및 그 제조방법 Download PDF

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Abstract

메모리 카드 및 그 제조방법이 개시되어 있다. 개시된 메모리 카드는, 메인 기판과, 상기 메인 기판 상에 부착되며 상기 메인 기판과 대향하는 일면에 상기 메인 기판과 전기적으로 연결되는 제1서브 접속패드가 형성된 서브 기판과, 상기 서브 기판의 제1서브 접속패드 상에 실장되는 수동소자와, 상기 메인 기판 상에 실장되는 반도체 칩 모듈을 포함하는 것을 특징으로 한다.

Description

메모리 카드 및 그 제조방법{MEMORY CARD AND METHOD FOR FABRICATING THE SAME}
본 발명은 메모리 카드 및 그 제조방법에 관한 것이다.
반도체 칩 및 반도체 패키지 제조 기술이 발전됨에 따라 모바일 제품, MP3 플레이어, 휴대용 데이터 저장 장치의 사이즈는 점차 감소되고 있고, 이에 더하여 각종 전자 제품에서 방대한 데이터를 저장 및 처리하는 것이 가능해지고 있다.
최근에는 반도체 패키지 기술이 개발됨에 따라 카드 형상을 갖는 데이터 저장 장치가 개발되고 있다. 카드 형상을 갖는 대표적인 데이터 저장 장치로는 SD 카드, 미니 SD 카드, 마이크로 SD 카드 등이 대표적이다.
이들 중 마이크로 SD 카드는 플래시 메모리 칩이 탑재되며 휴대용 기기에 주로 사용된다. 마이크로 SD 카드는 카드 형상을 갖는 데이터 저장 장치들 중 가장 작은 사이즈를 갖는 메모리 카드이다. 마이크로 SD 카드의 표준 사이즈는 가로 15mm, 세로 11mm, 높이 0.7 내지 1mm로, SD 카드의 4분의 1 정도의 크기를 갖는다.
마이크로 SD 카드는 데이터를 저장하는 메모리 칩들, 메모리 칩들에 저장된 데이터를 처리하는 컨트롤 칩, 저항 및 캐패시터 등의 수동소자를 포함한다.
마이크로 SD 카드의 고용량화를 위해서는 메모리 칩 및 컨트롤 칩의 두께는 물론 패키지에서 가장 두꺼운 두께를 차지하는 기판의 박막화가 요구되고 있다.
그러나, 기판의 두께가 얇아짐에 따라서 저항 및 캐패시터 등의 수동소자를 기판 상에 실장하기 위한 솔더 리플로우시 열충격에 의해 기판이 뒤틀리는 문제점이 발생되었다. 이러한 문제점을 해결하기 위하여 접착제가 도포된 서스 프레임(SUS frame)을 기판에 부착하여 솔더 리플로우시 기판의 뒤틀림을 방지하는 방법에 제안되었다. 그러나, 솔더 리플로우 이후 서스 프레임에 도포되어 있던 접착제와 기판간 밀착력이 증가되어 서스 프레임 제거시 기판이 찢어지는 현상이 빈번히 발생되고 있으며 이로 인한 수율 및 작업성 저하의 문제로 기판의 박막화가 어려운 실정이다.
본 발명의 목적은, 기판 뒤틀림을 방지하기 위한 메모리 카드 및 그 제조방법을 제공하는데, 있다.
본 발명의 일 견지에 따른 메모리 카드는, 메인 기판과, 상기 메인 기판 상에 부착되며 상기 메인 기판과 대향하는 일면에 상기 메인 기판과 전기적으로 연결되는 제1서브 접속패드가 형성된 서브 기판과, 상기 서브 기판의 제1서브 접속패드 상에 실장되는 수동소자 및 상기 메인 기판 상에 실장되는 반도체 칩 모듈을 포함하는 것을 특징으로 한다.
상기 수동소자와 상기 서브 기판의 제1서브 접속패드를 전기적으로 연결하는 접속부재를 더 포함하는 것을 특징으로 한다.
상기 접속부재는 솔더를 포함하는 것을 특징으로 한다.
상기 서브 기판의 제1서브 접속패드와 상기 메인 기판을 전기적으로 연결하는 연결부재를 더 포함하는 것을 특징으로 한다.
상기 반도체 칩 모듈은 데이터를 저장하기 위한 메모리 칩 및 상기 데이터를 처리하기 위한 컨트롤 칩을 포함하는 것을 특징으로 한다.
상기 메모리 칩은 적어도 2개가 적층된 것을 특징으로 한다.
상기 적어도 2개의 메모리 칩들은 상기 메인 기판과 대향하는 상면에 상기 메인 기판과 전기적으로 연결되는 본딩패드들을 포함하며, 상기 적어도 2개의 메모리 칩들은 상기 본딩패드들이 노출되도록 계단 형태로 적층되고, 상기 메모리 칩들은 상기 본딩 패드들을 노출하는 계단면 및 상기 계단면과 대향하며 상기 메인 기판과 마주하는 역계단면을 포함하며, 상기 서브 기판은 상기 역계단면 하부의 상기 메인 기판 상에 배치된 것을 특징으로 한다.
상기 서브 기판은 상기 일면에 상기 반도체 칩 모듈 및 상기 메인 기판과 전기적으로 연결되는 제2서브 접속패드를 더 포함하는 것을 특징으로 한다.
상기 메인 기판 상에 형성되며 상기 메인 기판과 대향하는 상면에 상기 반도체 칩 모듈 및 상기 메인 기판과 전기적으로 연결되는 추가 서브 접속패드가 형성된 추가 서브 기판을 더 포함하는 것을 특징으로 한다.
상기 서브 기판 상에 형성되며 상기 서브 기판과 대향하는 상면에 상기 반도체 칩 모듈 및 메인 기판과 전기적으로 연결되는 추가 서브 접속패드가 형성된 추가 서브 기판을 더 포함하는 것을 특징으로 한다.
상기 서브 기판 및 수동소자를 적어도 2개 이상 포함하는 것을 특징으로 한다.
본 발명의 다른 견지에 따른 메모리 카드 형성방법은, 제1서브 접속패드가 형성된 서브 기판을 마련하는 단계와, 상기 제1서브 접속패드 상에 수동소자를 실장하는 단계와, 상기 서브 기판을 메인 기판 상에 부착하는 단계와, 상기 서브 기판의 제1서브 접속패드와 상기 메인 기판을 전기적으로 연결하는 단계 및 상기 메인 기판상에 반도체 칩 모듈을 실장하는 단계를 포함하는 것을 특징으로 한다.
상기 서브 기판을 마련하는 단계는, 일면에 구리 동박층이 형성된 스트립 레벨의 절연 기판을 패터닝하여 상기 제1서브 접속패드를 형성하는 단계 및 상기 스트립 레벨의 절연 기판을 유닛 레벨로 절단하는 단계를 포함하는 것을 특징으로 한다.
상기 제1서브 접속패드 상에 수동소자를 실장하는 단계는, 상기 수동소자를 접속부재를 매개로 상기 제1서브 접속패드에 본딩하는 단계인 것을 특징으로 한다.
상기 서브 기판의 제1서브 접속패드와 상기 메인 기판을 전기적으로 연결하는 단계는, 상기 제1서브 접속패드를 본딩 와이어를 매개로 상기 메인 기판의 접속패드에 연결하는 단계인 것을 특징으로 한다.
상기 메인 기판 상에 반도체 칩 모듈을 실장하는 단계는, 상기 메인 기판 상에 메모리 칩 및 컨트롤 칩을 적층하는 단계 및 상기 메모리 칩과 메인 기판, 상기 컨트롤 칩과 메인 기판을 본딩 와이어를 매개로 전기적으로 연결하는 단계를 포함하는 것을 특징으로 한다.
상기 메인 기판상에 반도체 칩 모듈을 실장하는 단계 후에, 상기 서브 기판, 수동소자 및 반도체 칩 모듈을 포함한 메인 기판을 밀봉하는 몰딩부재를 형성하는 단계를 더 포함하는 것을 특징으로 한다.
본 발명에 따르면, 수동 소자를 실장하기 위한 솔더 리플로우 공정시 메인 기판에 열충격이 가해지지 않으므로, 메인 기판의 뒤틀림이 방지된다. 따라서, 메인 기판의 박막화 및 메모리 카드의 고용량화가 가능해지는 효과가 있다.
도 1은 본 발명의 제1실시예에 의한 메모리 카드를 도시한 평면도이다.
도 2은 도 1의 Ⅰ-Ⅰ' 라인에 따른 단면도이다.
도 3은 도 1에 도시된 메인 기판의 평면도이다.
도 4는 본 발명의 제2실시예에 의한 메모리 카드를 도시한 평면도이다.
도 5는 도 3의 Ⅱ-Ⅱ' 라인에 따른 단면도이다.
도 6은 본 발명의 제3실시예에 의한 메모리 카드를 도시한 단면도이다.
도 7은 본 발명의 제4실시예에 의한 메모리 카드를 도시한 단면도이다.
도 8은 도 7에 도시된 메인 기판의 평면도이다.
도 9a 내지 도 9e는 본 발명의 실시예에 의한 메모리 카드 제조방법을 설명하기 위한 평면도들이다.
이하, 첨부된 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명하도록 한다.
-메모리 카드-
도 1은 본 발명의 제1실시예에 의한 메모리 카드를 도시한 평면도이고, 도 2는 도 1의 Ⅰ-Ⅰ' 라인에 따른 단면도이고, 도 3은 도 1에 도시된 메인 기판의 평면도이다.
도 1 및 도 2를 참조하면, 본 발명의 제1실시예에 의한 메모리 카드는, 메인 기판(100), 서브 기판(200), 수동 소자(300)들 및 반도체 칩 모듈(400)을 포함한다. 그 외에, 몰딩부재(500)를 더 포함한다.
도 1 내지 도 3을 참조하면, 메인 기판(100)은, 예를 들어, 플레이트 형상을 갖는 인쇄회로기판(Printed Circuit Board, PCB)일 수 있다. 메인 기판(100)은 반도체 칩 모듈(400) 및 서브 기판(200)이 부착되는 상면(101) 및 상면(101)과 대향하는 하면(102)을 갖는다.
메인 기판(100)은 반도체 칩 모듈(400)이 부착되는 칩 영역(CR), 서브 기판(200)이 부착되는 소자 영역(DR), 칩 영역(CR) 및 소자 영역(DR) 주변을 따라 배치된 주변 영역(PR)을 갖는다.
메인 기판(100)은 회로 배선(미도시), 제1접속패드(110)들 및 제2접속패드(120)들을 포함한다.
회로 배선은, 칩 영역(CR), 소자 영역(DR) 및 주변 영역(PR)에 각각 배치된다.
제1접속패드(110)들 및 제2접속패드(120)들은 메인 기판(100) 상면(101)에 형성되고 주변 영역(PR)에 배치된다.
구체적으로, 제1접속패드(110)들은 제1접속패드부(110A)들, 제2접속패드부(110B)들 및 제3접속패드부(110C)들을 포함한다. 제1접속패드부(110A)들, 제2접속패드부(110B)들 및 제3접속패드부(110C)들은 칩 영역(CR)의 에지들을 따라서 배치된다. 특별히, 제3접속패드부(110C)들은 소자 영역(DR)과 인접한 칩 영역(CR) 에지를 따라서 배치된다. 제2접속 패드(120)들은 칩 영역(CR)과 인접하지 않은 소자 영역(DR)의 에지를 따라서 배치된다.
제1접속패드(110)들 및 제2접속패드(120)들은 회로 배선과 전기적으로 연결된다.
도 1 및 도 2를 다시 참조하면, 서브 기판(200)은 메인 기판(100)의 소자 영역(DR) 상에 부착된다. 서브 기판(200)은 메인 기판(100)과 대향하는 일면(201) 및 일면(201)과 대향하는 타면(202)을 갖는다.
서브 기판(200)의 타면(202)은 양면 접착 테이프 또는 접착제와 같은 접착부재(220)에 의하여 메인 기판(100)의 소자 영역(DR) 상에 부착되고, 서브 기판(200)의 일면(201)에는 제1서브 접속패드(211)들이 형성된다. 서브 기판(200)의 제1서브 접속패드(211)들은 메인 기판(100)의 제2접속패드(120)들과 인접하게 배치된다. 서브 기판(200)의 제1서브 접속패드(211)와 메인 기판(100)의 제2접속패드(120)는 본딩 와이어(230)에 의하여 전기적으로 연결된다.
서브 기판(200)의 제1서브 접속패드(211)들은 2개씩 하나의 쌍을 이루며, 쌍을 이루는 2개의 제1서브 접속패드(211)들은 상호 인접하게 배치된다.
수동 소자(300)들은 각각 쌍을 이루는 2개의 제1서브 접속패드(211)들 상에 실장된다. 본 실시예에서, 수동 소자(300)는, 예를 들어, 직육면체 형상을 가질 수 있다. 수동 소자(300)는 캐패시터일 수 있다. 이와 다르게, 수동소자(300)는 저항, 인덕터, 다이오드 중 어느 하나일 수도 있다.
수동 소자(300)의 양단에는 쌍을 이루는 제1서브 접속패드(211)들에 각각 전기적으로 접속되는 접속단자(310)들이 배치된다. 그리고, 수동 소자(300)의 접속단자(310)들은 솔더(solder)와 같은 접속부재(320)에 의하여 제1서브 접속패드(211)들에 전기적으로 접속된다.
반도체 칩 모듈(400)은 메인 기판(100)의 칩 영역(CR) 상에 부착된다.
반도체 칩 모듈(400)은, 예를 들어, 데이터를 저장하는 메모리 칩(410) 및 데이터 입출력을 제어하는 컨트롤 칩(420)을 포함한다.
메모리 칩(410)은 접착부재(413)에 의하여 메인 기판(100)의 칩 영역(CR) 상에 부착된다. 메인 기판(100)과 대향하는 메모리 칩(410)의 상면에는 양측 가장자리를 따라서 본딩패드(411)들이 형성된다. 메모리 칩(410)의 본딩패드(411)들은 메인 기판(100)의 제1접속패드부들 및 제3접속패드부(110A, 110C)들과 인접한 위치에 배치된다. 메모리 칩(410)의 본딩패드(411)와 메인 기판(100)의 제1접속패드부(110A) 또는 제3접속패드부(110C)는 본딩 와이어(412)에 의하여 전기적으로 연결된다.
본 실시예에서, 메모리 칩(410)이 하나 포함된 구조를 도시하고 설명하였으나, 메모리 칩(410)은 2개 이상일 수도 있다.
컨트롤 칩(420)은 메모리 칩(410) 상에 접착부재(423)을 매개로 부착된다.
메모리 칩(410)과 대향하는 컨트롤 칩(420)의 상면에는 본딩패드(421)들이 형성된다. 컨트롤 칩(420)의 본딩패드(421)들은 메인 기판(100)의 제2접속패드부(110B)들과 인접한 위치에 배치된다. 컨트롤 칩(420)의 본딩패드(421)와 메인 기판(100)의 제2접속패드부(110B)는 본딩 와이어(422)에 의하여 전기적으로 연결된다.
몰딩부재(500)는 메인 기판(100) 상면(101) 상에 서브 기판(200), 수동 소자(300) 및 반도체 칩 모듈(400)을 덮도록 형성된다. 몰딩부재(500)는, 예를 들어, 에폭시 몰드 컴파운드(Epoxy Mold Compound)를 포함한다.
도 4는 본 발명의 제2실시예에 의한 메모리 카드를 도시한 평면도이고, 도 5는 4의 Ⅱ-Ⅱ' 라인에 따른 단면도이다.
도 4 및 도 5를 참조하면, 본 발명의 제2실시예에 의한 메모리 카드는, 메인 기판(100), 서브 기판(200), 수동 소자(300)들 및 반도체 칩 모듈(400)을 포함한다. 그 외에, 몰딩부재(500)를 더 포함한다.
메인 기판(100)은, 앞서 도 3을 통해 설명된 메인 기판(100)과 실질적으로 동일한 구조를 갖는다. 따라서, 메인 기판(100)에 대한 중복설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
서브 기판(200)은 메인 기판(100)의 소자 영역(DR) 상에 부착된다. 서브 기판(200)은 메인 기판(100)과 대향하는 일면(201) 및 일면(201)과 대향하는 타면(202)을 갖는다.
서브 기판(200)의 타면(202)은 양면 접착 테이프 또는 접착제와 같은 접착부재(220)에 의하여 메인 기판(100)의 소자 영역(DR) 상에 부착되고, 서브 기판(200)의 일면(201)에는 제1서브 접속패드(211)들 및 제2서브 접속패드(212)들이 형성된다. 제1서브 접속패드(211)들은 메인 기판(100)의 제2접속패드(120)들과 인접하게 배치되고, 제2서브 접속패드(212)들은 메인 기판(100)의 제3접속패드부(110C)들과 인접하게 배치된다. 서브 기판(200)의 제1서브 접속패드(211)와 메인 기판(100)의 제2접속패드(120)는 본딩 와이어(230)에 의하여 전기적으로 연결되고, 서브 기판(200)의 제2서브 접속패드(212)와 메인 기판(100)의 제3접속패드부(110C)는 본딩 와이어(240)에 의하여 전기적으로 연결된다.
제1서브 접속패드(211)들은 2개씩 하나의 쌍을 이루며, 쌍을 이루는 2개의 제1서브 접속패드(211)들은 상호 인접하게 배치된다.
각각의 수동 소자(300)는 쌍을 이루는 2개의 제1서브 접속패드(211)들 상에 실장된다. 본 실시예에서, 수동 소자(300)는, 예를 들어, 직육면체 형상을 가질 수 있다. 수동 소자(300)는 캐패시터일 수 있다. 이와 다르게, 수동소자(300)는 저항, 인덕터, 다이오드 중 어느 하나일 수도 있다.
수동 소자(300)의 양단에는 쌍을 이루는 제1서브 접속패드(211)들에 각각 전기적으로 접속되는 접속단자(310)들이 배치된다. 그리고, 수동 소자(300)의 접속단자(310)들은 솔더(solder)와 같은 접속부재(320)에 의하여 제1서브 접속패드(211)들에 전기적으로 접속된다.
반도체 칩 모듈(400)은 메인 기판(100)의 칩 영역(CR) 상에 부착된다. 반도체 칩 모듈(400)은, 예를 들어, 메모리 칩(410) 및 컨트롤 칩(420)을 포함한다.
메모리 칩(410)은, 예를 들어, 제1적층 메모리 칩 그룹(10), 제1접착부재(20), 제2적층 메모리 칩 그룹(30), 제2접착부재(40), 제3적층 메모리 칩 그룹(50), 제3접착부재(60) 및 제4적층 메모리 칩 그룹(70)을 포함한다.
제1적층 메모리 칩 그룹(10)은 메인 기판(100) 상에 부착된다.
제1적층 메모리 칩 그룹(10)은 복수개의 제1반도체 칩(11A,11B,11C,11D,11E,11F,11G,11H)들을 포함한다.
제1반도체 칩(11A,11B,11C,11D,11E,11F,11G,11H)들 각각은, 예를 들어, 얇은 두께를 갖는 직육면체 형상을 갖는다. 제1반도체 칩(11A,11B,11C,11D,11E,11F,11G,11H)들은 메인 기판(100)과 대향하는 상면 및 상면과 대향하는 하면을 갖는다. 제1반도체 칩(11A,11B,11C,11D,11E,11F,11G,11H)들 상면 일측 가장자리에는 본딩패드(13)들이 위치하는 제1본딩패드부(BP1)가 형성된다. 제1반도체 칩(11A,11B,11C,11D,11E,11F,11G,11H)들의 제1본딩패드부(BP1)는 메인 기판(100)의 제1접속패드부(110A)들과 인접하게 배치된다.
제1반도체 칩(11A,11B,11C,11D,11E,11F,11G,11H)들은 제1본딩패드부(BP1)들이 노출되도록 제1방향(First Direction, FD)을 따라 계단 형태로 상호 적층되고, 인접하여 적층된 제1반도체 칩(11A,11B,11C,11D,11E,11F,11G,11H)들 사이에는 접착부재(미도시)가 배치된다.
인접하여 적층된 제1반도체 칩(11A,11B,11C,11D,11E,11F,11G,11H)들의 본딩패드(13)들, 제1반도체 칩(11A)의 본딩패드(13)들과 메인 기판(100)의 제1접속패드부(110)들은 제1본딩 와이어(12)들에 의해 전기적으로 연결된다.
제1접착부재(20)는 제1적층 메모리 칩 그룹(10)의 제1반도체 칩(11H) 상에 배치된다. 제1접착부재(20)는, 예를 들어, 양면 접착 테이프 및 접착제일 수 있다.
제2적층 메모리 칩 그룹(30)은 제1접착부재(20) 상에 부착된다.
제2적층 메모리 칩 그룹(30)은 복수개의 제2반도체 칩(31A,31B,31C,31D,31E,31F,31G,31H)들을 포함한다.
본 실시예에서, 제2반도체 칩(31A,31B,31C,31D,31E,31F,31G,31H)들의 형상 및 사이즈는 제1반도체 칩(11A,11B,11C,11D,11E,11F,11G,11H)들과 실질적으로 동일하다.
제2반도체 칩(31A,31B,31C,31D,31E,31F,31G,31H)들 각각은 메인 기판(100)과 대향하는 상면 및 상면과 대향하는 하면을 갖는다. 제2반도체 칩(31A,31B,31C,31D,31E,31F,31G,31H)들 상면 일측 가장자리에는 본딩패드(33)들이 위치하는 제2본딩패드부(BP2)가 형성된다. 제2반도체 칩(31A,31B,31C,31D,31E,31F,31G,31H)들의 제2본딩패드부(BP2)는 서브 기판(200)의 제2서브 접속패드(212)들과 인접하게 배치된다.
제2반도체 칩(31A,31B,31C,31D,31E,31F,31G,31H)들은 제2본딩패드부(BP2)들이 노출되도록 제1방향(FD)와 반대 방향인 제2방향(Second Direction, SD)을 따라 계단 형태로 상호 적층된다. 그리고, 인접하여 적층된 제2반도체 칩(31A,31B,31C,31D,31E,31F,31G,31H)들 사이에는 접착부재(미도시)가 배치된다.
인접하여 적층된 제2반도체 칩(31A,31B,31C,31D,31E,31F,31G,31H)들의 본딩패드(33)들, 제2반도체 칩(31A)의 본딩패드(33)들과 서브 기판(200)의 제2서브 접속패드(212)들은 제2본딩 와이어(32)들에 의하여 전기적으로 연결된다.
제2접착부재(40)는 제2적층 메모리 칩 그룹(30)의 제2반도체 칩(31H) 상에 배치된다. 제2접착부재(40)는, 예를 들어, 양면 접착 테이프 및 접착제일 수 있다.
제3적층 메모리 칩 그룹(50)은 제2접착부재(40) 상에 부착된다.
제3적층 메모리 칩 그룹(50)은 복수개의 제3반도체 칩(51A,51B,51C,51D,51E,51F,51G,51H)들을 포함한다. 본 실시예에서, 제3반도체 칩(51A,51B,51C,51D,51E,51F,51G,51H)들의 형상 및 사이즈는 제1반도체 칩(11A,11B,11C,11D,11E,11F,11G,11H)들과 실질적으로 동일하다.
제3반도체 칩(51A,51B,51C,51D,51E,51F,51G,51H)들 각각은 메인 기판(100)과 대향하는 상면 및 상면과 대향하는 하면을 갖는다. 제3반도체 칩(51A,51B,51C,51D,51E,51F,51G,51H)들 상면 일측 가장자리에는 본딩패드(53)들이 위치하는 제3본딩패드부(BP3)가 형성된다. 제3반도체 칩(51A,51B,51C,51D,51E,51F,51G,51H)들의 제3본딩패드부(BP3)들은 메인 기판(100)의 제1접속패드부(110A)들과 인접하게 배치된다.
제3반도체 칩(51A,51B,51C,51D,51E,51F,51G,51H)들은 제3본딩패드부(BP3)들이 노출되도록 제1방향(FD)을 따라 계단 형태로 상호 적층되고, 인접하여 적층된 제3반도체 칩(51A,51B,51C,51D,51E,51F,51G,51H)들 사이에는 접착부재(미도시)가 배치된다.
인접하여 적층된 제3반도체 칩(51A,51B,51C,51D,51E,51F,51G,51H)들의 본딩패드(53)들, 제3반도체 칩(51A)의 본딩패드(53)들과 메인 기판(100)의 제1접속패드부(110)들은 제3본딩 와이어(52)들에 의하여 전기적으로 연결된다.
제3접착부재(60)는 제3적층 메모리 칩 그룹(50)의 제3반도체 칩(51H) 상에 배치된다. 제3접착부재(60)는, 예를 들어, 양면 접착 테이프 및 접착제일 수 있다.
제4적층 메모리 칩 그룹(70)은 제3접착부재(60) 상에 부착된다.
제4적층 메모리 칩 그룹(70)은 복수개의 제4반도체 칩(71A,71B,71C,71D,71E,71F,71G,71H)들을 포함한다. 본 실시예에서, 제4반도체 칩(71A,71B,71C,71D,71E,71F,71G,71H)들의 형상 및 사이즈는 제1반도체 칩(11A,11B,11C,11D,11E,11F,11G,11H)들과 실질적으로 동일하다.
제4반도체 칩(71A,71B,71C,71D,71E,71F,71G,71H)들 각각은 메인 기판(100)과 대향하는 상면 및 상면과 대향하는 하면을 갖는다. 제4반도체 칩(71A,71B,71C,71D,71E,71F,71G,71H)들 상면 일측 가장자리에는 본딩패드(73)들이 위치하는 제4본딩패드부(BP4)가 형성된다. 제4반도체 칩(71A,71B,71C,71D,71E,71F,71G,71H)들의 제4본딩패드부(BP4)들은 서브 기판(200)의 제2서브 접속패드들(212)들과 인접하게 배치된다.
제4반도체 칩(71A,71B,71C,71D,71E,71F,71G,71H)들은 제4본딩패드부(BP4)의 본딩 패드(73)들이 노출되도록 제2방향(SD)을 따라 계단 형태로 상호 적층되고, 인접하여 적층된 제4반도체 칩(71A,71B,71C,71D,71E,71F,71G,71H)들 사이에는 접착부재(미도시)가 배치된다.
인접하여 적층된 제4반도체 칩(71A,71B,71C,71D,71E,71F,71G,71H)들의 본딩패드(73)들, 제4반도체 칩(71A)의 본딩패드(73)들과 서브기판(200)의 제2서브 접속패드(212)들은 제4본딩 와이어(72)들에 의하여 전기적으로 연결된다.
본 실시예에서, 제1 내지 제4적층 메모리 칩 그룹(10, 30, 50, 70)이 순차적으로 배치되고, 이로 인하여 메모리 칩(410)은 32개의 제1 내지 제4 반도체 칩들을 포함한다.
컨트롤 칩(420)은 메모리 칩(410) 상에 부착된다.
메모리 칩(410)과 대향하는 컨트롤 칩(420)의 상면에는 메인 기판(100)의 제2접속패드부(110B)들과 전기적으로 연결되는 본딩 패드(421)들이 형성된다. 컨트롤 칩(420)의 본딩 패드(421)들은 메인 기판(100)의 제2접속패드부(110A)와 인접하게 배치된다. 컨트롤 칩(420)의 본딩 패드(421)들 및 메인 기판(100)의 제2접속패드부(110B)들은 본딩 와이어(422)들에 의하여 전기적으로 연결된다.
몰딩부재(500)는 메인 기판(100) 상면(101) 상에 서브 기판(200), 수동 소자(300) 및 반도체 칩 모듈(400)을 덮도록 형성된다. 몰딩부재(500)는, 예를 들어, 에폭시 수지 등을 포함할 수 있다.
도 6은 본 발명의 제3실시예에 의한 메모리 카드를 도시한 단면도이다.
본 발명의 제3실시예에 의한 메모리 카드는, 앞서 도 4 및 도 5를 통해 설명된 제2실시예에 의한 메모리 카드에 추가 서브 기판(600)이 더 포함된 구조를 갖는다. 따라서, 본 발명의 제3실시예에 의한 메모리 카드는 추가 서브 기판(600) 제외하면 제2실시예에 의한 메모리 카드와 실질적으로 동일한 구성을 갖는다. 따라서, 동일한 구성요소에 대한 중복설명은 생략하기로 하며, 동일한 구성요소에 대해서는 동일한 명칭 및 동일한 참조 부호를 부여하기로 한다.
도 6을 참조하면, 본 발명의 제3실시예에 의한 메모리 카드는, 메인 기판(100), 서브 기판(200), 수동 소자(300), 반도체 칩 모듈(400) 및 추가 서브 기판(600)을 포함한다. 그 외에, 몰딩부재(500)를 더 포함한다.
추가 서브 기판(600)은 메인 기판(100)의 주변 영역(PR) 상에 제1접속패드부(110A)들과 인접하게 형성된다. 메인 기판(100)과 대응하는 추가 서브 기판(600)의 하부면은 접착부재(630)를 매개로 메인 기판(100) 상에 부착된다. 접착부재(630)는 양면 접착 테이프 또는 접착제일 수 있다.
메인 기판(100)과 대향하는 추가 서브 기판(600)의 상면에는 메인 기판(100)의 제1접속 패드부(110A)들과 전기적으로 연결되는 추가 서브 접속패드(610)들이 형성된다. 추가 서브 기판(600)의 추가 서브 접속패드(610)들과 메인 기판(100)의 제1접속 패드부(110A)들은 본딩 와이어(620)들에 의하여 전기적으로 연결된다.
본 실시예에서는, 도 4 및 도 5를 통해 설명된 제2실시예에 의한 메모리 카드와 달리, 제3적층 메모리 칩 그룹(50)의 제3반도체 칩(51A)에 연결된 본딩 와이어(52)가 메인 기판(100)의 제1접속패드부(110A)와 연결되지 않고, 추가 서브 기판(600)의 추가 서브 접속패드(610)와 연결된다. 따라서, 본 실시예에 의하면, 제3적층 메모리 칩 그룹(50)의 제3반도체 칩(51A)과 연결되는 제3본딩 와이어(52)의 길이가 감소된다.
비록, 본 실시예에서는 추가 서브 기판(600)이 제1접속 패드부(110A)들과 인접하여 배치되고 추가 서브 기판(600)의 추가 서브 접속패드(610)들이 제1접속패드부(110A)들과 전기적으로 연결된 경우만을 도시하고 설명하였으나, 이와 달리, 추가 서브 기판(600)은 제2접속 패드부(110B)들과 인접하여 배치되고 추가 서브 기판(600)의 추가 서브 접속패드(610)들이 제2접속 패드부(110B)들과 전기적으로 연결될 수도 있다.
또한, 추가 서브 기판(600)이 메인 기판(100) 상에 배치되지 않고 서브 기판(200) 상에 형성되고, 서브 기판(200)의 제2서브 접속패드(212)를 대신하여 사용될 수도 있다.
도 7은 본 발명의 제4 실시예에 의한 메모리 카드를 도시한 단면도이고, 도 8은 도 7에 도시된 메인 기판의 평면도이다.
도 7을 참조하면, 본 발명의 제4실시예에 의한 메모리 카드는, 메인 기판(100), 서브 기판(200), 수동 소자(300)들 및 반도체 칩 모듈(400)을 포함한다. 그 외에, 몰딩부재(500)를 더 포함한다.
도 7 및 도 8을 참조하면, 메인 기판(100)은, 예를 들어, 플레이트 형상을 갖는 인쇄회로기판이다. 메인 기판(100)은 서브 기판(200) 및 반도체 칩 모듈(400)이 부착되는 상면(101) 및 상면(101)과 대향하는 하면(102)을 갖는다.
메인 기판(100)은 반도체 칩 모듈(400)이 부착되는 칩 영역(CR), 수동 소 자(300)들이 실장된 서브 기판(200)이 부착되는 소자 영역(DR), 칩 영역(CR) 및 소자 영역(DR) 주변을 따라 배치된 주변 영역(PR)을 갖는다.
메인 기판(100)은 회로 배선(미도시), 제1접속패드(110)들 및 제2접속패드(120)들을 포함한다.
회로 배선은 칩 영역(CR), 소자 영역(DR) 및 주변 영역(PR)에 각각 배치된다.
제1,제2접속 패드(110, 120)들은 메인 기판(100) 상면(101)에 형성되며 주변 영역(PR)에 배치된다. 제2접속 패드(120)들은 칩 영역(CR)과 소자 영역(DR) 사이의 주변 영역(PR)에 일렬로 배치된다.
구체적으로, 제1접속 패드(110)들은 제1접속 패드부(110A)들, 제2접속 패드부(110B)들 및 제3접속 패드부(110C)들을 포함한다. 제1접속 패드부(110A)들 및 제2접속 패드부(110B)들은 칩 영역(CR)의 에지들을 따라서 배치되고, 제3접속 패드부(110C)들은 소자 영역(DR)의 에지를 따라서 배치된다. 제1,제2접속 패드(110, 120)들은 회로 배선과 전기적으로 연결된다.
도 7을 다시 참조하면, 반도체 칩 모듈(400)은 메인 기판(100)의 칩 영역(CR) 상에 부착된다. 반도체 칩 모듈(400)은, 예를 들어, 메모리 칩(410) 및 컨트롤 칩(420)을 포함한다.
본 실시예에서, 메모리 칩(410)은 제1적층 메모리 칩 그룹(10), 제1접착부재(20), 제2적층 메모리 칩 그룹(30), 제2접착부재(40), 제3적층 메모리 칩 그룹(50), 제3접착부재(60) 및 제4적층 메모리 칩 그룹(70)을 포함한다.
제1적층 메모리 칩 그룹(10)은 메인 기판(100) 상에 부착된다.
제1적층 메모리 칩 그룹(10)은 복수개의 제1반도체 칩(11A,11B,11C,11D,11E,11F,11G,11H)을 포함한다.
제1반도체 칩(11A,11B,11C,11D,11E,11F,11G,11H)들 각각은, 예를 들어, 얇은 두께를 갖는 직육면체 형상을 갖는다. 제1반도체 칩(11A,11B,11C,11D,11E,11F,11G,11H)들 각각은 메인 기판(100)과 대향하는 상면 및 상면과 대향하는 하면을 갖는다. 제1반도체 칩(11A,11B,11C,11D,11E,11F,11G,11H)들 각각은 상면 일측 가장자리에 본딩패드(13)들이 위치하는 제1본딩패드부(BP1)를 갖는다. 제1반도체 칩(11A,11B,11C,11D,11E,11F,11G,11H)들의 제1본딩패드부(BP1)는 메인 기판(100)의 제1접속패드부(110A)들과 인접하게 배치된다.
제1반도체 칩(11A,11B,11C,11D,11E,11F,11G,11H)들은 제1본딩패드부(BP1)들이 노출되도록 제1방향(First Direction, FD)을 따라 계단 형태로 상호 적층되고, 인접하여 적층된 제1반도체 칩(11A,11B,11C,11D,11E,11F,11G,11H)들 사이에는 접착부재(미도시)가 배치된다.
인접하여 적층된 제1반도체 칩(11A,11B,11C,11D,11E,11F,11G,11H)들의 본딩패드(13)들, 제1반도체 칩(11A)의 본딩패드(13)들과 메인 기판(100)의 제1접속패드부(110)들은 제1본딩 와이어(12)들에 의해 전기적으로 연결된다.
제1적층 메모리 칩 그룹(10)은 제1본딩패드부(BP1)들을 노출하는 계단면 및 상기 계단면과 대향되며 메인 기판(100)과 마주하는 역계단면을 포함한다. 제1적층 메모리 칩 그룹(10)의 역계단면은 메인 기판(100)의 소자 영역(DR) 및 칩 영역(CR)과 소자 영역(DR) 사이의 주변 영역(PR)과 마주한다.
제1접착부재(20)는 제1적층 메모리 칩 그룹(10)의 제1반도체 칩(11H) 상에 배치된다. 제1접착부재(20)는, 예를 들어, 양면 접착 테이프 및 접착제일 수 있다.
제2적층 메모리 칩 그룹(30)은 제1접착부재(20) 상에 부착된다.
제2적층 메모리 칩 그룹(30)은 복수개의 제2반도체 칩(31A,31B,31C,31D,31E,31F,31G,31H)들을 포함한다.
본 실시예에서, 제2반도체 칩(31A,31B,31C,31D,31E,31F,31G,31H)들의 형상 및 사이즈는 제1반도체 칩(11A,11B,11C,11D,11E,11F,11G,11H)들과 실질적으로 동일하다.
제2반도체 칩(31A,31B,31C,31D,31E,31F,31G,31H)들 각각은 메인 기판(100)과 대향하는 상면 및 상면과 대향하는 하면을 갖는다. 제2반도체 칩(31A,31B,31C,31D,31E,31F,31G,31H)들 각각은 상면 일측 가장자리에 본딩패드(33)들이 위치하는 제2본딩패드부(BP2)를 갖는다. 제2반도체 칩(31A,31B,31C,31D,31E,31F,31G,31H)들의 제2본딩패드부(BP2)는 메인 기판(100)의 제3접속패드부(110C)들과 인접하게 배치된다.
제2반도체 칩(31A,31B,31C,31D,31E,31F,31G,31H)들은 제2본딩패드부(BP2)들이 노출되도록 제1방향(FD)와 반대 방향인 제2방향(Second Direction, SD)을 따라 계단 형태로 상호 적층된다. 그리고, 인접하여 적층된 제2반도체 칩(31A,31B,31C,31D,31E,31F,31G,31H)들 사이에는 접착부재(미도시)가 배치된다.
인접하여 적층된 제2반도체 칩(31A,31B,31C,31D,31E,31F,31G,31H)들의 본딩패드(33)들, 제2반도체 칩(31A)의 본딩패드(33)들과 메인 기판(100)의 제3접속패드부(110C)들은 제2본딩 와이어(32)들에 의하여 전기적으로 연결된다.
제2접착부재(40)는 제2적층 메모리 칩 그룹(30)의 제2반도체 칩(31H) 상에 배치된다. 제2접착부재(40)는, 예를 들어, 양면 접착 테이프 및 접착제일 수 있다.
제3적층 메모리 칩 그룹(50)은 제2접착부재(40) 상에 부착된다.
제3적층 메모리 칩 그룹(50)은 복수개의 제3반도체 칩(51A,51B,51C,51D,51E,51F,51G,51H)들을 포함한다. 본 실시예에서, 제3반도체 칩(51A,51B,51C,51D,51E,51F,51G,51H)들의 형상 및 사이즈는 제1반도체 칩(11A,11B,11C,11D,11E,11F,11G,11H)들과 실질적으로 동일하다.
제3반도체 칩(51A,51B,51C,51D,51E,51F,51G,51H)들 각각은 메인 기판(100)과 대향하는 상면 및 상면과 대향하는 하면을 갖는다. 제3반도체 칩(51A,51B,51C,51D,51E,51F,51G,51H)들 각각은 상면 일측 가장자리에 제3본딩패드(53)들이 위치하는 제3본딩패드부(BP3)를 갖는다. 제3반도체 칩(51A,51B,51C,51D,51E,51F,51G,51H)들의 제3본딩패드부(BP3)들은 메인 기판(100)의 제1접속패드부(110A)들과 인접하게 배치된다.
제3반도체 칩(51A,51B,51C,51D,51E,51F,51G,51H)들은 제3본딩패드부(BP3)들이 노출되도록 제1방향(FD)을 따라 계단 형태로 상호 적층되고, 인접하여 적층된 제3반도체 칩(51A,51B,51C,51D,51E,51F,51G,51H)들 사이에는 접착부재(미도시)가 배치된다.
인접하여 적층된 제3반도체 칩(51A,51B,51C,51D,51E,51F,51G,51H)들의 본딩패드(53)들, 제3반도체 칩(51A)의 본딩패드(53)들과 메인 기판(100)의 제1접속패드부(110)들은 제3본딩 와이어(52)들에 의하여 전기적으로 연결된다.
제3접착부재(60)는 제3적층 메모리 칩 그룹(50)의 제3반도체 칩(51H) 상에 배치된다. 제3접착부재(60)는, 예를 들어, 양면 접착 테이프 및 접착제일 수 있다.
제4적층 메모리 칩 그룹(70)은 제3접착부재(60) 상에 부착된다.
제4적층 메모리 칩 그룹(70)은 복수개의 제4반도체 칩(71A,71B,71C,71D,71E,71F,71G,71H)들을 포함한다. 본 실시예에서, 제4반도체 칩(71A,71B,71C,71D,71E,71F,71G,71H)들의 형상 및 사이즈는 제1반도체 칩(11A,11B,11C,11D,11E,11F,11G,11H)들과 실질적으로 동일하다.
제4반도체 칩(71A,71B,71C,71D,71E,71F,71G,71H)들 각각은 메인 기판(100)과 대향하는 상면 및 상면과 대향하는 하면을 갖는다. 제4반도체 칩(71A,71B,71C,71D,71E,71F,71G,71H)들 각각은 상면 일측 가장자리에 본딩패드(73)들이 위치하는 제4본딩패드부(BP4)를 갖는다. 제4반도체 칩(71A,71B,71C,71D,71E,71F,71G,71H)들의 제4본딩패드부(BP4)들은 메인 기판(100)의 제3접속패드부(110C)들과 인접하게 배치된다.
제4반도체 칩(71A,71B,71C,71D,71E,71F,71G,71H)들은 제4본딩패드부(BP4)의 본딩 패드(73)들이 노출되도록 제2방향(SD)을 따라 계단 형태로 상호 적층되고, 인접하여 적층된 제4반도체 칩(71A,71B,71C,71D,71E,71F,71G,71H)들 사이에는 접착부재(미도시)가 배치된다.
인접하여 적층된 제4반도체 칩(71A,71B,71C,71D,71E,71F,71G,71H)들의 본딩패드(73)들, 제4반도체 칩(71A)의 본딩패드(73)와 메인 기판(100)의 제3접속패드부(110C)는 제4본딩 와이어(72)들에 의하여 전기적으로 연결된다.
본 실시예에서, 제1 내지 제4적층 메모리 칩 그룹(10, 30, 50, 70)이 순차적으로 배치되고, 이로 인하여 메모리 칩(410)은 32개의 제1 내지 제4 반도체 칩들을 포함한다.
컨트롤 칩(420)은 메인 기판(100)의 제2접속패드부(110B)들과 인접한 위치에 배치된다. 컨트롤 칩(420)은 제2접속패드부(110B)들과 대응하는 본딩패드(421)들을 갖는다. 컨트롤 칩(420)의 본딩 패드(421)들 및 제2접속패드부(110B)들은, 예를 들어, 본딩 와이어(422)들에 의하여 전기적으로 연결된다.
서브 기판(200)은 메인 기판(100)의 소자 영역(DR) 상에 부착된다. 서브 기판(200)은 메인 기판(100)과 대향하는 일면(201) 및 일면(201)과 대향하는 타면(202)을 갖는다.
서브 기판(200)의 타면(202)은 양면 접착 테이프 또는 접착제와 같은 접착부재(220)에 의하여 메인 기판(100)의 소자 영역(DR) 상에 부착되고, 서브 기판(200)의 일면(201)에는 제1서브 접속패드(211)들 및 제2서브 접속패드(212)들이 형성된다. 제1서브 접속패드(211)들은 메인 기판(100)의 제2접속패드(120)들과 인접하게 배치되고, 제2서브 접속패드(212)들은 메인 기판(100)의 제3접속패드부(110C)들과 인접하게 배치된다. 제1서브 접속패드(211)와 제2접속패드(120)는 본딩 와이어(230)에 의하여 전기적으로 연결되고, 제2서브 접속패드(212)와 제3접속패드부(110C)는 본딩 와이어(240)에 의하여 전기적으로 연결된다.
제1서브 접속패드(211)들은 2개씩 하나의 쌍을 이루며, 쌍을 이루는 2개의 제1서브 접속패드(211)들은 상호 인접하게 배치된다.
각각의 수동 소자(300)는 쌍을 이루는 2개의 제1서브 접속패드(211)들 상에 실장된다. 본 실시예에서, 수동 소자(300)는, 예를 들어, 직육면체 형상을 가질 수 있다. 본 실시예에서, 수동 소자(300)는 캐패시터일 수 있다. 이와 다르게, 수동소자(300)는 저항, 인덕터, 다이오드 중 어느 하나일 수도 있다.
수동 소자(300)의 양단에는 쌍을 이루는 제1서브 접속패드(211)들에 각각 전기적으로 접속되는 접속단자(310)들이 배치된다. 그리고, 수동 소자(300)의 접속단자(310)들은 솔더(solder)와 같은 접속부재(320)에 의하여 제1서브 접속패드(211)들에 전기적으로 접속된다.
수동 소자(300)가 실장된 서브 기판(200)이 제1적층 메모리 칩 그룹(10)의 역계단면과 마주하는 소자 영역(DR)에 부착되므로, 수동 소자(300)가 실장된 서브 기판(200)은 제1적층 메모리 칩 그룹(10)의 역계단면 하부에 배치된다. 따라서, 본 실시예에 의하면, 앞서 도 4 및 도 5를 통하여 설명된 제2실시예에 의한 메모리 카드에 비하여 서브 기판(200)의 면적에 해당하는 면적만큼 실장 면적의 축소가 가능하다.
몰딩부재(500)는 메인 기판(100) 상면(101) 상에 배치된다. 몰딩부재(500)는 서브 기판(200), 수동 소자(300) 및 반도체 칩 모듈(400)을 덮는다. 몰딩부재(500)는, 예를 들어, 에폭시 수지 등을 포함할 수 있다.
-메모리 카드 형성방법-
도 9a 내지 도 9e는 본 발명의 실시예에 의한 메모리 카드 형성방법을 설명하기 위한 평면도들이다.
도 9a 및 도 9b를 참조하면, 메모리 카드를 형성하기 위해서는, 먼저 제1서브 접속패드(210)들이 형성된 서브 기판(200)을 형성한다.
서브 기판(200)은 일면(201)에 구리 동박층이 형성된 스트립 레벨(stripe level)의 절연 기판(Copper Clad Laminate, CCL)의 구리 동박층을 패터닝하여 제1서브 접속패드(210)들을 형성하고, 스트립 레벨의 절연 기판을 유닛 레벨(unit level)로 절단하여 형성할 수 있다. 절연 기판은 폴리이미드 필름(Polyimide film), 에폭시(epoxy)가 함침된 글래스 코어(glass core), 테프론(tefron)이 함침된 글래스 코어를 포함한다. 절연 기판은 하드(hard)한 구조를 가질 수 있다. 이와 다르게, 절연기판은 플렉서블(flexible)할 수도 있다.
이때, 상기 구리 동박층을, 제1서브 접속패드(210)들이 2개씩 하나의 쌍을 이루며 쌍을 이루는 2개의 제1서브 접속패드(210)들은 상호 인접하여 배치되도록 패터닝한다.
그런 다음, 서브 기판(200)의 제1서브 접속패드(210)들 상에 솔더와 같은 접속부재(미도시)를 매개로 수동 소자(300)들을 실장한다.
이때, 쌍을 이루는 2개의 제1서브 접속패드(211)들에 각각 하나의 수동 소자(300)가 실장되도록 한다. 본 실시예에서, 수동 소자(300)는 캐패시터가 사용될 수 있다. 이와 다르게, 수동소자(300)는 저항, 인덕터, 다이오드 중 어느 하나가 사용될 수도 있다.
도 9c를 참조하면, 수동 소자(300)들이 실장된 서브 기판(200)을 메인 기판(100)의 소자 영역(DR) 상에 접착부재(미도시)를 매개로 부착한다. 접착부재로는 양면 접착 테이프 또는 접착제가 사용될 수 있다.
메인 기판(100)은 서브 기판(200)이 부착되는 소자 영역(DR), 후술되는 반도체 칩 모듈(400)이 부착되는 칩 영역(CR), 소장 영역(DR) 및 칩 영역(CR) 주변에 배치되는 주변 영역(PR)을 갖는다.
도 9d를 참조하면, 메인 기판(100)의 제1접속 패드(120)들과 서브 기판(200)의 제1서브 접속패드(210)들을 연결하는 본딩 와이어(230)들을 형성한다.
도 9e를 참조하면, 메인 기판(200)의 칩 영역(CR) 상에 반도체 칩 모듈(400)을 실장한다.
본 실시예에서, 반도체 칩 모듈(400)은, 예를 들어, 데이터를 저장하는 메모리 칩(410) 및 데이터 입출력을 제어하는 컨트롤 칩(420)을 갖는다.
메모리 칩(410)은 접착부재(413)를 매개로 메인 기판(100) 상에 부착된다. 메인 기판(100)과 대향하는 메모리 칩(410) 상면에는 양측 가장자리를 따라서 본딩패드(411)들이 배치된다. 본딩패드(411)들은 메인 기판(100)의 제1접속패드부(110A)들 및 제3접속패드부(110C)들과 인접하게 배치된다. 각 본딩패드(411)들과 제1, 제3접속패드부(110A, 110C)들은, 예를 들어, 본딩 와이어(412)들에 의하여 전기적으로 연결된다.
비록, 본 실시예에서는, 메모리 칩(410)으로 하나의 반도체 칩이 사용된 경우를 도시하고 설명하였으나, 복수개의 반도체 칩들을 적층하여 메모리 칩(410)을 형성할 수도 있다.
컨트롤 칩(420)은 메모리 칩(410) 상에 접착부재(423)을 매개로 부착된다. 컨트롤 칩(420)은 메인 기판(100)의 제2접속패드부(110B)들과 인접한 위치에 배치된다.
메모리 칩(410)과 대향하는 컨트롤 칩(420) 상면에는 메인 기판(100)의 제2접속패드부(110B)들에 대응되는 본딩패드(421)들이 형성된다. 컨트롤 칩(420)의 본딩패드(421)들 및 메인 기판(100)의 제2접속패드부(110B)들은, 예를 들어, 본딩 와이어(422)들에 의하여 전기적으로 연결된다.
이후, 도시하지 않았지만, 서브 기판(200), 수동소자(300)들 및 반도체 칩 모듈(400)을 포함한 메인 기판(100) 상부면에 밀봉하는 몰딩부재(500)를 형성한다.
이상에서 상세하게 설명한 바에 의하면, 수동 소자가 메인 기판 상에 직접 실장되지 않고 서브 기판에 실장된 후 수동 소자가 실장된 서브 기판이 메인 기판 상에 부착되므로, 수동 소자를 실장하기 위한 솔더 리플로우 공정시 메인 기판에 열충격이 가해지지 않으므로, 메인 기판의 뒤틀림이 방지된다. 따라서, 메인 기판의 박막화가 가능해지고 메모리 카드의 고용량화가 가능해지는 효과가 있다.
앞서 설명한 본 발명의 상세한 설명에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자 또는 해당 기술분야에 통상의 지식을 갖는 자라면 후술 될 특허청구범위에 기재된 본 발명의 사상 및 기술 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.
100 : 메인 기판
200 : 서브 기판
300 : 수동 소자
400 : 반도체 칩 모듈

Claims (18)

  1. 메인 기판;
    상기 메인 기판 상에 부착되며 상기 메인 기판과 대향하는 일면에 상기 메인 기판과 전기적으로 연결되는 제1서브 접속패드가 형성된 서브 기판;
    상기 서브 기판의 제1서브 접속패드 상에 실장되는 수동소자;및
    상기 메인 기판 상에 실장되는 반도체 칩 모듈을 포함하는 것을 특징으로 하는 메모리 카드.
  2. 제 1항에 있어서,
    상기 수동소자와 상기 서브 기판의 제1서브 접속패드를 전기적으로 연결하는 접속부재를 더 포함하는 것을 특징으로 하는 메모리 카드.
  3. 제 2항에 있어서,
    상기 접속부재는 솔더를 포함하는 것을 특징으로 하는 메모리 카드.
  4. 제 1항에 있어서,
    상기 서브 기판의 제1서브 접속패드와 상기 메인 기판을 전기적으로 연결하는 연결부재를 더 포함하는 것을 특징으로 하는 메모리 카드.
  5. 제 1항에 있어서,
    상기 반도체 칩 모듈은 데이터를 저장하기 위한 메모리 칩 및 상기 데이터를 처리하기 위한 컨트롤 칩을 포함하는 것을 특징으로 하는 메모리 카드.
  6. 제 5항에 있어서,
    상기 메모리 칩은 적어도 2개가 적층된 것을 특징으로 하는 메모리 카드.
  7. 제 6항에 있어서,
    상기 적어도 2개의 메모리 칩들은 상기 메인 기판과 대향하는 상면에 상기 메인 기판과 전기적으로 연결되는 본딩패드들을 포함하며,
    상기 적어도 2개의 메모리 칩들은 상기 본딩패드들이 노출되도록 계단 형태로 적층된 것을 특징으로 하는 메모리 카드.
  8. 제 7항에 있어서,
    상기 메모리 칩들은 상기 본딩 패드들을 노출하는 계단면 및 상기 계단면과 대향하며 상기 메인 기판과 마주하는 역계단면을 포함하며,
    상기 서브 기판은 상기 역계단면 하부의 상기 메인 기판 상에 배치된 것을 특징으로 하는 메모리 카드.
  9. 제 1항에 있어서,
    상기 서브 기판은 상기 일면에 상기 반도체 칩 모듈 및 상기 메인 기판과 전기적으로 연결되는 제2서브 접속패드를 더 포함하는 것을 특징으로 하는 메모리 카드.
  10. 제 1항에 있어서,
    상기 메인 기판 상에 형성되며 상기 메인 기판과 대향하는 상면에 상기 반도체 칩 모듈 및 상기 메인 기판과 전기적으로 연결되는 추가 서브 접속패드가 형성된 추가 서브 기판을 더 포함하는 것을 특징으로 하는 메모리 카드.
  11. 제 1항에 있어서,
    상기 서브 기판 상에 형성되며 상기 서브 기판과 대향하는 상면에 상기 반도체 칩 모듈 및 메인 기판과 전기적으로 연결되는 추가 서브 접속패드가 형성된 추가 서브 기판을 더 포함하는 것을 특징으로 하는 메모리 카드.
  12. 제 1항에 있어서,
    상기 서브 기판 및 수동소자를 적어도 2개 이상 포함하는 것을 특징으로 하는 메모리 카드.
  13. 제1서브 접속패드가 형성된 서브 기판을 마련하는 단계;
    상기 제1서브 접속패드 상에 수동소자를 실장하는 단계;
    상기 서브 기판을 메인 기판 상에 부착하는 단계;
    상기 서브 기판의 제1서브 접속패드와 상기 메인 기판을 전기적으로 연결하는 단계;및
    상기 메인 기판상에 반도체 칩 모듈을 실장하는 단계를 포함하는 것을 특징으로 하는 메모리 카드 제조방법.
  14. 제 13항에 있어서,
    상기 서브 기판을 마련하는 단계는,
    일면에 구리 동박층이 형성된 스트립 레벨의 절연 기판을 패터닝하여 상기 제1서브 접속패드를 형성하는 단계;및
    상기 스트립 레벨의 절연 기판을 유닛 레벨로 절단하는 단계를 포함하는 것을 특징으로 하는 메모리 카드 제조방법.
  15. 제 13항에 있어서,
    상기 제1서브 접속패드 상에 수동소자를 실장하는 단계는, 상기 수동소자를 접속부재를 매개로 상기 제1서브 접속패드에 본딩하는 단계인 것을 특징으로 하는 메모리 카드 제조방법.
  16. 제 13항에 있어서,
    상기 서브 기판의 제1서브 접속패드와 상기 메인 기판을 전기적으로 연결하는 단계는, 상기 제1서브 접속패드를 본딩 와이어를 매개로 상기 메인 기판의 접속패드에 연결하는 단계인 것을 특징으로 하는 메모리 카드 제조방법.
  17. 제 13항에 있어서,
    상기 메인 기판 상에 반도체 칩 모듈을 실장하는 단계는,
    상기 메인 기판 상에 메모리 칩 및 컨트롤 칩을 적층하는 단계;및
    상기 메모리 칩과 메인 기판, 상기 컨트롤 칩과 메인 기판을 본딩 와이어를 매개로 전기적으로 연결하는 단계를 포함하는 것을 특징으로 하는 메모리 카드 제조방법.
  18. 제 13항에 있어서,
    상기 메인 기판상에 반도체 칩 모듈을 실장하는 단계 후에,
    상기 서브 기판, 수동소자 및 반도체 칩 모듈을 포함한 메인 기판을 밀봉하는 몰딩부재를 형성하는 단계를 더 포함하는 것을 특징으로 하는 메모리 카드 제조방법.
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