KR20120013447A - 인-시츄 홈 구조 형성 방법 - Google Patents

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시들가타 브이. 스리니바산
마이클 엔. 밀러
니콜라스 에이. 스테이시
데이비드 씨. 왕
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몰레큘러 임프린츠 인코퍼레이티드
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Abstract

본 발명은 기판 위에, 표면, 에칭-속도 계면, 및 에칭-차등 계면을 갖는 다-층 막을 형성하는 단계를 포함하는 기판에 패턴을 형성하는 방법을 특징으로 한다. 에칭-차등 계면은 에칭-속도 계면과 표면 사이에 한정된다. 기록된 패턴이 에칭-차등 계면에 의해 부분적으로 한정된 기판 위에 전달된다. 기록된 패턴은 주어진 에칭 프로세스 또는 한 세트의 에칭 프로세스에서 형성된 패턴 모양을 한정하는 에칭된 패턴 특징(EPC)을 가진다. 에칭-차등 계면은 EPC를 변형한다. 적합한 에칭-차등 계면을 확립함으로써, 패턴형성된 층의 모양과 비교했을 때 실질적으로 모양이 다른 기록된 패턴을 얻을 수도 있고, 또는 동일한 패턴을 얻을 수도 있다.

Description

인-시츄 홈 구조 형성 방법{METHOD OF FORMING AN IN-SITU RECESSED STRUCTURE}
본 발명의 분야는 일반적으로 구조의 마이크로 및/또는 나노-제작에 관한 것이다. 더 구체적으로, 본 발명은 기판에 릴리프 구조를 형성하는 것에 관한 것이다.
마이크로-제작은, 예를 들어 마이크로 미터나 더 작은 정도의 특징부를 갖는 매우 작은 구조의 제작을 수반한다. 마이크로-제작이 상당한 영향을 갖는 한 분야가 집적회로의 제조를 위한 반도체 프로세싱 산업에 있다. 반도체 프로세싱 산업에서는 생산율을 높이는 동시에 기판에 형성되는 단위 면적 당의 회로를 증가시키려는 노력이 계속되고 있기 때문에 마이크로-제작의 중요성이 점점 증가하고 있다. 마이크로-제작이 사용되는 다른 개발 분야는 생물공학, 광학기술, 기계시스템 등을 포함한다.
종래의 마이크로-제작은 기판 위에 패턴을 복사하기 위하여 포토리소그래피 기술을 사용한다. 포토리소그래피는 노출 도구와 상 전달 프로세스의 조합을 포함한다. 이를 위하여 흔히 레지스트-층이라고 하는 프로세스 상용성 마스킹 층을 사용하여 원하는 패턴을 제공한다. 즉, 레지스트-층이 제작되는 재료는 노출 도구와 상 전달 프로세스에 맞게 최적화된다. 결과적으로, 적절한 레지스트 재료를 결정할 때는 노출 파장 및 이후의 이미징 프로세스, 예를 들어 다음 에칭 및 부착 프로세스에 대한 레지스트-층 재료의 상용성을 포함하여 몇몇 요인이 고려된다. 레지스트-층에 더하여, 뚜렷한 특징부를 갖는 복사 패턴은 노출 도구의 작업 특성에 의존한다. 이들 특성은 노출 도구 렌즈의 개구수, 사용 파장 및 얼라인먼트 시스템을 포함하지만, 이들에 제한되지는 않는다.
최근에 새로운 비-포토리소그래피 패턴형성 프로세스가 개발되었는데, 이것은 통상 임프린트 리소그래피라고 하며, 노출 도구 기술의 복잡성과 제한을 대부분 극복하고 있다. 전형적인 임프린트 리소그래피 프로세스가 다수 공보에서 상세히 설명되는데, 예를 들어 2002년 10월 4일자로 미국 특허출원 제10/264960호로 제출된 "최소 치수 변화성을 갖는 특징부를 복사하기 위한 기판 위에 특징부를 배열하기 위한 방법 및 몰드" 라는 제목의 미국 공개 특허출원 2004/0065976; 2002년 10월 4일자로 미국 특허출원 제10/264926호로 제출된 "계측 표준의 제작을 쉽게 하는 기판 위에 층을 형성하는 방법" 이라는 제목의 미국 공개 특허출원 2004/0065252; 그리고 "임프린트 리소그래피 프로세스를 위한 기능적 패턴형성 재료" 라는 제목의 미국특허 제6,936,194호에 설명된다.
상술된 공개 특허출원에 각각 개시된 기초적 임프린트 리소그래피 기술은 중합성 층에 릴리프 패턴을 형성하고 릴리프 패턴에 상응하는 패턴을 밑의 기판으로 전달하는 과정을 포함한다. 이를 위하여 기판과 이격되어 위치된 템플릿이 사용되며, 템플릿과 기판 사이에는 성형가능한 액체가 존재한다. 액체는 응고되어 응고층을 형성하고, 그 층에 액체와 접하고 있는 템플릿 표면의 모양에 일치하는 패턴이 기록된다. 다음, 기판과 응고층은 응고층의 패턴에 상응하는 릴리프 이미지를 기판으로 전달하기 위한 과정을 겪는다.
일반적으로, 상술된 과정을 사용하여 형성된 특징부의 치수 제어는 성형가능한 액체와 접하고 있는 밑 표면의 형태에 의존한다. 표면 이방성이 커질수록 릴리프 이미지의 왜곡이 커진다.
따라서, 어떤 지형을 함유하는 기판 위에 릴리프 구조를 형성하기 위한 개선된 과정을 제공하는 것이 필요하다.
발명의 개요
본 발명은 기판 위에, 표면, 에칭-속도 계면, 및 에칭-차등 계면을 갖는 다-층 막을 형성하는 단계를 포함하는 기판에 패턴을 형성하는 방법을 특징으로 한다. 에칭-차등 계면은 에칭-속도 계면과 표면 사이에 한정된다. 기록된 패턴은 에칭-차등 계면에 의해 부분적으로 한정된 기판 위에 전달된다. 기록된 패턴은 주어진 에칭 프로세스 또는 한 세트의 에칭 프로세스에서 형성된 패턴 모양을 한정하는 에칭된 패턴 특징(EPC)을 가진다. 에칭-차등 계면은 EPC를 변형한다. 구체적으로, 다-층 막은 전형적으로 기판 위에 부착된 패턴형성된 층으로부터 형성되며, 에칭-차등 층이 패턴형성된 층 위에 부착된다. 주어진 에칭 프로세스 및 패턴형성된 층에 있어서, 에칭-차등 층은 패턴형성된 층과 중첩된 기판의 영역을 노출하기 위해 패턴형성된 층 전부, 또는 어떤 일부분에 대한 에칭 화학 돌파점까지 필요한 시간을 변화시킴으로써 EPC를 변형하는 작용을 한다. EPC의 변형은 몇몇 요인에 의존한다. 이들 요인 중 하나는 패턴형성된 층 및 에칭-차등 층이 형성되는 재료들의 상대적 에칭 속도를 포함한다. 다른 요인은 패턴형성된 층과 에칭-차등 층의 계면과 표면 사이의 간격의 변화인데, 상기 계면은 에칭-속도 계면(ERI)을 말하며, 이것은 ERI의 면적 전체에 걸쳐 있다. 표면과 ERI 간의 거리의 변화는 표면과 패턴형성된 층 양자의 상대적 모양에 있어서 그 모양에 대한 함수이다. 그것은 표면과 ERI 사이에 배치된 에칭-차등 층의 부피이며, 에칭-차등 계면을 한정한다. 적합한 에칭-차등 계면을 확립함으로써, 패턴형성된 층의 모양과 비교했을 때 실질적으로 모양이 다른 기록된 패턴을 얻을 수도 있고, 또는 동일한 패턴을 얻을 수도 있다. 예를 들어, 에칭-차등 계면은, 기록된 패턴에 형성되는 보잉 같은, 기록된 패턴의 패턴 왜곡을 최소화하도록 적절히 선택될 수 있다. 추가로, 패턴 층의 본래 패턴의 톤과 관련하여 기록된 패턴의 톤이 이동될 수 있다. 이들 및 다른 구체예가 본원에서 설명된다.
도 1은 본 발명의 한 구체예에 따른 다-층 구조의 단순화된 단면도이다.
도 2는 본 발명의 한 구체예에 따른, 크라운-형 표면을 형성하기 위해서 도 1에 나타낸 다-층 구조를 블랭킷 에칭한 후의 단순화된 단면도이다.
도 3은 본 발명의 한 구체예에 따른, 크라운-형 표면을 에칭하여 기판의 일부분에 홈을 형성한 후의 도 2에 나타낸 다-층 구조의 단순화된 단면도이다.
도 4는 다른 구체예에 따른 다-층 구조의 단순화된 단면도이다.
도 5는 블랭킷 에칭한 후의 도 4에 나타낸 다-층 구조의 단순화된 단면도이다.
도 6은 크라운-형 표면을 에칭하여 프라이머 층에 홈을 형성한 후의 도 5에 나타낸 다-층 구조의 단순화된 단면도이다.
도 7은 제 2의 에칭-차등 층을 부착한 후의 도 6에 나타낸 다-층 구조의 단순화된 단면도이다.
도 8은 추가 블랭킷 에칭한 후의 도 7에 나타낸 다-층 구조의 단순화된 단면도이다.
도 9는 이방성 에칭을 사용하여 홈을 형성한 후의 도 8에 나타낸 다-층 구조의 단순화된 단면도이다.
도 10은 본 발명의 한 구체예에 따른 기판 위에 배치된 패턴형성된 층의 단순화된 단면도이다.
도 11은 패턴형성된 층 위에 에칭-차등 층을 부착하여 형성된 도 10에 나타낸 다-층 구조의 단순화된 단면도이다.
도 12는 도 11에 나타낸 다-층 구조를 블랭킷 에칭하여 크라운-형 표면을 형성한 후의 도 11에 나타낸 다-층 구조의 단순화된 단면도이다.
도 13은 본 발명의 한 구체예에 따른, 크라운-형 표면을 에칭하여 기판에 비아 부분을 형성한 도 12에 나타낸 다-층 구조의 단순화된 단면도이다.
도 14는 본 발명의 한 구체예에 따른, 도 13에 나타낸 다-층 구조를 이방성 에칭하여 비아 부분과 나란히 정렬된 트랜치 부분을 형성한 도 13에 나타낸 다-층 구조의 단순화된 단면도이다.
도 15는 본 발명은 한 구체예에 따른, 비아 부분과 트랜치 부분에 전도재를 부착한 후의 도 14에 나타낸 다-층 구조의 단순화된 단면도이다.
도 16은 본 발명의 다른 구체예에 따른 유기 아크릴레이트 재료로 패턴형성된 기판의 단면도이다.
도 17은 하단부 영역이 제거된 도 16에 나타낸 기판의 단면도이다.
도 18은 전도층이 기판 위에 배치된 도 17에 나타낸 기판의 단면도이다.
도 19는 화학적 기계적 폴리싱/평탄화 후의 도 18에 나타낸 기판의 단면도이다.
도 20은 유기 아크릴레이트 재료를 제거한 후의 도 19에 나타낸 기판의 단면도이다.
도 21은 다른 구체예에 따른 도 20에 나타낸 기판의 단면도이다.
도 22는 유전체 층이 기판 위에 배치된 도 17에 나타낸 기판의 단면도이다.
도 23은 블랭킷 에칭한 후의 도 22에 나타낸 기판의 단면도이다.
도 24는 유기 아크릴레이트 재료를 제거한 후의 도 23에 나타낸 기판의 단면도이다.
도 25는 다른 구체예에 따른 다-층 구조의 단순화된 단면도이다.
도 26은 도 25에 나타낸 다-층 구조에 도 4 ~ 9의 과정을 행한 후의 도 25에 나타낸 다-층 구조의 단순화된 단면도이며, 이 경우 에칭 화학은 낮은 에칭 선택성을 가진다.
도 27은 도 25에 나타낸 다-층 구조에 도 4 ~ 9의 과정을 행한 후의 도 25에 나타낸 다-층 구조의 단순화된 단면도이며, 이 경우 에칭 화학은 높은 에칭 선택성을 가진다.
도 1과 관련하여, 본 발명에 따라서 패턴형성되는 기판(10)은 표면 기복(12) 및 표면 다각형 구조(14)를 가진다. 이것은 기복(12) 및 다각형 구조(14)의 크기와 비슷한 크기의 특징부를 갖는 기판(10)을 패턴형성하는데 문제가 되는데, 왜냐하면 기판(10)이 패턴 프로세스에 있어 비-평면성, 즉 울퉁불퉁한 형태를 나타내기 때문이다. 결국, 통상 평탄성 혼란이라고 하는 기복(12) 및 다각형 구조(14)는 기판(10) 위에 형성된 패턴의 특징부 치수를 제어하는 것을 어렵게 한다. 본 발명의 이점 중 하나는 다-층 막 스택(16)을 사용하여 표면 밑의 기판에 패턴을 형성함으로써 아주 없애지는 못하지만 평탄성 혼란의 문제를 줄이는 것이다.
다-층 막 스택(16)은 기판(10)의 표면(20) 위에 부착된 프라이머 층(18), 프라이머 층(18) 위에 부착된 패턴형성된 층(22), 및 패턴형성된 층(22) 위에 부착된 에칭-차등 층(24)을 포함한다. 프라이머 층(18)은 평탄성 혼란의 빈도가 표면(20)의 평탄성 혼란 빈도보다 덜한 표면(26)을 제공하는 기능을 한다.
패턴형성된 층(22) 및 에칭-차등 층(24)은 패턴형성된 층(22) 및 에칭-차등 층(24)이 형성되는 재료들의 상대적 에칭 속도 및 두께의 결과로서 에칭-속도 차등 계면(28)을 한정한다. 이것은 기판(10) 위에 패턴형성된 층(22)의 모양에 상응하는 패턴의 형성을 용이하게 한다. 예를 들어, 도시된 대로, 패턴형성된 층(22)은, 프라이머 층(18)과 홈(32)의 바닥 사이를 측정했을 때, 두께 t1의 융기부(30)와 두께 t2의 홈(32)을 포함하는 특징부와 함께 제공된다. 패턴형성된 층(22)의 면적 전체에 걸쳐 두께 t2는 프라이머 층(18)의 곡선형 표면으로서 나타나는 평탄성 혼란에 따라 변화한다. 두께 t2는 잔류 두께를 말한다. 두께 "t1" 및 "t2"는 용도에 따라 바람직한 어떤 두께일 수 있다.
각 융기부(30)는 상단부 표면(34)을 가지고, 각 홈(32)은 하단부 표면(36)을 가진다. 에칭-차등 층(24)이 없을 경우, 융기부(30)와 홈(32)의 각 두께인 t1과 t2 사이의 두께 차이는 기판(10)의 영역이 노출되기까지 필요한 에칭 시간의 양을 한정한다. 구체적으로, 패턴형성된 층(22)의 일부 또는 전부는 에칭 프로세스 동안 희생되어 최종적으로 기판(10)에 기록된 원하는 치수의 패턴을 제공한다. 균일한 두께 t2를 가정하면, 융기부(30)와 중첩된 기판(10) 영역이 노출되기까지 필요한 에칭 시간은 홈(32)과 중첩된 기판(10) 영역에 필요한 시간에 비해 융기부(30)와 중첩된 기판(10) 영역이 노출되기까지 필요한 에칭 시간은 더 많은 양이다. 따라서, 주어진 에칭 프로세스에서, 에칭은 융기부(30)와 중첩된 영역보다는 홈(32)과 중첩된 기판(10)의 영역에서 더 일찍 시작될 것이다. 이것은 기판(10)에, 패턴형성된 층(22)의 모양에 상응하는 패턴 형성을 용이하게 한다.
임프린팅 재료 및 에칭 화학을 적절히 선택함으로써, 에칭된 패턴 특징(EPC)라고 하는, 최종적으로 기판(10) 위에 전달된 패턴, 즉 기록된 패턴의 상이한 특징부들 간의 상대적인 치수가 원하는 대로 제어될 수 있다. 이를 위하여 패턴형성된 층(22)의 에칭 특징은 주어진 에칭 화학에 맞춰 실질적으로 균일한 것이 바람직하다. 그러나, 평탄성 혼란의 존재는 홈(32)과 중첩된 기판(10)의 영역의 노출 전에 융기부(34)와 중첩된 기판(10)의 일부 영역을 노출할 수 있다. 결국, 패턴의 특징부가 손실될 수 있으며, 이것은 바람직하지 않다.
에칭-차등 층(24)은 EPC를 변형함으로써 주어진 패턴형성된 층에 주어진 패턴 전달 프로세스에서의 추가의 변화성을 제공한다. 이것은 평탄성 혼란과 관련된 문제의 극복을 쉽게 한다. 구체적으로, 주어진 패턴형성된 층(22) 및 에칭 프로세스에 있어서, 에칭-차등 층(24)은 패턴형성된 층과 중첩된 기판(10)의 영역을 노출하기 위해 패턴형성된 층(22) 전부, 또는 어떤 일부분에 대한 에칭 화학 돌파점까지 필요한 시간을 변화시킴으로써 EPC를 변형하는 작용을 한다.
EPC 변형은 몇몇 요인에 의존한다. 이들 요인 중 하나는 패턴형성된 층(22) 및 에칭-차등 층(24)이 형성되는 재료들의 상대적 에칭 속도를 포함한다. 다른 요인은 패턴형성된 층(22)과 에칭-차등 층(24)의 계면과 규격화 표면(40) 사이의 간격의 변화인데, 상기 계면은 에칭-속도 계면(ERI)을 말하며, 이것은 ERI의 면적 전체에 걸쳐 있다. 규격화 표면(40)과 ERI 간 거리의 변화는 규격화 표면(40)과 패턴형성된 층(22) 양자의 상대적 모양에 있어 그 모양에 대한 함수이다. 그것은 규격화 표면(40)과 ERI 사이에 배치된 에칭-차등 층(24)의 부피이며, 에칭-차등 계면을 한정한다. 에칭-차등 층(24)의 전부 또는 일부와 패턴형성된 층(22)의 전부 또는 일부가 희생되어 기판(10) 위에 원하는 기록된 패턴을 형성한다는 것을 고려하면, 에칭-차등 계면(28)이 EPC에 대한 변형을 제공한다는 것이 이해된다. 적합한 에칭-차등 계면(28)을 확립함으로써, 평탄성 혼란의 악영향이 피할 수는 없지만 약화될 수는 있다.
예를 들어, 상기 언급된 대로, 평탄성 혼란은 기복(12) 및 다각형 구조(14)를 포함하지만, 표면(20)의 형태가 표면의 실질적인 면적에 걸쳐 평면은 아니지만 실질적으로 평탄한 영역을 포함하는 어떤 기지의 모양을 포함할 수 있다는 것이 이해되어야 한다. 더 나아가, 전체 표면(20)이 기복(12)을 포함할 수 있거나, 또는 전체 표면(20)이 다각형 구조(14)를 포함할 수도 있다. 더 나아가, 표면(20)은 규소 및 표준 규소 웨이퍼와 관련하여 그 위에 존재하는 어떤 토착 산화물로 이루어질 수 있거나, 또는 인산인듐 웨이퍼, 인산갈륨 웨이퍼, 질화갈륨 웨이퍼 등을 포함할 수 있다. 더욱이, 기판(10)은 하나 이상의 선재하는 층이 그 위에 부착되어 있는 전술된 웨이퍼 중 어느 하나를 포함할 수 있으며, 이 중 어느 하나는 금속성 재료, 유전체 재료 또는 이들의 조합으로 이루어질 수 있다.
프라이머 층(18)은 어떤 공지의 기술, 예를 들어 화학증착 기술, 원자층 부착 기술, 물리증착 기술, 스핀-코팅 기술, 임프린트 리소그래피 기술 등을 사용하여 기판(10)에 도포된다. 본 실시예에서, 프라이머 층(18)은 상표명 DUV30J-6으로 Brewer Science, Inc.(미주리주 롤라)로부터 입수가능한 재료로부터 형성될 수 있는데, 이 재료가 기판(10) 위에서 스핀된다. 프라이머 층(18)은 전형적으로 반사방지 코팅으로서 기능할 수 있는 두께로 제공되며, 연속적이고, 평탄하고, 비교적 결함이 없는 표면을 제공하며, 그 위에 부착된 재료에 대해 우수한 점착성을 나타낼 수 있고, 기판(10) 위의 패턴을 검지하기 위해 사용된 광학적 검출 장치, 예를 들어 얼라인먼트 마크(도시하지 않음)에 대해 불투명하지 않다.
패턴형성된 층(22) 및 에칭-차등 층(24)은 모두 어떤 공지 기술, 예를 들어 화학증착 기술, 원자층 부착 기술, 물리증착 기술, 스핀-코팅 기술, 임프린트 리소그래피 기술 등을 사용하여 부착된다. 본 실시예에서, 패턴형성된 층(22)과 에칭-차등 층(24)은 임프린트 리소그래피 기술을 이용해 형성된다. 패턴형성된 층(22)을 형성하기 위한 전형적인 기술은 임프린팅 재료를 여러 개의 작은 방울로 부착하는 것을 사용하는데, 이것을 드롭-디스펜스 기술이라고 한다. 전형적인 드롭-디스펜스 기술은 2004년 2월 27일자 제출된 "규소-함유 재료를 포함하는 에칭 마스크용 조성물" 이라는 제목의 미국 특허출원 제10/789,319에 설명되며, 이 특허출원은 본 발명의 양수인에게 양도되었다. 전형적으로, 드롭-디스펜스 임프린팅은 헬륨 부화 분위기에서 실시되는데, 예를 들어 이 경우 2003년 10월 2일자 제출된 "단일상 유체 임프린트 리소그래피 방법" 이라는 제목의 미국 특허출원 제10/677,639에 설명된 방식대로, 제곱인치 당 약 5 파운드의 헬륨이 프로세스 영역으로 흘러들어간다. 전형적인 시스템은 Molecular Imprints, Inc.(텍사스 78758 오스틴 스위트 100 브레이커 레인 1807-씨)로부터 상표명 IMPRIO 100™으로 이용가능하다. IMPRIO 100™에 대한 시스템 설명은 www.molecularimprints.com.에서 이용가능하다.
패턴형성된 층(22)은 상기 논의된 특징부들을 포함한다. 에칭-차등 층(24)은 제 1 및 제 2의 반대되는 면을 포함한다. 제 1 면은 패턴형성된 층(22)에 면해 있으며, 패턴형성된 층(22)의 프로파일에 상보하는 프로파일을 가진다. 제 2 면은 패턴형성된 층(22)으로부터 떨어져서 면해 있으며, 평면은 아니지만 실질적으로 평탄한 표면을 형성하고, 이것이 규격화 표면(40)을 한정한다.
패턴형성된 층(22) 및 에칭-차등 층(24)을 형성하는데 사용된 재료는 원하는 에칭-차등 계면(28)을 얻도록 선택된다. 한 실시예에서, 패턴형성된 층(22)은 하기 조성물로부터 형성된 중합 및 가교-결합된 규소 무-함유 재료이다:
조성물 1
이소보르닐 아크릴레이트
n-헥실 아크릴레이트
에틸렌 글리콜 디아크릴레이트
2-히드록시-2-메틸-1-페닐-프로판-1-온
R1R2
아크릴레이트 성분인 이소보르닐 아크릴레이트(IBOA)는 다음 구조:
Figure pat00001
를 가지며, 조성물 1에 약 55중량% 포함되지만, 이것은 20 내지 80중량% 포함될 수 있다. 결국, 패턴형성된 층(22)의 기계적 성질은 주로 IBOA에 의존한다. 전형적인 IBOA 샘플은 Sigma-Aldrich(미주리주 세인트루이스)로부터 상품명 392103으로 이용가능하다. n-헥실 아크릴레이트(nHA) 성분은 다음 구조:
Figure pat00002
를 가지며, 조성물 1에 약 27중량% 포함되지만, 이것은 0 내지 50중량% 포함될 수도 있다. 또한, 패턴형성된 층(22)에 기계적 강도를 제공하려면, nHA를 사용하여 조성물 1에 바람직한 점도를 제공하는데, 조성물 1이 액체상일 때는 2 내지 9 센티포이즈 범위의 점도가 되도록 한다. nHA의 다른 이점은 조성물 1의 가요성을 개선한다는 점이다. 전형적인 nHA 샘플은 Sigma-Aldrich(미주리주 세인트루이스)로부터 상품명 408905로 이용가능하다. 가교-결합 성분인 에틸렌 글리콜 디아크릴레이트는 다음 구조:
Figure pat00003
를 가지며, 조성물 1에 약 15중량% 포함되지만, 이것은 10 내지 50중량% 포함될 수 있다. EGDA는 조성물 1의 중합 동안 nHA와 IBOA의 가교-결합을 촉진할 뿐만 아니라, 탄성 및 강성 증진에도 기여한다. 개시제 성분인 2-히드록시-2-메틸-1-페닐-프로판-1-온은 상표명 DAROCUR 1173으로 Ciba Specialty Chemicals(뉴욕주 테리타운)로부터 이용가능하고, 다음 구조:
Figure pat00004
를 가지며, 조성물 1에 약 3중량% 포함되지만, 이것은 0.1 내지 5중량% 포함될 수 있다. 개시제는 넓은 대역의 자외선에 반응하여 조성물 1의 성분들의 가교-결합 및 중합을 촉진한다.
성분 R1R2는 계면활성제이며, 일반 구조식 R1 = F(CF2CF2)y(여기서 y는 1에서 7까지의 범위이다), R2 = CH2CH2O(CH2CH2O)xH(여기서 x는 0에서 15까지의 범위이다)를 가진다. 계면활성제는 본 분야에 공지된 어느 것일 수 있으며, 조성물 1이 액체상일 때는 적합한 습윤성을 제공하고, 조성물 1이 고체상일 때는 바람직한 이형 특성을 제공한다. 본 발명의 목적을 위해서, 계면활성제는 분자의 한쪽 말단이 소수성인 어떤 분자로서 한정된다. 계면활성제는 불소 사슬을 포함하는 것처럼 불소를 함유할 수도 있고, 또는 계면활성제 분자 구조에 어떤 불소도 함유하지 않을 수 있다. 전형적인 계면활성제는 다음의 일반 구조:
Figure pat00005
를 가지며, DUPONT™으로부터 상표명 ZONYL
Figure pat00006
FSO-100으로 이용가능하며, 이것은 조성물 중 0.25 내지 2%를 구성하고, 나머지 성분은 비례하는 양으로 감소된다.
본 실시예에서, 에칭-차등 층(24)은 패턴형성된 층(22)과 관련하여 상기 논의된 드롭-디스펜스 기술을 사용하여 형성된다. 결국, 임프린팅 재료가 여러 개의 작은 방울(도시하지 않음)로 패턴형성된 층(22)의 상부에 부착되고, 평탄화 몰드(도시하지 않음)가 그것과 접촉하여 위치된다. 에칭-차등 층(24)이 형성되는 전형적인 임프린팅 재료는 하기 조성물 중 하나로부터 형성된 중합 및 가교-결합된 재료이다:
조성물 2
*아크릴옥시메틸펜타메틸디실록산
이소보르닐 아크릴레이트
에틸렌 글리콜 디아크릴레이트
2-히드록시-2-메틸-1-페닐-프로판-1-온
R1R2
조성물 2는 nHA가 아크릴옥시메틸펜타메틸디실록산으로 대체된 것만 조성물 1과 다르며, 아크릴옥시메틸펜타메틸디실록산은 다음 구조:
Figure pat00007
를 가진다. 조성물 2의 나머지 성분들은 조성물 1의 성분과 동일하며, 다만 양에 있어 차이가 존재한다. 예를 들어, 조성물 2 중 IBOA는 전형적으로 조성물 2에 약 37% 포함되며, EGDA와 2-히드록시-2-메틸-1-페닐-프로판-1-온은 각각 약 10% 및 3% 포함된다. 계면활성제 R1R2는 조성물 중 약 0.5%이다.
조성물 3
아크릴옥시메틸비스(트리메틸실록시)메틸실란
이소보르닐 아크릴레이트
에틸렌 글리콜 디아크릴레이트
2-히드록시-2-메틸-1-페닐-프로판-1-온
R1R2
조성물 3은 아크릴옥시메틸펜타메틸디실록산이 아크릴옥시메틸비스(트리메틸실록시)메틸실란으로 대체된 것만 조성물 2와 다르다. 아크릴옥시메틸비스(트리메틸실록시)메틸실란 성분은 다음 구조:
Figure pat00008
를 가진다. 조성물 3 중 각 성분의 상대적 양은 조성물 2에 대해 논의된 것과 동일하다.
도 1 및 도 2와 관련하여, 에칭-차등 층(24)을 형성한 후, 예를 들어 약 70% CF4와 30% O2의 할로겐 기체 혼합물을 사용하는 RIE 프로세스를 이용한 블랭킷 에칭을 사용하여, 에칭-차등 층의 부피 전체에 걸쳐 실질적으로 균일하게 에칭-차등 층 (24)의 일부분을 제거하여 크라운-형 표면(44)을 제공한다. 포함될 수 있는 그외 다른 기체 혼합물은 CHF3, SF6 및 에칭 분야의 당업자에게 공지된 그외 다른 불소화된 화학물질을 함유한다. 전형적인 에칭 화학은 2003년 2월 23일부터 2월 28일까지 캘리포니아 산타클라라에서 개최된 SPIE 마이크로리소그래피 콘퍼런스에서 배포된 백서 중 ADVANCES IN STEP AND FLASH IMPRINT LITHOGRAPHY에서 Johnson 등에 의해 논의된다. 크라운-형 표면(44)은 융기부(30)의 상단부 표면(34)을 노출함으로써 한정된다. 본 실시예에서, 인접한 상단부 표면(34)은 크라운-형 표면(44)의 형성 후 남은 에칭-차등 층(24)의 영역(46)에 의해 분리된다.
도 2 및 도 3과 관련하여, 크라운-형 표면은 이방성 에칭된다. 이방성 에칭의 에칭 화학은, 융기부(30) 및 그것과 중첩된 패턴형성된 층(22)의 부분들의 에칭을 최대화하는 동시에 홈(32)과 중첩된 영역(46)의 에칭을 최소화함으로써, 크라운-형 표면(44)에 의해 제공된 에칭-차등의 이점을 취하도록 선택된다. 본 실시예에서는 패턴형성된 층(22)과 에칭-차등 층(24) 간 규소 함량이 구별된다는 이점이 있다. 구체적으로, 산소-기반 화학을 사용하는 RIE 에칭을 이용하는 경우, 인-시츄 경화 마스크(48)가 그것의 표면에 가까운 영역에 만들어질 것으로 결정되었다. 이것은 규소-함유 중합성 재료와 산소 플라즈마의 상호작용에 의한 결과이다. 경화 마스크(48) 및 에칭 프로세스의 이방성의 결과, 패턴형성된 층의 부피 전체에 걸쳐 패턴형성된 층의 일부분이 실질적으로 균일하게 제거되어 융기부(30)와 중첩된 기판(10)의 영역(50)을 노출한다. 이런 방식으로 기둥(52)과 홈(54)에 의해 한정되는 기록된 패턴이 형성된다.
영역(50)의 노출 후, 상기 논의된 종류와 같은 적합한 에칭 프로세스를 사용하여 기록된 패턴에 상응하는 패턴을 기판(10) 위로 전달할 수 있다. 이와 함께, 또는 대안으로서, 기록된 패턴은, 특히 접촉 형성을 증진하기 위해 홈을 메우기 위해서, 알루미늄, 구리, 텅스텐, 티타늄, 티타늄-텅스텐 또는 이들의 조합 등과 같은 전도재(도시하지 않음)로 덮여질 수 있는데, 이것은 이후 상세히 논의된다.
본 발명의 이점은 기판(10) 위의 평탄성 혼란의 존재에도 불구하고 특징부의 치수 제어가 쉬워진다는 점이다. 이것은 각 융기부(30)의 상단부 표면(34)과 규격화 표면(40) 사이의 거리 K2, K4, K6, K8, K10 및 K12가 정해진 범위 내에 있도록 확실히 하는 프로파일을 갖는 정규화 표면(40)이 제공되도록 확실히 함으로써 달성된다. 구체적으로, 정규화 표면(40)은 거리 K2, K4, K6, K8, K10 및 K12 중 어느 2개의 최대 차이가 최소 융기부(30) 높이의 1/2 미만임을 확실히 할 수 있는 프로파일로 제공된다. 거리 K1, K3, K5, K7, K9 및 K11 사이의 변화의 제어는, 거리 K1, K3, K5, K7, K9 및 K11 중 어느 1개의 측정치가 거리 K2, K4, K6, K8, K10 및 K12 중 최대 거리의 측정치보다 작지 않은 한은 중요하지 않다. 이 기준을 만족한다면, 패턴형성된 층(22)의 면적 전체에 걸쳐 두께 t2에 생기는 변화로부터 패턴형성 프로세스의 분해능을 분리함으로써 기록된 패턴의 형성 동안 발생하는 왜곡이 평탄성 혼란에 대해 실질적으로 독립적이 된다.
또한, 패턴형성 프로세스의 분해능은 두께 t2의 변화에 더하여 두께 t2로부터도 실질적으로 분리될 수 있다고 결정되었다. 구체적으로, 에칭-차등 층(24)이 존재하지 않으면, 기록된 패턴의 애스팩트 비는, 부분적으로, t2와 t1의 차이에 의해 한정되었다. t2가 t1의 크기와 비슷하거나 t1보다 커서 평탄성 혼란이 없는 경우에는, 기록된 패턴에 특징부가 생기지 않는 결과를 초래했었다. 결국, t2의 두께를 최소화하는 것이 가장 바람직했다. 더욱이, 평탄성 혼란의 존재는 두께 t2의 제어에 문제를 일으키는데, 왜냐하면 두께 t2가 패턴형성된 층(22)의 면적 전체에 걸쳐 변하기 때문이다. 이것이 또한 패턴 특징부의 손실을 초래할 수 있다. 구체적으로, t2의 최대값 t2max와 t2의 최소값 t2min을 가정한다. t2max와 t2min의 차이가 t1의 크기와 비슷하거나 t1보다 컸을 경우에 기록된 패턴에서 특징부가 손실되었다. 더 나아가, 패턴형성 프로세스가 일어나는 속도가 템플릿(도시하지 않음)의 특징부를 메우는데 필요한 시간으로 인해 자주 감소되었다. 또한, 임프린트에 필요한 시간은, 특히 저 점도 임프린팅 재료, 예를 들어 25 미만의 센티포이즈의 점도를 갖는 재료에 있어서, 템플릿 상의 특징부 치수가 감소함에 따라서 증가했는데, 여기서는 패턴형성 프로세스가 템플릿(도시하지 않음)에 따른 임프린팅 재료의 모세관 힘에 의해 지배된다. 템플릿(도시하지 않음)의 특징부를 메우는데 필요한 시간을 줄이기 위해 압축력이 적용될 수 있지만, 거기에는 제한이 있는데, 예를 들어 밑의 기판(10)의 기계적 강도가 그 한 가지로 언급된다. 기판(10)의 기계적 강도는 패턴형성 재료가, 예를 들어 25 내지 10,000 센티포이즈 범위의 높은 점도를 갖는 경우에 제한이 된다. 더 큰 범위의 점도에서 패턴형성 프로세스는 모세관 힘에 대립하는 것으로서 임프린팅 재료의 점성력에 의해 지배받게 된다. 임프린팅 재료를 패턴형성하는데 필요한 압축력은 두께 t2가 감소함에 따라서 입방체적으로 증가한다고 생각된다.
본 발명에 있어서, 두께 t2, 뿐만 아니라 전체 두께에 있어서의 변화는 기록된 패턴에 형성되는 특징부의 분해능을 과도하게 악화시키지 않고 변형될 수 있다. 예를 들어, t2max와 t2min의 차이는 t1과 동일한 크기이거나 t1보다 클 수 있다. 추가로, 두께 t2는 두께 t1과 동일한 크기일 수 있거나, 또는 t1보다 2 내지 10배 더 클 수 있다. 두께 t2가 실질적으로 증가하는 것의 이점은 임프린트 프로세스를 달성하는데 필요한 압축력이 두께 t2에 대해 실질적으로 독립적으로 될 수 있으며, 이것이 점성력에 의해 지배받는 패턴형성 프로세스를 촉진한다는데 있다. 더 나아가, 두께 t2의 증가는 기판에 형성된 패턴의 톤의 역전을 쉽게 함으로써, 이 톤이 패턴형성된 층(22)의 패턴의 톤과 균형잡힐 수 있게 된다.
도 1 및 도 4와 관련하여, 기판(110)은 프라이머 층(18), 패턴형성된 층(22) 및 에칭-차등 층(24)에 각각 상응하는, 프라이머 층(118), 패턴형성된 층(122) 및 그 위에 배치된 에칭-차등 층(124)을 포함한다. 패턴형성된 층(122)은 융기부(30) 및 홈(32)과 유사한 복수 개의 융기부(130)와 홈(132)을 포함한다. 융기부(130)는 하단부 표면(133)으로부터 거리 h1 만큼 연장되고 상단부 표면(134)에서 종결된다. 에칭-차등 층(124)에 의해 한정된 규격화 표면(140)은 규격화 표면(40) 및 융기부 (30)와 관련하여 상기 논의된 방식대로 융기부(130)와 이격되어 위치된다.
도 1, 도 4 및 도 5와 관련하여, 에칭-차등 층(124)은 블랭킷 에칭되어, 등각 표면(44)의 형성과 관련하여 상기 논의된 방식대로 등각 표면(144)을 형성한다. 이를 위하여 등각 표면(144)은 에칭-차등 층(124)의 영역(146)에 의해 분리된 노출된 상단부 표면(134)에 의해 한정된다.
도 5 및 도 6과 관련하여, 크라운-형 표면(144)을 형성한 후, 산소-기반 화학을 사용하는 RIE 프로세스를 이용하여 융기부(130) 및 그것과 중첩된 패턴형성된 층(122)의 부분들을 제거함으로써, 패턴형성된 층(122)에서 홈(137)에 의해 이격되어 위치하며 융기부(135)를 형성하고 있는 영역(150)을 노출한다. 융기부(135)는 에칭-차등 층(124)이 형성되는 재료로 이루어진 경질 마스크(148)를 포함한다. 용도에 따라서 영역(150)은 하단부 표면(133)보다 기판(110)에 더 가까이 있거나, 더 멀리 있거나, 동일한 거리에 있을 수 있다. 융기부(135)의 높이 h2는 기판(110)에서 영역(150)까지의 거리의 함수로서 정의된다. 본 실시예에서, 영역(150)은 하단부 표면(133)보다 기판(110)에 더 가까이 위치하며, 거리 h1과 동일한 높이의 융기부(135)를 제공한다. 더 나아가, 융기부(135)는 융기부(130)와 관련하여 X-방향을 따라 위상 내 이동된다. 특히, 융기부(135)는 기판(110)과 홈(132)의 중첩 영역과 동일한 영역에서 중첩되어 있다. 더욱이, 융기부(135)의 치수는 영역(146)에 의해서 한정된다.
도 6 및 도 7과 관련하여, 융기부(135)가 형성된 후, 융기부(135) 위에 제 2의 에칭-차등 층(224)이 부착되어 홈(137)을 메운다. 에칭-차등 층(224)은 에칭-차등 층(124)과 관련하여 논의된 바 있는 재료로 형성된다. 에칭-차등 층(224)은 규격화 표면(240)과 관련하여 논의된 방식대로 구성된 규격화 표면(240)을 가진다.
도 7, 도 8 및 도 9와 관련하여, 크라운-형 표면(144)와 관련하여 상기 논의된 방식대로 크라운-형 표면(244)이 생성된다. 이것은 융기부(135)의 제거에 이어진다. 그 결과, 복수 개의 융기부(230) 및 홈(232)이 있는 패턴(239)이 기판(110) 위에 생성되는데, 이것은 패턴형성된 층(122)의 패턴과 동일한 톤을 가지는 것으로서, 즉 이로써 도 1 내지 도 3과 관련하여 논의된 과정에 의해 얻어진 패턴을 반전시킬 수 있다. 추가로, 도시된 대로, 패턴(239)은 패턴(139)과 관련하여 X-방향을 따라 위상 내 이동되며, 패턴(239)이 Y-방향을 따라 위상 내 이동할 수 있다는 것도 이해되는데, 이것은 도 1 내지 도 3의 페이지에 설명된다. 구체적으로, 패턴은 기판(110)과 융기부(130)의 중첩 영역과 동일한 영역에서 융기부(230)가 중첩되도록 하는 방향으로 위상 내 이동된다. 따라서, 패턴(139)은 패턴(239)와 관련하여 X 및 Y-방향을 따라서 위상을 벗어나 180°이동된다고 말한다. 이어서, 에칭-차등 층(224)의 나머지 부분이 제거될 수 있다. 에칭 프로세스의 특징을 적절하게 선택함으로써, 패턴의 특징부는 패턴형성된 층(122)에 있는 특징부의 치수보다 더 크거나, 더 작거나, 또는 동일하게 될 수 있다.
톤 역전의 또 다른 이점은 임프린트 리소그래피 기술을 사용하여 패턴형성된 층(22)을 제작할 때 발견된다. 홈과 같은, 템플릿(도시하지 않음) 상의 특징부를 메우는 것은 특징부가 너무 작을 경우 어려울 수 있다는 것이 알려져 있다. 톤 역전 프로세스를 사용하면, 홈이 융기부로서 템플릿(도시하지 않음)에 제작될 수 있고, 이후 융기부가 홈으로서 기록된 패턴에 형성된다. 다시 말해서, 템플릿 패턴의 톤은 원하는 기록된 패턴의 기록된 톤에 대해 독립적으로 선택될 수 있다. 대신, 템플릿 패턴의 톤은 임프린트 프로세스의 다른 작업 특성을 만족하도록 선택될 수 있는데, 예를 들어 특징부를 메우는 시간을 감소시킴으로써 작업처리량을 만족시킬 수 있다.
상술된 과정의 이점이 상기 논의된 단일-홈-높이 특징부를 갖는 패턴을 형성하는데 제한되지 않고, 이중-높이 홈 특징부, 즉 계단식 특징부를 갖는 패턴을 형성하는데도 사용될 수 있다는 것이 이해되어야 한다. 예를 들어, 도 10 및 도 11과 관련하여, 패턴형성된 층(322)은 기판(310) 위에 복수 개의 특징부가 형성되어 있으며, 이것은 두께 t3의 융기부(330), 두께 t4의 어깨부(331) 및 두께 t5의 하부-부분(332)을 포함한다. 융기부(330) 및 어깨부(331)가 기판(310)의 표면 위에 이중-높이 융기부를 한정한다. 두께 t5는 잔류 두께라고 한다. 두께 "t3", "t4" 및 "t5"는 용도에 따라 바람직한 어떤 두께일 수 있다.
패턴형성된 층(322)의 반전된 모양이 기판(310) 위에 전달되어 기판에 비아 부분(도시하지 않음)과 트랜치 부분(도시하지 않음)을 형성하는데, 이것은 이후 더 상세히 논의된다. 이런 방식으로, 비아 부분(도시하지 않음)의 치수는 융기부 치수의 함수로서 확립되고, 트랜치 부분(도시하지 않음)의 치수는 어깨부 치수의 함수로서 확립된다. 이를 위하여 기판(310)은 웨이퍼(312) 위에 배치된 몇 개의 선재하는 층을 포함할 수 있으며, 이것을 에칭-중단 층(316, 317 및 318)에 의해 분리된 층(314, 315)으로 나타낸다. 에칭-차등 층(324)은 패턴형성된 층(322)에 인접하여 배치된다. 기판(310), 패턴형성된 층(322) 및 에칭-차등 층(324)은 다-층 구조(338)를 한정한다.
도 11 및 도 12와 관련하여, 블랭킷 에칭을 이용해 에칭-차등 층(324)의 일부분을 제거하여 크라운-형 표면(344)을 갖는 다-층 구조(338)를 제공한다. 크라운-형 표면(344)은 각 융기부(330)의 노출된 상단부 표면(334) 및 블랭킷 에칭 후에 남은 에칭-차등 층(324)의 영역(346)에 의해 한정된다.
도 12 및 도 13과 관련하여, 크라운-형 표면(344)은 이방성 에칭된다. 이방성 에칭의 에칭 화학은 융기부(330) 및 그것과 중첩된 패턴형성된 층(322)의 부분들의 에칭을 최대화하면서 영역(346)의 에칭을 최소화하도록 선택된다. 본 실시예에서는, 도 2 및 도 3에서 영역(46) 및 패턴형성된 층(22)과 관련하여 상기 논의된 대로, 패턴형성된 층(322)과 영역(346) 간 규소 함량을 구별함으로써 기판(310)의 영역(350)을 노출한다는 이점이 있었다.
도 13 및 도 14와 관련하여, 영역(350)의 노출 후, 상기 논의된 과정을 포함하는 적합한 에칭 프로세스를 사용하여 영역(346) 및 영역(346)과 중첩된 다-층 구조(338)의 부분을 제거하여 영역(354 및 356)을 노출한다. 영역(354 및 356)은 트랜치 부분(358)과 비아 부분(360)을 한정한다. 이어서, 에칭 프로세스 또는 부양 프로세스를 이용하여 층(322 및 324)의 나머지 부분을 제거한다. 그 후, 비아 부분(360)과 트랜치 부분(358)은 알루미늄, 구리, 텅스텐, 티타늄, 티타늄-텅스텐 또는 이들의 조합 등과 같은 전도재로 동시에 메워질 수 있으며, 이로써 도 15에 나타낸 접촉(362) 및 전도성 라인(364)이 형성된다.
도 2, 도 13 및 도 14와 관련하여, 이 과정의 이점은 다양하다. 예를 들어, 자기-정렬된 비아 및 트랜치 부분이 기판(310)에 형성되면서 동시에 이들의 치수도 정확히 제어된다. 이것은 평탄성 혼란에 의해서 일어날 수 있는 전달 왜곡을 감소시킨다.
전술한 내용은 드롭-디스펜스 기술을 이용하여 에칭-차등 층(24)을 형성하는 것과 관련하여 논의되었지만, 2004년 2월 27일자 제출된 "규소-함유 재료를 포함하는 에칭 마스크용 조성물" 이라는 제목의 미국 특허출원 제10/789,319에 논의된 스핀-온 기술을 사용하여 에칭-차등 층(24)을 형성할 수도 있다. 이를 위하여 하기 조성물이 사용될 수 있다:
조성물 4
히드록시-작용기 폴리실록산
헥사메톡시메틸멜라민
톨루엔술폰산
메틸아밀케톤
조성물 5
히드록시-작용기 폴리실록산
헥사메톡시메틸멜라민
감마-글리시독시프로필트리메톡시실란
톨루엔술폰산
메틸아밀케톤
조성물 4에서, 히드록시-작용기 폴리실록산은 조성물에 약 4% 포함되고, 헥사메톡시메틸멜라민은 약 0.95% 포함되고, 톨루엔술폰산은 약 0.05% 포함되고, 메틸아밀케톤은 약 95% 포함된다. 조성물 5에서, 히드록시-작용기 폴리실록산은 조성물에 약 4% 포함되고, 헥사메톡시메틸멜라민은 약 0.7% 포함되고, 감마-글리시독시프로필트리메톡시실란은 약 0.25% 포함되고, 톨루엔술폰산은 약 0.05% 포함되고, 메틸아밀케톤은 약 95% 포함된다.
조성물 4와 조성물 5는 모두 4% 이상의 실리콘 수지로 이루어진다. 그러나, 경화시에 에칭-차등 층(24, 124, 224 및 324)에 존재하는 규소의 양은 10중량% 이상이며, 전형적으로는 20중량% 이상의 범위이다. 구체적으로, 조성물 4와 조성물 5에 존재하는 용매의 양 및 조성은, 패턴형성된 층(22, 122 및 322) 위에 조성물 4 또는 5를 스핀-코팅 도포하는 동안 용매의 실질적인 부분이 증발되도록 선택된다. 본 발명의 전형적인 규소-함유 재료에서는 약 95%의 용매가 스핀-코팅 동안 증발된다. 규소-함유 재료를 열 에너지에 노출함으로써 나머지 10%의 용매가 증발되고, 약 20중량%의 규소를 갖는 에칭-차등 층(24, 124, 224 및 324)이 남는다.
에칭-차등 층(24, 124, 224 및 324)을 형성하는 전형적인 방법은 미리 배치된 층의 중앙에 가까이 배치된 약 4mL의 규소-함유 재료를 스핀시키는 것을 포함한다. 이를 위하여 기판(10, 110 또는 310)은 핫 플레이트 위에 기판(10, 110 또는 310)을 위치시킴으로써 1분간 1000 rev/분으로 회전된다. 그 후, 규소-함유 재료는 1분간 150℃에서 베이킹됨으로써 열 에너지에 노출된다. 이것은 에칭-차등 층 (24, 124, 224 및 324)이 형성되는 규소-함유 재료의 두께 변화를 20nm 이하로 만든다. 응고된 규소-함유 층의 두께를 증가시키는 것이 바람직할 경우, 예를 들어 200nm의 두께를 갖는 응고된 규소-함유 층을 제공하는 것이 바람직하다면, 상술된 스핀-코팅 및 경화 과정을 단순히 반복하면 된다. 결국, 사용된 용매는, 제거하는 것이 아니라, 잘-경화된 에칭-차등 층의 규소-함유 재료로부터 씻어낼 수 있는 것으로 선택된다.
그러나, 도 1 내지 도 4와 관련해서는, 조성물 1과 조성물 2의 혼합물로 구성된 변형된 조성물로 형성한 패턴형성 층(22, 122 및 322)이 조성물 4 및 조성물 5 중 하나로 각각 형성된 에칭-차등 층(24, 124, 224 및 324)과 함께 사용했을 때 기록된 패턴에 있는 홈의 이방성의 보다 우수한 제어를 제공한 것으로 결정되었다. 변형된 조성물은 약 2중량% 내지 6중량%의 규소를 갖는 층(22, 122 및 322)을 제공한다. 이를 위하여 전형적인 변형된 조성물은 20% 내지 70%의 조성물 2로 구성되고, 나머지는 조성물 1로 구성된다. 이것은 패턴형성된 층(22, 122 및 322) 중 하나와 에칭-차등 층(24, 124, 224 및 324) 중 하나 사이에 규소 함량의 차이를 제공했다. 구체적으로, 낮은 농도의 규소로 패턴형성된 층(22, 133 및 322)을 실릴화함으로써, 홈, 예를 들어 홈(32, 132 및 137 및 232)의 보잉이 피할 수는 없었지만 감소되었다. 더 나아가, 기판(10, 110 및 310)을 약 0℃까지 냉각함으로써, 뿐만 아니라 에칭 동안 상술된 산화 화학 대신에 환원 화학을 사용함으로써, 상술된 홈의 형성에 대한 제어가 달성되었다. 전형적인 환원 화학은 H2/N2, CO/N2, CH4/N2 등을 포함한다.
추가로, 상황이 허락한다면, 상술된 과정은 패턴이 위에 생기는 층을 이루는 재료에 대한 이점을 취하도록 변경될 수 있다. 예를 들어, 조성물 2, 4 또는 5로부터 패턴형성된 층(22, 122 및 322)를 형성하는 것이 가능하며, 이 경우 에칭-차등 층(24, 124, 224 및 324)은 조성물 1로부터 형성된다. 이런 구성에서는, 즉 프라이머 층(18)이 배치되는 표면이 비-규소 함유 유기 재료로 형성되었다면, 조성물 2 내지 5 중 하나로 프라이머 층(18)을 형성하는 것이 유리할 수 있다. 또한, 조성물 1로 프라이머 층(18)을 형성하는 것도 가능하다. 사용된 에칭 프로세스는 상기 설명된 것과 유사한 방식대로 원하는 에칭 선택성을 제공하도록 확립될 것이다.
도 16과 관련하여, 유기 패턴형성된 층이 희생 패턴형성 층으로서 기능하는 다른 과정은 금속 라인을 형성하는 단계를 포함할 수 있다. 이를 위하여 패턴형성된 층(422)이 어떤 공지의 부착 방법을 사용하여 기판(410) 위에 부착된다. 패턴형성된 층(422)은 이격되어 위치된 복수 개의 융기부(430) 및 홈(432)에 의해 생성된 임프린트 리소그래피를 이용하여 조성물 1로부터 형성된다. 홈(432)의 하단부 부분(436)은 잔류 두께 t6을 가진다.
도 16 및 도 17과 관련하여, 패턴형성된 층(422)은 상기 논의된 RIE 산소 에칭과 같은 에칭 프로세스를 겪으며, 이로써 하단부 부분(436)이 제거된다. 이 프로세스의 결과, 패턴(433)이 기판(410) 위에 형성된다. 하단부 부분(436)을 제거하는 동안 발생하는 악영향은 각 융기부(430)의 상단부 표면(434)이 결정소면 모양을 취한다는 점이다.
도 17 및 도 18과 관련하여, 상단부 표면(434)을 포함하여 패턴(433)을 덮도록 전도재가 부착되는데, 이로써 패턴(433)의 모양에 일치하는 합치면 및 합치면의 반대쪽에 배치된 규격화 면(440)을 갖는 전도층(424)이 형성된다. 규격화 면(440)은 융기부(430)로부터 이격되어 위치된다. 전형적인 전도재는 구리이며, 상기 언급된 전도재 중 어느 것을 포함할 수도 있다.
도 18 및 도 19와 관련하여, 전도층(424)의 부착 후, 규격화 면(440)은 적합한 과정을 겪음으로써 다-층 구조(438)를 형성한다. 적합한 과정은, 전도층(424)이 금속으로 형성되었을 경우 화학적 기계적 폴리싱/평탄화(CMP) 과정을 포함하고, 전도층(424)이 전도성 중합체로 형성되었을 경우에는 블랭킷 에칭을 포함한다. 본 실시예에서는 평면은 아니지만 실질적으로 평탄한 크라운-형 표면(444)을 달성하기 위해 CMP 프로세스가 사용된다. 이를 위하여 CMP 프로세스는 패턴형성된 층(422) 및 전도층(424)이 형성되는 재료에 기초하여 선택되고, 이로써 실질적으로 평면 프로파일을 갖는 규격화 표면에 상단부 표면(434)이 노출된다. 구체적으로, 결정소면 모양의 상단부 표면이 제거되면서 평면은 아니지만 실질적으로 평탄한 프로파일을 갖는 크라운-형 표면(444)을 제공한다.
도 19 및 도 20과 관련하여, 크라운-형 표면(444)을 형성한 후, 다-층 구조 (438)는 상기 논의된 RIE 프로세스 및 산소-기반 화학을 겪는다. 이 에칭 프로세스에 의해서 융기부(430)가 제거되고 이격되어 위치된 복수 개의 금속 라인(450)이 남는다. 이와 동일한 프로세스를 사용하여, 계단식 모양, 예를 들어 도 21에 도시된, 상단부 표면(530)과 기판(510) 사이에 배치된 이격되어 위치된 한 쌍의 어깨부 (552)를 갖는 금속 라인(550)을 형성할 수도 있다는 것이 이해되어야 한다.
도 17 및 도 22와 관련하여, 융기부(430)가 비-전도재, 예를 들어 유전체 재료로 덮여질 수 있으며, 이로써 유전체 층(624)이 형성된다. 전형적인 유전체 재료가 포함되며, 본 발명의 목적을 위해 적용가능한 유전체 재료는 종래의 부착 기술을 이용하여 도포되는 스핀-온 글라스인 실세스퀴옥산 및 메틸실세스퀴옥산이다. 유전체 층(624)은 상단부 표면(434)을 포함하여 패턴(433)을 덮는다. 결국, 유전체 층은 패턴(433)의 모양에 일치하는 합치면 및 합치면의 반대쪽에 배치된 규격화 면(640)을 포함한다. 규격화 면(640)은 융기부(630)로부터 이격되어 위치된다.
도 22 및 도 23과 관련하여, 유전체 층(624)을 부착한 후, 규격화 면(640)은 CF4/O2 플라즈마 또는 CHF3/O2 플라즈마 에칭과 같은 블랭킷 에칭되어 융기부(430)의 상단부 표면(434)을 노출함으로써 크라운-형 표면(644)의 다-층 구조(638)가 형성된다. 크라운-형 표면(644)은 평면은 아니지만 실질적으로 평탄하게 형성된다.
도 23 및 도 24와 관련하여, 크라운-형 표면(644)을 형성한 후, 다-층 구조 (638)는 상기 논의된 산소 플라즈마 화학을 사용하는 RIE를 포함하는 에칭 프로세스를 겪는다. 이 에칭 프로세스에 의해서 융기부(430)가 제거되어 이격되어 위치된 복수 개의 유전체 기둥(650)이 남는다. 동일한 프로세스를 사용하여 상기 논의된 계단식 모양을 갖는 유전체 기능을 형성할 수도 있다는 것이 이해되어야 한다.
도 25와 관련하여, 다-층 구조(700)는 기판(702), 프라이머 층(704), 패턴형성된 층(706) 및 에칭-차등 층(708)을 가진다. 패턴형성된 층(706)은 융기부(710)를 포함하며, 융기부(710)는 아치 모양이다. 다-층 구조(700)는 도 4 내지 도 9와 관련하여 상기 언급된 과정들을 겪으며, 그 결과 도 26 및 도 27에 각각 도시된 다-층 구조(712 및 714)가 형성된다. 제 1 구체예에서, 에칭 화학은 패턴형성된 층 (706)과 에칭-차등 층(708) 간에 낮은 에칭 선택성이 달성되는 것이다. 제 2 구체예에서, 에칭 화학은 패턴형성된 층(706)과 에칭-차등 층(708) 간에 높은 에칭 선택성이 달성되는 것이다. 더 나아가, 기판(702)에 상이한 패턴들이 에칭되는 과정들이 시작될 수 있으며, 이것은 광학 요소를 생성하는데 유용하다. 특히, 에칭-차등 층(708), 패턴형성된 층(706) 및 프라이머 층(704)의 상대적 에칭 속도, 및 상대적 두께를 맞춤 제작함으로써, 기록된 패턴이 패턴형성된 층(706)의 패턴과 실질적으로 다르게 되도록 EPC가 변형될 수 있다. 프라이머 층(704)의 에칭 특징은 패턴형성된 층(706)의 에칭 특징과 유사하다는 것이 이해되어야 한다. 더욱이, 프라이머 층(704)은 선택적이며 용도에 따라 생략될 수 있다.
상기 설명된 본 발명의 구체예는 전형적인 것이다. 상기 인용된 내용에 대해 많은 변화 및 변형이 본 발명의 범위 내에서 만들어질 수 있다. 따라서, 본 발명의 범위는 상기 설명을 참조하여 정해지는 것이 아니라, 첨부된 청구범위 및 그것의 동등물의 전 범위를 참조하여 정해져야 한다.

Claims (11)

  1. 기판 위에, 점성력을 통해, 제1 패턴을 갖는 제1 층을 형성하는 단계, 여기서 제1 패턴은 제1 층을 형성하는데 사용된 압축력에 대해 실질적으로 독립적인 잔류 두께를 가지고; 및
    상기 제1 층에 상기 제1 패턴의 반전된 모양을 갖는 제2 패턴을 생성하는 단계;
    를 포함하는 기판에 패턴을 형성하는 방법.
  2. 제 1 항에 있어서, 형성 단계는 복수 개의 융기부를 갖는 상기 제1 층을 부착하는 것을 또한 포함하며, 여기서 한 쌍의 융기부는 하단부 표면을 갖는 홈에 의해 분리되어 있고, 여기서 상기 복수 개의 융기부는 상기 하단부 표면으로부터 연장되어 상단부 표면에서 종결됨으로써 그 사이에서 높이를 한정하고, 상기 제1 층은 상기 기판과 상기 하단부 표면 사이에서 연장된 하단부 영역을 가지고, 상기 하단부 영역과 관련된 두께는 상기 높이보다 더 큰 것을 특징으로 하는 방법.
  3. 제 1 항에 있어서, 형성 단계는 복수 개의 융기부를 갖는 상기 제1 층을 부착하는 것을 또한 포함하며, 여기서 한 쌍의 융기부는 하단부 표면을 갖는 홈에 의해 분리되어 있고, 여기서 상기 복수 개의 융기부는 상기 하단부 표면으로부터 연장되어 상단부 표면에서 종결됨으로써 그 사이에서 높이를 한정하고, 상기 제1 층은 상기 기판과 상기 하단부 표면 사이에서 연장된 하단부 영역을 가지고, 상기 하단부 영역과 관련된 두께는 상기 높이보다 2배 더 큰 것을 특징으로 하는 방법.
  4. 제 1 항에 있어서, 형성 단계는 복수 개의 융기부를 갖는 상기 제1 층을 부착하는 것을 또한 포함하며, 여기서 한 쌍의 융기부는 하단부 표면을 갖는 홈에 의해 분리되어 있고, 여기서 상기 복수 개의 융기부는 상기 하단부 표면으로부터 연장되어 상단부 표면에서 종결됨으로써 그 사이에서 높이를 한정하고, 상기 제1 층은 상기 기판과 상기 하단부 표면 사이에서 연장된 하단부 영역을 가지고, 상기 하단부 영역과 관련된 두께는 상기 높이보다 10배 더 큰 것을 특징으로 하는 방법.
  5. 기판 위에 제1 패턴을 갖는 제1 층을 형성하는 단계;
    상기 제1 층에, 상기 제1 패턴의 반전된 모양을 가지며 제1 방향을 따라 위상-이동된 제2 패턴을 생성하는 단계; 및
    상기 제1 층에, 상기 제2 패턴 모양의 반전된 모양을 가지며 제2 방향을 따라 위상 내 이동된 제3 패턴을 전달하는 단계;
    를 포함하는 기판에 패턴을 형성하는 방법.
  6. 제 5 항에 있어서, 전달 단계는 상기 제1 방향과는 반대인 상기 제2 방향을 따라 상기 제3 패턴을 전달하는 것을 또한 포함하는 것을 특징으로 하는 방법.
  7. 제 5 항에 있어서, 상기 제1 패턴은 복수 개의 융기부를 포함하며, 한 쌍의 융기부는 홈에 의해 분리되어 있고, 전달 단계는 상기 제3 패턴에 복수 개의 추가의 융기부를 제공하는 것을 또한 포함하고, 여기서 상기 제1 패턴 및 추가의 융기부는 상기 기판의 공통 영역과 중첩되어 있는 것을 특징으로 하는 방법.
  8. 제 7 항에 있어서, 형성 단계는 상단부 표면과 하단부 표면 사이에 배치된 어깨부를 갖는 복수 개의 융기부를 포함하도록 상기 제1 층을 형성하는 것을 또한 포함하는 것을 특징으로 하는 방법.
  9. 제 5 항에 있어서, 상기 제1 패턴은 복수 개의 융기부를 포함하며, 여기서 한 쌍의 융기부는 하단부 표면을 갖는 홈에 의해 분리되어 있고, 여기서 상기 복수 개의 융기부는 상기 하단부 표면으로부터 연장되어 상단부 표면에서 종결됨으로써 그 사이에서 높이를 한정하고, 상기 제1 층은 상기 기판과 상기 하단부 표면 사이에서 연장된 하단부 영역을 가지고, 상기 하단부 영역과 관련된 두께는 상기 높이보다 더 큰 것을 특징으로 하는 방법.
  10. 제 5 항에 있어서, 형성 단계는 규소를 실질적으로 함유하지 않는 제1 재료를 갖는 상기 제1 층을 형성하는 것을 또한 포함하고, 생성 단계는 상기 제1 층 위에 제1 양의 규소를 갖는 제2 층을 부착하는 단계, 크라운-형 표면을 형성하는 단계, 및 상기 크라운-형 표면을 산소 부화 에칭 프로세스에 노출하여 에칭 패턴을 생성하는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제 10 항에 있어서, 노출 단계 후, 상기 제2 층을 실질적으로 전부 제거하는 단계를 더 포함하며, 여기서 형성 단계는 상기 에칭 패턴 위에 제2 양의 규소를 갖는 제3 층을 부착하는 단계, 추가의 크라운-형 표면을 형성하는 단계, 및 상기 추가의 크라운-형 표면을 추가의 산소 부화 에칭 프로세스에 노출하여 상기 에칭 패턴을 생성하는 단계를 또한 포함하는 것을 특징으로 하는 방법.
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7244660B2 (en) * 2005-10-31 2007-07-17 Spansion Llc Method for manufacturing a semiconductor component
JP2009105252A (ja) * 2007-10-24 2009-05-14 Cheil Industries Inc 微細パターンの製造方法および光学素子
US9378974B2 (en) * 2013-11-08 2016-06-28 Tokyo Electron Limited Method for chemical polishing and planarization
US9514950B2 (en) * 2013-12-30 2016-12-06 Canon Nanotechnologies, Inc. Methods for uniform imprint pattern transfer of sub-20 nm features
JP6580705B2 (ja) * 2015-04-20 2019-09-25 ボード・オブ・リージエンツ，ザ・ユニバーシテイ・オブ・テキサス・システム 大面積多層ナノ構造体の加工
JP6734913B2 (ja) 2016-02-29 2020-08-05 富士フイルム株式会社 パターン積層体の製造方法、反転パターンの製造方法およびパターン積層体
JP2023125842A (ja) * 2022-02-28 2023-09-07 キヤノン株式会社 パターン形成方法、及び物品製造方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS60214532A (ja) * 1984-04-11 1985-10-26 Nippon Telegr & Teleph Corp <Ntt> パタ−ン形成方法
JPS6450425A (en) * 1987-08-20 1989-02-27 Toshiba Corp Formation of fine pattern
US6482742B1 (en) * 2000-07-18 2002-11-19 Stephen Y. Chou Fluid pressure imprint lithography
EP1003078A3 (en) * 1998-11-17 2001-11-07 Corning Incorporated Replicating a nanoscale pattern
US6334960B1 (en) * 1999-03-11 2002-01-01 Board Of Regents, The University Of Texas System Step and flash imprint lithography
JP4004014B2 (ja) * 2000-03-28 2007-11-07 株式会社東芝 レジストパターンの形成方法
US7071088B2 (en) * 2002-08-23 2006-07-04 Molecular Imprints, Inc. Method for fabricating bulbous-shaped vias
US6936194B2 (en) 2002-09-05 2005-08-30 Molecular Imprints, Inc. Functional patterning material for imprint lithography processes
US6762094B2 (en) * 2002-09-27 2004-07-13 Hewlett-Packard Development Company, L.P. Nanometer-scale semiconductor devices and method of making
US8349241B2 (en) 2002-10-04 2013-01-08 Molecular Imprints, Inc. Method to arrange features on a substrate to replicate features having minimal dimensional variability
US20040065252A1 (en) 2002-10-04 2004-04-08 Sreenivasan Sidlgata V. Method of forming a layer on a substrate to facilitate fabrication of metrology standards
US6871558B2 (en) * 2002-12-12 2005-03-29 Molecular Imprints, Inc. Method for determining characteristics of substrate employing fluid geometries

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