KR20110135106A - Semiconductor package having function of heat dissipation - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 111
- 230000017525 heat dissipation Effects 0.000 title abstract description 5
- 239000000758 substrate Substances 0.000 claims abstract description 34
- 239000012535 impurity Substances 0.000 claims description 39
- 238000000465 moulding Methods 0.000 claims description 14
- 238000001816 cooling Methods 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 13
- 239000002390 adhesive tape Substances 0.000 claims description 8
- 239000000463 material Substances 0.000 claims description 5
- 238000010438 heat treatment Methods 0.000 claims description 3
- 230000006866 deterioration Effects 0.000 abstract description 2
- 239000012778 molding material Substances 0.000 abstract 1
- 239000010410 layer Substances 0.000 description 20
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- 239000000919 ceramic Substances 0.000 description 6
- 230000006870 function Effects 0.000 description 6
- 239000004593 Epoxy Substances 0.000 description 4
- 229920005989 resin Polymers 0.000 description 4
- 239000011347 resin Substances 0.000 description 4
- 229910052710 silicon Inorganic materials 0.000 description 4
- 239000010703 silicon Substances 0.000 description 4
- 229910000679 solder Inorganic materials 0.000 description 4
- 230000005679 Peltier effect Effects 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical compound [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 229910052782 aluminium Inorganic materials 0.000 description 3
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910000881 Cu alloy Inorganic materials 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- LTPBRCUWZOMYOC-UHFFFAOYSA-N beryllium oxide Inorganic materials O=[Be] LTPBRCUWZOMYOC-UHFFFAOYSA-N 0.000 description 2
- 229910052797 bismuth Inorganic materials 0.000 description 2
- JCXGWMGPZLAOME-UHFFFAOYSA-N bismuth atom Chemical compound [Bi] JCXGWMGPZLAOME-UHFFFAOYSA-N 0.000 description 2
- 239000000969 carrier Substances 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000005516 engineering process Methods 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 150000002739 metals Chemical class 0.000 description 2
- TWNQGVIAIRXVLR-UHFFFAOYSA-N oxo(oxoalumanyloxy)alumane Chemical compound O=[Al]O[Al]=O TWNQGVIAIRXVLR-UHFFFAOYSA-N 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 230000008569 process Effects 0.000 description 2
- 239000011669 selenium Substances 0.000 description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 2
- 229910052709 silver Inorganic materials 0.000 description 2
- 239000004332 silver Substances 0.000 description 2
- JYEUMXHLPRZUAT-UHFFFAOYSA-N 1,2,3-triazine Chemical compound C1=CN=NN=C1 JYEUMXHLPRZUAT-UHFFFAOYSA-N 0.000 description 1
- XQUPVDVFXZDTLT-UHFFFAOYSA-N 1-[4-[[4-(2,5-dioxopyrrol-1-yl)phenyl]methyl]phenyl]pyrrole-2,5-dione Chemical compound O=C1C=CC(=O)N1C(C=C1)=CC=C1CC1=CC=C(N2C(C=CC2=O)=O)C=C1 XQUPVDVFXZDTLT-UHFFFAOYSA-N 0.000 description 1
- RNFJDJUURJAICM-UHFFFAOYSA-N 2,2,4,4,6,6-hexaphenoxy-1,3,5-triaza-2$l^{5},4$l^{5},6$l^{5}-triphosphacyclohexa-1,3,5-triene Chemical compound N=1P(OC=2C=CC=CC=2)(OC=2C=CC=CC=2)=NP(OC=2C=CC=CC=2)(OC=2C=CC=CC=2)=NP=1(OC=1C=CC=CC=1)OC1=CC=CC=C1 RNFJDJUURJAICM-UHFFFAOYSA-N 0.000 description 1
- FRWYFWZENXDZMU-UHFFFAOYSA-N 2-iodoquinoline Chemical compound C1=CC=CC2=NC(I)=CC=C21 FRWYFWZENXDZMU-UHFFFAOYSA-N 0.000 description 1
- 229910018072 Al 2 O 3 Inorganic materials 0.000 description 1
- PIGFYZPCRLYGLF-UHFFFAOYSA-N Aluminum nitride Chemical compound [Al]#N PIGFYZPCRLYGLF-UHFFFAOYSA-N 0.000 description 1
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- GYHNNYVSQQEPJS-UHFFFAOYSA-N Gallium Chemical compound [Ga] GYHNNYVSQQEPJS-UHFFFAOYSA-N 0.000 description 1
- 229910000990 Ni alloy Inorganic materials 0.000 description 1
- 229910002665 PbTe Inorganic materials 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- BUGBHKTXTAQXES-UHFFFAOYSA-N Selenium Chemical compound [Se] BUGBHKTXTAQXES-UHFFFAOYSA-N 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 1
- 239000004809 Teflon Substances 0.000 description 1
- 229920006362 Teflon® Polymers 0.000 description 1
- 229910052787 antimony Inorganic materials 0.000 description 1
- WATWJIUSRGPENY-UHFFFAOYSA-N antimony atom Chemical compound [Sb] WATWJIUSRGPENY-UHFFFAOYSA-N 0.000 description 1
- 229910052785 arsenic Inorganic materials 0.000 description 1
- RQNWIZPPADIBDY-UHFFFAOYSA-N arsenic atom Chemical compound [As] RQNWIZPPADIBDY-UHFFFAOYSA-N 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 229910052793 cadmium Inorganic materials 0.000 description 1
- BDOSMKKIYDKNTQ-UHFFFAOYSA-N cadmium atom Chemical compound [Cd] BDOSMKKIYDKNTQ-UHFFFAOYSA-N 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- PMHQVHHXPFUNSP-UHFFFAOYSA-M copper(1+);methylsulfanylmethane;bromide Chemical compound Br[Cu].CSC PMHQVHHXPFUNSP-UHFFFAOYSA-M 0.000 description 1
- 239000008393 encapsulating agent Substances 0.000 description 1
- 239000003063 flame retardant Substances 0.000 description 1
- 239000011888 foil Substances 0.000 description 1
- 239000003574 free electron Substances 0.000 description 1
- 229910052733 gallium Inorganic materials 0.000 description 1
- LNEPOXFFQSENCJ-UHFFFAOYSA-N haloperidol Chemical compound C1CC(O)(C=2C=CC(Cl)=CC=2)CCN1CCCC(=O)C1=CC=C(F)C=C1 LNEPOXFFQSENCJ-UHFFFAOYSA-N 0.000 description 1
- 230000020169 heat generation Effects 0.000 description 1
- 229910052738 indium Inorganic materials 0.000 description 1
- APFVFJFRJDLVQX-UHFFFAOYSA-N indium atom Chemical compound [In] APFVFJFRJDLVQX-UHFFFAOYSA-N 0.000 description 1
- QSHDDOUJBYECFT-UHFFFAOYSA-N mercury Chemical compound [Hg] QSHDDOUJBYECFT-UHFFFAOYSA-N 0.000 description 1
- 229910052753 mercury Inorganic materials 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 229910052699 polonium Inorganic materials 0.000 description 1
- HZEBHPIOVYHPMT-UHFFFAOYSA-N polonium atom Chemical compound [Po] HZEBHPIOVYHPMT-UHFFFAOYSA-N 0.000 description 1
- 229920003192 poly(bis maleimide) Polymers 0.000 description 1
- 229920001721 polyimide Polymers 0.000 description 1
- 239000009719 polyimide resin Substances 0.000 description 1
- 229920001296 polysiloxane Polymers 0.000 description 1
- 230000005855 radiation Effects 0.000 description 1
- 239000003507 refrigerant Substances 0.000 description 1
- 229910052711 selenium Inorganic materials 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000007787 solid Substances 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 239000011593 sulfur Substances 0.000 description 1
- JBQYATWDVHIOAR-UHFFFAOYSA-N tellanylidenegermanium Chemical compound [Te]=[Ge] JBQYATWDVHIOAR-UHFFFAOYSA-N 0.000 description 1
- OCGWQDWYSQAFTO-UHFFFAOYSA-N tellanylidenelead Chemical compound [Pb]=[Te] OCGWQDWYSQAFTO-UHFFFAOYSA-N 0.000 description 1
- 229910052714 tellurium Inorganic materials 0.000 description 1
- PORWMNRCUJJQNO-UHFFFAOYSA-N tellurium atom Chemical compound [Te] PORWMNRCUJJQNO-UHFFFAOYSA-N 0.000 description 1
- 229910052716 thallium Inorganic materials 0.000 description 1
- BKVIYDNLLOSFOA-UHFFFAOYSA-N thallium Chemical compound [Tl] BKVIYDNLLOSFOA-UHFFFAOYSA-N 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73257—Bump and wire connectors
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
- H01L2224/732—Location after the connecting process
- H01L2224/73251—Location after the connecting process on different surfaces
- H01L2224/73265—Layer and wire connectors
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Abstract
Description
본 발명은 반도체 패키지에 관한 것으로서, 더욱 상세하게는, 방열 기능을 가지는 반도체 패키지에 관한 것이다.The present invention relates to a semiconductor package, and more particularly, to a semiconductor package having a heat dissipation function.
전자 기술이 발달함에 따라, 전자 장치들이 축소된 크기를 가짐과 동시에 복합 기능을 수행하거나 많은 용량의 메모리를 탑재할 것이 요구된다. 이러한 복합 기능을 수행하는 전자 장치 또는 대용량 메모리 장치에 있어서, 기능 수행 중에 열이 발생하기 용이해지며, 이에 따라 상기 장치들이 제 기능을 원활하게 수행하지 못할 우려가 있다.As electronic technology develops, it is required that electronic devices have a reduced size and perform complex functions or mount large amounts of memory. In an electronic device or a large-capacity memory device that performs such a complex function, heat is easily generated while performing a function, and thus, the devices may not perform their functions smoothly.
본 발명이 이루고자 하는 기술적 과제는, 방열 기능을 가지는 반도체 패키지를 제공하는 것이다.An object of the present invention is to provide a semiconductor package having a heat dissipation function.
본 발명의 일 태양에 의한 반도체 패키지가 제공된다. 상기 반도체 패키지는, 기판, 상기 기판 상에 탑재되며, 제 1 면 및 상기 제 1 면과 반대되는 제 2 면을 포함하는 제 1 반도체 칩, 상기 제 1 반도체 칩의 상기 제 1 면과 연결되며, 열전 소자 및 전원부를 포함하는 열전부, 및 상기 제 1 반도체 칩의 상기 제 2 면과 직접 접촉하는 절연층을 포함하고, 상기 열전 소자는, 서로 교대하여 배열된 n-형 및 p-형 불순물 요소들, 상기 n-형 및 p-형 불순물 요소들의 상측 및 하측에 배치되며, 상기 n-형 및 p-형 불순물 요소들을 전기적으로 직렬 연결하는 복수의 도전 부재들, 및 상기 도전 부재들의 일부와 상기 전원부 사이에 전기적으로 연결된 전력 배선을 포함할 수 있다.A semiconductor package according to one aspect of the present invention is provided. The semiconductor package may include a substrate, a first semiconductor chip mounted on the substrate, the first semiconductor chip including a first surface and a second surface opposite to the first surface, and connected to the first surface of the first semiconductor chip, A thermoelectric element including a thermoelectric element and a power supply portion, and an insulating layer in direct contact with the second surface of the first semiconductor chip, wherein the thermoelectric element includes n-type and p-type impurity elements arranged alternately with each other; And a plurality of conductive members disposed above and below the n-type and p-type impurity elements and electrically connecting the n-type and p-type impurity elements in series, and a portion of the conductive members and the It may include a power wire electrically connected between the power supply.
상기 반도체 패키지의 일 예에 의하면, 상기 제 1 반도체 칩과 상기 열전부는 서로 직접 접촉할 수 있다. 또한, 상기 절연층은 언더필(underfill), 몰딩 부재, 접착 테이프 중 선택되는 어느 하나 또는 이들의 조합을 포함할 수 있다.In example embodiments, the first semiconductor chip and the thermoelectric part may directly contact each other. In addition, the insulating layer may include any one selected from underfill, molding member, adhesive tape, or a combination thereof.
상기 반도체 패키지의 다른 예에 의하면, 상기 반도체 패키지는 상기 기판, 상기 제 1 반도체 칩, 상기 열전부, 및 상기 절연층을 둘러싸는 몰딩 부재를 더 포함할 수 있다. According to another example of the semiconductor package, the semiconductor package may further include a molding member surrounding the substrate, the first semiconductor chip, the thermoelectric part, and the insulating layer.
상기 반도체 패키지의 다른 예에 의하면, 상기 열전부는 상기 제 1 반도체 칩과 상기 기판 사이에 개재될 수 있다. 이 경우, 상기 절연층과 상기 몰딩 부재는 동일한 물질로 형성될 수 있다. 또한, 상기 반도체 패키지는 상기 제 1 반도체 칩 상에 적층된 제 2 반도체 칩을 더 포함하고, 상기 절연층은 상기 제 1 반도체 칩과 상기 제 2 반도체 칩 사이에 개재될 수 있다.In another example of the semiconductor package, the thermoelectric part may be interposed between the first semiconductor chip and the substrate. In this case, the insulating layer and the molding member may be formed of the same material. The semiconductor package may further include a second semiconductor chip stacked on the first semiconductor chip, and the insulating layer may be interposed between the first semiconductor chip and the second semiconductor chip.
상기 반도체 패키지의 다른 예에 의하면, 상기 제 1 반도체 칩은 상기 열전부와 상기 기판 사이에 개재될 수 있다. 이 경우, 상기 반도체 패키지는 상기 기판 상에 적층된 제 2 반도체 칩을 더 포함하고, 상기 절연층은 상기 제 1 반도체 칩과 상기 제 2 반도체 칩 사이에 개재될 수 있다.In another example of the semiconductor package, the first semiconductor chip may be interposed between the thermoelectric part and the substrate. In this case, the semiconductor package may further include a second semiconductor chip stacked on the substrate, and the insulating layer may be interposed between the first semiconductor chip and the second semiconductor chip.
상기 반도체 패키지의 다른 예에 의하면, 상기 열전부는 상기 제 1 면과 연결된 냉각면, 및 상기 냉각면과 반대되는 발열면을 포함할 수 있다. 나아가, 상기 열전부는 상기 냉각면에서 발생한 열을 상기 발열면으로 전달하도록 구성될 수 있다.According to another example of the semiconductor package, the thermoelectric part may include a cooling surface connected to the first surface, and a heat generating surface opposite to the cooling surface. Furthermore, the thermoelectric part may be configured to transfer heat generated from the cooling surface to the heat generating surface.
상기 반도체 패키지의 다른 예에 의하면, 상기 몰딩 부재는 상기 발열면을 노출시킬 수 있고, 상기 반도체 패키지는 상기 열전부의 상기 발열면과 접촉하는 히트 싱크를 더 포함할 수 있다.According to another example of the semiconductor package, the molding member may expose the heat generating surface, and the semiconductor package may further include a heat sink in contact with the heat generating surface of the thermoelectric part.
본 발명의 실시예들에 따른 반도체 패키지는, 패키지에서 열전 소자를 사용하여 패키지에서 발생하는 열을 효율적으로 방출할 수 있다. 따라서 열로 인한 패키지 내부의 효율 저하를 방지할 수 있으며, 패키지의 신뢰성이 향상되고, 반도체 칩 등 내부 재료의 수명이 개선될 수 있다.In the semiconductor package according to the embodiments of the present invention, the thermoelectric device may be used to efficiently emit heat generated from the package. Therefore, it is possible to prevent deterioration of efficiency inside the package due to heat, to improve the reliability of the package, and to improve the life of internal materials such as semiconductor chips.
도 1은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
도 2는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
도 3은 도 1의 열전 모듈의 작동원리를 설명하는 개략도이다.
도 4는 도 1의 열전 모듈의 일 예를 개략적으로 도시한 사시도이다.
도 5은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.
도 6은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다.1 is a cross-sectional view schematically illustrating a semiconductor package in accordance with some embodiments of the inventive concept.
2 is a schematic cross-sectional view of a semiconductor package in accordance with some example embodiments of the inventive concepts.
3 is a schematic diagram illustrating an operating principle of the thermoelectric module of FIG. 1.
4 is a perspective view schematically illustrating an example of the thermoelectric module of FIG. 1.
5 is a schematic cross-sectional view of a semiconductor package in accordance with some example embodiments of the inventive concepts.
6 is a schematic cross-sectional view of a semiconductor package in accordance with some example embodiments of the inventive concepts.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 아래의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하며 당업자에게 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다. Embodiments of the present invention are provided to more fully explain the present invention to those skilled in the art, and the following embodiments may be modified in many different forms, the scope of the present invention It is not limited to the following embodiments. Rather, these embodiments are provided so that this disclosure will be thorough and complete, and will fully convey the scope of the invention to those skilled in the art.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다. 또한, 본 명세서에서 사용되는 경우 “포함한다(comprise)” 및/또는 “포함하는(comprising)”은 언급한 형상들, 숫자, 단계, 동작, 부재, 요소 및/또는 이들 그룹의 존재를 특정하는 것이며, 하나 이상의 다른 형상, 숫자, 동작, 부재, 요소 및/또는 그룹들의 존재 또는 부가를 배제하는 것이 아니다. 본 명세서에서 사용된 바와 같이, 용어 “및/또는”은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다. The terminology used herein is for the purpose of describing particular embodiments only and is not intended to be limiting of the invention. As used herein, the singular forms "a", "an" and "the" may include the plural forms as well, unless the context clearly indicates otherwise. Also, as used herein, “comprise” and / or “comprising” specifies the presence of the mentioned shapes, numbers, steps, actions, members, elements and / or groups of these. It is not intended to exclude the presence or the addition of one or more other shapes, numbers, acts, members, elements and / or groups. As used herein, the term “and / or” includes any and all combinations of one or more of the listed items.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 영역 및/또는 부위들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부위들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 특정 순서나 상하, 또는 우열의 의미하지 않으며, 하나의 부재, 영역 또는 부위를 다른 부재, 영역 또는 부위와 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 영역 또는 부위는 본 발명의 가르침으로부터 벗어나지 않고서도 제 2 부재, 영역 또는 부위를 지칭할 수 있다. Although the terms first, second, etc. are used herein to describe various members, regions, and / or portions, it is obvious that these members, components, regions, layers, and / or portions should not be limited by these terms. Do. These terms are not meant to be in any particular order, up, down, or right, and are only used to distinguish one member, region, or region from another member, region, or region. Thus, the first member, region, or portion described below may refer to the second member, region, or portion without departing from the teachings of the present invention.
이하, 본 발명의 실시예들은 본 발명의 이상적인 실시예들을 개략적으로 도시하는 도면들을 참조하여 설명한다. 도면들에 있어서, 예를 들면, 제조 기술 및/또는 공차에 따라, 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명의 실시예는 본 명세서에 도시된 영역의 특정 형상에 제한된 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다. Hereinafter, embodiments of the present invention will be described with reference to the drawings schematically showing ideal embodiments of the present invention. In the drawings, for example, variations in the shape shown may be expected, depending on manufacturing techniques and / or tolerances. Accordingly, embodiments of the present invention should not be construed as limited to any particular shape of the regions illustrated herein, including, for example, variations in shape resulting from manufacturing.
도 1은 본 발명의 기술적 사상에 의한 일부 실시예들에 따른 반도체 패키지를 개략적으로 나타낸 단면도들이다.1 is a cross-sectional view schematically illustrating a semiconductor package in accordance with some embodiments of the inventive concept.
도 1을 참조하면, 반도체 패키지는 기판(1), 제 1 반도체 칩(410), 열전부(70), 절연층(3), 및 봉지재(5)를 포함할 수 있다.Referring to FIG. 1, a semiconductor package may include a
기판은(1) 에폭시 수지, 폴리이미드 수지, 비스말레마이드 트리아진(BT) 수지, FR-4(Flame Retardant 4), FR-5, 세라믹, 실리콘, 또는 유리를 포함할 수 있으나, 이는 예시적이며, 본 발명은 이에 한정되는 것은 아니다. 또한, 기판(1)은 단일층이거나 또는 그 내부에 배선 패턴들을 포함하는 다층 구조를 포함할 수 있다. 예를 들어, 기판(1)은 하나의 강성(Rigid) 평판이거나, 복수의 강성 평판이 접착되어 형성되거나, 얇은 가요성 인쇄회로기판과 강성 평판이 접착되어 형성될 수 있다. 서로 접착되는 복수의 강성 평판들, 또는 인쇄회로기판들은 배선 패턴을 각각 포함할 수 있다. 또한, 기판(1)은 LTCC(low temperature co-fired ceramic) 기판일 수 있다. 상기 LTCC 기판은 복수의 세라믹 층이 적층되고, 그 내부에 배선 패턴을 포함할 수 있다. Substrates may include (1) epoxy resins, polyimide resins, bismaleimide triazine (BT) resins, Flame Retardant 4 (FR-4), FR-5, ceramics, silicon, or glass, which is exemplary The present invention is not limited thereto. In addition, the
제 1 반도체 칩(410)은 기판(1) 상에 탑재될 수 있다. 제 1 반도체 칩(410)은 제 1 면(11) 및 제 1 면(11)과 반대되는 제 2 면(12)을 포함할 수 있다. 열전부(70)는 제 1 반도체 칩(410)의 제 1 면(11)과 연결될 수 있고, 절연층(3)은 제 1 반도체 칩(410)의 제 2 면(12)과 연결될 수 있다. 더욱 구체적으로, 열전부(70)는 열전도성이 뛰어난 접착 테이프(7)를 통해 제 1 반도체 칩(410)의 제 1 면(11)과 연결될 수 있다. 또한, 절연층(3)은 제 1 반도체 칩(410)의 제 2 면(12)과 직접 접촉할 수 있다. The
상기 접착 테이프는 상용화된 공지의 유리 테이프, 실리콘 테이프, 테프론 테이프, 스테인리스 호일 테이프, 세라믹 테이프 등과 같은 고온 테이프일 수 있다. 또한, 상기 접착 테이프는 산화 알루미늄, 질화 알루미늄, 실리콘 산화물, 베릴륨 산화물을 포함하는 테이프일 수도 있다. The adhesive tape may be a high temperature tape such as commercially known glass tape, silicone tape, teflon tape, stainless foil tape, ceramic tape, or the like. In addition, the adhesive tape may be a tape containing aluminum oxide, aluminum nitride, silicon oxide, beryllium oxide.
기판(1), 열전부(70), 및 제 1 반도체 칩(410)간의 전기적 연결을 위해, 솔더(8)가 사용될 수 있다. 상기 솔더(8)는 납(Pb), 납/주석(Pb/Sn), 주석/은(Sn/Ag), 납/주석/은(Pb/Sn/Ag)와 같은 금속을 포함할 수 있다. 그러나 본 발명은 이에 제한되는 것은 아니며, 기판(1), 열전부(70), 및 제 1 반도체 칩(410)간의 전기적 연결을 위해 와이어 본딩, 플립 칩 본딩, 관통 실리콘 비아(through silicon via) 기술 등이 사용될 수 있다.
열전부(70)는 열전 모듈(72)과 열전 모듈 전원부(74)를 포함할 수 있다. 열전 모듈 전원부(74)는 기판(1)과 유선 또는 무선으로 전기적 연결되어, 기판(1)으로부터 전력을 공급받을 수 있다. 열전 모듈(72)은 열전 모듈 전원부(74)로부터 전력을 공급받아 열흐름을 생성할 수 있다. 열전 모듈(72)에 의하여, 기저부(10) 상에 실장되는 반도체 칩(410) 등의 동작에 의하여 발생하는 열은 열전 모듈(72)을 통하여 외부로 방출될 수 있다. The
예를 들어, 열전부(70)는 제 1 반도체 칩(410)과 기판(1) 사이에 개재될 수 있다. 이 경우, 열전부(70) 내 열전 모듈(72)은 반도체 칩(410)에서 발생된 열을 기판(1)으로 전달하도록 구성될 수 있다. 즉, 열전부(70)는 제 1 면(11)과 연결된 냉각면(21) 및 냉각면(21)과 반대되는 발열면(22)을 포함하고, 냉각면(21)에서 발생하는 열을 발열면(22)으로 전달하도록 구성될 수 있다. 열전 모듈(72)에 대하여는 도 3 및 도 4를 참조하여 하기에 상세하게 설명하기로 한다.For example, the
몰딩 부재(5)는 기판(1), 제 1 반도체 칩(410), 열전부(70), 및 절연층(3)을 둘러쌀 수 있다. 특히, 열전부(70)가 제 1 반도체 칩(410)과 기판(1) 사이에 개재될 경우, 몰딩 부재(5)는, 기판(1)의 상면 일부와 제 1 반도체 칩(410), 열전부(70) 및 절연층(3)의 측면들을 직접 둘러쌀 수 있다. The
절연층(3)은 솔더, 금속 에폭시, 금속 페이스트, 수지계 에폭시, 또는 내열성이 우수한 접착 테이프일 수 있다. 또한, 절연층(3)은 언더필, 몰딩 부재, 접착 테이프 중 선택되는 어느 하나 또는 이들의 조합을 포함할 수도 있다. 본 실시예의 경우 몰딩 부재(5)는 절연층(3)과 동일한 물질로, 절연층(3)과 동시에, 동일한 공정으로 형성된 경우를 도시하지만, 본 발명이 이에 한정되는 것은 아니다.The insulating
도 2는 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 패키지를 개략적으로 나타낸 단면도들이다. 이 실시예들에 따른 반도체 패키지는, 도 1의 반도체 패키지를 일부 변형한 것이다. 이하 중복되는 설명은 생략하기로 한다.2 is a cross-sectional view schematically illustrating a semiconductor package according to another exemplary embodiment of the inventive concept. The semiconductor package according to these embodiments partially changes the semiconductor package of FIG. 1. Duplicate descriptions will be omitted below.
제 1 반도체 칩(410)은 열전부(70)와 기판(1) 사이에 개재될 수 있다. 또한, 절연층(3)은 제 1 반도체 칩(410)과 기판(1) 사이에 개재될 수 있다. 이 경우, 열전부(70) 내 열전 모듈(72)은 반도체 칩(410)에서 발생된 열을 외부로 전달하도록 구성될 수 있다. 즉, 열전부(70)는 제 1 면(11)과 연결된 냉각면(21)에서 발생한 열을 발열면(22)으로 전달하도록 구성될 수 있다. 나아가, 몰딩 부재는 발열면(22)을 노출시킬 수 있고, 따라서 발열면(22)으로 전달된 열은 외부로 방출될 수 있다.The
비록 도면에 도시하지는 않았지만, 반도체 패키지는 발열면(22)과 접촉하는 히트 싱크(도 6의 90)를 더 포함할 수도 있다. 이에 대해서는 도 6에서 상세히 설명하기로 한다.Although not shown in the drawings, the semiconductor package may further include a heat sink (90 in FIG. 6) in contact with the
도 3은 도 1의 열전 모듈(72)의 작동원리를 설명하는 개략도이다.3 is a schematic diagram illustrating an operating principle of the
도 3을 참조하면, 열전 모듈(72)은 n-형 불순물 요소(721)와 p-형 불순물 요소(722)가 전기적으로 연결되어 있다. n-형 불순물 요소(721)와 p-형 불순물 요소(722)는 그 상부에서 상측 도전 부재(725)에 의하여 서로 전기적으로 연결되며, 그 하부에서 서로 이격되어 하측 도전 부재(726)를 통하여 외부 전원(190)과 연결된다. n-형 불순물 요소(721) 및 p-형 불순물 요소(722)와 대향하는 상측 도전 부재(725)와 하측 도전 부재(726)의 상측과 하측에는 각각 세라믹과 같은 절연부재들(727, 728)이 부착된다. n-형 불순물 요소(721)는 실리콘 또는 실리콘-게르마늄과 같은 매질에 n-형 불순물을 더 포함하도록 구성된다. 이러한 n-형 불순물은 질소(N), 인(P), 비소(As), 안티몬(Sb), 비스무트(Bi), 황(S), 셀렌(Se), 텔루륨(Te), 또는 폴로늄(Po) 중 하나 또는 그 이상을 포함한다. 또한 p-형 불순물 요소(722)는 실리콘 또는 실리콘-게르마늄과 같은 매질에 p-형 불순물을 더 포함하도록 구성된다. 이러한 p-형 불순물은 붕소(B), 알루미늄(Al), 갈륨(Ga), 인듐(In), 탈륨(Tl), 아연(Zn), 카드뮴(Cd), 또는 수은(Hg) 중 하나 또는 그 이상을 포함한다. 또한, n-형 불순물 요소(721)와 p-형 불순물 요소(722) 상용화된 텔로오르화 비스무스(Bi2Te3) 또는 텔로오르화 납(PbTe)을 이용하여 구성될 수 있다.Referring to FIG. 3, in the
열전 모듈 전원부(74)에 의하여 n-형 불순물 요소(721)와 p-형 불순물 요소(722)에 직류 전류가 인가되면, 전류 흐름의 방향에 대하여 전자는 반대 방향으로 이동하고, 반면 정공은 동일한 방향으로 이동한다. 이에 따라 n-형 불순물 요소(721)에서는 주 캐리어는 전자들이고, 전자들은 전류의 방향과는 반대인 하향 방향, 즉 상측 도전 부재(725)에 인접한 영역으로부터 하측 도전 부재(726)에 인접한 영역으로 이동한다. 반면, p-형 불순물 요소(722)에서는 주 캐리어는 정공들이고, 정공들은 전류의 방향과 같은 방향인 하향 방향, 즉 상측 도전 부재(725)에 인접한 영역으로부터 하측 도전 부재(726)에 인접한 영역으로 이동한다. 결과적으로, 상기 전자들과 상기 정공들의 이동방향은 동일하다. 인가된 상기 직류 전류에 의하여, 상기 전자들과 상기 정공들은 열을 전달하는 매개체가 되며, 열의 전달방향은 도시된 화살표와 같다. 이와 같이, 서로 다른 고체 또는 반도체를 횡단하여 전류를 인가할 때, 주울 열(joule heat)과는 다른 발열 또는 흡열이 발생하는 현상을 펠티어 효과(Peltier effect)라고 한다. 통상적으로, 이러한 펠티어 효과는 다른 물질들, 예를 들어 금속과 반도체와 같은 물질들이 서로 접합(junction)을 형성하는 경우의 전류 흐름에 따른 열의 이동을 지칭한다. 즉, 기전력에 의하여 이동하는 자유전자가 보다 높은 페르미 에너지 준위로 이동하기 위하여 에너지를 흡수하는 과정에서, 가장 구하기 쉬운 열에너지를 흡수하여 이종함으로써 전자를 내어주는 편에서는 지속적으로 열이 흡수되고, 반대쪽에서는 지속적으로 열이 방출된다. 따라서, 도 2에서는 n-형 불순물 요소(721)가 상측 도전 부재(725) 및 하측 도전 부재(726)와 접합을 형성하게 되고, 또한 p-형 불순물 요소(722)가 상측 도전 부재(725) 및 하측 도전 부재(726)와 별개의 접합을 형성하게 된다. 결과적으로, 상술한 바와 같은 열의 전달에 의하여 상측 도전 부재(725)는 저온부가 되고 하측 도전 부재(726)는 고온부가 된다. When a direct current is applied to the n-
상측 도전 부재(725) 상에는 도 1에 도시된 바와 같이 기저부(10)가 위치하고, 기저부(10) 상에 실장되는 반도체 칩(410) 등의 동작에 의하여 발생한 열은 상술한 원리에 의하여 n-형 불순물 요소(721) 및 p-형 불순물 요소(722)를 통하여 하측 도전 부재(726) 방향으로 이동하고, 이어서 외부로 방출된다.As shown in FIG. 1, the base 10 is positioned on the upper
이러한 열전 모듈(72)은 다음과 같은 장점을 가진다. 첫째, 둘째, 작동을 위한 기계적 장치를 요구하지 않으므로 취급이 용이하고, 소형화 및 경량화가 가능하고, 모양을 자유롭게 변형시킬 수 있고, 진동이나 소음이 없으며, 수명이 길고 높은 신뢰성을 가진다. 가능하다. 둘째, 전류 방향을 바꿈에 따라 용이하게 냉각 영역과 가열 영역의 치환이 가능하며, 온도 대응성이 우수하고, 상온에서의 온도제어가 가능하다. 셋째, CFC와 같은 냉매를 사용하지 않으므로 친환경적이고 우수한 내구성을 가진다.This
도 4는 도 1의 열전 모듈(72)의 일 예를 개략적으로 도시한 사시도이다.4 is a perspective view schematically illustrating an example of the
도 4를 참조하면, 열전 모듈(72)은 불순물 요소 배열부(723), 도전 부재들(725, 726), 전력 배선(729), 및 절연 부재들(727, 728)을 포함한다. 불순물 요소 배열부(723)에는 도 2에 상술한 바와 같은 복수의 n-형 불순물 요소들(721)과 복수의 p-형 불순물 요소들(722)이 서로 교대하여 배열된다. 복수의 도전 부재들(725, 726)은 불순물 요소 배열부의 상측 및 하측에 각각 위치하는 상측 도전 부재들(725) 및 하측 도전 부재들(726)을 포함한다. 복수의 도전 부재들(725, 726)은 복수의 n-형 불순물 요소들(721)과 복수의 p-형 불순물 요소들(722)을 전기적으로 직렬 연결한다. 복수의 도전 부재들(725, 726)은 알루미늄, 알루미늄 합금, 구리, 구리 합금, 니켈, 니켈 합금 또는 이들의 조합을 포함할 수 있다. 전력 배선(729)은 열전 모듈 전원부(74)와 전기적으로 연결되고, 또한 도전 부재들(725, 726)의 일부와 전기적으로 연결됨으로써, 열전 모듈 전원부(74)로부터 상기 불순물 요소 배열부(723)에 직류 전류를 인가한다. 또한 절연 부재들(727, 728)은 불순물 요소 배열부(723)와 대향하는 복수의 도전부재들(725, 726)의 상측 및 하측에 각각 부착된다. 이러한 구성에 의하여, 전력 배선(729)을 통하여 인가된 직류 전류는 n-형 불순물 요소들(721)과 p-형 불순물 요소들(722)을 교대로 통과하게 된다. 이에 따라 도 2를 참조하여 상술한 바와 같은 펠티어 효과에 의하여, 상측 도전 부재들(725)로부터 하측 도전 부재들(726)의 방향으로 열을 전달하여 결과적으로 외부로 방출하게 한다.Referring to FIG. 4, the
도 5은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다. 본 실시예들에 따른 반도체 패키지들은 도 1의 반도체 패키지를 일부 변형한 것이다. 따라서 중복되는 설명은 생략하기로 한다.5 is a schematic cross-sectional view of a semiconductor package in accordance with some example embodiments of the inventive concepts. The semiconductor packages according to the exemplary embodiments partially modify the semiconductor package of FIG. 1. Therefore, duplicate descriptions will be omitted.
도 5를 참조하면, 제 1 반도체 칩(410)은 열전부(70)와 직접 접촉할 수 있다. 더욱 구체적으로, 제 1 반도체 칩(410)의 제 1 면(11)은 열전부(70)의 냉각면(21)과 직접 접촉할 수 있다. 즉, 제 1 반도체 칩(410)과 열전부(70)는 별도의 칩으로 구현되지 않고, 단일 칩에 함께 구현될 수 있다. Referring to FIG. 5, the
또한, 반도체 패키지는 제 2 반도체 칩(420) 및 제 3 반도체 칩(430)을 더 포함할 수 있다. 제 2 반도체 칩(420) 및 제 3 반도체 칩(430)은 제 1 반도체 칩 상에 순차적으로 적층될 수 있다. 이 경우 절연층(3)은 제 1 반도체 칩(410)과 제 2 반도체 칩(420) 사이에 직접 개재될 수 있다. In addition, the semiconductor package may further include a
도 6은 본 발명의 기술적 사상에 의한 다른 실시예들에 따른 반도체 패키지를 개략적으로 나타낸 단면도이다. 본 실시예들에 따른 반도체 패키지들은 도 2의 반도체 패키지를 일부 변형한 것이다. 따라서 중복되는 설명은 생략하기로 한다.6 is a schematic cross-sectional view of a semiconductor package in accordance with some example embodiments of the inventive concepts. The semiconductor packages according to the exemplary embodiments partially modify the semiconductor package of FIG. 2. Therefore, duplicate descriptions will be omitted.
도 6을 참조하면, 제 1 반도체 칩(410)은 열전부(70)와 직접 접촉할 수 있다. 더욱 구체적으로, 제 1 반도체 칩(410)의 제 1 면(11)은 열전부(70)의 냉각면(21)과 직접 접촉할 수 있다. 즉, 제 1 반도체 칩(410)과 열전부(70)는 별도의 칩으로 구현되지 않고, 단일 칩에 함께 구현될 수 있다. Referring to FIG. 6, the
또한, 반도체 패키지는 제 2 반도체 칩(420) 및 히트 싱크(90)를 더 포함할 수 있다. 제 2 반도체 칩(420)은 기판(1) 상에 적층될 수 있고, 더욱 구체적으로, 기판(1)과 제 1 반도체 칩(410) 사이에 개재될 수 있다. 이 경우 절연층(3)은 제 1 반도체 칩(410)과 제 2 반도체 칩(420) 사이에 직접 개재될 수 있다. In addition, the semiconductor package may further include a
도 2에서 설명한 바와 같이, 히트 싱크(90)는 솔더, 금속 에폭시, 금속 페이스트, 수지계 에폭시, 또는 내열성이 우수한 접착 테이프(미도시)에 의하여 열전부(70)의 발열면(22) 및 몰딩 부재(5)의 상면과 부착될 수 있다. 따라서, 열전부(70)는 제 1 반도체 칩(410) 및 제 2 반도체 칩(420)에서 발생하는 열을 히트 싱크(90)로 전달할 수 있다.As described with reference to FIG. 2, the
히트 싱크(90)는 금속, 금속 질화물, 세라믹, 수지, 또는 이들의 조합을 포함할 수 있다. 예를 들어, 히트 싱크(90)는 알루미늄, 알루미늄 합금, 구리, 구리 합금, 알루미늄 산화물(Al2O3), 베릴륨 산화물(BeO), 알루미늄 질화물(AlN), 실리콘 질화물(SiN), 에폭시계 수지, 또는 이들의 조합을 포함할 수 있다. 또한, 히트 싱크(90)는 보다 효과적인 열 방사를 위하여 다양한 치수와 형상을 가질 수 있다.
본 발명을 명확하게 이해시키기 위해 첨부한 도면의 각 부위의 형상은 예시적인 것으로 이해하여야 한다. 도시된 형상 외의 다양한 형상으로 변형될 수 있음에 주의하여야 할 것이다. 도면들에 기재된 동일한 번호는 동일한 요소를 지칭한다.In order to clearly understand the present invention, the shape of each part of the accompanying drawings should be understood as illustrative. It should be noted that the present invention may be modified in various shapes other than the illustrated shape. Like numbers described in the figures refer to like elements.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다. It will be apparent to those skilled in the art that various modifications and variations can be made in the present invention without departing from the spirit or scope of the invention. Will be clear to those who have knowledge of.
Claims (11)
상기 기판 상에 탑재되며, 제 1 면 및 상기 제 1 면과 반대되는 제 2 면을 포함하는 제 1 반도체 칩;
상기 제 1 반도체 칩의 상기 제 1 면과 연결되며, 열전 소자 및 전원부를 포함하는 열전부; 및
상기 제 1 반도체 칩의 상기 제 2 면과 직접 접촉하는 절연층을 포함하고,
상기 열전 소자는,
서로 교대하여 배열된 n-형 및 p-형 불순물 요소들;
상기 n-형 및 p-형 불순물 요소들의 상측 및 하측에 배치되며, 상기 n-형 및 p-형 불순물 요소들을 전기적으로 직렬 연결하는 복수의 도전 부재들; 및
상기 도전 부재들의 일부와 상기 전원부 사이에 전기적으로 연결된 전력 배선을 포함하는 것을 특징으로 하는 반도체 패키지.Board;
A first semiconductor chip mounted on the substrate and including a first surface and a second surface opposite to the first surface;
A thermoelectric part connected to the first surface of the first semiconductor chip and including a thermoelectric element and a power supply part; And
An insulating layer in direct contact with the second surface of the first semiconductor chip,
The thermoelectric element,
N-type and p-type impurity elements arranged alternately with each other;
A plurality of conductive members disposed above and below the n-type and p-type impurity elements and electrically connecting the n-type and p-type impurity elements in series; And
And a power wire electrically connected between the conductive members and the power supply.
상기 제 1 반도체 칩과 상기 열전부는 서로 직접 접촉하는 것을 특징으로 하는 반도체 패키지.The method of claim 1,
And the first semiconductor chip and the thermoelectric part are in direct contact with each other.
상기 절연층은 언더필(underfill), 몰딩 부재, 접착 테이프 중 선택되는 어느 하나 또는 이들의 조합을 포함하는 것을 특징으로 하는 반도체 패키지.The method of claim 1,
The insulating layer may include any one selected from underfill, molding member, and adhesive tape, or a combination thereof.
상기 기판, 상기 제 1 반도체 칩, 상기 열전부, 및 상기 절연층을 둘러싸는 몰딩 부재를 더 포함하는 것을 특징으로 하는 반도체 패키지.The method of claim 1,
And a molding member surrounding the substrate, the first semiconductor chip, the thermoelectric part, and the insulating layer.
상기 열전부는 상기 제 1 반도체 칩과 상기 기판 사이에 개재되는 것을 특징으로 하는 반도체 패키지.The method of claim 4, wherein
And the thermoelectric part is interposed between the first semiconductor chip and the substrate.
상기 절연층과 상기 몰딩 부재는 동일한 물질로 형성된 것을 특징으로 하는 반도체 패키지.The method of claim 5, wherein
And the insulating layer and the molding member are formed of the same material.
상기 제 1 반도체 칩 상에 적층된 제 2 반도체 칩을 더 포함하고,
상기 절연층은 상기 제 1 반도체 칩과 상기 제 2 반도체 칩 사이에 개재된 것을 특징으로 하는 반도체 패키지.The method of claim 5, wherein
Further comprising a second semiconductor chip stacked on the first semiconductor chip,
And the insulating layer is interposed between the first semiconductor chip and the second semiconductor chip.
상기 제 1 반도체 칩은 상기 열전부와 상기 기판 사이에 개재되는 것을 특징으로 하는 반도체 패키지.The method of claim 4, wherein
And the first semiconductor chip is interposed between the thermoelectric part and the substrate.
상기 기판 상에 적층된 제 2 반도체 칩을 더 포함하고,
상기 절연층은 상기 제 1 반도체 칩과 상기 제 2 반도체 칩 사이에 개재된 것을 특징으로 하는 반도체 패키지.The method of claim 8,
Further comprising a second semiconductor chip stacked on the substrate,
And the insulating layer is interposed between the first semiconductor chip and the second semiconductor chip.
상기 열전부는,
상기 제 1 면과 연결된 냉각면; 및
상기 냉각면과 반대되는 발열면을 포함하고,
상기 열전부는 상기 냉각면에서 발생한 열을 상기 발열면으로 전달하도록 구성되며,
상기 몰딩 부재는 상기 발열면을 노출시키는 것을 특징으로 하는 반도체 패키지.The method of claim 8,
The thermoelectric part,
A cooling surface connected with the first surface; And
It includes a heating surface opposite to the cooling surface,
The thermoelectric part is configured to transfer the heat generated from the cooling surface to the heat generating surface,
The molding member exposes the heat generating surface.
상기 열전부의 상기 발열면과 접촉하는 히트 싱크를 더 포함하는 것을 특징으로 하는 반도체 패키지.The method of claim 10,
And a heat sink in contact with the heat generating surface of the thermoelectric part.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100054839A KR101343049B1 (en) | 2010-06-10 | 2010-06-10 | Semiconductor package having function of heat dissipation |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
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| KR1020100054839A KR101343049B1 (en) | 2010-06-10 | 2010-06-10 | Semiconductor package having function of heat dissipation |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20110135106A true KR20110135106A (en) | 2011-12-16 |
| KR101343049B1 KR101343049B1 (en) | 2013-12-18 |
Family
ID=45502143
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020100054839A KR101343049B1 (en) | 2010-06-10 | 2010-06-10 | Semiconductor package having function of heat dissipation |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR101343049B1 (en) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN102800636A (en) * | 2012-08-28 | 2012-11-28 | 中国科学院微电子研究所 | Electronic component package and manufacturing method thereof |
| KR20170026847A (en) | 2015-08-31 | 2017-03-09 | 성균관대학교산학협력단 | Baby carriage with automatic breaking function |
| WO2018157598A1 (en) * | 2017-02-28 | 2018-09-07 | 华为技术有限公司 | Chip package system |
| WO2024088332A1 (en) * | 2022-10-28 | 2024-05-02 | 维沃移动通信有限公司 | Chip assembly, electronic device, and manufacturing method for chip assembly |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4001104B2 (en) | 1994-06-20 | 2007-10-31 | ヤマハ株式会社 | Semiconductor device |
| JP3855576B2 (en) | 2000-02-15 | 2006-12-13 | 松下電器産業株式会社 | Semiconductor device |
| KR100716865B1 (en) | 2001-07-28 | 2007-05-09 | 앰코 테크놀로지 코리아 주식회사 | Semiconductor package |
| JP4412542B2 (en) | 2004-09-15 | 2010-02-10 | セイコーインスツル株式会社 | Sealed electronic components, circuit boards, and electronic equipment |
-
2010
- 2010-06-10 KR KR1020100054839A patent/KR101343049B1/en active IP Right Grant
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| CN102800636B (en) * | 2012-08-28 | 2015-02-18 | 中国科学院微电子研究所 | Electronic component package and manufacturing method thereof |
| KR20170026847A (en) | 2015-08-31 | 2017-03-09 | 성균관대학교산학협력단 | Baby carriage with automatic breaking function |
| WO2018157598A1 (en) * | 2017-02-28 | 2018-09-07 | 华为技术有限公司 | Chip package system |
| WO2024088332A1 (en) * | 2022-10-28 | 2024-05-02 | 维沃移动通信有限公司 | Chip assembly, electronic device, and manufacturing method for chip assembly |
Also Published As
| Publication number | Publication date |
|---|---|
| KR101343049B1 (en) | 2013-12-18 |
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